CN1501406A

CN1501406A - 含保证读出边限的读出放大器的非易失存储装置

Info

Publication number: CN1501406A
Application number: CNA031787150A
Authority: CN
Inventors: 谷崎弘晃; 人; 日高秀人; 大石司
Original assignee: 株式会社瑞萨科技; 三菱电机工程株式会社
Current assignee: Renesas Electronics Corp; Panasonic Holdings Corp
Priority date: 2002-11-14
Filing date: 2003-07-14
Publication date: 2004-06-02
Anticipated expiration: 2023-07-14
Also published as: CN100383893C; US20040095825A1; US6762953B2; JP2004164766A

Abstract

在读出放大器中，用晶体管(QV1与QV2)将局部输入输出线(LIO、/LIO)维持在预定电压。并且，构成电流反射镜的晶体管(QP3与QP7)按照通过晶体管(QP1与QP5)的通过电流将工作电流供给读出节点(SA、/SA)。又，构成电流反射镜的晶体管(QN2与QN3)从读出节点(SA、/SA)抽出对应于通过晶体管(QP5与QP1)的通过电流的工作电流。与此相应，在读出节点(SA、/SA)上产生对应于工作电流差的电压差。

Description

含保证读出边限的读出放大器的非易失存储装置

技术领域

本发明涉及非易失存储装置，特别涉及放大存储单元的存储数据的读出放大器的电路结构。

背景技术

近年，可进行非易失数据存储的非易失存储装置正在成为主流。例如有能够高集成化的快闪存储器。再有，作为新一代非易失存储装置，采用薄膜磁体进行非易失的数据存储的MRAM(MagneticRandom Memory：磁随机存储器)器件或使用薄膜的、称为硫族化合物(chalcogenide)的材料进行数据存储的OUM(R)(Ovonic UnifiedMemories)器件等特别为人们所关注。

读出这些作为非易失存储装置的存储元件而使用的存储单元的存储数据时，一般采用通过施加预定电压、依据测得此时的通过电流进行数据读出的结构。在该数据读出过程中，要求增大通过电流量来保证读出边限(reading margin)，但如果施加过大的电压时，会不能进行数据读出。

例如，在作为MRAM器件的存储元件的隧道磁电阻元件(以下，也称为TMR元件)上施加较高的电压时，由于构成TMR元件的绝缘膜为薄膜，产生该绝缘膜会被破坏的问题。

并且，作为OUM(R)器件的存储元件而使用的硫族化合物层上，施加较高的电压时，也会有改变元件的形状、破坏存储数据这类的问题。

再有，按照阈值电压的电平进行数据存储的快闪存储器中，施加较高的电压，使通过快闪存储器的通过电流量过分增加时，会产生误写入、破坏存储数据等问题。因此，对于上述的存储单元，必须充分控制施加于存储单元的外加电压。在日本专利申请特开平6-309883号公报中，公开了依据存储单元所具有的电阻和预定的固定电阻的电阻分压所得的电压和基准电压之间的电压差比较来进行数据读出的结构。也就是，依据与固定电阻的电阻分压来控制施加于存储单元的外加电压，进行数据读出的结构。

但是，在这种结构中，为了充分保证与基准电压的电压差即为了保证数据读出边限，必须增大电路的工作电压，难以用较低的工作电压来保证数据读出边限。

发明内容

本发明的目的在于，提供在较低的工作电压下也能充分保证读出边限，同时能够进行稳定的数据读出的非易失存储装置。

本发明的非易失存储装置中包括：各自在数据读出时流入对应于存储数据的通过电流的多个存储单元、第一与第二数据线、差动放大部分以及基准电流供给部分。差动放大部分按照第一与第二数据线的通过电流差进行数据读出。基准电流供给部分在数据读出时，在第一与第二数据线中的一方生成用以与多个存储单元中的选择存储单元比较的通过电流。数据读出时，第一与第二数据线的一方，经由选择存储单元与第一电压电连接，同时第一与第二数据线的另一方与基准电流供给部分电连接。差动放大部分中包含第一与第二电流反射镜电路以及放大部件。第一电流反射镜电路，设于一方的数据线和第二电压之间，数据读出时，将一方的数据线的电压保持在预定电压，同时将对应于一方的数据线的通过电流的第一镜像电流供给第一内部节点。第二电流反射镜电路，设于另一方的数据线和第二电压之间，数据读出时，将另一方的数据线的电压保持在预定电压，同时将对应于另一方的数据线的通过电流的第二镜像电流供给第二内部节点。放大部件在数据读出时，按照分别供给第一与第二内部节点的镜像电流差，输出读出数据。

本发明如上述说明，在差动放大部分中，用第一与第二电流反射镜电路调整第一与第二数据线的电压。并且，在第一与第二电流反射镜电路中，向第一与第二内部节点供给对应于流入第一与第二数据线的通过电流的镜像电流，并在放大部件上输出对应于镜像电流差的读出数据。与此相应，通过调整加给与第一与第二数据线中的一方连接的选择存储单元的施加电压来进行稳定的数据读出，同时由于能基于电流量小的通过电流进行数据读出动作，能以低电压动作，且可降低差动放大部分的功耗。

并且，本发明的非易失存储装置中包括：数据读出时流过对应于存储数据的通过电流的矩阵布置的多个存储单元、分别对应于各存储单元列设置的多条位线、X条(X：大于或等于2的整数)数据线、在数据读出时用以与多个存储单元中的选择存储单元进行比较的基准数据线、基准电流供给部分、X个差动放大部分、分别对应于多个组设置的多条列选择线以及多个连接控制部分。当数据读出时，基准电流供给部分在基准数据线上生成预定的通过电流。X个差动放大部分，分别对应于X条数据线设置，根据分别通过各相应的数据线与基准数据线的通过电流差来进行数据读出。在数据读出时，多条位线被分成每X条一组的多个组。多个连接控制部分别对应于多个组而设置，各自在数据读出时响应对应的列选择线的激活，将属于对应的组的X条位线和X条数据线分别电连接。数据读出时，X条位线中的至少一条经由选择存储单元与第一电压电连接。X个差动放大部分，各自含有电流反射镜电路和放大部件。电流反射镜电路，设于对应的数据线和第二电压之间，在数据读出时将对应的数据线的电压保持在预定电压，同时向内部节点供给对应于相应数据线的通过电流的镜像电流。数据读出时，放大部件根据通过基准数据线的通过电流与供给内部节点的镜像电流的电流差输出读出数据。

并且，本发明设有X条数据线，并将多条位线分成每X条一组的多个组。并设有：在数据读出时电连接组内所包含的X条位线与X条数据线的X个连接控制电路，各自设有X个差动放大部分，数据读出时根据各数据线和基准电流之间的通过电流差进行数据读出。由此，在一次数据读出动作中，可从X条位线能够进行X位的数据读出，从而可进行高效率的数据读出。

附图说明

图1是表示作为本发明实施例1的非易失存储装置的代表例而示出的MRAM器件的整体结构的概略框图。

图2是存储阵列与进行存储阵列的数据读出的外围电路的示意图。

图3是表示含有磁隧道结部分的MTJ存储单元之结构的示意图。

图4是说明MTJ存储单元的结构与数据存储原理的示意图。

图5是表示对MTJ存储单元的数据写入电流的供给和隧道磁电阻元件的磁化方向之间的关系的示意图。

图6是本发明实施例1的读出放大器的电路结构图。

图7是本发明实施例1的前置放大器的电路结构图。

图8是本发明实施例1的闩锁电路的电路结构图。

图9是说明本发明实施例1的数据读出动作的时序图。

图10是本发明实施例1的变形例的数据读出系统电路的示意图。

图11是本发明实施例1的变形例的读出放大器的电路结构图。

图12是对于本发明实施例2的读出放大器的动作进行说明的时序图。

图13是对于本发明的实施例2的变形例的读出放大器的动作进行说明的时序图。

图14是本发明实施例3的数据读出系统电路的示意图。

图15是本发明实施例3的读出放大器与外围电路的电路结构图。

图16是VDref发生电路与外围电路的电路结构图。

图17是对于本发明的实施例3的存储阵列的数据读出动作进行说明的时序图。

图18是本发明实施例4的读出放大器的电路结构图。

图19是本发明实施例5的读出放大器的电路结构图。

图20A、20B、20C是可替换实施例1的存储单元的存储单元的示意图。

图21A、21B、21C是可替换实施例1的存储单元的其它存储单元的示意图。

具体实施方式

以下，参照附图，就本发明的实施方式进行详细说明。另外，图中相同或相当的部分采用同一符号表示，不再重复说明。

(实施例1)

参照图1，作为本发明实施例1的非易失存储装置的代表例而示出的MRAM器件1包括：响应控制信号CMD对MRAM器件1的整体动作加以控制的控制电路5，以及各自设有包含矩阵布置的MTJ存储单元MC的多个存储阵列MA的存储体10。存储体10含有存储阵列MA0～MAk(k：自然数)，存储阵列MA是各存储阵列的总标记。

而且，如以下说明可知，本发明的应用并不限于设有MTJ存储单元的MRAM器件，它共同适用于设有流过与写入的存储数据的电平对应的通过电流的存储单元的非易失存储装置。

这里，将各存储阵列MA上矩阵状集成配置的多个存储单元MC的行与列，分别称为存储单元行与存储单元列。

并且，MRAM器件1中设有：行解码器20、列解码器25以及输入输出控制电路30。行解码器20根据地址信号ADD所包含的行地址RA，在有选择地成为存取对象的存储阵列MA中执行行选择。并且，列解码器25根据地址信号ADD所包含的列地址CA，在有选择地成为存取对象的存储阵列MA中执行列选择。

并且，输入输出控制电路30对输入数据DIN、输出数据DOUT等数据的输入输出进行控制，响应来自控制电路5的指示向内部电路传送或向外部输出。

还有，以下将信号、信号线以及数据等二态的高电压状态与低电压状态分别称为H电平与L电平。

以下，用图2对存储阵列Ma和对存储阵列MA进行数据读出的外围电路(以下，也称数据读出系统电路)进行说明。

参照图2，图中示出分别对应于输入输出控制电路30所包含的存储阵列MA0与MA1设置的、用以进行数据读出动作的电路群。作为一例，对存储阵列MA0的用以进行数据读出动作的电路群进行说明。

存储阵列MA0中有：矩阵状集成配置的存储单元MC和作为存储单元MC的比较对象设置的多个假存储单元DMC。并且，存储阵列MA中，对应于两个相邻的存储单元列设有位线对BLP。位线对BLP包含：对应于存储单元列设置的位线BL与互补的位线/BL。并且，多个假存储单元DMC每行设置一个，以共用存储单元列。图2中，代表性地示出在第j个位线对BLj中对应于位线BLj设置的存储单元MC和对应于位线/BLj设置的假存储单元DMC各一个。

依据这种结构，能高效率布置假存储单元且能缩小存储阵列的面积。

并且，对应于各存储单元行设置多条字线RWL。本例中，示出对应于存储单元MC设置的字线RWLi(i：自然数)和对应于假存储单元DMC设置的字线RWLr(r：自然数)。并且，对应于各存储单元行设置向存储单元MC供给进行数据写入的数据写入电流的数位线(未图示)。

并且，还设有：分别对应于各位线对BLP设置的、传送来自列解码器25的列选择指令的多条列选择线。

图2中示出：在存储阵列MA0中，对应于第j个位线对BLPj设置的列选择线CSLj。

以下，就存储单元MC的电路结构进行说明。

参照图3，设有磁隧道结部分的MTJ存储单元MC(以下，简称为存储单元MC)中含有：按照磁性写入的存储数据的数据电平改变电阻的隧道磁电阻元件TMR和存取晶体管ATR。在位线BL与接地电压GND之间，存取晶体管ATR与隧道磁电阻元件TMR串联连接。一般，可采用半导体衬底上形成的场效应晶体管作为存取晶体管ATR。

相对于存储单元MC，设有数据写入时用以分别流入不同方向的数据写入电流的位线BL与数位线DL，以及数据读出时被激活的字线RWL。数据读出时，响应存取晶体管ATR的导通，隧道磁电阻元件TMR在接地电压GND与位线BTJ之间电连接。

以下，对MTJ存储单元的结构与数据存储原理进行说明。

参照图4，隧道磁电阻元件TMR中含有：具有固定的一定磁化方向的强磁性体层(以下，简称为“固定磁化层”)FL，以及可在对应于外部的施加磁场方向上磁化的强磁性体层(以下，简称为“自由磁化层”)VL。在固定磁化层FL与自由磁化层VL之间，设置由绝缘体膜形成的隧道阻挡层(隧道膜)TB。按照被写入存储数据的电平，自由磁化层VL被与固定磁化层FL同向地或者与固定磁化层FL反向地磁化。磁隧道结由固定磁化层FL、隧道阻挡层TB和自由磁化层VL形成。

隧道磁电阻元件TMR的电阻，按照固定磁化层FL与自由磁化层VL的各自磁化方向的相对关系而变化。具体地说，隧道磁电阻元件TMR的电阻，在固定磁化层FL的磁化方向和自由磁化层VL的磁化方向相同(平行)时成为最小值Rmin，当两者的磁化方向相反(反平行)方向时成为最大值Rmax。

在数据写入时，字线RWL被去激活，存取晶体管ATR被截止。在该状态下，用以磁化自由磁化层VL的数据写入电流，在各位线BL与数位线DL中，对应于写入数据的电平的方向流入。具体地说，在位线BL上流入电流(±Iw)而产生磁场H(BL)。另外，流入数位线DL的电流产生磁场H(DL)。

以下，用图5就供给MTJ存储单元的数据写入电流和隧道磁电阻元件的磁化方向之间的关系进行说明。

参照图5，横轴H(EA)表示在隧道磁电阻元件TMR内的自由磁化层VL上沿易磁化轴(EA：Easy Axis)方向作用的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL上沿难磁化轴(HA：Hard Axis)方向作用的磁场。磁场H(EA)与H(FA)对应于依据各自流过位线BL与数位线DL的电流产生的两个磁场的一方与另一方。

在MTJ存储单元中，固定磁化层FL的被固定的磁化方向沿着自由磁化层VL的易磁化轴，自由磁化层VL按照存储数据的电平，沿着易磁化轴方向与固定磁化层FL平行或反平行(相反)方向磁化。使MTJ存储单元对应于自由磁化层VL的两个磁化方向，可存储1位的数据。

自由磁化层VL的磁化方向仅在外加的磁场H(EA)与H(HA)之和达到图5所示的星形特性曲线外侧区域的场合才能重新改写。就是说，外加的数据写入磁场相当于星形特性曲线的内侧区域的强度时，自由磁化层VL的磁化方向不改变。

如星形特性曲线所示，可以通过对自由磁化层VL施加沿难磁化轴方向的磁场来降低沿易磁化轴的磁化方向改变所需的磁化阈值。如图5所示，将数据写入时的工作点设计成，当数位线DL和位线BL上均流过预定的数据写入电流的时候，使得MTJ存储单元的存储数据，即隧道磁电阻元件TMR的磁化方向被改写。

图5所示的工作点上，在作为数据写入对象的MTJ存储单元上，沿易磁化轴方向的数据写入磁场强度设计为HWR。就是说，为得到该数据写入磁场HWR而设计流入位线BL或数位线DL的数据写入电流的值。一般，数据写入磁场HWR由切换磁化方向所需的反转磁场HSW和边限ΔH之和表示。就是说，HWR＝HSW+ΔH。

写入隧道磁电阻元件TMR的磁化方向，即MTJ存储单元的存储数据，在进行新的数据写入之前被非易失地保存。各存储单元的电阻，严格地说是隧道磁电阻元件TMR、存取晶体管ATR的通态电阻以及其它的寄生电阻之和，但由于隧道磁电阻元件TMR之外的电阻不按存储数据变化而为定值，因此，下面对应于存储数据的两种正规存储单元的电阻，也用Rmax与Rmin表示，两者之差由ΔR(即，ΔR＝Rmax-Rmin)表示。

再有，图2的存储阵列MA上配置的各假存储单元DMC被设定为预写入的电阻Rmax与Rmin的中间电阻值。并且，本发明中，由于主要说明数据读出动作，故用于数据写入动作的数位线DL等未在图中表示。

再参照图2，输入输出控制电路30中有：在每个存储阵列MA中设置的、控制局部输入输出线对LIOP和在局部输入输出线对LIOP与位线对BLP之间电连接的选通电路IOG。局部输入输出线对LIOP中包括局部输入输出线LIO、/LIO。本例中示出分别对应于存储阵列MA0与MA1设置的选通电路IOG0与IOG1。

选通电路IOG中有：响应列解码器的列选择指令，将局部输入输出线对LIOP和位线对BLP电连接的选通晶体管CSGa、CSGb。响应分别对应于各位线对BLP设置的列选择线CSL的激活，选通晶体管CSGa将位线BL和局部输入输出线LIO之间电连接。响应列选择线CSL的激活，选通晶体管CSGb将互补的位线/BL和局部输入输出线/LIO之间电连接。

并且，输入输出控制电路30中还包括：测得基于局部输入输出线LIO、/LIO中产生的通过电流差的读出数据的读出放大器SA，以及进一步放大由读出放大器SA测得的选择存储单元的存储数据的前置放大器PA。在本例中示出对应于存储阵列MA0设置的读出放大器SA0和前置放大器PA0，以及对应于存储阵列MA1设置的读出放大器SA1和前置放大器PA1。

输入输出控制电路30中有：对应各存储阵列MA共同设置的全局输入输出线对GIOP，与全局输入输出线对GIOP连接的、闩锁存储数据的闩锁电路LT，以及将由闩锁电路LT闩锁的读出数据RDT作为输出数据DOUT向外部输出的输出缓冲器OBF。全局输入输出线对GIOP中包括全局输入输出线GIO与/GIO。

选通电路IOG0中还包含对位线BLj与/BLj进行补偿的补偿电路EQ。响应由行解码器20生成的控制信号BLEQ的输入，补偿电路EQ将位线BLj与/BLj电连接并进行补偿，同时补偿电路EQ与接地电压GND(未图示)电连接而被预充电。

并且，同样的补偿电路EQ设在局部输入输出线LIO、/LIO之间，响应控制信号BLEQ的输入将局部输入输出线LIO与/LIO电连接并进行补偿，同时该补偿电路EQ与接地电压GND(未图示)电连接而被预充电。

由此，由于在数据读出前响应控制信号BLEQ的输入，局部输入输出线LIO、/LIO和位线BLj、/BLj与接地电压GND电连接而被预充电，因此，无需对存储单元MC施加高电压，能够保证存储单元MC的工作可靠性。

参照图6，本发明实施例1的读出放大器SA0中包含：用以向电源供给节点N0供给电源电压Vcc的电压供给部件90，设于节点N0和节点N1之间的、其栅极与节点N1电连接的晶体管QP1，设于接受电源电压Vcc供给的节点N3和节点N4之间的、其栅极与节点N1电连接的晶体管QP2，设于节点N3和读出节点/SN之间的、其栅极与节点N1电连接晶体管QP3，设于节点N0和节点N2之间的、其栅极与节点N2电连接的晶体管QP5，设于节点N3和节点N6之间的、其栅极与节点N2电连接的晶体管QP6，设于节点N3和读出节点SN之间的、其栅极与节点N2电连接的晶体管QP7，设于节点N4和节点N5之间的、其栅极与节点N4电连接的晶体管QN1，设于读出节点SN和节点N5之间的、其栅极与节点N4电连接的晶体管QN2，设于读出节点/SN和节点N5之间的、其栅极与节点N6电连接的晶体管QN3，设于节点N5和节点N6之间的、其栅极与节点N6电连接的晶体管QN4，以及用以向节点N5供给接地电压GND的电压供给部件91。

并且，读出放大器SA0中包括：设于节点N1和局部输入输出线LIO之间的、其栅极接受Vref发生电路40生成的基准电压Vref的输入的晶体管QV1，以及设于节点N2和局部输入输出线/LIO之间的、其栅极接受基准电压Vref的输入的晶体管QV2。与此相应，晶体管QV1与晶体管QV2，将局部输入输出线LIO、/LIO保持在基准电压以下。

电压供给部件90中含有设于电源电压Vcc和节点N0之间的晶体管QPS，其栅极从行解码器20接受在数据读出时被激活至L电平的控制信号/SAE的输入。并且，电压供给部件91中含有设于接地电压GND和节点N5之间的晶体管QNS，其栅极从行解码器20接受在数据读出时被激活至H电平的控制信号SAE的输入。随着该控制信号SAE与/SAE的输入，读出放大器SA0被激活。

这里，晶体管QP1～QP7以及QPS，例如可以是P型沟道MOS晶体管。并且，晶体管QN1～QN4、QNS、QV1以及QV2，例如可以是N型沟道MOS晶体管。另外，本例中，晶体管QP1～QP7等各晶体管尺寸设为相等。并且，晶体管QN1～QN4等各晶体管尺寸设为相等。

晶体管QP1～QP3构成电流反射镜电路，分别供给同一工作电流(镜像电流)。晶体管QP5～QP7构成电流反射镜电路，分别供给同一工作电流。晶体管QN1与QN2构成电流反射镜电路，供给同一工作电流(镜像电流)。晶体管QN3与QN4构成电流反射镜电路，供给同一工作电流。本例中，将各晶体管型号大小设为相等来进行说明，但可通过调整晶体管型号大小来调整上述工作电流量。具体地说，就是按照构成电流反射镜电路的晶体管的型号大小之比来供给工作电流。以下相同。

依据本发明实施例1的读出放大器SA0，将局部输入输出线LIO、/LIO保持在基准电压以下，同时在读出节点SN、/SN上生成基于局部输入输出线LIO、/LIO上产生的通过电流差的电压差。

这里，对该读出放大器SA0的读出动作进行说明。

作为一例，对局部输入输出线LIO、/LIO上各自流入通过电流Ia与Ib的情形进行说明。如上所述，由于晶体管QP1～QP3构成电流反射镜电路，晶体管QP2与晶体管QP3分别对节点N4与读出节点/SN供给与流入晶体管QP1的通过电流Ia相同的工作电流。并且，在同样的定时，晶体管QP6与晶体管QP7也分别对节点N6与读出节点SN供给与流入晶体管QP5的通过电流Ib同样的工作电流。另一方面，如上所述，由于晶体管QN1与晶体管QN2也构成电流反射镜电路，晶体管QN2从读出节点SN将与晶体管QN1同样的工作电流Ia供给到与接地电压连接的节点N5。又如上所述，由于晶体管QN3与QN4也构成电流反射镜电路，晶体管QN3从读出节点/SN供给与晶体管QN4同样的工作电流Ib到与接地电压GND连接的节点N5。

于是，在读出节点SN上，由晶体管QP7供给工作电流Ib，但晶体管QN2从读出节点SN输出与晶体管QN1同样的工作电流Ia。另一方面，读出节点/SN上由晶体管QP3供给工作电流Ia，但晶体管QN3从读出节点/SN输出与晶体管QN4同样的工作电流Ib。

因此，读出放大器SA0使得电流反射镜电路按照通过局部输入输出线LIO、/LIO的通过电流产生镜像电流，并将产生的镜像电流的电流差变换为电压差，向读出节点SN、/SN输出。例如，工作电流Ia＞Ib时，读出节点SN、/SN的电压电平分别被变换为L电平与H电平。另一方面，工作电流Ib＞Ia时，读出节点SN、/SN的电压电平分别变换为H电平与L电平。

接着，对前置放大器PA0的电路结构进行说明。

参照图7，本发明实施例1的前置放大器PA0中含有：进一步放大读出节点SN、/SN上生成的电压差的、在内部节点PAO与/PAO上生成经放大的电压信号的放大信号生成电路AMP，以及响应内部节点PAO与/PAO上生成的电压信号来调整全局输入输出线GIO、/GIO的电压电平的电压调整部件SCT。

放大信号生成电路AMP中有：设于节点NN0和电源电压Vcc之间的、响应来自行解码器20的控制信号/PAE向节点NN0供给电源电压Vcc的晶体管TPS，设于节点NN0和节点NN1之间的、其栅极与节点NN1电连接的晶体管TP1，设于节点NN0和内部节点/PAO之间的、其栅极与节点NN1电连接的晶体管TP2，设于节点NN0和内部节点PAO之间的、其栅极与节点NN2电连接的晶体管TP3，设于节点NN0和节点NN2之间的、其栅极与节点NN2电连接的晶体管TP4，设于节点NN1和接地电压GND之间的、其栅极与读出节点SN电连接的晶体管TN1，设于内部节点PAO和接地电压GND之间的、其栅极与读出节点SN电连接的晶体管TN2，设于内部节点/PAO和接地电压GND之间的、其栅极与读出节点/SN电连接的晶体管TN3，以及设于节点NN2和接地电压GND之间的、其栅极与读出节点/SN电连接的晶体管TN4。晶体管TP1和晶体管TP2构成电流反射镜电路，可供给相同的工作电流。并且，晶体管TP3与晶体管TP4构成电流反射镜电路，供给相同的工作电流。

这里，晶体管TP1～TP4、TPS，例如可以是P型沟道MOS晶体管。晶体管TN1～TN4，例如可以是N型沟道MOS晶体管。再有，本例中，将晶体管TP1～TP4的各晶体管的型号大小设为相同。并且，将晶体管TN1～TN4的各晶体管的型号大小设为相同。

作为一例，读出节点SN、/SN分别为H电平与L电平时，晶体管TN2导通，内部节点PAO与接地电压GND电连接而被设定于L电平。另一方面，在内部节点/PAO上，从晶体管TP2供给与晶体管TP1同样的工作电流，但由于读出节点/SN为L电平，从晶体管TN3几乎没有电流流出。因此，内部节点/PAO的电压电平被设定于H电平。

在上述的读出放大器SA中，也在读出节点SN、/SN上生成基于选择存储单元的存储数据的电压差，但为了进行更稳定的数据读出，由放大信号生成电路AMP进一步执行放大电压差的动作。

电压调整部件SCT中有：将已生成的电压电平稳定地输出到内部节点PAO、/PAO的缓冲器60与缓冲器61，设于全局输入输出线GIO和接地电压GND之间的、其栅极接受缓冲器60的输出信号的输入的晶体管TN0，以及设于全局输入输出线/GIO和接地电压GND之间的、其栅极接受缓冲器61的输出信号的输入的晶体管TN5。另外，晶体管TN0与晶体管TN5，例如可以是N型沟道MOS晶体管。

全局输入输出线GIO、/GIO在数据读出之前，通过预定的预充电动作被预充电至预定的电压电平。

按照该内部节点PAO、/PAO上生成的电压信号，全局输入输出线GIO、/GIO中的一方与接地电压GND电连接。与此相应，全局输入输出线GIO、/GIO的逻辑电平中一方被设定于H电平，另一方被设定于L电平。

因此，由于全局输入输出线GIO、/GIO能对应于存储单元的存储数据被设定于固定的电源电压Vcc与接地电压GND的逻辑电平，因此，能够进行稳定的数据读出。

参照图8，本发明实施例1的闩锁电路LT中有：均衡全局输入输出线GIO、/GIO的均衡部件EQC和NAND电路ND0和ND1。

均衡部件EQC中含有晶体管70～72。晶体管70与晶体管71，串联连接在全局输入输出线GIO和/GIO之间，其栅极接受来自行解码器20的控制信号IOEQ的输入。晶体管70与晶体管71的连接节点与电源电压Vcc电连接。晶体管72设于全局输入输出线GIO和/GIO之间，其栅极接受控制信号IOEQ的输入。就是说，数据读出之前输入L电平的控制信号IOEQ时，电源电压Vcc(H电平)与全局输入输出线GIO与/GIO电连接而被预充电。另外，晶体管70～72，例如可以是P型沟道MOS晶体管。

NAND电路ND1接受来自全局输入输出线GIO与输出节点Nf的输入，将该NAND逻辑操作结果向ND0的输入节点输出。NAND电路ND0接受全局输入输出线/GIO与NAND电路ND1的输出信号的输入，将其NAND逻辑操作结果向输出节点Nf输出。闩锁电路LT将输出节点Nf上生成的电压电平作为读出数据RDT，向输出缓冲器OBF输出。

例如，假设在初始状态输出节点Nf被设定为L电平。这里，在全局输入输出线对GIOP被预充电后、全局输入输出线GIO被设定于L电平的场合，输出节点Nf的电压电平通过NAND电路ND0与ND1的逻辑操作被闩锁于L电平。另一方面，在全局输入输出线/GIO被设定于L电平的场合，通过该逻辑操作，输出节点Nf的电压电平被闩锁于H电平。对应于该被闩锁的电压信号的读出数据RDT，被输出至输出缓冲器OBF。另外，本例中示出的闩锁电路LT与输出缓冲器OBF构成生成输出数据的数据生成电路。

接着，用图9的时序图对本发明实施例1的数据读出动作进行说明。这里，就存储阵列MA0的数据读出动作进行说明。

在时刻t1，输入用以进行数据读出动作的有效地址ADD。与此相应，存储阵列MA0被选中，在时刻t2，使得与被选中的存储阵列MA0对应的读出放大器SA0激活的控制信号SAE与/SAE，分别被设定于H电平与L电平。同时，读出放大器SA0激活，读出放大器SA0的读出节点SN、/SN开始向电源电压Vcc和接地电压GND之间的某一预定的中间电位转变。由此，读出放大器SA0中的放大动作的准备动作被执行。并且，响应控制信号SAE，局部输入输出线对LIOP开始由电源电压Vcc充电。

接着，在时刻t3，与输入的地址ADD对应的被选中的列选择线CSLj、字线RWLi与RWLr被激活(H电平)。响应被选中的列选择线CSLj的激活，选择列的位线对BLPj和局部输入输出线对LIOP电连接。具体地说，响应选通晶体管CSGa与CSGb的导通，位线BLj和局部输入输出线LIO电连接，位线/BLj和局部输入输出线/LIO电连接。并且，响应选择字线RWLi的激活，局部输入输出线LIO经由位线BLj与选择存储单元MC下拉至接地电压GND。响应字线RWLr的激活，局部输入输出线/LIO经由位线/BLj与假存储单元DMC下拉至接地电压GND。与此相应，响应控制信号/SAE(L电平)，在读出放大器SA0和选择存储单元MC与假存储单元DMC之间形成电流通路，在读出放大器SA0中进行预定的读出动作。另外，列选择门CSG、列解码器25与列选择线CSL共同构成地址选择部分。

具体地说，读出放大器SA0向各局部输入输出线LIO、/LIO供给同一电流。但是，由于对应于选择地址的存储单元MC与假存储单元DMC之间存在电阻差ΔR，在时刻t3，两者的通过电流上产生电流差。就是说这种电阻差ΔR变换为晶体管QP1与QP5的通过电流差。通过上述的放大动作，这种晶体管QP1与QP5的通过电流差在读出节点SN、/SN之间形成电压差。

在充分放大了从时刻t3开始的读出节点SN、/SN之间的电压差的时刻t4，控制信号PAE的反转信号即激活前置放大器PA的控制信号/PAE(L电平)被输入。与此相应，在前置放大器PA中从读出节点SN、/SN输入的电压差被放大，放大至电源电压Vcc与接地电压GND的电压电平。从而，由内部节点PAO、/PAO的放大动作而生成的电压电平，将全局输入输出线GIO、/GIO中的任何一方，从预充电的预定电压电平下拉至接地电压GND(L电平)。闩锁电路LT根据传送到全局输入输出线对GIOP上预定的逻辑电平，闩锁由选择存储单元读出的存储数据，并向输出缓冲器OBF作为读出数据RDT输出。输出缓冲器OBF基于从闩锁电路LT传送的读出数据RDT，在时刻t5，作为输出数据DOUT向外部输出。从而能够进行与输入的地址ADD对应的选择存储单元的数据读出动作。

另一方面，完成充电的位线BLj、/BLj之间，以及局部输入输出线LIO、/LIO之间无电压差产生，局部输入输出线LIO、/LIO与位线BLj、/BLj等各电压稳定在“Vref-Vth-Vmc”上。这里，Vth相当于晶体管QV1与QV2的阈值电压，Vmc相当于存储单元MC与假存储单元DMC上产生的电压降。由Vref发生电路40中生成的基准电压Vref，考虑到隧道磁电阻元件中的作为隧道阻挡层的绝缘膜的可靠性等因素，设定上述电压“Vref-Vth-Vmc”例如为400mV左右。

因此，设置晶体管QV1与QV2，将局部输入输出线LIO、/LIO与位线BLj、/BLj的各电压设定为“Vref-Vth-Vmc”的基准电压以下，从而，能够回避因施加过电压而破坏存储单元的情况，且可提高工作可靠性。

本发明实施例1的读出放大器SA0中，由于动作的工作电流相当于与存储单元的存储数据相对应的存储单元电流，因此，伴随读出放大器SA的放大动作的工作电流极小。由此，能够实现降低功耗的读出放大器SA。

并且，由于驱动读出放大器SA的工作电流较小，在电源电压Vcc为低电压时，也容易保证工作电流，在这种场合能够充分地保证数据读出边限。

另外，本例对将用作存储单元MC的比较对象的假存储单元的隧道磁电阻元件的电阻值固定地设定为正规存储单元所具有的电阻值Rmax与Rmin之间的中间电阻值的情形作了说明，但本发明并不限于这种情形，可通过设定隧道磁电阻元件的电阻值为Rmin，调整存取晶体管的晶体管的型号大小来将假存储单元的电阻值设定于中间电阻值。或者，无需以存取晶体管进行调整，可设置电阻(未图示)，使得通过假存储单元DMC的电流通路的预定区域上合成电阻成为中间电阻值。

并且，在本例的读出放大器SA中，可将晶体管QP1、QP5、QV1、QV2的晶体管的型号设计比其它外围电路的晶体管的型号大。由此，能够提高将局部输入输出线LIO、/LIO充电至预定电压电平的速度，且能高速进行数据读出。

(实施例1的变形例)

在本发明实施例1的变形例中，就存储单元MC经由存取晶体管ATR连接的不是接地电压GND而是电源电压Vcc时的数据读出系统电路的结构进行说明。

参照图10，本发明实施例1的变形例的数据读出系统电路和图2所示的数据读出系统电路结构的不同之处在于：读出放大器SA由读出放大器SAQ所取代。其它方面均具有相同的结构，因此不再重复说明。本例中，示出对应于存储阵列MA0设置的读出放大器SAQ0和对应于存储阵列MA1设置的读出放大器SAQ1。

参照图11，对本发明实施例1的变形例的读出放大器SAQ的电路结构进行说明。

读出放大器SAQ中有：向节点N0供给接地电压GND的电压供给部件92，设于节点N0和节点N1之间的、其栅极与节点N1电连接的晶体管TQN1，设于接受接地电压GND的供给的节点N3和节点N4之间的、其栅极与节点N1电连接的晶体管TQN2，设于节点N3和读出节点/SN之间的、其栅极与节点N1电连接的晶体管TQN3，设于节点N0和节点N2之间的、其栅极与节点N2电连接的晶体管TQN5，设于节点N3和节点N6之间的、其栅极与节点N2电连接的晶体管TQN6，设于节点N3和读出节点SN之间的、其栅极与节点N2电连接的晶体管TQN7，设于节点N4和节点N5之间的、其栅极与节点N4电连接的晶体管TQP1，设于读出节点SN和节点N5之间的、其栅极与节点N4电连接的晶体管TQP2，设于读出节点/SN和节点N5之间的、其栅极与节点N6电连接的晶体管TQP3，设于节点N5和节点N6之间的、其栅极与节点N6电连接的晶体管TQP4，以及向节点N5供给电源电压Vcc的电压供给部件93。

并且，读出放大器SAQ中有：设于节点N1和局部输入输出线LIO之间的、其栅极接受Vref发生电路40生成的基准电压Vref的输入的晶体管TQV1，以及设于节点N2和局部输入输出线/LIO之间的、其栅极接受基准电压Vref的输入的晶体管TQV2。与此相应，晶体管TQV1与TQV2，将局部输入输出线LIO、/LIO保持在基准电压以下。

电压供给部件92中包含设于接地电压GND和节点N0之间的晶体管TQNS，其栅极接受数据读出时由行解码器20激活至H电平的控制信号SAE的输入。并且，电压供给部件93中含有设于电源电压Vcc和节点N5之间的晶体管TQPS，其栅极接受数据读出时由行解码器20激活至L电平的控制信号/SAE的输入。随着该控制信号SAE与/SAE的输入，读出放大器SAQ被激活。

这里，晶体管TQP1～TQP4、TQPS、TQV1以及TQV2，例如可以是P型沟道MOS晶体管。并且，晶体管TQN1～TQN7与TQNS例如可以是N型沟道MOS晶体管。另外，本例中，将晶体管TQP1～TQP4的各晶体管设为具有相同的晶体管型号大小。并且，将晶体管TQN1～TQN7的各晶体管设为具有相同的晶体管型号大小。

并且，晶体管TQN1～TQN3构成电流反射镜电路，分别供给相同的工作电流。又，晶体管TQN5～TQN7构成电流反射镜电路，分别供给相同的工作电流。并且，晶体管TQP1与TQP2构成电流反射镜电路，供给相同的工作电流。又，晶体管TQP3与TQP4构成电流反射镜电路，供给相同的工作电流。

本电路结构，是将上述实施例1中说明的图6所示的读出放大器SA0的P型沟道MOS晶体管换为N型沟道MOS晶体管而形成的结构，并且电源电压Vcc和接地电压GND也被作了替换。

本结构不同之处在于，伴随放大动作的工作电流的流向相反，其它方面的动作与图6说明的相同。具体地说，就是局部输入输出线LIO、/LIO上产生的通过电流差被变换为电压差，在读出节点SN、/SN上生成。这种结构也能得到与实施例1相同的效果。

(实施例2)

上述实施例1中说明了：以与输入到读出放大器SA大致相同的定时向读出放大器SA0输入控制信号SAE、/SAE来使读出放大器SA0激活的结构。

本发明的实施例2说明了：以不同的定时将控制信号SAE、/SAE输入到读出放大器SA0的结构。

用图12的时序图，对本发明的实施例2的读出放大器SA0的动作进行说明。

虽然无图示，但与实施例1的图9一样，在时刻t1输入有效的地址ADD后，在时刻t2控制信号/SAE被设定于L电平。与此相应，读出放大器SA0的晶体管QPS导通，局部输入输出线LIO、/LIO开始被充电至预定的电压电平。并且，在时刻t3，列选择线CSLj、字线RWLi与RWLr被设定于H电平。由此，如上所述，在位线对BLP与局部输入输出线对LIOP上形成电流通路。就是说，与选择存储单元与假存储单元具有的电阻对应的通过电流开始流入该电流通路。对于局部输入输出线LIO、/LIO，在对应于存储数据的电流差开始产生的大致相同定时的时刻t3a，控制信号SAE被激活至H电平。

与此相应，在读出放大器SA0内，开始将该电流差变换成电压差的放大动作。就是说，在时刻t3a，供给读出放大器SA0内的工作电流，局部输入输出线LIO、/LIO的通过电流差，以读出节点SN、/SN上的电压差的形式产生。

虽然无图示，但时刻t4以后的前置放大器PA0、闩锁电路LT以及输出缓冲器OBF等动作与实施例1的说明相同，因此不再重复说明。

在本实施例2的数据读出系统电路的结构中，以不同的定时将控制信号/SAE和控制信号SAE输入读出放大器SA0。具体地说，首先激活控制信号/SALE(L电平)、进行局部输入输出线对LIOP的充电，然后将控制信号SAE激活至H电平。与此相应，局部输入输出线对LIOP被充分充电后激活控制信号SAE，供给工作电流。

由此，可以减少对应于存储数据的通过电流差在局部输入输出线LIO、/LIO上产生之前的期间产生的工作电流，使它比采用实施例1的读出放大器的结构时更低。就是说，能够实现比上述实施例1的读出放大器功耗小的读出放大器。

(实施例2的变形例)

上述的实施例2中，说明了通过将控制信号/SAE比控制信号SAE更先激活来降低读出放大器功耗的结构。

本发明的实施例2的变形例中，说明将该控制信号SAE比控制信号/SAE更早激活的结构。

采用图13的时序图，对本发明的实施例2的变形例的读出放大器SA0的动作进行说明。

虽然无图示，但在与实施例1的图9中所说明的相同的时刻t1输入有效地址ADD后，在时刻t2，控制信号SAE被设定于H电平。与此相应，在读出放大器SA内，读出节点SN、/SN开始向电源电压Vcc和接地电压GND之间的中间电位转变，同时准备进行放大动作。

并且，在时刻t3，列选择线CSLj、字线RWLi与RWLr被激活至H电平。在同样的定时，控制信号/SAE被激活至L电平。由此，如上所述，在位线对BLP与局部输入输出线对LIOP上形成电流通路。就是说，与选择存储单元与假存储单元所具有的电阻对应的通过电流，开始流过该电流通路。就是说，使得作为读出节点SN、/SN上的电压差的局部输入输出线LIO、/LIO的通过电流差产生。

虽然无图示，但时刻t4以后的前置放大器PA0、闩锁电路LT与输出缓冲器OBF等的动作与实施例1的说明相同，因此不再重复其说明。

依据本发明实施例2的变形例的数据读出系统电路之结构，通过将输入到读出放大器的控制信号SAE比控制信号/SAE先输入，并通过将读出放大器SA内的读出节点SN、/SN向电源电压Vcc和接地电压GND之间的中间电平转变，来先进行用以放大的准备动作。与此相应，通过早期进行放大的准备动作来防止误动作，且能够进行稳定的放大动作即数据读出动作。

(实施例3)

上述实施例1中，说明了用与被选中的存储阵列MA0对应的读出放大器SA0，进行1位的数据读出的数据读出系统电路的结构。

本发明实施例3中，对能够并列进行多位数据读出的数据读出系统电路之结构进行说明。

参照图14，依据本发明的实施例3的数据读出系统电路中含有取代存储阵列MA0的存储阵列MA#0。

这里，示出对应于本发明实施例3的输入输出控制电路中含有的存储阵列MA#0而设置的数据读出动作用的电路群。作为一例，仅对存储阵列MA#0进行说明。其它存储阵列也相同，因此不再重复其说明。

存储阵列MA#0中，有矩阵布置的多个存储单元MC与假存储单元DMC。在存储阵列MA#0中，假存储单元每行设置一个，以共用存储单元行。

依据这种结构，能够高效率地布置假存储单元且能够缩小存储阵列的面积。

并且，存储阵列MA#0中含有，对应各存储单元列设置的多条位线BL和对应各存储单元行设置的多条字线RWL。图14中代表性地示出，对应于存储单元列设置的位线BL0与位线BL1和对应于假存储单元列设置的位线BLd。并且，代表性地示出，对应设有存储单元MC0与MC1与假存储单元DMC的存储单元的行设置的字线RWLi。

并且，依据本实施例3的输入输出控制电路中，设有多条分别对应于与相邻的两个存储单元列对应的两条位线的列选择线CSL。本例中，例如对应于位线BL0、BL1设置列选择线CSL0。并且，对应于假存储单元列设置列选择线CSLd。

并且，本实施例3的输入输出控制电路中含有，控制局部输入输出线LIO1、LIO2与LIOd，以及位线和局部输入输出线LIO之间的连接的选通电路IOG#0。

选通电路IOG#0中有：响应列解码器的列选择指令将局部输入输出线LIO0和偶数列的位线BL电连接的选通晶体管CSG#a，响应列解码器的列选择指令将局部输入输出线LIO1和奇数列的位线BL电连接的选通晶体管CSG#b，以及响应列选择指令将局部输入输出线LIOd和位线BLd电连接的选通晶体管CSGr。图14中，列选择线CSL0和选通晶体管CSG#a与CSG#b的栅极连接，列选择线CSLd和选通晶体管CSGr的栅极连接。

并且，本发明实施例3的输入输出控制电路中设有：分别对应局部输入输出线LIO1与LIO2设置的、基于对应的局部输入输出线LIO的通过电流测得读出数据的读出放大器SA#0与SA#1。还设有：对应于局部输入输出线LIOd设置的、基于通过假存储单元的通过电流生成基准电压VDref的VDref发生电路45。

并且，本发明实施例3的输入输出控制电路中含有：进一步放大由读出放大器SA#0测得的存储数据的前置放大器PA0a和进一步放大由读出放大器SA#1测得的存储数据的前置放大器PA0b。

本发明实施例3的输入输出控制电路中还包含为未图示的其它各存储阵列所共有地设置的以下部分：对应于前置放大器PA0a设置的全局输入输出线对GIOP0，对应于前置放大器PA0b设置的GIOP1，分别与全局输入输出线对GIOP0与GIOP1连接的闩锁存储数据的闩锁电路LT0与LT1，以及将分别闩锁在闩锁电路LT0与LT1的读出数据RDT作为输出数据DOUT向外部输出的输出缓冲器OBF#。

全局输入输出线对GIOP0中包含全局输入输出线GIO0、/GIO0。全局输入输出线对GIOP1中包含全局输入输出线GIO1、/GIO1。

接着对本发明实施例3的读出放大器SA#0之结构进行说明。

参照图15，本发明实施例3的读出放大器SA#0与图6说明的读出放大器SA0相比，不同之处在于，去掉了晶体管QP5和晶体管QV2。不同之处还有：晶体管QP6接受来自VDref发生电路45的基准电压VDref的输入。并且，不同之处还有：电压供给部件90为各读出放大器SA#0与SA#1以及VDref发生电路45所共有。其它与实施例1说明的图6的读出放大器SA0构成相同，因此不再重复说明。

参照图16，VDref发生电路45含有晶体管80与晶体管81。晶体管80设于电压供给部件90和节点Nr之间，其栅极与节点Nr电连接。晶体管81设于节点Nr和局部输入输出线LIOd之间，其栅极接受来自Vref发生电路40的基准电压Vref的输入。电压供给部件90响应行来自解码器20的控制信号/SAE，供给电源电压Vcc。晶体管80例如可以是P型沟道MOS晶体管。并且，晶体管81可以采用N型沟道MOS晶体管。

该VDref发生电路45接受来自电压供给部件90的工作电压Vcc的供给，在与局部输入输出线LIOd连接的假存储单元DMC之间形成电流通路。就是说，基于假存储单元的电阻值的预定通过电流，由晶体管80供给。并且，基于该预定的通过电流的基准电压VDref在节点Nr上生成。

VDref发生电路45将生成的基准电压VDref供给各读出放大器SA#0与SA#1上。

与此相应，在读出放大器SA#0的晶体管QP6与晶体管QP7中，由晶体管QP6与晶体管QP7供给与通过晶体管80的预定的通过电流同样的工作电流。就是说，该VDref发生电路45相当于实施例1的图6所示的晶体管QP5与晶体管QV2构成的电路的等效电路。

因此，能够在各读出放大器SA#0与SA#1上进行与实施例1的说明同样的放大动作。具体地说，将局部输入输出线LIO0和LIOd之间产生的通过电流差放大且变换为读出节点SN、/SN上的电压差。

读出放大器SA#1也具有和读出放大器SA#0同样的结构，接受来自VDref发生电路45的基准电压VDref的输入，并进行基于局部输入输出线LIO1和局部输入输出线LIOd之间的通过电流差的放大动作。

前置放大器PA0a、PA0b与实施例1说明的图7所示的前置放大器PA0的结构相同，不重复说明。并且，闩锁电路LT0、LT1与实施例1说明的图8所示的闩锁电路LT的结构相同，也不重复说明。

接着，采用图17的时序图，对本发明实施例3的存储阵列MA#0的数据读出动作进行说明。首先，对与存储阵列MA#0的位线BL0对应的选择存储单元的1位数据读出进行说明。

在时刻t1，输入用以进行数据读出动作的有效地址ADD。与此相应，存储阵列MA#0被选中，在时刻t2，将选中的存储阵列MA0对应的读出放大器SA0激活的控制信号SAE与/SAE，分别被设定于H电平与L电平。与此相应，读出放大器SA0被激活，读出放大器SA#0的读出节点SN、/SN开始向电源电压Vcc和接地电压GND之间某一预定的中间电位转变。由此，读出放大器SA#0中的放大动作的准备动作被执行。

接着，在时刻t3，对应于输入的地址ADD而被选中的列选择线CSL0与CSLd、字线RWLi被激活(H电平)。响应被选中的列选择线CSL0与CSLd的激活，选择列的位线BL0和局部输入输出线LIO0电连接。并且，位线BLd和局部输入输出线LIOd电连接。又，响应选择字线RWLi的激活，局部输入输出线LIO0经由位线BL0与选择存储单元MC下拉至接地电压GND。并且，响应选择字线RWLi的激活，局部输入输出线LIOd经由位线BLd与假存储单元DMC下拉至接地电压GND。与此相应，响应控制信号/SAE(L电平)，在读出放大器SA#0与VDref发生电路和选择存储单元MC与假存储单元DMC之间分别形成电流通路，在读出放大器SA#0中进行与上述同样的预定的读出动作。另外，由列选择门CSG#、CSGr、列选择线CSL0、CSLd以及列解码器25构成地址选择部分。

时刻t3以后的动作与实施例1中参照图9作的说明相同，因此不再重复。并且，对于相同的定时，对应于位线BL1设置的选择存储单元MC1，也响应列选择线CSL0的激活，在读出放大器SA#1中，进行与上述同样的放大动作，存储数据作为输出数据DOUT，从输出缓冲器OBF#输出。就是说，依据本发明的实施例3的结构，在一次数据读出动作中，能够向外部输出2位的输出数据DOUT。

这里，对2位的数据读出动作进行说明；不过，一次的数据读出动作中也可以进行2位以上的多位数据读出。

具体地说，将多条位线BL分成多个组，分别对应于该多个组设置用以存取的列选择线。并且，按照属于各组的位线的条数，设置局部输入输出线LIO、读出放大器、前置放大器、局部输入输出线对以及闩锁电路等，从而，能够实现与本实施例中说明的相同的数据读出动作。

依据本实施例3的数据读出系统电路之结构，能够削减列选择线CSL的条数，同时能通过并行数据读出来提高数据读出的速度。

并且，可通过对应于作为选择存储单元的比较对象使用的假存储单元设置一条位线BLd来缩小存储阵列的尺寸。

再有，可以通过共有电压供给部件90来削减电路的零件数。并且，通过将基准电压VDref供给各读出放大器SA#来削减各读出放大器SA#的零件数。

(实施例4)

本发明的实施例4，就存储阵列内不设置作为选择存储单元的比较对象使用的假存储单元来进行数据读出的结构进行说明。

参照图18，本发明实施例4的读出放大器SAP与实施例1说明的图6所示的读出放大器SA相比，不同之处在于，晶体管QV2与恒流源CI电连接。恒流源CI稳定地供给基准电流Iref。依据这种结构，无需使用假存储单元DMC也能向晶体管QP5供给基准电流Iref，从而无需使用假存储单元DMC就能够简单地执行数据读出动作。

另外，本发明的实施例4中，由于恒流源CI侧的寄生电容较小，仅对连接在存储单元MC上的局部输入输出线LIO等附加寄生电容。

因此，在本发明的实施例4的结构中，如实施例2中说明的那样，使控制信号/SAE比控制信号SAE先激活。

与此相应，如实施例2中说明的那样，以和产生局部输入输出线LIO与恒流源CI之间的通过电流差的定时相同的定时，供给读出放大器SAP内的工作电流，进行放大动作。

假设以同一定时使控制信号SAE与/SAE激活的场合，由于局部输入输出线LIO侧附加较大的寄生电容，会过渡地形成过大的电流通路。因此，会有读出节点SN、/SN上过渡性地生成与存储数据相反的电压差的情况，给高速放大动作造成妨碍。

因此，通过以不同的激活定时使控制信号激活来抑制过渡地形成过大的电流通路，能够实现高速的放大动作。

(实施例5)

在上述的实施例中说明了这样的结构：设置其栅极分别接受来自Vref发生电路40的基准电压Vref的晶体管QV1与QV2，从而控制局部输入输出线LIO的电压电平，使得存储单元MC上不被施加预定电压电平以上的电压。

以下说明：在本发明实施例5的结构中，虽然对外加存储单元MC的电压电平进行控制，但然而却去掉了晶体管QV1与QV2的结构。

参照图19，本发明实施例5的读出放大器SAP#与图6的读出放大器SA相比，不同之处在于，去掉了晶体管QV1、QV2和Vref发生电路40。其它方面均相同，因此不再重复说明。

该读出放大器SAP#中，由于去掉了晶体管QV1与QV2，节点N1和选择存储单元MC经由局部输入输出线、选通晶体管而直接电连接。从而加在存储单元上的电压，由晶体管QP1的通态电阻和存储单元MC的电阻(通态电阻)的分压确定。作为一例，晶体管QP1的通态电阻设为8kΩ，存储单元的电阻设为2kΩ时，对存储单元施加的外加电压成为：电源电压Vcc-8/10×Vcc。如此，能够通过利用晶体管QP1的通态电阻来调整加于存储单元的外加电压。

本例中调整晶体管QP1与QP5的设定参数，控制对存储单元的外加电压。具体地说，将晶体管QP1与QP5的通态电阻设定为比存储单元MC的电阻更大的值。作为一例，能够将晶体管QP1与QP5的通态电阻设定为比存储单元MC的存取晶体管的通态电阻更大的值。

由此，能够将外加选择存储单元的外加电压调至预定电压电平以下，不会破坏存储单元，能够进行与上述的实施例1说明的同样的数据读出动作。

并且，由于能够用晶体管QP1与QP5来调整存储单元MC的外加电压，无需设置Vref发生电路，可减少电路的零件数。

(实施例6)

上述实施例中说明了采用作为非易失存储元件的隧道磁电阻元件的非易失存储装置。而本实施例中，对采用其它非易失存储元件的适合本发明的结构进行说明。

如图20A所示，采用快闪存储器这种非易失存储元件作为存储单元MC#。

这里，存储单元MC#设于位线BL和接地电压GND之间，其栅极与字线WL电连接。

数据写入时，使字线WL与位线BL成为高电压，并将热电子注入快闪存储器所含有的浮动栅极。从而，快闪存储器的阈值电压Vth上升。基于该阈值电压Vth的高低，可存放二态的存储数据。另一方面，数据读出时，测得对应于阈值电压Vth的通过存储单元MC的通过电流，就能够基于该电流量进行数据读出。

参照图20B与图20C，就作了数据写入的存储单元MC#进行说明。

如图20B所示，随着电子注入，阈值电压Vth上升，从而通过电流变小。

如图20C所示，无电子注入时，由于阈值电压Vth被设定得较低，因此通过电流变大。

因此，将通过该存储单元MC#的通过电流和基于假存储单元等生成的基准电流的通过电流差，变换为由读出放大器SA0放大的电压差，从而能够进行与实施例1同样的数据读出动作。

(实施例6的变形例)

上述实施例6中，就快闪存储器之适用于本发明作了说明。在本发明的实施例6的变形例中，就OUM(R)之适用于本发明进行说明。

如图21A所示，采用非易失存储元件的OUM(R)作为存储单元MCa。

这里，存储单元Mca中设有：在位线BL与接地电压GND之间串联连接的、作为相变化元件的硫族化合物层210和开关晶体管220。并且，硫族化合物层210和开关晶体管220之间，设置由通过电流发热的加热元件230。并且，开关晶体管220的栅极与字线WL连接。

数据写入时，开关晶体管220导通，同时从位线BL流入通过硫族化合物层210与加热元件230的数据写入电流。按照该数据写入电流的供给模式(例如供给期间与供给电流量)，硫族化合物层210发生向晶态或非晶态的相变。硫族化合物层210在非晶态时与晶态时的各状态中，其电阻发生变化。具体地说，非晶态的硫族化合物层比晶态的电阻高。

因此，数据读出时，使开关晶体管220导通，使不会导致相变的电平的数据读出电流通过硫族化合物层210，从而能够基于电阻差进行与MTJ单元同样的数据读出。

如图21B所示，由于硫族化合物层210为晶态时电阻值较小，其通过电流变大。

如图21C所示，由于硫族化合物层210为非晶态时电阻值较大，其通过电流变小。

因此，将通过该存储单元MCa的通过电流和基于假存储单元等生成的基准电流之间的通过电流差，变换为由读出放大器SA0放大的电压差，就能够进行与实施例1同样的数据读出动作。

Claims

1.一种非易失存储装置，其中设有：

数据读出时各自有对应于存储数据的通过电流流过的多个存储单元，

第一与第二数据线，

用以按照所述第一与第二数据线的通过电流差进行数据读出的差动放大部分，以及

所述数据读出时，在所述第一与第二数据线中的一方生成与所述多个存储单元中的选择存储单元进行比较的通过电流的基准电流供给部分；

所述数据读出时，所述第一与第二数据线中的一方，经由所述选择存储单元与第一电压电连接，同时所述第一与第二数据线中的另一方与所述基准电流供给部分电连接；

所述差动放大部分包含：

设于所述一方的数据线和所述第二电压之间的，所述数据读出时将所述一方的数据线的电压维持在预定电压，同时按照所述一方的数据线的通过电流将第一镜像电流供给第一内部节点的第一电流反射镜电路，

设于所述另一方的数据线和所述第二电压之间的，所述数据读出时将所述另一方的数据线的电压维持在所述预定电压，同时按照所述另一方的数据线的通过电流将第二镜像电流供给第二内部节点的第二电流反射镜电路，以及

所述数据读出时，按照分别供给所述第一与第二内部节点的镜像电流之间的差值将读出数据输出的放大部件。

2.如权利要求1所述的非易失存储装置，其特征在于所述放大部件中含有：

对应于所述第一内部节点设置的、在所述数据读出时对设于所述第二电压和第三电压之间的第一输出节点供给所述第一镜像电流，同时抽出所述第二镜像电流的第一电流供给部分；以及

对应于所述第二内部节点设置的、在所述数据读出时对设于所述第二电压和所述第三电压之间的第二输出节点供给所述第二镜像电流，同时抽出所述第一镜像电流的第二电流供给部分。

3.如权利要求2所述的非易失存储装置，其特征在于还设有：

对应于所述第一与第二输出节点设置的、按照所述第一与第二输出节点的电压，分别生成互补的第一与第二信号的信号生成电路；

在数据读出之前，被预充电至所述第一与第二电压中任一方的第一与第二输入输出线；以及

在所述数据读出时，响应所述第一与第二信号的输入，将所述第一与第二输入输出线中的一方与所述第一与第二电压中的另一方连接的连接控制部分。

4.如权利要求3所述的非易失存储装置，其特征在于：

所述非易失存储装置中还设有，

与所述第一与第二输入输出线连接的、在所述数据读出时按照所述第一与第二输入输出线的电压生成读出数据的读出数据生成电路。

5.如权利要求1所述的非易失存储装置，其特征在于：所述第一与第二电流反射镜电路，将所述预定电压设定于所述第一与第二电压之间。

6.如权利要求5所述的非易失存储装置，其特征在于：

还设有用以产生基准电压的基准电压发生电路，

所述第一电流反射镜电路包含，设于所述第二电压和所述一方的数据线之间的、其栅极接受所述基准电压的第一场效应晶体管，

所述第二电流反射镜电路包含，设于所述第二电压和所述另一方的数据线之间的、其栅极接受所述基准电压的第二场效应晶体管。

7.如权利要求1所述的非易失存储装置，其特征在于：

所述多个存储单元以矩阵状布置；

所述非易失存储装置中还设有，分别对应于存储单元行设置的多条字线；

所述基准电流供给部分包含，在所述数据读出时各自成为所述选择存储单元的比较对象的多个比较存储单元；

各所述比较存储单元沿行方向布置，以共有所述多个存储单元中的所述存储单元列；

所述非易失存储装置中还设有，在所述数据读出时响应选择行的字线的激活，将所述选择存储单元和所述一方的数据线之间电连接，并将所述多个比较存储单元之一和所述另一方的数据线之间电连接的地址选择部分。

8.如权利要求1所述的非易失存储装置，其特征在于：

所述多个存储单元以矩阵状布置；

所述非易失存储装置中有分别对应于存储单元列设置的多条第一位线；

各所述比较存储单元沿列方向布置，以共有所述多个存储单元中的所述存储单元行；

所述非易失存储装置中还设有，

分别对应于存储单元列设置的、分别与所述多条第一位线有互补关系的多条第二位线，以及

在数据读出时，将对应于选择列的第一位线与第二位线中的一方与另一方分别跟所述选择存储单元与所述多个假存储单元之一连接的地址选择部分。

9.如权利要求1所述的非易失存储装置，其特征在于：

所述第一与第二电流反射镜电路响应第一激活信号而被激活；

所述放大部件响应第二激活信号而被激活；

所述数据读出时，所述第一与第二激活信号被以不同的定时输入。

10.如权利要求1所述的非易失存储装置，其特征在于：所述基准电流发生部分包含，向所述第一与第二数据线中另一方稳定地供给所述通过电流的恒流供给电路。

11.如权利要求1所述的非易失存储装置，其特征在于：

所述第一电流反射镜电路中有，设于所述第二电压和所述一方的数据线之间的、其栅极与所述一方的数据线连接的第一场效应晶体管；

所述第二电流反射镜电路中有，设于所述第二电压和所述另一方的数据线之间的、其栅极与所述另一方的数据线连接的第二场效应晶体管，

所述第一与第二场效应晶体管具有取得预定效果的设定参数。

12.一种非易失存储装置，其中设有：

数据读出时各自有对应于存储数据的通过电流流过的矩阵状布置的多个存储单元，

分别对应于存储单元列设置的多条位线，

X(X：不小于2的整数)条数据线，

所述数据读出时与所述多个存储单元中的选择存储单元进行比较的基准数据线，

所述数据读出时在所述基准数据线上生成预定的通过电流的基准电流供给部分，以及

分别对应于所述X条数据线设置的，按照分别通过各自对应的数据线与所述基准数据线的通过电流之间的差值进行数据读出的X个差动放大部分；

所述多条位线在所述数据读出时被分成每组X条的多个组，还设有：

分别对应于所述多个组设置的多条列选择线，以及

分别对应于所述多个组设置的、各自在所述数据读出时响应对应的列选择线的激活，将属于对应的组的X条位线和所述X条数据线分别电连接的多个连接控制部分；

在所述数据读出时，所述X条位线中的至少一条经由所述选择存储单元与第一电压电连接；

所述X个差动放大部分各自包含，

设于对应的数据线和第二电压之间的，在所述数据读出时将所述对应的数据线的电压维持在预定电压，同时按照所述对应的数据线的通过电流向内部节点供给镜像电流的电流反射镜电路，以及

在所述数据读出时，按照通过所述基准数据线的所述通过电流与供给所述内部节点的所述镜像电流之间的电流差将读出数据输出的放大部件。