KR100886215B1 - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

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Abstract

비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 다수의 메모리 뱅크로, 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 가변 저항 소자를 포함하는 다수의 비휘발성 메모리 셀을 포함하는 다수의 메모리 뱅크, 다수의 글로벌 비트 라인으로, 각 글로벌 비트 라인은 다수의 메모리 뱅크가 공유하도록 배치되는 다수의 글로벌 비트 라인, 및 다수의 메인 워드 라인으로, 각 메인 워드 라인은 다수의 메모리 뱅크 중 하나의 메모리 뱅크에 배치되는 다수의 메인 워드 라인을 포함한다.
비휘발성 메모리 장치, 코어 면적, 글로벌 비트 라인

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
도 1 및 도 2는 종래의 비휘발성 메모리 장치를 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 5는 도 4의 비휘발성 메모리 장치를 보다 자세하게 설명하기 위한 개념적 회로도이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 리드 및 라이트 동작을 설명하기 위한 개념도이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 사용되는 로컬 컬럼 선택 회로의 예시적 회로도들이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 예시적인 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
110_1~110_8: 다수의 메모리 뱅크
112:리던던시 메모리 셀 어레이
120:메인 워드 라인 디코더
130:글로벌 컬럼 선택 회로
140:글로벌 센스 앰프 회로
150:글로벌 라이트 드라이버 회로
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
이러한 저항체를 이용한 비휘발성 메모리 장치의 일 예로서 상변화 메모리 장치를 자세히 설명하면, 상변화 물질은 결정 상태에서는 저항이 낮고 비정질 상태에서는 저항이 높기 때문에, 결정 상태는 셋(set) 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 또는 1데이터로 정의한다. 또한, 상변화 메모리 장치는 상변화 물질에 셋 펄스 또는 리셋 펄스를 제공하고 이로 인해 발생하는 주울(joule)열을 이용하여 기입하게 된다. 구체적으로, 1데이터를 기입할 때는 리셋 펄스를 이용하여 상변화 물질을 녹는점 이상으로 가열한 후 빠르게 냉각시켜 비정질 상태가 되도록 하고, 0데이터를 기입할 때에는 셋 펄스를 이용하여 상변화 물질을 결정화 온도 이상 녹는점 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 한다.
도 1 및 도 2는 종래의 비휘발성 메모리 장치를 설명하기 위한 도면들이다. 도 1 및 도 2에서는 설명의 편의를 위해서 8개의 메모리 뱅크만을 예로 들었으나, 이에 한정되는 것은 아니다.
도 1을 참조하면, 종래의 비휘발성 메모리 장치는 다수의 메모리 뱅크(10_1~10_8), 각 메모리 뱅크(10_1~10_8)에 대응되어 배치된 글로벌 컬럼 선택 회로(30_1~30_8), 글로벌 센스 앰프 회로(40_1~40_8) 및/또는 글로벌 라이트 드라이버 회로(50_1~50_8)를 포함한다. 한편, 비휘발성 메모리 장치가 대용량화, 고집적화됨에 따라, 비휘발성 메모리 장치는 글로벌 비트 라인과 로컬 비트 라인을 이용한 계층적(hierarchical) 비트 라인 구조, 메인 워드 라인과 서브 워드 라인을 이용한 계층적 워드 라인 구조로 구현될 수 있다. 이와 같은 경우, 종래의 비휘발성 메모리 장치는 각 글로벌 비트 라인(GBL)이 도 1에서와 같이 다수의 메모리 뱅크(10_1~10_8) 중 하나의 메모리 뱅크에 대응되어 배치되고, 각 메인 워드 라인은 다수의 메모리 뱅크(10_1~10_8)에 대응되어 배치된다.
도 1에서와 같이 글로벌 비트 라인(GBL)이 각 메모리 뱅크(10_1~10_8)에 대응되어 배치될 경우, 종래의 비휘발성 메모리 장치의 코어 구조(core architecture)는 도 2에서와 같이 구현될 수 있다. 즉, 메인 워드 라인 디코더(20_1~20_8)가 각 메모리 뱅크(10_1~10_8)에 대응되어 배치되고, 리던던시 메모리 셀 어레이(12_1~12_8)도 각 메모리 뱅크(10_1~10_8)에 대응되어 배치된다.
도 2와 같은 코어 구조를 갖는 종래의 비휘발성 메모리 장치는 우선, 싱크 버스트 리드(synchronous burst read) 동작시 프리 패치(pre-fetch)되는 워드(word) 수에 따라 글로벌 센스 앰프 회로(40_1~40_8) 내의 센스 앰프의 수가 상당히 증가한다. 예를 들어, 1개의 메모리 뱅크(예를 들어, 10_1)로부터 리드되어 프리 패치되는 워드 수가 4워드인 경우에는, 1개의 글로벌 센스 앰프 회로(예를 들어, 40_1) 내의 센스 앰프의 수는 1워드(16비트) × 4 = 64 개가 필요하므로, 결국 8개의 글로벌 센스 앰프 회로(40_1~40_8) 내에는 64 × 8 = 512 개가 필요하다. 이와 같이 방법을 계산하면, 8워드가 프리 패치되는 경우에는 1024개의 센스 앰프가 필요하고, 16워드가 프리 패치되는 경우에는 2048개의 센스 앰프가 필요하다. 따라서, 프리 패치되는 워드 수가 증가하면 할수록, 코어 구조의 면적은 증가하게 된다.
또한, 테스트 동작시, 하나의 메모리 뱅크(예를 들어, 10_1) 내에서 동시에 많은 비트수(예를 들어, 8비트, 16비트)의 데이터를 라이트하기 어렵다. 예를 들어, 하나의 비휘발성 메모리 셀에 리셋 데이터를 라이트할 때, 하나의 비휘발성 메모리 셀을 관통하여 흐르는 리셋 전류가 1mA 정도라고 가정하자. 이럴 경우, 하나 의 메모리 뱅크(10_1) 내에서 16비트의 데이터의 동시에 라이트할 경우에는, 16mA 정도의 리셋 전류가 흐르게 된다. 즉, 너무 높은 레벨의 리셋 전류가 하나의 메모리 뱅크(10_1) 내에(밀집된 공간 내에) 흐르게 되기 때문에, 동시에 많은 비트수의 데이터를 라이트하기 어렵다. 따라서, 테스트 동작시 적은 비트수의 데이터를 라이트해야 하고, 이에 따라 테스트 시간이 길어지게 된다.
또한, 메인 워드 라인 디코더(20_1~20_8)가 각 메모리 뱅크(10_1~10_8)에 대응되어 배치되기 때문에, 코어 구조의 면적이 증가하게 된다.
또한, 메모리 뱅크(10_1~10_8) 내의 비휘발성 메모리 셀과, 리던던시 메모리 셀 어레이(12_1~12_8) 내의 리던던시 메모리 셀은 워드 라인을 공유하고 있기 때문에, 다수의 리던던시 메모리 셀 어레이(12_1~12_8) 각각은 각 메모리 뱅크(10_1~10_8)에 대응되어 배치된다. 따라서, 코어 구조의 면적은 증가하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 코어 구조(core architecture)의 면적을 감소시킨 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 비휘발성 메모리 장치는 다수의 메모리 뱅크로, 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 가변 저항 소자를 포함하는 다수의 비휘발성 메모리 셀을 포함하는 다수의 메모리 뱅크, 다수의 글로벌 비트 라인으로, 각 글로벌 비트 라인은 다수의 메모리 뱅크가 공유하도록 배치되는 다수의 글로벌 비트 라인, 및 다수의 메인 워드 라인으로, 각 메인 워드 라인은 다수의 메모리 뱅크 중 하나의 메모리 뱅크에 배치되는 다수의 메인 워드 라인을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 비휘발성 메모리 장치는 다수의 메모리 뱅크로, 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 가변 저항 소자를 포함하는 다수의 비휘발성 메모리 셀을 포함하는 다수의 메모리 뱅크, 다수의 메모리 뱅크 내에 데이터를 라이트할 경우 사용되는 다수의 라이트 글로벌 비트 라인, 다수의 메모리 뱅크로부터 데이터를 리드할 경우 사용되는 다수의 리드 글로벌 비트 라인, 및 다수의 글로벌 비트 라인과, 리드 글로벌 비트 라인과 커플링된 글로벌 라이트 드라이버/센스 앰프 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 태양에 따른 비휘발성 메모리 장치는 반도체 기판, 반도체 기판 상에 형성된 다수의 로컬 비트 라인으로, 각 로컬 비트 라인은 다수의 상변화 메모리 셀과 커플링된 다수의 로컬 비트 라인, 및 다수의 로컬 비트 라인 상에 형성되고, 다수의 로컬 비트 라인과 선택적으로 커플링되는 라이트 글로벌 비트 라인과 리드 글로벌 비트 라인을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 3에서는 설명의 편의를 위해서 8개의 메모리 뱅크만을 예로 들었으나, 이에 한정되는 것은 아니다.
도 3을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 다수의 메모리 뱅크(110_1~110_8), 글로벌 컬럼 선택 회로(130), 글로벌 센스 앰프 회로(140) 및/또는 글로벌 라이트 드라이버 회로(150), 리던던시 메모리 셀 어레 이(112), 메인 워드 라인 디코더(120)를 포함한다.
메모리 뱅크(110_1~110_8)는 도면에는 표시하지 않았으나 다수의 비휘발성 메모리 셀을 포함하고, 각 비휘발성 메모리 셀은 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 가변 저항 소자와, 가변 저항 소자에 흐르는 관통 전류를 제어하는 억세스 소자를 포함할 수 있다. 상기 가변 저항 소자는 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다. 억세스 소자는 다이오드, FET 트랜지스터, NPN 바이폴라 트랜지스터, PNP 바이폴라 트랜지스터를 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 비휘발성 메모리 장치가 대용량화, 고집적화됨에 따라, 비휘발성 메모리 장치는 글로벌 비트 라인과 로컬 비트 라인을 이용한 계층적(hierarchical) 비트 라인 구조, 메인 워드 라인과 서브 워드 라인을 이용한 계층적 워드 라인 구조로 구현될 수 있다. 이와 같은 경우, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 각 글로벌 비트 라인(GBL0~GBLn+1)이 도 3에서와 같이 다수의 메모리 뱅크(110_1~110_8)에 대응되어 배치되고, 각 메인 워드 라인은 다수의 메모리 뱅크(110_1~110_8) 중 하나의 메모리 뱅크(110_1~110_8)에 배치된다.
여기서, 글로벌 센스 앰프 회로(140)는 다수의 글로벌 비트 라 인(GBL0~GBLn+1)과 커플링되어, 글로벌 비트 라인(GBL0~GBLn+1)을 통해서 다수의 메모리 뱅크(110_1~110_8) 내에 위치한 비휘발성 메모리 셀로부터 데이터를 리드한다. 글로벌 라이트 드라이버 회로(150)는 다수의 글로벌 비트 라인(GBL0~GBLn+1)과 커플링되어, 글로벌 비트 라인(GBL0~GBLn+1)을 통해서 다수의 메모리 뱅크(110_1~110_8) 내에 위치한 비휘발성 메모리 셀에 데이터를 라이트한다.
또한, 메인 워드 라인 디코더(120)는 다수의 메인 워드 라인과 커플링되어, 다수의 메모리 뱅크(110_1~110_8) 각각에 대응되어 배치된 다수의 메인 워드 라인을 선택적으로 선택할 수 있다. 또한, 리던던시 메모리 셀 어레이(112)는 다수의 메모리 뱅크(110_1~110_8)가 공유하도록 배치된다. 이와 같이, 메인 워드 라인 디코더(120)와 리던던시 메모리 셀 어레이(112)가 다수의 메모리 뱅크(110_110_8)가 공유하도록 배치되므로, 코어 구조의 면적이 줄어들 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 다수의 메모리 뱅크(110_1~110_8) 내에 데이터를 라이트할 경우 사용되는 라이트 글로벌 비트 라인(WGBL)과, 다수의 메모리 뱅크(110_1~110_8)로부터 데이터를 리드할 경우 사용되는 리드 글로벌 비트 라인(RGBL)을 포함할 수 있다. 이와 같이 라이트 글로벌 비트 라인(WGBL)과 리드 글로벌 비트 라인(RGBL)을 포함할 경우, 라이트 동작 중에 리드 동작을 용이하게 수행할 수도 있다(즉, read while write 기능 가능).
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 각 메모리 뱅크(110_1~110_8)는 다수의 서브 블록(S0~S7)으로 구분할 수 있다. 또한, 글로벌 센스 앰프 회로(도 3의 140)는 다수의 서브 블록(S0~S7) 각각에 대응되는 제1 내지 제8 글로벌 센스 앰프 회로(140_1~140_8)를 포함할 수 있고, 글로벌 라이트 드라이버 회로(도 3의 150)는 다수의 서브 블록(S0~S7) 각각에 대응되는 제1 내지 제8 글로벌 라이트 드라이버 회로(150_1~150_8)를 포함할 수 있고, 글로벌 컬럼 선택 회로(도 3의 130)는 다수의 서브 블록(S0~S7) 각각에 대응되는 제1 내지 제8 글로벌 컬럼 선택 회로(130_1~130_8)를 포함할 수 있다.
도 5는 도 4의 비휘발성 메모리 장치를 보다 자세하게 설명하기 위한 개념적 회로도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 라이트 동작시 사용하는 라이트 글로벌 비트 라인(WGBL0~WGBLn)과, 리드 동작시 사용하는 리드 글로벌 비트 라인(RGBL0~RGBLn)을 별도로 구비하고 있다.
따라서, 본 발명의 일 실시예에서 사용되는 글로벌 컬럼 선택 회로(130)는 라이트 글로벌 컬럼 선택 신호(WGY0~WGYn)에 응답하여 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 선택하고, 리드 글로벌 선택 신호(RGY0~RGYn)에 응답하여 리드 글로벌 비트 라인(RGBL0~RGBLn)을 선택한다. 또한, 로컬 컬럼 선택 회로(155)는 라이트 로컬 컬럼 선택 신호(WLY0~WLYn)에 응답하여 서로 대응하는 로컬 비트 라인(LBL0~LBLn)과 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 선택적으로 커플링시키고, 리드 로컬 컬럼 선택 신호(RLY0~RLYn)에 응답하여 서로 대응하는 로컬 비트 라 인(LBL0~LBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)을 선택적으로 커플링시킨다. 이러한 로컬 컬럼 선택 회로(155)의 예시적 구성에 대해서는 도 7a 내지 도 7d를 참조하여 자세히 후술한다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 리드 및 라이트 동작을 설명하기 위한 개념도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 싱크 버스트 리드(synchronous burst read) 동작시 프리 패치(pre-fetch)되는 워드(word) 수가 변하더라도, 글로벌 센스 앰프 회로(140) 내의 센스 앰프의 수가 크게 증가하지 않는다. 예를 들어, 1개의 메모리 뱅크로부터 리드되어 프리 패치되는 워드 수가 4워드인 경우에는, 글로벌 센스 앰프 회로(140) 내의 센스 앰프의 수는 1워드(16비트) × 4 = 64개가 필요하다. 8워드가 프리 패치되는 경우에는 128개, 16워드가 프리 패치되는 경우에는 256개이다. 글로벌 센스 앰프 회로(140)는 종래의 비휘발성 메모리 장치(도 2 참조)에서처럼 다수의 메모리 뱅크(110_1~110_8) 각각마다 대응되어 배치되지 않고, 다수의 메모리 뱅크(110_1~110_8)가 공유하도록 배치되어 있기 때문이다. 이와 같은 이유로, 코어 면적이 줄어들 수 있다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 테스트 동작시에는 n×m(단, n, m은 각각 1보다 큰 자연수)개의 데이터를 라이트할 경우, 상기 n개의 서브 블록에 동시에 m개씩 데이터를 라이트할 수 있다. 또한, 정상 동작시에는 n×m(단, n, m은 각각 1보다 큰 자연수)개의 데이터를 라이트할 경우, 상기 하나의 서브 블록에 m개씩 데이터를 n회 반복하여 라이트한다.
하나의 메모리 뱅크(예를 들어, 110_1) 내에 16(즉, 8×2)개의 데이터를 동시에 라이트하는 경우를 예를 들면 다음과 같다. 테스트 동작시에는 도 6에 표시된 바와 같이, 8개의 서브 블록에 동시에 2개씩의 데이터를 라이트할 수 있다. 또한, 정상 동작시에는 하나의 서브 블록(예를 들어, 110_1 내의 S0) 내에 2개씩 8회 반복하여 라이트할 수 있다. 테스트 동작시에는 테스터(tester)를 통해서 라이트 전류를 인가하기 때문에 16개의 데이터를 동시에 라이트할 수 있으나, 정상 동작시에는 비휘발성 메모리 장치의 전류 구동 능력(current drive ability)에 한계가 있기 때문에 하나의 서브 블록 내에 반복하여 데이터를 라이트하는 방식을 사용한다. 물론, 전류 구동 능력이 충분하다면, 테스트 동작시와 마찬가지로 다수의 서브 블록에 동시에 데이터를 라이트할 수도 있다. 셋 전류/리셋 전류가 다수의 서브 블록(S0~S7) 내에(즉, 넓은 면적 내에서) 흐르기 때문에, 테스트 동작시 16개의 데이터를 동시에 라이트할 수 있다. 따라서, 테스트 동작시에 많은 수의 데이터를 동시에 라이트할 수 있으므로, 테스트 시간이 줄어든다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 사용되는 로컬 컬럼 선택 회로의 예시적 회로도들이다.
도 5의 로컬 컬럼 선택 회로(155)는 라이트 로컬 컬럼 선택 회로(도 7a, 도 7b의 170_1, 170_2, 도 7c, 도 7d의 170)와 리드 로컬 컬럼 선택 회로(도 7a, 도 7b의 160_1, 160_2, 도 7c, 도 7d의 160)를 포함한다. 라이트 로컬 컬럼 선택 회로(도 7a, 도 7b의 170_1, 170_2, 도 7c, 도 7d의 170)는 데이터를 라이트할 경우 라이트 로컬 선택 신호(WLY0~WLY7)에 응답하여 로컬 비트 라인(LBL0~LBL7)과 라이 트 글로벌 비트 라인(WGBL)을 커플링하고, 리드 로컬 컬럼 선택 회로(도 7a, 도 7b의 160_1, 160_2, 도 7c, 도 7d의 160)는 데이터를 리드할 경우 리드 로컬 선택 신호(RLY0~RLY7)에 응답하여 로컬 비트 라인(LBL0~LBL7)과 리드 글로벌 비트 라인(RGBL)을 커플링한다. 한편, 메모리 셀 어레이는 서브 블록(도 4의 S0~S7) 내에 배치되고, 로컬 비트 라인(LBL0~LBL7)과 커플링된 다수의 비휘발성 메모리 셀들의 집합을 지칭한다.
도 7a 및 도 7b에서는, 라이트 컬럼 선택 회로(170_1, 170_2)는 메모리 셀 어레이의 양측에 배치되고, 리드 컬럼 선택 회로(160_1, 160_2) 역시 메모리 셀 어레이의 양측에 배치되는 것을 도시하였다. 그런데, 도 7a에서 리드 컬럼 선택 회로(160_1)는 짝수번째 비트 라인(LBL0, LBL2, LBL4, LBL6)과 리드 글로벌 비트 라인(RGBL)과 선택적으로 커플링시키고, 리드 컬럼 선택 회로(160_2)는 홀수번째 비트 라인(LBL1, LBL3, LBL5, LBL7)과 리드 글로벌 비트 라인(RGBL)과 선택적으로 커플링시킨다. 도 7b에서는 라이트 컬럼 선택 회로(170_1)는 짝수번째 비트 라인(LBL0, LBL2, LBL4, LBL6)과 라이트 글로벌 비트 라인(WGBL)과 선택적으로 커플링시키고, 라이트 컬럼 선택 회로(170_2)는 홀수번째 비트 라인(LBL1, LBL3, LBL5, LBL7)과 라이트 글로벌 비트 라인(WGBL)과 선택적으로 커플링시킨다.
도 7c에서는 라이트 로컬 컬럼 선택 회로(170)는 메모리 셀 어레이의 일측에 배치되고, 리드 로컬 컬럼 선택 회로(160)는 메모리 셀 어레이의 타측에 배치되는 것을 예로 든다.
도 7d에서는 라이트 로컬 컬럼 선택 회로(170)와 리드 로컬 컬럼 선택 회 로(160)는 제1 메모리 셀 어레이와 제2 메모리 셀 어레이 사이에 배치되는 것을 예로 든다.
도 7a 내지 도 7d의 라이트 로컬 컬럼 선택 회로와 리드 로컬 컬럼 선택 회로의 구성은 예시적인 것일 뿐, 본 발명이 이에 한정되는 것은 아니다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 예시적인 단면도들이다.
우선 도 8a를 참조하면, P형의 반도체 기판(110)에 소자 분리 영역을 형성하여 액티브 영역을 정의한다.
이어서, 반도체 기판(110) 내에 N+형의 서브 워드 라인(N+SWL)을 형성한다.
이어서, 반도체 기판(110) 상에 형성된 제1 절연막(130) 내에 N-형의 반도체 패턴(132)과 P+형의 반도체 패턴(134)을 형성함으로써, 다수의 셀 다이오드(D)를 형성한다.
이어서, 제1 절연막(130) 상에 제2 절연막(140)을 형성하고, 제2 절연막(140) 내에 다수의 하부 전극 컨택(142)(Bottom Electrode Contact; BEC)을 형성한다.
이어서, 제2 절연막(140) 상에 다수의 하부 전극 컨택(142)과 각각 커플링되도록 다수의 가변 저항 물질(152)이 형성되고, 다수의 가변 저항 물질(152) 상에는 다수의 상부 전극 컨택(154)(Top Electrode Contact; TEC)을 형성한다.
이어서, 제2 절연막(140) 상에 제3 절연막(150)을 형성하고, 제3 절연막(150) 내에 다수의 상부 전극 컨택(154)과 각각 커플링되는 다수의 비트 라인 컨 택(156)을 형성한다.
이어서, 제3 절연막(150) 상에 비트 라인 컨택(156)과 각각 커플링되는 다수의 로컬 비트 라인(LBL)을 형성한다.
이어서, 다수의 로컬 비트 라인(LBL) 상에 서브 워드 라인(SWL)을 형성한다. 여기서, 도면에서는 표시하지 않았으나, 서브 워드 라인(SWL)은 반도체 기판(110) 내에 형성된 N형의 서브 워드 라인(N+SWL)과 커플링되어 있다.
이어서, 서브 워드 라인(SWL) 상에 라이트 글로벌 비트 라인(WGBL)과, 리드 글로벌 비트 라인(RGBL)이 형성된다. 도면에서는 표시하지 않았으나, 라이트 글로벌 비트 라인(WGBL)과 리드 글로벌 비트 라인(RGBL)은 각각 다수의 로컬 비트 라인(LBL)(도 8a에서는 8개의 LBL)과 선택적으로 커플링된다. 특히, 도 8a에서는 라이트 글로벌 비트 라인(WGBL)과, 리드 글로벌 비트 라인(RGBL)은 동일한 배선 레벨에 형성한 것을 예시적으로 도시하였다.
이어서, 라이트 글로벌 비트 라인(WGBL)과, 리드 글로벌 비트 라인(RGBL) 상에 메인 워드 라인(MWL)이 형성된다. 도면에서는 표시하지 않았으나, 메인 워드 라인(MWL)은 서브 워드 라인(SWL)과 선택적으로 커플링된다.
도 8b를 참조하면, 라이트 글로벌 비트 라인(WGBL0, WGBL1)과 리드 글로벌 비트 라인(RGBL0, RGBL1)은 다른 배선 레벨에 형성된다. 예를 들어, 리드 글로벌 비트 라인(RGBL0, RGBL1) 상에 라이트 글로벌 비트 라인(WGBL0, WGBL1)이 형성되어 있을 수 있다. 도면에서는 표시하지 않았으나, 리드 글로벌 비트 라인(RGBL0), 라이트 글로벌 비트 라인(WGBL0)은 다수의 로컬 비트 라인(LBL)(도 8b에서는 왼쪽 4 개의 LBL)과 선택적으로 커플링되고, 리드 글로벌 비트 라인(RGBL1), 라이트 글로벌 비트 라인(WGLB1)은 다수의 로컬 비트 라인(LBL)(도 8b에서는 오른쪽 4개의 LBL)과 선택적으로 커플링될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다만, 도 8b에서는 메인 워드 라인(MWL)이 서브 워드 라인(SWL)과 동일한 배선 레벨에 형성되어 있는 것을 예로 들었으나, 이에 한정되는 것은 아니다. 예를 들어, 메인 워드 라인(MWL)이 라이트 글로벌 비트 라인(WGBL0, WGBL1) 상에 형성되어도 무관하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 비휘발성 메모리 장치는 코어 구조의 면적을 감소시킬 수 있다.

Claims (24)

  1. 다수의 메모리 뱅크로, 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 가변 저항 소자를 포함하는 다수의 비휘발성 메모리 셀을 포함하는 다수의 메모리 뱅크;
    다수의 글로벌 비트 라인으로, 상기 각 글로벌 비트 라인은 상기 다수의 메모리 뱅크가 공유하도록 배치되는 다수의 글로벌 비트 라인; 및
    다수의 메인 워드 라인으로, 상기 각 메인 워드 라인은 상기 다수의 메모리 뱅크 중 하나의 메모리 뱅크에 배치되는 다수의 메인 워드 라인을 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 글로벌 비트 라인은 상기 다수의 메모리 뱅크 내에 데이터를 라이트할 경우 사용되는 라이트 글로벌 비트 라인과, 상기 다수의 메모리 뱅크로부터 데이터를 리드할 경우 사용되는 리드 글로벌 비트 라인을 포함하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    로컬 비트 라인, 라이트 로컬 컬럼 선택 회로 및 리드 로컬 컬럼 선택 회로를 더 포함하고,
    데이터를 라이트할 경우 상기 라이트 로컬 컬럼 선택 회로는 상기 로컬 비트 라인과 상기 라이트 글로벌 비트 라인을 커플링하고, 데이터를 리드할 경우 상기 리드 로컬 컬럼 선택 회로는 상기 로컬 비트 라인과 상기 리드 글로벌 비트 라인을 커플링하는 비휘발성 메모리 장치.
  4. 제 3항에 있어서,
    상기 로컬 비트 라인과 커플링된 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이를 포함하고,
    상기 라이트 로컬 컬럼 선택 회로는 상기 메모리 셀 어레이의 양측에 배치되고, 상기 리드 로컬 컬럼 선택 회로는 상기 메모리 셀 어레이의 양측에 배치된 비휘발성 메모리 장치.
  5. 제 3항에 있어서,
    상기 로컬 비트 라인과 커플링된 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이를 포함하고,
    상기 라이트 로컬 컬럼 선택 회로는 상기 메모리 셀 어레이의 일측에 배치되고, 상기 리드 로컬 컬럼 선택 회로는 상기 메모리 셀 어레이의 타측에 배치된 비휘발성 메모리 장치.
  6. 제 3항에 있어서,
    상기 로컬 비트 라인과 커플링된 다수의 비휘발성 메모리 셀을 포함하는 제1 및 제2 메모리 셀 어레이를 포함하고,
    상기 라이트 로컬 컬럼 선택 회로 및 리드 로컬 컬럼 선택 회로는 상기 제1 및 제2 메모리 셀 어레이 사이에 배치된 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 각 메모리 뱅크는 다수의 서브 블록을 포함하고, 각 서브 블록은 상기 다수의 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    테스트 동작시 n×m(단, n, m은 각각 1보다 큰 자연수)개의 데이터를 라이트할 경우, 상기 n개의 서브 블록에 동시에 m개씩 데이터를 라이트하는 비휘발성 메모리 장치.
  9. 제 7항에 있어서,
    정상 동작시 n×m(단, n, m은 각각 1보다 큰 자연수)개의 데이터를 라이트할 경우, 상기 하나의 서브 블록에 m개씩 데이터를 n회 반복하여 라이트하는 비휘발성 메모리 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 다수의 라이트 글로벌 비트 라인과 커플링되어 상기 라이트 글로벌 비트 라인을 통해서 상기 다수의 메모리 뱅크 내에 데이터를 라이트하는 글로벌 라이트 드라이버 회로 또는,
    상기 다수의 리드 글로벌 비트 라인과 커플링되어 상기 리드 글로벌 비트 라인을 통해서 상기 다수의 메모리 뱅크로부터 데이터를 리드하는 글로벌 센스 앰프 회로를 더 포함하는 비휘발성 메모리 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 다수의 메인 워드 라인과 커플링되어, 상기 다수의 메모리 뱅크 각각에 대응되어 배치된 다수의 메인 워드 라인을 선택적으로 선택하는 메인 디코더를 더 포함하는 비휘발성 메모리 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    다수의 메모리 뱅크가 공유하도록 배치된 리던던시 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 비휘발성 메모리 셀은 상변화 메모리 셀인 비휘발성 메모리 장치.
  14. 다수의 메모리 뱅크로, 각 메모리 뱅크는 저장되는 데이터에 따라 서로 다른 저항 레벨을 갖는 가변 저항 소자를 포함하는 다수의 비휘발성 메모리 셀을 포함하는 다수의 메모리 뱅크;
    상기 다수의 메모리 뱅크 내에 데이터를 라이트할 경우 사용되는 다수의 라이트 글로벌 비트 라인;
    상기 다수의 메모리 뱅크로부터 데이터를 리드할 경우 사용되는 다수의 리드 글로벌 비트 라인;
    상기 다수의 라이트 글로벌 비트 라인과 커플링된 글로벌 라이트 드라이버; 및
    상기 다수의 리드 글로벌 비트 라인과 커플링된 글로벌 센스 앰프 회로를 포함하는 비휘발성 메모리 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
    상기 각 라이트 글로벌 비트 라인과 상기 각 리드 글로벌 비트 라인은 상기 다수의 메모리 뱅크가 공유하도록 배치된 비휘발성 메모리 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
    로컬 비트 라인, 라이트 로컬 컬럼 선택 회로 및 리드 로컬 컬럼 선택 회로를 더 포함하고,
    데이터를 라이트할 경우 상기 라이트 로컬 컬럼 선택 회로는 상기 로컬 비트 라인과 상기 라이트 글로벌 비트 라인을 커플링하고, 데이터를 리드할 경우 상기 리드 로컬 컬럼 선택 회로는 상기 로컬 비트 라인과 상기 리드 글로벌 비트 라인을 커플링하는 비휘발성 메모리 장치.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 17항에 있어서,
    테스트 동작시 n×m(단, n, m은 각각 1보다 큰 자연수)개의 데이터를 라이트할 경우, 상기 n개의 서브 블록에 동시에 m개씩 데이터를 라이트하는 비휘발성 메모리 장치.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 17항에 있어서,
    정상 동작시 n×m(단, n, m은 각각 1보다 큰 자연수)개의 데이터를 라이트할 경우, 상기 하나의 서브 블록에 m개씩 데이터를 n회 반복하여 라이트하는 비휘발성 메모리 장치.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
    다수의 메모리 뱅크가 공유하도록 배치된 리던던시 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
    상기 비휘발성 메모리 셀은 상변화 메모리 셀인 비휘발성 메모리 장치.
  22. 반도체 기판;
    상기 반도체 기판 상에 형성된 제1 서브 워드 라인;
    상기 제1 서브 워드 라인 상에 형성된 다수의 로컬 비트 라인;
    상기 제1 서브 워드 라인과 상기 다수의 로컬 비트 라인 사이에 배치된 다수의 상변화 메모리 셀;
    다수의 로컬 비트 라인 상에 형성되고, 상기 제1 서브 워드 라인과 커플링된 제2 서브 워드 라인; 및
    상기 제2 서브 워드 라인 상에 형성되고, 상기 다수의 로컬 비트 라인과 선택적으로 커플링되는 라이트 글로벌 비트 라인과 리드 글로벌 비트 라인을 포함하는 비휘발성 메모리 장치.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 22항에 있어서,
    상기 라이트 글로벌 비트 라인과 상기 리드 글로벌 비트 라인은 동일 배선 레벨에 형성된 비휘발성 메모리 장치.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 22항에 있어서,
    상기 라이트 글로벌 비트 라인과 상기 리드 글로벌 비트 라인은 다른 배선 레벨에 형성된 비휘발성 메모리 장치.
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