JPH11110964A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 設計や管理を簡素化しつつ、多様な構成にさ
れる内蔵ＲＡＭ及びその使い勝手の改善を図った半導体
集積回路装置を提供する。 【解決手段】 論理回路と混在して搭載されるＲＡＭと
して、複数のワード線と複数のビット線の交点に複数か
らなるメモリセルが配置されてなるメモリアレイと、上
記ワード線とビット線の選択動作を行うアドレス選択回
路とを含むメモリマットの複数個に対して１つの制御回
路を共通に設ける構成とし、必要な記憶容量に対応して
メモリマット数を決めるとともに、上記メモリマットに
＋１又は−１の演算動作を行う演算回路を設けてそれを
縦列形態に接続し、初段の演算回路の入力端子にはアド
レス設定用の固定的なアドレス信号を供給して上記演算
回路に供給された入力信号又は出力信号を自己に割り当
てられたアドレス信号とし、メモリアクセスの際に入力
されたアドレス信号とを比較回路で一致比較して各メモ
リマットにおいて上記一致信号によりアドレス選択動作
を活性化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、主として論理回路と混在して搭載されるＲ
ＡＭ（ランダム・アクセス・メモリ）に利用して有効な
技術に関するものである。

【０００２】

【従来の技術】半導体技術の進展に伴い大規模集積回路
においては、部品を組み合わせるプリント基板の設計と
同じように大規模マクロ（コア）を組み合わせる手法に
向かいつつある。ディジタル信号処理においてメモリは
不可欠であり、特にダイナミック型ＲＡＭは、大きな記
憶容量が得られるという特徴を持つものであるために、
上記のような大規模集積回路では重要な役割を果たすも
のとなる。このような大規模な特定用途向ＬＳＩに関し
ては、日経マグロウヒル社、１９９６年３月１１付「日
経エレクトロニクス」第１０７頁〜第１２５頁がある。

【０００３】

【発明が解決しようとする課題】本願発明者等において
は、上記のような大規模集積回路に搭載されるＲＡＭと
して、個々の要求に応じて多種類のＲＡＭコアを用意し
たのではその開発や管理が面倒で複雑になってしまうこ
とを考慮し、ＲＡＭコアの標準化を図ることを考えた。
また、半導体集積回路装置に搭載されるＲＡＭとしての
使い勝手を考慮した新規な動作制御方法を考えた。

【０００４】この発明の目的は、設計や管理を簡素化し
つつ、多様な構成にされるＲＡＭを備えた半導体集積回
路装置を提供することにある。この発明の他の目的は、
内蔵されるＲＡＭとしての使い勝手の改善を図った半導
体集積回路装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、論理回路と混在して搭載さ
れるＲＡＭとして、複数のワード線と複数のビット線の
交点に複数からなるメモリセルが配置されてなるメモリ
アレイと、上記ワード線とビット線の選択動作を行うア
ドレス選択回路とを含むメモリマットの複数個に対して
１つの制御回路を共通に設ける構成とし、必要な記憶容
量に対応してメモリマット数を決めるとともに、上記メ
モリマットに＋１又は−１の演算動作を行う演算回路を
設けてそれを縦列形態に接続し、初段の演算回路の入力
端子にはアドレス設定用の固定的に形成され又はプログ
ラマブルに形成されたアドレス信号を供給して上記演算
回路に供給された入力信号又は出力信号を自己に割り当
てられたアドレス信号とし、メモリアクセスの際に入力
されたアドレス信号とを比較回路で一致比較して各メモ
リマットにおいて上記一致信号によりアドレス選択動作
を活性化させる。

【０００６】

【発明の実施の形態】図１には、この発明に係るＲＡＭ
モジュールの一実施例のブロック図が示されている。こ
の発明に係るＲＡＭモジュールは、それに対して書き込
みや読み出しを行うディジタル処理回路とともに、１つ
の半導体集積回路装置に形成される。上記ＲＡＭモジュ
ール及びディジタル処理回路は、特に制限されないが、
公知の半導体集積回路の製造技術によって、単結晶シリ
コンのような１個の半導体基板上において形成される。

【０００７】この実施例では、制御回路と電源回路とが
同じ回路エリアに設けられ、複数のメモリマットに対し
て共通に用いられる。制御回路は、コマンドデコーダＣ
ＯＭＤとアドレス信号や各種制御信号を形成するバスド
ライバＢＤＶ、及びリード・ライトアンプＲＷＡｍｐか
ら構成され、電源回路ＶＣは電源電圧Ｖｄｄと接地電位
Ｖｓｓとを受けて、内部回路の動作に必要な動作電圧を
形成する。上記制御回路及び電源回路に対して、複数の
メモリマットが設けられる。複数のメモリマットは、互
いに同じ構成にされるものであり、メモリアレイＭＡＲ
Ｙ、センスアンプＳＡ、ロウデコーダＲＤＥＣ、及びカ
ラムスイッチＣＳＷと、バンクアドレス生成部ＢＡＧ
と、指定されたバンクアドレスとの比較一致を判定する
バンクアドレスコンパレータＢＡＣＰ及びタイミング発
生回路ＴＧ及びカラムセレクタＣＳＥＬから構成され
る。

【０００８】メモリアレイＭＡＲＹは、特に制限されな
いが、ワード線は２５６本から構成され、相補ビット線
は１０２４対から構成される。これにより、メモリアレ
イ全体では、約２５６Ｋビットのような記憶容量を持つ
ようにされる。カラムスイッチＣＳＷは、上記１０２４
対のビット線を１２８対のグローバルビット線ＧＢＤ
（データバス）に接続する。すなわち、メモリアレイＭ
ＡＲＹの相補ビット線を８組に分けて、１／８の選択動
作を行わせるものである。

【０００９】制御回路において、上記１２８対のグロー
バルビット線ＧＢＤは、特に制限されないが、６４対ず
つが２組に分けられて６４ビットずつの入出力が可能に
できるようにされる。したがって、制御回路において、
一部のカラム選択機能を持たせるようにして６４ビット
（８バイト）単位でのデータ入出力ができるような使い
方も可能にされる。この場合、リードアンプＲＡは、６
４個として上記２組の分割されたグローバルビット線Ｇ
ＢＤに共通に設けられ、ライトアンプＷＡは、１２８対
の上記グローバルビット線ＧＢＤに対応して１２８個設
けられる。

【００１０】特に制限されないが、ライトアンプＷＡ
は、８個ずつが１組にされて１６組設けられる。各組毎
にマクスができるようにされる。例えば、６４ビット単
位での書き込み動作のときには、選択状態にされる６４
個のライトアンプＷＡが動作状態にされ、非選択にされ
る残り６４ビット分のライトアンプＷＡは出力ハイイン
ピーダンス状態にされる。これにより、１２８対からな
るグローバルビット線ＧＢＤのうち上記制御回路部で選
択された６４対のグローバルビット線ＧＢＤには書き込
み信号が伝えられそれに対応した半分の６４対の相補ビ
ット線に接続されたメモリセルに書き込み動作が行われ
る。残り半分の６４対のグローバルビット線ＧＢＤはハ
イインピーダンス状態にされるために、カラムスイッチ
ＣＳＷを介して接続されている相補ビット線に接続され
たセンスアンプＳＡの読み出し信号が現れるだけで、か
かる相補ビット線に接続されたメモリセルには書き込み
が行われない。

【００１１】上記のようなライトアンプＷＡの動作制御
は、選択され６４個のライトアンプにも適用できる。つ
まり、６４ビット（８バイト）のうちライトアンプＷＡ
の出力をハイインヒーダンス状態にすることにより、特
定のバイトについて書き込みを行わないようにすること
ができる。したがって、書き込み動作においては、最小
１バイトから最大８バイトまでの範囲で任意のバイトの
組み合わせでの書き込み動作が可能になる。

【００１２】例えば、ＲＡＭモジュールの外部の論理回
路においては、６４ビット単位でデータを読み出し、そ
のデータ処理によって特定のバイトだけのデータが変化
した場合、かかる変化したデータのみを入力し、それに
対応したバイトを指定するという処理によって書き換え
が可能になる。あるいは、上記６４ビットのデータのう
ち、特定のバイトのみを変化させたい場合には、６４ビ
ットのデータをいったん読み出すことなく、そこのデー
タを生成して入力するだけでよい。このようなデータ処
理は、背景はそのままで描きたい箇所の画素のみに着目
してデータを作成するような画像処理において便利な機
能となるものである。このようなライトアンプＷＡのマ
スク機能は、上記のように６４個ものライトアンプＷＡ
が常に動作するものではないために消費電力を削減させ
るという効果も奏する。

【００１３】リードアンプＲＡも１２８個設けて、リー
ド／ライト動作が１２８ビット単位で行われるように
し、基本動作としては１２８ビット単位でのリード／ラ
イト動作を可能にしつつ、ライト動作においては上記ラ
イトアンプＷＡを複数組に分けて、各組毎に活性化でき
るようにするというマスク機能を設けるようにするもの
であってもよい。上記のようにリードアンプＲＡも１２
８個設けるようにした場合には、制御回路に供給される
入出力線ＤＱは、１２８ビット単位で行われる。制御回
路にセレクタを設け、上記１２８ビット単位でのＲＡＭ
モジュールのアクセスと、上記６４ビット単位でのＲＡ
Ｍモジュールのアクセスとを切り換え可能にしてもよ
い。

【００１４】この実施例では、バンク構成に対応して同
時選択されるメモリマットの数を切り換える機能が設け
られる。つまり、搭載された複数のメモリマットの数が
Ｎなら、最大のバンク数をＮにし、最小のバンク数を２
として、２のべき乗に対応した任意の範囲で上記バンク
数に反比例して１バンク当たりのメモリマットの数が決
められる。例えば、バンク数がＮときには、１バンク当
たりのメモリマットは１となる。バンク数が２のときに
は、１バンク当たりのメモリマット数はＮ／２となる。
バンク数が２ⁿ （ｎは１より大きい整数）なら、メモリ
マット数はＮ／２ⁿ にされる。このようなバンク構成の
設定は、バンクアドレス設定回路ＢＡＧと、一致判定回
路ＢＡＣＰとにより行われる。各メモリマットには上記
バンクアドレス設定回路によりバンクアドレスＢＡＤ
（又はＩＤ（自己認識）情報）が割り当てられる。上記
のように１つのメモリバンクが複数個のメモリマットか
ら構成成される場合、複数のメモリマットには共通のバ
ンクアドレスが設定される。

【００１５】上記複数のメモリマットのうち何れか１つ
のメモリマットから前記のように１２８対の単位での相
補ビット線が選択されてグローバルビット線ＧＢＤに接
続させるようにするため、上記１つのバンクに対応した
Ｎ個のメモリマットのうち１つのメモリマットにおいて
カラム選択動作が行われる。１つのメモリマットは、８
組のカラムスイッチを持っており、それに対応してカラ
ムアドレスの下位３ビットをデコードして上記８組のカ
ラムスイッチのうち１つ（１２８ビット）を選択するよ
うなカラムデコーダが設けらる。そして、Ｎ個のメモリ
マットで１つのメモリバンクを構成する場合には、Ｎ個
のメモリマットのうちの１つのメモリマットのカラムデ
コーダがカラムセレクタＣＳＥＬで選択される。

【００１６】１つのＲＡＭモジュールにおいて搭載可能
なメモリマットの最大数は決められている。したがっ
て、上記カラムセレクタＣＳＥＬには、上記搭載可能な
メモリマット数に対応した選択機能を持つデコード機能
を持たせておき、カラム系の選択動作に関しては、バン
ク構成に無関係に１つのメモリマットにおいてカラムス
イッチが選択されるようにされる。例えば、ＲＡＭモジ
ュールの最大数が１６個としたとき、４ビットのカラム
アドレスを用いて１６通りの選択動作を行わせるように
するものである。

【００１７】したがって、実質的なバンク構成は、次に
説明するようなロウ系の選択動作の制御によって実現さ
れる。上記１６個のメモリマットが設けられている場
合、バンク数が２のときには８個ずつのメモリマットに
おいてロウ系回路が選択（活性化）される。そして、上
記選択された８個のメモリマットのうちの１つのメモリ
マットが上記カラムセレクタＣＳＥＬによって選択され
て、上記グローバルビット線ＧＢＤに接続される。

【００１８】４ビットからなるバンク指定用のロウ系ア
ドレス信号のうち最上位ビットのみを有効として、下位
３ビットを無効にして上記８個ずつのメモリマットにお
いてロウ系回路の選択が行われる。バンク数を４とし
て、１バンク当たりのメモリマット数を４とすると、上
記４ビットのアドレス信号のうち下位２ビットを無効に
して、４個のメモリマット群を指定して上記同様に選択
し、そのうちの１つのメモリマットを上記カラムセレク
タＣＳＥＬによって選択する。バンク数を８として１バ
ンク当たりのメモリマット数を２とするなら、上記４ビ
ットのうちの下位１ビットを無効にして２個のメモリマ
ット群を指定して上記同様に選択し、そのうちの１つの
メモリマットを上記カラムセレクタＣＳＥＬによって選
択する。そして、バンク数を１６として１バンク当たり
のメモリマット数を１とするには、上記４ビットのアド
レスを用いて、１つのメモリマットのみロウ系選択動作
を行い、そのメモリマットを上記カラムセレクタＣＳＥ
Ｌによって選択するようにする。

【００１９】このようにＲＡＭモジュール内の各メモリ
マットは、基本的には個々が独立して選択できるように
されており、そのためにアドレス信号Ａｄｄと、動作モ
ードを指定するコマンドＣｏｍが共通のアドレス，コマ
ンドバスを通して個々のメモリマットに伝えられる。つ
まり、前記グローバルビット線ＧＢＤと同様に搭載され
るメモリマットに対応してアドレスとコマンドを伝える
信号バスＡｄｄ，Ｃｏｍは延長させられる。

【００２０】上記の各メモリマットに設けられるタイミ
ング発生回路ＴＧは、メモリアレイＭＡＲＹのワード線
の選択タイミング、センスアンプＳＡの活性化信号、及
び相補ビット線のプリチャージタイミング信号等の各種
タイミング信号を発生させる。ダイナミック型ＲＡＭで
は、ワード線の選択タイミングとセンスアンプの活性化
タイミングは、ワード線の選択動作によって相補ビット
線にメモリセルから必要な読み出し信号が得られるまで
所要の時間を持って設定される。そして、センスアンプ
の増幅動作が終了するを待ってカラムスイッチＣＳＷの
動作タイミング信号が形成されるものである。

【００２１】この実施例では、上記のように複数のメモ
リマットを複数組に分割して複数のバンクが構成され
る。例えば、全体のメモリマット数がＭであるとき、１
つのバンクをＮ個のメモリマットで構成すると、バンク
数は、Ｍ／Ｎにされる。ここで、上記バンクは、１回の
メモリアクセスにより独立にリード／ライトできるメモ
リの大きさを表す。上記の実施例の場合には、バンクの
最小は、１マットからなるものであり、このときにはバ
ンク数はＭのような最大にされる。これに対して、最小
のバンク数は２とされ、そのときのバンク当たりのメモ
リマットの数はＭ／２となる。ここで、１バンクをＭマ
ットで構成することには意味がない。つまり、上記のよ
うに複数のバンクを前提としてそれぞれが独立してリー
ド／ライトできるということに格別な意義が生じるから
である。

【００２２】１バンク当たりのメモリマット数が多いと
いうことは、１回のメモリアクセスによりリード／ライ
トできるデータ数を多く採れるという利点を持つ。これ
に対して、メモリバンク数が多いということは、各バン
クを独立してメモリアクセスできることを利用してパイ
プライン動作を行うことが可能となり、高速なリード／
ライトが可能になる。例えば、ダイナミック型メモリセ
ルにおいては、微小なキャパシタに記憶された記憶電荷
をセンスして読み出し信号を得るまでに比較的長い時間
を費やすことになる。そこで、複数のバンクを順次にア
クセスするというパイプライン動作を行わせることによ
り、最初のデータが出力されまでの数サイクルを除い
て、連続して上記複数のバンクから順に読み出しデータ
を得るようにすることができる。

【００２３】それ自身が増幅機能を持つスタティック型
メモリセルにおいても、大記憶容量化あるいは高集積化
のために、メモリセルを構成するＭＯＳＦＥＴのコンダ
クタンスは小さく形成される。このため、メモリセルが
接続されたビット線又はデータ線に読み出される信号は
比較的小さな信号レベルとされ、それを増幅するセンス
アンプが必要になる。したがって、程度の差はあるが、
このようなスタティック型メモリセルを用いた場合で
も、上記のように複数のバンクを設けて、それを順次に
アクセスさせるというパイプライン動作を行わせること
により、高速読み出しを十分に期待できるものとなる。

【００２４】この実施例では、半導体集積回路装置の設
計時にはそのデータ処理動作に対応してメモリ回路であ
るＲＡＭモジュールの最大記憶容量が決められる。つま
り、ＲＡＭモジュールに搭載されるメモリマットＭＡＴ
の数が決められる。そして、かかるメモリマットＭＡＴ
を用い、そのメモリ回路を用いたデータ処理の種別、つ
まり、メモリ回路に対する書き込み動作と読み出し動作
に対応して、上記複数通りのバンク構成が用意される。
このようなバンク構成の切り換えは、制御回路により切
り換え可能にされる。この他、半導体集積回路装置を携
帯用情報機器等のように電池駆動される場合において、
電池駆動される場合あるいは電池電圧が低下したとき
に、上記バンク数を多く設定して１回のメモリアクセス
により動作させられるメモリマットの数を１つのように
最小にしてピーク電流を低減させて低電圧領域まで電池
駆動できるように使うこともできる。

【００２５】最も単純な構成は、制御回路においてマス
タースライス方式により固定的な信号レベルを与えて、
ＲＡＭモジュールに対してバンク数設定するものであ
る。このような構成により、１バンク当たり例えばＮマ
ットにされる。ＲＡＭモジュールの外部の論理回路部に
レジスタを設け、そこにバンク数を設定する構成とすれ
ば、同じＲＡＭモジュールを使ってデータ処理動作に対
応して逐一バンク構成を設定することができる。

【００２６】制御回路が多少複雑になるが、Ｍ個のメモ
リマットをＭ／２の２組に分割し、各組毎にバンク数を
設定する構成としてもよい。この場合も、上記のように
固定的に設定するものと、上記レジスタ等を用いてその
都度設定するものとしてもよい。この構成では、特に制
限されないが、データ処理の中で高速アクセスを必要と
するデータの書き込み／読み出しを行う動作は、上記バ
ンク数を多く設定した一方の組を用いるようにし、一括
して大量のデータの書き込みと読み出しを行う動作は、
上記バンク数を少なくしてバンク当たりのメモリマット
数を多くした他方の組を用いるようにするようにすれば
よい。

【００２７】図２には、この発明に係るＲＡＭモジュー
ルにおけるバンクアドレス設定回路の一実施例を説明す
るための概略ブロック図が示されている。各メモリマッ
トは、バンクアドレスの設定にレジスタを用いた場合に
は互いに同じ構成のものを用いることができるが、反面
において電源投入の都度バンクアドレスの設定を行わな
ければならない。マスタースライス方式により書き込み
が行われるＲＯＭを用いた場合には、電源投入の都度バ
ンク構成を逐一設定する必要はないが、かかるＲＯＭ部
分をバンク構成に応じてＲＯＭの目が異なるように形成
する必要があり回路設計を複雑にさせてしまう。つま
り、バンクアドレス設定の部分のみが各メモリマットで
共通化できず、前記のように最大搭載数を１６とした場
合には、１６種類のマクロセル化したメモリマットを作
り込んでおくか、あるいは手作業によりマスタースライ
スによるマットアドレスの設定を行う必要がある。

【００２８】この実施例では、各メモリマットにおいて
同一のバンクアドレス設定回路を用いつつ、それぞれが
異なるバンクアドレスを自動的に設定できるように工夫
されている。上記各メモリマットに設けられるバンクア
ドレス設定回路ＢＡＧとして２進の加算回路（Incrimen
t 回路) が設けられる。例えば、バンクアドレス（ＢＫ
−ａｄｄ）が０〜ｎからなるｎ＋１個のメモリマットが
搭載される場合、＃０から＃ｎのメモリマットを並べ、
それぞれの加算回路を縦列形態に接続する。そして、先
頭のメモリマットの４ビットからなるアドレス入力（Ｃ
Ａ＜３：０＞）には、００００のような初期アドレスを
供給する。すると、先頭のメモリマットの加算回路は、
＋１の加算動作を行って０００１の加算出力を形成して
第２番目のメモリマットに伝える。以下、順に各メモリ
マットの加算回路が縦列形態に接続されているため、そ
れを通る度に＋１の加算動作が行われるものであるため
に００１０、００１１、０１００・・・のように２進の
アドレスが形成される。

【００２９】このような構成により、先頭のメモリマッ
トには、００００のバンクアドレスが設定され、２番目
のメモリマットには上記先頭のメモリマットの加算回路
で形成された０００１のアドレスが割り当てられ、第３
番目のメモリマットには、第２番目のメモリマットの加
算回路で形成された００１０のアドレスが割り当てら
れ、第ｎ番目のメモリマットに、十進法で第ｎ−１番目
のメモリマットの加算回路で形成されたアドレスが割り
当てられる。この構成では、各メモリマットのアドレス
設定回路は、同じ加算回路で構成できるため同一のメモ
リマットを並べるだけで、異なるバンクアドレスの設定
が可能になる。

【００３０】各メモリマットにおいて、それぞれに割り
当てられたバンクアドレスと、制御回路を通して入力さ
れたバンクアドレスとは、バンクアドレス一致比較回路
ＢＡＣＰにより比較される。この実施例では、上記のよ
うな固定のバンクアドレスを用いつつ、異なるバンク構
成の設定ができるようにるため、ロウ系のバンクアドレ
スＡＲＮＢ＜３：０＞と、カラム系のバンクアドレスＡ
ＣＮＢ＜３：０＞が入力される。つまり、バンクアドレ
ス比較回路ＢＡＣＰは、２組の一致比較回路からなり、
上記バンクアドレス設定回路ＢＡＧで生成されたバンク
アドレスに対してロウ系とカラム系からなる２通りのバ
ンクアドレスＡＲＮＢ＜３：０＞及びＡＣＮＢ＜３：０
＞との一致比較信号ＣＩＣとＣＩＲが形成される。

【００３１】上記ロウ系の一致比較回路において、最下
位ビットの判定結果を無効にすると、一致比較信号ＣＩ
Ｒは２つのバンクに対して同時に形成される。これに対
して、カラム系で上記のよう同時選択を行わせると、前
記グローバルビット線ＧＢＬにおいて同時選択された複
数のメモリマットの相補ビット線が同時選択されてしま
うという問題が生じてしまうために、前記説明したよう
にカラム系の一致比較信号ＣＩＣはメモリマットに割り
当てられたバンクアドレス毎に１つが形成される。これ
に対して、前記説明したようにロウ系の選択動作におい
ては、複数のメモリマットにおいてそれぞれワード線が
選択されるだけであるので何ら問題も生じないばかり
か、複数のメモリマットにおいて同時にワード線が選択
状態されてメモリセルの記憶情報がセンスアンプＳＡに
よって増幅されているためにカラム系の選択動作の切り
換えだけで大量のデータを高速にシリアルに入出力させ
ることが可能になる。つまり、カラムアドレスの更新に
よって、各メモリマットから最大１０２４ビットの記憶
容量が読み出され、１つのメモリバンクがＮ個のメモリ
マットで構成されている場合には、最大でＮ×１０２４
ビットもの大量のデータの入出力が可能になる。

【００３２】ＲＡＭモジュールにおいて、搭載されるメ
モリマットの数は任意である。それ故、例えば上記のよ
うに４ビットのバンクアドレスにより最大１６個のメモ
リマットを搭載した場合には問題ないが、例えばそれよ
り少ない数のメモリマットしか搭載しない場合におい
て、存在しないバンクアドレスを誤って指定すると、存
在しないメモリマットを指定することとなりグローバル
ビット線ＧＢＬは同一のプリチャージ信号のままとなっ
て、それを受けるリードアンプＲＡには無駄又は過大な
電流が流れてしまうこと、システム側において無意味な
データを有効なデータとして扱う虞れがありプログラム
暴走等のエラーが発生する虞れがある。

【００３３】この実施例では最終段のメモリマットの加
算回路で形成されたバンクアドレスをオーバーフローチ
ェック回路に供給し、そこで大小比較を行うことにより
存在しないバンクアドレスへのアクセスを検出すると、
ＲＡＭモジュール内では制御回路において上記リードア
ンプの動作を禁止させ、ＲＡＭモジュールに対して読み
出し、書き込みを指示する論理回路部には、制御回路を
介してバンク指定エラーを知らせるような機能が付加さ
れる。

【００３４】図３には、この発明に係るＲＡＭモジュー
ルにおけるバンクアドレス設定回路の他の一実施例を説
明するための概略ブロック図が示されている。同図
（Ａ）ないし（Ｃ）に示されたＲＡＭモジュールの構成
は、前記図１又は図２のＲＡＭモジュールと同様に、右
側に制御回路が配置され、同じ構成にされたメモリマッ
トの複数個ｎが並んで配置される。

【００３５】（Ａ）の構成では、制御回路により最初の
バンクアドレスを固定的又はプログラマブルに任意の値
ｋに設定できるようにしている。つまり、０番目のメモ
リマットに対して（マットアドレス）ｋに設定し、これ
を基準にして０番目のメモリマットの上記加算回路によ
りｋ＋１のバンクアドレスを生成して、１番目のメモリ
マットのバンクアドレスとして供給し、以下同様にｋ＋
２、ｋ＋３・・・のように第ｋ＋ｎ番目まで順次に設定
するものである。信号ＡＣはメモリアクセスの際に入力
される外部バンクアドレスである。

【００３６】（Ｂ）の構成では、制御回路より最も遠い
位置のｎ−１番目のメモリマットに対して接地電位ＧＮ
Ｄのバンクアドレス、つまり、前記のように４ビットで
指定する場合には００００のアドレスを設定し、前記図
２の実施例とは逆方向に＋１ずつ増加するバンクアドレ
スを設定するものである。この構成では、制御回路に隣
接して配置される０番目のメモリマットが最も大きいバ
ンクアドレス（マットアドレス）が指定され、前記オー
バーフローチェック回路ＯＶＦＣを制御回路に配置させ
ることができ、オーバーフロー検出信号を伝えるための
配線の引回しがなく、回路レイアウトを合理的に行うこ
とができる。

【００３７】（Ｃ）の構成では、制御回路より最も遠い
位置のｎ−１番目のメモリマットに対して接地電位ＧＮ
Ｄのバンクアドレス、つまり、前記のように４ビットで
指定する場合には００００のアドレスを設定して上記同
様に制御回路に隣接して配置される０番目のメモリマッ
トが最も大きいバンクアドレス（マットアドレス）が指
定され、前記オーバーフローチェック回路ＯＶＦＣを制
御回路に配置させる。

【００３８】特に制限されないが、各メモリマットにお
いて指定されたバンクアドレスは、インバータ回路によ
り反転させられて、外部バンクアドレスＡＣとの比較が
行われる。これにより、例えば１６個のメモリマットが
搭載されている場合、上記バンクアドレス設定回路で
は、１６番目のメモリマットに００００のバンクアドレ
スが割り当てられるが、その反転信号との比較を行うよ
うにすることにより１１１１としてのアドレスが割り当
てられたこととなる。１５番目のメモリマットには００
０１が入力されるが、比較回路では１１１０を比較する
こととなる。以下同様に、比較回路で比較されるバンク
アドレスは順次に−１ずつ減らされた、制御回路に隣接
して配置される０番目のメモリマットでは、１１１１の
反転信号００００と比較されることとなり、実質的なバ
ンクアドレスが十進法で０〜ｎ−１のように割り当てら
れると等価となる。

【００３９】ただし、メモリマット数が上記のように最
大数（１６個）以下の例えば８個のときには、上記制御
回路に隣接して配置されるメモリマットの等価的なバン
クアドレスは０ではなく、０１１１（十進法の７）とな
るものである。上記各メモリマットに設けられるバンク
アドレス生成回路としての加算回路は、減算回路に置き
換えるものであってもよい。つまり、上記バンクアドレ
ス又はマットアドレスは、同じものが無いように設定す
ればよいので、メモリマット毎に１ずつ増加又は減少さ
せられるようにして互いに異なるバンクアドレスが割り
当てられればよいのである。

【００４０】図４には、この発明に係るＲＡＭモジュー
ルの他の一実施例の概略ブロック図が示されている。こ
の実施例のＲＡＭモジュールは、必要な記憶容量に対応
してメモリマットの数が異なるようにされる。つまり、
異なる数のメモリマットに対して制御回路を共通化して
いるので、制御回路からみた場合の負荷が記憶容量に対
応して異なる。例えば、アドレス信号やコマンドを供給
するドライバやメモリマットに対し共通に供給されるク
ロック信号ＣＫＲは、メモリマット数が増大することに
対応して負荷が重くなってしまう。

【００４１】上記負荷の軽重に対応して信号伝達速度が
変わり、結果としてメモリアクセスに費やされる時間が
異なるものとなり、タイミング調整のために時間マージ
ンを多く設定する必要がある。この実施例では、上記の
ようなメモリマットのバンクアドレス設定回路では、上
記最終段とされた加算回路の出力信号、言い換えるなら
ば、前記オーバーフローチェック回路ＯＶＦＣに入力さ
れるバンクアドレスを解読することにより搭載されたメ
モリマット数を知ることができる。このことを利用し、
制御回路では最大搭載数のメモリマットに対応した負荷
駆動能力を持たせておき、かかる最大搭載数のメモリマ
ットの条件で各種タイミング調整を設定して回路を作り
込むようにし、制御回路側の標準化を図るようにする。

【００４２】上記制御回路又は各メモリマットにおいて
は、ダミー負荷回路が搭載される。ダミー負荷回路は、
特に制限されないが、ＭＯＳゲート容量等からなる負荷
回路で構成されており、上記アドレスバス、コマンドバ
スあるいはクロック信号ＣＫＲ等の信号伝達経路に対し
てスイッチＭＯＳＦＥＴ等を介して選択的に接続可能に
作り込んで置くようにされる。

【００４３】同図（Ａ）のように、実際に搭載されたメ
モリマットの数がＢＡＫ＃０と＃１のように２個のとき
には、制御回路に設けられた８個のダミー負荷回路を接
続して制御回路の駆動回路からみた全体としての負荷を
１０になるように調整する。これに対して同図（Ｂ）に
おいては、上記ダミー負荷回路が各メモリマットに分散
されて設けられる。したがって、上記同様に実際に搭載
されたメモリマットの数がＢＡＫ＃０と＃１のように２
個のときには、実装されたＢＡＫ＃０とＢＡＫ＃１に設
けられたダミー負荷回路を接続して制御回路から見た全
体としての負荷が１０になるように調整するものであ
る。この構成では、同図（Ｃ）のように搭載されたメモ
リマットの数がＢＡＫ＃０〜＃３のように４個に増加す
ると、ＢＡＫ＃０〜ＢＡＫ＃２においてダミー負荷を分
散して接続させるようにして制御回路から見た全体の負
荷が上記と同じく１０になるように設定するものであ
る。同図では、省略されているが、ＢＡＫ＃ｎまで最大
搭載状態では、上記（Ａ）の例では制御回路において、
上記（Ｂ）の例ではいずれのＢＡＫ＃０〜ＢＡＫ＃ｎに
おいても上記ダミー負荷回路は接続されず、制御回路側
からみた負荷が上記と同じ１０になるように調整される
ものである。

【００４４】クロック信号においては、外部から供給さ
れるシステムクロック信号ＣＬＫに基づいて制御回路に
おいて用いられるクロック信号ＣＬＫＣとＣＬＫＭは、
負荷の軽重によって位相がずれが生じないように同じク
ロックドライバなら負荷が同じく１０になるように設定
される。これに対応して、上記制御回路から各メモリマ
ットに供給されるクロック信号ＣＬＫＲも、上記ダミー
負荷回路の選択的な接続によって負荷を同じく１０に調
整するものである。このような調整によりクロック信号
の同期化が図られ、クロック信号のスキューを考慮した
タイミングマージンの設定を必要最小にでき、結果とし
て動作周波数の高速化が可能になるものである。

【００４５】この実施例では、前記のようにバンク構成
の切り換えが可能にされる。つまり、ロウ系の選択動作
において１つのメモリマットしか動作しない場合と、２
つ以上のメモリマットを同時に動作させる場合がある。
このように複数のメモリマットが同時に動作させること
により、制御回路からみた負荷が異なり、その結果とし
て信号伝達速度に影響が生じるなら、上記バンク指定情
報に基づいて上記同様にダミー負荷回路の切り換えを行
うようにして上記信号伝達速度をバンク切り換えに無関
係に一定に調整するようにすることもできる。

【００４６】図５には、上記バンクアドレス生成回路と
バンクアドレス一致比較回路の一実施例の回路図が示さ
れている。上記バンクアドレス生成回路は、＋１の加算
回路から構成され、入力された４ビットからなるバンク
アドレスＣＡＲ＜０＞、ＣＡＲ＜２＞、ＣＡＲ＜２＞、
ＣＡＲ＜３＞を自己のバンクアドレスとして取り込むと
ともに、それに＋１の加算動作を行って４ビットからな
る次段のバンクアドレスＣＡＲ＜０＞、ＣＡＲ＜１＞、
ＣＡＲ＜２＞、ＣＡＲ＜３＞を生成する。

【００４７】加算回路は、特に制限されないが、次よう
な各回路から構成される。最下位ビットの出力信号ＣＡ
Ｒ＜０＞は、最下位ビット目の入力信号ＣＡＲ＜０＞を
インバータ回路により反転さることにより形成される。
第２位ビット目の出力信号ＣＡＲ＜１＞は、入力された
最下位ビットＣＡＲ＜０＞と第２位ビットＣＡＲ＜１＞
とを受ける排他的論理和回路により形成される。第３位
ビット目の出力信号ＣＡＲ＜２＞は、上記入力された最
下位ビットＣＡＲ＜０＞と第２位ビットＣＡＲ＜１＞と
のナンド（ＮＡＮＤ）出力と第３位ビットＣＡＲ＜２＞
の反転信号とを受ける排他的論理和回路により形成され
る。そして、最上位ビット目の出力信号ＣＡＲ＜３＞
は、上記入力された最下位ビットＣＡＲ＜０＞と第２位
ビットＣＡＲ＜１＞とによるナンド（ＮＡＮＤ）出力
と、上記第３位ビットＣＡＲ＜２＞の反転信号とノア
（ＮＯＲ）出力を形成し、それと最上位ビット目の入力
信号ＣＡＲ＜３＞とを排他的論理和回路に供給して形成
される。

【００４８】バンクアドレス一致比較回路は、カラム系
とロウ系の２が設けられる。つまり、カラム系のバンク
アドレス一致比較回路は、上記入力された４ビットから
なるバンクアドレスＣＡＲ＜０＞、ＣＡＲ＜１＞、ＣＡ
Ｒ＜２＞、ＣＡＲ＜３＞と、メモリアクセスの際に指定
されたカラム系のバンクアドレスＡＣＮＢ＜０＞、ＡＣ
ＮＢ＜１＞、ＡＣＮＢ＜２＞、ＡＣＮＢ＜３＞の対応す
るビットを排他的論理和回路（一致／不一致回路）で判
定し、全ビットの一致信号をナンドゲート回路とノアゲ
ート回路とにより取り出すようにするものである。

【００４９】上記同様にロウ系のバンクアドレス一致比
較回路も、上記入力された４ビットからなるバンクアド
レスＣＡＲ＜０＞、ＣＡＲ＜１＞、ＣＡＲ＜２＞、ＣＡ
Ｒ＜３＞と、メモリアクセスの際に指定されたロウ系の
バンクアドレスＡＲＮＢ＜０＞、ＡＲＮＢ＜１＞、ＡＲ
ＮＢ＜２＞、ＡＲＮＢ＜３＞の対応するビットを排他的
論理和回路（一致／不一致回路）で判定し、全ビットの
一致信号をナンドゲート回路により取り出すようにする
ものである。

【００５０】この実施例において、ロウ系の選択動作を
前記のように１バンク当たり複数のメモリマットで構成
されるような切り換えを可能にするため、最下位ビット
ＣＡＲ＜０＞とＡＲＮＢ＜０＞に対応した排他的論理和
回路の出力にノアゲート回路を設け、かかるノアゲート
回路の出力信号を強制的に一致信号にするために、その
入力には制御信号ＲＦＴＮが供給される。これにより、
上記信号ＲＦＴＮを論理１にすれば、ロウ系においては
バンクアドレスの最下位ビットが０でも１でも一致信号
が形成されることとなり、２つのメモリマットに対して
実質的に同じバンクアドレスを設定することができる。

【００５１】もしも、１バンク当たり４つのメモリマッ
トで構成する機能も付加するなら、上記制御信号ＲＦＴ
Ｎを最下位ビットＣＡＲ＜０＞とＡＲＮＢ＜０＞に対応
して信号ＲＦＴＮ１を設け、下位第２ビットＣＡＲ＜１
＞とＡＲＮＢ＜１＞に対応して信号ＲＦＴＮ２を設け、
１バンク当たり２つのメモリマットで構成するときに
は、上記信号ＲＦＴＮ１を論理１に設定し、１バンク当
たり４つのメモリマットで構成するときには、上記信号
ＲＦＴＮ１とＲＦＴＮ２を論理１に設定すればよい。

【００５２】同図のバンクアドレス生成回路及びバンク
アドレス一致比較回路は、図４に示された＃０〜＃ｎの
全てのメモリマットにおいて全て同一の回路で構成する
ことができる。それ故、メモリマットは１種類のマクロ
セル化されたものを共通に用いることができ、メモリマ
ット数及びそのバンク構成が異なる複数種類のＲＡＭモ
ジュールに対して上記種類のマクロセル化されたメモリ
マットを用いることができ、回路設計及び回路レイアウ
トの大幅な簡略化が可能になるものである。

【００５３】上記バンクアドレス生成回路及びバンクア
ドレス一致比較回路は、同図に示したような簡単な論理
ゲート回路からなり、特にバンクアドレス生成回路とし
ての加算回路は、いわば静的な信号伝達動作しか行わな
いから、その駆動能力は極く小さくてよい。したがっ
て、これらの各回路を構成する素子は、極く小さく形成
できるために、上記バンクアドレス生成用の各信号ＣＡ
Ｒ＜０＞〜ＣＡＲ＜３＞を伝達する配線チャンネル下の
半導体基板上に作り込むことが可能になる。例えば、上
記各信号ＣＡＲ＜０＞〜ＣＡＲ＜３＞を３層目の金属配
線層で形成し、加算回路を構成する各ゲート間を接続す
る配線は、その下の第２層目と第１層目の金属配線層を
利用して形成することができる。

【００５４】このことは、上記バンクアドレス一致比較
回路においても同様にバンクアドレスＡＲＮＢ＜０＞、
ＡＲＮＢ＜１＞、ＡＲＮＢ＜２＞、ＡＲＮＢ＜３＞及び
ＡＣＮＢ＜０＞、ＡＣＮＢ＜１＞、ＡＣＮＢ＜２＞、Ａ
ＣＮＢ＜３＞がそれぞれ形成される配線チャンネル下及
び上記信号ＣＡＲ＜０＞〜ＣＡＲ＜３＞が形成される配
線チャンネル下の半導体基板上に作り込むことができる
ものである。これにより、メモリマットを高集積化して
形成することができる。

【００５５】この実施例では、前記説明したようにバン
クアドレスは２つの意味を持っている。つまり、カラム
系でみると、バンクアドレスはマットアドレスに一対一
に対応している。これに対して、ロウ系はマットアドレ
スには対応しておらず、バンク数にいわば比例して増減
させられる。つまり、バンク数がマット数と同じときに
は上記のように一対一に対応させられるが、バンク数が
マット数の１／２になると、それに対応してバンクアド
レスも１／２に減らされる。具体的には、マット数が１
６個のときにはマットアドレスは１６通りとなるが、ロ
ウ系でみるとバンク数をマット数の１／２の８個に減ら
すと、前記のようにロウ系のバンクアドレス一致比較動
作において４ビットのうちの下位１ビットが無効にされ
てロウ系のバンクアドレスは８通りに減らされる。

【００５６】このようにメモリマットのカラム系の信号
伝達経路を並列に接続し、カラム系についてはバンクア
ドレスとマットアドレスとを一対一に対応させて重複選
択を避けるとともに、ロウ系についてはバンク構成に対
応させて複数のメモリマットのワード線を同時選択させ
る。これにより、バンク内での読み出しや書き込みはロ
ウ系のアドレス信号を更新させてカラム切り換えによる
連続アクセスによりデータの入出力を高速に行えるよう
にできるものである。

【００５７】図６には、上記メモリマットにおけるメモ
リアレイＭＡＲＹ、ワード線選択回路の一実施例の回路
図が示されている。同図においては、メモリアレイ部に
含まれるビット線のイコライズ＆プリチャージ回路も合
わせて描かれている。同図のメモリマットは、上記バン
クアドレス＃０〜＃ｎのうちの１つのバンク＃ｊが代表
として例示的に示されている。バンク（メモリマット）
＃ｊに設けられる複数の相補ビット線及び複数のワード
線のうち、一対の相補ビット線ＢＬｍ，／ＢＬｍと１本
のビット線ＢＬｎ、ワード線ＷＬ０，ＷＬｍ、ＷＬｍ＋
１，ＷＬｎが代表として例示的に示されている。

【００５８】ワード線ＷＬ０とビット線ＢＬｍとの交点
に設けられたメモリセルを例にして説明すると、アドレ
ス選択ＭＯＳＦＥＴＱｍのゲートは、ワード線に接続さ
れる。上記ＭＯＳＦＥＴＱｍの一方のソース，ドレイン
は、ビット線ＢＬｍに接続される。上記ＭＯＳＦＥＴＱ
ｍの他方のソース，ドレインは、記憶キャパシタＣｓの
一方の電極である蓄積ノードＮｓに接続される。そし
て、記憶キャパシタＣｓの他方の電極は、他のメモリセ
ルの記憶キャパシタの他方の電極と共通化されて、プレ
ート電圧ＶＰＬが印加される。

【００５９】上記のようなメモリセルは、ワード線と相
補ビット線のうちの一方との交点にマトリッス配置され
る。例えば、ワード線ＷＬｍとそれと隣接するワード線
ＷＬｍ＋１においては、ワード線ＷＬｍと相補ビット線
のうちの一方のビット線ＢＬｍとの交点にメモリセルが
設けられ、ワード線ＷＬｍ＋１と相補ビット線のうちの
他方のビット線／ＢＬｍとの交点にメモリセルが設けら
れる。このようにワード線の奇数と偶数毎に相補ビット
線の一方と他方に交互にメモリセルを配置することの
他、互いに隣接する２本のワード線を一対として、かか
る２本のワード線毎にそれぞれ設けられる２個ずつのメ
モリセルを相補ビット線の一方と他方に交互に配置する
ようにしてもよい。

【００６０】上記相補ビット線ＢＬｍ，／ＢＬｍには、
イコライズ＆プリチャージ回路を構成するＮチャンネル
型ＭＯＳＦＥＴＱ１４〜Ｑ１６が設けられる。ＭＯＳＦ
ＥＴＱ１４は、相補ビット線ＢＬｍと／ＢＬｍのハイレ
ベルとロウレベル（又はロウレベルとハイレベル）を短
絡してハーフ電位に設定する。ＭＯＳＦＥＴＱ１５とＱ
１６は、相補ビット線ＢＬｍ，／ＢＬｍの上記短絡によ
るハーフ電位がリーク電流等により変動するのを防止す
るためのものであり、ハーフプリチャージ電圧ＶＭＰを
上記相補ビット線ＢＬｍ，／ＢＬｍに供給する。これら
のＭＯＳＦＥＴＱ１４〜Ｑ１６のゲートは、共通に接続
されてプリチャージ＆イコライズ信号ＢＬＥＱｊが供給
される。つまり、ワード線が選択レベルから非選択レベ
ルにリセットされた後に、上記信号ＢＬＥＱｊがハイレ
ベルに変化し、上記ＭＯＳＦＥＴＱ１４〜Ｑ１６をオン
状態にして相補ビット線ＢＬｍ，／ＢＬｍのプリチャー
ジとイコライズ動作を行わせる。

【００６１】上記複数のワード線ＷＬ０〜ＷＬｎに対応
して複数のワード線駆動回路ＷＤ０〜ＷＤｎが設けられ
る。同図では、そのうちワード線ＷＬｍに対応したワー
ド線駆動回路ＷＤｍの具体的回路が代表として例示的に
示されている。上記ワード線駆動回路ＷＤｍには、その
ソースが昇圧電源ＶＤＨに接続されたＰチャンネル型Ｍ
ＯＳＦＥＴＱ６と、回路の接地電位にソースが接続され
たＮチャンネル型ＭＯＳＦＥＴＱ７とにより構成された
ＣＭＯＳインバータ回路が用いられる。上記ＭＯＳＦＥ
ＴＱ６とＱ７のドレインが共通接続され出力端子を構成
し、上記ワード線ＷＬｍに接続される。上記ＭＯＳＦＥ
ＴＱ６とＱ７のゲートは、共通接続されて入力端子を構
成し、ロウ（Ｘ）デコーダＲＤＥＣにより形成された選
択信号が供給される。

【００６２】上記ＣＭＯＳインバータ回路（Ｑ６とＱ
７）の入力端子と上記昇圧電源ＶＤＨとの間には、その
ソース−ドレイン経路が接続されたプリチャージ用のＰ
チャンネル型ＭＯＳＦＥＴＱ９と、非選択ラッチ用のＰ
チャンネル型ＭＯＳＦＥＴＱ８が並列形態に設けられ
る。上記非選択ラッチ用のＰチャンネル型ＭＯＳＦＥＴ
Ｑ８のゲートは、上記ＣＭＯＳインバータ回路（Ｑ６と
Ｑ７）の出力端子に接続される。上記プリチャージ用の
Ｐチャンネル型ＭＯＳＦＥＴＱ９のゲートには、プリチ
ャージ信号ＷＰＨが供給される。このプリチャージ信号
ＷＰＨを形成する信号発生回路は、上記昇圧電源ＶＤＨ
を動作電圧として、ワード線の選択レベルに対応したハ
イレベルと回路の接地電位のようなロウレベルの信号Ｗ
ＰＨを形成する。

【００６３】上記ＭＯＳＦＥＴＱ１４は、レベルリミッ
タ用のＭＯＳＦＥＴである。図示しないセンスアンプが
電源電圧Ｖｄｄで動作する場合、相補ビット線ＢＬｍ又
は／ＢＬｍの電位のハイレベルは電源電圧Ｖｄｄに対応
したものとなり、上記昇圧電圧ＶＤＨの電位は、上記電
源電圧Ｖｄｄ＋Ｖthに形成される。上記センスアンプが
降圧された内部電圧ＶＤＬで動作する場合には、上記昇
圧電圧ＶＤＨは、ＶＤＬ＋Ｖthにされる。ここで、Ｖth
はアドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧であ
り、センスアンプの増幅動作によって増幅された相補ビ
ット線ＢＬｍ又は／ＢＬｍの電源電圧Ｖｄｄ又はＶＤＬ
のようなハイレベルの信号をレベル損失なくキャパシタ
Ｃｓに伝えるようにされる。

【００６４】図７には、上記ロウデコーダＲＤＥＣとそ
れに設けられるワードドライバの一実施例の具体的回路
図が示されている。ＡＸ２０〜２７は、３ビットからな
るロウ（Ｘ）アドレス信号Ａ２〜Ａ４をプリデコーダに
よりプリデコードして形成された信号であり、ＡＸ５０
〜５７は、３ビットからなるロウ（Ｘ）アドレス信号Ａ
５〜Ａ７をプリデコーダによりプリデコードして形成さ
れた信号である。上記プリデコード信号ＡＸ２０〜Ａ２
７のうち、１つがゲートに供給されたＭＯＳＦＥＴＱ３
と、上記プリデコード信号ＡＸ５０〜５７のうち、１つ
がゲートに供給されたＭＯＳＦＥＴＱ４とが直接形態に
接続されて上記ロウデコーダ（ＲＤＥＣ）が構成され、
選択タイミング信号ＸＤＧＢが供給される。

【００６５】上記ロウデコーダ（ＲＤＥＣ）は、ＮＡＮ
Ｄ（ナンド）構成のダイナミック型論理回路から構成さ
れ、プリチャージ信号ＸＤＰによりスイッチ制御される
Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ１と、非
選択レベルのラッチを行うインバータ回路とＰチャンネ
ル型ＭＯＳＦＥＴＱ２が設けられる。上記プリチャージ
ＭＯＳＦＥＴＱ１によりハイレベルにプリチャージされ
たノードが、上記ＭＯＳＦＥＴＱ３及びＱ４を通してタ
イミング信号ＸＤＧＢのロウレベルによりディスチャー
ジされるか否かで選択／非選択のデコード信号が形成さ
れる。特に制限されないが、上記タイミング信号ＸＤＧ
Ｂは前記第１の判定回路の判定結果により発生される。
この他に上記プリデコード信号又は後述するワード線選
択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢの発生を上記第１
の判定回路の判定結果により有効／無効にするようにし
てメモリマットのロウ系選択動作を制御するものであっ
てもよい。

【００６６】上記インバータ回路の出力信号を受けて、
その入力にハイレベル側の信号を帰還させるＰチャンネ
ル型ＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴ
Ｑ２は、プリデコード出力ＡＸ２ｉとＡＸ５ｉによりＭ
ＯＳＦＥＴＱ３又はＱ４がオフ状態にされたデコード出
力は、上記プリチャージＭＯＳＦＥＴＱ１によりプリチ
ャージされたハイレベルである。このハイレベルは、上
記プリチャージ期間の終了によりＭＯＳＦＥＴＱ１がオ
フ状態にされ、上記プリデコード出力ＡＸ２ｉ又はＡＸ
５ｉによりＭＯＳＦＥＴＱ３又はＱ４がオフ状態にされ
るためにフローティング状態となり、カップリングやリ
ーク電流によりハイレベルから不所望にロウレベルの選
択レベルにされる虞れが生じる。そこで、インバータ回
路ＩＶ１のロウレベルを受けて、帰還用のＰチャンネル
型ＭＯＳＦＥＴＱ２がオン状態となってインバータ回路
の入力レベルを電源電圧Ｖｄｄに維持させる。

【００６７】上記インバータ回路の出力信号は、特に制
限されないが、４本のワード線ＷＬ０〜ＷＬ３に対応さ
れた選択信号である。このような４つのワード線ＷＬ０
〜ＷＬ３の中から、下位ビットのロウ（Ｘ）アドレス信
号Ａ０とＡ１をデコードし、それに選択タイミング信号
を加えた４通りのワード線選択タイミング信号Ｘ０ＭＢ
〜Ｘ３ＭＢにより指定された１つのワード線が選択され
る。

【００６８】上記インバータ回路の出力信号がハイレベ
ルの選択レベルであるときＭＯＳＦＥＴＱ５がオン状態
となっており、上記１つのワード線選択タイミング信号
Ｘ３ＭＢがハイレベルからロウレベルに変化すると、上
記昇圧電源ＶＤＨの電圧で動作するＰチャンネル型ＭＯ
ＳＦＥＴＱ６とＮチャンネル型ＭＯＳＦＥＴＱ７からな
るワードドライバにロウレベルの入力信号が供給され、
その出力端子に接続されたワード線ＷＬ３をロウレベル
から上記昇圧電源ＶＤＨの電圧に対応したハイレベルに
立ち上げる。

【００６９】上記インバータ回路の出力信号がハイレベ
ルの選択レベルであるときＭＯＳＦＥＴＱ５とともに、
他のＭＯＳＦＥＴもオン状態になっているが、上記ワー
ド線選択タイミング信号Ｘ０ＭＢ〜Ｘ２ＭＢがハイレベ
ルのままとなっており、ワードドライバのＮチャンネル
型ＭＯＳＦＥＴがオン状態になってワード線ＷＬ０〜Ｗ
Ｌ２をロウレベルの非選択状態のままにする。Ｐチャン
ネル型ＭＯＳＦＥＴＱ８は、非選択レベルのラッチ用の
ＭＯＳＦＥＴであり、ワード線ＷＬ３が非選択のロウレ
ベルのときにオン状態になって、上記ワードドライバの
入力端子を昇圧電源ＶＤＨにしてＰチャンネル型ＭＯＳ
ＦＥＴＱ６をオフ状態にさせる。Ｐチャンネル型ＭＯＳ
ＦＥＴＱ９は、プリチャージＭＯＳＦＥＴであり、プリ
チャージ信号ＷＰＨのロウレベルによりオン状態になっ
てワードドライバの入力端子を上記サブ電源線ＳＶＣＷ
の電圧にプリチャージさせる。

【００７０】上記インバータ回路の出力信号がロウレベ
ルの非選択レベルであるときＭＯＳＦＥＴＱ５を代表と
するＭＯＳＦＥＴがオフ状態になっている。したがっ
て、上記ワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３Ｍ
Ｂのいずれか１つがハイレベルからロウレベルに変化し
ても、それに応答せず上記プリチャージレベルに対応し
たワード線ＷＬ０〜ＷＬ３のロウレベルにより、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ８がオン状態になって、ワード
ドライバの入力端子に昇圧電源ＶＤＨに対応したハイレ
ベルを帰還させるというラッチがかかり、ワード線ＷＬ
０〜ＷＬ３等の非選択状態が維持される。

【００７１】特に制限されないが、冗長ワード線ＲＷＬ
０にも、上記同様なワードドライバ、ラッチ用ＭＯＳＦ
ＥＴ及びプリチャージＭＯＳＦＥＴが設けられる。この
冗長ワード線ＲＷＬ０は、上記タイミング信号ＸＤＧＢ
と、図示しない不良アドレス記憶用のヒューズ回路と、
不良アドレスと入力されたＸアドレスとの比較を行うア
ドレス比較回路からなる冗長回路により形成された冗長
ワード線選択信号ＸＲ０Ｂに同期して選択される。この
とき、不良アドレスの比較一致信号により、正規回路で
あるプリデコーダＡＸ２０〜２７及びＡＸ５０〜５７又
はワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢが非
選択レベルにされので、不良ワード線に対する選択動作
は行われない。

【００７２】この実施例のメモリアレイＭＡＲＹの両側
には、前記図３に示したようにセンスアンプＳＡ（プリ
チャージ回路ＰＣ）が設けられる。特に制限されない
が、上記ワード線ＷＬ０〜ＷＬ３等と直交するように配
置される相補ビット線のピッチと、センスアンプやプリ
チャージ回路のピッチを合わせるために、奇数番目の相
補ビット線と偶数番目の相補ビット線に対応されたセン
スアンプが左右に振り分けられる。このようなセンスア
ンプＳＡの配置により、相補ビット線の２倍のピッチに
１つのセンスアンプを配置できるようにされる。

【００７３】図８には、前記図１に示した電源回路ＶＣ
の一実施例のブロック図が示されている。この実施例の
電源回路ＶＣは、特に制限されないが、前記ワード線の
選択レベルに対応した昇圧電圧ＶＤＨ、メモリセルが形
成されたＰ型ウェル領域に与えられるべき負電圧の基板
電圧ＶＢＢ、及びメモリセルの記憶キャパシタの共通電
極に与えられるべきプレート電圧ＶＢＭＰＣ（前記ＶＰ
Ｌ）及び相補ビット線のプリチャージ電圧ＶＢＭを形成
する。

【００７４】上記昇圧電圧ＶＤＨと基板電圧ＶＢＢは、
チャージポンプ回路からなるＶＤＨ発生回路、ＶＢＢ発
生回路で形成される。上記プレート電圧ＶＢＭＰＣとプ
リチャージ電圧ＶＢＭは、電源電圧Ｖｄｄを実質的に１
／２に分圧するＶＢＭ、ＶＢＭＰＣ発生回路により形成
される。内部回路を上記電源電圧Ｖｄｄを降圧した電圧
とした場合、例えば上記電源電圧Ｖｄｄを３．３Ｖに
し、センスアンプやアドレス選択回路等の周辺回路の動
作電圧を、２．２Ｖのように降圧した電圧ＶＤＬにした
場合、上記プレート電圧ＶＢＭＰＣとプリチャージ電圧
ＶＢＭは、上記内部電圧ＶＤＬ／２＝１．１Ｖのような
電圧にされる。

【００７５】上記電源回路ＶＣは、前記のようなＲＡＭ
モジュールに１個設けられる。前記ＲＡＭモジュールに
おいては、バンク構成に対応して選択されるメモリマッ
トの数が異なるようにされる。各メモリマットにおいて
は、それが選択されると多数のメモリセルが接続される
ワード線を昇圧電圧させる。したがって、１つのバンク
に割り当てられるメモリマットの数が増加すると、各メ
モリマット毎に１本のワード線を選択レベルにするため
に必要なワード線の駆動電流が増大する。

【００７６】電源回路ＶＣとして、１バンク当たり最大
数のメモリマットのワード線を駆動できるだけの電流供
給能力を設定しておけば動作上は問題ない。しかしなが
ら、上記昇圧電圧回路は、チャージポンプ回路を用いて
電源電圧Ｖｄｄに対して昇圧された電圧を形成するもの
であり、昇圧電圧を形成するために電流を消費するもの
となる。したがって、上記最大数のメモリマット数のワ
ード線を駆動できるようにしたのでは、バンク当たりの
メモリマット数がそれ以下のときには無駄な電流消費が
増大してしまう。

【００７７】この実施例では、前記図５の実施例のよう
にバンク当たりのメモリマット数を１と２のように切り
換える場合、それに対応してＶＤＨ発生回路の電流供給
能力も１と２のようにバンク構成に対応して切り換える
ようにして低消費電力化を図るようにするものである。
この実施例では、上記のような電流供給能力の切り換え
には、チャージポンプ回路からなるＶＤＨ発生回路に供
給されるパルスＣＬＫＰＳの周波数が変化させられる。

【００７８】上記のような周波数の切り換えは、クロッ
ク発生回路１と２により実現される。つまり、クロック
発生回路１は、１／２分周回路であり、クロック信号Ｃ
ＬＫＲＢを１／２に分周して１／２にされた周波数信号
ＣＬＫＦを発生させる。クロック発生回路２はセクレタ
であり、前記バンク構成を切り換える制御信号ＲＦＴＮ
により、上記入力されたクロック信号ＣＬＫＲＢと上記
分周されたクロック信号ＣＬＫＦのいずれかを選択して
出力クロック信号ＣＬＫＰＳを発生させる。

【００７９】このクロック発生回路２から出力されるク
ロック信号ＣＬＫＰＳは、上記ＶＤＨ発生回路及びＶＢ
Ｍ，ＶＢＭＰＣ発生回路に伝えられる。ＶＢＢ発生回路
には、上記クロック発生回路１の分周クロックＣＬＫＦ
が定常的に供給される。上記クロック信号ＣＬＫＲＢ
は、ＲＡＭモジュールの外部から供給されるクロック信
号であり、上記ＲＡＭモジュールが搭載されるディジタ
ル情報処理回路におけるシステムクロックが流用され
る。

【００８０】特に制限されないが、この実施例のＲＡＭ
モジュールは、従来のシンクロナスＤＲＡＭあるいはラ
ンバス仕様のＤＲＡＭのように上記クロック信号ＣＬＫ
ＲＢに同期してデータの入出力が行われる。それ故、カ
ラム系のアドレスの更新は、上記クロック信号ＣＬＫＲ
Ｂに同期して行われものとされる。このようなクロック
信号ＣＬＫＲＢによる同期動作によって、前記説明した
複数バンクを用いたパイプライン動作によるリード／ラ
イトを簡単に実現できる。

【００８１】バンク構成を指定する制御信号ＲＦＴＮが
ロウレベル（論理０）のときには、１つのバンクが１つ
のメモリマットにより構成される。このようなバンク構
成のときには、前記クロック信号ＣＬＫＲＢの１サイク
ルでは、１つのメモリマットしかワード線が選択されな
いから、上記クロック発生回路１により分周されたクロ
ック信号ＣＬＫＦがクロック発生回路２により選択され
て出力される。これにより、上記ＶＤＨ発生回路では上
記低い周波数にされたクロック信号ＣＬＫＦに同期して
チャージポンプ動作を行い、それに見合った電流供給能
力とされる。

【００８２】バンク構成を指定する制御信号ＲＦＴＮが
ハイレベル（論理１）のときには、１つのバンクが２つ
のメモリマットにより構成される。このようなバンク構
成のときには、前記クロック信号ＣＬＫＲＢの１サイク
ルでは、同時に２つのメモリマットのワード線が選択さ
れることになるから、入力されたクロック信号ＣＬＫＲ
Ｂがクロック発生回路２により選択されて出力される。
これにより、上記ＶＤＨ発生回路では上記の場合の２倍
の高い周波数にされたクロック信号ＣＬＫＲＢに同期し
てチャージポンプ動作を行い、前記の約２倍の電流供給
能力を持つようにされる。

【００８３】このようにバンク構成に対応して、言い換
えるならば、同時にワード線が動作させられるメモリマ
ットの数に対応して、ＶＤＨ発生回路の電流供給能力が
切り換えられるので、その消費電流を必要最小に抑える
ことができる。このようにこの実施例のＲＡＭモジュー
ルは、バンク構成に対応して制御回路に設けられたメモ
リマットを駆動するクロック信号ＣＬＫＲ等の負荷も切
り換えられるようにされており、回路の標準化を図りつ
つ搭載されるメモリマット数に対応して柔軟に対応させ
るような配慮がなされるものである。

【００８４】特に制限されないが、ＲＡＭモジュールを
搭載したディジタル情報処理システム自体が非動作状態
にされると、上記クロック信号ＣＬＫＲＢが停止させら
れる。それ故、上記ＶＤＨ発生回路、ＶＢＢ発生回路も
動作が停止させれてＲＡＭモジュールは実質的に電流を
消費しなくされる。この場合、電源電圧Ｖｄｄを１／２
に分圧する回路又は前記降圧電圧ＶＤＬを形成する回路
及びそれを１／２に分圧する回路では、直流電流経路を
持つものであるために、上記ＲＡＭモジュールを搭載し
たディジタル情報処理システム自体の非動作状態に対応
して発生された制御信号ＭＱＲによって上記直流電流経
路が遮断され、かかるＶＢＭ，ＶＢＭＰＣ発生回路も非
活性状態にされる。

【００８５】図９には、上記ＶＤＨ発生回路の一実施例
の回路図が示されている。同図において、各回路素子に
付された回路記号は、図面を見やすくするために前記図
６等に付された回路記号と一部重複しているが、それぞ
れは別個の回路機能を持つものと理解されたい。また、
Ｐチャンネル型ＭＯＳＦＥＴは、ゲート部分にロウレベ
ルがアクティブレベルであることを示す○を付すること
によりＮチャンネル型ＭＯＳＦＥＴと区別される。ＣＭ
ＯＳ回路では、Ｎチャンネル型ＭＯＳＦＥＴを同じＰ型
ウェル領域に形成することができるが、同図のＡないし
Ｃを付したＮチャンネル型ＭＯＳＦＥＴは、それぞれ別
のＰ型ウェル領域に形成されることより電気的に分離さ
れる。したがって、Ｐ型基板上の深い深さにＮ型ウェル
領域ＤＷＬＬを形成し、かかるＤＥＬＬ内にＰ型ウェル
領域ＰＷＥＬＬを形成して上記Ｎチャンネル型ＭＯＳＦ
ＥＴが形成されるという３重ウェル構造とされる。

【００８６】この実施例のＶＤＨ発生回路は、低電源電
圧Ｖｄｄのもとで、効率よく上記昇圧電圧ＶＤＨを形成
するような工夫に加えて、微細化されたＭＯＳＦＥＴの
低耐圧を考慮して内部電圧が２Ｖｄｄ以上にならないよ
う工夫がされている。この実施例では、昇圧回路は２つ
の回路が組み合わされて構成される。

【００８７】回路ＬＣ１は、Ｐチャンネル型ＭＯＳＦＥ
Ｔのゲート容量を利用したキャパシタＣ１とその駆動回
路を構成するインバータ回路Ｎ１により昇圧電圧を形成
する回路である。キャパシタＣ１の昇圧側のノードに
は、ＭＯＳＦＥＴＱ１とＱ４がプリチャージ回路として
設けられる。上記駆動回路を構成するインバータ回路Ｎ
１の出力信号ｃｂがロウレベルとき、上記ＭＯＳＦＥＴ
Ｑ１やＱ４によってキャパシタＣ１にプリチャージが行
われ、上記出力信号ｃｂがハイレベルに変化すると、イ
ンバータ回路Ｎ１から出力される電源電圧Ｖｄｄのよう
なハイレベルに、上記キャパシタＣ１にプリチャージ電
圧とが加算されて昇圧電圧が形成される。

【００８８】上記ＭＯＳＦＥＴＱ１は、Ｎチャンネル型
ＭＯＳＦＥＴであるが、そのチャンネル領域（Ｐ型ウェ
ル）に電源電圧Ｖｄｄとゲートが接続されるという通常
の使い方と異なる。上記出力信号ｃｂがロウレベルのと
き、ＭＯＳＦＥＴＱ１はチャンネル領域とソースとのＰ
Ｎ接合によりプリチャージ電流が供給される。ただし、
上記ＭＯＳＦＥＴＱ１からは上記のようなＰＮ接合の順
方向電圧分だけレベル損失が生じてしまい効率が悪い。
このため、ＭＯＳＦＥＴＱ４が利用される。ＭＯＳＦＥ
ＴＱ４も基本的には上記ＭＯＳＦＥＴＱ１と同様である
が、ゲートにはキャパシタＣ２で形成された電源電圧Ｖ
ｄｄ以上にされた昇圧電圧が印加されることによりＭＯ
ＳＦＥＴとして作用してオン状態となり、ほぼ電源電圧
Ｖｄｄを上記キャパシタＣ１に伝えるようにすることが
できる。

【００８９】回路ＬＣ２は、２つのチャージポンプ回路
を組み合わせた昇圧電圧回路であり、上記ＭＯＳＦＥＴ
Ｑ４の駆動用に用いられる。２つのキャパシタＣ２とＣ
３には、ナンドゲート回路、ノアゲート回路及びインバ
ータ回路と遅延回路Ｄ２とによりノンオーバーラップの
相補的なパルスが供給される。上記キャパシタＣ２とＣ
３の昇圧側のノードには、ラッチ形態にされたＮチャン
ネル型ＭＯＳＦＥＴＱ２とＱ３が設けられる。

【００９０】キャパシタＣ２の入力側ノードがロウレベ
ルのとき、キャパシタＣ３によって昇圧電圧が形成され
ており、ＭＯＳＦＥＴＱ２をオン状態にしてキャパシタ
Ｃ２に電源電圧Ｖｄｄを伝える。このとき、ＭＯＳＦＥ
ＴＱ４のゲートにも昇圧電圧が印加されており、上記キ
ャパシタＣ１へのプリチャージ動作が行われている。上
記キャパシタＣ３の入力ノードがロウレベルにされてか
ら、上記キャパシタＣ２の入力ノードがハイレベルにさ
れてキャパシタＣ２の出力側には昇圧電圧が形成され
る。これにより、ＭＯＳＦＥＴＱ３がオン状態となり、
ＭＯＳＦＥＴＱ２のゲート，ソース間を短絡してＭＯＳ
ＦＥＴＱ２をオフ状態にしてキャパシタＣ２の昇圧電圧
が電源電圧Ｖｄｄに抜けてしまうのを防止するととも
に、上記キャパシタＣ３へのプリチャージ動作を行う。

【００９１】回路ＬＣ３は、上記回路ＬＣ２と基本的に
は同じ回路とされる。それにより制御されるＭＯＳＦＥ
ＴＱ５は、上記回路ＬＣ２のようにキャパシタＣ１のプ
リチャージ動作を行うのではなく、かかるキャパシタＣ
１で形成された昇圧電圧を出力させるためのものであ
る。したがって、回路ＬＣ２とＣＬ３は、ノンオーバー
ラップの相補的なパルスで駆動される。つまり、波形図
に示すように、上記ＭＯＳＦＥＴＱ４とＱ５の昇圧電圧
を形成するために用いられる入力側のパルス信号ｐｃと
信号ｇとは、波形図に示すように互いに逆相でノンオー
バーラップとされる。この構成では、キャパシタＣ１〜
Ｃ３で形成される昇圧電圧は、最大でも電源電圧Ｖｄｄ
の２倍と低く抑えることができる。そのため、素子の微
細化による低い耐圧のＭＯＳＦＥＴで回路を構成するこ
とができるものである。

【００９２】この実施例では、本来の昇圧電圧を形成す
るために、言い換えるならば、電源電圧Ｖｄｄが低い領
域では、上記回路ＬＣ３のような昇圧回路だけ十分な昇
圧電圧を得るのが難しいために、回路ＬＣ４とＬＣ５が
追加される。回路ＬＣ４は、上記電源電圧Ｖｄｄのもと
で形成されたパルス信号を、上記回路ＬＣ１〜ＬＣ３で
形成された昇圧電圧に対応した電圧にレベル変換するレ
ベル変換回路である。つまり、回路ＬＣ５は、回路ＬＣ
３のような電源電圧Ｖｄｄで動作するのではなく、回路
ＬＣ３で形成された昇圧電圧を利用してチャージポンプ
動作を行うようにするものある。

【００９３】この結果、回路ＬＣ５では、キャパシタＣ
６とＣ７の入力側のノードのパルス信号のレベルが昇圧
回路ＬＣ３で形成された昇圧電圧にされるものであるの
で、ＭＯＳＦＥＴＱ６のゲート電圧を高くすることがで
きる。つまり、ＭＯＳＦＥＴＱ５は、そのしきい値電圧
分だけレベル損失があるので前記のように十分な昇圧電
圧を得ることが難しいが、ＭＯＳＦＥＴＱ６のゲートに
は上記昇圧電圧ＶＤＨを利用したより高い電圧が印加さ
れるために、キャパシタＣ１で形成された電圧を効率よ
く出力昇圧電圧ＶＤＨとして出力させることができる。

【００９４】回路ＬＣ３とＬＣ５とは、同時に動作する
ものであるが、電源投入直後ではＬＣ３により昇圧電圧
ＶＤＨが形成され、ある程度まで昇圧電圧ＶＤＨが高く
なると回路ＬＣ５の昇圧動作が支配的となり、目標とさ
れる昇圧電圧まで到達させるものである。同図では、省
略されているが、上記昇圧電圧ＶＤＨは、適当なレベル
変換回路により降圧され所望の電圧に対応した基準電圧
に到達したと判定されたなら、クロック信号ＣＫの供給
が停止させられる。例えば、電源電圧Ｖｄｄを３．３Ｖ
にし、前記のように内部回路の動作電圧ＶＤＬを２．２
Ｖに降圧した場合、ビット線のハイレベルは２．２Ｖに
されるので、それに対してアドレス選択ＭＯＳＦＥＴの
実効的なしきい値電圧分を加算した３．８Ｖのような昇
圧電圧ＶＤＨに設定される。

【００９５】このようなチャージポンプ回路の間欠的な
動作によって、昇圧電圧ＶＤＨを前記のようなワード線
の選択レベルに対応した高電圧になるような制御され
る。また、キャパシタＣ８は、昇圧電圧ＶＤＨを保持す
るキャパシタであり、ＭＯＳＦＥＴＱ７はその基板とソ
ース，ドレインとのＰＮ接合を通して電源投入時にキャ
パシタＣ８へのチャージアップを行うＭＯＳＦＥＴであ
り、前記のような昇圧動作が開始されるとオフ状態にさ
れるものである。

【００９６】前記図１において、入出力インターフェス
部を説明すると、次の通りである。アドレス端子Ａｄｄ
は、バンク（メモリマット）内のワード線の選択に用い
られるＡＸ０〜ＡＸ７からなるロウアドレス信号と、カ
ラム選択に用いられるＡＹ０〜ＡＹ２からなるカラムア
ドレス信号と、ＡＲ０〜ＡＲ３からなるロウ系のバンク
アドレスを指定するバンクアドレス信号と、ＡＣ０〜Ａ
Ｃ３からなるカラム系のバンクアドレスを指定するバン
クアドレス信号から構成される。

【００９７】コマンド端子Ｃｏｍは、マスククロックを
入力するクロック信号ＣＬＫと、当該サイクルがロウ系
コマンド入力であることを示す制御信号ＣＲと、当該バ
ンクを活性化するか非活性化するかを指示する制御信号
ＢＡ、当該サイクルがカラム系コマンド入力であること
を示す制御信号ＣＣと、読み出しか書き込みかを指示す
る制御信号ＲＷから構成される。そして、特別な制御信
号として、ＲＡＭモジュール内部回路の動作を停止させ
る制御信号ＭＱ、及び内部のレジスタを初期化する制御
信号ＲＥＳが設けられる。この他、前記のようなバイト
単位での入出力に対してマスクを行う制御信号ＭＥ０〜
７や、テスト用の制御端子も設けられるものである。

【００９８】ロウ系のコマンドは次の通りである。 （１）ノーオペレーション（ＮＯＰ） このコマンド（ＮＯＰ）は、クロック信号ＣＬＫの立ち
上がりにおいて、信号ＣＲのロウレベル（＝“０”）で
指定される。このコマンドは実行のコマンドではない
が、ロウ系内部動作は継続される。

【００９９】（２）バンクアクティブ（ＢＡ） このコマンド（ＢＡ）は、クロック信号ＣＬＫの立ち上
がりにおいて、信号ＣＲのハイレベル（＝“１”）と、
信号ＢＡのハイレベル（＝“１”）により指定される。
このコマンドによりＸアドレス信号ＡＸ０〜ＡＸ７とロ
ウバンクアドレスＡＲ０〜ＡＲ３が指定され、かかるロ
ウバンクアドレスで指定されたバンク（メモリマット）
がアクティブにされ、上記Ｘアドレス信号ＡＸ０〜ＡＸ
７で指定されたワード線が選択状態にされるとともにセ
ンスアンプＳＡが活性化される。このコマンド（ＢＡ）
は、汎用のＤＲＡＭにおいて、／ＣＡＳ（カラムアドレ
スストローブ）信号がハイレベルで、／ＲＡＳ（ロウア
ドレスストローブ）信号の立ち下がりに相当する。つま
り、ロウ系の選択動作が行われ、指定されたバンクでは
上記選択されたワード線のメモリセルについてリフレッ
シュ動作が実施される。

【０１００】（３）バンクアクティブクローズ（ＢＣ） このコマンド（ＢＣ）は、クロック信号ＣＬＫの立ち上
がりにおいて、信号ＣＲのハイレベル（＝“１”）と、
信号ＢＡのロウレベル（＝“０”）により指定される。
このコマンドによりＸアドレス信号ＡＸ０〜ＡＸ７は無
視され、ロウバンクアドレスＡＲ０〜ＡＲ３により指定
されたバンクに対してプリチャージが実施される。つま
り、選択ワード線が非選択状態にされるとともに、セン
スアンプＳＡは非活性化されて、相補ビット線やセンス
アンプのコモンソース線等がハーフプリチャージ電位に
される。

【０１０１】カラム系のコマンドは次の通りである。 （４）ノーオペレーション（ＮＯＰ） このコマンド（ＮＯＰ）は、クロック信号ＣＬＫの立ち
上がりにおいて、信号ＣＣのロウレベル（＝“０”）で
指定される。このコマンドは実行のコマンドではない
が、カラム系内部動作は継続される。

【０１０２】（５）リード（ＲＤ） このコマンド（ＲＤ）は、クロック信号ＣＬＫの立ち上
がりにおいて、信号ＣＣのハイレベル（＝“１”）と、
信号ＲＷのハイレベル（＝“１”）により指定される。
このコマンドによりＹアドレス信号ＡＹ０〜ＡＹ３とカ
ラムバンクアドレスＡＣ０〜ＡＣ３が指定され、かかる
ロウバンクアドレスで指定されたバンク（メモリマッ
ト）がアクティブにされ、上記Ｙアドレス信号ＡＹ０〜
ＡＹ３で指定されたカラムスイッチがオン状態になっ
て、前記のような１２８対の相補ビット線をグローバル
ビット線ＧＢＤに接続させるとともにリードアンプＲＡ
と出力バッファが活性化される。このコマンド（ＲＤ）
は、汎用のＤＲＡＭにおいて、／ＲＡＳ（ロウアドレス
ストローブ）信号がロウレベルで、／ＣＡＳ（カラムア
ドレスストローブ）信号の立ち下がりにおいて／ＷＥ
（ライトイネーブル）信号がハイレベルのときに相当
し、信号ＣＭＥがハイレベル（（＝“１”）ならリード
終了後には出力バッファはハイインピーダンス状態にさ
れる。信号ＣＭＥがロウレベル（＝“０”）なら出力バ
ッファは動作状態となり次の読み出し信号が出力される
まで上記出力動作を継続する。

【０１０３】（６）ライト（ＷＴ） このコマンド（ＷＴ）は、クロック信号ＣＬＫの立ち上
がりにおいて、信号ＣＲのハイレベル（＝“１”）と、
信号ＲＷのロウレベル（＝“０”）により指定される。
このコマンドによりＹアドレス信号ＡＹ０〜ＡＹ３とカ
ラムバンクアドレスＡＣ０〜ＡＣ３が指定され、かかる
ロウバンクアドレス信号ＡＹ０〜ＡＹ３で指定されたバ
ンク（メモリマット）がアクティブにされ、上記Ｙアド
レス信号ＡＹ０〜ＡＹ３で指定されたカラムスイッチが
オン状態になって、前記のような１２８対の相補ビット
線とグローバルビット線ＧＢＤに接続させるとともに、
入力バッファを活性化して書き込みデータの取り込みを
行うとともにライトアンプを活性化して書き込み動作を
行う。このコマンド（ＷＴ）は、汎用のＤＲＡＭにおい
て、／ＲＡＳ（ロウアドレスストローブ）信号がロウレ
ベルで、／ＣＡＳ（カラムアドレスストローブ）信号の
立ち下がりにおいて／ＷＥ（ライトイネーブル）信号が
ロウレベルのときに相当する。

【０１０４】上記リード又はライトコマンドでは、信号
ＢＥ０〜１５を用いて入出力データのマクスが可能とな
る。つまり、信号ＢＥ０〜１５により、１２８ビットを
１６バイトに分け、バイト単位でのマクスを可能にする
ものである。リード時に信号ＢＥｉ（ｉ＝０〜１５）を
ハイレベル（＝“１”）にすると、出力がロウインピー
ダンスとなり当該バイトｉの出力が可能にされ、信号Ｂ
Ｅｉ（ｉ＝０〜１５）をロウレベル（＝“０”）にする
と、出力がハイインピーダンスとなり当該バイトｉの出
力がマクスされる。ライト時に信号ＢＥｉ（ｉ＝０〜１
５）をハイレベル（＝“１”）にするとデータの書き込
みが行われ、信号ＢＥｉ（ｉ＝０〜１５）をロウレベル
（＝“０”）にすると、データの書き込みが行われず、
選択されたメモリセルでは以前のデータを保持（リフレ
ッシュ）される。

【０１０５】図１０には、この発明に係るＲＡＭモジュ
ールの動作の一例を説明するためのタイミング図が示さ
れている。同図には、ラスダンウモード（ページリー
ド）の例が示されている。

【０１０６】クロックＣＬＫの１サイクル目では、バン
クアクティブコマンド（ＢＡ）が実行される。ラスダウ
ン（Ｒａｓ ｄｏｗｎ）モードでは、その前にバンクア
クティブクローズ（ＢＣ）が実行されない場合の動作で
あり、指定されたバンク（メモリマット）では、ワード
線が選択され、センスアンプが動作状態のままにされて
いる。このため、このラスダウンモードでは、自動的に
当該バンクに対してバンクアクティブクローズ（ＢＣ）
が実行される。バンクアクティブクローズ（ＢＣ）の実
行のために、第１と第２の２サイクルが費やされる。し
たがって、上記バンクアクティブコマンド（ＢＡ）は第
３サイクル目から実行される。つまり、クロック信号Ｃ
ＬＫの３サイクル（３〜５）を使って上記指定されたバ
ンクアドレスのメモリマットにおいてワード線の選択動
作及びセンスアンプの増幅動作が実行される。上記のよ
うな動作時間を確保するために、クロック信号ＣＬＫの
第２ないし第５サイクルはノーオペレーション（ＮＯ
Ｐ）コマンドとされる。

【０１０７】クロック信号ＣＬＫの６サイクル目におい
て、リードコマンド（ＲＤ）が入力され、第１番目のカ
ラムアドレス＃１指定がされ、２クロック遅れてそれに
対応した読み出し信号＃１が出力される。この実施例の
シンクロナスＤＲＡＭではＣＡＳレイテンシィは２にさ
れるものである。つまり、カラムアドレスを入力してか
ら、それに対応したデータが出力されるまで２クロック
が費やされる。

【０１０８】ページモードでは、上記信号ＣＣがハイレ
ベルを維持し、クロック信号ＣＬＫに同期して次のカラ
ムアドレスＡＹ，ＡＣが入力され、入力されたカラムア
ドレスＡＹ，ＡＣに対応してカラムスイッチの切り換え
が行われるので、クロック信号ＣＬＫに同期したデータ
の連続読み出しが可能になる。同図では、２つのデータ
を連続して読み出す例を示しているが、１バンク当たり
１メモリマットのときには、前記のようにカラムスイッ
チは８組設けられいるから、最大８サイクルにわたって
の連続リードが可能になる。１バンク当たり、２つのメ
モリマットが割り当てられているときには、最大１６サ
イクルにわたっての連続リードが可能になるものであ
る。なお、９サイクル目では、上記２番目のデータ＃２
を出力させると同時に、前記同様なバンクアクティブ
（ＢＡ）のコマンドを発行して、次のロウアドレスの選
択を行うようにするものである。

【０１０９】図１１には、この発明に係るＲＡＭモジュ
ールの動作の他の一例を説明するためのタイミング図が
示されている。同図には、ファーストモード（ページリ
ード）の例が示されている。

【０１１０】このファースト（Ｆａｓｔ）モードは、そ
の前に前記バンクアクティブクローズ（ＢＣ）が実行さ
れていることを前提とするものであり、クロックＣＬＫ
の１サイクル目で指定されたバンクアクティブ（ＢＡ）
のコマンドが第１サイクル目からつまり、クロック信号
ＣＬＫの３サイクル（１〜３）を使って上記指定された
バンクアドレスのメモリマットにおいてワード線の選択
動作及びセンスアンプの増幅動作が実行される。上記の
ような動作時間を確保するために、クロック信号ＣＬＫ
の第２ないし第３サイクルはノーオペレーション（ＮＯ
Ｐ）コマンドとされる。

【０１１１】クロック信号ＣＬＫの４サイクル目におい
て、リードコマンド（ＲＤ）が入力される。このコマン
ドにおいて、前記同様に第１番目のカラムアドレス＃１
指定がされ、２クロック遅れてそれに対応した読み出し
信号＃１が出力される。上記同様にページモードでは、
上記信号ＣＣがハイレベルを維持し、クロック信号ＣＬ
Ｋに同期して次のカラムアドレスＡＹ，ＡＣが入力さ
れ、入力されたカラムアドレスＡＹ，ＡＣに対応してカ
ラムスイッチの切り換えが行われるので、クロック信号
ＣＬＫに同期したデータの連続読み出しが行われるもの
である。

【０１１２】同図では、２つのデータを連続して読み出
す例を示しているが、１バンク当たり１メモリマットの
ときには、前記のようにカラムスイッチは８組設けられ
いるから、最大８サイクルにわたっての連続リードが可
能になる。１バンク当たり、２つのメモリマットが割り
当てられているときには、最大１６サイクルにわたって
の連続リードが可能になるものである。ファーストモー
ドでは、同図のように２番目のデータ＃２が出力される
と、７サイクル目でバンクアクティブクローズ（ＢＣ）
が入力されて、２サイクルを費やしてプリチャージ動作
が実施される。したがって、次の読み出しのためのバン
クアティブコマンドの入力は、９サイクル目となる。

【０１１３】前記ラスダンウモードでは、逐一バンクア
クティブクローズ（ＢＣ）コマンドを発行せず、読み出
しデータが存在するバンクを任意に指定するだけでよい
ので使い勝手が良いが、その反面バンクアクティブ（Ｂ
Ａ）を入力してから、データが出力されるまでの時間Ｌ
Ａ１が６サイクル費やされてしまう。これに対して、フ
ァーストモードでは、必要なデータの読み出し（又は書
き込み）が終了した後は当該バンクに対して逐一バンク
アクティブクローズ（ＢＣ）コマンドを発行するという
煩わしさはあるが、バンクアクティブ（ＢＡ）を入力し
てから、データが出力されるまでの時間ＬＡ２が４サイ
クルと高速にできるという利点が生じるものである。し
たがって、上記いずれのモードを使用するかは、データ
の種類やデータ処理手順に対応して最適なものを選択す
るようにできるものである。

【０１１４】図１２には、この発明に係るＲＡＭモジュ
ールの動作の他の一例を説明するためのタイミング図が
示されている。同図には、ラスダンウモード（ページラ
イト）での例が示されている。

【０１１５】基本的には前記図１０のぺージリードの場
合と同様である。ただし、６サイクル目に入力されるコ
マンドがリードコマンド（ＲＤ）に代えてライトコマン
ド（ＷＴ）され、それに対応して書き込みデータＤが入
力されて、ライトアンプによりメモリセルに書き込まれ
るという動作に変わるだけである。

【０１１６】図１３には、この発明に係るＲＡＭモジュ
ールの動作の他の一例を説明するためのタイミング図が
示されている。同図には、ファーストモード（ページラ
イト）の例が示されている。

【０１１７】基本的には前記図１１のページリードと同
様である。ただし、４サイクル目に入力されるコマンド
がリードコマンド（ＲＤ）に代えてライトコマンド（Ｗ
Ｔ）され、それに対応して書き込みデータＤが入力され
て、ライトアンプによりメモリセルに書き込まれるとい
う動作に変わるだけである。

【０１１８】図１２及び図１３では、２つのデータを連
続して書き込む例を示しているが、１バンク当たり１メ
モリマットのときには、前記のようにカラムスイッチは
８組設けられいるから、最大８サイクルにわたっての連
続ライトが可能になる。１バンク当たり、２つのメモリ
マットが割り当てられているときには、最大１６サイク
ルにわたっての連続ライトが可能になる。そして、前記
信号ＢＥｉを組み合わせれば、バイト単位でのマスクが
可能になるものである。このような信号ＢＥｉを用いた
マスク機能は、前記リードモードにおいも同様である。

【０１１９】バンク制御方式は、各バンクは互いに独立
してを動作し、活性／非活性、読み出し／書き込みはバ
ンク毎に行われる。同一バンクに対して連続してバンク
アクティブコマンド（ＢＡ）を発行するには、前記ラス
ダンウモードを行うために最適でも２クロック期間を置
く必要がある。つまり、前のＢＡコマンドは後のＢＡコ
マンドでのラスダンウ機能で無効にされる。バス衝突の
制約により、複数バンクにリード／ライトコマンドを同
時に発行してはならない。このような条件のもとで、複
数のバンクを順次に指定して、パイプライン動作による
連続データの入出力も可能になるものである。各バンク
の制御をバンクアクティブコマンド（ＢＡ）とバンクア
クティブクローズコマンド（ＢＣ）により行うという制
御方式は、一見すると面倒であるように思えるが、任意
の必要なタイミングでのデータ入出力に絶大な効果を発
揮するものとなる。つまり、バンクアクティブコマンド
（ＢＡ）を発行しておけば、かかるバンクはその状態を
維持するものであり、必要なタイミングでかかる前記リ
ード（ＲＤ）又はライト（ＷＴ）のコマンドを発行すれ
ば直ちにデータ入出力ができるために、複数のバンクを
用いたパイプライン動作に有益なものとなる。この実施
例では、データ処理時間もしくはプリチャージ時間等で
サイクルが複数必要となるが、高速に動作させるためで
あり、低速での動作の場合にはこの限りではない。

【０１２０】この実施例では、ダイナミック型メモリセ
ルを用いるものであるが、リフレッシュ専用のコマンド
を持たないし、ＲＡＭモジュールにおいてリフレッシュ
制御回路も持たない。この理由は、ＲＡＭモジュール自
体のメモリマット数を記憶容量に応じて設定すること、
及びＲＡＭモジュール自体を複数個搭載する場合を考慮
したものである。つまり、ＲＡＭモジュールにリフレッ
シュ制御回路を設けると、複数のＲＡＭモジュールを搭
載する場合には、リフレッシュ制御回路が重複して半導
体集積回路装置に設けられることとなって無駄が生じる
虞れがあるからである。

【０１２１】この実施例では、ＲＡＭモジュールの外部
にリフレッシュ制御回路を設ける構成にする。この構成
により、複数のＲＡＭモジュールが搭載された場合にお
いても、リフレッシュ制御回路を共通化できる。また、
ＲＡＭモジュールにおいては、前記のようにロウ系選択
動作とカラム系選択動作とが独立して行われることか
ら、リフレッシュ制御回路によりリフレッシュアドレス
と、バンクアクティブコマンド（ＢＡ）とバンクアクテ
ィブクローブコマンド（ＢＣ）とを発行するようにして
リフレッシュ動作を行わせるようにすればよい。

【０１２２】この実施例のＲＡＭモジュールは、それが
搭載された半導体集積回路装置が電源電圧が供給された
状態で何も動作を行わないスタンバイ状態にされたな
ら、リフレッシュ動作を含めて一切の回路動作が停止さ
せられて、電流が流れないようなフルスタンバイ又はス
ーパースタンバイモードを持つ。このようなモード設定
のために前記制御信号ＭＱが利用される。信号ＭＱを活
性化させると、ＲＡＭモジュールは、前記電源回路ＶＣ
を構成するチャージポンプ回路及びハーフプリチャージ
電圧やプレート電圧を形成する分圧回路も直流電流が流
れないようにされる。したがって、保持したい記憶デー
タが存在するなら、スタティック型ＲＡＭを搭載してお
いて、上記フルスタンバイ又はスーパースタンバイモー
ドの直前に上記スタティック型ＲＡＭに上記ダイナミッ
ク型ＲＡＭの記憶データを退避させるようにすればよ
い。

【０１２３】この実施例のＲＡＭモジュールにおいて
は、前記のようにカラム系とロウ系との選択動作が、各
バンク毎に独立して行われるものである。つまり、前記
のようてバンクアクティブクローズ（ＢＣ）を発行しな
い限り、そのメモリバンクはアクティブ状態を維持する
ものとなる。そこで、アクティブ状態であるかを調べて
逐一そのバンクを指定して上記バンクアクティブクロー
ズ（ＢＣ）を発行するのは面倒であるのでリセット機能
が付加される。つまり、前記制御信号ＲＥＳをアクティ
ブにすると、動作状態を維持しているレジスタがリセッ
トされ、言い換えるならば、各メモリマットにおいて選
択動作がリセットされて自動的にプリチャージ動作に入
り上記クローズ状態にされる機能が付加される。

【０１２４】図１４には、この発明に係るＲＡＭモジュ
ールが搭載された半導体集積回路装置の一実施例のブロ
ック図が示されている。同図の各回路ブロックは、公知
の半導体集積回路の製造技術よって単結晶シリコンのよ
うな１個の半導体基板上において形成される。

【０１２５】この実施例の半導体集積回路装置は、３Ｄ
グラフィック処理のようなデータ処理に向けられ、家庭
用ゲーム機におけるグラフィックレンダリングＬＳＩと
して用いることができる。この実施例では、コマンド，
ソース画像用に４Ｍビット、表示、描画用にそれぞれ２
Ｍビットずつ、合計８ＭビットのＳＤＲＡＭ（シンクロ
ナスダイナミック型ＲＡＭ）と約５万ゲートからなる描
画プロセッサ、ＤＭＡ制御回路及びバス制御回路と表示
回路から構成される。

【０１２６】上記ＳＤＲＡＭは、前記実施例のようなＲ
ＡＭモジュールを組み合わせて構成される。例えば、上
記のように約２５６Ｋビットのメモリマットを８個組み
合わせて２Ｍビットからなる表示，描画用のＳＤＲＡＭ
２と３が構成される。また、上記約２５６Ｋビットのメ
モリマットを１６個搭載して約４Ｍビットからなるコマ
ンド，ソース画像用のＳＤＲＡＭ１が構成される。

【０１２７】上記２つのＳＤＲＡＭ１と２は、時間的に
交互に描画用と表示用に切り換えられる。例えば、偶数
フレーム０のときは、２つのＳＤＲＡＭのうち一方のＳ
ＤＲＡＭ１の画像データを読み出して、バス制御と表示
回路を通して外部の表示プロセッサを介してＣＲＴ等の
表示装置のラスタスキャンタイミングに同期した表示デ
ータを出力さているときには、他方のＳＤＲＡＭ２を描
画用として用いて更新すべき画像データの書き込みが行
われる。奇数フレーム１のときは、上記とは逆に２つの
ＳＤＲＡＭのうち他方のＳＤＲＡＭ２の画像データを読
み出して、バス制御と表示回路を通して外部の表示プロ
セッサを介してＣＲＴ等の表示装置のラスタスキャンタ
イミングに同期した表示データを出力さているときに
は、上記一方のＳＤＲＡＭ１を描画用として用いて更新
すべき画像データの書き込みが行われる。

【０１２８】上記のように表示動作と描画動作とを交互
に切り換えて行うことにより、表示フレームに対応した
短い時間を有効に生かして、３Ｄグラフィック画像の描
画と表示を行うことができる。上記のような表示用とし
て用いられるときには、大量のデータを連続して読み出
す必要があるために、バンク当たりのメモリマット数を
２として１回のメモリアクセスにより連続して読み出さ
れるデータ数を多く設定する。これに対して、描画用と
して用いられるときには、上記表示動作期間中において
変更したい部分を高速に書き換えるためにバンク数を多
く設定して、パイプライン処理による高速書き込み動作
とする。この実施例のＲＡＭモジュールでは、前記のよ
うにバンク構成の切り換えが制御信号ＲＦＴＮにより行
えるものであるので、その動作モードに応じた効率のよ
いメモリ動作が行えるようにされる。

【０１２９】このことは、コマンド，ソース画像用のＳ
ＤＲＡＭ１についても同様である。例えば、ゲートプロ
グラム等が格納されたＣＤから読み出されたプログラム
コマンドやソース画像の取り込みには、バンク当たりの
メモリマット数を多くして大量のデータを高速に書き込
むようにし、描画動作のときにはバンク数を多くしてパ
イプライン動作によって必要なデータのみを高速に変更
させることにより、高速な３Ｄグラフィックデータの作
成が可能になるものである。

【０１３０】前記ＲＡＭモジュールの各メモリマットに
設けられたバンクアドレス生成回路を、各ＳＤＲＡＭ１
ないしＳＤＲＡＭ３をアクセスを制御するバス制御回路
の自己認識回路ＩＤＧに利用する。つまり、前記メモリ
マットのバンクアドレスの割り付けと同様に自己認識回
路ＩＤＧの加算回路を直列形態に接続し、それぞれの自
己認識用アドレスを割り付ける。そして、描画プロセッ
サからのＩＤ情報との比較一致によりバス制御回路の選
択を行う。つまり、バス制御回路を通して上記ＳＤＲＡ
Ｍの選択的なメモリアクセスの制御が可能にされる。こ
のように半導体集積回路装置に形成される１チップマイ
クロコンピュータシステム等において、周辺回路のアド
レス割り付けを上記同様な加算回路又は減算回路を利用
した自己認識回路ＩＤＧに利用することができるもので
ある。

【０１３１】前記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 論理回路と混在して搭載されるＲＡＭとして、
複数のワード線と複数のビット線の交点に複数からなる
メモリセルが配置されてなるメモリアレイと、上記ワー
ド線とビット線の選択動作を行うアドレス選択回路とを
含むメモリマットの複数個に対して１つの制御回路を共
通に設ける構成とし、必要な記憶容量に対応してメモリ
マット数を決めるとともに、上記メモリマットに＋１又
は−１の演算動作を行う演算回路を設けてそれを縦列形
態に接続し、初段の演算回路の入力端子にはアドレス設
定用の固定的に形成され又はプログラマブルに形成され
たアドレス信号を供給して上記演算回路に供給された入
力信号又は出力信号を自己に割り当てられたアドレス信
号とし、メモリアクセスの際に入力されたアドレス信号
とを比較回路で一致比較して各メモリマットにおいて上
記一致信号によりアドレス選択動作を活性化させるとい
う構成を採ることにより、各メモリマットを標準化され
たものを用いることができ、ＲＡＭモジュールの設計管
理を簡素化できるという効果が得られる。

【０１３２】（２） 上記メモリマットの数をＲＡＭモ
ジュールとしての必要な記憶容量に対応して任意に設定
することにより、用途に応じた柔軟な対応ができるとい
う効果が得られる。

【０１３３】（３） 上記メモリアレイとして、マトリ
ックス配置されたダイナミック型メモリセル、上記メモ
リセルが接続されたビット線に読み出されたメモリセル
の記憶情報を読み出して増幅して、メモリセルの記憶電
荷をもとの状態に戻すセンスアンプ、上記ビット線の電
位をプリチャージさせるプリチャージ回路及びビット線
を上記複数のメモリマットに対して共通にされるグロー
バルビット線に接続させるカラムスイッチからなるＤＲ
ＡＭ回路を利用することにより、高集積化と大記憶容量
化が可能になるという効果が得られる。

【０１３４】（４） 上記メモリマットは、それぞれの
メモリマットに独立に割り当てられた２進情報からなる
バンクアドレス情報と、入力されたバンクアドレス情報
とをそれぞれ一致比較を行う第１と第２の判定回路を設
け、上記第１の判定結果により上記ワード線の選択動作
に用いられるＸ系のアドレス信号又はそのデコード結果
を有効にし、上記第２の判定結果により上記ビット線の
選択動作に用いられるＹ系のアドレス信号又はそのデコ
ード結果を有効にするとともに、上記第１の判定回路に
対して同時動作させるメモリマット数に対応したアドレ
ス情報のビットを強制的に一致状態にさせることにより
バンク構成の切り換えが可能になるという効果が得られ
る。

【０１３５】（５） 上記ワード線を選択するＸ系アド
レス選択回路をＸ系アドレス信号を複数組に分けてプリ
デコートするプリデコード回路と、上記プリデコード信
号を受ける直列形態のＭＯＳＦＥＴを含むＡＮＤ構成の
ロウデコーダで構成し、上記ロウデコーダにより形成さ
れたワード線選択信号を受けてワードドライバでワード
線を選択するようにし、上記第１の判定回路により形成
された判定結果により上記プリデコード回路又はロウデ
コーダの動作を制御して選択されたメモリマットのみに
おいてワード線の選択動作を行わせるようにすることに
より、第１の判定結果に従ったメモリマットのロウ系選
択動作の制御が可能になるという効果が得られる。

【０１３６】（６） 上記縦列形態に接続された複数の
メモリマットのうち最終段のメモリマットに対応した上
記演算回路の入力信号又は出力信号と、上記メモリアク
サセスの際に入力されたアドレス信号との大小比較を行
うオーバーフローチェック回路を更に設け、上記オーバ
ーフローチェック回路で検出されたオーバーフロー検出
信号により上記メモリマットからの読み出し信号を増幅
するリードアンプの動作う強制的に停止させるととも
に、上記ＲＡＭモジュールの外部へ送出することによ
り、リードアンプでの無駄な電流消費を抑えるととも
に、動作エラーを未然に防止することができるという効
果が得られる。

【０１３７】（７） 上記制御回路に上記縦列形態に接
続された複数のメモリマットのうち最終段のメモリマッ
トに対応した上記演算回路の出力信号を受けて搭載され
たメモリマット数検出回路を設け、上記メモリマットに
対して共通に供給する制御信号又はタイミング信号を形
成する駆動回路の負荷が上記メモリマット数に無関係に
ほぼ一定になるように調整することにより、タイミング
マージンの拡大を図ることができるという効果が得られ
る。

【０１３８】（８） 上記各メモリマットは上記制御信
号又はタイミング信号の伝達経路にダミー負荷回路を設
け、各メモリマットに対してそれに搭載されたダミー負
荷回路の接続数を制御回路により指定して全体としての
駆動回路の負荷を上記メモリマット数に無関係にほぼ一
定になるように調整することにより、ダミー負荷を各メ
モリマットに分散して配置させるものあるから簡単な構
成によりタイミングマージンの拡大を図ることができる
という効果が得られる。

【０１３９】（９） 上記制御回路と複数からなるメモ
リマットとを一直線上に並べて配置してＲＡＭモジュー
ルを構成し、制御回路から最も遠い位置に配置されたメ
モリマットの上記演算回路を初段回路とし、上記制御回
路に隣接して配置されたメモリマットの上記演算回路が
最終段回路となるように接続して、上記制御回路又は制
御回路側に上記オーバローフローチェック回路を設け、
上記メモリマットからの読み出し信号を増幅するリード
アンプと外部回路にオーバーフロー検出信号を送出させ
る回路とを上記制御回路に搭載することにより、信号の
流れに沿った回路配置が可能となり合理的な回路レイア
ウトにできるという効果が得られる。

【０１４０】（１０） 制御回路と複数からなるメモリ
マットとが一直線上に並べて配置してＲＡＭモジュール
を構成し、制御回路から最も遠い位置に配置されたメモ
リマットの上記演算回路を初段回路とし、上記制御回路
に隣接して配置されたメモリマットの上記演算回路を最
終段回路となるよう接続し、上記制御回路に設けられた
上記メモリマット数検出回路に上記最終段の演算回路の
出力信号を供給することにより、信号の流れに沿った回
路配置が可能となり合理的な回路レイアウトにできると
いう効果が得られる。

【０１４１】（１１） 上記制御回路には、ロウ系とカ
ラム系のアドレス信号を独立して供給するようにし、上
記独立して入力されたロウ系とカラム系のアドレス信号
に対応して各メモリマットに対してロウ系の選択動作と
カラム系の選択動作を行わせることにより、バンク構成
の切り換えに対応した柔軟なメモリ選択動作が可能にな
るという効果が得られる。

【０１４２】（１２） 上記ロウ系とカラム系のアドレ
ス信号は、ＲＡＭモジュールの外部から供給されるクロ
ック信号に同期し、ロウ系及びカラム系の各回路の動作
を指示する制御信号とともに入力し、上記アドレス信号
にはワード線選択される１ないし複数のメモリマットを
指定するアドレス信号も含むようにし、上記ロウ系回路
の動作の指示は、ロウ系選択動作の動作開始と、ロウ系
の選択動作を終了してプリチャージ動作を指示する動作
終了との２種類を設けることにより、複数のメモリバン
クを用いたパイプライン動作等のように任意のタイミン
グでの選択動作を可能にできるという効果が得られる。

【０１４３】（１３） 上記ロウ系回路の動作として、
直前の状態が上記ロウ系選択動作なら以前の動作を終了
させてプリチャージ動作を行い、その後に上記入力され
たアドレス信号に対応したロウ系の選択動作を自動的に
行い、上記直前の状態が上記動作終了状態なら上記入力
されたアドレス信号に対応したロウ系の選択動作を行う
ようにすることにより、使い勝手のよいメモリアクセス
が可能になるという効果が得られる。

【０１４４】（１４） 上記ＲＡＭモジュールにリセッ
ト入力端子を設け、かかるリセット入力端子に所定のリ
セット信号を入力することにより上記ロウ系及びカラム
系の選択動作を強制的に終了させて各メモリマットの選
択回路をプリチャージ状態にするという機能を付加する
ことにより、上記バンク制御方式のもとでの使い勝手を
良くすることができるという効果が得られる。

【０１４５】（１５） 上記ＲＡＭモジュールは、半導
体集積回路装置に電源電圧が供給された状態において、
少なくともメモリセルの情報保持時間を超える長い時間
に渡って各回路の動作に電流が流れ無い状態させられる
というフルスタンバイ状態にする機能を設けることによ
り、半導体集積回路装置の動作に見合った合理的なメモ
リ制御が可能になり、低消費電力化を実現できるという
効果が得られる。

【０１４６】（１６） １つの半導体集積回路装置にお
いて、複数からなる特定の回路機能を持つ回路ブロック
を搭載し、上記回路ブロックにおいて複数ビットからな
るアドレス設定用の入力信号に対して＋１の加算又は−
１の減算動作を行わせる演算回路と、上記演算回路に供
給された入力信号又は出力信号を自己に割り当てられた
アドレス信号として外部アドレス信号との一致比較を判
定する比較回路を設け、上記複数からなる上記回路ブロ
ックにおける演算回路を縦列形態に接続し、初段の回路
ブロックの演算回路の入力端子には固定的なアドレス信
号を供給するととともに、各回路ブロックにおいて上記
一致信号によりその回路ブロックを活性化するようにす
ることによって、半導体集積回路装置に設けられる回路
ブロックのアドレス割り付けを簡単にできるという効果
が得られる。

【０１４７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、１つ
のメモリマットに設けられるメモリアレイの記憶容量
は、種々の実施形態を採ることができる。メモリアレイ
は、その中央部分にセンスアンプ、プリチャージ回路、
及びカラムスイッチを配置し、両側にメモリセルを配置
するというシェアードセンスアンプ方式を採用するもの
であってもよい。ダイナミック型メモリセルが形成され
る半導体領域には、前記のような基板電圧ＶＢＢではな
く回路の接地電位とするものであってもよい。

【０１４８】この場合、ダイナミック型メモリセルにお
けるアドレス選択ＭＯＳＦＥＴでのリーク電流を減らす
ために、言い換えるならば、メモリセルの情報保持特性
を維持するためにビット線のロウレベル電位を回路の接
地電位より高くするといういわゆるＢＳＧ（ブーステッ
ドセンスグランド）方式を採用するものであってもよ
い。また、ビット線の電位を電源電圧に対してアドレス
選択ＭＯＳＦＥＴのしきい値電圧分だけ降圧した電圧と
し、ワード線の選択レベルを電源電圧を用いるようにし
て昇圧回路を省略するものであってもよい。あるいは、
上記両者を組み合わせるものとしてもよい。このように
すると、ＲＡＭモジュールと外部に設けられたＣＭＯＳ
論理回路との素子プロセスの整合性が良くなりその簡素
化が可能になる。

【０１４９】ＲＡＭモジュールに搭載されるメモリマッ
トは、上記のようなダイナミック型メモリセルを用いる
ものの他、スタティック型メモリセルを用いる構成とす
るものであってもよし、あるいは不揮発性メモリ等のセ
ルを用いるものであってもよい。この発明は、ＲＡＭモ
ジュールを搭載した半導体集積回路装置に広く利用でき
る。

【０１５０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、論理回路と混在して搭載さ
れるＲＡＭとして、複数のワード線と複数のビット線の
交点に複数からなるメモリセルが配置されてなるメモリ
アレイと、上記ワード線とビット線の選択動作を行うア
ドレス選択回路とを含むメモリマットの複数個に対して
１つの制御回路を共通に設ける構成とし、必要な記憶容
量に対応してメモリマット数を決めるとともに、上記メ
モリマットに＋１又は−１の演算動作を行う演算回路を
設けてそれを縦列形態に接続し、初段の演算回路の入力
端子にはアドレス設定用の固定的に形成され又はプログ
ラマブルに形成されたアドレス信号を供給して上記演算
回路に供給された入力信号又は出力信号を自己に割り当
てられたアドレス信号とし、メモリアクセスの際に入力
されたアドレス信号とを比較回路で一致比較して各メモ
リマットにおいて上記一致信号によりアドレス選択動作
を活性化させるという構成を採ることにより、各メモリ
マットを標準化されたものを用いることができ、ＲＡＭ
モジュールの設計管理を簡素化できる。

【図面の簡単な説明】

【図１】この発明に係るＲＡＭモジュールの一実施例を
示すブロック図である。

【図２】この発明に係るＲＡＭモジュールにおけるバン
クアドレス設定方式を説明するための概略ブロック図で
ある。

【図３】この発明に係るＲＡＭモジュールにおけるバン
クアドレス設定回路の他の一実施例を説明するための概
略ブロック図である。

【図４】この発明に係るＲＡＭモジュールの他の一実施
例を示す概略ブロック図である。

【図５】この発明に係るバンクアドレス生成回路とバン
クアドレス一致比較回路の一実施例を示す回路図であ
る。

【図６】上記ＲＡＭモジュールのメモリマットにおける
メモリアレイ、ワード線選択回路の一実施例を示す回路
図である。

【図７】上記ＲＡＭモジュールのロウデコーダとそれに
設けられるワードドライバの一実施例を示す具体的回路
図である。

【図８】図３に示した電源回路の一実施例を示すブロッ
ク図である。

【図９】図８のＶＤＨ（昇圧電圧）発生回路の一実施例
を示す回路図である。

【図１０】この発明に係るＲＡＭモジュールの動作の一
例を説明するためのタイミング図である。

【図１１】この発明に係るＲＡＭモジュールの動作の他
の一例を説明するためのタイミング図である。

【図１２】この発明に係るＲＡＭモジュールの動作の他
の一例を説明するためのタイミング図である。

【図１３】この発明に係るＲＡＭモジュールの動作の他
の一例を説明するためのタイミング図である。

【図１４】この発明に係るＲＡＭモジュールが搭載され
た半導体集積回路装置の一実施例を示すブロック図であ
る。

【符号の説明】

ＭＡＲＹ…メモリアレイ、ＳＡ…センスアンプ、ＲＤＥ
Ｃ…ロウデコーダ、ＣＳＷ…カラムスイッチ、ＢＡＧ…
バンクアドレス生成回路、ＢＡＣＰ…バンクアドレス一
致比較回路、ＴＧ…タイミング発生回路、ＣＳＥＬ…カ
ラムセレクタ、ＧＢＤ…グローバルビット線、ＲＷＡｍ
ｐ…リード・ライトアンプ、ＶＣ…電源回路、ＣＯＭＤ
…コマンドデコーダ、ＢＤＶ…バスドライバ、ＯＶＦＣ
…オーバーフローチェック回路、ＷＤ０〜ＷＤｎ…ワー
ドドライバ、Ｑ１〜Ｑ１６…ＭＯＳＦＥＴ、Ｑｍ…アド
レス選択ＭＯＳＦＥＴ、Ｃｓ…記憶キャパシタ、Ｃ１〜
Ｃ８…キャパシタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 裕二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 柳沢 一正 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 均 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 佐藤 潤 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 宮本 崇 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 大塚 真理子 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 中西 悟 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 鮎川 一重 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 渡部 隆夫 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (17)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数のビット線の交点
   に複数からなるメモリセルが配置されてなるメモリアレ
   イと、上記ワード線とビット線の選択動作を行うアドレ
   ス選択回路を含むメモリマットの複数個と、 上記複数個のメモリマットに対して共通に設けられる制
   御回路とを含むＲＡＭモジュールを備えてなり、 上記複数からなるメモリマットは、 複数ビットからなるアドレス設定用の入力信号に対して
   ＋１の加算又は−１の減算動作を行わせる演算回路と、 上記演算回路に供給された入力信号又は出力信号を自己
   に割り当てられたアドレス信号としてメモリアクセスの
   際に入力されたアドレス信号との一致比較を判定する比
   較回路とを更に備え、 上記複数からなるメモリマットの上記演算回路を縦列形
   態に接続し、初段の演算回路の入力端子には固定的に形
   成され又はプログラマブルに形成されたアドレス信号を
   供給し、 各メモリマットにおいて、その一致信号によりアドレス
   選択動作を活性化させるものであることを特徴とする半
   導体集積回路装置。
2. 【請求項２】 上記メモリマットの数は、ＲＡＭモジュ
   ールとしての必要な記憶容量に対応して設定されるもの
   であることを特徴とする請求項１の半導体集積回路装
   置。
3. 【請求項３】 上記メモリセルは、ダイナミック型メモ
   リセルから構成されるものであり、 上記メモリアレイには上記ビット線に読み出されたメモ
   リセルの記憶情報を読み出して増幅して、メモリセルの
   記憶電荷をもとの状態に戻すセンスアンプと、上記ビッ
   ト線の電位をプリチャージさせるプリチャージ回路及び
   ビット線を上記複数のメモリマットに対して共通にされ
   るグローバルビット線に接続させるカラムスイッチが含
   まれるものであることを特徴とする請求項１又は請求項
   ２の半導体集積回路装置。
4. 【請求項４】 上記メモリマットは、それぞれのメモリ
   マットに独立に割り当てられた２進情報からなるバンク
   アドレス情報と、入力されたバンクアドレス情報とをそ
   れぞれ一致比較を行う第１と第２の判定回路と、上記第
   １の判定結果により上記ワード線の選択動作に用いられ
   るＸ系のアドレス信号又はそのデコード結果を有効と
   し、上記第２の判定結果により上記ビット線の選択動作
   に用いられるＹ系のアドレス信号又はそのデコード結果
   を有効とするものであり、 上記制御回路は、上記第１の判定回路に対して同時動作
   させるメモリマット数に対応したアドレス情報のビット
   を強制的に一致状態にさせるバンク設定信号を供給する
   ものであることを特徴とする請求項１、請求項２又は請
   求項３の半導体集積回路装置。
5. 【請求項５】 上記ワード線を選択するＸ系アドレス選
   択回路は、 Ｘ系アドレス信号を複数組に分けてプリデコートするプ
   リデコード回路と、 上記プリデコード信号を受ける直列形態のＭＯＳＦＥＴ
   を含むＡＮＤ構成のロウデコーダと、 上記ロウデコーダにより形成されたワード線選択信号を
   受けてワード線を選択するワードドライバからなり、 上記第１の判定回路により形成された判定結果により上
   記プリデコード回路又はロウデコーダの動作を制御して
   選択されたメモリマットのみにおいてワード線の選択動
   作が行われるようにしてなることを特徴とする請求項４
   の半導体集積回路装置。
6. 【請求項６】 上記縦列形態に接続された複数のメモリ
   マットのうち最終段のメモリマットに対応した上記演算
   回路の入力信号又は出力信号と、上記メモリマットのメ
   モリアクサセスの際に入力されたアドレス信号との大小
   比較を行うオーバーフローチェック回路が更に設けられ
   てなり、 上記オーバーフローチェック回路で検出されたオーバー
   フロー検出信号により上記メモリマットからの読み出し
   信号を増幅するリードアンプの動作を強制的に停止させ
   るとともに、少なくとも上記オーバーフロー検出信号を
   上記ＲＡＭモジュールの外部へ送出してなることを特徴
   とする請求項１の半導体集積回路装置。
7. 【請求項７】 上記制御回路は、上記縦列形態に接続さ
   れた複数のメモリマットのうち最終段のメモリマットに
   対応した上記演算回路の出力信号を受け、搭載されたメ
   モリマット数検出回路を更に備え、 上記メモリマットに対して共通に供給する制御信号又は
   タイミング信号を形成する駆動回路の負荷が上記メモリ
   マット数に無関係にほぼ一定になるように調整してなる
   ことを特徴とする請求項２の半導体集積回路装置。
8. 【請求項８】 上記各メモリマットには上記制御信号又
   はタイミング信号の伝達経路にダミー負荷回路が更に設
   けられてなり、 上記制御回路は、各メモリマットに対してそれに搭載さ
   れたダミー負荷回路の接続数を指定するものであり，上
   記メモリマットは、上記制御回路から指定された制御信
   号によりダミー負荷を選択的に接続され、全体としての
   駆動回路の負荷が上記メモリマット数に無関係にほぼ一
   定になるように調整してなることを特徴とする請求項７
   の半導体集積回路装置。
9. 【請求項９】 上記制御回路には上記制御信号又はタイ
   ミング信号の伝達経路の出力部にダミー負荷回路が更に
   設けられてなり、 上記制御回路は、上記ダミー負荷回路の接続数を搭載さ
   れたメモリマット数の和がメモリマットの最大搭載数の
   場合と同じくなるようにし、全体としての上記制御信号
   又はタイミング信号の駆動回路の負荷が上記メモリマッ
   ト数に無関係にほぼ一定になるように調整してなること
   を特徴とする請求項７の半導体集積回路装置。
10. 【請求項１０】 上記ＲＡＭモジュールは、制御回路と
    複数からなるメモリマットとが一直線上に並べて配置さ
    れ、 制御回路から最も遠い位置に配置されたメモリマットの
    上記演算回路が初段回路とされ、上記制御回路に隣接し
    て配置されたメモリマットの上記演算回路が最終段回路
    となるよう配置され、 上記制御回路又は制御回路側に上記オーバローフローチ
    ェック回路が設けられるとともに、上記メモリマットか
    らの読み出し信号を増幅するリードアンプと外部回路に
    オーバーフロー検出信号を送出させる回路とは、上記制
    御回路に搭載されるものであることを特徴とする請求項
    ６の半導体集積回路装置。
11. 【請求項１１】 上記ＲＡＭモジュールは、制御回路
    と複数からなるメモリマットとが一直線上に並べて配置
    され、 制御回路から最も遠い位置に配置されたメモリマットの
    上記演算回路が初段回路とされ、上記制御回路に隣接し
    て配置されたメモリマットの上記演算回路が最終段回路
    となるよう配置され、上記制御回路に設けられた上記メ
    モリマット数検出回路に上記最終段の演算回路の出力信
    号が供給されるものであることを特徴とする請求項７の
    半導体集積回路装置。
12. 【請求項１２】 上記制御回路には、ロウ系とカラム系
    のアドレス信号が独立して供給され、 上記制御回路は、上記独立して入力されたロウ系とカラ
    ム系のアドレス信号に対応して各メモリマットに対して
    ロウ系の選択動作とカラム系の選択動作を行わせるもの
    であることを特徴とする請求項１の半導体集積回路装
    置。
13. 【請求項１３】 上記ロウ系とカラム系のアドレス信号
    は、ＲＡＭモジュールの外部から供給されるクロック信
    号に同期し、ロウ系及びカラム系の各回路の動作を指示
    する制御信号とともに入力されるものであり、 上記アドレス信号には、ワード線が選択される１ないし
    複数のメモリマットを選択するアドレス信号も含むもの
    であり、 上記ロウ系回路の動作の指示は、ロウ系選択動作の動作
    開始と、ロウ系の選択動作を終了してプリチャージ動作
    を指示する動作終了との２種類を含むものであることを
    特徴とする請求項１２の半導体集積回路装置。
14. 【請求項１４】 上記ロウ系回路の動作は、直前の状態
    が上記ロウ系選択動作なら以前の動作を終了させてプリ
    チャージ動作を行い、その後に上記入力されたアドレス
    信号に対応したロウ系の選択動作を自動的に行い、上記
    直前の状態が上記動作終了状態なら上記入力されたアド
    レス信号に対応したロウ系の選択動作を行うものである
    ことを特徴とする請求項１３の半導体集積回路装置。
15. 【請求項１５】 上記ＲＡＭモジュールは、リセット入
    力端子を持ち、かかるリセット入力端子に所定のリセッ
    ト信号が入力されると上記ロウ系及びカラム系の選択動
    作が強制的に終了され、各メモリマットの選択回路はプ
    リチャージ状態にされるものであることを特徴とする請
    求項１２の半導体集積回路装置。
16. 【請求項１６】 上記ＲＡＭモジュールは、半導体集積
    回路装置に電源電圧が供給された状態において、少なく
    ともメモリセルの情報保持時間を超える長い時間に渡っ
    て各回路の動作に電流が流れ無い状態させられるという
    フルスタンバイ状態を備えるものであることを特徴とす
    る請求項３の半導体集積回路装置。
17. 【請求項１７】 １つの半導体集積回路装置に搭載され
    てなり、 複数からなる特定の回路機能を持つ回路ブロックにそれ
    ぞれ設けられ、複数ビットからなるアドレス設定用の入
    力信号に対して＋１の加算又は−１の減算動作を行わせ
    る演算回路と、 上記演算回路に供給された入力信号又は出力信号を自己
    に割り当てられたアドレス信号としてアドレス信号との
    一致比較を判定する比較回路とを備え、 上記複数からなる上記回路ブロックにおける演算回路を
    縦列形態に接続し、初段の回路ブロックの演算回路の入
    力端子には固定的なアドレス信号を供給するとととも
    に、各回路ブロックにおいて上記一致信号によりその回
    路ブロックを活性化するようにしてなることを特徴とす
    る半導体集積回路装置。