KR100516864B1

KR100516864B1 - 반도체집적회로장치

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Publication number: KR100516864B1
Application number: KR10-1998-0041321A
Authority: KR
Inventors: 도시오 사사키; 유지 다나카; 가즈마사 야나기사와; 히토시 다나카; 쥰 사토; 다카시 미야모토; 마리코 오츠카; 사토루 나카니시; 가즈시게 아유카와; 다카오 와타나베
Original assignee: 가부시끼가이샤 히다치 세이사꾸쇼; 가부시기가이샤 히다치초엘에스아이시스템즈
Priority date: 1997-10-02
Filing date: 1998-10-01
Publication date: 2005-12-09
Also published as: KR19990036749A; MY120457A; EP0907183A3; TW426992B; US6314044B1; EP0907183A2; SG68687A1; JPH11110964A; CN1214516A; JP4039532B2; DE69828234T2; US6091660A; EP0907183B1; CN1175424C; DE69828234D1; US5978305A

Abstract

반도체집적회로장치에 관한 것으로서, 설계나 관리를 간소화하면서 다양한 구성으로 되는 RAM을 구비한 반도체집적회로장치를 제공하기 위해서, 여러개의 매트 및 여러개의 매트에 대해서 공통으로 마련된 제어회로를 포함하고, 여러개의 매트는 각각 메모리어레이, 입력어드레스신호에 대해서 소정값의 가산 또는 감산동작을 실행하고 출력어드레스신호를 형성하는 연산회로 및 입력어드레스신호 및 출력어드레스신호중 어느 한쪽과 상기 여러개의 매트에 대해서 공통으로 부여되는 매트선택신호의 일치/불일치를 판정하는 비교회로를 구비하고, 여러개의 매트에 대응하는 여러개의 연산회로는 종렬형태로 접속되고, 비교회로의 판정결과가 일치인 경우 이 판정을 한 비교회로에 대응하는 매트내의 메모리어레이가 활성화되어 있다.

이와 같은 구성으로 하는 것에 의해서, 어드레스신호와 메모리액세스시에 입력된 어드레스신호를 비교회로에 의해 일치비교해서 각 메모리매트에 있어서 상기 일치신호에 의해 어드레스선택동작을 활성화시키는 구성을 취하는 것에 의해서, 각 메모리매트로서 표준화된 것을 사용할 수 있고 RAM모듈의 설계관리를 간소화할 수 있다는 효과가 얻어진다.

Description

반도체집적회로장치

본 발명은 반도체집적회로장치에 관한 것으로서, 주로 논리회로와 혼재해서 탑재되는 RAM(랜덤 액세스 메모리)에 이용해서 유효한 기술에 관한 것이다.

반도체기술의 진전에 따라 대규모집적회로에 있어서는 부품을 조합하는 프린트기판의 설계와 동일하게 대규모매크로(코어)를 조합하는 방법을 보이고 있다. 디지탈신호처리에 있어서 메모리는 불가결하고, 특히 다이나믹형 RAM은 큰 기억용량이 얻어진다는 특징을 갖는 것이므로 상기와 같은 대규모집적회로에서는 중요한 역할을 하는 것으로 된다.

상기 다이나믹형RAM은 여러개의 뱅크로 분할되어 있고, 리드 또는 라이트동작은 선택된 뱅크에 대해서 실행된다. 이와 같은 뱅크 또는 특정의 영역 등을 선택하는 방법에 대해서는 일본국 특허출원공개공보 특개평9-245474, 특개평2-83895, 특개평4-313886, 특개평9-106684에 기재되어 있다.

본원 발명자들에 있어서는 상기와 같은 대규모집적회로에 탑재되는 RAM으로서 개개의 요구에 따라서 다수종류의 RAM코어를 마련한 것으로서는 그 개발이나 관리가 번거럽고 복잡하게 되어 버리는 것을 고려해서 RAM코어의 표준화를 도모하는 것을 고려하였다. 또, 반도체집적회로에 탑재되는 RAM으로서의 사용상의 편리함을 고려한 신규한 동작제어방법을 고려하였다.

본 발명의 목적은 설계나 관리를 간소화하면서 다양한 구성으로 되는 RAM을 구비한 반도체집적회로장치를 제공하는 것이다. 본 발명의 다른 목적은 내장되는 RAM으로서의 사용상의 편리함의 개선을 도모한 반도체집적회로장치를 제공하는 것이다. 본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해 명확하게 될 것이다.

본 원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 논리회로와 혼재해서 탑재되는 RAM으로서 여러개의 워드선과 여러개의 비트선의 교점에 여러개로 이루어지는 메모리셀이 배치되어 이루어지는 메모리어레이 및 상기 워드선와 비트선의 선택동작을 실행하는 어드레스 선택회로를 포함하는 메모리매트의 여러개에 대해서 1개의 제어회로를 공통으로 마련하는 구성으로 하고, 필요한 기억용량에 대응해서 메모리매트수를 결정함과 동시에 상기 메모리매트에 +1 또는 -1의 연산동작을 실행하는 연산회로를 마련해서 그것을 종렬형태로 접속하고, 초단의 연산회로의 입력단자에는 어드레스 설정용의 고정적으로 형성되고 또는 프로그램가능하게 형성된 어드레스신호를 공급하고 상기 연산회로에 공급된 입력신호 또는 출력신호를 자체(self)에 할당된 어드레스신호로 하고, 메모리액세스시에 입력된 어드레스신호를 비교회로에 의해 일치 비교하고, 각 메모리매트에 있어서 상기 일치신호에 의해 어드레스 선택동작을 활성화시킨다.

도 1에는 본 발명에 관한 RAM모듈의 1실시예의 블럭도가 도시되어 있다. 본 발명에 관한 RAM모듈은 그것에 대해서 라이트나 리드를 실행하는 디지탈처리회로와 함께 1개의 반도체집적회로장치에 형성된다. 상기 RAM모듈 및 디지탈처리회로는 공지의 반도체집적회로의 제조기술에 의해서 단결정 실리콘과 같은 1개의 반도체기판상에 있어서 형성된다.

이 실시예에서는 제어회로와 전원회로가 동일 회로영역에 마련되고, 여러개의 메모리매트에 대해서 공통으로 사용된다. 제어회로는 코멘드 디코더COMD와 어드레스신호나 각종 제어신호를 형성하는 버스드라이버BDV 및 리드·라이트앰프RWAmp로 구성되고, 전원회로VC는 전원전압Vdd와 접지전위Vss를 받아서 내부회로의 동작에 필요한 동작전압을 형성한다. 상기 제어회로 및 전원회로에 대해서 여러개의 메모리매트가 마련된다. 여러개의 메모리매트는 서로 동일 구성으로 되는 것이고 메모리어레이MARY, 센스앰프SA, 로우디코더RDEC 및 컬럼스위치CSW, 뱅크어드레스생성부BAG 및 지정된 뱅크어드레스와의 비교일치를 판정하는 뱅크어드레스 비교기BACP, 타이밍 발생회로TG 및 컬럼셀렉터CSEL로 구성된다.

메모리어레이MARY에 있어서 워드선은 256개로 구성되고, 상보비트선은 1024쌍으로 구성된다. 이것에 의해 메모리어레이 전체로는 약256K비트와 같은 기억용량을 갖게 된다. 컬럼스위치CSW는 상기 1024쌍의 비트선을 128쌍의 글로벌비트선(데이타버스)에 접속한다. 즉, 메모리어레이MARY의 상보비트선을 8조로 분리하고 1/8의 선택동작을 실행시키는 것이다.

제어회로에 있어서 상기 128쌍의 글로벌비트선GBD는 64쌍씩이 2조로 분할되어서 64비트씩의 입출력을 가능하게 할 수 있게 된다. 따라서, 제어회로에 있어서 일부의 컬럼선택기능을 갖도록 해서 64비트(8바이트)단위로의 데이타입출력을 할 수 있는 사용방법도 가능하게 된다. 이 경우, 리드앰프RA는 64개로서 상기 2조의 분할된 글로벌비트선GBD로 공통으로 마련되고, 라이트앰프WA는 128쌍의 상기 글로벌비트선GBD에 대응해서 128개 마련된다.

라이트앰프WA는 8개씩이 1조로 되어 16조 마련된다. 각 조마다 마스크를 할 수 있게 된다. 예를들면, 64비트단위로의 라이트동작시에는 선택상태로 되는 64개의 라이트앰프WA가 동작상태로 되고, 비선택으로 되는 나머지 64비트분의 라이트앰프WA는 출력 하이임피던스상태로 된다. 이것에 의해 128쌍으로 이루어지는 글로벌비트선GBD중 상기 제어회로부에서 선택된 64비트의 글로벌비트선GBD에는 라이신호가 전달되고, 그것에 대응한 절반의 64쌍의 상보비트선에 접속된 메모리셀에 라이트동작이 실행된다. 나머지 절반의 64쌍의 글로벌비트선GBD는 하이임피던스상태로 되므로 컬럼스위치CSW를 거쳐서 접속되어 있는 상보비트선에 접속된 센스앰프SA의 리드신호가 나타나는 것만으로 이러한 상보비트선에 접속된 메모리셀에는 라이트가 실행되지 않는다.

상기와 같은 라이트앰프WA의 동작제어는 선택된 64개의 라이트앰프에도 적용할 수 있다. 즉, 64비트(8바이트)중 라이트앰프WA의 출력은 하이임피던스상태로 하는 것에 의해 특정 바이트에 대해서 라이트를 실행하지 않도록 할 수 있다. 따라서, 라이트동작에 있어서는 최소 1바이트에서 최대 8바이트까지의 범위에서 임의로 바이트의 조합에 의한 라이트동작이 가능하게 된다.

예를들면, RAM모듈의 외부의 논리회로에 있어서는 64비트단위로 데이터를 리드하고 그 데이터처리에 의해서 특정 바이트만의 데이터가 변화한 경우 이러한 변화한 데이터만을 입력하고 그것에 대응한 바이트를 지정한다는 처리에 의해서 라이트가 가능하게 된다. 또는, 상기 64비트의 데이터중 특정 바이트만을 변화시키고자 하는 경우에는 64비트의 데이터를 일단 리드하지 않고 그곳의 데이터를 생성해서 입력하는 것만으로 좋다. 이와 같은 데이터처리는 배경은 그대로이고 그리고자 하는 개소의 화소에만 주목해서 데이터를 작성하는 화상처리에 있어서 편리한 기능으로 되는 것이다. 이와 같은 라이트앰프WA의 마스크기능은 상기와 같이 64개나 되는 라이트앰프WA가 항상 동작하는 것은 않이므로 소비전력을 삭감시킨다는 효과도 있다.

리드앰프RA도 128개 마련해서 리드/라이트동작이 128비트단위로 실행되도록 하고 기본 동작으로서는 128비트단위로의 리드/라이트동작을 가능하게 하면서 라이트동작에 있어서는 상기 라이트앰프WA를 여러조로 분할하여 각 조마다 활성화할 수 있도록 한다는 마스크기능을 마련하도록 하는 것이어도 좋다. 상기와 같이 리드앰프RA도 128개 마련하도록 한 경우에는 제어회로에 공급되는 입출력선DQ는 128비트단위로 실행된다. 제어회로에 셀렉터를 마련하고 상기 128비트단위로의 RAM모듈의 액세스와 상기 64비트단위로의 RAM모듈의 액세스를 전환가능하게 해도 좋다.

이 실시예에서는 뱅크구성에 대응해서 동시에 선택되는 메모리매트의 수를 전환하는 기능이 마련된다. 즉, 탑재된 여러개의 메모리매트의 수가 N이면 최대 뱅크수를 N으로 하고 최소 뱅크수를 2로 해서 2의 누승에 대응한 임의의 범위에서 상기 뱅크수에 반비례해서 1뱅크당의 메모리매트의 수가 결정된다. 예를들면 뱅크수가 N일 때 1뱅크당의 메모리매트는 1로 된다. 뱅크수가 2일 때에는 1뱅크당의 메모리매트수는 N/2로 된다. 뱅크수가 2ⁿ(n은 1보다 큰 정수)이며, 메모리매트수는 N/2ⁿ로 된다. 이와 같은 뱅크구성의 설정은 뱅크어드레스 설정회로BAG와 일치판정회로BACP에 의해 실행된다. 각 메모리매트에는 상기 뱅크어드레스 설정회로에 의해 뱅크어드레스BAD(또는 ID(자기인식)정보)가 할당된다. 상기와 같이 1개의 메모리뱅크가 여러개의 메모리매트로 구성되는 경우, 여러개의 메모리매트에는 공통의 뱅크어드레스가 설정된다.

상기 여러개의 매모리매트중 어느 1개의 메모리매트에서 상기와 같이 128쌍의 단위로의 상보비트선이 선택되어 글로벌비트선GBD에 접속되도록 하기 위해, 상기 1개의 뱅크에 대응한 N개의 메모리매트중 1개의 메모리매트에 있어서 컬럼선택동작이 실행된다. 1개의 메모리매트는 8조의 컬럼스위치를 갖고 있고, 그것에 대응해서 컬럼어드레스의 하위3비트를 디코드해서 상기 8조의 컬럼어드레스 스위치중 1개(128비트)를 선택하는 컬럼디코더가 마련된다. 그리고, N개의 메모리매트로 1개의 메모리뱅크를 구성하는 경우에는 N개의 메모리매트중의 1개의 메모리매트의 컬럼디코더가 컬럼셀렉터CSEL에 의해 선택된다.

1개의 RAM모듈에 있어서 탑재가능한 메모리매트의 최대수는 결정되어 있다. 따라서, 상기 컬럼셀렉터CSEL에는 상기 탑재가능한 메모리매트수에 대응한 선택기능을 갖는 디코드기능을 갖게 해 두고, 컬럼계의 선택동작에 관해서는 뱅크구성과는 관계없이 1개의 메모리매트에 있어서 컬럼스위치가 선택되게 된다. 예를들면, RAM모듈의 최대수가 16개로 했을 때 4비트의 컬럼어드레스를 사용해서 16종류의 선택동작을 실행시키도록 하는 것이다.

따라서, 실질적인 뱅크구성은 다음에 설명하는 바와 같은 로우계의 선택동작의 제어에 의해서 실현된다. 상기 16개의 메모리매트가 마련되어 있는 경우 뱅크수가 2일 때에는 8개씩의 메모리매트에 있어서 로우계회로가 선택(활성화)된다. 그리고, 상기 선택된 8개의 메모리매트중의 1개의 메모리매트가 상기 컬럼셀렉터CSEL에 의해서 선택되어 상기 글로벌비트선GBD에 접속된다.

4비트로 이루어지는 뱅크지정용의 로우계 어드레스신호중 최상위비트만을 유효로 하고 하위3비트를 무효로 해서 상기 8개씩의 메모리매트에 있어서 로우계회로의 선택이 실행된다. 뱅크수를 4로 하고 1뱅크당의 메모리매트수를 4로 하면, 상기 4비트의 어드레스신호중 하위 2비트를 무효로 하고 4개의 메모리매트군을 지정해서 상기와 마찬가지로 선택하고, 그 중 1개의 메모리매트를 상기 컬럼셀렉터CSEL에 의해서 선택한다. 뱅크수를 8로 하고 1뱅크당의 메모리매트수를 2로 하면, 상기 4비트중의 하위1비트를 무효로 하고 2개의 메모리매트군을 지정해서 상기와 마찬가지로 선택하고, 그 중의 1개의 메모리매트를 상기 컬럼셀렉터CSEL에 의해서 선택한다. 그리고, 뱅크수를 16으로 하고 1뱅크당의 메모리매트수를 1로 하기 위해서는 상기 4비트의 어드레스를 사용해서 1개의 메모리매트만 로우계 선택동작을 실행하고 그 메모리매트를 상기 컬럼셀렉터CSEL에 의해서 선택하도록 한다.

이와 같이 RAM모듈내의 각 메모리매트는 기본적으로 각각을 독립해서 선택할 수 있도록 되어 있고, 그 때문에 어드레스신호Add와 동작모드를 지정하는 코멘드Com이 공통의 어드레스, 코멘드버스를 통해서 개개의 메모리매트에 전달된다. 즉, 상기 글로벌비트선GBD와 마찬가지로 탑재되는 메모리매트에 대응해서 어드레스와 코맨드를 전달하는 신호 버스Add, Com은 연장된다.

상기 각 메모리매트에 마련되는 타이밍 발생회로TG는 메모리어레이MARY의 워드선의 선택타이밍, 센스앰프SA의 활성화신호 및 상보비트선의 프리챠지 타이밍신호 등의 각종 타이밍신호를 발생시킨다. 다이나믹형RAM에서는 워드선의 선택타이밍과 센스앰프의 활성화 타이밍은 워드선의 선택동작에 의해서 상보비트선에 메모리셀에서 필요한 리드신호가 얻어질때 까지 소요의 시간을 갖고 설정된다. 그리고, 센스앰프의 증폭동작이 종료하는 것을 대기해서 컬럼스위치CSW의 동작타이밍신호가 형성되는 것이다.

이 실시예에서는 상기와 같이 여러개의 메모리매트를 여러조로 분할해서 여러개의 뱅크가 구성된다. 예를들면, 전체의 메모리매트수가 M일 때 1개의 뱅크를 N개의 메모리매트로 구성하면 뱅크수는 M/N으로 된다. 여기에서 상기 뱅크는 1회의 메모리액세스에 의해 독립적으로 리드/라이트할 수 있는 메모리의 크기를 나타낸다. 상기의 실시예의 경우에는 뱅크의 최소는 1매트로 이루어지는 것이고 이 때 뱅크수는 M과 같은 최대로 된다. 이것에 대해서 최소의 뱅크수는 2로 되고 그 때의 뱅크당의 메모리매트의 수는 M/2로 된다. 여기에서 1뱅크를 M매트로 구성하는 것에는 의미가 없다. 즉, 상기와 같이 여러개의 뱅크를 전제로 해서 각각이 독립해서 리드/라이트할 수 있는 점에 각별한 의의가 발생하기 때문이다.

1뱅크당의 메모리매트수가 많다는 것은 1회의 메모리액세스에 의해 리드/라이트할 수 있는 데이타수를 많이 취할 수 있다는 이점을 갖는다. 이것에 대해서 메모리뱅크수가 많다는 것은 각 뱅크를 독립해서 메모리액세스할 수 있는 것을 이용해서 파이프라인 동작을 실행할 수 있게 되고 고속인 리드/라이트가 가능하게 된다. 예를들면, 다아나믹형 메모리셀에 있어서는 미소한 캐패시터에 기억된 기억전하를 센스(감지)해서 리드신호를 얻을때까지 비교적 긴시간을 소비하게 된다. 그래서 여러개의 뱅크를 순차 액세스하는 파이프라인동작을 실행시키는 것에 의해서 최초의 데이터가 출력될 때까지의 수사이클을 제외하고 연속해서 상기 여러개의 뱅크에서 순차 리드데이터를 얻도록 할 수가 있다.

그 자신이 증폭기능을 갖는 스태틱형 메모리셀에 있어서도 대기억용량화 또는 고집적화를 위해서 메모리셀을 구성하는 MOSFET의 콘덕턴스는 작게 형성된다. 이 때문에 메모리셀이 접속된 비트선 또는 데이터선에 리드되는 신호는 비교적 작은 신호레벨로 되고, 그것을 증폭하는 센스앰프가 필요하게 된다. 따라서, 정도의 차는 있지만 이와 같은 스태틱형 메모리셀을 사용한 경우에도 상기와 같이 여러개의 뱅크를 마련하고 그것을 순차 액세스시킨다는 파이프라인동작을 실행시키는 것에 의해 고속 리드를 충분히 기대할 수 있게 된다.

이 실시예에서는 반도체집적회로장치의 설계시에는 그 데이타처리동작에 대응해서 메모리회로인 RAM모듈의 최대기억용량이 결정된다. 즉, RAM모듈에 탑재되는 메모리매트MAT의 수가 결정된다. 그리고, 이러한 메모리매트MAT를 사용하고 그 메모리회로를 사용한 데이타처리의 종별, 즉 메모리회로에 대한 라이트동작과 리드동작에 대응해서 상기 여러 종류의 뱅크구성이 마련된다. 이와 같은 뱅크구성의 전환은 제어회로에 의해서 전환가능하게 된다. 그밖에, 반도체집적회로장치를 휴대용정보기기등과 같이 전지구동되는 경우에 있어서 전지구동되는 경우 또는 전지전압이 저하했을 때 상기 뱅크수를 많이 설정해서 1회의 메모리액세스에 의해 동작되는 메모리매트의 수를 1개와 같이 최소로 해서 피크전류를 저감시켜 저전압영역까지 전지구동할 수 있도록 사용할 수도 있다.

가장 단순한 구성은 제어회로에 있어서 마스터슬라이스방식(master slice system)에 의해 고정적인 신호레벨을 부여하고 RAM모듈에 대해서 뱅크수를 설정하는 것이다. 이와 같은 구성에 의해 1뱅크당 예를들면 N매트로 된다. RAM모듈의 외부의 논리회로부에 레지스터를 마련하고 그곳에 뱅크수를 설정하는 구성으로 하면, 동일 RAM모듈을 사용해서 데이타처리동작에 대응해서 차례대로 뱅크구성을 설정할 수가 있다.

제어회로가 다소 복잡하게 되지만, M개의 메모리매트를 M/2의 2조로 분할하고, 각 조마다 뱅크수를 설정하는 구성으로 해도 좋다. 이 경우도 상기와 같이 고정적으로 설정하는 것과 상기 레지스터 등을 사용해서 그 때마다 설정하는 것으로 해도 좋다. 이 구성에서는 특히 제한되지 않지만 데이타처리중 고속 액세스를 필요로 하는 데이타의 라이트/리드를 실행하는 동작은 상기 뱅크수를 많이 설정한 한쪽의 조를 사용하도록 하고, 일괄해서 대량의 데이타의 라이트와 리드를 실행하는 동작은 상기 뱅크수를 적게 해서 뱅크당의 메모리매트수를 많게 한 다른쪽의 조를 사용하도록 하면 좋다.

도 2에는 본 발명에 관한 RAM모듈에 있어서의 뱅크어드레스 설정회로의 1실시예를 설명하기 위한 개략블럭도가 도시되어 있다. 각 메모리매트는 뱅크어드레스의 설정의 레지스터를 사용한 경우에는 서로 동일한 구성의 것을 사용할 수 있지만, 반면에 전원투입시마다 뱅크어드레스의 설정을 실행하지 않으면 안된다. 마스터슬라이스방식에 의해 라이트가 실행되는 ROM을 사용한 경우에는 전원투입시마다 뱅크구성을 차례대로 설정할 필요는 없지만, 이러한 ROM부분을 뱅크구성에 따라서 ROM의 눈(mesh또는 lattice)이 다르게 형성할 필요가 있어 회로설계를 복잡하게 해 버린다. 즉, 뱅크어드레스설정 부분만을 각 메모리매트에서 공통화할 수 없어 상기와 같이 최대탑재수를 16으로 한 경우에는 16종류의 매크로셀화한 메모리매트를 형성해 두거나 또는 수작업에 의해 마스터 슬라이스에 의한 매트어드레스의 설정을 실행할 필요가 있다.

이 실시예에서는 각 메모리매트에 있어서 동일한 뱅크어드레스 설정회로를 사용하면서 각각이 다른 뱅크어드레스를 자동적으로 설정할 수 있도록 고안하게 된다. 상기 각 메모리매트에 마련되는 뱅크어드레스 설정회로BAG로서 2진의 가산회로(Incriment회로)가 마련된다. 예를들면, 뱅크어드레스(BK-add)가 0∼n으로 이루어지는 n+1개의 메모리매트가 탑재되는 경우 #0∼#n의 메모리매트를 나열해서 배치하고, 각각의 가산회로를 종렬형태로 접속한다. 그리고, 선두의 메모리매트의 4비트로 이루어지는 어드레스입력(CA〈3:0〉)에는 0000와 같은 초기어드레스를 공급한다. 그러면, 선두의 메모리매트의 가산회로는 +1의 가산동작을 실행해서 0001의 가산출력을 형성하고 제2번째의 메모리매트에 전달한다. 이하, 각 메모리매트의 가산회로가 종렬형태로 접속되어 있으므로, 그것을 통과할 때마다 +1의 가산동작이 순차 실행되는 것이기 위해서는 0010, 0011, 0100…와 같이 2진의 어드레스가 형성된다.

이와 같은 구성에 의해 선두 메모리매트에는 0000의 뱅크어드레스가 설정되고, 제2번째의 메모리매트에는 상기 선두의 메모리매트의 가산회로에서 형성된 0001의 어드레스가 할당되고, 제3번째의 메모리매트에는 제2번째의 메모리매트의 가산회로에서 형성된 0010의 어드레스가 할당되고, 제n번째의 메모리매트에 십진법에 의해 제n-1번째의 메모리매트의 가산회로에서 형성된 어드레스가 할당된다. 이 구성에서는 각 메모리매트의 어드레스 설정회로는 동일한 가산회로로 구성할 수 있으므로 동일한 메모리매트를 나열해서 배치하는 것만으로 다른 뱅크어드레스의 설정이 가능하게 된다.

각 메모리매트에 있어서 각각 할당된 뱅크어드레스와 제어회로를 통해서 입력된 뱅크어드레스는 뱅크어드레스 일치비교회로BACP에 의해 비교된다. 이 실시예에서는 상기와 같은 고정의 뱅크어드레스를 사용하면서 다른 뱅크구성을 설정을 할 수 있도록 하고 있으므로, 로우계의 뱅크어드레스ARNB〈3:0〉과 컬럼계의 뱅크어드레스ACNB〈3:0〉이 입력된다. 즉, 뱅크어드레스 비교회로BACP는 2조의 일치비교회로로 이루어지고, 상기 뱅크어드레스 설정회로BAG에서 생성된 뱅크어드레스에 대해서 로우계와 컬럼계로 이루어지는 2종류의 뱅크어드레스ARNB〈3:0〉 및 ACNB〈3:0〉의 일치 비교신호CIC와 CIR이 형성된다.

상기 로우계의 일치비교회로에 있어서 최하위 비트의 판정결과를 무효로 하면, 일치 비교신호CIR은 2개의 뱅크에 대해서 동시에 형성된다. 이것에 대해서, 컬럼계에서 상기와 같이 동시 선택을 실행시키면 상기 글로벌비트선GBL에 있어서 동시선택된 여러개의 메모리매트의 상보비트선이 동시선택되어 버린다라는 문제가 발생해 버리기 때문에, 상기에서 설명한 바와 같이 컬럼계의 일치 비교신호CIC는 메모리매트에 할당된 뱅크어드레스마다 1개가 형성된다. 이것에 대해서 상기에서 설명한 바와 같이 로우계의 선택동작에 있어서는 여러개의 메모리매트에 있어서 각각 워드선이 선택될 뿐이므로 아무런 문제도 발생하지 않을 뿐만 아니라 여러개의 메모리매트에 있어서 동시에 워드선이 선택상태로 되어 메모리셀의 기억정보가 센스앰프SA에 의해서 증폭되고 있으므로 컬럼계의 선택동작의 전환만으로 대량의 데이타를 고속으로 직렬로 입출력시킬 수 있게 된다. 즉, 컬럼어드레스의 갱신에 의해서 각 메모리매트에서 최대1024비트의 기억용량이 리드되고, 1개의 메모리뱅크가 N개의 메모리매트로 구성되어 있는 경우에는 최대 N×1024비트나 되는 대량의 데이타의 입출력이 가능하게 된다.

RAM모듈에 있어서 탑재되는 메모리매트의 수는 임의이다. 그러므로, 예를들면 상기와 같이 4비트의 뱅크어드레스에 의해 최대16개의 메모리매트를 탑재한 경우에는 문제없지만, 예를들면 그것보다 적은 수의 메모리매트밖에 탑재하지 않은 경우에는 존재하지 않는 뱅크어드레스를 잘못해서 지정하면 존재하지 않는 메모리매트를 지정하게 되고 글로벌비트선GBL은 동일한 프리챠지신호 상태로 되어 그것을 받는 리드앰프RA에는 불필요한 또는 과대한 전류가 흘러버리는 것 및 시스템측에 있어서 무의미한 데이타를 유효한 데이타로서 취급할 우려가 있어 프로그램 폭주 등의 에러가 발생할 우려가 있다.

이 실시예에서는 최종단의 메모리매트의 가산회로로 형성된 뱅크어드레스를 오버플로(overflow)체크회로에 공급하고, 거기에서 대소비교를 실행하는 것에 의해 존재하지 않는 뱅크어드레스로의 액세스를 검출하면 RAM모듈내에서는 제어회로에 있어서 상기 리드앰프의 동작을 금지시키고 RAM모듈에 대해서 리드하고 라이트를 지시하는 논리회로부에는 제어회로를 거쳐서 뱅크지정에러를 알리는 기능이 부가된다.

도 3의 (a)∼(c)에는 본 발명에 관한 RAM모듈에 있어서의 뱅크어드레스 설정회로의 다른 1실시예를 설명하기 위한 개략블럭도가 도시되어 있다. 도 3의(a)∼(c)에 도시된 RAM모듈의 구성은 상기 도 1 또는 도 2의 RAM모듈과 마찬가지로 우측에 제어회로가 배치되고 동일 구성으로 된 메모리매트가 여러개가 나열해서 배치된다.

도 3의 (a)의 구성에서는 제어회로에 의해 최초의 뱅크어드레스를 고정적 또는 프로그램가능하게 임의의 값k로 설정할 수 있도록 하고 있다. 즉, 0번째의 메모리매트에 대해서 (매트어드레스)k로 설정하고, 이것을 기준으로 해서 0번째의 메모리매트의 상기 가산회로에 의해 k+1의 뱅크어드레스를 생성해서 1번째의 메모리매트의 뱅크어드레스로서 공급하고, 이하 마찬가지로 k+2, k+3…과 같이 제k+n번째까지 순차로 설정하는 것이다. 신호AC는 메모리액세스시에 입력되는 외부 뱅크어드레스이다.

도 3의 (b)의 구성에서는 제어회로에서 가장 먼 위치에 있는 n-1번째의 메모리매트에 대해서 접지전위GND의 뱅크어드레스 즉 상기와 같이 4비트로 지정하는 경우에는 0000의 어드레스를 설정하고, 상기 도 2의 실시예와는 역방향으로 +1씩 증가하는 뱅크어드레스를 설정하는 것이다. 이 구성에서는 제어회로에 인접해서 배치되는 0번째의 메모리매트가 가장 큰 뱅크어드레스(매트어드레스)가 지정되고 상기 오버플로체크회로OVFC를 제어회로에 배치시킬 수가 있고 오버플로 검출신호를 전달하기 위한 배선의 배치(routing)가 없어 회로 레이아웃을 합리적으로 실행할 수가 있다.

도 3의 (c)의 구성에서는 제어회로에서 가장 먼 위치에 있는 n-1번째의 메모리매트에 대해서 접지전위GND의 뱅크어드레스 즉 상기와 같이 4비트로 지정하는 경우에는 0000의 어드레스를 설정하고 상기와 같이 제어회로에 인접해서 배치되는 0번째의 메모리매트가 가장 큰 뱅크어드레스(매트어드레스)가 지정되고 상기 오버플로체크회로OVFC를 제어회로에 배치시킨다.

특히 제한되지 않지만 각 메모리매트에 있어서 지정된 뱅크어드레스는 인버터회로에 의해 반전되고 외부 뱅크어드레스AC와의 비교가 실행된다. 이것에 의해 예를들면 16개의 메모리매트가 탑재되어 있는 경우 상기 뱅크어드레스 설정회로에서는 제16번째의 메모리매트에 0000의 뱅크어드레스가 할당되지만, 그 반전신호와의 비교를 실행하도록 하는 것에 의해 1111으로서의 어드레스가 할당된 것으로 된다. 제15번째의 메모리매트에는 0001이 입력되지만, 비교회로에서는 1110를 비교하게 된다. 이하 마찬가지로 비교회로에서 비교되는 뱅크어드레스는 순차 -1씩 감소된 제어회로에 인접해서 배치되는 제0번째의 메모리매트에서는 1111의 반전신호0000과 비교되게 되고 실질적인 뱅크어드레스가 십진법에 의해 0∼n-1과 같이 할당되면 등가로 된다.

단, 메모리매트수가 상기와 같이 최대수(16개)이하 예를들면 8개일 때에는 상기 제어회로에 인접해서 배치되는 메모리매트의 등가적인 뱅크어드레스는 0이 아니라 0111(십진법의 7)로 되는 것이다. 상기 각 메모리매트에 마련되는 뱅크어드레스 생성회로로서의 가산회로는 감산회로로 치환하는 것이라도 좋다. 즉, 상기 뱅크어드레스 또는 매트어드레스는 동일한 것이 없도록 설정하면 좋으므로, 메모리매트마다 1씩 증가 또는 감소시키도록 해서 서로 다른 뱅크어드레스가 할당되면 좋은 것이다.

도 4의 (a)∼(c)에는 본 발명에 관한 RAM모듈의 다른 1실시예의 개략블럭도가 도시되어 있다. 이 실시예의 RAM모듈은 필요한 기억용량에 대응해서 메모리매트의 수가 다르게 마련된다. 즉, 다른 수의 메모리매트에 따라서 제어회로를 공통화하고 있으므로, 제어회로에서 본 경우의 부하가 기억용량에 대응해서 다르다. 예를들면, 어드레스신호나 코멘드를 공급하는 드라이버나 메모리매트에 대해 공통으로 공급되는 클럭신호CKR은 메모리매트수가 증대하는 것에 대응해서 부하가 무겁게 되어 버린다.

상기 부하의 경중에 대응해서 신호전달 속도가 변하고, 결과로서 메모리 액세스로 소요되는 시간이 다른 것으로 되어 타이밍 조정을 위해서 시간마진을 많이 설정할 필요가 있다. 이 실시예에서는 상기와 같은 메모리매트의 뱅크어드레스 설정회로에서는 상기 최종단으로 된 가산회로의 출력신호 바꾸어말하면 상기 오버플로체크회로OVFC에 입력되는 뱅크어드레스를 해독하는 것에 의해 탑재된 메모리매트수를 알 수가 있다. 이것을 이용해서 제어회로에서는 최대탑재수의 메모리매트에 대응한 부하구동능력을 갖게 해 두고 이러한 최대탑재수의 메모리매트의 조건으로 각종 타이밍 조정을 설정해서 회로를 형성하도록 하고 제어회로측의 표준화를 도모하도록 한다.

상기 제어회로 또는 각 메모리매트에 있어서는 더미부하회로가 탑재된다. 더미부하회로는 특히 제어되지 않지만, MOS게이트용량 등으로 이루어지는 부하회로로 구성되어 있고 상기 어드레스버스, 코멘드버스 또는 클럭신호CKR 등의 신호전달 경로에 대해서 스위치MOSFET 등을 거쳐서 선택적으로 접속가능하게 형성해 두게 된다.

도 4의 (a)와 같이 실제로 탑재된 메모리매트의 수가 BAK#0과 #1과 같이 2개일 때에는 제어회로에 마련된 8개의 더미부하회로를 접속해서 제어회로의 구동회로에서 본 전체로서의 부하를 10으로 되도록 조정한다. 이것에 대해서 도 4의 (b)에 있어서는 상기 더미 부하회로가 각 메모리매트에 분산되어 마련된다. 따라서, 상기와 마찬가지로 실제로 탑재된 메모리매트의 수가 BAK#0과 #1과 같이 2개일 때에는 실장된 BAK#0과 BAK#1에 마련된 더미 부하회로를 접속해서 제어회로에서 본 전체로서의 부하가 10으로 되도록 조정하는 것이다. 이 구성에서는 도 4의 (c)와 같이 탑재된 메모리매트의 수가 BAK#0∼BAK#3과 같이 4개로 증가하면 BAK#0∼BAK#2에 있어서 더미부하를 분산해서 접속시키도록 하고 제어회로에서 본 전체의 부하가 상기와 동일하게 10으로 되도록 설정하는 것이다. 동일 도면에서는 생략되어 있지만, 상기 도 4의 (a)에 도시된 예에 있어서는 BAK#n까지의 최대탑재상태에서 상기 더미부하회로가 제어회로에 접속되지 않고, 상기 도 4의 (b)에 도시된 예에 있어서는 어떠한 BAK#0∼BAK#n에 있어서도 상기 더미 부하회로가 제어회로에 접속되지 않아 제어회로측에서 본 부하가 상기와 마찬가지로 10으로 되도록 조정되는 것이다.

클럭신호에 있어서는 외부에서 공급되는 시스템 클럭신호CLK에 따라서 제어회로에서 사용되는 클럭신호CLKC와 CLKM은 부하의 경중에 따라서 위상 어긋남이 발생하지 않도록 동일 클럭 드라이버이면 부하가 동일하게 10으로 되도록 설정된다. 이것에 대응해서 상기 제어회로에서 각 메모리매트에 공급되는 클럭신호CLKR도 상기 더미 부하회로의 선택적인 접속에 의해서 부하를 동일하게 10으로 조정하는 것이다. 이와 같은 조정에 의해 클럭신호의 동기화가 도모되고, 클럭신호의 스큐(skew)를 고려한 타이밍마진의 설정을 필요최소한으로 할 수 있고, 결과로서 동작주파수의 고속화가 가능하게 되는 것이다.

이 실시예에서는 상기와 같이 뱅크구성의 전환이 가능하게 된다. 즉, 로우계의 선택동작에 있어서 1개의 메모리매트밖에 동작하지 않는 경우와 2개 이상의 메모리매트를 동시에 동작시키는 경우가 있다. 이와 같이, 여러개의 메모리매트를 동시에 동작시키는 것에 의해 제어회로에서 본 부하가 다르고, 그 결과로서 신호전달속도에 영향이 발생하면 상기 뱅크지정정보에 따라서 상기와 마찬가지로 더미부하회로의 전환을 실행하도록 해서 상기 신호전달속도를 뱅크전환과는 관계없이 일정하게 조정하도록 할 수도 있다.

도 5에는 상기 뱅크어드레스 생성회로와 뱅크어드레스 일치비교회로의 1실시예의 회로도가 도시되어 있다. 상기 뱅크어드레스 생성회로는 +1의 가산회로로 구성되고, 입력된 4비트로 이루어지는 뱅크어드레스CAR〈0〉, CAR〈1〉, CAR〈2〉, CAR〈3〉을 자체의 뱅크어드레스로서 폐치함과 동시에 그것에 +1의 가산동작을 실행해서 4비트로 이루어지는 다음단의 뱅크어드레스CAR〈0〉, CAR〈1〉, CAR〈2〉, CAR〈3〉을 생성한다.

가산회로는 다음과 같은 각 회로로 구성된다. 최하위비트의 출력신호CAR〈0〉은 최하위 비트째의 입력신호CAR〈0〉을 인버터회로에 의해 반전시키는 것에 의해 형성된다. 제2위 비트째의 출력신호CAR〈1〉은 입력된 최하위 비트CAR〈0〉과 제2위비트CAR〈1〉을 받는 배타적 논리합회로에 의해 형성된다. 제3위비트째의 출력신호CAR〈2〉는 상기 입력된 최하위비트CAR〈0〉과 제2위비트CAR〈1〉의 난드(NAND)출력과 제3위 비트CAR〈2〉의 반전신호를 받는 배타적 논리합회로에 의해 형성된다. 그리고, 최하위 비트째의 출력신호CAR〈3〉은 상기 입력된 최하위비트CAR〈0〉과 제2위비트CAR〈1〉에 의한 난드(NAND)출력 및 상기 제3위비트CAR〈2〉의 반전신호와 노아(NOR)출력을 형성하고, 그것과 최상위비트째의 입력신호CAR〈3〉을 배타적 논리합회로에 의해 공급해서 형성된다.

뱅크어드레스 일치비교회로는 컬럼계와 로우계의 2종류가 마련된다. 즉, 컬럼계의 뱅크어드레스 일치비교회로는 상기 입력된 4비트로 이루어지는 뱅크어드레스CAR〈0〉, CAR〈1〉, CAR〈2〉, CAR〈3〉과 메모리액세스시에 지정된 컬럼계의 뱅크어드레스ACNB〈0〉, ACNB〈1〉, ACNB〈2〉, ACNB〈3〉의 대응하는 비트를 배타적 논리합회로(일치/불일치회로)에 의해 판정하고, 전체 비트의 일치신호를 난드게이트회로와 노아게이트회로에 의해 인출하도록 하는 것이다.

상기와 마찬가지로 로우계의 뱅크어드레스 일치비교회로도 상기 입력된 4비트로 이루어지는 뱅크어드레스CAR〈0〉, CAR〈1〉, CAR〈2〉, CAR〈3〉과 메모리액세스시에 지정된 로우계의 뱅크어드레스ARNB〈0〉, ARNB〈1〉, ARNB〈2〉, ARNB〈3〉의 대응하는 비트를 배타적 논리합회로(일치/불일치회로)에 의해 판정하고, 전체 비트의 일치신호를 난드게이트회로에 의해 인출하도록 하는 것이다.

이 실시예에 있어서 로우계의 선택동작을 상기와 같이 1뱅크당 여러개의 메모리매트로 구성되는 전환을 가능하게 하기 위해서, 최하위비트CAR〈0〉과 ARNB〈0〉에 대응한 배타적 논리합회로의 출력에 노아게이트회로를 마련하고, 이러한 노아게이트회로의 출력신호를 강제적으로 일치신호로 하기 위해서, 그의 입력에는 제어신호RFTN이 공급된다. 이것에 의해, 상기 신호RFTN을 논리1로 하면 로우계에 있어서는 뱅크어드레스의 최하위비트가 0인 경우에도 1인 경우에도 일치신호가 형성되게 되고, 2개의 메모리매트에 대해서 실질적으로 동일한 뱅크어드레스를 설정할 수가 있다.

만약, 1뱅크당 4개의 메모리매트로 구성하는 기능도 부가하면, 상기 제어신호RFTN을 최하위비트CAR〈0〉와 ARNB〈0〉에 대응해서 신호RFTN1을 마련하고, 하위 제2비트CAR〈1〉과 ARNB〈1〉에 대응해서 신호RFTN2를 마련하고, 1뱅크당 2개의 메모리매트로 구성할 때에는 상기 신호RFTN1을 논리1로 설정하고, 1뱅크당 4개의 메모리매트로 구성할 때에는 상기 신호RFTN1과 RFTN2를 논리1로 설정하면 좋다.

도 5의 뱅크어드레스 생성회로 및 뱅크어드레스 일치비교회로는 도 2에 도시된 #0∼#n의 모든 메모리매트에 있어서 모두 동일한 회로로 구성할 수 있다. 그러므로, 메모리매트는 1종류의 매크로셀화된 것을 공통으로 사용할 수 있고, 메모리매트수 및 그의 뱅크구성이 다른 여러 종류의 RAM모듈에 대해서 상기 종류의 매크로셀화된 메모리매트를 사용할 수 있고, 회로설계 및 회로레이아웃의 대폭적인 간략화가 가능하게 되는 것이다.

상기 뱅크어드레스 생성회로 및 뱅크어드레스 일치비교회로는 동일 도면에 도시한 바와 같은 간단한 논리게이트회로로 이루어지고, 특히 뱅크어드레스 생성회로로서의 가산회로는 소위 정적인 신호전달동작밖에 실행하지 않으므로 그의 구동능력은 매우 작아도 좋다. 따라서, 이들의 각 회로를 구성하는 소자는 매우 작게 형성할 수 있으므로 상기 뱅크어드레스 생성용의 각 신호CAR〈0〉∼CAR〈3〉을 전달하는 배선채널 아래의 반도체기판상에 제작할 수 있게 된다. 예를들면, 상기 각 신호CAR〈0〉∼CAR〈3〉을 제3층째의 금속배선층으로 형성하고, 가산회로를 구성하는 각 게이트사이를 접속하는 배선은 그 아래의 제2층째와 제1층째의 금속배선층을 이용해서 형성할 수가 있다.

이것은 상기 뱅크어드레스 일치비교회로에 있어서도 마찬가지로 뱅크어드레스ARNB〈0〉, ARNB〈1〉, ARNB〈2〉, ARNB〈3〉 및 ACNB〈0〉, ACNB〈1〉, ACNB〈2〉, ACNB〈3〉이 각각 형성되는 배선채널 아래 및 상기 신호CAR〈0〉∼CAR〈3〉이 형성되는 배선채널 아래의 반도체기판상에 제작할 수 있는 것이다. 이것에 의해 메모리매트를 고집적화해서 형성할 수가 있다.

이 실시예에서는 상기에서 설명한 바와 같이 뱅크어드레스는 2가지 의미를 갖고 있다. 즉, 컬럼계에서 보면 뱅크어드레스는 매트어드레스에 1:1로 대응하고 있다. 이것에 대해서 로우계는 매트어드레스와는 대응하고 있지 않고 뱅크수에 소위 비례해서 증감되게 된다. 즉, 뱅크수가 매트수와 동일할 때에는 상기와 같이 1:1로 대응되지만, 뱅크수가 매트수의 1/2로 되면 그것에 대응해서 뱅크어드레스도 1/2로 감소된다. 구체적으로는, 매트수가 16개인 경우에는 매트어드레스가 16종류로 되지만 로우계에서 보면 뱅크수를 매트수의 1/2인 8개로 저감하면 상기와 같이 로우계의 뱅크어드레스 일치비교동작에 있어서 4비트중의 하위1비트가 무효로 되어 로우계의 뱅크어드레스는 8종류로 감소된다.

이와 같이 메모리매트의 컬럼계의 신호전달 경로를 병렬로 접속하고 컬럼계에 대해서는 뱅크어드레스와 매트어드레스를 1:1로 대응시켜 중복선택을 회피함과 동시에, 로우계에 대해서는 뱅크구성에 대응시켜서 여러개의 메모리매트의 워드선을 동시선택시킨다. 이것에 의해, 뱅크 내에서의 리드나 라이트는 로우계의 어드레스신호를 갱신시켜서 컬럼전환에 의한 연속 액세스에 의해 데이타의 입출력을 고속으로 실행할 수 있도록 할 수 있는 것이다.

도 6에는 상기 메모리매트에 있어서의 메모리어레이MARY, 워드선 선택회로의 1실시예의 회로도가 도시되어 있다. 동일 도면에 있어서는 메모리어레이부에 포함되는 비트선의 등화(equalize) 및 프리챠지회로도 함께 도시되어 있다. 동일 도면의 메모리매트는 상기 뱅크어드레스#0∼#n중의 1개의 뱅크#j가 대표로서 예시적으로 도시되어 있다. 뱅크(메모리매트)#j에 마련되는 여러개의 상보비트선 및 여러개의 워드선중 한쌍의 상보비트선BLm, /BLm과 1개의 비트선BLn, 워드선WL0, WLm, WLm+1, WLn이 대표로서 예시적으로 도시되어 있다.

워드선WL0과 비트선BLm의 교점에 마련된 메모리셀을 예로 들어 설명하면, 어드레스선택MOSFET Qm의 게이트는 워드선에 접속된다. 상기 MOSFET Qm의 한쪽의 소오스, 드레인은 비트선BLm에 접속된다. 상기 MOSFET Qm의 다른쪽의 소오스, 드레인은 기억 캐패시터Cs의 한쪽의 전극인 축적노드Ns에 접속된다. 그리고, 기억 캐패시터Cs의 다른쪽의 전극은 다른 메모리셀의 기억 캐패시터의 다른쪽의 전극과 공통화되어 플레이트전압VPL이 인가된다.

상기와 같은 메모리셀은 워드선과 상보비트선중의 한쪽의 교점에 매트릭스배치된다. 예를들면, 워드선WLm과 그것에 인접하는 워드선WLm+1에 있어서는 워드선WLm과 상보비트선중의 한쪽의 비트선BLm의 교점에 메모리셀이 마련되고, 워드선WLm+1과 상보비트선중의 다른쪽의 비트선/BLm의 교점에 메모리셀이 마련된다. 이와 같이 워드선의 기수와 우수마다 상보비트선의 한쪽과 다른쪽에 교대로 메모리셀을 배치하는 것에 부가해서, 서로 인접하는 2개의 워드선을 한쌍으로 하고 이러한 2개의 워드선마다 각각 마련되는 2개씩의 메모리셀을 상보비트선의 한쪽과 다른쪽에 교대로 배치하도록 해도 좋다.

상기 상보비트선BLm, /BLm에는 등화 및 프리챠지회로를 구성하는 N채널형 MOSFET Q14∼Q16가 마련된다. MOSFET Q14은 상보비트선BLm과 /BLm의 하이레벨과 로우레벨(또는 로우레벨과 하이레벨)을 단락해서 하프(half)전위로 설정한다. MOSFET Q15와 Q16은 상보비트선BLm, /BLm의 상기 단락에 의한 하프전위가 누설전류 등에 의해 변동하는 것을 방지하기 위한 것으로서, 하프프리챠지전압VMP을 상기 상보비트선BLm, /BLm에 공급한다. 이들 MOSGET Q14∼Q16의 게이트는 공통으로 접속되어 프리챠지 및 등화신호BLEQj가 공급된다. 즉, 워드선이 선택레벨에서 비선택레벨로 리셋트된 후에 상기 신호BLEQj가 하이레벨로 변화하고, 상기 MOSFET Q14∼Q16을 온상태로 해서 상보비트선BLm, /BLm의 프리챠지와 등화동작을 실행시킨다.

상기 여러개의 워드선WL0∼WLn에 대응해서 여러개의 워드선 구동회로WD0∼WDn이 마련된다. 도 6에서는 그 중 워드선WLm에 대응한 워드선 구동회로WDm의 구체적회로가 대표로서 예시적으로 도시되어 있다. 상기 워드선 구동회로WDm에는 그의 소오스가 승압전원VDH에 접속된 P채널형 MOSFET Q6과 회로의 접지전위에 소오스가 접속된 N채널형 MOSFET Q7에 의해 구성된 CMOS인버터회로가 사용된다. 상기 MOSFET Q6과 Q7의 드레인이 공통 접속되어 출력단자를 구성하고, 상기 워드선WLm에 접속된다. 상기 MOSFET Q6과 Q7의 게이트는 공통접속되어 입력단자를 구성하고, 로우(X) 디코더RDEC에 의해 형성된 선택신호가 공급된다.

상기 CMOS인버터회로(Q6과 Q7)의 입력단자와 상기 승압전원VDH사이에는 그의 소오스-드레인경로가 접속된 프리챠지용의 P채널형 MOSFET Q9와 비선택래치용의 P채널형 MOSFET Q8이 병렬형태로 마련된다. 상기 비선택래치용의 P채널형 MOSFET Q8의 게이트는 상기 CMOS인버터회로(Q6과 Q7)의 출력단자에 접속된다. 상기 프리챠지용의 P채널형 MOSFET Q9의 게이트에는 프리챠지신호WPH가 공급된다. 이 프리챠지신호WPH를 형성하는 신호발생회로는 상기 승압전원VDH를 동작전압으로 해서 워드선의 선택레벨에 대응한 하이레벨과 회로의 접지전위와 같은 로우레벨의 신호WPH를 형성한다.

상기 MOSFET Q14는 레벨리미터의 MOSFET이다. 도시하지 않은 센스앰프가 전원전압Vdd에 의해 동작하는 경우, 상보비트선BLm 또는 /BLm의 전위의 하이레벨은 전원전압Vdd에 대응한 것으로 되고, 상기 승압전압VDH의 전위는 상기 전원전압Vdd+Vth로 형성된다. 상기 센스앰프가 강압된 내부전압VDL에 의해 동작하는 경우에는 상기 승압전압VDH가 VDL+Vth로 된다. 여기에서 Vth는 어드레스선택MOSFET Qm의 임계값 전압으로서, 센스앰프의 증폭동작에 의해서 증폭된 상보비트선BLm 또는 /BLm의 전원전압Vdd 또는 VDL과 같은 하이레벨의 신호를 레벨 손실없이 캐패시터Cs로 전달하게 된다.

도 7에는 상기 로우디코더RDEC와 그것에 마련되는 워드 드라이버의 1실시예의 구체적 회로도가 도시되어 있다. AX20∼AX27은 3비트로 이루어지는 로우(X)어드레스신호A2∼A4를 프리디코더에 의해 프리디코드해서 형성된 신호이고, AX50∼AX57은 3비트로 이루어지는 로우(X)어드레스신호A5∼A7을 프리디코더에 의해 프리디코드해서 형성된 신호이다. 상기 프리디코드신호AX20∼AX27중 1개가 게이트에 공급된 MOSFET Q3과 상기 프리디코드신호AX50∼AX57중 1개가 게이트에 공급된 MOSFET Q4가 직접형태로 접속되어 상기 로우디코더(RDEC)가 형성되고, 선택타이밍신호XDGB가 공급된다.

상기 로우디코더(RDEC)는 NAND(난드)구성의 다이나믹형 논리회로로 구성되고, 프리챠지신호XDP에 의해 스위치제어되는 P채널형의 프리챠지MOSFET Q1및 비선택레벨의 래치를 실행하는 인버터회로와 P채널형 MOSFET Q2가 마련된다. 상기 프리챠지MOSFET Q1에 의해 하이레벨로 프리챠지된 노드가 상기 MOSFET Q3 및 Q4을 통해서 타이밍신호XDGB의 로우레벨에 의해 디스챠지되는지의 여부에 따라서 선택/비선택의 디코드신호가 형성된다. 특히, 제한되지 않지만 상기 타이밍신호XDGB는 상기 제1판정회로의 판정결과에 따라 발생된다. 그 밖에, 상기 프리디코드신호 또는 후술하는 워드선 선택타이밍신호X0MB∼X3MB의 발생을 상기 제1판정회로의 판정결과에 따라 유효/무효로 하도록 해서 메모리매트의 로우계 선택동작을 제어하는 것이어도 좋다.

상기 인버터회로의 출력신호를 받아서 그의 입력에 하이레벨측의 신호를 귀환시키는 P채널형MOSFET Q2가 마련된다. 이 MOSFET Q2는 프리디코드 출력AX2i와 AX5i에 의해 MOSFET Q3 또는 Q4가 오프상태로 된 디코드출력은 상기 프리챠지MOSFET Q1에 의해 프리챠지된 하이레벨이다. 이 하이베렐은 상기 프리챠지 기간의 종료에 의해 MOSFET Q1이 오프상태로 되고, 상기 프리디코드출력AX2i 또는 AX5i에 의해 MOSFET Q3 또는 Q4가 오프상태로 되기 때문에 플로딩상태로 되고, 커플링이나 누설전류에 의해 하이레벨에서 바람직하지 않게 (undesiredly) 로우레벨의 선택레벨로 될 우려가 발생한다. 그래서, 인버터회로IV1의 로우레벨을 받아 귀환용의 P채널형MOSFET Q2가 온상태로 되어 인버터회로의 입력레벨을 전원전압Vdd로 유지시킨다.

상기 인버터회로의 출력신호는 특히 제한되지 않지만, 4개의 워드선WL0∼WL3에 대응된 선택신호이다. 이와 같은 4개의 워드선WL0∼WL3중에서 하위비트의 로우(X)어드레스신호A0와 A1을 디코드하고, 그것에 선택타이밍신호를 부가한 4종류의 워드선 선택타이밍신호X0MB∼X3MB에 의해 지정된 1개의 워드선이 선택된다.

상기 인버터회로의 출력신호가 하이레벨의 선택레벨일 때 MOSFET Q5가 온상태로 되어 있고, 상기 1개의 워드선 선택타이밍신호X3MB가 하이레벨에서 로우레벨로 변화하면, 상기 승압전원VDH의 전압에 따라 동작하는 P채널형 MOSFET Q6과 N채널형MOSFET Q7로 이루어지는 워드드라이버에 로우레벨의 입력신호가 공급되고, 그의 출력단자에 접속된 워드선WL3을 로우레벨에서 상기 승압전원VDH의 전압에 대응한 하이레벨로 상승시킨다.

상기 인버터회로의 출력신호가 하이레벨의 선택레벨일 때 MOSFET Q5와 함께 다른 MOSFET도 온 상태로 되고 있지만, 상기 워드선 선택타이밍신호X0MB∼X2MB가 하이레벨인 채로 되어 있고, 워드드라이버의 N채널형MOSFET가 온상태로 되어 워드선WL0∼WL2를 로우레벨의 비선택상태인 채로 한다. P채널형 MOSFET Q8은 비선택레벨의 래치용 MOSFET로서, 워드선WL3이 비선택의 로우레벨일 때에 온상태로 되어 상기 워드드라이버의 입력단자를 승압전압VDH로 하고 P채널형MOSFET Q6을 오프상태로 한다. P채널형MOSFET Q9은 프리챠지MOSFET로서 프리챠지신호WPH의 로우레벨에 의해 온상태로 되어 워드드라이버의 입력단자를 상기 서브전원선SVCW의 전압으로 프리챠지한다.

상기 인버터회로의 출력신호가 로우레벨의 비선택레벨일 때 MOSFET Q5를 대표로 하는 MOSFET가 오프상태로 되고 있다. 따라서, 상기 워드선 선택타이밍신호X0MB∼X3MB중의 어느 1개가 하이레벨에서 로우레벨로 변화하더라도, 그것에 응답하지 않고 상기 프리챠지레벨에 대응한 워드선WL0∼WL3의 로우레벨에 의해 P채널형MOSFET Q8이 온상태로 되어 워드드라이버의 입력단자에 승압전원VDH에 대응한 하이레벨을 귀환시킨다라는 래치가 실행되고, 이것에 의해 워드선WL0∼WL3 등의 비선택상태가 유지된다.

용장워드선RWL0에도 상기와 마찬가지인 워드드라이버, 래치용 MOSFET 및 프리챠지MOSFET가 마련된다. 이 용장워드선RWL0은 상기 타이밍신호XDGB와 도시하지 않은 불량어드레스 기억용의 퓨즈회로 및 불량어드레스와 입력된 X어드레스의 비교를 실행하는 어드레스비교회로로 이루어지는 용장회로에 의해 형성된 용장워드선 선택신호XR0B와 동기해서 선택된다. 이 때, 불량어드레스의 비교 일치신호에 의해 정규회로인 프리디코더AX20∼AX27 및 AX50∼AX57 또는 워드선 선택타이밍신호X0MB∼X3MB가 비선택레벨로 되므로, 불량워드선에 대한 선택동작은 실행되지 않는다.

이 실시예의 메모리어레이MARY의 양측에는 상기 도 3의 (a)∼(c)에 도시한 바와 같이 센스앰프SA(프리챠지회로PC)가 마련된다. 상기 워드선WL0∼WL3등과 직교하도록 배치되는 상보비트선의 피치와 센스앰프나 프리챠지회로의 피치를 일치시키기 위해서, 기수번째의 상보비트선과 우수번째의 상보비트선에 대응된 센스앰프가 좌우로 분할되어 있다. 이와 같은 센스앰프SA의 배치에 의해 상보비트선의 2배의 피치로 1개의 센스앰프를 배치할 수 있게 된다.

도 8에는 상기 도 1에 도시한 전원회로VC의 1실시예의 블럭도가 도시되어 있다. 이 실시예의 전원회로VC는 상기 워드선의 선택레벨에 대응한 승압전압VDH, 메모리셀이 형성된 P형 웰영역에 인가될 부전압의 기판전압VBB 및 메모리셀의 기억캐패시터의 공통전극에 인가될 플레이트전압VBMPC(상기 VPL) 및 상보비트선의 프리챠지전압VRM을 형성한다.

상기 승압전압VDH와 기판전압VBB는 챠지펌프회로 이루어지는 VDH발생회로 및 VBB발생회로로 형성된다. 상기 플레이트전압VBMPC와 프리챠지전압VBM은 전원전압Vdd를 실질적으로 1/2로 분압하는 VBM, VBMPC발생회로에 의해 형성된다. 내부회로를 상기 전원전압Vdd를 강압한 전압으로한 경우, 예를들면 상기 전원전압Vdd을 3.3V로 하고 센스앰프나 어드레스 선택회로 등의 주변회로의 동작전압을 2.2V와 같이 강압한 전압VDL로 한 경우 상기 플레이트전압VBMPC와 프리챠지전압VBM은 상기 내부전압VDL/2=1.1V와 같은 전압으로 된다.

상기 전원회로VC는 상기와 같은 RAM모듈에 1개 마련된다. 상기 RAM모듈에 있어서는 뱅크구성에 대응해서 선택되는 메모리매트의 수가 다르게 마련된다. 각 메모리매트에 있어서는 그것이 선택되면 다수의 메모리셀이 접속되는 워드선이 승압전압시킨다. 따라서, 1개의 뱅크에 할당되는 메모리매트의 수가 증가하면, 각 메모리매트마다 1개의 워드선을 선택레벨로 하기 위해 필요한 워드선의 구동전류를 증대한다.

전원회로VC로서 1뱅크당 최대수의 메모리매트의 워드선을 구동시킬 수 있을 정도의 전류공급능력을 설정해 두면 동작상으로는 문제없다. 그러나, 상기 승압전압회로는 챠지펌프회로를 사용해서 전원전압Vdd에 대해 승압된 전압을 형성하는 것으로서, 승압전압을 형성하기 위해 전류를 소비하는 것으로 된다. 따라서, 상기 최대수의 메모리매트수의 워드선을 구동할 수 있도록 한 것에서는 뱅크당의 메모리매트수가 그것 이하인 경우 불필요한 전류소비가 증대해 버린다.

이 실시예에서는 상기 도 5의 실시예와 같이 뱅크당의 메모리매트수를 1과 2로 전환하는 경우 그것에 대응해서 VDH발생회로의 전류공급 능력도 1과 2인 경우와 같이 뱅크구성에 대응해서 전환하도록 하여 저소비전력화를 도모하도록 하는 것이다. 이 실시예에서는 상기와 같은 전류공급능력의 전환에 의해, 챠지펌프회로로 이루어지는 VDH발생회로에 공급되는 펄스CLKPS의 주파수가 변화되게 된다.

상기와 같은 주파수의 전환은 클럭발생회로1과 클럭발생회로2에 의해 실현된다. 즉, 클럭발생회로1은 1/2분주회로로서, 클럭신호CLKRB를 1/2로 분주하고 1/2로 된 주파수신호CLKF를 발생시킨다. 클럭발생회로2는 셀렉터로서, 상기 뱅크구성을 전환하는 제어신호RFTN에 의해 상기 입력된 클럭신호CLKRB와 상기 분주된 클럭신호CLKF중의 어느 1개를 선택해서 출력클럭신호CLKPS를 발생시킨다.

이 클럭발생회로2에서 출력되는 클럭신호CLKPS는 상기 VDH발생회로 및 VBM, VBMPC발생회로에 전달된다. VBB발생회로에는 상기 클럭발생회로1의 분주클럭CLKF가 정상적으로 공급된다. 상기 클럭신호CLKRB는 RAM모듈의 외부에서 공급되는 클럭신호로서, 상기 RAM모듈이 탑재되는 디지탈정보처리회로에 있어서의 시스템 클럭이 유용된다.

이 실시예의 RAM모듈은 종래의 동기(싱크로너스)DRAM 또는 랜버스(lan bus)사양의 DRAM와 같이 상기 클럭신호CLKRB와 동기해서 데이타의 입출력이 실행된다. 그러므로, 컬럼계의 어드레스의 갱신은 상기 클럭신호CLKRB와 동기해서 실행되게 된다. 이와 같은 클럭신호CLKRB에 의한 동기 동작에 의해서 상기에서 설명한 여러개의 뱅크를 사용한 파이프라인동작에 의한 리드/라이트를 간단히 실현할 수 있다.

뱅크구성을 지정하는 제어신호RFTN이 로우레벨(논리0)일 때에는 1개의 뱅크가 1개의 메모리매트에 의해 구성된다. 이와 같은 뱅크구성일 때에는 상기 클럭신호CLKRB의 1사이클에서는 1개의 메모리매트밖에 워드선이 선택되지 않으므로, 상기 클럭발생회로1에 의해 분주된 클럭신호CLKF가 클럭발생회로2에 의해 선택되어 출력된다. 이것에 의해, 상기 VDH발생회로에서는 상기 낮은 주파수로 된 클럭신호CLKF와 동기해서 챠지펌프동작을 실행하고 그것에 맞는 전류공급능력으로 된다. 뱅크구성을 지정하는 제어신호RFTN이 하이레벨(논리1)일 때에는 1개의 뱅크가 2개의 메모리매트에 의해 구성된다. 이와 같은 뱅크구성일 때에는 상기 클럭신호CLKRB의 1사이클에서는 동시에 2개의 메모리매트의 워드선이 선택되게 되므로, 입력된 클럭신호CLKRB가 클럭발생회로(2)에 의해 선택되어 출력된다. 이것에 의해, 상기 VDH발생회로에서는 상기의 경우의 2배의 높은 주파수로 된 클럭신호CLKRB와 동기해서 챠지펌프동작을 실행하고 상기의 약2배의 전류공급능력을 갖게 된다.

이와 같이 뱅크구성에 대응해서 다시말하면 동시에 워드선이 동작되는 메모리매트의 수에 대응해서 VDH발생회로의 전류공급능력이 전화되므로, 그의 소비전류를 필요최소한으로 억제할 수 있다. 이와 같이, 이 실시예의 RAM모듈은 뱅크구성에 대응해서 제어회로에 마련된 메모리매트를 구동하는 클럭신호CLKR 등의 부하도 전환할 수 있도록 되어 있고, 회로의 표준화를 도모하면서 탑재되는 메모리매트수에 대응해서 유연하게 대응시키는 배려가 되는 것이다.

RAM모듈을 탑재한 디지탈정보처리 시스템자체가 비동작상태로 되면, 상기 클럭신호CLKRB가 정지되게 된다. 그러므로, 상기 VDH발생회로, VBB발생회로도 동작이 정지되어 RAM모듈은 실질적으로 전류를 소비하지 않게 된다. 이 경우, 전원전압Vdd을 1/2로 분압하는 회로 또는 상기 강압전압VDL을 형성하는 회로 및 그것을 1/2로 분압하는 회로에서는 직류전류경로를 갖는 것이므로, 상기 RAM모듈을 탑재한 디지탈정보처리시스템자체의 비동작상태에 대응해서 발생된 제어신호MQR에 의해서 상기 직류전류경로가 차단되고, 이러한 VBM, VBMPC발생회로도 비활성상태로 된다.

도 9에는 상기 VDH발생회로의 1실시예의 회로도가 도시되어 있다. 동일 도면에 있어서 각 회로소자에 부가된 회로기호는 도면을 보기 쉽게 하기 위해서 상기 도 6 등에 부가된 회로기호와 일부 중복되어 있지만, 각각은 별개의 회로기능을 갖는 것이다. 또, P채널형MOSFET는 게이트부분에 로우레벨이 액티브레벨인 것을 나타내는 ○을 부여하는 것에 의해 N채널형MOSFET와 구별된다. CMOS회로에서는 N채널형MOSFET를 동일한 P형 웰영역에 형성할 수 있지만, 동일 도면에 있어서 A∼C를 부여한 N채널형MOSFET는 각각 다른 P형 웰영역에 형성되는 것에 의해 전기적으로 분리된다. 따라서, P형 기판상에 깊은 깊이로 N형 웰영역DWLL을 형성하고, 이러한 DWLL내에 P형 웰영역PWELL을 형성해서 상기 N채널형 MOSFET가 형성되는 바와 같은 3중웰구조로 된다.

이 실시예의 VDH발생회로는 저전원전압Vdd하에서 효율좋게 상기 승압전압VDH를 형성하는 연구에 부가해서, 미세화된 MOSFET의 저내압을 고려해서 내부전압이 2Vdd이상으로 되지 않도록 연구되어 있다. 이 실시예에 있어서 승압회로는 2개의 회로가 조합되어 구성된다.

회로LC1은 P채널형MOSFET의 게이트용량을 이용한 캐패시터C1과 그의 구동회로를 구성하는 인버터회로N1에 의해 승압전압을 형성하는 회로이다. 캐패시터C1의 승압측의 노드에는 MOSFET Q1과 Q4가 프리챠지회로서 마련된다. 상기 구동회로를 구성하는 인버터회로N1의 출력신호cb가 로우레벨일 때 상기 MOSFET Q1이나 Q4에 의해서 캐패시터C1에 프리챠지가 실행되고, 상기 출력신호cb가 하이레벨로 변화하면 인버터회로N1에서 출력되는 전원전압Vdd와 같은 하이레벨에 상기 캐패시터C1에서 프리챠지전압이 가산되어 승압전압이 형성된다.

상기 MOSFET Q1은 N채널형MOSFET이지만, 그의 채널영역(P형웰)에 전원전압Vdd와 게이트가 접속되는 통상의 사용방법과는 다르다. 상기 출력신호cb가 로우레벨일 때, MOSFET Q1은 채널영역과 소오스의 PN접합에 의해 프리챠지전류가 공급된다. 단, 상기 MOSFET Q1로 부터는 상기와 같은 PN접합의 순방전압분만큼 레벨손실이 발생하게 되어 효율이 나쁘다. 이 때문에 MOSFET Q4가 이용된다. MOSFET Q4도 기본적으로는 상기 MOSFET Q1과 마찬가지이지만, 게이트에는 캐패시터C2에서 형성된 전원전압Vdd 이상으로 된 승압전압이 인가되는 것에 의해 MOSFET로서 작용하여 온상태로 되고, 실질적으로 전원전압Vdd를 상기 캐패시터C1으로 전달하도록 할 수가 있다.

회로LC2는 2개의 챠지펌프회로를 조합한 승압전압회로로서, 상기 MOSFET Q4의 구동용으로 사용된다. 2개의 캐패시터C2와 C3에는 난드게이트회로, 노아게이트회로 및 인버터회로, 지연회로D2에 의해 비중첩형(non-overlap)의 상보적인 펄스가 공급된다. 상기 캐패시터C2와 C3의 승압측의 노드에는 래치형태로 된 N채널형 MOSFET Q2와 Q3이 마련된다.

캐패시터C2의 입력측 노드가 로우레벨일 때, 캐패시터C3에 의해 승압전압이 형성되어 있고, MOSFET Q2를 온상태로 해서 캐패시터C2에 전원전압Vdd를 전달한다. 이 때, MOSFET Q4의 게이트에도 승압전압이 인가되고 있고, 상기 캐패시터C1로의 프리챠지동작이 실행되고 있다. 상기 캐패시터C3의 입력노드가 로우레벨로 된 후, 상기 캐패시터C2의 입력노드가 하이레벨로 되어 캐패시터C2의 출력측에는 승압전압이 형성된다. 이것에 의해, MOSFET Q3이 온상태로 되고 MOSFET Q2의 게이트-소오스사이를 단락해서 MOSFET Q2를 오프상태로 해서 캐패시터C2의 승압전압이 전원전압Vdd로 빠져나가 버리는 것을 방지함과 동시에 상기 캐패시터C3으로의 프리챠지동작을 실행한다.

회로LC3은 상기 회로LC2와 기본적으로는 동일 회로로 된다. 그것에 의해 제어되는 MOSFET Q5는 상기 회로LC2와 같이 캐패시터C1의 프리챠지동작을 실행하는 것이 아니라 이러한 캐패시터C1에서 형성된 승압전압을 출력시키기 위한 것이다. 따라서, 회로LC2와 LC3은 비중첩형의 상보적인 펄스에 의해 구동된다. 즉, 파형도에 도시한 바와 같이 상기 MOSFET Q4와 Q5의 승압전압을 형성하기 위해서 사용되는 입력측의 펄스신호pc와 신호g는 파형도에 도시한 바와 같이 서로 역상으로서 비중첩형으로 된다. 이 구성에서는 캐패시터C1∼C3에 의해 형성되는 승압전압은 최대라도 전원전압Vdd의 2배로 낮게 억제할 수 있다. 그 때문에 소자의 미세화에 의한 낮은 내압의 MOSFET로 회로를 구성할 수 있는 것이다.

이 실시예에서는 본래의 승압전압을 형성하기 위해 다시말하면, 전원전압Vdd가 낮은 영역에서는 상기 회로LC3과 같은 승압회로만 충분한 승압전압을 얻는 것이 곤란하므로 회로LC4와 C5가 추가된다. 회로LC4는 상기 전원전압Vdd하에서 형성된 펄스신호를 상기 회로LC1∼LC3에 의해 형성된 승압전압에 대응한 전압으로 레벨변환하는 레벨변환회로이다. 즉, 회로LC5는 회로LC3과 같은 전원전압Vdd에 의해 동작하는 것이 아니라 회로LC3에서 형성된 승압전압을 이용해서 챠지펌프동작을 실행하도록 하는 것이다.

이 결과, 회로LC5에서는 캐패시터C6과 C7의 입력측의 노드의 펄스신호의 레벨이 승압회로LC3에서 형성된 승압전압으로 되는 것이므로, MOSFET Q6의 게이트전압을 높게 할 수 있다. 즉, MOSFET Q5는 그의 임계값전압분만큼 레벨손실이 있으므로 상기와 같이 충분한 승압전압을 얻는 것이 곤란하지만, MOSFET Q6의 게이트로는 상기 승압전압VDH을 이용한 경우 보다 높은 전압이 인가되므로 캐패시터C1에서 형성된 전압을 효율좋게 출력승압전압VDH로서 출력시킬 수가 있다.

회로LC3과 LC5는 동시에 동작하는 것이지만, 전원투입직후에는 LC3에 의해 승압전압VDH가 형성되고 어느정도까지 승압전압VDH가 높아지면 LC5의 승압동작이 지배적으로 되고 목표로 되는 승압전압까지 도달시키는 것이다. 동일 도면에서는 생략되어 있지만, 상기 승압전압VDH는 적당한 레벨변환회로에 의해 강압되고 원하는 전압에 대응한 기준전압에 도달했다고 판정되면 클럭신호CK의 공급이 정지되게 된다. 예를들면, 전원전압Vdd를 3.3V로 하고 상기와 같이 내부회로의 동작전압VDL을 2.2V로 강압한 경우 비트선의 하이레벨은 2.2V로 되므로, 그것에 대해서 어드레스선택MOSFET의 실효적인 임계값 전압분을 가산한 3.8V와 같은 승압전압VDH로 설정된다.

이와 같은 챠지펌프회로의 간결적인 동작에 의해서 승압전압VDH를 상기와 같이 워드선의 선택레벨에 대응한 고전압으로 되도록 제어된다. 또, 캐패시터C8은 승압전압VDH를 유지하는 캐패시터이고 MOSFET Q7은 그 기판과 소오스, 드레인의 PN접합을 통해서 전원투입시에 캐패시터C8로의 챠지앰프를 실행하는 MOSFET로서, 상기와 같은 승압동작이 개시되면 오프상태로 되는 것이다.

상기 도 1에 있어서, 입출력 인터페이스부를 설명하면 다음과 같다. 어드레스단자Add는 뱅크(메모리매트)내의 워드선의 선택에 사용되는 AX0∼AX7로 이루어지는 로우어드레스신호, 컬럼선택에 사용되는 AY0∼AY2로 이루어지는 컬럼어드레스신호, AR0∼AR3으로 이루어지는 로우계의 뱅크어드레스를 지정하는 뱅크어드레스신호 및 AC0∼AC3으로 이루어지는 컬럼계의 뱅크어드레스를 지정하는 뱅크어드레스신호로 구성된다.

코멘드단자Com은 마스크클럭을 입력하는 클럭신호CLK, 해당 사이클이 로우계 코멘드입력인 것을 나타내는 제어신호CR, 해당 뱅크를 활성화시킬 것인지 비활성화시킬 것인지를 지시하는 제어신호BA, 해당 사이클이 컬럼계 코멘드입력인 것을 나타내는 제어신호CC 및 리드인지 라이트인지를 지시하는 제어신호RW로 구성된다. 그리고, 특별한 제어신호로서 RAM모듈 내부회로의 동작을 정지시키는 제어신호MQ 및 내부의 레지스터를 초기화하는 제어신호RES가 마련된다. 그 밖에 상기와 같은 바이트단위로의 입출력에 대해서 마스크를 실행하는 제어신호ME0∼7이나 테스트용의 제어단자도 마련되는 것이다.

로우계의 코멘드는 다음과 같다.

[1] 비동작(No Operation)(NOP)

이 코멘드(NOP)는 클럭신호CLK의 상승에 있어서 신호CR의 로우레벨(=“0”)에 의해 지정된다. 이 코멘드는 실행 코멘드는 아니지만 로우계 내부동작은 계속된다.

[2] 뱅크액티브(BA)

이 코멘드(BA)는 클럭신호CLK의 상승에 있어서 신호CR의 하이레벨(=“1”)과 신호BA의 하이레벨(=“1”)에 의해 지정된다. 이 코멘드에 의해 X어드레스신호AX0∼AX7과 로우뱅크어드레스AR0∼AR3이 지정되고, 이러한 로우뱅크어드레스에 의해 지정된 뱅크(메모리매트)가 액티브(활성상태)로 되고, 상기 X어드레스신호AX0∼AX7에 의해 지정된 워드선이 선택상태로 됨과 동시에 센스앰프SA가 활성화된다. 이 코멘드(BA)는 범용의 DRAM에 있어서 /CAS(컬럼어드레스 스토로브)신호가 하이레벨일 때, /RAS(로우어드레스 스토로브)신호의 하강에 상당한다. 즉, 로우계의 선택동작이 실행되고, 지정된 벵크에서는 상기 선택된 워드선의 메모리셀에 대해서 리프레시동작이 실시된다.

[3] 뱅크액티브클로즈(BC)

이 코멘드(BC)는 클럭신호CLK의 상승에 있어서 신호CR의 하이레벨(=“1”)과 신호BA의 로우레벨(=“0”)에 의해 지정된다. 이 코멘드에 의해 X어드레스신호AX0∼AX7은 무시되고, 로우뱅크어드레스AR0∼AR3에 의해 지정된 뱅크에 대해서 프리챠지가 실시된다. 즉, 선택워드선이 비선택상태로 됨과 동시에 센스앰프SA는 비활성화되어 상보비트선이나 센스앰프의 공통소오스선 등이 하프프리챠지전위로 된다.

컬럼계의 코멘드는 다음과 같다.

[4] 비동작(NOP)

이 코멘드(NOP)는 클럭신호CLK의 상승에 있어서 신호CC의 로우레벨(=“0”)에 의해 지정된다. 이 코멘드는 실행 코멘드는 아니지만, 컬럼계 내부동작은 계속된다.

[5] 리드(RD)

이 코멘드(RD)는 클럭신호CLK의 상승에 있어서 신호CC의 하이레벨(=“1”)과 신호RW의 하이레벨(=“1”)에 의해 지정된다. 이 코멘드에 의해 Y어드레스신호AY0∼AY3과 컬럼뱅크어드레스AC0∼AC3이 지정되고, 이러한 로우뱅크어드레스에서 지정된 뱅크(메모리매트)가 액티브로 되고, 상기 Y어드레스신호AY0∼AY3에 의해 지정된 컬럼스위치가 온상태로 되어 상기와 같은 128쌍의 상보비트선을 글로벌비트선GBD에 접속시킴과 동시에 리드앰프RA와 출력버퍼가 활성화된다. 이 코멘드(RD)는 범용의 DRAM에 있어서 /RAS(로우어드레스 스토로브)신호가 로우레벨일 때 및 /CAS(컬럼어드레스 스토로브)신호의 하강시에 있어서 /WE(라이트인에이블)신호가 하이레벨일 때에 상당하고, 신호CME가 하이레벨(=“1”)이면 리드종료후에는 출력버퍼는 하이임피던스상태로 된다. 신호CME가 로우레벨(=“0”)이면 출력버퍼는 동작상태로 되고 다음의 리드신호가 출력될 때 까지 상기 출력동작을 계속한다.

[6] 라이트(WT)

이 코멘드(WT)는 클럭신호CLK의 상승에 있어서 신호CR의 하이레벨(=“1”)와 신호RW의 로우레벨(=“0”)에 의해 지정된다. 이 코멘드에 의해 Y어드레스신호AY0∼AY3과 컬럼뱅크어드레스AC0∼AC3이 지정되고, 이러한 로우뱅크어드레스신호AY0∼AY3에 의해 지정된 뱅크(메모리매트)가 액티브로 되고, 상기 Y어드레스신호AY0∼AY3에 의해 지정된 컬럼스위치가 온상태로 되어 상기와 같은 128쌍의 상보비트선과 글로벌비트선의 GBD에 접속시킴과 동시에 입력버퍼를 활성활해서 라이트 데이타의 페치를 실행함과 동시에 라이트앰프를 활성화해서 라이트동작을 실행한다. 이 코멘드(WT)는 범용의 DRAM에 있어서 /RAS(로우어드레스스토로브)신호가 로우레벨일 때 및 /CAS(컬럼어드레스 스토로브)신호의 하강시에 있어서 WE(라이트인에이블)신호가 로우레벨일 때에 상당한다.

상기 리드 또는 라이트 코멘드에서는 신호BE0∼BE15를 사용해서 입출력데이타의 마크스가 가능하게 된다. 즉, 신호BE0∼BE15에 의해 128비트를 16바이트로 분할하고 바이트단위로의 마크스를 가능하게 하는 것이다. 리드시에 신호BEi(i=0∼15)를 하이레벨(=“1”)로 하면 출력이 로우임피던스로 되어 해당 바이트i의 출력이 가능하게 되고, 신호BEi(i=0∼15)를 로우레벨(=“0”)으로 하면 출력이 하이임피던스로 되어 해당 바이트i의 출력이 마크스된다. 라이트시에 신호BEi(i=0∼15)를 하이레벨(=“1”)로 하면 데이타의 라이트가 실행되고, 신호BEi(i=0∼15)를 로우레벨(=“0”)으로 하면 데이타의 라이트가 실행되지 않고 선택된 메모리셀에서는 이전의 데이타를 유지(리프레시)하게 된다.

도 10에는 본 발명에 관한 RAM모듈의 동작의 1예를 설명하기 위한 타이밍도가 도시되어 있다. 동일 도면에는 래스다운모드(페이지리드)의 예가 도시되어 있다.

클럭CLK의 1사이클째에서는 뱅크액티브코멘드(BA)가 실행된다. 래스다운모드(Ras down mode)는 그 전에 뱅크액티브클로즈(bank active close)(BC)가 실행되지 않는 경우의 동작으로서, 지정된 뱅크(메모리매트)에서는 워드선이 선택되고 센스앰프가 동작상태인 채로 되어 있다. 이 때문에, 이 래스다운모드에서는 자동적으로 해당 뱅크에 대해서 뱅크액티브 클로즈(BC)가 실행된다. 뱅크액티브클러즈(BC)의 실행을 위해 제1 및 제2의 2사이클이 소비된다. 따라서, 상기 뱅크액티브코멘드(BA)는 제3사이클째부터 실행된다. 즉, 클럭신호CLK의 3사이클(3∼5)를 사용해서 상기 지정된 뱅크어드레스의 메모리매트에 있어서 워드선의 선택동작 및 센스앰프의 증폭동작이 실행된다. 상기와 같은 동작시간을 확보하기 위해서 클럭신호CLK의 제2∼제5 사이클은 비동작(NOP)코멘드로 된다.

클럭신호CLK의 6사이클째에 있어서 리드코멘드(RD)가 입력되고 제1번째의 컬럼어드레스#1지정이 되고 2클럭 지연되어 그것에 대응한 리드신호#1이 출력된다. 이 실시예의 동기DRAM에서는 CAS회전대기시간(latency)는 2로 되는 것이다. 즉, 컬럼어드레스를 입력한 후 그것에 대응한 데이타가 출력될 때 까지 2클럭이 소비된다.

페이지모드에서는 상기 신호CC가 하이레벨을 유지하고 클럭신호CLK에 동기해서 다음의 컬럼어드레스AY, AC가 입력되고, 입력된 컬럼어드레스AY, AC에 대응해서 컬럼스위치의 전환이 실행되므로, 클럭신호CLK에 동기한 데이타의 연속리드가 가능하게 된다. 동일 도면에서는 2개의 데이타를 연속해서 리드하는 예를 도시하고 있지만, 1뱅크당 1메모리매트일 때에는 상기와 같이 컬럼스위치는 8조 마련되어 있으므로 최대 8사이클에 걸친 연속 리드가 가능하게 된다. 1뱅크당 2개의 메모리매트가 할당되어 있을 때에는 최대16사이클에 걸친 연속리드가 가능하게 되는 것이다. 또한, 9사이클째에서는 상기 2번째의 데이타#2를 출력시킴과 동시에 상기와 마찬가지의 뱅크액트브(BA)의 코멘드를 발행해서 다음의 로우어드레스의 선택을 실행하도록 하는 것이다.

도 11에는 본 발명에 관한 RAM모듈의 동작의 다른 1예를 설명하기 위한 타이밍도가 도시되어 있다. 동일 도면에는 고속모드(fast mode)(페이지리드)의 예가 도시되어 있다.

이 패스트모드는 그 전에 상기 뱅크액티브클로즈(BC)가 실행되고 있는 것을 전제로 하는 것으로서, 클럭CLK의 1사이클째에서 지정된 뱅크액티브(BA)의 코멘드가 제1사이클째부터, 즉 클럭신호CLK의 3사이클(1∼3)을 사용해서 상기 지정된 뱅크어드레스의 메모리매트에 있어서 워드선의 선택동작 및 센스앰프의 증폭동작이 실행된다. 상기와 같은 동작시간을 확보하기 위해서, 클럭신호CLK의 제2∼제3사이클은 비동작(NOP)코멘드로 된다.

클럭신호CLK의 4사이클째에 있어서 리드코멘드(RD)가 입력된다. 이 코멘드에 있어서 상기와 마찬가지로 제1번째의 컬럼어드레스#1지정되고 2클럭지연되어 그것에 대응한 리드신호#1이 출력된다. 상기와 마찬가지로 페이지모드에서는 상기 신호CC이 하이레벨을 유지하고, 클럭신호CLK와 동기해서 다음의 컬럼어드레스AY, AC이 입력되고, 입력된 컬럼어드레스AY, AC에 대응해서 컬럼스위치의 전환이 실행되므로 클럭신호CLK와 동기해서 데이타의 연속리드가 실행되는 것이다.

동일 도면 도 11에서는 2개의 데이타를 연속해서 리드하는 예를 도시하고 있지만, 1뱅크당 1메모리매트일 때에는 상기와 같이 컬럼스위치는 8조 마련되어 있으므로 최대 8사이클에 걸친 연속리드가 가능하게 된다. 1뱅크당 2개의 메모리매트가 할당되고 있을 때에는 최대 16사이클에 걸친 연속리드가 가능하게 되는 것이다. 고속모드에서는 동일 도면과 같이 2번째의 데이타#2가 출력되면 7사이클째에서 뱅크액티브클로즈(BC)가 입력되고 2사이클을 소비해서 프리챠지동작이 실시된다. 따라서, 다음의 리드를 위한 뱅크액티브코멘드의 입력은 9사이클째로 된다.

상기 래드다운모드에서는 순서 뱅크액티브클로즈(BC) 코멘드를 발행하지 않고 리드 데이타가 존재하는 뱅크를 임의로 지정하는 것만으로 좋으므로 사용하기 편리하지만, 그 반면 뱅크액티브(BA)를 입력한 후 데이타가 출력될 때까지의 시간LA1이 6사이클만큼 소비해 버린다. 이것에 대해서, 고속모드에서는 필요한 데이타의 리드(또는 라이트)가 종료한 후에는 헤당 뱅크에 대해 순서 뱅크액티브클로즈(BC) 코멘드를 발행하는 바와 같은 번거로움은 있지만, 뱅크액티브(BA)를 입력한 후 데이타가 출력될 때 까지의 시간LA2를 4사이클과 같이 고속으로 할 수 있다라는 이점이 발생하는 것이다. 따라서, 상기의 어떤 모드를 사용할 것인지를 데이타의 종류나 데이타처리수순에 대응해서 최적한 것을 선택하도록 할 수 있는 것이다.

도 12에는 본 발명에 관한 RAM모듈의 동작의 다른 1예를 설명하기 위한 타이밍도가 도시되어 있다. 동일 도면에는 래스다운모드(페이지라이트)에서의 예가 도시되어 있다.

기본적으로는 상기 도 10의 페이지리드의 경우와 마찬가지이다. 단, 6사이클째에 입력되는 코멘드가 리드코멘드(RD)로 대신에 라이트코멘드(WT)로 되고, 그것에 대응해서 라이트데이타D가 입력되어 라이트앰프에 의해 메모리셀에 라이트되는 동작으로 변경될 뿐이다.

도 13에는 본 발명에 관한 RAM모듈의 동작의 다른 1예를 설명하기 위한 타이밍도가 도시되어 있다. 동일 도면에는 고속모드(페이지라이트)의 예가 도시되어 있다.

기본적으로는 상기 도 11의 페이지리드와 마찬가지이다. 단, 4사이클째에 입력되는 코멘드가 리드코멘드(RD)에 대신에 라이트코멘드(WT)로 되고, 그것에 대응해서 라이트데이타D가 입력되어 라이트앰프에 의해 메모리셀에 라이트되는 동작으로 변경될 뿐이다.

도 12 및 도 13에서는 2개의 데이타를 연속해서 라이트하는 예를 도시하고 있지만, 1뱅크당 1메모리매트일 때에는 상기와 같이 컬럼스위치는 8조 마련되어 있으므로 최대 8사이클에 걸친 연속라이트가 가능하게 된다. 1뱅크당 2개의 메모리매트가 할당되어 있을 때에는 최대 16사이클에 걸친 연속라이트가 가능하게 된다. 그리고, 상기 신호BEi를 조합하면 바이트단위로의 마스크가 가능하게 되는 것이다. 이와 같은 신호BEi를 사용해서 마스크기능은 상기 리드모드에 있어서도 마찬가지이다.

뱅크제어방식에 있어서 각 뱅크는 서로 독립해서 동작하고 활성/비활성, 리드/라이트는 뱅크마다 실행된다. 동일 뱅크에 대해서 연속해서 뱅크액티브코멘드(BA)을 발행하기 위해서 상기 래스다운모드를 실행하도록 최적인 경우에도 2클럭기간을 둘 필요가 있다. 즉, 이전의 BA코멘드는 이후의 BA코멘드에 따른 래스다운기능에 의해 무효로 된다. 버스충돌의 제약에 의해 여러개의 뱅크에 리드/라이트코멘드을 동시에 발행해서는 안된다. 이와 같은 조건하에서 여러개의 뱅크를 순차 지정해서 파이프라인동작에 의한 연속데이타의 입출력도 가능하게 되는 것이다. 각 뱅크의 제어를 뱅크액티브코멘드(BA)와 뱅크액티브클로즈코멘드(BC)에 의해 실행하는 제어방식은 언뜻보아 번거롭게 생각되지만 임의의 필요한 타이밍에서의 데이타 입출력에 절대적인 효과를 발휘하는 것으로 된다. 즉, 뱅크액티브코멘드(BA)를 발행해 두면 이러한 뱅크는 그 상태를 유지하는 것이고, 필요한 타이밍에 의해 이러한 상기 리드(RD) 또는 라이트(WT)의 코멘드를 발행하면 즉시 데이타 입출력이 가능하므로 여러개의 뱅크를 사용한 파이프라인동작에 유익한 것으로 된다. 이 실시예에서는 데이타처리시간 또는 프리챠지시간 등에 따라 사이클이 여러개 필요하게 되지만, 고속으로 동작시키기 위한 것이고 저속에 의한 동작인 경우에는 이것에 한정되는 것은 아니다.

이 실시예에서는 다이나믹형 메모리셀을 사용하는 것이지만, 리프레시전용의 코멘드를 갖지 않고 RAM모듈에 있어서 리프레시제어회로도 갖지 않는다. 그 이유은 RAM모듈자체의 메모리매트수를 기억용량에 따라서 설정하는 것 및 RAM모듈자체를 여러개 탑재하는 경우를 고려한 것이다. 즉, RAM모듈에 리프레시제어회를 마련하면 여러개의 RAM모듈을 탑재하는 경우에는 리프레시제어회로가 중복해서 반도체집적회로장치에 마련되게 되어 낭비가 발생할 우려가 있기 때문이다.

이 실시예에서는 RAM모듈의 외부에 리프레시제어회로를 마련하는 구성으로 한다. 이 구성에 의해 여러개의 RAM모듈이 탑재된 경우에 있어서도 리프레시제어회로를 공통화할 수 있다. 또, RAM모듈에 있어서는 상기와 같이 로우계 선택동작과 컬럼계 선택동작이 독립해서 실행되므로 리프레시제어회로에 의해 리프레시어드레스, 뱅크액티브코멘드(BA) 및 뱅크액티브글로벌코멘드(BC)를 발행하도록 해서 리프레시동작을 실행시키도록 하면 좋다.

이 실시예의 RAM모듈은 그것이 탑재된 반도체집적회로장치가 전원전압이 공급된 상태에서 아무런 동작을 실행하지 않는 대기상태로 되면, 리프레시동작을 포함해서 일절의 회로동작이 정지되고 전류가 흐르지 않는 풀스탠바이(full standby) 또는 수퍼스탠바이(super standby) 모드를 갖는다. 이와 같은 모드설정을 위해 상기 제어신호MQ가 이용된다. 신호MQ를 활성화시키면 RAM모듈은 상기 전원회로VC를 구성하는 챠지펌프회로 및 하프프리쟈지전압이나 프레이트전압을 형성하는 분압회로도 직류전류가 흐르지 않게 된다. 따라서, 유지하자 하는 기억데이타가 존재하면 스태틱형 RAM을 탑재해 두어 상기 풀스탠바이 또는 수퍼스탠바이모드의 직전에 상기 스태틱형 RAM에 상기 다이나믹형RAM의 기억데이타를 퇴피(save)시키도록 하면 좋다.

이 실시예의 RAM모듈에 있어서는 상기와 같이 컬럼계와 로우계의 선택동작이 각 뱅크마다 독립해서 실행되는 것이다. 즉, 상기와 같이 뱅크액티브클로즈(BC)를 발행하지 않는 한, 그 메모리뱅크는 액티브상태를 유지하는 것으로 된다. 그래서, 액티브상태인지를 조사해서 순차 그 뱅크를 지정해서 상기 뱅크액티브클로즈(BC)를 발행하는 것은 번거로우므로 리셋트기능이 부가된다. 즉, 상기 제어신호RES를 액티브로 하면 동작상태를 유지하고 있는 레지스터가 리셋트되고 다시말하면 각 메모리매트에 있어서 선택동작이 리셋트되어 자동적으로 프리챠지동작으로 들어가 상기 클로즈상태로 되는 기능이 부가된다.

도 14에는 본 발명에 관한 RAM모듈이 탑재된 반도체집적회로장치의 1실시예의 블럭도가 도시되어 있다. 동일 도면의 각 회로의 블럭은 공지의 반도체집적회로의 제조기술에서 단결정실리콘과 같은 1개의 반도체기판상에 있어서 형성된다.

이 실시예의 반도체집적회로장치는 3D그래픽처리와 같은 데이타처리용으로서, 가정용 게임기에 있어서의 그래픽렌더링(graphic rendering)LSI로서 사용할 수 있다. 이 실시예에서는 코멘드, 소오스화상용으로 4M비트, 표시, 묘화용으로 각각 2M비트씩 합계8M비트의 SDRAM(동기다이나믹형 RAM), 약 5만게이트로 이루어지는 묘화프로세서, DMA제어회로, 버스제어회로 및 표시회로로 구성된다.

상기 SDRAM은 상기 실시예와 같은 RAM모듈을 조합해서 구성된다. 예를들면, 상기와 같이 약256K비트의 메모리매트를 8개 조합해서 2M비트로 이루어지는 표시, 묘화용의 SDRAM2와 SDRAM3이 구성된다. 또, 상기 약256K비트의 메모리매트를 16개 탑재해서 약4M비트로 이루어지는 코멘드, 소오스화상용의 SDRAM1이 구성된다.

상기 2개의 SDRAM1과 SDRAM2는 시간적으로 교대로 묘화용과 표시용으로 전환된다. 예를들면, 우수프레임0일 때는 2개의 SDRAM중 한쪽의 SDRAM1의 화상데이타를 리드하고, 버스제어와 표시회로를 통해 외부의 표시프로세서를 거쳐서 CRT 등의 표시장치의 래스터스캔(raster scan)타이밍과 동기한 표시데이타를 출력시키고 있을 때에는 다른쪽의 SDRAM2를 묘화용으로서 사용해서 갱신할 화상데이타의 라이트가 실행된다. 기수프레임(1)일 때는 상기와는 반대로 2개의 SDRAM중 다른쪽의 SDRAM2의 화상데이타를 리드하고, 버스제어와 표시회로를 통해 외부의 표시프로세서를 거쳐 CRT 등의 표시장치의 래스터스캔타이밍으로 동기한 표시데이타가 출력시킬 때에는 상기 한쪽의 SDRAM1을 묘화용으로서 사용해서 갱신할 화상데이타의 라이트가 실행된다.

상기와 같이 표시동작과 묘화동작을 교대로 전환해서 실행하는 것에 의해, 표시프레임에 대응한 짧은 시간을 유효하게 활용하여 3D그래픽화상의 묘화와 표시를 실행할 수 있다. 상기와 같은 표시용으로서 사용될 때에는 대량의 데이타를 연속해서 리드할 필요가 있으므로, 뱅크당의 메모리매트수를 2로 해서 1회의 메모리액세스에 의해 연속해서 리드되는 데이타수를 많이 설정한다. 이것에 대해서 묘화용으로서 사용될 때에는 상기 표시동작기간중에 있어서 변경하고자하는 부분을 고속으로 리라이트(renew)하기 위해 뱅크수를 많이 설정하고, 이것에 의해 파이프라인처리에 의한 고속라이트동작으로 된다. 이 실시예의 RAM모듈에서는 상기와 같이 뱅크구성의 전환을 제어신호RFTN에 의해 실행할 수 있는 것이므로, 그의 동작모드에 따른 효율 높은 메모리동작이 실행할 수 있게 된다.

이것은 코멘드, 소오스화상용의 SDRAM1에 대해서도 마찬가지이다.

예를들면, 게이트프로그램등이 저장된 CD에서 리드된 프로그램코멘드나 소오스화상의 포착(capture)을 위해서는 뱅크당의 메모리매트수를 많게 해서 대량의 데이타를 고속으로 라이트하도록 하고, 묘화동작시에는 뱅크수를 많게 해서 파이프라인동작에 의해서 필요한 데이타만을 고속으로 변경시키는 것에 의해 고속인 3D그래픽데이타의 작성이 가능하게 되는 것이다.

상기 RAM모듈의 각 메모리매트에 마련된 뱅크어드레스의 생성회로를 가 SDRAM1∼SDRAM3의 액세스를 제어하는 버스제어회로의 자기인식회로IDG에 이용한다. 즉, 상기 메모리매트의 뱅크어드레스의 할당과 마찬가지로 자기인식회로IDG의 가산회로를 직렬형태로 접속하고, 각각의 자기인식용 어드레스를 할당한다. 그리고, 묘화프로세서로부터의 ID정보와의 비교일치에 의해 버스제어회로의 선택을 실행한다. 즉, 버스제어회로를 통해서 상기 SDRAM의 선택적인 메모리액세스의 제어가 가능하게 된다. 이와 같이 반도체집적회로장치에 형성되는 1칩마이크로컴퓨터시스템 등에 있어서 주변회로의 어드레스할당을 상기와 마찬가지인 가산회로 또는 감산회로를 이용한 자기인식회로ICG에 이용할 수가 있는 것이다.

상기의 실시예에서 얻어지는 작용효과는 하기와 같습니다. 즉,

[1] 논리회로와 혼재해서 탑재되는 RAM으로서 여러개의 워드선과 여러개의 비트선의 교점에 여러개로 이루어지는 메모리셀이 배치되어 이루어지는 메모리어레이 및 상기 워드선과 비트선의 선택동작을 실행하는 어드레스 선택회로를 포함하는 메모리매트의 여러개에 대해서 1개의 제어회로를 공통으로 마련하는 구성으로 하고, 필요한 기억용량에 대응해서 메모리매트수를 결정함과 동시에 상기 메모리매트에 +1 또는 1의 연산동작을 실행하는 연산회로를 마련해서 그것을 종렬형태로 접속하고, 초단의 연산회로의 입력단자에는 어드레스설정용의 고정적으로 형성되고 또는 프로그램가능하게 형성된 어드레스신호를 공급하고 상기 연산회로에 공급된 입력신호 또는 출력신호를 자체에 할당된 어드레스신호로 하고, 이 어드레스신호와 메모리액세스시에 입력된 어드레스신호를 비교회로에 의해 일치비교해서 각 메모리매트에 있어서 상기 일치신호에 의해 어드레스 선택동작을 활성화시키는 구성를 채용하는 것에 의해서, 각 메모리매트로서 표준화된 것을 사용할 수 있고 RAM모듈의 설계관리를 간소화할 수 있다는 효과가 얻어진다.

[2] 상기 메모리매트의 수를 RAM모듈로서의 필요한 기억용량에 대응해서 임의로 설정하는 것에 의해 용도에 따른 유연한 대응을 할 수 있다는 효과가 얻어진다.

[3] 상기 메모리어레이로서 매트릭스배치된 다이나믹형 메모리셀, 상기 메모리셀이 접속된 비트선에 리드된 레모리셀의 기억정보를 리드해서 증폭하고, 메모리셀의 기억전하를 원래의 상태로 복원하는 센스앰프 상기 비트선의 전위를 프리챠지시키는 프리챠지회로 및 비트선을 상기 여러개의 메모리매트에 대해서 공통으로 되는 글로벌비트선에 접속시키는 컬럼스위치로 이루어지는 DRAM회로를 이용하는 것에 의해, 고집적화와 대기억용량화가 가능하게 된다는 효과가 얻어진다.

[4] 상기 메모리매트는 각각의 메모리매트에 독립적으로 할당된 2진정보로 이루어지는 뱅크어드레스정보와 입력된 뱅크어드레스정보를 각각 일치비교하는 제1과 제2의 판정회로를 마련하고, 상기 제1판정결과에 의해 상기 워드선의 선택동작에 사용되는 X계의 어드레스신호 또는 그의 디코드결과를 유효로 하고 상기 제2판정결과에 의해 상기 비트선의 선택동작에 사용되는 Y계의 어드레스신호 또는 그의 디코드결과를 유효로 함과 동시에 상기 제1판정회로에 대해서 동시동작시키는 메모리매트수에 대응한 어드레스정보의 비트를 강제적으로 일치상태로 하는 것에 의해 뱅크구성의 전환이 가능하게 된다는 효과가 얻어진다.

[5] 상기 워드선을 선택하는 X계어드레스 선택회로를 X계어드레스신호를 여러조로 분할해서 프리디코드하는 프리디코드회로와 상기 프리디코드신호를 받는 직렬형태의 MOSFET를 포함하는 AND구성의 로우디코더로 구성하고, 상기 로우디코더에 의해 형성된 워드선 선택신호를 받아서 워드드라이버에 의해 워드선을 선택하도록 하고 상기 제1판정회로에 의해 형성된 판정결과에 의해 상기 프리디코드회로 또는 로우디코더의 동작을 제어해서 선택된 메모리매트만에 있어서 워드선의 선택동작을 실행시키도록 하는 것에 의해, 제1판정결과에 따른 메모리매트의 로우계 선택동작의 제어가 가능하게 된다는 효과가 얻어진다.

[6] 상기 종렬형태로 접속된 여러개의 메모리매트중 최종단의 메모리매트에 대응한 상기 연산회로의 입력신호 또는 출력신호와 상기 메모리액센스시에 입력된 어드레스신호의 대소비교를 실행하는 오버플로체크회로를 더 마련하고, 상기 오버플로체크회로에 의해 검출된 오버플로검출신호에 의해서 상기 메모리매트로 부터의 리드신호를 증폭하는 리드앰프의 동작을 강제적으로 정지시킴과 동시에 상기 RAM모듈의 외부로 송출하는 것에 의해, 리드앰프에서의 불필요한 전류소비를 억제함과 동시에 동작에러를 미연에 방지할 수 있다는 효교가 얻어진다.

[7] 상기 제어회로에는 상기 종렬형태로 접속된 여러개의 메모리매트중 최종단의 메모리매트에 대응한 상기 연산회로의 출력신호를 받아서 탑재된 메모리매트의 수를 검출하는 메모리매트수 검출회로를 마련하고, 상기 메모리매트에 대해서 공통으로 공급하는 제어신호 또는 타이밍신호를 형성하는 구동회로의 부하가 상기 메모리매트수와는 관계없이 거의 일정하게 되도록 조정하는 것에 의해 타이밍마진의 확대를 도모할 수 있다는 효과가 얻어진다.

[8] 상기 각 메모리매트는 상기 제어신호 또는 타이밍신호의 전달경로에 더미부하회로를 마련하고 각 메모리매트에 대해서 그것에 탑재된 더미부하회로의 접속수를 제어회로에 의해 지정해서 전체로서의 구동회로의 부하를 상기 메모리매트수와는 관계없이 거의 일정하게 되도록 조정하는 것에 의해, 더미부하를 각 메모리매트에 분산해서 배치시키는 것이므로 간단한 구성에 의해 타이밍마진의 확대를 도모할 수가 있다는 효과가 얻어진다.

[9] 상기 제어회로와 여러개로 이루어지는 메모리매트를 일직선상에 나열해서 배치하여 RAM모듈을 구성하고, 제어회로에서 가장 먼 위치에 배치된 메모리매트의 상기 연산회로를 초단회로로 하고, 상기 제어회로에 인접해서 배치된 메모리매트의 상기 연산회로가 최종단회로로 되도록 접속하고, 상기 제어회로 또는 제어회로측에 상기 오버플로체크회로를 마련하고 상기 메모리매트로 부터의 리드신호를 증폭하는 리드앰프와 외부회로에 오버플로검출신호를 송출시키는 회로를 상기 제어회로에 탑재하는 것에 의해서 신호의 흐름에 따른 회로배치가 가능하게 되어 합리적인 회로 레이아웃으로 할 수 있다는 효과가 얻어진다.

[10] 제어회로와 여러개로 이루어지는 메모리매트를 일직선상에 나열해서 배치하여 RAM모듈을 구성하고, 제어회로에서 가장 먼 배치된 메모리매트의 상기 연산회로를 초단회로로 하고, 상기 제어회로에 인접해서 배치된 메모리매트의 상기 연산회로를 최초단회로로 되도록 접속하고, 상기 제어회로에 마련된 상기 메모리매트수 검출회로에 상기 최종단의 연산회로의 출력신호를 공급하는 것에 의해서 신호의 흐름에 따른 회로배치가 가능하게 되어 합리적인 회로레이아웃으로 할 수 있다는 효과가 얻어진다.

[11] 상기 제어회로에는 로우계와 컬럼계의 어드레스신호를 독립해서 공급하도록 하고, 상기 독립해서 입력된 로우계와 컬럼계의 어드레스신호에 대응해서 각 메모리매트에 대해 로우계의 선택동작과 컬럼계의 선택동작을 실행시키는 것에 의해, 뱅크구성의 건환에 대응한 유연한 메모리선택동작이 가능하게 된다는 효과가 얻어진다.

[12] 상기 로우계와 컬럼계의 어드레스신호는 RAM모듈의 외부에서 공급되는 클럭신호와 동기해서 로우계 및 컬럼계의 각 회로의 동작을 지시하는 제어신호와 함께 입력하고, 상기 어드레스신호에는 워드선에 의해 선택되는 1내지 여러개의 메모리매트를 지정하는 어드레스신호도 포함하도록 하고, 상기 로우계회로의 동작의 지시는 로우계선택동작의 동작개시와 로우계의 선택동작을 종료해서 프리챠지동작을 지시하는 동작종료의 2종류를 마련하는 것에 의해, 여러개의 메모리뱅크를 사용한 파이프라인동작등과 같이 임의의 타이밍에서의 선택동작을 기능하게 할 수 있다는 효과가 얻어진다.

[13] 상기 로우계회로의 동작으로서 직전의 상태가 상기 로우계 선택동작이면 이전의 동작을 종료시켜 프리챠지동작을 실행하고 그 후에 상기 입력된 어드레스신호에 대응한 로우계의 선택동작을 자동적으로 실행하고, 상기 직전의 상태가 상기 동작종료상태이면 상기 입력된 어드레스신호에 대응한 로우계의 선택동작을 실행하도록 하는 것에 의해서 사용하기 편리한 메모리액세스가 가능하게 된다는 효과가 얻어진다.

[14] 상기 RAM모듈에 리셋트입력단자를 마련하고 이러한 리셋트입력단자에 소정의 리셋트신호를 입력하는 것에 의해 상기 로우계 및 컬럼계의 선택동작을 강제적으로 종료시켜 각 메모리매트의 선택회로를 프리챠지상태로 하는 기능을 부가하는 것에 의해서, 상기 뱅크제어방식하에서의 사용상의 편리함을 양호하게 할 수 있다는 효과가 얻어진다.

[15] 상기 RAM모듈은 반도체집적회로장치에 전원전압이 공급된 상태에 있어서 적어도 메모리셀의 정보유지시간을 초과하는 긴시간에 걸쳐 각 회로의 동작에 전류가 흐르지 않는 상태로 할 수 있는 풀스탠바이상태로 하는 기능을 마련하는 것에 의해서, 반도체집적회로장치의 동작에 맞는 합리적인 메모리제어가 가능하게 되어 저소비전력화를 실현할 수 있다는 효과가 얻어진다.

[16] 1개의 반도체집적회로장치에 있어서 여러개로 이루어지는 특정의 회로기능을 갖는 회로블럭을 탑재하고 상기 회로블럭에 있어서 여러개의 비트로 이루어지는 어드레스설정용의 입력신호에 대해서 +1의 가산 또는 -1의 감산동작을 실행시키는 연산회로 및 상기 연산회로에 공급된 입력신호 또는 출력신호를 자체 할당된 어드레스신호로 해서 외부 어드레스신호와의 일치비교를 판정하는 비교회로를 마련하고, 상기 여러개로 이루어지는 상기 회로블럭에 있어서의 연산회로를 종렬형태로 접속하고, 초단의 회로블럭의 연산회로의 입력단자에는 고정적인 어드레스신호를 공급함과 동시에 각 회로블럭에 있어서 상기 일치신호에 의해 그의 회로블럭을 활성화하도록 하는 것에 의해서, 반도체집적회로장치에 마련되는 회로블럭의 어드레스할당을 간단하게 할 수 있다는 효과가 얻어진다.

이상 본 발명으로 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본원 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다. 예를들면, 1개의 메모리매트에 마련되는 메모리어레이의 기억용량은 각종 실시형태를 취할 수 있다. 메모리어레이는 그의 중앙부분에 센스앰프, 프리챠지회로 및 컬럼스위치를 배치하고 양측에 메모리셀을 배치하는 공용(shared)센스앰프방식을 채용하는 것어도 좋다. 다이나믹형 메모리셀이 형성되는 반도체영역에는 상기와 같은 기판전압VBB가 아니라 회로의 접지전위로 하는 것이어도 좋다.

이 경우, 다이나믹형 메모리셀에 있어서의 어드레스선택MOSFET에서의 누설전류를 저감하기 위해서 다시말하면 메모리셀의 정보유지특성을 유지하기 위해서 비트선의 로우레벨전위를 회로의 접지전위보다 높게 하는 소위 BSG(Boosted Sense Ground)방식을 채용하는 것이어도 좋다. 또, 비트선의 전위를 전원전압에 대해서 어드레스선택MOSFET의 임계값전압분만큼 강압한 전압으로 하고 워드선의 선택레벨을 전원전압을 사용하도록 해서 승압회로를 생략하는 것이어도 좋다. 또는, 상기 양자를 조합하는 것으로 해도 좋다. 이와 같이 하면, RAM모듈과 외부에 마련된 CMOS논리회로의 소자프로세스의 정합성이 양호하게 되어 그의 간소화가 가능하게 된다.

RAM모듈에 탑재되는 메모리매트는 상기와 같은 다이나믹형 메모리셀을 사용하는 것 이외에도 스태틱형 메모리셀을 사용하는 구성으로 하는 것이어도 좋고 또는 불휘발성 메모리 등의 셀을 사용하는 것이어도 좋다. 본 발명은 RAM모듈을 탑재한 반도체집적회로장치에 널리 이용할 수 있다.

본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면 다음과 같다. 즉, 논리회로와 횬재해서 탑재되는 RAM으로서 여러개의 워드선과 여러개의 비트선의 교점에 여러개로 이루어지는 메모리셀이 배치되어 이루어지는 메모리어레이 및 상기 워드선과 비트선의 선택동작을 실행하는 어드레스선택회로를 포함하는 메모리매트의 여러개에 대해서 1개의 제어회로를 공통으로 마련하는 구성으로 하고, 필요한 기억용량에 대응해서 메모리매트수를 결정함과 동시에 상기 메모리매트에 +1 또는 -1의 연산동작을 실행하는 연산회로를 마련해서 그것을 종렬형태로 접속하고 초단의 연산회로의 입력단자에는 어드레스설정용의 고정적으로 형성되고 또는 프로그램가능하게 형성된 어드레스신호를 공급해서 상기 연산회로에 공급된 입력신호 또는 출력신호를 자체 할당된 어드레스신호로 하고, 이 어드레스신호와 메모리액세스시에 입력된 어드레스신호를 비교회로에 의해 일치비교해서 각 메모리매트에 있어서 상기 일치신호에 의해 어드레스선택동작을 활성화시키는 구성을 취하는 것에 의해서, 각 메모리매트로서 표준화된 것을 사용할 수 있고 RAM모듈의 설계관리를 간소화할 수 있다.

도 1은 본 발명에 관한 RAM모듈의 1실시예를 도시한 블럭도,

도 2는 본 발명에 관한 RAM모듈에 있어서의 백어드레스 설정방식을 설명하기 위한 개략블럭도,

도 3의 (a)∼(c)는 본 발명에 관한 RAM모듈에 있어서의 백어드레스 설정회로의 다른 1실시예를 설명하기 위한 개략블럭도,

도 4의 (a)∼(c)는 본 발명에 관한 RAM모듈의 다른 1실시예를 도시한 개략블럭도,

도 5는 본 발명에 관한 백어드레스 생성회로와 백어드레스 일치비교회로의 1실시예를 도시한 회로도,

도 6는 RAM모듈의 메모리매트에 있어서의 메모리어레이, 워드선 선택회로의 1실시예를 도시한 회로도,

도 7은 RAM모듈의 로우디코더와 그것에 마련되는 워드드라이버의 1실시예를 도시한 구체적 회로도,

도 8은 도 3에 도시한 전원회로의 1실시예를 도시한 블럭도,

도 9는 도 8의 VDH(승압전압) 발생회로의 1실시예를 도시한 회로도,

도 10은 본 발명에 관한 RAM모듈의 동작의 1예를 설명하기 위한 타이밍도,

도 11은 본 발명에 관한 RAM모듈의 동작의 다른 1예를 설명하기 위한 타이밍도,

도 12는 본 발명에 관한 RAM모듈의 동작의 다른 1예를 설명하기 위한 타이밍도,

도 13은 본 발명에 관한 RAM모듈의 동작의 다른 1예를 설명하기 위한 타이밍도,

도 14는 본 발명에 관한 RAM모듈이 탑재된 반도체집적회로장치의 1실시예를 도시한 블럭도.

Claims

여러개의 매트 및

상기 여러개의 매트에 대해서 공통으로 마련된 제어회로를 포함하고,

상기 여러개의 매트는 각각

메모리어레이,

입력어드레스신호에 대해서 소정값의 가산 또는 감산동작을 실행하고 출력어드레스신호를 형성하는 연산회로 및

상기 입력어드레스신호 및 출력어드레스신호중 어느 한쪽과 상기 여러개의 매트에 대해서 공통으로 부여되는 매트선택신호의 일치/불일치를 판정하는 비교회로를 구비하고,

상기 여러개의 매트에 대응하는 여러개의 연산회로는 종렬형태로 접속되고,

상기 비교회로의 판정결과가 일치인 경우 이 판정을 한 비교회로에 대응하는 매트내의 메모리어레이가 활성화되는 것을 특징으로 하는 반도체집적회로장치.
제1항에 있어서,

상기 여러개의 매트에 대해서 공통으로 마련된 공통비트선을 구비하고,

상기 메모리어레이는 각각

여러개의 워드선,

여러개의 비트선,

여러개의 다이나믹형 메모리셀 및

상기 비트선과 상기 공통비트선사이에 마련된 스위치회로를 갖는 것을 특징으로 하는 반도체집적회로장치.
제1항에 있어서,

상기 매트선택신호에 의해서 한 번에 선택되는 매트수는 상기 제어회로에 따라서 변경가능하게 되고, 선택된 매트내의 메모리어레이가 활성화되는 것을 특징으로 하는 반도체집적회로 장치.
각각이 메모리어레이, 연산회로 및 판정회로를 포함하는 여러개의 단위회로를 구비한 반도체집적회로장치로서,

각 연산회로는 그의 입력신호에 대해서 소정값의 가산 또는 감산동작을 실행하고,

각 연산회로의 출력신호가 다음단의 연산회로의 입력신호로 되도록 상기 여러개의 단위회로의 여러개의 연산회로가 종렬형태로 접속되고,

상기 판정회로는 대응하는 연산회로의 입력신호 및 출력신호중 어느 한쪽과 상기 여러개의 단위회로에 대해서 공통으로 부여되는 선택신호의 일치/불일치를 판정하고,

상기 판정회로의 판정결과가 일치인 경우 상기 판정을 한 판정회로에 대응하는 단위회로내의 메모리어레이가 활성화되는 것을 특징으로 하는 반도체집적회로장치.
제4항에 있어서,

상기 종렬형태로 접속된 여러개의 연산회로중 최종단의 연산회로의 입력신호 또는 출력신호에 의해 나타나는 수치와 상기 선택신호에 의해 나타나는 수치의 대소비교를 실행하는 회로를 더 구비한 것을 특징으로 하는 반도체집적회로장치.
제4항에 있어서,

상기 선택신호에 의해서 한 번에 선택되는 단위회로수는 변경가능하게 되고, 선택된 단위회로내의 메모리어레이가 활성화되는 것을 특징으로 하는 반도체집적회로장치.
각각이 내부회로 블럭, 연산회로 및 비교회로를 포함하는 여러개의 단위회로를 구비한 반도체집적회로장치로서,

각 연산회로는 그의 입력신호에 대해서 소정값의 가산 또는 감산동작을 실행하고,

각 연산회로의 출력신호가 다음단의 연산회로의 입력신호로 되도록 상기 여러개의 단위회로의 여러개의 연산회로가 종렬형태로 접속되고,

상기 비교회로는 대응하는 연산회로의 입력신호 및 출력신호중 어느 한쪽과 상기 여러개의 단위회로에 대해서 공통으로 부여되는 선택신호의 일치/불일치를 판정하고,

상기 비교회로의 판정 결과가 일치인 경우 이 판정을 한 비교회로에 대응하는 단위회로내의 내부회로블럭이 활성화되는 것을 특징으로 하는 반도체집적회로장치.
제7항에 있어서,

상기 내부회로블럭은 메모리셀 어레이를 포함하고,

상기 반도체집적회로장치는 상기 메모리셀 어레이에서 리드된 데이타에 따라서 연산을 실행하는 디지탈처리회로를 더 포함하는 것을 특징으로 하는 반도체집적회로장치.
제7항에 있어서,

상기 소정값은 +1인 것을 특징으로 하는 반도체집적회로장치.
각각이 메모리어레이를 포함하는 여러개의 메모리매트 및

상기 여러개의 메모리매트에 대해서 공통으로 마련되는 제어회로를 포함하는 RAM모듈을 구비해서 이루어지고,

상기 메모리어레이는 여러개의 워드선과 여러개의 비트선과 여러개의 메모리셀을 포함하고,

상기 여러개의 메모리매트는 각각

여러개의 비트로 이루어지는 어드레스설정용의 입력신호에 대해서 +1 또는 -1의 연산동작을 실행시키는 연산회로와

상기 연산회로에 공급된 입력신호 또는 출력신호와 메모리액세스시에 입력된 어드레스신호의 일치판정을 실행하는 비교회로를 더 구비하고,

상기 여러개로 이루어지는 메모리매트의 상기 연산회로를 종렬형태로 접속하고,

각 메모리매트에 있어서 그의 일치신호에 의해 어드레스 선택동작을 활성화시키는 것을 특징으로 하는 반도체집적회로장치.
제10항에 있어서,

상기 메모리매트의 수는 RAM모듈의 기억용량에 대응해서 설정되는 것을 특징으로 하는 반도체집적회로장치.
제10항 또는 제11항에 있어서,

상기 메모리셀은 다이나믹형 메모리셀로 구성되는 것이고,

상기 메모리어레이에는

상기 비트선에 리드된 메모리셀의 기억정보를 리드해서 증폭하고 메모리셀의 기억전하를 원래의 상태로 복원하는 센스앰프,

상기 비트선의 전위를 프리챠지시키는 프리챠지회로 및

비트선을 상기 여러개의 메모리매트에 대해서 공통으로 마련된 글로벌비트선에 접속시키는 컬럼스위치가 포함되는 것인 것을 특징으로 하는 반도체집적회로장치.
제3항에 있어서,

상기 메모리매트는 각각의 메모리매트에 할당된 2진정보와 여러개의 메모리매트에 공통으로 입력된 뱅크어드레스정보의 일치판정을 실행하는 제1 및 제2 판정회로를 포함하고, 상기 제1 판정결과에 따라서 상기 워드선의 선택동작에 사용되는 X계의 어드레스신호 또는 그의 디코드결과를 유효로 하고, 상기 제2 판정결과에 따라서 상기 비트선의 선택동작에 사용되는 Y계의 어드레스신호 또는 그의 디코드결과를 유효로 하는 것이고,

상기 제어회로는 상기 제1 판정회로에 대해서 동작시키는 메모리매트의 수에 따라 강제적으로 일치판정시키는 뱅크설정신호를 공급하는 것인 것을 특징으로 하는 반도체집적회로장치.
제13항에 있어서,

상기 워드선을 선택하는 X계 어드레스선택회로는

X계어드레스신호를 여러조로 분할해서 프리디코드하는 프리디코드회로,

상기 프리디코드신호를 받는 직렬형태의 MOSFET를 포함하는 AND구성의 로우디코더 및

상기 로우디코더에 의해 형성된 워드선 선택신호를 받아 워드선을 선택하는 워드드라이버로 이루어지고,

상기 제1 판정회로에 의해 형성된 판정결과에 따라 상기 프리디코드회로 또는 로우디코더의 동작을 제어해서 선택된 메모리매트에 있어서 워드선의 선택동작이 실행되도록 해서 이루어지는 것을 특징으로 하는 반도체집적회로장치.
제10항에 있어서,

상기 종렬형태로 접속된 여러개의 연산회로중 최종단의 연산회로의 입력신호 또는 출력신호와

상기 메모리매트의 메모리액세스시의 입력된 어드레스신호의 대소비교를 실행하는 오버플로체크회로가 더 마련되게 되고,

상기 오버플로체크회로에 의해 검출된 오버플로검출신호에 의해서 상기 메모리매트로 부터의 리드신호를 증폭하는 리드앰프의 동작을 강제적으로 정지시킴과 동시에 상기 오버플로 검출신호를 상기 RAM모듈의 외부로 송출해서 이루어지는 것을 특징으로 하는 반도체집적회로장치.
제11항에 있어서,

상기 제어회로는 상기 종렬형태로 접속된 여러개의 연산회로중 최종단의 연산회로의 출력신호를 받고 탑재된 메모리매트수를 검출하는 검출회로를 더 구비하고,

상기 메모리매트에 대해서 공통으로 공급하는 제어신호 또는 타이밍신호를 형성하는 구동회로의 부하가 상기 메모리매트수와는 관계없이 거의 일정하게 되도록 조정되어 이루어지는 것을 특징으로 하는 반도체집적회로장치.
제16항에 있어서,

상기 각 메모리매트에는 상기 제어신호 또는 타이밍신호의 전달경로에 더미부하회로가 더 마련되게 되고,

상기 제어회로는 각 메모리매트에 대해서 그것에 탑재된 더미부하회로의 접속수를 지정하는 것이고,

상기 메모리매트는 상기 제어회로에서 지정된 제어신호에 의해 더미부하가 선택적으로 접속되고, 전체로서의 구동회로의 부하가 상기 메모리매트수와는 관계없이 거의 일정하게 되도록 조정되어 이루어지는 것을 특징으로 하는 반도체집적회로장치.
제16항에 있어서,

상기 제어회로에는 상기 제어신호 또는 타이밍신호의 전달경로의 출력부에 더미부하회로가 더 마련되어 이루어지고,

상기 제어회로는 상기 더미부하회로의 접속수를 제어하는 것에 의해 탑재된 메모리매트수의 합이 메모리매트의 최대탑재수의 경우와 등가적으로 동일하게 되도록 하고 전체로서의 상기 제어신호 또는 타이밍신호의 구동회로의 부하가 상기 메모리매트수와는 관계없이 거의 일정하게 되도록 조정해서 이루어지는 것을 특징으로 하는 반도체집적회로장치.
제15항에 있어서,

상기 RAM모듈은 제어회로와 여러개의 메모리매트가 일직선상에 나열해서 배치되고,

제어회로에서 가장 먼 위치에 배치된 메모리매트의 상기 연산회로가 초단회로로 되고, 상기 제어회로에 인접해서 배치된 메모리매트의 상기 연산회로가 최종단회로로 되도록 배치되고,

상기 제어회로 또는 제어회로측에 상기 오버플로체크회로가 마련됨과 동시에 상기 메모리매트로 부터의 리드신호를 증폭하는 리드앰프와 오버플로검출신호를 송출시키는 회로는 상기 제어회로에 탑재되는 것인 것을 특징으로 하는 반도체집적회로장치.
제16항에 있어서,

상기 RAM모듈은 제어회로와 여러개의 메모리매트가 일직선상에 나열해서 배치되고,

제어회로에서 가장 먼 위치에 배치된 메모리매트의 상기 연산회로가 초단회로로 되고, 상기 제어회로에 인접해서 배치된 메모리매트의 상기 연산회로가 최종단회로로 되도록 배치되고, 상기 제어회로에 마련된 상기 메모리매트수 검출회로에 상기 최종단의 연산회로의 출력신호가 공급되는 것인 것을 특징으로 하는 반도체집적회로장치.
제10항에 있어서,

상기 제어회로에는 로우계와 컬럼계의 어드레스신호가 독립해서 공급되고,

상기 제어회로는 상기 독립해서 입력된 로우계와 컬럼계의 어드레스신호에 대응해서 각 메모리매트에 대해서 로우계의 선택동작과 컬럼계의 선택동작을 실행시키는 것인 것을 특징으로 하는 반도체집적회로장치.
제21항에 있어서,

상기 로우계와 컬럼계의 어드레스신호는 RAM모듈의 외부에서 공급되는 클럭신호에 동기하고, 로우계 및 컬럼계의 각 회로의 동작을 지시하는 제어신호와 함께 입력되는 것이고,

상기 어드레스신호는 1개 내지 여러개의 메모리매트를 선택하는 어드레스신호도 포함하는 것이고,

상기 로우계회로의 동작의 지시는 로우계선택동작의 동작개시와 로우계의 선택동작을 종료해서 프리챠지동작을 지시하는 동작종료의 2종류를 포함하는 것인 것을 특징으로 하는 반도체집적회로장치.
제22항에 있어서,

상기 로우계회로의 동작은 직전의 상태가 상기 로우계선택동작이면 이전의 동작을 종료시켜 프리챠지동작을 실행하고, 그 후에 상기 입력된 어드레스신호에 대응한 로우계의 선택동작을 자동적으로 실행하고,

상기 직전의 상태가 상기 동작종료상태이면 상기 입력된 어드레스신호에 대응한 로우계의 선택동작을 실행하는 것인 것을 특징으로 하는 반도체집적회로장치.
제22항에 있어서,

상기 RAM모듈은 리셋트입력단자를 갖고, 이 리셋트입력단자에 소정의 리셋트신호가 입력되면 상기 로우계 및 컬럼계의 선택동작이 강제적으로 종료되고, 각 메모리매트의 선택회로는 프리챠지상태로 되는 것인 것을 특징으로 하는 반도체집적회로장치.
제12항에 있어서,

상기 RAM모듈은 반도체집적회로장치에 전원전압이 공급된 상태에 있어서 적어도 메모리셀의 정보유지시간을 초과하는 긴시간에 걸쳐 각 회로의 동작에 전류가 흐르지 않는 상태로 되는 풀스탠바이상태를 구비하는 것인 것을 특징으로 하는 반도체집적회로장치.
특정의 회로기능을 갖는 여러개의 회로블럭,

각 회로블럭에 각각 마련되고 여러개의 비트로 이루어지는 어드레스설정용의 입력신호에 대해서 +1 또는 -1의 연산동작을 실행하는 연산회로 및

상기 연산회로에 공급된 입력신호 또는 출력신호와 어드레스신호의 일치판정을 실행하는 비교회로를 구비하고,

상기 여러개의 상기 회로블럭에 있어서의 연산회로를 종렬형태로 접속하고, 초단의 회로블럭의 연산회로의 입력단자에는 고정적으로 어드레스신호를 공급함과 동시에 각 회로블럭에 있어서 상기 비교회로에서 일치신호가 출력된 경우 해당 회로블럭을 활성화하도록 해서 이루어지는 것을 특징으로 하는 반도체집적회로장치.
종렬형태로 접속된 여러개의 제1 회로 및;

그의 각각이 기준신호와 상기 제1 회로의 대응하는 하나에 공급되는 입력신호중의 하나 또는 그들로부터 생성된 출력신호 사이의 일치를 판정하는 여러개의 비교기를 포함하고,

상기 제1 회로의 각각은 상기 출력신호를 형성하기 위해 상기 입력신호에 또는 상기 입력신호에서 소정의 값을 가산 또는 감산하는 것을 특징으로 하는 반도체집적회로장치.
제27항에 있어서,

상기 제1회로내에 각각 마련된 여러개의 제2 회로를 더 포함하고,

상기 비교기중의 대응하는 하나가 일치를 나타내면 상기 제2 회로중의 하나는 활성화되는 것을 특징으로 하는 반도체집적회로장치.
종렬형태로 접속된 여러개의 연산회로 및;

상기 여러개의 연산회로의 입력신호중의 하나와 기준 어드레스신호 사이의 일치를 판정하는 비교회로를 포함하고,

상기 연산회로의 각각은 출력신호를 형성하기 위해 상기 입력신호에 또는 상기 입력신호에서 소정의 값을 가산 또는 감산하는 것을 특징으로 하는 반도체집적회로장치.
제29항에 있어서,

상기 연산회로내에 각각 마련된 여러개의 회로블럭을 더 포함하고,

상기 연산회로중의 대응하는 하나의 상기 입력신호중의 하나가 상기 기준어드레스신호와 일치하는 경우, 상기 회로블럭중의 하나는 활성화되는 것을 특징으로 하는 반도체집적회로장치.
종렬형태로 접속된 여러개의 연산회로 및;

상기 여러개의 연산회로의 출력신호중의 하나와 기준 어드레스신호 사이의 일치를 판정하는 비교회로를 포함하고,

상기 연산회로의 각각은 상기 출력신호의 각각을 형성하기 위해 그의 입력신호에 또는 입력신호에서 소정의 값을 가산 또는 감산하는 것을 특징으로 하는 반도체집적회로장치.
제31항에 있어서,

상기 연산회로에 각각 마련된 여러개의 회로블럭을 더 포함하고,

상기 연산회로중의 대응하는 하나의 상기 출력신호중의 하나가 상기 기준 어드레스신호와 일치하는 경우, 상기 회로블럭중의 하나는 활성화되는 것을 특징으로 하는 반도체집적회로장치.
종렬형태로 접속된 여러개의 연산회로 및;

그의 각각이 어드레스신호와 상기 연산회로중의 대응하는 하나에 공급된 입력신호중의 하나 또는 그들로부터 생성된 출력신호 사이에서 일치를 판정하는 여러개의 비교기 및;

상기 비교기에 결합된 여러개의 회로를 포함하고,

상기 비교기중의 대응하는 하나가 일치를 나타내는 경우, 상기 회로중의 하나는 활성화되는 것을 특징으로 하는 반도체메모리장치.
직렬로 접속된 여러개의 연산회로 및;

상기 여러개의 연산회로의 입력신호중의 하나와 어드레스신호 사이의 일치를 판정하는 비교회로를 포함하고,

상기 연산회로의 각각은 후속하는 연산회로에 공급될 출력신호를 형성하는 것을 특징으로 하는 반도체집적회로장치.
제34항에 있어서,

여러개의 회로블럭를 더 포함하고,

상기 연산회로중의 대응하는 하나의 상기 입력신호중의 하나가 상기 어드레스신호와 일치하는 경우, 상기 회로블럭중의 하나는 활성화되는 것을 특징으로 하는 반도체집적회로장치.
직렬로 접속된 여러개의 연산회로 및;

상기 여러개의 연산회로의 출력신호중의 하나와 어드레스신호 사이의 일치를 판정하는 비교회로를 포함하고,

상기 연산회로의 각각은 후속하는 연산회로에 공급될 출력신호를 형성하는 것을 특징으로 하는 반도체집적회로장치.
제36항에 있어서,

여러개의 회로블럭을 더 포함하고,

상기 연산회로중의 대응하는 하나의 상기 출력신호중의 하나와 상기 어드레스신호가 일치하는 경우, 상기 회로블럭중의 하나는 활성화되는 것을 특징으로 하는 반도체집적회로장치.
직렬로 접속된 여러개의 연산회로 및;

그의 각각이 상기 연산회로중의 대응하는 하나의 공급되는 입력신호중의 하나 또는 그들로부터 생성된 출력신호 사이의 일치를 판정하는 여러개의 비교기 및;

여러개의 메모리 어레이를 포함하고,

상기 비교기중의 대응하는 하나가 일치를 나타내는 경우, 상기 메모리 어레이중의 하나는 활성화되는 것을 특징으로 하는 반도체집적회로장치.