TW426992B - Semiconductor integrated circuit apparatus - Google Patents

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A7 B7 4 五、發明説明（1 ) 【發明之技術背景】 本發明係關於半導體積體電路裝置'，主要係利用於與 2奪J|混合搭載的R AM之有效技術。 隨著> 導體技術的發展，大型稹體電路將採用組合大 型巨集（核心）等方式，亦即與組合零件的印刷基板等之 類的設計相同。例如，在數位訊號處理中，記憶體是不可 欠缺的，尤其是動態型RAM，由於該動態型RAM的特 .徵乃具有大的記憶容量，因此在上述之類的大型積體電路 中扮演著重要角色。 上述動態型RAM係分割成複數個區庫，謓出或寫入 動作係針對所選擇的區庫來執行。有關選擇區庫或特定的 領域等之方法，係如日本專利公開公報，特開平9 _ 245474號，特開平4-313886號，特開平9 -106684號中所記載者》 由於搭載於上述大型半導體積體電路中的R· AM爲了 配合各種的要求而必須準備多種類的RAM核心*因此而 導致在開發及管理上顯得非常煩索且複雜*有鑑於此，本 案發明者極力謀求RAM核心的標準化。並且，針對搭載 於半導體積體電路中的RAM而硏發出新的動作控制方法 〇 本發明之目的在於提供一種能使設計及管理簡單化， 且具備多樣構成的RAM之半導體積體電路裝置。又，本 發明之其他目的在於提供一種能改善內藏R AM的使用情 況之半導體積體電路裝置。有關本發明之上述及其他的目 本紙張尺度逋用中國困家揉準（CNS ) A4规格（Σ丨0X297公釐）_4 (婧先《讀背面之注$項再填寫本κ ) 訂 經濟部中央標率局貝工消费合作社印製 A7 ___B7_ 五、發明説明（2 ) 的與新穎的特徵方面，由本案說明書中的記載與添附圖面 可明確得知。 ' 所揭示之發明中具代表性者之槪要，簡單而言如 下述。亦即，與邏輯電路混合搭載之RAM的構成，係針 對複數個的記憶排而設置1個控制電路，上述記憶排係包 含：在複數的字元線與複數时位元線之交點配置有複數的 記憶格之記億體陣列，及進行上述字元線與位元線的選擇 動作之位址選擇電路，並且在配合必要的記億容量而來決 定記億排數的词時，設置用以在上述各記憶排中進行.+ 1 或- 1的運算動作之運算電路，而且予以連接成縱列形態 ，接著在初段的運算電路的輸入端子中供給形成位址設定 用的固定位址訊號或形成可編程序的位址訊號，而將供給 至上述運算電路中的輸入訊號或輸出訊號作爲分配給自己 的位址訊號，然後再藉由比較電路來針對執行記憶體存取 時所被輸入的位址訊號進行一致比較，而得以在各記憶排 中藉由上述一致訊號來使位址選擇動作活性化》 經濟部中央標準局貝工消費合作社印笨 (諳先«讀背面之注意事項再填寫本頁) 【實施發明之最佳形態】 圖1係表示本發明之RAM模組之一實施例之方塊圖 "本發明之RAM模組，係與對彼進行寫入讀出的數位處 理電路一起形成於1個半導體積體電路裝置中。上述 RAM模組及數位處理電路係根據公知的半導體積體電路 的製造技術來形成於單結晶矽之類的1個半導體基板上》 在此實施例中，控制電路與電源電路將被設置於同一 本紙張尺度適用中國困家橾準（CNS)A4規格（ 210X297公釐）_5_ 經濟部中央橾準局属工消費合作社印装 A7 _B7 五、發明説明（3 ) 電路區域，而針對複數個記憶排共同使用*控制電路係由 :形成指令資料C OMD與位址訊號和'各種控制訊號的匯 备择01©駛器BDV，及讀出•寫入放大器RWAmp所構 成，電源電路V C係接受電源電壓V d d與接地電位 Vs s而形成在執行內部電路的動作時所需要的動作電壓 。又，對上述控制電路及電破電路設置複數個的記憶排。 該複數個的記憶排係彼此形成同樣的構成，而由記憶體陣 列MARY，感測放大器SA，行解碼器RDEC，列開 關C S W，E'庫位址產生部BAG，區庫位址比較電.路 BACP，時間產生電路TG及列選擇器CSEL所構成 〇 記憶體陣列MARY係其字元線由2 5 6條所構成， 而其互補位元線是由1 0 2 4對所構成。藉此，在記憶體 陣列的全體中將擁有約2 5 6K位元的記憶容量。又，歹IJ 開關C SW係將上述1 〇 2 4對的位元線連接於1 2 8對 的廣域位元線GBD (資料匯流排）。亦即，將記憶體陣 列MARY的互補位元線分成8組，而使進行1/8的選 擇動作》 在控制電路中，上述1 2 8對的廣域位元線GBD係 分成2組各6 4對，而使能夠進行一次6 4位元的輸出入 。因此，在控制電路中，使具有一部份的列選擇功能，而 使能夠進行6 4位元（8位元組）單位的¥料輸出入。此 情況，讀出放大器RA，係共同設置於上述分成2組各 64對的廣域位元線GBD，寫入放大器WA ·係對應於 本紙張尺度逍用中國國家揉準（CNS ) A4见格（210X297公釐）_ 6 - — _1-.----^------1T------J (請先W讀背面之注$項再填寫本頁) Γ 經濟部中央標準扃負工消费合作社印製 A7 B7__ 五、發明説明（4 ) 上述1 2 8對的廣域位元線GBD而設置1 2 8個。 4 2 g入放大器WA係以8個爲1組，'總共被設置1 6組 。並且，每一組中可進行掩蔽處理。例如，在進行6 4 位元單位的寫入動作時，形成選擇狀態之6 4個的寫入放 大器WA將被形成作動狀態，而形成非選擇狀態之殘留的 6 4位元份的寫入放大器WA將形成输出高阻抗狀態。藉 此，由1 2 8對所構成的廣域位元線GBD之中由上述控 制電路部所選擇之6 4對的廣域位元線G B D中有寫入訊 號被傳送，而在連接於所對應之一半的6 4對的互補位元 線之記億格中進行寫入動作。剩下一半的6 4對的廣域位 元線G B D由於形成高阻抗狀態，因此只出現連接於互補 位元線（經由列開關C SW而被連接的互補位元線）的感 測放大器S A之讀出訊號，而在被連接於該互補位元線的 記憶格中並沒有進行寫入動作。 上述之寫入放大器WA的動作控制，亦可適用於上述 64個的讀出放大器。亦即，在64位元（8位元組）之 中，使寫入放大器WA的輸出形成高阻抗狀態，藉此可以 針對特定的位元不進行寫入動作。因此，在寫入動作中， 可在最小1位元組〜最大8位元組的範圍內進行任意之位 元組的組合之寫入動作。 例如，在RAM模組的外部之邏輯電路中，以6 4位 元單位來讀出資料，且藉由資料的處理而只使特定之位元 組的資料產生變化時，僅輸入該變化後的資料，而得以根 據所指定的位元組之處理來重新寫入。或於6 4位元的資 本紙張尺度適用中國國家標率（CNS ) A姑I格（210X297公釐）_ 7 - --r'lL-------------ίτ------ (請先M讀背面之注項再填寫本買) 4 A7 B7 _ 五、發明説明（5 ) 料中，僅使特定的位元產生變化時，並非是一時讀出6 4 料，而是只要形成該處的資料後予以輸入即可。 像這樣的資料處理*對於保持背景的原貌而只針對所欲描 繪處的圖素作成資料之圖像處理而言非常便利•如此之寫 入放大器WA的掩蔽功能，在上述6 4個的寫入放大器 WA中並非是經常作動，因此還具有消減消費電力之效果 9 讀出放大器RA亦可設置1 2 8個，而使得能夠以 1 2 8位元單位來進行讀出/寫入動作，且在寫入動、作中 ，將上述寫入放大器WA分成複數組，而得以在各組中能 夠進行活性化處理。如此將讀出放大器RA設置1 2 8個 的情況時，被供應給控制電路的輸出入線D Q，係以 1 2 8位元單作來進行。又，亦可在控制電路中設置選擇 器，而來切換上述1 2 8位元單位之RAM模組的存取與 上述6 4位元單位之RAM模組的存取。 在此實施例中設有用以切換對應於區庫構成而同時選 擇之記憶排的數量之功能。亦即，若所被搭載之複數個記 憶排的數量爲N時，則將最大的區庫數設定爲N，最小的 區庫數設定爲2，而在對應於2的次方之任意的範圍內使 與上述區庫數成反比例來決定每1區庫之記憶排的數量。 例如，區庫數爲N時，每1區庫之記憶排的數量爲.1。區 庫數爲2時，每1區庫之記憶排的數量爲N/2 »若區庫 數爲2n ( η爲大於1之整數）時，則記憶排的數量爲N/ 2 π。如此之區庫構成的設定，係藉由區庫位址設定電路 本紙張尺度適用中®國家標準（CNS ) A4规格（210X297公釐} .g. {請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局—工消費合作社印製 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（6 ) BAG及一致判定電路BA C P來進行。在各記憶排中係 述區庫位址設定電路來分配區庫’’位址B A D (或 ID (自我認識）資訊）。如上述，1個記憶庫是由複數 個記憶排所構成時，在複數個記憶排中將會設有共同的區 庫位址。 爲了使互補位元線（以Γ2 8對爲單位）能夠自上述 複數的記憶排之中的任何1個記億排中被選擇之後來連接 於廣域位元線G B D ·而在對應於1個區庫的N個記憶排 之中的1個記憶排中進行列選擇動作。1個記憶排係.具有 8組的列開關，對應於此而設置列解碼器，該列解碼器係 針對列位址的下位3位元進行解碼，而來選擇上述8組的 列開關之中的1個（1 2 8位元）。又，以N個記憶排來 構成1個記億庫時，係藉由列選擇器C S E L來選擇N個 記憶排之中的1個記憶排之列解碼器。 在1個RAM模組中所能搭載之記憶排的最大數是有 限的。因此，在上述列選擇器C S E L中使持有具有對應 於上述搭載可能之記億排數的選擇功能之解碼功能•關於 列系的選擇動作方面*係與區庫構成無關，而於1個記憶 排中使列開關能夠被選擇。例如，RAM模組的最大數爲 1 6個時，使用4位元的列位址來進行1 6種的選擇動作 〇 因此，實質的區庫構成，係根據下述之行系的選擇動 作的控制來實現。當被設置上述1 6個記憶排的情況時， 區庫數爲2時，在8個的記憶排中行系電路會被選擇（活 本紙張尺度適用中困國家標準（CNS ) A4规格（210X297公釐）_ 9 · (請先閲讀背面之注f項再填寫本頁) 訂 4 » A7 B7__ 五、發明説明（7 ) 性化）。又，上述被選擇之8個的記億排之中的1個記憶 2#孫萝穿上述列選擇器c s E L來選擇'，然後被連接於上 述廣域位元線GBD。 在僅使由4位元所構成之區庫指定用的行系位址訊號 之中最上位位元有效，而令下位3位元無效之上述8個的 記憶排中進行行系電路的選捧。又，若將區庫數設定爲4 ，將每一區庫的記憶排數設定爲4的話，則將使上述4位 元的位址訊號之中最下位的2位元無效，而指定4個記憶 排群而進行與上述相同的選擇，並藉由上述列選擇器_ C S E L來選擇其中之1個記憶排。又，若將區庫數設定 爲8，將每一區庫的記憶排數設定爲2的話，則將使上述 4位元之中的下位1位元無效，而指定2個記億排群來進 行與上述相同的選擇|並藉由上述列選擇器C S E L來選 擇其中之1個記憶排。又，將區庫數設定爲16·將每一 區庫的記憶排數設定爲1時，使用上述4位元的位址*只 對1個記憶排進行行系選擇動作，並藉由上述列選擇器 C S E L來選擇該記憶排。 R A Μ模組內的各記憶排，基本上可各別獨立選擇， 因此用以指定位址訊號A d d與動作模式的指令C 〇 m將 經由共同的位址及指令匯流排來傳送至各記憶排。亦即* 對應於與上述廣域位元線G B D同樣搭載的記憶排而來傳 遞位址與指令的訊號匯流排A d d，C om會被延長。 設置於上述之各記憶排中的時間產生電路TG，係產 生記億體陣列MARY的字元線的選擇時間，感測放大器 本紙張尺度逍用中國國家標率（CNS ) A4规格（210X297公釐）.1〇_ (請先W讀背面之注意事項再填寫本頁) 訂 經濟部中央揉準局貝工消费合作社印装 經濟部中央標準局貝工消费合作社印製 A7 B7___ 五、發明説明（8 ) S A的活性化訊號，及互補位元線的預充電時間訊號等之 餘愚訊號。就動態型RAM而言··，字元線的選擇時 間與感測放'大器S A的活性化訊號，係根據字元線的選擇 動作，在互補位元線中從記憶格到取得必要的讀出訊號爲 止所需時間而設定。然後，待感測放大器的放大動作終了 後形成列開關C S W的動作時’間訊號》 就此實施例而言，係如上述一般將複數的記億排分割 成複數組，而來構成複數的區庫。例如，全體的記億排數 爲Μ時，若以N個記憶排來構成1個區庫的話，則區.庫數 係形成Μ/Ν。在此，上述區庫，係表示可藉由1次的記 億體存取來獨立進行讀出/寫入之記憶體的大小*就上述 之實施例而言，最小區庫係由1個記億排所構成，此刻最 大區庫數係形成Μ。相對的，最小區庫數爲2時，則每一 區庫的記憶排數爲Μ/2。在此*以Μ個記憶排來構成1 個區庫是毫無意義的。 之所以要增多每1區庫的記憶排數|其原因乃具有可 藉由1次的記憶體存取來採取更多之可讀出/寫入的資料 之優點。相對的，之所以要增多記憶區庫，其原因乃可利 用能夠獨立對各區庫執行記億存取之情事來進行管線動作 ，而使得能夠形成高速的讀出/寫入·•例如，在靜態型記 億格中，感測記憶於微小的電容中之記憶電荷而來取得讀 出訊號爲止需花費較長的時間。在此，依次地對複數個區 庫來進行存取，亦即進行所謂的管線動作，藉此來將最初 資料被輸出爲止的數週期予以去除，而使得能夠連續自上

本紙張尺度逍用中國國家標準（CNSM4胁（210X297公釐）_ H __/---：----术-- <請先W讀背面之注f項再填窝本頁) 訂 濟 部 中 央 標 率 局 貝 工 消 费 合 作 社 印 裝 A7 B7 五、發明说明（9 ) 述複數的區庫中依次取得讀出資料。 J 身具有放大功能的靜態型記億'格中》亦爲了達成 大記憶容量化或高稹體化，而使構成記億格的 MOSFET的電導形成較小。因此，自連接記憶格的位 元線或資料線中讀出的訊號係形成較小的訊號位準’而使 得必須要有供以放大此訊號时感測放大器°如此一來•程 度上雖有差異，但使用如此之靜態型記憶格時，亦可如上 述那樣設置複數的區庫，而來依次對該複數的區庫進行存 取處理，亦即進行所謂的管線動作，藉此而能夠進行.所欲 達成的高速讀出。 就此實施例而言，在設計半導體稹體電路裝置時，係 對應於其資料處理動作來決定記億體電路之RAM模組的 最大記憶容量。亦即，決定被搭載於R A Μ模組的記億排 MAT數》並且，使用該記憶排MAT，且對應於使用該 記憶體電路的資料處理的種別，亦即對應於記億體電路的 寫入動作與讀出動作來形成上述複數種的區庫構成。如此 之區庫構成的切換係可利用控制電路來進行切換。另外· 半導體積體電路裝置爲電池驅動時（例如》攜帶用資訊機 器等） >當被電池驅動時或電池電壓降低時，將設定更多 的上述區庫數來使藉由1次的記憶體存取而動作的記憶排 數量形成最小（1個），而使能夠減低峰電流來電池驅動 至低電壓領域爲止。 最單純的構成，係於控制電路中藉由主切播方式來賦 予固定的訊號位準，而來對RAM模組進行區庫數的設定 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐）_12_ (讀先W讀背面之注意事項再填寫本S ) 嘁· 訂 雉濟部中央標準扃貝工消费合作社印製 A7 B7 五、發明説明（1〇 ) 。藉由這樣的構成，在每1個區庫中形成N個記憶排。並 齑莰A Μ模組的外部之邏輯電路部設置暫存器，在此 只要是形成設定區庫數的構成，便可使用相同的RAM模 組來對應於資料處理動作而逐一設定區庫構成。 控制電路雖然多少會趨於複雜，但亦可將Μ個的記憶 排分割成Μ/2的2組，而於各組中設定區庫數*此情況 ，亦可如上述那樣固定設定，或利用上述暫存器等來依情 況而設定。就此構成而言，並無特別加以限制，只要在資 料處理中必須爲高速存取的資料寫入/讀出動作爲使_用設 定較多的區庫數之一方的組，一次進行大量的資料寫入與 讀出的動作爲使用減少上述區庫數而增多每一區庫的記憶 排數之方的組即可。 圖2係表示供以說明本發明之RAM模組之區庫位址 設定方式之槪略方塊圖。雖然各記憶排在區庫位址的設定 中使用暫存器時可以彼此使用相同的構成•但另一方面必 須在電源投入的情形下進行區庫位址的設定•使用籍由主 切播方式來進行寫入的R 0M時，雖然不必在電源投入的 情況下逐一設定區庫構成，但ROM的部份必須配合區庫 構成來形成，而使得電路設計趨於複雜。亦即，只有區庫 位址設定的部份在各記億排中無法共同化，且最大搭載數 爲1 6時，必須製裝1 6種類之微格化的記憶排，或由手 動來進行主切播方式之記憶排的設定。 就此實施例而言，係於各記億排中使用相同的區庫位 址設定電路，而使能夠自動地設定各各相異的區庫位址。 本纸張尺度適用中困國家標率（CNS ) Α4规格（210X297公釐）_ <53 · (請先Μ讀背*之注意事項再填寫本頁) ,1^ 订 經濟部中央樣率局—工消费合作杜印ft A7 B7 五、發明説明（11 ) ，設有作爲設置於上述各記憶排的區庫位址設定電路 言進位的加算電路（Incrimeni電路）。例如*區 庫位址（BK — a d d)爲搭載由〇〜η所構成的n + 1 個記憶排時，從# 0開始排列# η的記億排，且將各各加 算電路連接成縱列形態。然後•在由前頭之記億排的4位 元所構成的位址输入（CA<3: 0>)中供給0000 之類的初期位址》如此一來，前頭之記億排的加算電路， 係進行+ 1的加算動作而來形成0 0 0 1的加算輸出之後 傳送至第2個記憶排。以下，由於各記憶排的加算電路是 依次連接成縱列形態，因此在通過時會進行+ 1的加算電 路，而以00 10，001 1，0100……之形式來形 成2進位的位址。 藉由如此的構成，在前頭的記億排中被設定有 0 0 0 0的區庫位址，在第2個記憶排中被分配有形成於 上述前頭的記憶排的加算電路之0 0 0 1的位址，在第3 個記億排中被分配有形成於上述第2個記憶排的加算電路 之0 0 1 0的位址，以及在第η個記億排中被分配有以十 進位方式形成於上述第η - 1個記憶排的加算電路之位址 。在此構成中，由於各記憶排的位址設定電路可由相同的 加算電路構成，因此只要並列相同的記億排，便可設定不 同的區庫位址。 在各記憶排中，分別被配置的區庫位址•與通過控制 電路而被輸入的區庫位址*係藉由區庫位址一致比較電路 B A C Ρ來予以比較*在此實施例中，由於是使用上述那 本紙張尺度逋用中國國家橾率（CNS ) A4就格（210X297公釐）.14 . (讀先閱面之注意事項再填寫本頁 訂 經濟部中央揉準局員工消费合作社印製 A7 B7 五、發明説明（12 ) 衝雙蓉旁區庫位址，而使能夠設定不同的區庫構成，因此 行系的區 址 ARNB<3 : 0>與'列系的區庫位址 ACNB<3:0>將被輸入。亦即，區庫位址比較電路 BACP係由2組的一致比較電路所構成，且在上述區庫 位址設定電路B A G所形成的區庫位址中形成有由行系與 列系所構成的2種區庫位址A'_RNB<3 : 0>及 ACNB<3 : 0>之一致比較訊號C I C與C I R » 在上述行系之一致比較電路中·若使最下位位元之判 定結果無效的'話，則一致比較訊號C I R將對2個區.庫同 時形成》相對的，若在列系中使上述那樣的選擇同時進行 的話，則由於在上述廣域位元線G B L中會有同時被選擇 的複數個記憶排的互補位元線被同時選擇之問題產生，因 此如上述說明一般，列系的一致比較訊號C I C係於每個 被分配在記憶排的區庫位址中形成1個訊號。相對的*如 上述說明一般，在行系的選擇動作中，由於在複數的記憶 排中只有各位元線被選擇•因此沒有任何的問題產生，又 由於在複數的記憶排中字元線同時被形成選擇狀態，而記 億格的記憶資訊將藉由感測放大器SA來予以放大，因此 只要進行列系之選擇動作的切換，便可使大量的資料高速 串列輸出入。亦即，藉由列位址的更新來從各記憶排中讀 出最大1 0 2 4位元的記憶容量，若1個記憶庫是由N個 記憶排所構成時|則最大可進行N X 1 0 2 4位元之大量 資料的輸出入。 由於在RAM模組中所被搭載的記憶排數量爲任意値 本紙張尺度適用中困國家揉準（CNS ) A4規格（2丨0X297公釐）_ 15 _ (請先Μ讀背面之注意事項再填寫本頁) 訂 五、發明说明（13 ) A7 B7 經濟部中央標率局貝工消费合作杜印装 egg:#_如根據上述4位元的區庫位址而最大搭載1 6個 記憶排時^/無問題*但只有搭載比該數量遢要少的記憶排 時，若錯誤指定並未存在之區庫位址的話，則會形成指定 未存在的記憶排，而使得廣域位元線G B L會保持同樣的 預充電訊號，導致在接受此訊號的讀出放大器RA中會有 浪費或過大的電流流動，且在系統中會有將無意義的資料 當作有效的資料來加以處理之虞，以及會有產生程式錯誤 執行之虞。 就此實施例而言，若將在最終段的記億排的加算.電路 中所形成的區庫位址供應給溢位檢測電路，而在此藉由大 小比較的進行來檢測出對未存在的區庫位址執行存取時* 在RAM模組內，於控制電路中禁止上述讀出放大器動作 ，並且經由控制電路在對R A Μ模組指示讀出/寫入的邏 輯電路中附加供以告知區庫指定錯誤的功能* 圖3Α，3Β，3C係表示供以說明本發明之RAM 模組之區庫位址設定電路之其他實施例之槪略方塊圖*顯 示於同圖3A〜3 C中之RAM模組的構成，係與上述圖 1或圖2之RAM模組相同，在右側配置有控制電路，且 形成相同構成的記憶排係複數個並列配置在圖3 A之構成 中，可藉由控制電路來將最初的區庫位址予以固定或可編 程序地設定成任意的k値。亦即，對第〇號的記億排設定 成（排位址）k，並以此爲基準，藉由第〇號的記憶排之 上述加算電路來產生k+ 1的區庫位址，而作爲第1號的 記憶排之區庫位址來供給，以下同樣以k + 2，k + 3… {請先閲讀背面之注意事項再填寫本頁) 订 本紙張尺度適用中國國家搮準（CNS ) A4規格（210X297公釐）.^ . 經濟部中央標準局貝工消费合作社印製 Α7 Β7 五、發明説明（14) 方式來依次設定至第k + η號爲止。並且’訊號A C 爲進行辑存取時所被輸入之外部區·庫位址。 在圖3 B之構成中，對於離控制電路最遠的位置之第 η - 1號的記憶排而言’以接地電位GND的區庫位址’ 亦即以4位元來進行指定時·係設定〇 〇 〇 〇的位址’且 在與上述圖2的實施例相反的'方向上設定—次增加+ 1之 區庫位址。在此構成中，將被指定鄰接於控制電路而配置 之第0號的記憶排爲最大之區庫位址（排位址）’使上述 溢位檢測電路Ο V F C能夠配置於控制電路，而得以.在不 受供以傳達溢位檢測訊號的配線之影響下能夠進行合理的 電路配置。 在圖3C之構成中，對於離控制電路最遠的位置之第 η - 1號的記億排而言，以接地電位GND的區庫位址* 亦即以4位元來進行指定時，係於設定0 0 0 0的位址之 後，將被指定鄰接於控制電路而配置之第0號的記憶排爲 最大之區庫位址（排位址），而令上述溢位檢測電路 OVFC配置於控制電路。 雖無特別加以限制，但在各記億排中所被指定的區庫 位址是藉由反相電路來使其反相，而來進行與外部區庫位 址AC的比較《藉此，例如搭載16個記億排時，就上述 區庫位址設定電路而言，雖於第1 6個的記憶排中被分配 有0 0 0 0的區庫位址，但藉由與其反相訊號的比較，而 被分配有1111的位址。又，於第15個的記億排中雖 被輸入0 0 0 1，但在比較電路中是針對1 1 1 0進行比 本紙張尺度適用中國國家揉準（CNS > A4規格（210X297公釐）-*|7 - -----1----y — {請先閲讀背面之注意事項再填寫本頁 訂 經濟部中央標準局員工消貪合作社印裝 A7 B7 五、發明説明（15 ) 較4¾¾ !|_的，在鄰接於控制電路（在比較電路中所被 比較的區庫位址爲依次減少一 1的控制'‘電路）而配置之第 0號的記憶排中，將形成與1 1 1 1的反相訊號0 0 0 0 進行比較，且實質的區庳位址將藉由十進位法來予以分配 成0〜η — 1而形成等價。 但，記憶排數爲上述最犬數（1 6個）以下時（例如 8個），鄰接於上述控制電路而配置的記憶排之等價性的 區庫位址並非爲0，而是形成0 1 1 1 (十進位的7)者 。作爲設置於上述各記憶排的區庫位址產生電路之加.算電 路亦可調換成減算電路。亦即，由於只要將上述區庫位址 或排位址設定成無相同者即可，因此只要在每個記億排中 以增加或減少1個的方式來分配彼此不同的區庫位址即可 ΰ 圖4Α，4Β，4C係表示本發明之RAM模組之其 他實施例之槪略方塊圖。此實施例之RAM模組，係對應 於必要的記憶容量，而使其記憶排的數量有所不同*亦即 ，由於是對於不同數量的記憶排設置共同的控制電路|因 此由控制電路所見時的負載會對應於記憶容量而有所不同 。例如，對供給位址訊號或指令的驅動器及記億排而共同 供應的時脈訊號CKR會隨著記憶排數的增大而使負載變 重。 對應於上述負載的輕重，訊號傳達速度將有所改變， 其結果在記憶體存取時所花費的時間將有所不同，且爲了 調整時間，必須設定更多的時間範圍。就此實施例而言， 本紙張尺度適用中國國家標準（〇那）八4規《格（210父297公藶）_ 18 IJ..I------t------灯------^ (請先H讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印*. A7 B7 五、發明説明（16 ) ^的記憶排之區庫位址設定電路中，可藉由形成 上述最終段之加算電路的輸出訊號，換%言之，可藉由解讀 輸入在上述溢位檢測電路OV F C中的區庫位址來得知所 被搭載的記憶排數。利用此事，可使在控制電路中具有對 應於最大搭載數的記億排之負載驅動能力，且以該最大搭 載數之記億排的條件來設定客種時間調整，而來謀求控制 電路側的標準化。 在上述控制電路或各記憶排中搭載有虛擬負載電路。 該虛擬負載電路並沒有特別加以限定，可由Μ 0 S閘極電 容等所形成的負載電路來予以構成，經由開關 MO S F Ε Τ等，可選擇性地連接裝置於上述位址匯流排 ，指令匯流排或時脈訊號CKR等之訊號傳達路徑中。 如同圖4Α所示，實際上被搭載之記億排的數量爲2 個（ΒΑΚ#〇與#1)時，連接被設置於控制電路的8 個虛擬負載電路，而來將由控制電路的驅動電路所見之全 體的負載予以調整成1 0。相對的，在同圖4 Β中，上述 虛擬負載電路將被分散設置於各記憶排中。因此，與上述 相同，實際上被搭載之記億排的數量爲2個（ΒΑΚ#〇 與# 1 )時，連接被設置於ΒΑΚ#〇與BAK# 1的虛 擬負載電路，而來將由控制電路所見之全體的負載予以調 整成10 »在此構成中，如同圖4C所示，若被搭載之記 憶排的數量增加到4個（B A Κ # 0〜# 3 )，則在 BAK# 〇〜BAK# 2中，則會以分散虛擬負載而使連 接之方式來將由控制電路所見之全體的負載予以調整成 本紙張尺度適用中困8家揉準（€阳）厶4規格（210父297公釐）~_ 19_ ^^^1 tf( ^^^1 ^^^1 1»1 a— ^^^1 i·^— an (請先閱讀背面之注意Ϋ項再填寫本頁) 訂 經濟部中央標準局貝工消费合作杜印製 Α7 Β7 五、發明説明（17 ) 々1?哲^中雖被省略，但就至BAK# η爲止的最大搭 載狀態而言.，在上述圖4 Α之一例的控'制電路中，對於上 述圖4 B之一例而言，在所有的BAK# 0〜BAK# η 中上述虛擬負載電路皆未連接，而與上述同樣地由控制電 路所見之全體的負載將被調整成1 0。 在上述時脈訊號中，根璩自外部所供給的系統時脈訊 號C L K而使用於控制電路中的時脈訊號C L K C與 C LKM，係依負載的輕重，以不會產生相位偏差的方式 ，若爲相同的時脈驅動器，則將負載予以同樣地設定.成 1 0。對應於此，從上述控制電路供給至各記憶排的時脈 訊號C L K R亦藉由上述虛擬負載電路之選擇性的連接來 將負載予以同樣地設定成1 0。藉由如.此的調整，可以謀 求時脈訊號的同步化，且能夠將考量時脈訊號的相位差之 後的時間範圍之設定縮小到所需要的最小範圍，其結果將 可達成動作頻率的高速化。 就此實施例而言，可以進行上述之區庫構成的切換。 亦即，在行系的選擇動作中有僅有1個記憶排動作的情況 ，及使兩個以上的記億排同時動作之情況。如此使複數個 記憶排同時動作時，控制電路的負載會有所不同，其結果 若對訊號傳達速度造成的話，則可根據上述區庫指定資訊 來進行虛擬負載電路的切換，而使得能夠將上述訊號傳達 速度調整成一定β 圖5係表示上述區庫位址產生電·路與區庫位址一致比 較電路之一實施例之電路圖β上述區庫位址產生電路，係 本紙張尺度適用中國國家揉準（CNS ) A4坑格（210 X 297公釐）_ 20 - i J_lv· In n <請先M讀背面之注意事項再填寫本頁) 订 經濟部中央標率局貝工消费合作社印装 A7 ___B7____ 4、發明説明（18 ) i 算電路所構成，取入由輸入之4位元所構成的 區庫位址 C’AR<〇>，CAR<1>_，CAR<2>， CAR< 3 >來作爲自己的區庫位址，並且予以進行+ 1 的加算動作而來.產生由4位元所構成之次段的區庫位址 C A R < 〇 > · C A R < 1 >，C A R < 2 >，C A R < 3 >。 .- 加算電路係由下述之各電路所構成。最下位位元的輸 出訊號C A R < 〇 >係藉由反相電路來使最下位位元的輸 入訊號C AR< 〇 >反相而形成。第2位位元的輸出.訊號 CAR< 1 >係藉由接受所輸入的最下位位元CAR<〇 >與第2位位元CAR<1>之排他邏輯和電路來形成。 第3位位元的輸出訊號C AR< 2 >係藉由接受所輸入的 最下位位元CAR< 〇>與第2位位元CAR< 1 >之 NAND輸出與第3位位元CAR< 2 >的反相訊號之排 他邏輯和電路來予以形成。又，最上位位元的輸出訊號 CAR< 3 >係形成上述所被輸入之最下位位元C‘AR< ◦ >與第2位位元CAR< 1 >2NAND輸出，及第3 位位元C AR< 2 >的反相訊號與NOR輸出，而與最上 位位元CAR< 3 >—起供給排他邏輯和電路來予以形成 〇 區庫位址一致比較電路，係設有列系與行系的區庫位 址一致比較電路。亦即•列系的區庫位址一致比較電路是 藉由排他邏輯和電路（一致/不一致電路）來判定由上述 輸入之4位元所構成的區庫位址CAR<〇>，CAR< 本紙張尺度適用中國國家標率（CNS > Α4規格（2丨0 X 297公釐）.21 - {請先Μ讀背面之注意事項再填寫本頁) >· 訂 A7 B7 明説明（19) 經 濟 部 中 央 揉 準 Ml 貝 工 消 费 合 作 社 印 装 Λ > rsAR<2>，CAR<3>及進行記憶體存取時 所被指定之列系的區庫位址ACNB<'〇>，ACNB< 工>，ACNB<2>，ACNB<3>2對應的位元， 旦藉由N A N D閘極電路與N 0 R電路來取出全體位元的 /致訊號。 與上述同樣的•行系的酋庫位址一致比較電路亦藉由 排他邏輯和電路（一致/不一致電路）來判定由上述輸入 之4位元所構成的區庫位址CAR<〇>，CAR<1> ，CAR<2>，CAR<3>1進行記億體存取時所被 指定之行系的區庫位址ARNB<〇>，ARNB<1> ，ARNB<2>，ARNB<3>之對應的位元，且藉 由NAND閘極電路來取出全體位元的一致訊號。 在此實施例中，爲了使行系的選擇動作能夠針對上述 之以1區庫複數個記憶排而構成者進行切換，而於對應於 最下位位元CAR<0>與ARNB<0>的排他邏輯和 電路的輸出側設置NOR閘極電路·且爲了強制性地使該 NOR閘極電路的輸出訊號形成一致訊號，而於輸入側供 給控制訊號RFTN ·藉此，只要將上述訊號RFTN設 定成邏輯1，則在行系中無論區庫位址的最下位位元爲0 或1皆可形成一致訊號，且可對2個記憶排設定實質上相 同的區庫位址。 若以1區庫4個記憶排而構成的功能也附加的話，則 將會把上述控制訊號R F TN對應於最下位位元CAR< 0>與ARNB<0>而來設置訊號RFTN1 *以及對 本紙張尺度逋用中國困家標率（（：沏>八4規格（210><297公嫠）.22- <請先閱讀背面之注意事項再填寫本頁) 1· 訂 經濟部中央標準局貝工消费合作社印装 A7 B7_ 發明説明（2〇 ) 應於+奋索2位元CAR<1>與ARNB<1>而來設 置訊號RFTN2，若以1區庫2個記'憶排來構成時，則 只要將上述訊號RFTN 1設定於邏輯1即可*若以1區 庫4個記億排來構成時，則只要將上述訊號RFTN 1與 RFTN2設定於邏輯1即可。 同圖5之區庫位址產生翥路及區庫位址一致比較電路 ，係於圖2所示之#0〜# η的全體記億排中可全部由相 同的電路構成。因此，記億排可以共同使用1種類的巨格 化者，對於記憶排數及其區庫構成有所不同之複數種類的 RAM模組而言可以使用上述種類之巨格化的記憶排，而 得以使電路設計及電路佈局能夠大幅度地簡略化· 上述區庫位址產生電路及區庫位址一致比較電路，係 由同圖所示之簡單的邏輯閘極電路所構成，尤其是作爲區 庫位址產生電路的加算電路*因爲只有進行靜態的訊號傳 達動作，所以其驅動能力極小即可。由於構成這些電路的 元件可以形成非常的小，因此能夠在傳達上述區庫位址產 生用之各訊號CAR< 〇 >〜CAR< 3 >的配線通道下 之半導體基板上製作裝入。例如可在第3層的金屜配線層 中形成上述各訊號CAR<0>〜CAR<3>，並且連 接構成加算電路的各閘極間之配線，係可利用其下的第2 層與第1層的金屬配線層來形成。 藉此，即使是在上述區庫位址一致比較電路中，同樣 可以在分別形成有區庫位址ARNB<0>，ARNB< 1> * ARNB<2>，AR^ίB<3>及ACNB<0 本紙張纽速用中國國家搮準（CNS )六4狀（210 X 297公簸） 23 - {請先Μ讀背面之注意事項再填寫本頁) 訂 經濟部中央搮準局貝工消费合作社印裝 A7 B7_____ 五、發明説明（21 ) $ #%9c9l2B <1>，ACNB<3>的配線通道下及形 成有上述訊號CAR<0>〜CAR d >的配線通道下 之半導體基板上製作裝入元件。如此一來，將可使記憶排 形成高集成化》 在此實施例中，如前述說明過那樣，區庫位址係具有 2個意義。亦即，就列系而#'，區庫位址係以一對一方式 來對應於排位址。相對的，就行系而言，並沒有對應於排 位址，而是按區庫數，亦即按照比例來增減。也就是說， 若區庫數爲排數的1 /2，則對應於此區庫位址亦減少1 /2。具體而言，排數爲1 6個時，雖然排位址爲1 6個 ，但由行系來看，若將區庫數減至排數的1/2 ( 8個） ，則如前述一般，在行系的區庫位址一致比較動作中，4 位元之中的下位1位元將會形成無效，而使得行系的區庫 位址減至8個。 如此將記億排的列系之訊號傳達路徑予以並列連接， 不僅可以針對列系來使區庫位址與排位址能夠一對一對應 ，而來避免重複選擇，而且還可以針對行系來使對應於區 庫構成，而得以同時選擇複數的記億排之字元線。藉此* 在區庫內的讀出或寫入將可在更新行系的位址訊號後藉由 列切換的連續存取來高速地進行資料的輸出入》 圖6係表示上述記億排之記憶體陣列M A R Y，字元 線選擇電路之一實施例之電路圖。同圖中亦繪圖出包含於 記憶體陣列部中之位元線的補償&預充電電路。同圖之記 億排係以上述區庫位址# 0〜# η之中的一個區庫# j爲 本纸張尺度適用中困國家標準（CNS > A4規格（210X297公釐）.24 - {請先s讀背面之注意Ϋ項再填寫本頁) 订 經濟部中央樣率為貝工消费合作社印装 A7 _____B7___ 發明説明（22 ) 代表在被設置於區庫（記憶排）# j的複數個互 補位元線及複數個字元線中，將以一對·的互補位元線 BLm’/BLm與1條的位元線BLn，字元線WLO ，WLm，WLm+l，WLn爲代表顯示出。 在此’舉設置於字元線WL 〇與位元線B Lm的交點 之記億格而言，位址選擇MCfS F E TQm的閘極係連接 於字元線=上述Μ 0 S F E T Qm的一方之源極，汲極係 連接於位元線B Lm。上述MO S F E TQm的另一方之 源極，汲極係連接於記憶電容C s的一方之電極（儲.存節 點Ns)。又，記億電容Cs的另一方之電極係與其他記 憶格的記億電容之他方的電極共同，且被施加屏極電壓 V P L。 上述之記憶格係以矩陣方式配置於字元線與互補位元 線中之一方的交點*例如，就字元線WLm與其鄰接的位 元線WLm+ 1而言，在字元線WLm與互補位元線中的 一方之位元線B Lm的交點設有記憶格，且在字元線 WLm+ 1與互補位元線中的另一方之位元線/B Lm的 交點設有記憶格。除了如此以每個字元線的奇數與偶數在 互補位元線的一方與他方交互配置記憶格之外，也可以以 彼此鄰接的2條字元線爲一對，將該2條字元線所分別設 置的2個記億格交互配匱於互補位元線的一方與他方。 在上述互補位元線B Lm，/B Lm設有構成補償& 預充電電路之N通道型M0SFETQ14〜Q16。 MOSFETQ14係使互補位元線BLm與/BLm的 本紙張尺度適用中國B家揉率（CNS ) A4规格（210 X 297公嫠）.25 - <請先聞讀背面之注意Ϋ項再填寫本頁) 订 經濟部中央樣準局貝工消费合作社印*. A7 B7 五、發明说明（23 ) 高侫g準（或低位準與高位準）短路而設定成半電 位β又，MOS F E T Q 1 5與Q 1 6'係供以防止由互補 位元線B Lm，/B Lm的短路所形成的半電位會因漏電 流而產生變動者，且將半預充電電壓VMP供給上述互補 位元線 BLm ’/BLm。又’這些MOSFETQ1 4 〜Q 1 6的閘極，係被共同達接而供給預充電&補償訊號 BLEQj 。亦即，字元線由選擇位準而被復位成非選擇 位準後，上述訊號B L E Q j將變化成高位準，且將上述 MOSFETQ14〜Q16形成ON狀態•而來進行互 補位元線BLm，/BLm的預充電與補償動作。 又，對應於上述複數的字元線W L0〜WLn而設置 複數的字元線驅動電路WD0〜WDn。在同圖6中•將 例示有作爲對應於字元線WLm的字元線驅動電路WDm 之具體的電路。在上述字元線驅動電路WDm中係使用 CMO S反相電路，該CM〇 S反相電路係由：其源極連 接於昇壓電源VDH的P通道型MOSFETQ6 _，及於 電路的接地電位連接有源極的N通道型MO S F E TQ 7 所構成。又，上述MOS F ETQ6與Q7的汲極將共同 連接而構成輸出端子|且連接於上述字元線WLm·又， 上述Μ 0 S F E T Q 6與Q 7的閘極將共同連接而構成輸 入端子，且被供給藉由行（X)解碼器RD E C所形成的 選擇訊號。 上述CMOS反相電路（Q6與Q7)的輸入端子與 上述昇壓電源VDH之間，連接源極-汲極路徑之預充電 iiaBi- ^^^1 —Blm tmimt HI ^^1 ... f {諳先《讀背面之注意Ϋ項再填寫本頁) 订 本纸張尺度適用中國Η家樣率（CNS ) A4规格（210X297公釐} . 26 - 經濟部中央標準扃貝工消费合作社印装 A7 _B7_ 五、f明説明（24 ) 用的臺'0 S FETQ9與非選擇閂鎖用的p通道 型Μ 0 S F E V Q 8將被設置呈並列形‘態·上述非選擇閂 鎖用的Ρ通道型MO S F Ε 丁 Q 8的閘極係連接於上述 CMOS反相電路（Q6與Q7)的輸出端子。上述預充 電用的P通道型MO S F E T Q 9的閘極將被供給預充電 訊號WPH»並且，形成此蕷·充電訊號WPH的訊號產生 電路，係形成對應於字元線的選擇位準之高位準與電路的 接地電位之類的低位準訊號WP Η。 上述MOSFETQ14爲位準極限用的 MOSFET。當感測放大器（圖中未示）爲藉由電源電 壓V d d來動作時，互補位元線B Lm或/B Lm之電位 的高位準係形成對應於電源電壓V d d者，上述昇壓電壓 VDH的電位係形成上述電源電壓Vdd + Vt h。又* 當感測放大器爲藉由被降壓的內部電壓VD L來動作時， 上述昇壓電壓VDH係形成VDL+Vt h。在此， V t h爲位址選擇MOSFETQm的臨界値電壓，使藉 由感測放大器的放大動作而被放大的互補位元線B Lm或 /BLm之電源電壓Vd d或VDL之類的髙位準訊號不 會有位準損失的情況下來傳送至電容C s。 圖7係表示上述行解碼器R D E C與設置於彼之字元 驅動器之一實施例的具體電路圖。AX2 0〜2 7爲藉由 預解碼器來針對3位元的行（X)位址訊號A2〜A4進 行預解碼而形成之訊號，AX5 0〜5 7爲藉由預解碼器 來針對3位元的行（X)位址訊號A5〜A7進行預解碼 本紙張尺度適用中國國家揉丰（CNS ) Α4規格（210 X 297公釐）· 27 - {诗先Μ讀背面之注意Ϋ項再填寫本頁)

經濟部中央橾準局貝工消费合作社印製 A7 B7_____五、發明説明（25 ) € 號。在上述預解碼訊號AX 2 0〜A 2 7之中 ，1個被供給至閘極的MO S F E TQ_’3，與在上述預解 碼訊號AX50〜A57之中，1個被供給至閘極的 MO S F E TQ 4將被連接成直接形態，而來構成上述行 解碼器（RDEC)，用以供給選擇時間訊號XDGB。 上述行解碼器（RD E C%)係由NAND構成的動態 型邏輯電路所構成|設有藉由預充電訊號XD P來進行開 關控制之P通道型MO S F E TQ 1及進行非選擇位準的 閂鎖之反相電路與P通道型M0SFETQ2。藉由±述 預充電MO S F E TQ 1來使其預充電成高位準的節點， 係經由上述MO S F ETQ 3及Q4來利用時間訊號 XD G B的低位準而形成選擇/非選擇之解碼訊號。雖無 特別加以限定，但上述時間訊號XD G B可根據上述第1 判定電路的判定結果來產生。而其他則是根據上述第1判 定電路的判定結果來使上述之預解碼訊號或後述之字元線 選擇時間訊號X OMB〜X 3MB的產生形成有效/無效 ，而來控制記憶排的行系選擇動作。 設置一接受上述反相電路的輸出訊號而使高位準側的 訊號回歸至輸入側之P通道型M0SFETQ2。此P通 道型M0SFETQ2爲形成藉由預解碼輸出AX2 i與 AX5丨而使M0SFETQ3或Q4呈OFF狀態之解 碼輸出爲根據上述預充電MO S F E TQ 1而被預充電之 高位準。由於此高位準係形成供以使上述預充電期間終了 後MO S F E TQ 1形成OF F狀態，及藉由上述預解碼 <請先閱讀背面之注$項再填寫本筲) 訂 本紙張尺度適用中Η國家揲準（CNS ) A4规格（2丨0 X 297公釐} . 2g . 4^6ttfn{2Q) 输出A 或AX5 i來使M0SFETQ3或Q4形 $〇F F狀態之浮動狀態，因此將有因’偶合或漏電流而產 &自高位準變成不被期望的低位準的選擇位準之虞•在此 ，於接受反相電路的低位準之後，回歸用的P通道型. M〇 S F E TQ 2將形成ON狀態，而使反相電路的輸入 位準維持於電源電歷V d d 〃 上述反相電路的輸出訊號雖無特別加以限定，但在此 爲對應於4條的字元線WL 0〜WL 3之選擇訊號》由如 此之4條的字元線WL0〜WL 3中來針對下位位元的行 (X)位址訊號A0與A 1進行解碼，且根據加上選擇訊 號後的4個字元線選擇時間訊號X 0MB〜X 3MB而被 指定的1條字元線將被選擇出。 經濟部中央揉準局貝工消费合作社印装 (請先閱讀背面之注意事項再填寫本頁) 上述反相電路的輸出訊號爲高位準之選擇位準時， M0SFETQ5將會形成ON狀態，若上述1個字元線 選擇時間訊號X 3 Μ B自高位準變化成低位準的話，則在 由上述昇壓電源VDH的電壓所作動的Ρ通道型 MOSFETQ6與Ν通道型M0SFETQ7而形成之 字元驅動器中供給低位準的輸入訊號，且將連接於其輸出 端子的字元線WL 3由高位準上升至對應於上述昇壓電源 V D Η的電壓* 上述反相電路的輸出訊號爲高位準之選擇位準時*雖 然其他的MO S FET會與MOS F E TQ5 —起形成 ◦ Ν狀態，但上述字元線選擇時間訊號χοΜΒ〜 X 3ΜΒ會維持高位準，且字元驅動器的Ν通道型 本紙張尺度埴用中困困家標準（CNS ) Α4规格（210X297公嫠）.2〇 . 經濟部中央棣準局貝工消费合作社印製 A7 B7__ 五、發明説明（27 ) 令1¾% g专T會形成ON狀態，而使字元線WL 0〜 WL 2維持低位準之非選擇狀態。又，‘P通道型 MO S F E T Q 8爲非選擇位準之閂鎖用的MO S F E T ，字元線W L 3爲非選擇之低位準時，將會形成ON狀態 ，而使上述字元驅動器的輸入端子形成昇壓電源VD Η， 進而使Ρ通道型MOSF ErQ6形成OFF狀態。又， P通道型M0SFETQ9爲預充電MOSFET，藉由 預充電訊號WP Η的低位準來形成ON狀態，而使字元驅 動器的輸入端子預充電成上述副電源線S V CW的電.壓。 上述反相電路的輸出訊號爲低位準之非選擇位準時， 以M0SFETQ5爲代表之MOSFET將會形成 ◦ F F狀態。因此，即使上述字元線選擇時間訊號 X0MB〜X3MB的其中之一自高位準變化成低位準， 也不會予以回應，而根據對應於上述預充電位準之字元線 WL0〜WL 3的低位準來使P通道型M0SFETQ8 形成〇N狀態，而使對應於昇壓電源VDH的高位準回歸 至字元驅動器的輸入端子，藉此字元線WL 〇〜WL 3等 之非選擇狀態將被維持。 在冗餘字元線RWL 0中亦設有字元驅動器，閂鎖用 MOSFET及預充電MOSFET。此冗餘字元線 RWL0係與上述時間訊號XDGB，及不良位址記憶用 的熔絲電路（圖中未示）|及藉由冗餘電路（由進行不良 位址與所被輸入的X位址進行比較之位址比較電路所構成 )所形成之冗餘字元線選擇訊號XR 0 B同步而被選擇出 本紙張尺度適用中國國家標準（CNS > Α4规格（210X297公釐）.3〇 - (请先Μ讀背面之注$項再填寫本筲)

T 订 經濟部中央揉準局貝工消费合作社印*. A7 B7 五、發明説明（28 ) 4^9没愛據不良位址的比較一致訊號，由於正規電路之 預解碼器A X 2 0〜2 7及AX5 0〜‘5 7或字元線選擇 時間訊號X OMB〜X 3MB爲非選擇位準，因此不會對 不良字元線進行選擇動作。 在此實施例之記憶陣列M A R Y的兩側，如上述圖 3A〜3 C所示，設置有感減[放大器SA (預充電電路 PC)。又，爲了使和上述字元線WLO〜WL3等呈垂 直配置之互補位元線的間距與感測放大器及預充電電路的 間距能夠吻合而將對應於奇數號的互補位元線與偶、數互 補位元線之感測放大器分成左右擺動。藉由如此之感測放 大器S A的配置，而使得在互補位元線的2倍間距中能夠 配置1個感測放大器》 圖8係表示上述圖1之電源電路V C之一實施例的方 塊圖。此實施例之電源電路V C ·係形成對應於上述字元 線的選擇位準之昇壓電壓VDH，在形成有記憶格的Ρ型 阱領域中所應被賦予之負電壓的基板電壓VBB，及在記 憶格之記憶電容的共同電極中所應被賦予之屏極電壓 VBMPC(前記VPL)及互補位元線之預充電電壓 V Β Μ。 上述昇壓電壓VDH與基板電壓V Β Β係形成於由充 電泵電路所構成之VDH產生電路，VBB產生電路。上 述屏極電壓V BMP C與預充電電壓V ΒΜ係藉由將電源 電壓Vd d實質分壓成1/2之VBM，VBMPC產生 電路來予以彤成。又，內部電路爲對上述電源電壓V d d 本紙伕尺度通用中囷困家標準（CNS )六4死格（210X297公藶）.31 - J--------^------IT------J (讀先閏讀背面之注意Ϋ項再填寫本頁) 經濟部中央標準局I工消费合作社印策 A7 B7 _ 五、發明説明（29 ) 辱狻之電壓的情況時，例如是使上述電源電壓 V d <1形成3.3 V，又，將感測放大器及位址選擇電路等 之周邊電路的動作電壓予以降壓成2.2 V那樣的電壓 VD L時，上述屏極電壓VBMP C與預充電電壓VBM 係形成上述內部電壓VD L/2 = 1.1 V之電，壓》 上述電源電路V C係於述之R AM模組中設置一個 。並且，在上述之RAM模組中，對應於區庫構成而選擇 的記憶排數將有所不同。若各記億排被選擇的話’則將會 賦予連接多數的記憶格之字元線昇壓電壓。因此·—.旦被 分配於1個區庫之記憶排的數量增加，則爲了在各記憶排 中使1條的字元線能夠形成選擇位準，而必須增大所需之 驅動電流。 只要能設定好供以驅動每一區庫中最大數量的記億排 的字元線之電流供給能力，則電源電路VC在動作上是沒 有問題的。但相對的，由於上述之昇壓電壓電路是利用充 電泵電路來形成昇壓電壓（對電源電壓Vdd而言），因 此爲了形成昇壓電壓而必須消耗電流。如此一來，在設定 成能夠驅動上述最大數之記憶排的字元線之情況下，若每 一區庫的記憶排數爲該最大數以下時，則會造成無謂的電 流浪費。 就此實施例而言，如上述圖5之實施例那樣，在將每 一區庫的記憶排數切換成1及2時，VDH產生電路的電 流供給能力也會對應於區庫構成來切換成1及2，而藉此 來達成低消費電力化β在此實施例中，上述之電流供給能 本紙張尺度逍用中國困家橾率（CNS > Α4規格（2丨0Χ297公釐）· 32 - (請先聞讀背面之注意事項再填寫本頁) 訂 A7 B7 經濟部中央梯率局貝工消费合作社印製 五、發明説明（3〇 ) 力的切胃2是在於使供給至由充電泵電路所形成的VDH 路中之脈衝CLKPS的頻率改’费。 上述那樣的頻率切換，係藉由時脈產生電路1及2來 實現》亦即，時脈產生電路1爲1/2分頻電路，將時脈 訊號CLKRB分頻成1/2，而來產生1/2的頻率訊 號CLKF»又，時脈產生翥路2爲一選擇器，根據切換 上述區庫構成的控制訊號R F TN來選擇上述被輸入之時 脈訊號C LKRB與上述被分頻之時脈訊號C LK F的其 中之一，而來產生輸出時脈訊號CLKPS。 _ 由此時脈產生電路2輸出的時脈訊號C L K P S將被 傳送至上述VDH產生電路及VBM，VBMPC產生電 路。在VBB產生電路中，上述時脈產生電路1的分頻時 脈C LKF將定時的被供給。上述時脈訊號C LKRB爲 自RAM模組的外部所供給之時脈訊號，作爲搭載上述 RAM模組之數位資訊處理電路的系統時脈之用。 此實施例之RAM模組，係如習知之同步的D RAM 或RAMB U S型式的DRAM那樣，與上述時脈訊號 C LKRB同步而來進行資料的輸出入。因此，列系的位 址更新，係與上述時脈訊號CLKRB同步進行。藉由如 此之時脈訊號C LKRB的同步動作*將可簡單的實現上 述使用複數區庫之管線動作的讀出/寫入。 當指定區庫構成的控制訊號RFTN爲低位準（邏輯 0)時，1個區庫將由1個記憶排所構成》若爲如此之區 庫構成時，則由於在上述時脈訊號CLKRB的1週期中 (諳先W讀背面之注意事項再填寫本X ) 訂 \r 本紙張尺度適用中困國家楳準（CNS ) A4规格（210X297公釐）· 33 - 經濟部中央標準局貝工消費合作社印装 A7 B7 五、發明説明（31 ) 只钺2¾¾己被選擇字元線’因此藉由上述時脈產生電 路1而被分頻的時脈訊號CLKRB將’會根據時脈產生電 路2來予以選擇輸出。藉此，在上述VDH產生電路中會 與形成上述之低頻的時脈訊號C LKRB同步來進行充電 泵動作，而形成與其相稱之電流供給能力° 當指定區庫構成的控制抗號RFTN爲高位準（邏輯 1)時，1個區庫將由2個記憶排所構成。若爲如此之區 庫構成時，則由於在上述時脈訊號CLKRB的1週期中 可同時選擇2 _個記憶排的字元線，因此被輸入的時脈、訊號 C L K R B將可藉由時脈產生電路2來予以選擇輸出。藉 此，在上述VDH產生電路中可與形成上述情況之2倍的 高頻之時脈訊號C L KR B同步來進行充電泵動作，而得 以保持上述之約2倍的電流供給能力。 對應於如此之區庫，換言之，由於可對應於同時使字 元線動作之記憶排的數量來切換VDH產生電路之電流供 給能力，因此而能將其消費電流壓制到最小程度。如此一 來，此實施例之RAM模組亦可對應於區庫構成來切換供 以驅動被設置於控制電路之記億排的時脈訊號C LKR等 之負載，藉此不僅可以謀求電路的標準化，而且還能夠彈 性地對應於所搭載之記憶排的數量。 若搭載RAM模組的數位資訊處理系統本身爲形成非 動作狀態的話，則上述時脈訊號C LKRB會被停止》因 此，上述VDH產生電路，VBB產生電路也會停止動作 ，而使RAM模組實質上不會消耗電流*此情況，對於將 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐)~,34. i 11^ H ϋ— ^^1 ^^1 ^^1 1« I {請先H讀背面之注意事項再填寫本頁 訂 A7 B7 五、發明説明（32 ) <請先Μ讀背面之注f項再填寫本頁 電源d (1分壓成1 / 2的電路或形成上述降壓電壓 #DL的電路及將此電路分壓成1/2'的電路而言，由於 具有直流電流路徑，因此藉由對應於搭載上述RAM模組 的數位資訊處理系統本身的非動作狀態而產生的控制訊號 MQR，上述直流電流路徑會被遮斷*而VBM， V BMP C產生電路亦會形虎非活性狀態。 订 經濟部中央樣準局貝工消资合作社印«. 圖9係表示上述V D Η產生電路之一實施例的電路圖 。同圖中，爲了容易了解圖面，而使得賦予各電路元件的 電路記號與上述圖6等之電路記號有部份重枝，但實_際上 分別具有不同的電路功能。又，爲了區別Ρ通道型 MOSFET與Ν通道型MOSFET，而於Ρ通道型 MO S F Ε Τ的閘極部份附記〇（用以表示低位準爲作動 位準）。又，在CMOS電路中，雖然可以將Ν通道型 M〇S F ET形成於同樣的P型阱領域，但附上符號A〜 C的N通道型MO S F Ε T會分別藉由形成於另外的P型 阱領域來予以進行電氣性分離，因此會在P型基板上的較 深處形成N型阱領域DWLL，且於DELL內形成P型 阱領域PWE L L，而藉此形成上述N通道型 MO S F ET之所謂的3重阱構造》 此實施例之V D Η產生電路係根據低電源電壓V d d 來有效率地形成上述昇壓電壓VDH，且在考量微細化的 MO S F Ε T的低耐壓之情況下使內部電壓不會形成 2 V d d以上。就此實施例而言，昇壓電路係由2個電路 組合而成。 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐} . 35 - 經濟部中央標準局I工消費合作社印製 A7 _ 五、發明説明（33 ) ，係藉由利用P通道型MO s F E T的閘 極容量之電容C 1及構成其驅動電路之·反相電路n 1來形 成昇壓電壓之電路。又，於電容C 1的昇壓側的節點設有 作爲預充電電路之MOSFETQ1與Q4。又，構成上 述驅動電路之反相電路N 1的輸出訊號c b爲低位準時， 藉由上述MOSFETQ1奠Q4來於電容C1中進行預 充電，若上述輸出訊號c b變化成高位準，則於自反相電 路N 1所輸出的電源電壓V d d之類的高位準中，在上述 電容C 1中加算預充電電壓而形成昇壓電壓。 上述MOSFETQ1雖爲N通道型MOSFET , 但與在其通道領域（P型阱）中連接電源電壓V d d和閘 極之一般的使用方法有所不同。當上述輸出訊號c b爲低 位準時，MOSFETQ 1係藉由通道領域與源極之PN 接合來供給預充電電流。但由於從上述MO S F E TQ 1 中只有供給PN接合的順方向電壓份量的預充電電流，而 導致產生位準損失效率不佳，因此MO S F ET Q 4將被 使用。雖然MOSFETQ4基本上與MOSFETQ1 相同，但由於在閘極中被施加有於電容C 2中所形成的電 源電壓V d d以上的昇壓電壓，因此MO S FET將作用 而形成ON狀態，而使得電源電壓V d d大致可以傳遞至 上述電容C 1。 電路L C 2爲組合2個充電泵電路之昇壓電壓電路， 將被使用於驅動上述MOSFETQ4。並且，在2個電 容C2與C3中，藉由NAND閘極電路，OR閘極電路 本紙張尺度通用中國國家標準（CNS > Α4規格（2丨0X297公釐）_邪 <請先Μ讀背面之注意事項再填寫本頁) 订 A7 B7 五、發明説明（34 ) 延遲電路D 2來供給無重叠之互補的脈衝。 而且，在上述電容C 2與C 3的昇壓側'的節點設有形成問 鎖狀態之N通道型M0SFETQ2與Q3。 電容C 2的輸入側節點爲低位準時，將藉由電容C 3 來形成昇壓電壓，且使M〇 S F E TQ 2形成ON狀態， 而來將電源電壓V d d傳遞荃電容C 2。此刻，在 M〇S F E TQ 4的閘極亦被施加昇壓電壓*並且往上述 電容C 1的預充電動作將被執行。上述電容C 3的輸入側 節點形成低位準之後，上述電容C 2的輸入側節點將形成 高位準，然後在電容C 2的輸出側有昇壓電壓被形成*藉 此，M0SFETQ3將形成ON狀態，且使 M〇S F E TQ 2的閘極與源極間形成短路，接著使 M0SFETQ2形成OFF狀態，而來防止電容C2的 昇壓電壓脫離電源電壓V d d，以及進行上述電容C 3的 預充電動作。 電路L C 3基本上與上述電路L C 2相同。但藉此電 路所被控制的MO S F E TQ 5不會像上述電路L C 2那 樣進行電容C 1的預充電動作，而是用以輸出在電容C 1 所形成之昇壓電壓。因此，電路L C 2與電路L C 3係藉 由無重叠之互補的脈衝來予以驅動。亦即，如波形圖所示 ，供以形成上述MO S F ETQ4與Q 5的昇壓電壓時所 被使兩之輸入側的脈衝訊號P c與訊號g係形成彼此逆相 之無重叠狀態。就此構成而言，在電容C 1〜C2所形成 的昇壓電壓可壓制到最大不會超過電源電壓V d d的2倍 本紙張尺度適用中國國家揉準（CNS ) A4规格（2丨0 X 297公釐）.37. {讀先閱讀背面之注意事項再填寫本頁 7 經濟部中央標準局負工消费合作社印製 經濟部中央標準局—工消费合作杜印裂 A7 ___B7____五、發明説明（35 ) 殳备%)以因元件的微細化而造成低耐壓之 MOSFET來構成電路· 就此實施例而言，是爲了形成本來的昇屋電壓’換言 之，在電源電壓V d d較底的領域中’由於只靠上述電路 L C 3那樣的昇壓電路將難以取得充分的昇壓電壓’因此 而追加電路LC4與LC5。_’電路L C 4係靥位準轉換電 路，亦即把根據上述電源電壓V d d而形成的脈衝訊號予 以位準轉換成對應於在上述電路L C 1〜L C 3所形成的 昇壓電壓之電壓》亦即，電路L C 5並非是以電路L .C 3 那樣的電源電壓V d d來進行動作’而是利用在電路 L C 3中所形成的昇壓電壓來進行充電泵動作。 此結果，在電路L C 5中，由於電容C 6與C 7的輸 入側之節點的脈衝訊號之位準可成爲昇壓電路L C 3所形 成的昇壓電壓，因此而能提高M0SFETQ6的閘極電 壓。亦即，雖然M0SFETQ5因有位準損失而難以取 得充分的昇壓電壓，但是在M0SFETQ6的閘極中由 於施加有利用上述昇壓電壓VDH而形成的高電壓*因此 而能夠有效地使在電容C 1所形成的電壓（作爲輸出昇壓 電壓V D Η )輸出。 電路L C 3與L C 5雖爲同時動作者，但實際上在電 源切入後，首先是藉由L C 3來形成昇壓電壓VDH *而 當昇壓電壓VDH昇高到達某程度時，將由電路L C 5的 昇壓動作所支配，直到所欲達成的目標之昇壓電壓爲止》 圖中雖省略，但實際上若上述昇壓電壓VDH被判定爲藉 本紙張尺度適用中國囷家揉準（CNS ) Α4规格（210X297公釐）~_部: (請先閱讀背面之注+W-項再填寫本頁) 訂 經濟部中央嫖隼局貝工消费合作社印簟 A7 B7 ____ 由適當的位準轉換電路而降壓至對應於所期望的電壓之基 準電壓時，則將使時脈訊號CK的供給'停止。例如，將電 源電壓V d d設定爲3.3 V，且將內部電路的動作電壓 VDL降壓至2.2V時*由於位元線的高位準形成2.2V ，因此將被設定成加算位址選擇MO S F E T之實效性的 臨界値電壓分之3.8V的昇塵電壓VDH。 藉由這樣的充電泵電路之間歇性動作來將昇壓電壓 VDH控制成對應於上述那樣的字元線的選擇位準之髙電 壓。並且，電容C 8爲保持昇壓電壓VDH之電容·. M〇S F E T Q 7爲經由其基板與源極及汲極的PN接合 ，在電源切入時針對電容C 8進行充電之MO S F E T， 若上述之昇壓動作開始，則將形成OF F狀態。 在上述圖1中，輸出入介面部係如下述。 位址端子Ad d係由： 由使用於區庫（記憶排）內的字元線選擇的ΑΧΟ〜 ΑΧ 7所構成之行位址訊號；及 由使用於列選擇的A Υ 0〜A Υ 2所構成之列位址訊 Otfi . XL m * J5L 指定由AR〇〜AR 3所構成的行系的區庫位址之區 庫位址訊號；及 指定由A C 〇〜A C 3所構成的列系的區庫位址之區 庫位址訊號等所形成者。 指令端子Com係由： 輸入遮蔽時脈的時脈訊號C L K :及 {請先聞讀背面之注意事項再填寫本頁) -JT.- 本紙張尺度逍用中國國家揉準^阳^々^"^)^??々^) -39- 經濟部中央梂準局貝工消费合作社印製 A7 B7 _五、發明説明（37 ) 42週期爲行系指令輸入之控制訊號c R :及 指示使該區庫形成活性化或非活性'化之控制訊號B A :及 顯示該週期爲列系指令輸入之控制訊號C C :及 指示讀出或寫入之控制訊號RW所構成者。 又，作爲特別的控制訊號，係設有使RAM模組內部 電路的動作停止之控制訊號MQ，及使內部的暫存器初期 化之控制訊號RE S。其他，亦設有針對上述位元單位的 輸出入進行遮蔽之控制訊號Μ E 〇〜7，及測試用的.控制 端子。 行系的指令係如以下所述。 (1 )無作動（Ν Ο Ρ ) 此指令（ΝΟΡ )係於時脈訊號CLK的上升中，根 據訊號CR的低位準（=“〇” ）而指定。此指令雖然不 是執行的指令，但行系內部動作將會繼續。 (2 )區庫作動（B A ) 此指令（BA)係於時脈訊號C LK的上升中，根據 訊號CR的高位準（=“1” ）及訊號BA的高位準（= “ 1 ” ）而指定。根據此指令來指定X位址訊號A X 0〜 AX7與行區庫位址AR0〜AR3，而於行區庫位址所 被指定的區庫（記憶排）將被作動，並且由上述X位址訊 號ΑΧ0〜AX7所指定的字元線將形成選擇狀態，而且 (锖先Μ讀背面之注意事項再填寫本頁)

本紙張尺度適用中國8家標丰（CNS > Α4规格（210X297公釐）· 4〇 - 經濟部中央橾準局—工消费合作社印«. A7 B7 _五、發明説f ( 38 ) SA將被活性化。此指令（BA)係於汎用的 DRAM中，相當於/CAS (列位址'選通脈衝）訊號爲 高位準，/RAS (行位址選通脈衝）訊號爲下降時。亦 即，行系的選擇動作將被執行，而於被指定的區庫中，將 針對上述所被選擇的字元線的記憶格實施更新動作。 (3)區庫作動關閉（BC) 此指令（BC)係於時脈訊號CLK的上升中，根據 訊號C R的高位準（="1 ” ）及訊號B A的低位準_ (= “0” ）而指定。根據此指令而無視於X位址訊號ΑΧ0 〜ΑΧ 7的存在，且針對根據行區庫位址AR0〜AR 3 所被指定的區庫來實施預充電β亦即，選擇字元線將形成 非選擇狀態，而且感測放大器S Α不會被活性化，而使得 互補位元線及感測放大器的共用線等形成半預充電電位。 列系的指令係如以下所述》 (4 )無作動（Ν Ο P ) 此指令（NOP)係於時脈訊號CLK的上升中，根 據訊號C R的低位準（=“ 0 ” ）而指定。此指令雖然不 是執行的指令，但列系內部動作將會繼續β {請先W讀背面之注意Ϋ項再填寫本頁) 订 (5 )讀出（R D ) 此指令（RD)係於時脈訊號CLK的上升中，根據 訊號CC的高位準（=“1” ）及訊號RW的髙位準（= 本紙張尺度適用中a國家標準（CNS ) Α4规格（2丨0X297公釐）_ 41 . 五、發明説背（39) 畤鬥9而2指定 A7 B7 根據此指令來指定Y位址訊號A Y 0〜 AY3與列區庫位址ACO〜AC3，’而於行區庫位址所 被指定的區庫（記憶排）將被作動，並且由上述Y位址訊 號AY〇〜AY3所指定的列開關將形成ON狀態，而使 上述1 2 8對的互補位元線連接於廣域位元線G B D的同 時，讀出放大器ra與輸出r衝器將被活性化》此指令（ RD)係於汎用的DRAM中，相當於/RAS (行位址 選通脈衝）訊號爲低位準，/ C A S (列位址選通脈衝） 訊號下降中/ WE (允許寫入）訊號爲高位準時，若.訊號 CME爲高位準（=“1” ），則在讀出終了後，輸出緩 衝器將形成高阻抗狀態。若訊號C Μ E爲低位準（="0 ”），則輸出緩衝器將形成動作狀態，而於下一個讀出訊 號被輸出爲止繼續進行上述輸出動作。 (6 )寫入（W Τ ) 此指令（WT)係於時脈訊號CLK的上升中，根據 訊號CR的高位準（=“1” ）及訊號RW的高位準 “ 〇 ” ）而指定。根據此指令來指定Υ位址訊號A Υ 〇〜 AY3與列區庫位址AC0〜AC3，而由行區庫位址訊 號AY〇〜AY3所指定的區庫（記憶排）將被作動，且 上述Y位址訊號A Y 〇〜A Y 3所指定的列開關將形成 ON狀態，而使上述1 2 8對的互補位元線連接於廣域位 元線G B D的同時，令輸入緩衝器活性化，藉此在進行寫 入資料的取入時，一起使讀出放大器活性化，而來進行寫 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）_42 . ----------^-- {請先閲讀背面之注項再填寫本頁) 訂 綾濟部中央棟率馬貝Η揀贽合作衩印袋 A7 B7 五 -、為赞日J|( 40 ) <請先閲讀背面之注意事項再填寫本頁 入動作。此指令（WT)係於汎用的DRAM中，相當於 /RAS (行位址選通脈衝）訊號爲低·位準，/ C A S ( 列位址選通脈衝）訊號下降中/ WE (允許寫入）‘訊號爲 低位準時。 就上述之讀出或寫入指令而言，係可使用訊號B E 〇 〜1 5來掩蔽輸出入資料。#即，藉由訊號BE0〜15 來將1 2 8位元分配於1 6位元組，而使能夠執行位元組 單位的掩蔽。在讀出時，若使訊號BEi (i=0〜15 )形成高位準（=“ 1 ” ）的話*則輸出會彤成低阻.抗， 订 而使能夠進行該位元組ί的輸出，又，若使訊號BEi ( i = 0〜1 5 )形成低位準（=“ 〇 ")的話，則輸出會 形成高阻抗，而使該位元組i的輸出被掩蔽》並且，在寫 入時，若使訊號BE i (i=0〜15)形成高位準（= “ 1 ” ）的話，則資料的寫入會被進行，又，若使訊號 BEi (i=〇〜15)形成低位準（="0” ）的話， 則資料的寫入不會被進行，且在被選擇的記億格中保持（ 更新）以前的資料。 經濟部中央標準局貝工消费合作社印製 圖1 0係表示供以說明本發明之RAM模組之一動作 例之時間圖。同圖係表示Ras down模式（分頁讀出）之例 在時脈訊號C LK的第1週期中，區庫作動指令（ B A )會被執行。就Ras down模式而言，之前爲未執行關 閉區庫作動（B C )時的動作，並且在被指定的區庫（記 億排）中，字元線會被選擇，而感測放大器將會維持動作 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） -43- 經濟部中央揉率局貝工消費合作社印製 A7 B7 五2晶赞:(41 ) ^態。因此，在此Ras down模式中，會自動地對該區庫執 行關閉區庫作動（BC)。又，爲了執‘行關閉區庫作動（ BC)，而需花費第1與第2之2個週期。因此，區庫作 動指令（BA)會從第3週期開始執行。亦即，使用時脈 訊號CLK的3週期（3〜5)而於上述被指定的區庫位 址的記憶排中執行字元線的達‘擇動作及感測放大器的放大 動作《又*爲了確保上述那樣的動作時間，時脈訊號 CLK的第2〜第5週期係形成無動作（NOP)指令。 在時脈訊號C L K的第6週期中，被輸入讀出指.令（ R D )，並且第1個列位址#1被指定，而且延遲2個週 期所對應的讀出訊號# 1被輸出。又，於此實施例之同步 DRAM中，CAS係形成2。亦即，從輸入列位址開始 到所對應的資料被輸出爲止需要花費2週期。 在此分頁模式中，由於上述訊號C C是維持高準位* 並與時脈訊號CLK同步而輸出其次的列位址AY，AC ，且對應於所被輸入的列位址AY，A C來進行列開關的 切換，因此可進行與時脈訊號C L K同步之資料的連續讀 出。同圖中，雖然是顯示連續寫入2個資料之例·但是在 1區庫1記憶排時，如上述內容，因爲列開關被設置8組 ，所以最大可以進行8週期的連續讀出。又，每一區庫被 分配有2個記憶排時，最大可以進行1 6週期的連續讀出 。並且，在第9週期中，使上述第2個資料# 2輸出的同 時，發行與上述同樣的區庫作動（BA)的指令’然後再 進行其次的行位址之選擇。 本紙張尺度適用中囷國家揲準（CNS ) A4規格（2丨0X297公釐）.44. (請先《讀背面之注意事項再填寫本X > 訂 經濟部中央標準局—工消費合作社印製 A7 B7 五、發明説明（42 ) 1係表示供以說明本發明之RAM模組之其他動 作例之時間圖。同圖係表示快速模式Γ分頁讀出）之例。 在執行此快速模式（F a s t )之前會先執行關閉画 庫作動（BC)，且在時脈訊號CLK的第1週期中所被 指定的區庫作動（BA)的指令會從第1週期，亦即使用 時脈訊號CLK的3週期（Γ〜3)而於上述被指定的區 庫位址的記憶排中執行字元線的選擇動作及感測放大器的 放大動作。又，爲了確保上述那樣的動作時間，時脈訊號 CLK的第2〜第3週期係形成無動作（NOP)指令。 在時脈訊號C LK的第4週期中，被輸入讀出指令（ RD)。在此指令中，與上述相同，第1個列位址#1被 指定，且延遲2個週期所對應的讀出訊號# 1被輸出。與 上述相同，在分頁模式中，由於上述訊號C C是維持高準 位，並與時脈訊號C L K同步而輸出其次的列位址AY， AC，且對應於所被輸入的列位址AY « AC來進行列開 關的切換，因此可進行與時脈訊號C L K同步之資料的連 續讀出》 就圖1 1而言，雖然是顯示連續寫入2個資料之例* 但是在1區庫1記憶排時，如上述內容，因爲列開關被設 置8組，所以最大可以進行8週期的連續讀出。又，每一 區庫被分配有2個記憶排時，最大可以進行1 6週期的連 續讀出。在快速模式中，如同圖所示，若第2個資料# 2 被輸出的話，則會在第7週期輸入關閉區庫作動指令（ BC)，而將花費2週期來實施預充電動作。因此’供以 本纸張尺度適用中國国家揉率（CNS ) A4規格（210X297公釐）· 45 _ {請先W讀背面之注f項再填寫本頁) 订 A7 B7 經濟部中央橾準局員工消费合作杜印來 五、發明説明（43 ) 逢#曼今^的讀出之區庫作動指令的輸出，係於第9週期執 行。 就上述之Ras down模式而言，由_於不逐—發行關閉區 庫作動指令（BC)，而只要任意指定存有讀出資料的區 庫即可，因此使用狀況良好，但相反的從輸入區庫作動指 令（BA)開始到資料被输出爲止的時間LA 1將花費6 週期。相對的，在快速模式中，在必要的資料之讀出（或 寫入）完成後|雖然需要煩索地對該區庫逐一發行關閉區 庫作動指令（B C )，但是從輸入區庫作動指令（B.A ) 開始到資料被輸出爲止的時間LA 2可在4週期內高速完 成。因此•無論是使用上述任何的模式，皆可對應於資料 的種類或資料的處理程序來選擇出最適者。 圖12係表示供以說明本發明之RAM模組之其他動 作例之時間圖。同圖係表示Ras down模式（分頁寫入）之 例。 基本上與圖1 0之分頁讀出相同。但是在第6週期被 輸入的指令將由寫入指令（WT)來取代讀出指令（RD )，對應於此，而輸入寫入資料D，然後僅改變爲藉由寫 入放大器來寫入記憶格之動作。 圖1 3係表示供以說明本發明之RAM模組之其他動 作例之時間圖。同圖係表示快速模式（分頁寫入）之例。 基本上與圖1 1之分頁讀出相同。但是在第4週期被 輸入的指令將由寫入指令（WT)來取代讀出指令（rd )，對應於此，而輸入寫入資料D，然後僅改變爲藉由寫 ^------J------訂-------J— (讀先閱讀背面之注意Ϋ項再填寫本頁) 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐} -46· 經濟部中央揉準局負工消费合作社印製 A7 B7_____: 五、以4) 入放大器來寫入記憶格之動作° 就圖1 2及圖1 3而言，雖然是顯示連續寫入2個資 料之例，但是在1區庫1記億排時’如上述內容’因爲列 開關被設置8組，所以最大可以進行8週期的連續讀出β 又，若組合上述訊號B E i的話’則可進行位元組單位的 掩蔽。如比利用訊號B E i的'掩蔽功能’在上述讀出模式 中亦相同。 區庫的控制方式’係各區庫彼此獨立動作’且活性/ 非活性，讀出_/寫入係於每一區庫進行。對同一區庫連續 發行區庫作動指令（BA)時’爲了進行上述Ras down模 式，而必須設置適當的2個時脈期間。亦即，藉由在後面 的Β A指令的Ras down功能來使前面的Β A指令無效。因 匯流排的約制，在複數區庫不能同時發行讀出/寫入指令 。根據這樣的條件來依次指定複數的區庫，而使得能夠藉 由管線動作來連續進行資料的輸出入。又，根據區庫作動 指令（BA)與關閉區庫作動指令（BC)來進行各區庫 的動作之控制方式，雖然看似煩索，但實際上對於任意必 要時間的資料輸出入而言可以發揮莫大的效果。亦即，只 要有發行區庫作動指令（BA)，該區庫便可維持其狀態 ，由於只要在必要的時間上發行上述讀出（RD)或寫入 (WT )的指令，便可馬上進行資料的输出入，因此有助 於使用複數的區庫之管線動作。就此實施例而言，雖然資 料處理時間或預充電時間等的週期需要有複數個，但這是 爲了要進行高速動作所致•在進行低速動作時則不受此限 本紙張尺度逍用t國躅家揉準（CNS ) A4規格（210X297公釐} - 47 · 一 I ΙΊ ϋ I ^1— (請先Μ讀背面之注意事項再填离本頁 訂 經濟部中央樣準局貝工消费合作杜印製 A7 B7 五、發明説日月（45 )4269 92 制。 在此實施例中，雖是使用動態型記憶格，但並進行未 持有更新專用的指令，且在RAM模組中並未具有更新控 制電路。其理由乃考慮到必須依記億容量來設定RAM模 組本身的記億排數，及將RAM模組本身予以複數個搭載 的情況時。亦即，在RAM瘼組中設置更新控制電路，及 搭載複數個RAM模組時，會有更新控制電路重複地被設 置於半導體積體電路裝置中而造成無謂的浪費之虞* 就此實施例而言，係形成在RAM模組的外部設.置更 新控制電路之構成。藉此構成，即使是搭載複數的RAM 模組時，依然可使更新控制電路共通化。並且，在RAM 模組中，由於行系選擇動作與列系選擇動作是獨立進行， 因此只要藉由更新控制電路以能夠發行更新位址，區庫作 動指令（BA)與關閉區庫作動指令（BC)之方式來進 行更新動作即可。 此實施例之RAM模組，若所搭載之半導體積體電路 裝置在被供給電源電壓的狀態下形成不執行任何動作之待 機狀態時，則一切的電路動作（包括更新動作）將被停止 ，而使具有無電流流動之完全待機或超待機模式。爲了形 成如此之模式設定，上述控制訊號MQ將被利用。若使訊 號MQ活性化，.則RAM模組將被形成：構成上述電源電 路V C的充電泵電路*及形成半預充電電壓與屏極電壓的 分壓電路不會有直流電流流動之狀態。因此，若有想要保 留的記憶資料存在的話，則只要先搭載靜態型RAM，而 本纸張尺度適用中國國家揉率（CNS ) A4規格（210X297公釐）_ 48 - (請先Mlt背面之注意事項再填寫本頁 訂 經濟部中央標準局貞工消费合作社印製 A7 £7_t___ 五、發明説明（46 ) 於完全待機或超待機模式之前，在上述靜態型 R A Μ中使上述動態型R AM的記憶資'料退避即可。 在此實施例之RAM模組中，上述之列系與行系的選 擇動作是在各區庫中獨立進行。亦即，只要不執行上述之 關閉區庫作動（BC)，其記億體區庫是維持作動狀態。 在此，由於爲了調査是否爲if動狀態而逐一指定其區庫來 執行關閉區庫作動（B C )時非常煩索，因此附加一重置 (重新設定）功能β亦即，若針對上述控制訊號R E S進 行存取，則維特作動狀態的暫存器將被重新設定，換.言之 ，在各記億排中，選擇動作會被重新設定，然後自動地進 入預充電動作，而附加一供以形成上述關閉狀態的功能* 圖1 4係表示搭載本發明之RAM模組之半導雔積體 電路裝置之一實施例之方塊圖。同圖之各電路區塊，係形 成於藉由習知之半導體積體電路的製造技術所構成的單結 晶矽之類的1個半導體基板上* 此實施例之半導體積體電路裝置，係傾向於3 D圇像 處理之類的資料處理，例如可作爲家庭用遊戲機的圖像處 理LSI之用。就此實施例而言，係由8位元的 SDRAM (同步動態型RAM，其中指令，源圖像用 4%位元，顯示，繪圖用各2位元，合計8位元），及約 5萬個閘極所形成的繪圖處理器，及DRAM控制電路， 以及匯流排控制電路所構成。 上述S DRAM係組合上述實施例之RAM模組而構 成。例如，組合8個約2 5 6 K位元的記憶排來構成2 Μ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）_ 49 _ {請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央橾準局員工消费合作社印装 A7 B7 五、發明説明（47 ) '繪圖用的SDRAM2與3 »又，搭載16 個約2 5 6 K位元的記億排來構成約4'M位元之指令，源 圖像用的SDRAM1» 上述2個SDRAM1與2，係時間交替地切換成繪 圖用與顯示用。例如，偁數幀0時，讀出2個SDRAM 的其中一方之SDRAM1吋圖像資料，然後通過匯流排 控制與顯示電路，接著再經由外部的顯示處理器來輸出與 CRT等之顯示裝置的光柵掃瞄同步之顯示資料時，以另 —方的S D R A M2作爲繪圖用，而來進行應更新的.圖像 資料的寫入》偶數幀1時，與上述相反，讀出2個 SDRAM的另一方之SDRAM2的圖像資料，然後通 過匯流排控制與顯示電路，接著再經由外部的顯示處理器 來輸出與C R T等之顯示裝置的光柵掃瞄同步之顯示資料 時，以上述一方的SDRAM1作爲繪圖用，而來進行應 更新的圖像資料的寫入。 藉由上述之交替切換顯示動作與繪圖動作的進行，可 有效地活用對應於顯示幀的短時間，而來進行3 D圖像的 繪圖與顯示。當利用於上述那樣的顯示時，由於必須連續 讀出大量的資料，因此將每一區庫的記憶排數設定爲2， 而來增加更多藉由1次的記億體存取所被連續讀出的資料 數。相對的，當利用於繪圖時，爲了在上述顯示動作期間 中能夠高速掉換想要變更的部份，而設定更多的區庫數， 藉此來進行根據管線處理的高速寫入動作。就此實施例之 RAM模組而言，由於上述之區庫構成的切換可根據控制 本紙張尺度適用中國國家揉準（CNS ) A4规格（2丨0X 297公鼇）.5〇 (诗先閲婧背面之注意事項再填寫本頁)

A7 B7 經濟部中央橾準局貝工消费合作社印裝 五、發明説明（48 )4269 9 ^ 訊號R F TN來進行，因此能按其動作模式來進行效率佳 的記憶體動作》 、 此情事係針對指令及源圖像用的S D RAM 1也是同 樣的。例如，自儲存有閘極程式等的C D中讀出的程式指 令時，或源圖像的取入時•增大區庫中的記憶排數，而使 能夠高速地寫入大置的資料/且在進行繪圖動作時，增大 區庫數，而藉由管線動作來高速地僅使必要的資料變更* 藉此而能夠作成高速的3 D圖像資料* 又，可將設置於上述RAM模組的各記億排之區庫位 址產生電路利用於供以控制各S D RAM 1〜 S DRAM3的存取之匯流排控制電路的自我認識電路 I D G中。亦即，與上述記億排之區庫位址的分配同樣地 將自我認識電路I D G連接成直列形態，且分配各各的自 我認識用位址。又，藉由與來自繪圖處理器的I D資訊之 一致比較來進行匯流排控制電路的選擇。亦即，可經由匯 流排控制電路來控制上述S D R A Μ之選擇性的記億體存 取。如此形成於半導體積體電路裝置的單晶片微電腦系統 等之中，可將周邊電路的位址分配利用於使用與上述同樣 的加算電路或減算電路之自我認識電路IDG中。 由上述之實施例所取得的作用效果，係如下述一般。 (1 )與邏輯電路混合搭載之RAM的構成，係針對 複數個的記憶排而設置1個控制電路，上述記億排係包含 :在複數的字元線與複數的位元線之交點配置有複數的記 億格之記億體陣列，及進行上述字元線與位元線的選擇動 本紙張尺度適用中HB家揉準{ CNS ) A4規格（210X297公釐）_ 51 · {請先閱讀背面之注項再填寫木頁) 訂 A7 B7 經濟部中央橾準局男工消费合作社印裝 五、發明説明（49 > #；Si§i選擇電路，並且在配合必要的記憶容量而來決定 記億排數的同時，設置用以在上述各記’憶排中進行+ 1或 -1的運算動作之運算電路，而且予以連接成縱列形態， 接著在初段的運算電路的輸入端子中供給形成位址設定用 的固定位址訊號或形成可編程序的位址訊號，而將供給至 上述運算電路中的輸入訊號或·輸出訊號作爲分配給自己的 位址訊號，然後再藉由比較電路來針對執行記憶體存取時 所被輸入的位址訊號進行一致比較，而得以在各記億排中 藉由上述一致訊號來使位址選擇動作活性化，藉此可以使 各記憶排形成標準化，進而能夠取得使RAM模組的設計 管理簡單化之效果。 (2 )對應於作爲RAM模組之必要的記憶容量而來 任意的設定上述記憶排的數量，藉此而可以取得能夠彈性 地對應於用途之效果》 (3 )上述記憶格陣列，係利用由：供以讀出放大在 上述位元線（連接有矩陣配置的動態型記億格）中所被讀 出之記憶格的記憶資訊，而令記憶格的記憶電荷回到原本 的狀態之感測放大器，與使上述位元線的電位進行預充電 之預充電電路及連接於對上述複數的記憶排共同設置位元 線的廣域位元線之列開關所構成的DRAM電路，藉此而 可以取得能夠形成高積體化與大記憶容量化之效果· (4)上述記憶排係設置第1與第2判定電路*該第 1與第2判定電路係分別針對由被獨立分配於各各記億排 的2進位資料訊所構成的區庫位址資訊與被輸入的區庫位 {請先W讀背面之注意事項再填寫本頁) 本紙張尺度通用中國國家標準{ CNS ) A4*t格（210 X 297公釐）.52- A7 B7 經濟部中央樣率局貝工消费合作杜印装 五、發明説明（50 )4269 9 2 灶資訊進行一致判定，而根據上述第1判定結果來使利用 於上述字元線的選擇動作之X系的位址’訊號或其解碼結果 成爲有效，又根據上述第2判定結果來使利用於上述位元 線的選擇動作之Y系的位址訊號或其解碼結果成爲有效， 而且強制性地使對應於針對上述第1判定電路而同時動作 的記億排數量之位址資訊的位'元形成一致狀態，藉此可以 取得能夠進行區庫構成的切換之效果。 (5 )藉由將X系位址訊號分成複數組而予以預解碼 之預解碼電路，及包含接受上述預解碼訊號的直列形.態的 MO S F E T的AND構成之行解碼器來構成選擇上述字 元線之X系位址選擇電路，並且接受藉由上述行解碼器所 形成的字元線選擇訊號而利用字元驅動器來選擇字元線， 而僅於根據藉由上述第1判定電路所形成的判定結果而來 控制上述預解碼電路或行解碼器的動作而選擇之記憶排中 進行字元線的選擇動作，藉此可以取得能夠根據第1判定 結果來控制記憶排的行系選擇動作之效果。 (6 )更設置一溢位檢測電路，該溢位檢測電路係針 對在被連接成上述縱列形態的複數個記憶排之中最終段的 記億排所對應之上述運算電路的輸入訊號或輸出訊號與在 執行上述記憶存取時所輸入的位址訊號進行大小比較，並 且根據在上述溢位檢測電路中所檢測出的溢位檢測訊號來 強制性的使放大來自上述記憶排的讀出訊號的讀出放大器 的動作停止，而且將上述溢位檢測訊號送往上述RAM模 組的外部，藉此不但可以抑止在讀出放大器中之無謂的電 本紙張尺度適用中國國家揉準（CNS > A4規格（210X297公釐).53- (婧先閱讀背面之注意事項再填寫本萸) 經濟部中央橾準局另工浙费合作社印策 A7 B7______五、發明说明（51 ) 且還能夠取得事先防止動作錯誤之效果。 (7 )設置一接受被連接成上述縱'列形態的複數個記 憶排之中最終段的記憶排所對應之上述運算電路的輸出訊 號而搭載之記憶排數量檢測電路*而無關於上述記憶排的 數量來將形成對上述記憶排共同供給的控制訊號或時間訊 號之驅動電路的負載予以大致調整成一定*藉此將可取得 能夠擴大時間界限之效果》 (8 )上述各記憶排係於上述控制訊號或時間訊號的 傳達路徑上設置有虛擬負載電路，並且藉由上述控制.電路 來對各記憶排指定所搭載之虛擬負載電路的連接數，而無 關於上述記憶排的數量來將全體之驅動電路的負載予以大 致調整成一定，藉此由於可將虛擬負載分散配置於各記憶 排，因此而能夠取得藉由簡單的構成來擴大時間界限之效 果。 (9) 將上述控制電路與複數的記憶排予以並列配置 於一直線上而來構成RAM模組，並且以被配置於離控制 電路最遠的位置之記憶排的上述運算電路作爲初段電路， 及以鄰接於上述控制電路而配置之記憶排的上述運算電路 作爲最終段電路而連接，而且上述控制電路或控制電路側 設置上述溢位檢測電路，及在上述控制電路上搭載供以放 大來自上述記億排的讀出訊號之讀出放大器與使溢位檢測 訊號送出之電路，藉此將可形成沿著訊號的流向之電路配 置，進而能夠取得合理的電路配置之效果。 (10) 將上述控制電路與複數的記憶排予以並列配 (請先閱讀背面之注+^項再填寫本頁) 訂 本紙張尺度適用中困國家標準（CNS ) A4規格（210X297公釐）-54 A7 B7 經濟部中央標準局貝工消費合作社印*. 五、發明説明（52 )4269 9 2 置於一直線上而來構成RAM模組，並且以被配置於離控 制電路最遠的位置之記憶排的上述運算'電路作爲初段電路 ，及以鄰接於上述控制電路而配置之記憶排的上述運算電 路作爲最終段電路而連接，而且在設置於上述控制電路的 記億排數檢測電路中供給上述最終段的運算電路的輸出訊 號，藉此而可形成沿著訊號时流向之電路配置，進而能夠 取得合理的電路配置之效果。 (1 1 )在上述控制電路中獨立供給行系與列系的位 址訊號，且對應於上述獨立输入之行系與列系的位址.訊號 來對各記億排進行行系的選擇動作與列系的選擇動作，藉 此而可以取得能夠形成對應於區庫構成的切換之彈性的記 憶體選擇動作之效果。 (1 2 )上述行系與列系的位址訊號，係與自RAM 模組的外部所供給的時脈訊號同步，並且和指示行系與列 系的各電路的動作的控制訊號一起被輸入，而且在上述位 址訊號中亦包含選擇1〜複數的記憶排之位址訊號，又* 上述行系電路的動作的指示，係包含行系選擇動作的動作 開始，及終了行系的選擇動作而來指示預充電動作的動作 終了等2種類，藉此而可以取得能夠執行例如使用複數的 記憶體區庫之管線動作等那樣在任意的時間進行選擇動作 之效果。 (1 3 )上述行系電路的動作•若之前的狀態爲上述 行系選擇動作，則使以前的動作終了而進行預充電動作， 然後自動地進行對應於上述所被輸入的位址訊號之行系的 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐)_ 55 - -----------》-- <請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印製 A7 B7_矛2'辦(53) 選擇動作，若之前的狀態爲上述動作終了狀態，則進行對 應於上述所被輸入的位址訊號之行系的’_選擇動作，藉此而 可以取得能夠形成使用狀況良好的記憶體存取之效果。 (1 4 )在上述RAM模組中設置重置輸入端子，藉 由在此重置輸入端子中輸入預定的重置訊號，而來使上述 行系及列系的選擇動作強制性地終了，進而得以附加一令 各記憶排的選擇電路形成預充電狀態之功能，而藉此可以 取得能夠改善上述區庫控制方式的使用狀況之效果。 (1 5 )上述RAM模組係設有一形成完全待機.狀態 之功能|所謂的完全待機狀態意指在半導體稹體電路裝置 中，至少在超過記憶排的資訊保持時間之長時間的範圍內 使各電路的動作中無電流流通之狀態，而藉此能夠形成與 半導體積體電路裝置的動作相稱合理之記億體控制，進而 可以取得能夠實現低消費電力化之效果。 (1 6 )在一個半導體積體電路裝置中設置： 一運算電路，該運算電路係分別設於具有特定的電路 功能之複數的電路區塊，及各電路區塊，而對由複數位元 所構成的位址設定用的輸入訊號進行+1或-1的運算動 作：及 —比較電路，該比較電路係針對供給上述運算電路的 輸入訊號或输出訊號與位址訊號進行一致判定； 又，將上述複數的電路區塊的運算電路連接成縱列狀 態，並且在初段的電路區塊之運算電路的输入端子中供給 固定的位址訊號，而且在各電路區塊中自上述比較電路輸 本紙張尺度適用中國困家揉準（CNS ) A4規格（2丨0X297公釐>~.56- (請先閲讀背面之注意事項再填驾本頁) 訂 A7 B7 經濟部中央樣準局貝工消费合作社印装 五、發明説明（54 ) ΙΡί訊號時*使該電路區塊活性化，藉此而可以取得 能夠簡單地進行設置於半導體積體霣路裝置之電路區塊的 位址分配之效果* 以上，雖是根據上述實施形態來具體說明本發明者所 硏發出的發明，但實際上本發明並非僅限定於上述實施形 態，只要不脫離其主要技術圍，亦可進行種種的變更* 例如，被設置於1個記憶排的記憶陣列之記憶容量可採用 種種的實施形態。又，記憶陣列亦可採用所謂的共用感測 放大器之方式，該方式係於記憶陣列的中央部份配置感測 放大器，預充電電路及列開關，且於兩側配置記憶格。又 ，於形成有動態型記憶格的半導體領域中亦可不採用上述 之基扳電壓VBB，而採用電路的接地電位。 此情況，爲了減低在動態型記憶格之位址選擇 MO S F Ε Τ的漏電流，換言之，爲了維持記憶格的資訊 保持特性，而亦可採用所謂的B S G ( boosted sense grand )方式，該方式係使位元線的行位準電位高於電路的接地 電位。又，亦可以位元線的電位作爲對電源電壓降壓後的 電壓（只降低位址選擇MO S F Ε T的臨界値電壓分量的 電壓），且使用位元線的選擇位準之電源電壓的方式來省 略昇壓電路。或者亦可使用上述兩者之組合。如此一來， RAM模組與設置於外部的CMO S邏輯電路之元件製程 的整合性變得更良好，且可使其構成簡單化。 搭載於RAM模組的記憶體陣列，除了使用上述之動 態型記憶格以外，亦可爲使用靜態型記億格之構成，或者 (讀先Μ讀背面之注$項再填寫本頁} 本紙張又度適用中Η國家標準（CNS ) A4规格（210X 297公釐）.57- 經濟部中央橾準局負工消费合作社印装 A7 B7___ 和激變（55 ) 使用非揮發性記億格。該發明係可廣泛地利用於搭載 RAM模組的半導體積體電路裝置。 本案所揭示之發明中具代表性者之槪要，簡單而言如 下述。亦即，與邏輯電路混合搭載之RAM的構成，係針 對複數個的記億排而設置1個控制電路，上述記憶排係包 含：在複數的字元線與複數的·位元線之交點配置有複數的 記憶格之記憶體陣列，及進行上述字元線與位元線的選擇 動作之位址選擇電路，並且在配合必要的記憶容量而來決 定記憶排數的伺時，設置用以在上述各記憶排中進行.+ 1 或- 1的運算動作之運算電路，而且予以連接成縱列形態 ，接著在初段的運算電路的輸入端子中供給形成位址設定 用的固定位址訊號或形成可編程序的位址訊號，而將供給 至上述運算電路中的輸入訊號或輸出訊號作爲分配給自己 的位址訊號，然後再藉由比較電路來針對執行記億體存取 時所被輸入的位址訊號進行一致比較，而得以在各記憶排 中藉由上述一致訊號來使位址選擇動作活性化，藉此而得 以使各記億排形成標準化，進而能夠取得使模組的 設計管理簡單化之效果。 【圖面之簡單的說明】 第1圖係表示本發明之R AM模組之一實施例之方塊 圖。 第2圖係表示供以說明本發明之R A Μ模組之區庫位 址設定方式之槪略方塊圖。 本紙張尺度適用中國國家檫率（CNS ) Α4規格（210X297公釐）.58 - (讀先聞讀背面之注意ί項再填寫本頁) 訂 經濟部中央揉隼局貝工消费合作社印«. A7 B7 _ _五、發明説明（56 ) 42跑2, 3B，3 C圖係表示供以說明本發明之 RAM模組之區庫位址設定電路之其他實施例之槪略方塊 圖。 第4A，4B，4C圖係表示本發明之RAM模組之 其他實施例之槪略方塊圖'/第5圖係表示本發明之區庫位 址產生電路與區庫位址一致比’較電路之一實施例之電路圖 〇 第6圖係表示上述RAM模組之記憶排之記憶體陣列 *字元線選擇電路之一實施例之電路圖。 第7圖係表示上述RAM模組之行解碼器與設置於彼 之字元驅動器之一實施例之具體電路圖。 第8圖係表示圖3之電源電路之一實施例之方塊圖。 第9圖係表示圖8之VDH (昇壓電壓）產生電路之 —實施例之電路圖》 第10圖係表示供以說明本發明之RAM模組之一動 作例之時間圖。 第1 1圖係表示供以說明本發明之RAM模組之其他 動作例之時間圖。 第1 2圖係表示供以說明本發明之RAM模組之其他 動作例之時間圖。 第1 3圖係表示供以說明本發明之RAM模組之其他 動作例之時間圖。 第1 4圖係表示搭載本發明之RAM模組之半導體積 體電路裝置之一實施例之方塊圖。 本紙張尺度速用中國國家搮準（CNS } A4規格（210X297公釐)~. g9 - "" ----r----》------訂------τ <請先閲讀背面之注項再填寫本頁) A7 B7 經濟部中央揉準局貝工消费合作社印裂 五、發明説明（57 )4269 9 2 【圖號之說明】 COMD:指令解碼器 BDV :匯流排驅動器 R W A m p :讀出•寫入放大器 V C :電源電路 V d d :電源電壓 V s s :接地電壓 M A R Y :記億體陣列 S A :感測放大器 RDEC:行解碼器 C S W :列開關 BAG :區庫位址產生部 BACP :區庫位址比較放大器 丁 G :時間產生電路 C S E L :列選擇器 GBD :廣域位元線 R A :讀出放大器 W A :寫入放大器 A d d :位址訊號 C 〇 m :指令 Μ A 丁 ：記憶排 BAG :區庫位址設定電路 BACP : —致比較電路 __Γ__I----〆-- (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公嫠）.g〇 . 經濟部中央揉準局貝工消費合作杜印製 A7 B7 _ 五、發明説明（58 ) 4 :區庫位址 ACNB:區庫位址 CIC:—致比較訊號 CIR:—致比較訊號 G N D :接地電位 OVFC:溢位檢測電路 AC :外部區庫位址 C K R :時脈訊號 R F T N_ :控制訊號 WLO，WLm:字元線 B L m :位元線 C s :記憶電容器 V P L :屏極電壓 Q1 4 〜Q1 6 : N通道型MOSFET BLEQj :預充電&補償訊號 WD 0〜WD η :字元線驅動電路 V D Η :昇壓電壓 V t h :臨界値電壓 A2〜A4 :行位址訊號 A5〜A7 :行位址訊號 AX20〜A27:預解碼訊號 AX50〜A57:預解碼訊號 XDGB:選擇時間訊號 XDP :預充電訊號 本紙張尺度適用中國國家標準（〇1«)六4坑格（210父297公釐）_ 61 - {請先Μ讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局負工消费合作杜印製 A7 B7___ 五、發明説明（59 )4269 9 2 XOMB〜X3MB:字元線選擇時間訊號 AX2i ，AX5i :預解碼輸出' V B B :基板電壓 VBMPC :屏極電壓 VBM:預充電電壓 V C :電源電路 ·· C L K P S :脈衝 1，2 :時脈產生電路 C L K R + B :時脈訊號 CLKF:頻率訊號 CLKF:時脈訊號 CLKPS :輸出時脈訊號 DWLL:N型阱領域 PWELL:P型阱領域 C 1，C 2 * C 3 :電容 N 1 :反相電路 c b ·輸出訊號 D 2 :延遲電路 L C 3 :昇壓電路 A d d :位址端子 C 〇 m :指令端子 Ν Ο P :無動作 B A :區庫作動 B C :關閉區庫作動 本紙張又度適用中國國家揉準（CNS ) A4规格（2丨0X297公釐)~. 02 . -->1.-------W-- (锖先閲讀背面之注意事項再填寫本頁) 訂 A7 B7 五、發明说明（6〇 )4 2 69 g § :讀出 經濟部中央橾準局員工消费合作社印裝 w τ :寫入 (锖先s讀背面之注意Ϋ項再填寫本頁) 本紙張尺度通用中國國家標準（CNS ) Α4規格（210X297公釐）_ 63 -

Claims (1)

1. 經濟部智慧財產局員工消費合作社印製 as Β8 C8 D8 Μ年> «1^ 胃 87 1 M^ _ -IJ 申言靑 $〇 補无 -------1中文申請專利範圍修正本 民國89年2月修正 1、 一種半導體積體電路裝置，其特徵係包含： 複數的記憶排；及 對上述複數的記憶排共同設置之控制電路； 上述複數的記憶排係分別具備： 記憶體陣列；及 對輸入位址訊號進行預定値的加算或減算動作而形成 輸出位址訊號之運算電路；及 判定上述輸入位址訊號及輸出位址訊號的任何一方與 對上述複數的記憶排所共同賦予的記憶排選擇訊號形成一 致或不一致之比較電路； 對應於上述複數的記憶排之複數的運算電路係被連接 成縱列形態； 上述比較電路的判定結果爲一致時，對應於該判定後 的比較電路之記憶排內的記億體陣列將被活性化。 2、 如申誚專利範圍第1項之半導體積體電路裝置’ 其中具備對上述複數的記憶排共同設置之共同位元線； 上述記憶體陣列係分別具有： 複數的字元線；及 複數的位元線；及 複數的動態型記憶格：及 設置於上述位元線與上述共同位元線之間的開關電路 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家揉準（CNS ) A4規格（2丨OX297公釐）_ 1 _ A8 B8 C8 D8 於6¾¾¾¾範圍 % ο 3、 如申請專利範圍第1項之半導體積體電路裝置’ 其中根據上述記憶排選擇訊號而一度被選擇的記憶排數係 可根據上述控制電路而變更，且被選擇的記憶排內的記憶 體陣列將被活性化。 4、 一種半導體積體電路裝置，係屬於一種具備分別 包含記憶體陣列，運算電路及判定電路之複數的單位電路 之半導體積體電路裝置，其特徵爲： 各運算電路，係對其輸入訊號進行預定値的加算或減 算動作； 上述複數的單位電路之複數的運算電路係被連接成縱 列狀態，而使各運算電路的輸出訊號能夠形成次段的運算 電路的輸入訊號； 上述判定電路，係判定所對應之運算電路的輸入訊號 及輸出訊號的任何一方與對上述複數的單位電路共同賦予 的選擇訊號形成一致或不一致； 上述比較電路的判定結果爲一致時，對應於該判定後 的判定電路之單位電路內的記憶體陣列將被活性化。 5、 如申請專利範圍第4項之半導體積體電路裝置， 其中更具備有：被連接成上述縱列狀態之複數的運算電路 中，針對根據最終段的運算電路的輸入訊號或輸出訊號而 出現的數値與根攘上述選擇訊號而出現的數値進行大小比 較之電路。 6、 如申請專利範圍第4項之半導體積體電路裝置， 本紙張从適用巾關家料（CNS )纟4題·（ 21GX297公釐). p - (請先Η讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 J-----Η------訂------j—·----IK---：-- 8888 ABCD 六、申請專利範圍 426992 其中根據上述選擇訊號而一度被選擇的單位電路數係可變 更，且被選擇的單位電路內的記憶體陣列將被活性化。 ll.lt —1-----W-- (請先閲讀背面之注$項再填寫本頁) 7、 一種半導體積體電路裝置，係屬於一種具備分別 包含內部電路區塊，運算電路及比較電路之複數的單位電 路之半導體積體電路裝置，其特徵爲： 各運算電路，係對其輸入訊號進行預定値的加算或減 算動作； 上述複數的單位電路之複數的運算電路係被連接成縱 列狀態，而使各運算電路的輸出訊號能夠形成次段的運算 電路的輸入訊號： 上述比較電路，係判定所對應之運算電路的輸入訊號 及輸出訊號的任何一方與對上述複數的單位電路共同賦予 的選擇訊號形成一致或不一致； 上述比較電路的判定結果爲一致時’對應於該判定後 的比較電路之單位電路內的內部電路區塊將被活性化。 1. 經濟部智慧財產局員工消費合作社印製 8、 如申請專利範圍第7項之半導體積體電路裝置’ 其中上述內部電路區塊係包含記憶格陣列’上述半導體積 體電路裝置更包含：根據從上述記憶格陣列中所被讀出資 料來進行運算之數位處理電路。 9、 如申請專利範圍第7項之半導體積體電路裝置’ 其中上述預定値爲+1。 1 0、一種半導體積體電路裝置，其特徵係具備一 R A Μ模組.，該R A Μ模組係包含：分別含有記憶體陣列 之複數的記憶排’及對上述複數的記憶排共同設置之控制 本紙張尺度通用中國國家標準（CNS ) Α4規格（210Χ297公釐）-3 - 經濟部智慧財產局員工消費合作社印製 B8 C8 D8 電路； 上述記憶體陣列係包含複數的字元線與複數的位元線 與複數的記憶格； 上述複數的記憶排係分別更具備有： 對由複數位元所構成的位址設定用的輸入訊號進行 +1或-1的運算動作之運算電路；及 對供給上述運算電路的輸入訊號或輸出訊號與在執行 記憶存取時所被輸入的位址訊號進行一致判定之比較電路 t 使上述複數的記憶排之上述運算電路連接成縱列形態 J 於各記憶排中，根據其一致訊號來使位址選擇動作活 性化。 1 1、如申請專利範圍第1 〇項之半導體積體電路裝 置，其中上述記憶排的數量係對應於R A Μ模組的記憶容 量而設定。 1 2、如申請專利範圍第1 0或1 1項之半導體積體 電路裝置，其中上述記憶格係由動態型記億格所構成者； 在上述記憶格陣列中含有：供以讀出放大在上述位元 線中所被讀出之記憶格的記憶資訊，而令記憶格的記憶電 荷回到原本的狀態之感測放大器，與使上述位元線的電位 進行預充電之預充電電路及連接於對上述複數的記憶排共 同設置位元線的廣域位元線之列開關。 13'如申請專利範圍第3項之半導體積體電路裝置 械張/Ut適用ϋ困家梯率（CNS)A4祕（210X297公簸)~TT. ' — r^r J---：-----木------訂------^—. (請先閲讀背面之注$項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 426992 ，其中上述記憶排係設置針對被分配於各各記憶排的2進 位資料訊與共同被輸入於複數的記憶排的區庫位址資訊來 進行一致判定之第1與第2判定電路，而根據上述第1判 定結果來使利用於上述字元線的選擇動作之X系的位址訊 號或其解碼結果成爲有效，且根據上述第2判定結果來使 利用於上述位元線的選擇動作之Y系的位址訊號或其解碼 結果成爲有效者； 上述控制電路，係供給按照對上述第1判定電路而動 作之記憶排的數量來強制性地使形成一致判定之區庫設定 訊號。 1 4、如申請專利範圍第1 3項之半導體積體電路裝 置，其中選擇上述字元線的X系位址選擇電路係由： 將X系位址訊號分成複數組而予以預解碼之預解碼電 路；及 包含接受上述預解碼訊號的直列形態的MO S F E T 的AND構成之行解碼器；及 接受藉由上述行解碼器所形成的字元線選擇訊號而來 選擇字元線之字元驅動器所構成； 在根據藉由上述第1判定電路所形成的判定結果而來 控制上述預解碼電路或行解碼器的動作而選擇之記憶排中 進行字元線的選擇動作。 1 5、如申請專利範圍第1 0項之半導體積體電路裝 置，其中更設置有：針對在被連接成上述縱列形態的複數 個運算電路之中最終段的運算電路的輸入訊號或輸出訊號 本紙張尺度適用中國國家梯準（CNS ) A4规格（210X297公釐)Γ7Ί I-[J---..-----束------訂------- (請先閲讀背面之注項再填寫本頁) A8 B8 C8 D8 六、申請專利範圍 述記憶排的記憶存取時所輸入的位址訊號進行 大小比較之溢位檢測電路； 根據在上述溢位檢測電路中所檢測出的溢位檢測訊號 來強制性的使放大來自上述記憶排的讀出訊號的讀出放大 器的動作停止，且將上述溢位檢測訊號送往上述R A Μ模 組的外部。 1 6、如申請專利範圍第1 1項之半導體積體電路裝 置，其中上述控制電路更具備：接受被連接成上述縱列形 態的複數個運算電路之中最終段的運算電路的輸出訊號， 而來檢測出所被搭載的記憶排數量之檢測電路； 又，無關於上述記憶排的數量來將形成對上述記憶排 共同供給的控制訊號或時間訊號之驅動電路的負載予以大 致調整成一定。 1 7、如申請專利範圍第1 6項之半導體積體電路裝 置，其中在上述各記憶排中，於上述控制訊號或時間訊號 的傳達路徑的輸出部更設置有虛擬負載電路； 上述控制電路，係對各記憶排指定所搭載之虛擬負載 電路的連接數； 上述記憶排，係根據自上述控制電路所指定的控制訊 號來選擇性的連接虛擬負載，而無關於上述記憶排的數量 來將全體之驅動電路的負載予以大致調整成一定。 18、如申請專利範圍第1 6項之半導體積體電路裝 置，其中在上述控制電路中，於上述控制訊號或時間訊號 的傳達路徑的輸出部更設置有虛擬負載電路； 本紙張尺度適用中國國家棣準（CNS ) A4規格（210X297公釐）_ 6 - (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 --：-----^1--rh J---：---------- ~~ 訂-------,1^ -^--.I n H ---- 經濟部智慧財產局員工消費合作杜印製 A8 B8 C8 _ D8 4¾%¾利範圍 上述控制電路，係藉由控制上述虛擬負載電路的連接 數而搭載的記憶排數的和將與記憶排的最大搭載數的情況 時形成等價性的相同 > 而無關於上述記憶排的數量來將全 體之驅動電路的負載予以大致調整成一定。 1 9、如申請專利範圍第1 5項之半導體積體電路裝 置，其中上述R A Μ模組，係其控制電路與複數的記億排 並列配置於一直線上； 又，以被配置於離控制電路最遠的位置之記憶排的上 述運算電路作爲初段電路，及以鄰接於上述控制電路而配 置之記億排的上述運算電路作爲最終段電路之方式而配置 t 在上述控制電路或控制電路側設置上述溢位檢測電路 ，並且供以放大來自上述記憶排的讀出訊號之讀出放大器 與使溢位檢測訊號送出之電路，係屬搭載於上述控制電路 者。 2 0、如申請專利範圍第1 6項之半導體積體電路裝 置，其中上述R A Μ模組，係其控制電路與複數的記憶排 並列配置於一直線上； 又，以被配置於離控制電路最遠的位置之記憶排的上 述運算電路爲初段電路，鄰接於上述控制電路而配置之記 憶排的上述運算電路爲最終段電路之方式而配置，且在設 置於上述控制電路的記憶排數檢測電路中供給上述最終段 的運算電路的輸出訊號。 .2 1、如申請專利範圍第1 0項之半導體積體電路裝 本紙張尺度逍用中國國家標準（CNS ) Α4洗格（210X297公釐）-7 - It· J---„-----^------訂------— · (請先閲讀背面之注項再填寫本頁) 8888 ABCD 令2老曹彥f範圍 置，其中在上’述控制電路中被獨立供給行系與列系的位址 訊號； ^^^1 ^^^1 ^^^1 ^^^1 ^^^1 ^^^1 I ^1 (請先閲讀背面之注意事項再填寫本頁) 上述控制電路’係對應於上述獨立輸入之行系與列系 的位址訊號’而來對各記憶排進行行系的選擇動作與列系 的選擇動作。 2 2、如申請專利範圍第2 1項之半導體積體電路裝 置，其中上述行系與列系的位址訊號，係與自r A Μ模組 的外部所供給的時脈訊號同步，且和指示行系與列系的各 電路的動作的控制訊號一起被輸入； 在上述位址訊號中亦包含選擇1〜複數的記憶排之位 址訊號； 上述行系電路的動作的指示，係包含行系選擇動作的 動作開始，及終了行系的選擇動作而來指示預充電動作的 動作終了等2種類。 經濟部智慧財產局員工消費合作社印製 2 3、如申請專利範圍第2 2項之半導體積體電路裝 置，其中上述行系電路的動作，若之前的狀態爲上述行系 選擇動作，則使以前的動作終了而進行預充電動作，然後 自動的進行對應於上述所被輸入的位址訊號之行系的選擇 動作，若之前的狀態爲上述動作終了狀態，則進行對應於 上述所被輸入的位址訊號之行系的選擇動作。 2 4、如申請專利範圍第2 2項之半導體積體電路裝 置，其中上述RAM模組，係具有重置輸入端子，若在此 重置輸入端子中被輸入預定的重置訊號，則上述行系及歹 系的選擇動作將被強制性的終了，且各記憶排的選擇電路 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐）.Q. 經濟部智慧財產局員工消費合作社印製 Α8 Β8 C8 D8 :¾、申請專利範圍 4269 9 2 係形成預充電狀態。 2 5、如申請專利範圍第1 2項之半導體積體電路裝 置，其中上述R A Μ模組係具備完全待機狀態，所謂的完 全待機狀態意指在半導體積體電路裝置中，至少在超過記 憶排的資訊保持時間之長時間的範圍內使各電路的動作中 無電流流通之狀態。 2 6、一種半導體積體電路裝置，其特徵係具備： 一運算電路，該運算電路係分別設於具有特定的電路 功能之複數的電路區塊，及各電路區塊，而對由複數位元 所構成的位址設定用的输入訊號進行+1或一1的運算動 作：及 一·比較電路，該比較電路係針對供給上述運算電路的 輸入訊號或輸出訊號與位址訊號進行一致判定： 又，將上述複數的電路區塊的運算電路連接成縱列狀 態，並且在初段的電路區塊之運算電路的輸入端子中供給 固定的位址訊號，而且在各電路區塊中自上述比較電路輸 出有一致訊號時，使該電路區塊活性化。 2 7、一種半導體積體電路裝置，其特徵爲係包含： 複數的電路區塊，及分別對應於上述複數的電路區塊而設 置之運算電路； 各運算電路的輸出訊號是以能夠作爲下一段的運算電 路的輸入訊號之方式而連接； 比較上述各運算電路的輸入訊號或輸出訊號與預定的 選擇訊號，上述輸入訊號或輸出訊號與上述預定的訊號一 本紙張尺度逋用中國國家操準（CNS ) Α4規格（210X297公釐）-9 - [J---：-----------訂-------^ (請先閲讀背面之注^•項再填寫本頁) A8 B8 C8 D8 六、申請專利範圍 P269 Q 致時，讓 置 對應於該運算電路的電路區塊。 2 8、如申請專利範圍第2 7項之半導體積體電路裝 其中上述各運算電路係進行預定値的加算或減算。 {請先閲讀背面之注意事項再填寫本頁) 、1T ^ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210X297公釐）_ 1〇 -