JPS6050797A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6050797A JPS6050797A JP58159313A JP15931383A JPS6050797A JP S6050797 A JPS6050797 A JP S6050797A JP 58159313 A JP58159313 A JP 58159313A JP 15931383 A JP15931383 A JP 15931383A JP S6050797 A JPS6050797 A JP S6050797A
- Authority
- JP
- Japan
- Prior art keywords
- data line
- section
- line
- word line
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 abstract description 8
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、高速動作が可能な半導体記憶装置に関する
。
。
近年、半導体技術が進歩するに伴って半導体記憶装置の
高速化が望まれている。このような半導体記憶装置の高
速化を実現する一つの手段として、本出願人による特願
昭５７−１３８５７３号にワード線の遅延時間を短縮し
てアクセスタイムを高速化する「半導体記憶装置」が提
案されている。第１図はその構成を示すもので、図にお
いて、１１，１１．・・・はメモリセル、ＩＷＬｉ１１
ｗＬｉ’は１行目の第１ワード線、２ＷＬｉ は１行目
の第２ワード線、ＲＤｉは同じく１行目のローデコーダ
、ＢＬ、 、 ＢＬ、 〜ＢＬｎ ｔ ＢＬｎおよびＢ
Ｌ、’ｐｐ、’〜ＢＬｒｉ、 ＢＬｎ’けビット線、Ｓ
Ｓｉ 、 ＳＳｉは１行目の第１ワードｍ１ＷＬｉあル
イ１ｔｌＷＬｉ’ｉ選択するためのセレクトスイッチ、
ＳＤ、Ｓがは上記セレクトスイッチＳＳｉ、ＳＳｉ’を
制御するためのセクションデコーダ、Ｓ Ｗｌｅ ８
Ｊ 〜Ｓ Ｗ ｎ ＋ｉ口およびｓｗ、’、ｓｗフ〜５
Ｗｒｆ、ＳＶｉワはカラムデコーダ（図示しない）の出
力によって制御されビット線を選択するためのスイッチ
、Ｄ。
高速化が望まれている。このような半導体記憶装置の高
速化を実現する一つの手段として、本出願人による特願
昭５７−１３８５７３号にワード線の遅延時間を短縮し
てアクセスタイムを高速化する「半導体記憶装置」が提
案されている。第１図はその構成を示すもので、図にお
いて、１１，１１．・・・はメモリセル、ＩＷＬｉ１１
ｗＬｉ’は１行目の第１ワード線、２ＷＬｉ は１行目
の第２ワード線、ＲＤｉは同じく１行目のローデコーダ
、ＢＬ、 、 ＢＬ、 〜ＢＬｎ ｔ ＢＬｎおよびＢ
Ｌ、’ｐｐ、’〜ＢＬｒｉ、 ＢＬｎ’けビット線、Ｓ
Ｓｉ 、 ＳＳｉは１行目の第１ワードｍ１ＷＬｉあル
イ１ｔｌＷＬｉ’ｉ選択するためのセレクトスイッチ、
ＳＤ、Ｓがは上記セレクトスイッチＳＳｉ、ＳＳｉ’を
制御するためのセクションデコーダ、Ｓ Ｗｌｅ ８
Ｊ 〜Ｓ Ｗ ｎ ＋ｉ口およびｓｗ、’、ｓｗフ〜５
Ｗｒｆ、ＳＶｉワはカラムデコーダ（図示しない）の出
力によって制御されビット線を選択するためのスイッチ
、Ｄ。
Ｄはデータ線、Ｓ八はセンスアンプ、ＷＲは書き込み信
号、ＯＵＴは出力信号である。
号、ＯＵＴは出力信号である。
上記のような構成では、アクセス時にはローデコーダＲ
ＤとセクションデコーダＳＤ（あるいは８Ｄ′）とによ
って１つの第１ワード線ＩＷＬ（あるいはＩＷＬ’）に
接続されたメモリセル群しか活性化されない。従って、
１つのローデコーダＲＤで駆動すべきメモリセルの数を
減少でき、ワード線部において従来の２〜３倍の高速化
が達成されている。
ＤとセクションデコーダＳＤ（あるいは８Ｄ′）とによ
って１つの第１ワード線ＩＷＬ（あるいはＩＷＬ’）に
接続されたメモリセル群しか活性化されない。従って、
１つのローデコーダＲＤで駆動すべきメモリセルの数を
減少でき、ワード線部において従来の２〜３倍の高速化
が達成されている。
第２図（ａ）〜（ｄ）は、前記スイッチｓｗ１．ｓｗ、
〜ＳＷｎ 、 ＳＷｎおよびＳＷ、 ＃ ＳＷ、′〜
ＳＷｄ＃ ＳＷｎ’の構成例を示している。（ａ）図に
おいては、ビット線Ｂ Ｌ （ＢＬ）とデータ線Ｄ （
Ｄ）間に挿接されたＮチャネル形のＭＯ８ＦＥＴＱｔを
カラムデコーダＣＤの出力によって導通制御する例を示
し、（ｂ）図においては、ＭＯＳ ＰＥＴ Ｏ２，Ｑ、
をトランスミッションゲート構成にした例を示し、（Ｃ
）図、（ｄ）図にはセクションセンスアンプＳＳＡ、セ
クションライトランプＳｗ人を用いた例をそれぞれ示し
ている。ここで、（Ｃ）図および（ｄ）図はインバータ
形のものであシ、カラムデコーダＣＤによって選択され
たピットのデータ線りとビット線ＢＬとを選択的に接続
する。これらの回路は適切に組み合わせて配置しても良
く、例えば（ｃ）図に示した回路はビット線ＢＬからデ
ータ線りヘ一方向に信号を伝達するものであり、（ｄ）
図に示した回路はその逆に信号を伝達するものであるの
で、他の回路との組合せが必要である。
〜ＳＷｎ 、 ＳＷｎおよびＳＷ、 ＃ ＳＷ、′〜
ＳＷｄ＃ ＳＷｎ’の構成例を示している。（ａ）図に
おいては、ビット線Ｂ Ｌ （ＢＬ）とデータ線Ｄ （
Ｄ）間に挿接されたＮチャネル形のＭＯ８ＦＥＴＱｔを
カラムデコーダＣＤの出力によって導通制御する例を示
し、（ｂ）図においては、ＭＯＳ ＰＥＴ Ｏ２，Ｑ、
をトランスミッションゲート構成にした例を示し、（Ｃ
）図、（ｄ）図にはセクションセンスアンプＳＳＡ、セ
クションライトランプＳｗ人を用いた例をそれぞれ示し
ている。ここで、（Ｃ）図および（ｄ）図はインバータ
形のものであシ、カラムデコーダＣＤによって選択され
たピットのデータ線りとビット線ＢＬとを選択的に接続
する。これらの回路は適切に組み合わせて配置しても良
く、例えば（ｃ）図に示した回路はビット線ＢＬからデ
ータ線りヘ一方向に信号を伝達するものであり、（ｄ）
図に示した回路はその逆に信号を伝達するものであるの
で、他の回路との組合せが必要である。
第３図は、前記第１図の半導体記憶装置におけるメモリ
セル１１の構成例を示している。図において、０４ｅＱ
５はセル選択用のＭ○ＳＦＥ’１７゜Ｏ６、Ｑ？および
Ｑ、、Ｑ、はそれぞれＣＭＯＳインバータ１２．１３ｆ
、構成するｌ、（Ｏ８Ｆｌｌｉ：Ｔで、上記インバータ
１２．１３の入出力端がそれぞれ接続されてラッチ回路
が構成され、上記インバータ１２の出力端およびインバ
ータ１２の入力端が上記選択用のｂｌＯＢ ＦＥＴ Ｏ
４の一端に接続され、上記インバータ１３の出力端およ
びインバータ１２０入力端が上記選択用のｌＪＯ８Ｆｇ
ＴＱ、の一端に接続されて構成されている。
セル１１の構成例を示している。図において、０４ｅＱ
５はセル選択用のＭ○ＳＦＥ’１７゜Ｏ６、Ｑ？および
Ｑ、、Ｑ、はそれぞれＣＭＯＳインバータ１２．１３ｆ
、構成するｌ、（Ｏ８Ｆｌｌｉ：Ｔで、上記インバータ
１２．１３の入出力端がそれぞれ接続されてラッチ回路
が構成され、上記インバータ１２の出力端およびインバ
ータ１２の入力端が上記選択用のｂｌＯＢ ＦＥＴ Ｏ
４の一端に接続され、上記インバータ１３の出力端およ
びインバータ１２０入力端が上記選択用のｌＪＯ８Ｆｇ
ＴＱ、の一端に接続されて構成されている。
ところで、上記第１図のような構成においては、データ
線り、Ｄにスイッチｓｗ、 、 ｓｗ、〜ＳＷｎ 、
８ＷｎあるいはＦ３Ｗ、’ 、 ＳＷ、’ Ｎ５Ｗｎ’
ｒｉ７の一端がそれぞれ接続されており、たとえスイ
ッチがオン状態でなくても各スイッチを構成するＭＯＳ
ＦＥＴのソース、ドレインあるいはゲート容量が付随
することになる。このため、データ線り、■の寄生容量
が大きくなり、データ線による信号遅延が大きくこれに
ついては改良の余地がある。す力わち、第４図のタイミ
ングチャートに示すように、時刻ｔ。においてローデコ
ーダＲＤによって第２ワード線２ＷＬが選択されるとこ
の第２ワード線２ＷＬの電位は高速にハイ（％Ｈ“）レ
ベルとなり、選択されたセクションの第１ワード線ＩＷ
Ｌ（あるいはＩＷＬ’）もこれに応じて高速に立ち上が
る（時刻ｔｘ）。しかし、ビット線ＢＬ、 ＢＬの電位
はゆっくりと変化する。これは、スイッチ５Ｗ１１ｓＷ
１〜ＳＷｎ。
線り、Ｄにスイッチｓｗ、 、 ｓｗ、〜ＳＷｎ 、
８ＷｎあるいはＦ３Ｗ、’ 、 ＳＷ、’ Ｎ５Ｗｎ’
ｒｉ７の一端がそれぞれ接続されており、たとえスイ
ッチがオン状態でなくても各スイッチを構成するＭＯＳ
ＦＥＴのソース、ドレインあるいはゲート容量が付随
することになる。このため、データ線り、■の寄生容量
が大きくなり、データ線による信号遅延が大きくこれに
ついては改良の余地がある。す力わち、第４図のタイミ
ングチャートに示すように、時刻ｔ。においてローデコ
ーダＲＤによって第２ワード線２ＷＬが選択されるとこ
の第２ワード線２ＷＬの電位は高速にハイ（％Ｈ“）レ
ベルとなり、選択されたセクションの第１ワード線ＩＷ
Ｌ（あるいはＩＷＬ’）もこれに応じて高速に立ち上が
る（時刻ｔｘ）。しかし、ビット線ＢＬ、 ＢＬの電位
はゆっくりと変化する。これは、スイッチ５Ｗ１１ｓＷ
１〜ＳＷｎ。
ｉあるいはＳＷ１’、 ＳＷｌ”％’ ＳＷｎ’ ＋
ＳＷｎ’が選択されるとビット線１３Ｌ、ＢＩ、とデー
タ線り、Ｄが接続（これらのスイッチとして第２図（ａ
） 、 （ｂ）に示す回路を用いた場合）されて寄生容
量が増加−するためである。このためデータ線り、Ｄの
電位変化もゆっくりとなり、時刻ｔ、においてセンスア
ンプＳＡの出力ＯＵＴが設定される。なお、上記スイッ
チＢＷ１ 、 ＳＷ、 〜ＳＷｎ 、 ８Ｗｎおよびス
イッチＳＷ１’ｔ ＢＷ１’ ”−’ ＳＷｎ′＊ Ｓ
Ｍとして第２図（Ｃ）。
ＳＷｎ’が選択されるとビット線１３Ｌ、ＢＩ、とデー
タ線り、Ｄが接続（これらのスイッチとして第２図（ａ
） 、 （ｂ）に示す回路を用いた場合）されて寄生容
量が増加−するためである。このためデータ線り、Ｄの
電位変化もゆっくりとなり、時刻ｔ、においてセンスア
ンプＳＡの出力ＯＵＴが設定される。なお、上記スイッ
チＢＷ１ 、 ＳＷ、 〜ＳＷｎ 、 ８Ｗｎおよびス
イッチＳＷ１’ｔ ＢＷ１’ ”−’ ＳＷｎ′＊ Ｓ
Ｍとして第２図（Ｃ）。
（ｄ）に示したセクションセンスアンプＳ８Ａ および
セクションライトアンプＩＥＩＷＡ ｉ用いればビット
線ＢＬ、ＢＬとデータ線り、Ｄとを電気的に分離できる
ので、ビット線ＢＬの宵１位変化は破線で示すように比
較的速くできるが、データ線り、Ｄに寄生する容量が大
きいためデータ１線り。
セクションライトアンプＩＥＩＷＡ ｉ用いればビット
線ＢＬ、ＢＬとデータ線り、Ｄとを電気的に分離できる
ので、ビット線ＢＬの宵１位変化は破線で示すように比
較的速くできるが、データ線り、Ｄに寄生する容量が大
きいためデータ１線り。
五の電位変化がゆっくりと行なわれ、大幅な高速化は望
めない。
めない。
今、２５６にビットのスタティックＲＡＩＪを前記第１
図に示す回路構成で形成したとすると、データ線り、五
の容量は３Ｔ）Ｆ程度で、データ線での遅延時間は８ｎ
Ｓ程度となる（アクセスタイムを４０ ｎｓ とする）
。一方、ワード線による遅延時間は、ワード線を２重化
していないものが１５ ｎｓ程度であるのに対し、７ｎ
Ｓ程度に短縮される。
図に示す回路構成で形成したとすると、データ線り、五
の容量は３Ｔ）Ｆ程度で、データ線での遅延時間は８ｎ
Ｓ程度となる（アクセスタイムを４０ ｎｓ とする）
。一方、ワード線による遅延時間は、ワード線を２重化
していないものが１５ ｎｓ程度であるのに対し、７ｎ
Ｓ程度に短縮される。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、データ線による信号遅延時間
を短縮できさらに高速化が可能な半導体記憶装置を提供
することである。
その目的とするところは、データ線による信号遅延時間
を短縮できさらに高速化が可能な半導体記憶装置を提供
することである。
すなわち、この発明においては、前記第１図におけるデ
ータ線り、Ｄをメモリセル群の各セクション毎に分割設
定し、上記分割設定したデータ線をそれぞれ接続する第
２ワード線を配設することにより、ビット線に接続され
るデータ線の容量を低減し、データ線での信号遅延時間
を短縮するように構成したものである。
ータ線り、Ｄをメモリセル群の各セクション毎に分割設
定し、上記分割設定したデータ線をそれぞれ接続する第
２ワード線を配設することにより、ビット線に接続され
るデータ線の容量を低減し、データ線での信号遅延時間
を短縮するように構成したものである。
以下、この発明の一実施例について図面を参照して説明
する。第５図において前記第１図と同一構成部には同じ
符号を付し、説明を簡単化するためにメモリセル群を２
つのセクションに分割した場合について説明する。ビッ
ト線Ｂ Ｌ ＋ＢＬ お、１：びＢＬ’、ＢＬ’ と第
１７− ）’線ＩＷＬ、ＩＷＬ’との各交差位置にはメ
モリセル１１，１１゜・・・がそれぞれ対応して配設さ
れており、上記第１ワード線ＩＷＬ、ＩＷＬ’はそれぞ
れセクションスイッチＳ８，８８’を介して第２ワード
線２ＷＬ に接続される。上記セクションスイッチｓｓ
、ｓｓ’はセクションデコーダＳＤ、ＳＤ’によって制
御され、上記第２ワード線２ＷＬには口７− デコーダＲＤの出力が供給される。このローデコーダＲ
Ｄにはアドレス信号へ、〜へｎが供給されている。上記
ビット線ＢＬ、ＩＢ−〜ＢＬｎ＋設されており、これら
スイッチＳＷ１〜ＳＷｎの他端は第１データ線ＩＤに、
Ｓ Ｗ、 ％ Ｓ Ｗ ｎの他端は第１データ線ｉに、
ｓｗ、’ 〜ＳＷｎ’ の他端は第１データ線ＩＤ’に
、蒔？〜面７の他端は第１データ線ｉ′にそれぞれ接続
されている。上記第１データ線ＩＤは、セクションデコ
ーダＳＤによって制御されるデータ線選択スイッチＤＳ
Ｓを介して第２データ線２Ｄに接続され、第１データ線
ｔｏは、セクションデコーダＳＤによって制御されるデ
ータ線選択スイッチｍを介して第２データｍｌに接続さ
れる。また、上記第１データ線ＩＤ’は、セクションデ
コーダＳＤ’によって制御されるデータ線選択スイッチ
ＤＳＳ’を介して第２データ線２Ｄに接続され、第１デ
８− 一夕線ＩＤ’はセクションデコーダＳＤ’によって制御
されるデータ線選択スイッチＤＳＳ’を介して第２デー
タ線２Ｄに接続される。
する。第５図において前記第１図と同一構成部には同じ
符号を付し、説明を簡単化するためにメモリセル群を２
つのセクションに分割した場合について説明する。ビッ
ト線Ｂ Ｌ ＋ＢＬ お、１：びＢＬ’、ＢＬ’ と第
１７− ）’線ＩＷＬ、ＩＷＬ’との各交差位置にはメ
モリセル１１，１１゜・・・がそれぞれ対応して配設さ
れており、上記第１ワード線ＩＷＬ、ＩＷＬ’はそれぞ
れセクションスイッチＳ８，８８’を介して第２ワード
線２ＷＬ に接続される。上記セクションスイッチｓｓ
、ｓｓ’はセクションデコーダＳＤ、ＳＤ’によって制
御され、上記第２ワード線２ＷＬには口７− デコーダＲＤの出力が供給される。このローデコーダＲ
Ｄにはアドレス信号へ、〜へｎが供給されている。上記
ビット線ＢＬ、ＩＢ−〜ＢＬｎ＋設されており、これら
スイッチＳＷ１〜ＳＷｎの他端は第１データ線ＩＤに、
Ｓ Ｗ、 ％ Ｓ Ｗ ｎの他端は第１データ線ｉに、
ｓｗ、’ 〜ＳＷｎ’ の他端は第１データ線ＩＤ’に
、蒔？〜面７の他端は第１データ線ｉ′にそれぞれ接続
されている。上記第１データ線ＩＤは、セクションデコ
ーダＳＤによって制御されるデータ線選択スイッチＤＳ
Ｓを介して第２データ線２Ｄに接続され、第１データ線
ｔｏは、セクションデコーダＳＤによって制御されるデ
ータ線選択スイッチｍを介して第２データｍｌに接続さ
れる。また、上記第１データ線ＩＤ’は、セクションデ
コーダＳＤ’によって制御されるデータ線選択スイッチ
ＤＳＳ’を介して第２データ線２Ｄに接続され、第１デ
８− 一夕線ＩＤ’はセクションデコーダＳＤ’によって制御
されるデータ線選択スイッチＤＳＳ’を介して第２デー
タ線２Ｄに接続される。
第６図（ａ）〜（ｄ）は、上記データ線選択スイッチＤ
ＳＢ 、引３８ 、 ＤＳＥＩ’およびＤＳＳ’の構成
レリを示している。この回路は前記第２図（ａ）〜（ｄ
）に示しヨンデコーダＳＤ（あるいはＳ Ｄ’ ）の出
力によって制御される点のみが異なる。
ＳＢ 、引３８ 、 ＤＳＥＩ’およびＤＳＳ’の構成
レリを示している。この回路は前記第２図（ａ）〜（ｄ
）に示しヨンデコーダＳＤ（あるいはＳ Ｄ’ ）の出
力によって制御される点のみが異なる。
次に、上記のような構成において、第７図のタイミング
チャートを参照して動作を説明する。
チャートを参照して動作を説明する。
データの読み出し動作は、アドレス信号Ａ１〜へｎがロ
ーデコーダＲＤに供給されると選択されたローのローデ
コーダＲＤｉ（ｉ行が選択されたとする）がハイ（％Ｈ
“）レベルとなり、第２ワード線２ＷＬｉの電位が高速
に１Ｈ“レベルに立ちあがる（時刻ｔ。）。次に、セク
ションデコーダ８Ｄあるいは８Ｄ’によってセクション
スイッチ８８およびｓｓ’が制御され、第１ワード線Ｉ
ＷＬあるいはＩＷＬ’ が選択される。今ｉ行目が選択
されているので第１ワード線ｘｗＬｉ （あるいは１ｗ
Ｌｔ’）の電位が第２ワード線２ＷＬｉの上昇に応じて
′Ｈ“レベルに立ち上がる（時刻１１）。
ーデコーダＲＤに供給されると選択されたローのローデ
コーダＲＤｉ（ｉ行が選択されたとする）がハイ（％Ｈ
“）レベルとなり、第２ワード線２ＷＬｉの電位が高速
に１Ｈ“レベルに立ちあがる（時刻ｔ。）。次に、セク
ションデコーダ８Ｄあるいは８Ｄ’によってセクション
スイッチ８８およびｓｓ’が制御され、第１ワード線Ｉ
ＷＬあるいはＩＷＬ’ が選択される。今ｉ行目が選択
されているので第１ワード線ｘｗＬｉ （あるいは１ｗ
Ｌｔ’）の電位が第２ワード線２ＷＬｉの上昇に応じて
′Ｈ“レベルに立ち上がる（時刻１１）。
カラムデコーダＣＤ（図示しない）の出力によってスイ
ッチＳＷ、 ｔ ＳＷＩ 〜ＳＷｎ 、 ＳＷｎ （あ
るいはＳＷＩ’ 、 ＢＷ、’〜ＳＷｎ’ 、 ＳＷｎ
）が選択的にオン／オフ制御されると、選択されたビ
ット線ＢＬｊ 。
ッチＳＷ、 ｔ ＳＷＩ 〜ＳＷｎ 、 ＳＷｎ （あ
るいはＳＷＩ’ 、 ＢＷ、’〜ＳＷｎ’ 、 ＳＷｎ
）が選択的にオン／オフ制御されると、選択されたビ
ット線ＢＬｊ 。
泊コの電位が時刻ｔ２において高速に変化する。
これは、ビット線ＢＬｊ 、 ＢＬｊの容量がこのビッ
ト線ＢＬｊ 、 ＢＬｊと分割設定された第１データ線
ＩＤ、ＩＤとのそれぞれの和となって低減されるためで
ある。この時、セクションデコーダＳＤ（あるいはＳＤ
’）によってデータ線選択スイッチＤＳ Ｓ ｒ Ｄｉ
ｓ （アルイｌ ＤＳＳ’ 、ＤＳ ８’ ） カオン
状態となっているので、選択されたメモリセルから読み
出された信号は、第２データ線２Ｄ。
ト線ＢＬｊ 、 ＢＬｊと分割設定された第１データ線
ＩＤ、ＩＤとのそれぞれの和となって低減されるためで
ある。この時、セクションデコーダＳＤ（あるいはＳＤ
’）によってデータ線選択スイッチＤＳ Ｓ ｒ Ｄｉ
ｓ （アルイｌ ＤＳＳ’ 、ＤＳ ８’ ） カオン
状態となっているので、選択されたメモリセルから読み
出された信号は、第２データ線２Ｄ。
２Ｄｉ介してセンスアンプＳＡに供給され、時刻ｔ３
にセンスアンプＳへがセンス動作を開始して出力信号Ｏ
ＵＴ ’ｉ得る（時刻ｔ４）。ここで、第２データ腺２
Ｄ 、 ２ Ｄには、データ線選択スイ続されていな
いためその寄生容量は小さいので、ピッｌ−線ＢＬ、Ｂ
Ｌのレベル変化に対応して、第１データ線ＩＤ、ＩＤお
よび第２データ線２Ｄ 。
にセンスアンプＳへがセンス動作を開始して出力信号Ｏ
ＵＴ ’ｉ得る（時刻ｔ４）。ここで、第２データ腺２
Ｄ 、 ２ Ｄには、データ線選択スイ続されていな
いためその寄生容量は小さいので、ピッｌ−線ＢＬ、Ｂ
Ｌのレベル変化に対応して、第１データ線ＩＤ、ＩＤお
よび第２データ線２Ｄ 。
１の電位も時刻ｔ２から高速に変化する。従って出力信
号ＯＵＴもアドレスが設定されてから短時間の時刻ｔ４
において設定される。
号ＯＵＴもアドレスが設定されてから短時間の時刻ｔ４
において設定される。
一方、書き込み時においては、上述した逆の動作で書き
込み信号ＷＲ、ＷＲ’ｉローデコーダＲＤとカラムデコ
ーダＣＤとによって選択されたメモリセル１１へ書き込
めば良い。すなわち、セクションデコーダＳＤ（あるい
はＳＤ’）によってセクションスイッチＳ Ｓ （Ｓ
Ｓ’）およびデータ線選択スイッチＤＳＳ、 ＤＳＳ
（ＤＳぎ、 ＤＳＳ’ ）全制御しでメ・モリセル群の
セクションを選択しローデコーダＲＤによって第２ワー
ド線２ＷＬを選択すると、選択された第２ワード線に接
続されかつ選択されたメモリセル群のセクションの第１
ワード線が選択され、この第１ワード線に接続されたメ
モリセル群が活性化される。また、カラムデコーダＣＤ
によってスイッチＳＷ、。
込み信号ＷＲ、ＷＲ’ｉローデコーダＲＤとカラムデコ
ーダＣＤとによって選択されたメモリセル１１へ書き込
めば良い。すなわち、セクションデコーダＳＤ（あるい
はＳＤ’）によってセクションスイッチＳ Ｓ （Ｓ
Ｓ’）およびデータ線選択スイッチＤＳＳ、 ＤＳＳ
（ＤＳぎ、 ＤＳＳ’ ）全制御しでメ・モリセル群の
セクションを選択しローデコーダＲＤによって第２ワー
ド線２ＷＬを選択すると、選択された第２ワード線に接
続されかつ選択されたメモリセル群のセクションの第１
ワード線が選択され、この第１ワード線に接続されたメ
モリセル群が活性化される。また、カラムデコーダＣＤ
によってスイッチＳＷ、。
ＳＷＩ 〜ＳＷｎ、ＳＷｎ （ＳＷＩ’、ＳＷ、’ 〜
ＳＷｎ、ＳＷｎ’）がオン／オフ制御されビットｍＢＬ
、ｗｒ、が選択される。そして、上記選択された第１ワ
ード線と選択された第２ワード線との交差位置に配設さ
れたメモリセルへのデータの書き込みが行なわれる。
ＳＷｎ、ＳＷｎ’）がオン／オフ制御されビットｍＢＬ
、ｗｒ、が選択される。そして、上記選択された第１ワ
ード線と選択された第２ワード線との交差位置に配設さ
れたメモリセルへのデータの書き込みが行なわれる。
上記のような構成において、例えば２５６にビットのス
タティックＲへＭでは、第２データ線２Ｄの容量が１ｐ
Ｆ、第１データ線ＩＤが２ ２ｐＨＸ ＝ ０．１３Ｔ）Ｆとなり、その和は１．１
３ｐＨｌ’となる。そして、データ線の遅延時間は４ｎ
Ｓ程度となる。なお、ここでは、第１データ線ＩＤを３
２ビツトおきに配置した場合について説明した。
タティックＲへＭでは、第２データ線２Ｄの容量が１ｐ
Ｆ、第１データ線ＩＤが２ ２ｐＨＸ ＝ ０．１３Ｔ）Ｆとなり、その和は１．１
３ｐＨｌ’となる。そして、データ線の遅延時間は４ｎ
Ｓ程度となる。なお、ここでは、第１データ線ＩＤを３
２ビツトおきに配置した場合について説明した。
以上説明したようにこの発明によれば、データ線による
信号遅延時間を短縮でき、高速化が可能々半導体記憶装
置が得られる。
信号遅延時間を短縮でき、高速化が可能々半導体記憶装
置が得られる。
第１図は従来の半導体記憶装置を説明するための構成図
、第２図は上記第１図におけるスイッチの構成例を示す
図、第３図は上記第１図におけるメモリセルの回路構成
例を示す図、第４図は上記第１図の半導体記憶装置の動
作を説明するためのタイミングチャート、第５図はこの
発明の一実施例に係る半導体記憶装置を説明するための
構成図、第６図は同実施例におけるデータ線選択スイッ
チの構成例を示す図、第７図は同実施例の動作を説明す
るためのタイミングチャートである。 １１．１１．・・・メモリセル、ｉｗｒ、・・・第１ワ
ード線、ＢＬ、ＢＬ・・・ビット線、２ＷＬ・・・第２
ワードｆ’、ＳＤ 、 ＳＤ’・・・セクションデコー
ダ、ＳＳ・・・セレクトスイッチ、ＣＤ・・・カラムデ
コーダ、ＳＷ。 ｓｗ 、 ｓｗ’ 、 ｓｗ’−スイッチ、ＩＤ 、Ｉ
Ｄ 、 ＩＤ’ｅＩ Ｄ’ ・・・第１データ線、２Ｄ
、 ２Ｄ−・・第２データ線、Ｔ）ＥＩＩＳ 、 Ｄ
ＳＳ 、 ＤＳＳ’ 、ｉ丁・・・データ線選択スイッ
チ。 手続補正書 昭和５８年１・、、）月５ 日 特許庁長官 若杉和夫 殿 １、事件の表示 特願昭５８−１５９３１３号 ２、 発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ５、自発補正 ７、補正の内容 明細書の９古（内容に変更なし）
、第２図は上記第１図におけるスイッチの構成例を示す
図、第３図は上記第１図におけるメモリセルの回路構成
例を示す図、第４図は上記第１図の半導体記憶装置の動
作を説明するためのタイミングチャート、第５図はこの
発明の一実施例に係る半導体記憶装置を説明するための
構成図、第６図は同実施例におけるデータ線選択スイッ
チの構成例を示す図、第７図は同実施例の動作を説明す
るためのタイミングチャートである。 １１．１１．・・・メモリセル、ｉｗｒ、・・・第１ワ
ード線、ＢＬ、ＢＬ・・・ビット線、２ＷＬ・・・第２
ワードｆ’、ＳＤ 、 ＳＤ’・・・セクションデコー
ダ、ＳＳ・・・セレクトスイッチ、ＣＤ・・・カラムデ
コーダ、ＳＷ。 ｓｗ 、 ｓｗ’ 、 ｓｗ’−スイッチ、ＩＤ 、Ｉ
Ｄ 、 ＩＤ’ｅＩ Ｄ’ ・・・第１データ線、２Ｄ
、 ２Ｄ−・・第２データ線、Ｔ）ＥＩＩＳ 、 Ｄ
ＳＳ 、 ＤＳＳ’ 、ｉ丁・・・データ線選択スイッ
チ。 手続補正書 昭和５８年１・、、）月５ 日 特許庁長官 若杉和夫 殿 １、事件の表示 特願昭５８−１５９３１３号 ２、 発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ５、自発補正 ７、補正の内容 明細書の９古（内容に変更なし）
Claims (1)
- 複数のセクションに分割設定されたメモリセル群と、こ
れらメモリセル群の各セクションにそれぞれ対応して設
けられる複数に分割設定された第１ワード線と、この第
１ワード線と交差するように各メモリセルに対応して設
けられるビット線と、上記複数の第１ワード線に対応し
て設けられる第２ワード線と、上記複数の第１ワード線
と第２ワード線との間にそれぞれ°配設されセクション
デコーダの出力に応じてメモリセル群のセクションを選
択するセレクトスイッチと、上記ビット線の一端にそれ
ぞれ一端が接続されカラムデコーダの出力によって選択
的に開閉制御されるスイッチと、これらスイッチの他端
がメモリセル群の各セクションに対応して接続される複
数に分割設定された第１データ線と、これら第１データ
線に対応して設けられる第２データ線と、上記複数の第
１データ線と第２データ線間に挿接され上記セクション
デコーダの出力によって制御されるデータ線選択スイッ
チとを具備したことを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159313A JPS6050797A (ja) | 1983-08-31 | 1983-08-31 | 半導体記憶装置 |
| US06/636,220 US4555778A (en) | 1983-08-31 | 1984-07-31 | Semiconductor memory device |
| DE19843430734 DE3430734A1 (de) | 1983-08-31 | 1984-08-21 | Halbleiterspeichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159313A JPS6050797A (ja) | 1983-08-31 | 1983-08-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050797A true JPS6050797A (ja) | 1985-03-20 |
Family
ID=15691066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159313A Pending JPS6050797A (ja) | 1983-08-31 | 1983-08-31 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4555778A (ja) |
| JP (1) | JPS6050797A (ja) |
| DE (1) | DE3430734A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120292A (ja) * | 1984-07-05 | 1986-01-29 | Toshiba Corp | 半導体記憶装置 |
| JPS62231495A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPH01245489A (ja) * | 1988-03-25 | 1989-09-29 | Hitachi Ltd | 半導体記憶装置 |
| JPH0321986A (ja) * | 1989-06-19 | 1991-01-30 | Nec Corp | 液晶駆動回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100213602B1 (ko) * | 1988-05-13 | 1999-08-02 | 가나이 쓰도무 | 다이나믹형 반도체 기억장치 |
| JPH07114077B2 (ja) * | 1989-06-01 | 1995-12-06 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JP4039532B2 (ja) * | 1997-10-02 | 2008-01-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP4721776B2 (ja) * | 2004-07-13 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155954A (ja) * | 1983-02-24 | 1984-09-05 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4368523A (en) * | 1979-12-20 | 1983-01-11 | Tokyo Shibaura Denki Kabushiki Kaisha | Liquid crystal display device having redundant pairs of address buses |
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
| JPS57150190A (en) * | 1981-02-27 | 1982-09-16 | Hitachi Ltd | Monolithic storage device |
-
1983
- 1983-08-31 JP JP58159313A patent/JPS6050797A/ja active Pending
-
1984
- 1984-07-31 US US06/636,220 patent/US4555778A/en not_active Expired - Lifetime
- 1984-08-21 DE DE19843430734 patent/DE3430734A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155954A (ja) * | 1983-02-24 | 1984-09-05 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120292A (ja) * | 1984-07-05 | 1986-01-29 | Toshiba Corp | 半導体記憶装置 |
| JPS62231495A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPH0522997B2 (ja) * | 1986-03-31 | 1993-03-31 | Tokyo Shibaura Electric Co | |
| JPH01245489A (ja) * | 1988-03-25 | 1989-09-29 | Hitachi Ltd | 半導体記憶装置 |
| JPH0321986A (ja) * | 1989-06-19 | 1991-01-30 | Nec Corp | 液晶駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4555778A (en) | 1985-11-26 |
| DE3430734C2 (ja) | 1992-05-27 |
| DE3430734A1 (de) | 1985-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0196586B1 (en) | Static semiconductor memory device | |
| JP3575490B2 (ja) | 半導体記憶装置 | |
| JPH03154287A (ja) | 半導体記憶装置 | |
| JPH11126491A (ja) | 半導体記憶装置 | |
| JPH04298892A (ja) | 書込みサイクル期間中のデータ変化における列平衡化を有する半導体メモリ | |
| JPH05266668A (ja) | メモリ行ライン選択用の改良したラッチ型リピータを持った半導体メモリ | |
| JPS5873095A (ja) | ダイナミツク型メモリ装置 | |
| JP2000011639A (ja) | 半導体記憶装置 | |
| JPH11317078A (ja) | 半導体メモリ装置 | |
| JPS6050797A (ja) | 半導体記憶装置 | |
| US6160746A (en) | Semiconductor memory with auto-tracking bit line precharge scheme | |
| US6909644B2 (en) | Semiconductor memory device | |
| JPH0529990B2 (ja) | ||
| JP2006527902A (ja) | メモリデータ線のための双方向バッファリング | |
| JPH04298891A (ja) | 列デコード型ビットライン平衡を有する半導体メモリ | |
| US5303183A (en) | Semiconductor memory device | |
| US6603692B2 (en) | Semiconductor memory device improving data read-out access | |
| JPS6318279B2 (ja) | ||
| JP3953681B2 (ja) | カラムデコーダ | |
| JPH08138378A (ja) | 半導体記憶装置 | |
| JP2606088B2 (ja) | 半導体記憶装置 | |
| US5890186A (en) | Memory circuit with built-in cache memory | |
| JPS6145314B2 (ja) | ||
| JPH01155589A (ja) | 半導体記憶装置 | |
| JPS62150588A (ja) | 半導体記憶装置 |