JPH11317078A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH11317078A JPH11317078A JP11054649A JP5464999A JPH11317078A JP H11317078 A JPH11317078 A JP H11317078A JP 11054649 A JP11054649 A JP 11054649A JP 5464999 A JP5464999 A JP 5464999A JP H11317078 A JPH11317078 A JP H11317078A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
Abstract
(57)【要約】
【課題】 カラム選択信号を効率よくコントロールする
ことのできる半導体メモリ装置を提供する。 【解決手段】ＬＳＢアドレスでデコーディングされたサ
ブワードラインイネーブル選択信号ＳＷＬＥ、ローデコ
ーダでＭＳＢアドレスでデコーディングされて印加され
る／グローバルワードライン信号ＧＷＬｂにより各メモ
リセルを駆動する複数のＳＷＤ３ブロックと、ＭＳＢア
ドレスＰＸｂを有し、ローデコーダのプリチャージ信号
及びＧＷＬｂ信号にＶｂｂ電圧を加えるローデコーディ
ングプリチャージ信号発生部（ＲＤＰＲｉ／ＶＢＦｉ）
とを含む。
ことのできる半導体メモリ装置を提供する。 【解決手段】ＬＳＢアドレスでデコーディングされたサ
ブワードラインイネーブル選択信号ＳＷＬＥ、ローデコ
ーダでＭＳＢアドレスでデコーディングされて印加され
る／グローバルワードライン信号ＧＷＬｂにより各メモ
リセルを駆動する複数のＳＷＤ３ブロックと、ＭＳＢア
ドレスＰＸｂを有し、ローデコーダのプリチャージ信号
及びＧＷＬｂ信号にＶｂｂ電圧を加えるローデコーディ
ングプリチャージ信号発生部（ＲＤＰＲｉ／ＶＢＦｉ）
とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特にローデコーダの出力信号ＧＷＬＢ、ＳＷＬＥ
を用いて多数のサブワードラインドライバを駆動し、カ
ラム選択信号を効率よくコントロールすることのできる
半導体メモリ装置に関する。
関し、特にローデコーダの出力信号ＧＷＬＢ、ＳＷＬＥ
を用いて多数のサブワードラインドライバを駆動し、カ
ラム選択信号を効率よくコントロールすることのできる
半導体メモリ装置に関する。
【０００２】
【従来の技術】以下、添付図面を参照して従来技術の半
導体メモリ装置を説明する。図１は従来の技術の半導体
メモリ装置の構成ブロック図である。従来のメモリ装置
は、メモリセルアレイ、サブワードライン駆動部及びカ
ラム選択駆動部とを備えている。サブワードライン駆動
部は、サブワードラインイネーブル（Sub Word Line en
able、以下ＳＷＬＥという）１、ローデコーダ２及びサ
ブワードラインドライバ（Sub Word Line Driver、以下
ＳＷＤという）３から構成されている。ＳＷＤ３はメモ
リセルアレイ４のそれぞれのワードラインを駆動するた
めのものである。ＳＷＬＥ１は、入力されたアドレスの
最下位（以下ＬＳＢという）ビットに応じてサブワード
ラインイネーブル選択信号（以下ＳＷＬＥ選択信号とい
う）を出力し、ローデコーダ２は、アドレスの最上位ビ
ット（以下ＭＳＢという）に応じてグローバルワードラ
イン（Global Word Line、以下ＧＷＬという）信号とグ
ローバルワードラインバー（Global Word Line bar、以
下ＧＷＬｂという）信号を出力する。上記ＧＷＬｂ信号
はＧＷＬ信号の反転した信号である。
導体メモリ装置を説明する。図１は従来の技術の半導体
メモリ装置の構成ブロック図である。従来のメモリ装置
は、メモリセルアレイ、サブワードライン駆動部及びカ
ラム選択駆動部とを備えている。サブワードライン駆動
部は、サブワードラインイネーブル（Sub Word Line en
able、以下ＳＷＬＥという）１、ローデコーダ２及びサ
ブワードラインドライバ（Sub Word Line Driver、以下
ＳＷＤという）３から構成されている。ＳＷＤ３はメモ
リセルアレイ４のそれぞれのワードラインを駆動するた
めのものである。ＳＷＬＥ１は、入力されたアドレスの
最下位（以下ＬＳＢという）ビットに応じてサブワード
ラインイネーブル選択信号（以下ＳＷＬＥ選択信号とい
う）を出力し、ローデコーダ２は、アドレスの最上位ビ
ット（以下ＭＳＢという）に応じてグローバルワードラ
イン（Global Word Line、以下ＧＷＬという）信号とグ
ローバルワードラインバー（Global Word Line bar、以
下ＧＷＬｂという）信号を出力する。上記ＧＷＬｂ信号
はＧＷＬ信号の反転した信号である。
【０００３】カラム選択駆動部の構成は、各メモリセル
アレイ４に連結され、データをセンシングする複数のビ
ットラインセンスアンプアレイ５と、入力されるカラム
アドレスをデコーディングする複数のカラムデコーダ６
と、各カラムデコーダ６と各ビットラインセンスアンプ
アレイ５をシリアルに連結するカラム選択ライン７とを
含む。ここで、各ビットラインセンスアンプアレイ５は
それぞれのセンスアンプ５ａを備え、各センスアンプ５
ａ毎にビットラインとビットバーラインが連結されてい
る。ビットラインセンスアンプアレイ５は、センスアン
プ等化及びプリチャージイネーブル部（ＥＱ／ＰＣＨ）
を含む。
アレイ４に連結され、データをセンシングする複数のビ
ットラインセンスアンプアレイ５と、入力されるカラム
アドレスをデコーディングする複数のカラムデコーダ６
と、各カラムデコーダ６と各ビットラインセンスアンプ
アレイ５をシリアルに連結するカラム選択ライン７とを
含む。ここで、各ビットラインセンスアンプアレイ５は
それぞれのセンスアンプ５ａを備え、各センスアンプ５
ａ毎にビットラインとビットバーラインが連結されてい
る。ビットラインセンスアンプアレイ５は、センスアン
プ等化及びプリチャージイネーブル部（ＥＱ／ＰＣＨ）
を含む。
【０００４】そして、各ビットラインとビットバーライ
ンはメモリセルアレイ部４のセルに連結される。ビット
ラインセンスアンプ５ａ毎に連結されたビットラインと
ビットバーラインにはＹゲート５ｂが連結され、Ｙゲー
ト５ｂのターンオンによりビットラインとビットバーラ
インが選択されるようになっている。Ｙゲート５ｂのオ
ン／オフは対応するカラムデコーダ６により制御され
る。すなわち、複数のカラムデコーダ６のうち入力され
るアドレスに対応するカラムデコーダ６が選択される
と、カラムデコーダ６に連結されたカラム選択ライン７
が選択され、カラム選択ライン７に連結されたＹゲート
５ｂがターンオンする。このように、選択されたビット
ラインとビットバーラインを介して入力されるメモリセ
ルのデータは、センスアンプによって増幅されてデータ
ライン及びデータバーラインＤＢ、／ＤＢに伝達され
る。
ンはメモリセルアレイ部４のセルに連結される。ビット
ラインセンスアンプ５ａ毎に連結されたビットラインと
ビットバーラインにはＹゲート５ｂが連結され、Ｙゲー
ト５ｂのターンオンによりビットラインとビットバーラ
インが選択されるようになっている。Ｙゲート５ｂのオ
ン／オフは対応するカラムデコーダ６により制御され
る。すなわち、複数のカラムデコーダ６のうち入力され
るアドレスに対応するカラムデコーダ６が選択される
と、カラムデコーダ６に連結されたカラム選択ライン７
が選択され、カラム選択ライン７に連結されたＹゲート
５ｂがターンオンする。このように、選択されたビット
ラインとビットバーラインを介して入力されるメモリセ
ルのデータは、センスアンプによって増幅されてデータ
ライン及びデータバーラインＤＢ、／ＤＢに伝達され
る。
【０００５】以下、かかる構成を持つ従来の技術の半導
体メモリ装置の動作を、ローデコーダ２及びＳＷＤ３を
中心として説明する。図２ａは従来の技術の半導体メモ
リ装置のＳＷＤ３の構成図で、図２ｂは従来の技術の半
導体装置のローデコーダ及びＳＷＤ３の駆動による動作
タイミング図である。ＳＷＤ３は、直列に接続され、そ
れぞれのゲートにローデコーダ２のＧＷＬｂ信号が印加
されるＰＭＯＳトランジスタＰ２０とＮＭＯＳトランジ
スタＮ２２とを有し、かつＧＷＬ信号がゲートに印加さ
れ、サブワードラインＳＷＬにソース端子が連結される
ＮＭＯＳトランジスタＮ２１とから構成される。ＰＭＯ
ＳトランジスタＰ２０のドレインとＮＭＯＳトランジス
タＮ２２のドレインは一緒にサブワードラインに連結さ
れる。そして、ＰＭＯＳトランジスタＰ２０のソース及
びＮＭＯＳトランジスタＮ２１のドレインにはサブワー
ドラインイネーブル部１のＳＷＬＥ選択信号が印加され
る。
体メモリ装置の動作を、ローデコーダ２及びＳＷＤ３を
中心として説明する。図２ａは従来の技術の半導体メモ
リ装置のＳＷＤ３の構成図で、図２ｂは従来の技術の半
導体装置のローデコーダ及びＳＷＤ３の駆動による動作
タイミング図である。ＳＷＤ３は、直列に接続され、そ
れぞれのゲートにローデコーダ２のＧＷＬｂ信号が印加
されるＰＭＯＳトランジスタＰ２０とＮＭＯＳトランジ
スタＮ２２とを有し、かつＧＷＬ信号がゲートに印加さ
れ、サブワードラインＳＷＬにソース端子が連結される
ＮＭＯＳトランジスタＮ２１とから構成される。ＰＭＯ
ＳトランジスタＰ２０のドレインとＮＭＯＳトランジス
タＮ２２のドレインは一緒にサブワードラインに連結さ
れる。そして、ＰＭＯＳトランジスタＰ２０のソース及
びＮＭＯＳトランジスタＮ２１のドレインにはサブワー
ドラインイネーブル部１のＳＷＬＥ選択信号が印加され
る。
【０００６】このように構成された従来の技術の半導体
装置のローデコーダ２及びＳＷＤ３においては、図２ｂ
に示すように、ｔ１区間では、ＧＷＬ信号とＳＷＬＥ選
択信号は低電圧で、ＧＷＬｂ信号はブースト電圧で供給
されている。従って、ＧＷＬｂラインに連結されたＰＭ
ＯＳトランジスタＰ２０はターンオフし、ＮＭＯＳトラ
ンジスタＮ２２はターンオンすることにより、ＳＷＬは
低電圧状態に維持される。このとき、ＮＭＯＳトランジ
スタＮ２１はターンオフ状態となっている。次いで、ｔ
２区間では、ＬＳＢアドレスでデコーディングされたＳ
ＷＬＥ選択信号はブースト電圧を供給する。ＭＳＢアド
レスによりデコーディングされたＧＷＬｂ信号は低電圧
を供給し、ＧＷＬ信号は高電圧を供給する。従って、Ｐ
ＭＯＳトランジスタＰ２０とＮＭＯＳトランジスタＮ２
１はターンオンし、ＮＭＯＳトランジスタＮ２２はター
ンオフする。これにより、ＳＷＬＥ選択信号のブースト
電圧をＳＷＬに伝達してＳＷＬ信号を発生させる。
装置のローデコーダ２及びＳＷＤ３においては、図２ｂ
に示すように、ｔ１区間では、ＧＷＬ信号とＳＷＬＥ選
択信号は低電圧で、ＧＷＬｂ信号はブースト電圧で供給
されている。従って、ＧＷＬｂラインに連結されたＰＭ
ＯＳトランジスタＰ２０はターンオフし、ＮＭＯＳトラ
ンジスタＮ２２はターンオンすることにより、ＳＷＬは
低電圧状態に維持される。このとき、ＮＭＯＳトランジ
スタＮ２１はターンオフ状態となっている。次いで、ｔ
２区間では、ＬＳＢアドレスでデコーディングされたＳ
ＷＬＥ選択信号はブースト電圧を供給する。ＭＳＢアド
レスによりデコーディングされたＧＷＬｂ信号は低電圧
を供給し、ＧＷＬ信号は高電圧を供給する。従って、Ｐ
ＭＯＳトランジスタＰ２０とＮＭＯＳトランジスタＮ２
１はターンオンし、ＮＭＯＳトランジスタＮ２２はター
ンオフする。これにより、ＳＷＬＥ選択信号のブースト
電圧をＳＷＬに伝達してＳＷＬ信号を発生させる。
【０００７】次に、従来の半導体メモリ装置のカラム選
択ドライバの動作を説明する。図３は従来の技術の半導
体メモリ装置のカラムデコーダ及びビットラインセンス
アンプアレイ部の駆動に従う動作タイミング図である。
それぞれカラム選択ライン７に連結されている複数のカ
ラムデコーダ６のうち、入力されるアドレスＰＹｉｊ、
ＰＹｋｌ、ＰＹｍｎ、ＰＹｘｙに該当するカラムデコー
ダ６が選択される。カラムデコーダ６が選択されると、
それに連結されたカラム選択ライン７がアクティブとな
る。これにより、アクティブされたカラム選択ライン７
に連結されたＹゲート５ｂがオンとなることにより、メ
モリセルアレイ部４のうち該当メモリセルのデータがビ
ットラインとビットバーラインを介してセンスアンプ５
ａに伝達される。センスアンプ５ａは、ビットラインと
ビットバーラインを介して入力されるデータをセンシン
グ／増幅してデータラインＤＢとデータバーライン／Ｄ
Ｂを介して出力する。
択ドライバの動作を説明する。図３は従来の技術の半導
体メモリ装置のカラムデコーダ及びビットラインセンス
アンプアレイ部の駆動に従う動作タイミング図である。
それぞれカラム選択ライン７に連結されている複数のカ
ラムデコーダ６のうち、入力されるアドレスＰＹｉｊ、
ＰＹｋｌ、ＰＹｍｎ、ＰＹｘｙに該当するカラムデコー
ダ６が選択される。カラムデコーダ６が選択されると、
それに連結されたカラム選択ライン７がアクティブとな
る。これにより、アクティブされたカラム選択ライン７
に連結されたＹゲート５ｂがオンとなることにより、メ
モリセルアレイ部４のうち該当メモリセルのデータがビ
ットラインとビットバーラインを介してセンスアンプ５
ａに伝達される。センスアンプ５ａは、ビットラインと
ビットバーラインを介して入力されるデータをセンシン
グ／増幅してデータラインＤＢとデータバーライン／Ｄ
Ｂを介して出力する。
【０００８】このように、従来の技術の半導体メモリ装
置のカラム選択ドライバは、カラム選択ライン７にビッ
トラインセンスアンプアレイ５が共通に連結され、デー
タラインとデータバーラインを通じてメモリセルアレイ
４にデータを書き込んだり、メモリセルアレイ４のデー
タを読み出したりする。
置のカラム選択ドライバは、カラム選択ライン７にビッ
トラインセンスアンプアレイ５が共通に連結され、デー
タラインとデータバーラインを通じてメモリセルアレイ
４にデータを書き込んだり、メモリセルアレイ４のデー
タを読み出したりする。
【０００９】
【発明が解決しようとする課題】しかし、このような従
来の技術の半導体メモリ装置には下記のような問題点が
あった。まず、ローデコーダブロックにおいては、サブ
ワードラインＳＷＤをコントロールするＧＷＬ信号、Ｇ
ＷＬｂ信号がローデコーダによって生成され、それらが
４つのＳＷＤ３に連結される。これは４本のポリシリコ
ンワードライン毎に２本のメタルラインのＧＷＬｂ、Ｇ
ＷＬ信号ラインが存することを意味する。このため、製
造工程時に、デザインルールマージンの不足に起因する
ワードラインの欠陥を発生させて収率を低下させる問題
点があった。又、このような半導体メモリ装置では、ワ
ードラインとワードラインとの間、ワードラインとビッ
トラインとの間にカップリングノイズ等を発生させてチ
ップの性能を低下させるという問題点があった。
来の技術の半導体メモリ装置には下記のような問題点が
あった。まず、ローデコーダブロックにおいては、サブ
ワードラインＳＷＤをコントロールするＧＷＬ信号、Ｇ
ＷＬｂ信号がローデコーダによって生成され、それらが
４つのＳＷＤ３に連結される。これは４本のポリシリコ
ンワードライン毎に２本のメタルラインのＧＷＬｂ、Ｇ
ＷＬ信号ラインが存することを意味する。このため、製
造工程時に、デザインルールマージンの不足に起因する
ワードラインの欠陥を発生させて収率を低下させる問題
点があった。又、このような半導体メモリ装置では、ワ
ードラインとワードラインとの間、ワードラインとビッ
トラインとの間にカップリングノイズ等を発生させてチ
ップの性能を低下させるという問題点があった。
【００１０】更に、カラム選択ドライバには下記のよう
な問題点があった。カラム選択ラインにはビットライン
センスアンプアレイが共通に連結されているため、ある
カラム選択ラインがアクティブになっても、それに連結
された全てのビットラインセンスアンプアレイがアクテ
ィブになる。これは、不必要に消費電流を増加させるこ
とを意味する。また、選択されたビットラインセンスア
ンプアレイが、該当データをデータライン及びデータバ
ーラインに伝達する際、選択されていないビットライン
センスアンプアレイも該当データラインとデータバーラ
インにデータを伝達するため、非選択のところではビッ
トラインプリチャージ電圧とデータラインプリチャージ
電圧とが衝突を起こして、電流消費が更に多くなる。こ
れは、メモリの容量が大きくなるほど一層多くの電流消
費が起こる原因となる。更に、カラム選択ラインの負荷
が増加するため、処理速度が減少する問題が生じる。処
理速度が減少することを補償するためドライバのサイズ
を大きくする方案があるが、ドライバのサイズが増加す
るほど電流消費が更にひどくなる。
な問題点があった。カラム選択ラインにはビットライン
センスアンプアレイが共通に連結されているため、ある
カラム選択ラインがアクティブになっても、それに連結
された全てのビットラインセンスアンプアレイがアクテ
ィブになる。これは、不必要に消費電流を増加させるこ
とを意味する。また、選択されたビットラインセンスア
ンプアレイが、該当データをデータライン及びデータバ
ーラインに伝達する際、選択されていないビットライン
センスアンプアレイも該当データラインとデータバーラ
インにデータを伝達するため、非選択のところではビッ
トラインプリチャージ電圧とデータラインプリチャージ
電圧とが衝突を起こして、電流消費が更に多くなる。こ
れは、メモリの容量が大きくなるほど一層多くの電流消
費が起こる原因となる。更に、カラム選択ラインの負荷
が増加するため、処理速度が減少する問題が生じる。処
理速度が減少することを補償するためドライバのサイズ
を大きくする方案があるが、ドライバのサイズが増加す
るほど電流消費が更にひどくなる。
【００１１】本発明は上記した従来の技術の半導体メモ
リ装置の問題点を解決するためになされたものであり、
その目的とするところは、ローデコーダの出力信号ＧＷ
ＬＢ、ＳＷＬＥを利用して多数のＳＷＤ３を駆動し、カ
ラム選択信号を効率よくコントロールすることができる
半導体メモリ装置を提供することにある。
リ装置の問題点を解決するためになされたものであり、
その目的とするところは、ローデコーダの出力信号ＧＷ
ＬＢ、ＳＷＬＥを利用して多数のＳＷＤ３を駆動し、カ
ラム選択信号を効率よくコントロールすることができる
半導体メモリ装置を提供することにある。
【００１２】
【課題を解決するための手段】ＳＷＤ３の駆動効率を高
め、カラム選択信号を効率よくコントロールできる本発
明の半導体メモリ装置は、メモリセルアレイと、各メモ
リセルを選択／駆動するためのロー、カラムデコーダ
と、各メモリセルのデータをセンシングするビットライ
ンセンスアンプアレイとを備える半導体メモリ装置であ
って、ＬＳＢアドレスでデコーディングされたサブワー
ドラインイネーブル選択信号ＳＷＬＥ、ローデコーダで
ＭＳＢアドレスでデコーディングされて印加されるグロ
ーバルワードライン信号ＧＷＬｂにより各メモリセルを
駆動するＳＷＤ３ブロックと、ＭＳＢアドレスＰＸｂを
有し、ローデコーダのプリチャージ信号とＧＷＬｂ信号
にＶｂｂ電圧を加えるローデコーディングプリチャージ
信号発生部（ＲＤＰＲｉ／ＶＢＦｉ）とを含み；カラム
デコーダとビットラインセンスアンプアレイとを直列連
結するカラム選択ラインにカラムデコーダの出力信号レ
ベルをシフトして伝達するレベルシフタ部と、カラム選
択ラインのレベルに基づいてビットラインセンスアンプ
アレイに選択的にアクティブ信号を印加するデータ入出
力制御部とを更に備えることを特徴とする。
め、カラム選択信号を効率よくコントロールできる本発
明の半導体メモリ装置は、メモリセルアレイと、各メモ
リセルを選択／駆動するためのロー、カラムデコーダ
と、各メモリセルのデータをセンシングするビットライ
ンセンスアンプアレイとを備える半導体メモリ装置であ
って、ＬＳＢアドレスでデコーディングされたサブワー
ドラインイネーブル選択信号ＳＷＬＥ、ローデコーダで
ＭＳＢアドレスでデコーディングされて印加されるグロ
ーバルワードライン信号ＧＷＬｂにより各メモリセルを
駆動するＳＷＤ３ブロックと、ＭＳＢアドレスＰＸｂを
有し、ローデコーダのプリチャージ信号とＧＷＬｂ信号
にＶｂｂ電圧を加えるローデコーディングプリチャージ
信号発生部（ＲＤＰＲｉ／ＶＢＦｉ）とを含み；カラム
デコーダとビットラインセンスアンプアレイとを直列連
結するカラム選択ラインにカラムデコーダの出力信号レ
ベルをシフトして伝達するレベルシフタ部と、カラム選
択ラインのレベルに基づいてビットラインセンスアンプ
アレイに選択的にアクティブ信号を印加するデータ入出
力制御部とを更に備えることを特徴とする。
【００１３】
【発明の実施の形態】以下、添付図面を参照して本発明
実施形態の半導体メモリ装置を説明する。図４は本半導
体メモリ装置の構成ブロック図である。本半導体メモリ
装置は、複数のメモリセルアレイ４４と、各メモリセル
アレイ４４ごとに連結され、ビットライン及びビットバ
ーラインを介して各メモリセルアレイ４４のデータをセ
ンシングする複数のビットラインセンスアンプアレイ４
５と、入力されるアドレス信号に該当するカラム選択ラ
イン４７をアクティブさせる複数のカラムデコーダ４６
と、カラムデコーダ４６に連結されたカラム選択ライン
のレベルを制御するレベルシフタ部４８と、レベルシフ
タ部４８の制御信号により選択されたビットラインセン
スアンプアレイ４５から出力されるデータがデータライ
ン及びデータバーラインを介して出力されるように（或
いは、データライン及びデータバーラインを介して入力
されるデータがビットライン及びビットバーラインを介
してメモリセルに格納されるように）、ビットライン及
びビットバーラインに連結されたＹゲート４５ｂを制御
するデータ入出力制御部４９と、メモリセルアレイ４４
のメモリセルを駆動する多数のＳＷＤ(Sub Word LineDr
iver)ブロック４２と、ＳＷＤブロック４２にＭＳＢア
ドレスでデコーディングされた多数のＧＷＬｂ信号を印
加するローデコーダ４１と、ＬＳＢアドレスでデコーデ
ィングされたサブワードラインイネーブル選択信号（Ｓ
ＷＬＥ選択信号）を出力するサブワードラインイネーブ
ル部４０と、ＭＳＢアドレスＰＸｂ有しローデコーダ４
１のプリチャージ信号とＧＷＬｂ信号にＶｂｂ電圧を加
えるローデコーディングプリチャージ信号発生部（ＲＤ
ＰＲｉ／ＶＢＦｉ）４３とを備える。
実施形態の半導体メモリ装置を説明する。図４は本半導
体メモリ装置の構成ブロック図である。本半導体メモリ
装置は、複数のメモリセルアレイ４４と、各メモリセル
アレイ４４ごとに連結され、ビットライン及びビットバ
ーラインを介して各メモリセルアレイ４４のデータをセ
ンシングする複数のビットラインセンスアンプアレイ４
５と、入力されるアドレス信号に該当するカラム選択ラ
イン４７をアクティブさせる複数のカラムデコーダ４６
と、カラムデコーダ４６に連結されたカラム選択ライン
のレベルを制御するレベルシフタ部４８と、レベルシフ
タ部４８の制御信号により選択されたビットラインセン
スアンプアレイ４５から出力されるデータがデータライ
ン及びデータバーラインを介して出力されるように（或
いは、データライン及びデータバーラインを介して入力
されるデータがビットライン及びビットバーラインを介
してメモリセルに格納されるように）、ビットライン及
びビットバーラインに連結されたＹゲート４５ｂを制御
するデータ入出力制御部４９と、メモリセルアレイ４４
のメモリセルを駆動する多数のＳＷＤ(Sub Word LineDr
iver)ブロック４２と、ＳＷＤブロック４２にＭＳＢア
ドレスでデコーディングされた多数のＧＷＬｂ信号を印
加するローデコーダ４１と、ＬＳＢアドレスでデコーデ
ィングされたサブワードラインイネーブル選択信号（Ｓ
ＷＬＥ選択信号）を出力するサブワードラインイネーブ
ル部４０と、ＭＳＢアドレスＰＸｂ有しローデコーダ４
１のプリチャージ信号とＧＷＬｂ信号にＶｂｂ電圧を加
えるローデコーディングプリチャージ信号発生部（ＲＤ
ＰＲｉ／ＶＢＦｉ）４３とを備える。
【００１４】ここで、レベルシフタ部ＰＹＶＢＦ４８
は、カラム選択ライン４７に連結された複数のビットラ
インセンスアンプアレイ４５のうち一つのビットライン
センスアンプアレイ４５を選択するようにカラム選択ラ
イン４７のレベルを制御する制御信号を出力する。そし
て、ビットラインセンスアンプアレイ４５はセンスアン
プ等化及びプリチャージイネーブル部（ＥＱ／ＰＣＨ）
を含む。カラム選択ライン４７は、各カラムデコーダ４
６ごとに連結され、複数のビットラインセンスアンプア
レイ４５をシリアルに連結する。
は、カラム選択ライン４７に連結された複数のビットラ
インセンスアンプアレイ４５のうち一つのビットライン
センスアンプアレイ４５を選択するようにカラム選択ラ
イン４７のレベルを制御する制御信号を出力する。そし
て、ビットラインセンスアンプアレイ４５はセンスアン
プ等化及びプリチャージイネーブル部（ＥＱ／ＰＣＨ）
を含む。カラム選択ライン４７は、各カラムデコーダ４
６ごとに連結され、複数のビットラインセンスアンプア
レイ４５をシリアルに連結する。
【００１５】以下、このように構成された本発明の半導
体装置の各構成ブロックの詳細構成及びその動作につい
て説明する。図５は本発明の半導体メモリ装置のローデ
コーダ及びＳＷＤ４２の詳細構成図である。このように
構成された本半導体メモリ装置の詳細構成は以下の通り
である。まず、ローデコーダ４１は、Ｖｐｐ電圧がソー
スに印加される第１、第２、第３ＰＭＯＳトランジスタ
Ｐ４０、Ｐ４１、Ｐ４２と、第１、第２ＰＭＯＳトラン
ジスタＰ４０、Ｐ４１のドレインに最初のトランジスタ
のソースが連結され、ローデコーディングプリチャージ
信号発生部４３から出力されるＭＳＢアドレスによるデ
コーディング信号がゲートに印加され、それぞれ直列連
結される第１、第２、第３、第４ＮＭＯＳトランジスタ
Ｎ４０、Ｎ４１、Ｎ４２、Ｎ４３と、第１、第２ＰＭＯ
ＳトランジスタＰ４０、Ｐ４１のドレインに連結される
インバーターＩ４０と、第３ＰＭＯＳトランジスタＰ４
２のドレインとＧＷＬｂ信号を出力する出力端に最初の
トランジスタが連結され、それぞれ直列連結される第
５、第６ＮＭＯＳトランジスタＮ４４、Ｎ４５と、イン
バーターＩ４０の出力端にゲートが連結され、ソースが
ＧＷＬｂ信号を出力する出力端に連結される第７ＮＭＯ
ＳトランジスタＮ４６と、ソースは接地端子に連結さ
れ、ドレインは第７ＮＭＯＳトランジスタＮ４６に連結
され、ゲートにＶＢＦ信号が印加される第８ＮＭＯＳト
ランジスタＮ４７とから構成される。
体装置の各構成ブロックの詳細構成及びその動作につい
て説明する。図５は本発明の半導体メモリ装置のローデ
コーダ及びＳＷＤ４２の詳細構成図である。このように
構成された本半導体メモリ装置の詳細構成は以下の通り
である。まず、ローデコーダ４１は、Ｖｐｐ電圧がソー
スに印加される第１、第２、第３ＰＭＯＳトランジスタ
Ｐ４０、Ｐ４１、Ｐ４２と、第１、第２ＰＭＯＳトラン
ジスタＰ４０、Ｐ４１のドレインに最初のトランジスタ
のソースが連結され、ローデコーディングプリチャージ
信号発生部４３から出力されるＭＳＢアドレスによるデ
コーディング信号がゲートに印加され、それぞれ直列連
結される第１、第２、第３、第４ＮＭＯＳトランジスタ
Ｎ４０、Ｎ４１、Ｎ４２、Ｎ４３と、第１、第２ＰＭＯ
ＳトランジスタＰ４０、Ｐ４１のドレインに連結される
インバーターＩ４０と、第３ＰＭＯＳトランジスタＰ４
２のドレインとＧＷＬｂ信号を出力する出力端に最初の
トランジスタが連結され、それぞれ直列連結される第
５、第６ＮＭＯＳトランジスタＮ４４、Ｎ４５と、イン
バーターＩ４０の出力端にゲートが連結され、ソースが
ＧＷＬｂ信号を出力する出力端に連結される第７ＮＭＯ
ＳトランジスタＮ４６と、ソースは接地端子に連結さ
れ、ドレインは第７ＮＭＯＳトランジスタＮ４６に連結
され、ゲートにＶＢＦ信号が印加される第８ＮＭＯＳト
ランジスタＮ４７とから構成される。
【００１６】第２ＰＭＯＳトランジスタＰ４１のゲート
はインバーターＩ４０の出力端に連結され、第１ＰＭＯ
ＳトランジスタＰ４０のゲートにはローデコーディング
プリチャージ信号が印加される。第５ＮＭＯＳトランジ
スタＮ４４のゲートにはＶＢＦＢ信号が印加される。
はインバーターＩ４０の出力端に連結され、第１ＰＭＯ
ＳトランジスタＰ４０のゲートにはローデコーディング
プリチャージ信号が印加される。第５ＮＭＯＳトランジ
スタＮ４４のゲートにはＶＢＦＢ信号が印加される。
【００１７】次に、ローデコーディングプリチャージ信
号発生部４３の詳細構成について説明する。ＭＳＢによ
るデコーディング信号ＰＸｂを入力されてローデコーデ
ィングプリチャージ信号を出力するローデコーディング
プリチャージ信号発生部（ＲＤＰＲｉ）と、ローデコー
ディングプリチャージ信号を遅延させる遅延部（Ｄｅｌ
ａｙ）と、遅延されたローデコーディングプリチャージ
信号と遅延されないローデコーディングプリチャージ信
号とをＮＡＮＤ演算して出力するＮＡＮＤ演算部と、Ｎ
ＡＮＤ演算部の出力信号を反転させるインバーターＩ４
１と、ソースにＶｃｃが印加され、ゲートにインバータ
ーＩ４１の出力信号、ＮＡＮＤ演算部の出力信号がそれ
ぞれ印加される第１、第２ＰＭＯＳトランジスタＰ４２
−１、Ｐ４２−２と、ソースにＶｂｂが印加され、第１
ＰＭＯＳトランジスタＰ４２−１のドレインにドレイン
が連結される第１ＮＭＯＳトランジスタＮ４９−１と、
ソースにＶｂｂが印加され、第２ＰＭＯＳトランジスタ
Ｐ４２−２のドレイン及びＶＢＦ信号を出力する出力端
にドレインが共通連結される第２ＮＭＯＳトランジスタ
Ｎ４９−２とから構成される。
号発生部４３の詳細構成について説明する。ＭＳＢによ
るデコーディング信号ＰＸｂを入力されてローデコーデ
ィングプリチャージ信号を出力するローデコーディング
プリチャージ信号発生部（ＲＤＰＲｉ）と、ローデコー
ディングプリチャージ信号を遅延させる遅延部（Ｄｅｌ
ａｙ）と、遅延されたローデコーディングプリチャージ
信号と遅延されないローデコーディングプリチャージ信
号とをＮＡＮＤ演算して出力するＮＡＮＤ演算部と、Ｎ
ＡＮＤ演算部の出力信号を反転させるインバーターＩ４
１と、ソースにＶｃｃが印加され、ゲートにインバータ
ーＩ４１の出力信号、ＮＡＮＤ演算部の出力信号がそれ
ぞれ印加される第１、第２ＰＭＯＳトランジスタＰ４２
−１、Ｐ４２−２と、ソースにＶｂｂが印加され、第１
ＰＭＯＳトランジスタＰ４２−１のドレインにドレイン
が連結される第１ＮＭＯＳトランジスタＮ４９−１と、
ソースにＶｂｂが印加され、第２ＰＭＯＳトランジスタ
Ｐ４２−２のドレイン及びＶＢＦ信号を出力する出力端
にドレインが共通連結される第２ＮＭＯＳトランジスタ
Ｎ４９−２とから構成される。
【００１８】そして、各々のＳＷＤブロック４２は、ロ
ーデコーダ４１から出力されるＧＷＬｂ信号がそれぞれ
ゲートに印加されるＰＭＯＳトランジスタｐ４３とＮＭ
ＯＳトランジスタＮ４８からなるインバーターとして構
成される。ＰＭＯＳトランジスタＰ４３のソースにはサ
ブワードラインイネーブルＳＷＬＥ選択信号が印加さ
れ、インバーターの出力端にはサブワードラインを駆動
するためのＳＷＬ信号が出力される。
ーデコーダ４１から出力されるＧＷＬｂ信号がそれぞれ
ゲートに印加されるＰＭＯＳトランジスタｐ４３とＮＭ
ＯＳトランジスタＮ４８からなるインバーターとして構
成される。ＰＭＯＳトランジスタＰ４３のソースにはサ
ブワードラインイネーブルＳＷＬＥ選択信号が印加さ
れ、インバーターの出力端にはサブワードラインを駆動
するためのＳＷＬ信号が出力される。
【００１９】以下、このような本半導体メモリ装置の駆
動方法を説明する。図６は本半導体メモリ装置のローデ
コーダ４１及びＳＷＤ４２の駆動に従う動作タイミング
図である。図６に示すように、ｔ１区間では、ＭＳＢア
ドレスＰＸｉｊ、ＰＸｋｌ、ＰＸｍｎが低電圧で供給さ
れることにより、ローデコーダ４１の第１、第２、第３
ＮＭＯＳトランジスタＮ４０、Ｎ４１、Ｎ４２はターン
オフしており、ＭＳＢアドレス（ＰＸｂ）が低電圧で供
給されることによりＲＤＰＲｉブロックの出力信号が低
電圧で供給される。これにより、第４ＮＭＯＳトランジ
スタＮ４３はターンオフされ、第１ＰＭＯＳトランジス
タＰ４０はターンオンされ、ノードＮ４０−１はブース
ト電圧となり、インバーターＩ４０を介して第３ＰＭＯ
ＳトランジスタＰ４２に低電圧が供給されてターンオン
されることにより、ＧＷＬｂにブースト電圧が供給され
る。この際、ＳＷＬＥ選択信号は、低電圧を供給してい
る状態で、ＳＷＤブロックのＰＭＯＳトランジスタＰ４
３をターンオフさせ、ＳＷＤブロック４２のＮＭＯＳト
ランジスタＮ４８をターンオンさせてＳＷＬラインにＶ
ＳＳを供給する。
動方法を説明する。図６は本半導体メモリ装置のローデ
コーダ４１及びＳＷＤ４２の駆動に従う動作タイミング
図である。図６に示すように、ｔ１区間では、ＭＳＢア
ドレスＰＸｉｊ、ＰＸｋｌ、ＰＸｍｎが低電圧で供給さ
れることにより、ローデコーダ４１の第１、第２、第３
ＮＭＯＳトランジスタＮ４０、Ｎ４１、Ｎ４２はターン
オフしており、ＭＳＢアドレス（ＰＸｂ）が低電圧で供
給されることによりＲＤＰＲｉブロックの出力信号が低
電圧で供給される。これにより、第４ＮＭＯＳトランジ
スタＮ４３はターンオフされ、第１ＰＭＯＳトランジス
タＰ４０はターンオンされ、ノードＮ４０−１はブース
ト電圧となり、インバーターＩ４０を介して第３ＰＭＯ
ＳトランジスタＰ４２に低電圧が供給されてターンオン
されることにより、ＧＷＬｂにブースト電圧が供給され
る。この際、ＳＷＬＥ選択信号は、低電圧を供給してい
る状態で、ＳＷＤブロックのＰＭＯＳトランジスタＰ４
３をターンオフさせ、ＳＷＤブロック４２のＮＭＯＳト
ランジスタＮ４８をターンオンさせてＳＷＬラインにＶ
ＳＳを供給する。
【００２０】ｔ２区間では、ＭＳＢアドレスＰＸｉｊ、
ＰＸｋｌ、ＰＸｍｎが高電圧で供給されることによりロ
ーデコーダ４１の第１、第２、第３ＮＭＯＳトランジス
タＮ４０、Ｎ４１、Ｎ４２がターンオンし、ＭＳＢアド
レスＰＸｂが高電圧に供給されることによりＲＤＰＲｉ
ブロックの出力信号がブースト電圧として供給される。
これにより、第１ＰＭＯＳトランジスタＰ４０はターン
オフとなり、第４ＮＭＯＳトランジスタＮ４３はターン
オンとなり、ノードＮ４０−１は低電圧状態となる。ノ
ードＮ４０−１の値は、インバーターＩ４０を経て第
６、第７ＮＭＯＳトランジスタＮ４５、Ｎ４６にブース
ト電圧として供給される。従って、第６、第７ＮＭＯＳ
トランジスタＮ４５、Ｎ４６はターンオンする。そし
て、ＲＤＰＲｉブロックの出力信号は、遅延部及びＮＡ
ＮＤ演算部ＮＤ４０を経て／電圧発生信号ＶＢＦＢ値と
して出力される。このＶＢＦＢ値はブースト電圧を有す
る。
ＰＸｋｌ、ＰＸｍｎが高電圧で供給されることによりロ
ーデコーダ４１の第１、第２、第３ＮＭＯＳトランジス
タＮ４０、Ｎ４１、Ｎ４２がターンオンし、ＭＳＢアド
レスＰＸｂが高電圧に供給されることによりＲＤＰＲｉ
ブロックの出力信号がブースト電圧として供給される。
これにより、第１ＰＭＯＳトランジスタＰ４０はターン
オフとなり、第４ＮＭＯＳトランジスタＮ４３はターン
オンとなり、ノードＮ４０−１は低電圧状態となる。ノ
ードＮ４０−１の値は、インバーターＩ４０を経て第
６、第７ＮＭＯＳトランジスタＮ４５、Ｎ４６にブース
ト電圧として供給される。従って、第６、第７ＮＭＯＳ
トランジスタＮ４５、Ｎ４６はターンオンする。そし
て、ＲＤＰＲｉブロックの出力信号は、遅延部及びＮＡ
ＮＤ演算部ＮＤ４０を経て／電圧発生信号ＶＢＦＢ値と
して出力される。このＶＢＦＢ値はブースト電圧を有す
る。
【００２１】そして、レベルシフタを経た電圧発生信号
ＶＢＦがＶｂｂ電圧状態なので、すなわち第５、第６、
第７ＮＭＯＳトランジスタＮ４４、Ｎ４５、Ｎ４６がタ
ーンオンされた状態なので、ＧＷＬｂに低電圧が供給さ
れる。この際、選択されたＳＷＬＥ選択信号は、既にブ
ースト電圧を供給している状態であるため、ＳＷＤブロ
ックのＰＭＯＳトランジスタＰ４３をターンオンさせ、
ＳＷＤブロック４２のＮＭＯＳトランジスタＮ４８をタ
ーンオフさせてＳＷＬラインにブースト電圧を供給す
る。このとき、△ｔ１時間後、／電圧発生信号ＶＢＦＢ
信号が低電圧となり、ＶＦＢ信号が高電圧となることに
より、第５ＮＭＯＳトランジスタＮ４４がターンオフ
し、第８ＮＭＯＳトランジスタＮ４７がターンオンす
る。これにより、ＧＷＬｂ信号にＶｂｂ信号が供給され
る。よって、選択さないＳＷＬに不要なノイズが発生し
ても、ＳＷＤのＰＭＯＳトランジスタＰ４３を介して低
電圧の選択されないＳＷＬＥラインに流れ出る。
ＶＢＦがＶｂｂ電圧状態なので、すなわち第５、第６、
第７ＮＭＯＳトランジスタＮ４４、Ｎ４５、Ｎ４６がタ
ーンオンされた状態なので、ＧＷＬｂに低電圧が供給さ
れる。この際、選択されたＳＷＬＥ選択信号は、既にブ
ースト電圧を供給している状態であるため、ＳＷＤブロ
ックのＰＭＯＳトランジスタＰ４３をターンオンさせ、
ＳＷＤブロック４２のＮＭＯＳトランジスタＮ４８をタ
ーンオフさせてＳＷＬラインにブースト電圧を供給す
る。このとき、△ｔ１時間後、／電圧発生信号ＶＢＦＢ
信号が低電圧となり、ＶＦＢ信号が高電圧となることに
より、第５ＮＭＯＳトランジスタＮ４４がターンオフ
し、第８ＮＭＯＳトランジスタＮ４７がターンオンす
る。これにより、ＧＷＬｂ信号にＶｂｂ信号が供給され
る。よって、選択さないＳＷＬに不要なノイズが発生し
ても、ＳＷＤのＰＭＯＳトランジスタＰ４３を介して低
電圧の選択されないＳＷＬＥラインに流れ出る。
【００２２】次のｔ１区間の前に、／電圧発生信号ＶＢ
ＦＢがブースト電圧をＮＭＯＳトランジスタＮ４４に、
ＶＢＦがＶｂｂを第８ＮＭＯＳトランジスタＮ４７に加
えることにより、ＧＷＬｂラインにデルタｔ２だけ低電
圧を加える。この後、選択されたＳＷＬＥに低電圧が供
給されることにより、ＳＷＬが低電圧に落ちる。その
際、ＭＳＢアドレスＰＸｉｊ、ＰＸｋｌ、ＰＸｍｎが低
電圧で供給されることによりローデコーダ４１の第５、
第６ＮＭＯＳトランジスタＮ４０、Ｎ４１がターンオフ
し、ＭＳＢアドレスＰＸｂが低電圧で供給されることに
よりＲＤＰＲｉブロックの出力信号が低電圧で供給され
る。これにより、第４ＮＭＯＳトランジスタＮ４３はタ
ーンオフし、第１ＰＭＯＳトランジスタＰ４０はターン
オンし、ノードＮ４０−１はブースト電圧となり、第
６、第７ＮＭＯＳトランジスタＮ４５、Ｎ４６はターン
オフされることにより、ＧＷＬｂにブースト電圧が供給
される。この際、ＳＷＬＥ選択信号は、低電圧を供給し
ている状態でＳＷＤブロック４２のＰＭＯＳトランジス
タＰ４３をターンオフさせ、ＮＭＯＳトランジスタＮ４
８をターンオンさせてＳＷＬラインにＶＳＳを供給す
る。
ＦＢがブースト電圧をＮＭＯＳトランジスタＮ４４に、
ＶＢＦがＶｂｂを第８ＮＭＯＳトランジスタＮ４７に加
えることにより、ＧＷＬｂラインにデルタｔ２だけ低電
圧を加える。この後、選択されたＳＷＬＥに低電圧が供
給されることにより、ＳＷＬが低電圧に落ちる。その
際、ＭＳＢアドレスＰＸｉｊ、ＰＸｋｌ、ＰＸｍｎが低
電圧で供給されることによりローデコーダ４１の第５、
第６ＮＭＯＳトランジスタＮ４０、Ｎ４１がターンオフ
し、ＭＳＢアドレスＰＸｂが低電圧で供給されることに
よりＲＤＰＲｉブロックの出力信号が低電圧で供給され
る。これにより、第４ＮＭＯＳトランジスタＮ４３はタ
ーンオフし、第１ＰＭＯＳトランジスタＰ４０はターン
オンし、ノードＮ４０−１はブースト電圧となり、第
６、第７ＮＭＯＳトランジスタＮ４５、Ｎ４６はターン
オフされることにより、ＧＷＬｂにブースト電圧が供給
される。この際、ＳＷＬＥ選択信号は、低電圧を供給し
ている状態でＳＷＤブロック４２のＰＭＯＳトランジス
タＰ４３をターンオフさせ、ＮＭＯＳトランジスタＮ４
８をターンオンさせてＳＷＬラインにＶＳＳを供給す
る。
【００２３】尚、本半導体メモリ装置のカラムデコーダ
及びビットラインセンスアンプアレイ部の詳細構成は以
下の通りである。図７は本半導体メモリ装置のカラムデ
コーダ及びビットラインセンスアンプアレイ部の詳細構
成図である。本半導体メモリ装置のカラム選択ドライバ
の部分的な詳細構成は次の通りである。まず、カラムデ
コーダ４６は、ソースが電源端に連結され、ゲート入力
信号に基づいて制御されるＰＭＯＳトランジスタＰＭ１
と、ＰＭＯＳトランジスタＰＭ１のドレインにシリアル
に連結されるＮＭＯＳトランジスタＮＭ１、ＮＭ２、Ｎ
Ｍ３、ＮＭ４と、ドレイン及びソースがＰＭＯＳトラン
ジスタＰＭ１のドレイン及びソースにそれぞれ連結され
るＰＭＯＳトランジスタＰＭ２と、ＰＭＯＳトランジス
タＰＭ１、ＰＭ２の出力を反転させるインバータＩＮＶ
１と、ソースが電源端に連結され、インバータＩＮＶ１
の出力信号により制御されるＰＭＯＳトランジスタＰＭ
３とを含む。ここで、ＮＭＯＳトランジスタＮＭ４のソ
ースには接地端が連結される。
及びビットラインセンスアンプアレイ部の詳細構成は以
下の通りである。図７は本半導体メモリ装置のカラムデ
コーダ及びビットラインセンスアンプアレイ部の詳細構
成図である。本半導体メモリ装置のカラム選択ドライバ
の部分的な詳細構成は次の通りである。まず、カラムデ
コーダ４６は、ソースが電源端に連結され、ゲート入力
信号に基づいて制御されるＰＭＯＳトランジスタＰＭ１
と、ＰＭＯＳトランジスタＰＭ１のドレインにシリアル
に連結されるＮＭＯＳトランジスタＮＭ１、ＮＭ２、Ｎ
Ｍ３、ＮＭ４と、ドレイン及びソースがＰＭＯＳトラン
ジスタＰＭ１のドレイン及びソースにそれぞれ連結され
るＰＭＯＳトランジスタＰＭ２と、ＰＭＯＳトランジス
タＰＭ１、ＰＭ２の出力を反転させるインバータＩＮＶ
１と、ソースが電源端に連結され、インバータＩＮＶ１
の出力信号により制御されるＰＭＯＳトランジスタＰＭ
３とを含む。ここで、ＮＭＯＳトランジスタＮＭ４のソ
ースには接地端が連結される。
【００２４】レベルシフタ部４８は、上記したように、
カラム選択ラインのレベルを制御するための制御信号を
出力する制御信号出力部４８ａと、制御信号出力部４８
ａの制御信号に基づいて実際にカラム選択ラインのレベ
ルを決定するレベル決定部４８ｂとから構成される。こ
こで、制御信号出力部４８ａは、ＰＭＯＳトランジスタ
ＰＭ１のゲートへ入力された信号を一定時間（△ｔ１）
遅延させる遅延部４８ｃと、遅延部４８ｃの出力信号と
遅延される以前の信号とを論理演算するＮＡＮＤゲート
と、ＮＡＮＤゲートの出力信号を反転させる第２インバ
ータＩＮＶ２と、電圧発生部４８ｄとから構成されてい
る。電圧発生部４８ｄは、ソースが電源端に連結され、
第２インバータＩＮＶ２の出力信号により制御されるＰ
ＭＯＳトランジスタＰＭ４と、ソースが電源端に連結さ
れ、ＮＡＮＤゲートの出力信号により制御されるＰＭＯ
ＳトランジスタＰＭ５と、ドレインがＰＭＯＳトランジ
スタＰＭ４のドレインに連結され、ソースが負電圧（−
Ｖｂ）端に連結され、ゲートがＰＭＯＳトランジスタＰ
Ｍ５のドレインに連結されるＮＭＯＳトランジスタＮＭ
５と、ドレインがＰＭＯＳトランジスタＰＭ５のドレイ
ンに連結され、ソースが負電圧（−Ｖｂ）端に連結さ
れ、ゲートがＰＭＯＳトランジスタＰＭ４のドレインに
連結されるＮＭＯＳトランジスタＮＭ６とから構成され
ている。ここで、ＮＡＮＤゲートの出力信号は後述する
レベル決定部４８ｂの制御信号として使用され、第２イ
ンバータＩＮＶ２の出力信号もレベル決定部４８ｂの出
力信号として使用される。電圧発生部４８ｄは、ＮＡＮ
Ｄゲート及び第２インバータＩＮＶ２の出力信号に基づ
いて電源電圧及び接地電圧を選択的にレベル決定部４８
ｂのＮＭＯＳトランジスタＮＭ１１のゲートに印加す
る。
カラム選択ラインのレベルを制御するための制御信号を
出力する制御信号出力部４８ａと、制御信号出力部４８
ａの制御信号に基づいて実際にカラム選択ラインのレベ
ルを決定するレベル決定部４８ｂとから構成される。こ
こで、制御信号出力部４８ａは、ＰＭＯＳトランジスタ
ＰＭ１のゲートへ入力された信号を一定時間（△ｔ１）
遅延させる遅延部４８ｃと、遅延部４８ｃの出力信号と
遅延される以前の信号とを論理演算するＮＡＮＤゲート
と、ＮＡＮＤゲートの出力信号を反転させる第２インバ
ータＩＮＶ２と、電圧発生部４８ｄとから構成されてい
る。電圧発生部４８ｄは、ソースが電源端に連結され、
第２インバータＩＮＶ２の出力信号により制御されるＰ
ＭＯＳトランジスタＰＭ４と、ソースが電源端に連結さ
れ、ＮＡＮＤゲートの出力信号により制御されるＰＭＯ
ＳトランジスタＰＭ５と、ドレインがＰＭＯＳトランジ
スタＰＭ４のドレインに連結され、ソースが負電圧（−
Ｖｂ）端に連結され、ゲートがＰＭＯＳトランジスタＰ
Ｍ５のドレインに連結されるＮＭＯＳトランジスタＮＭ
５と、ドレインがＰＭＯＳトランジスタＰＭ５のドレイ
ンに連結され、ソースが負電圧（−Ｖｂ）端に連結さ
れ、ゲートがＰＭＯＳトランジスタＰＭ４のドレインに
連結されるＮＭＯＳトランジスタＮＭ６とから構成され
ている。ここで、ＮＡＮＤゲートの出力信号は後述する
レベル決定部４８ｂの制御信号として使用され、第２イ
ンバータＩＮＶ２の出力信号もレベル決定部４８ｂの出
力信号として使用される。電圧発生部４８ｄは、ＮＡＮ
Ｄゲート及び第２インバータＩＮＶ２の出力信号に基づ
いて電源電圧及び接地電圧を選択的にレベル決定部４８
ｂのＮＭＯＳトランジスタＮＭ１１のゲートに印加す
る。
【００２５】レベル決定部４８ｂは、ドレインがカラム
デコーダ４６の出力端に接続され、制御信号出力部４８
ａのＮＡＮＤゲートの出力信号により制御されるＮＭＯ
ＳトランジスタＮＭ７と、ソースは接地端に連結され、
カラムデコーダ４６のインバータＩＮＶ１の出力信号に
より制御されるＮＭＯＳトランジスタＮＭ８と、ドレイ
ンがカラムデコーダ４６の出力端に連結され、カラムデ
コーダ４６のインバータＩＮＶ１の出力信号により制御
されるＮＭＯＳトランジスタＮＭ９と、ドレインはＮＭ
ＯＳトランジスタＮＭ９のソースに連結され、制御信号
出力部４８ａの第２インバータＩＮＶ２の出力信号によ
り制御されるＮＭＯＳトランジスタＮＭ１０と、ソース
は負電圧（−Ｖｂ）端に連結され、ドレインがＮＭＯＳ
トランジスタＮＭ１０のソースに連結され、制御信号出
力部４８ａのノードＡの信号により制御されるＮＭＯＳ
トランジスタＮＭ１１とから構成される。
デコーダ４６の出力端に接続され、制御信号出力部４８
ａのＮＡＮＤゲートの出力信号により制御されるＮＭＯ
ＳトランジスタＮＭ７と、ソースは接地端に連結され、
カラムデコーダ４６のインバータＩＮＶ１の出力信号に
より制御されるＮＭＯＳトランジスタＮＭ８と、ドレイ
ンがカラムデコーダ４６の出力端に連結され、カラムデ
コーダ４６のインバータＩＮＶ１の出力信号により制御
されるＮＭＯＳトランジスタＮＭ９と、ドレインはＮＭ
ＯＳトランジスタＮＭ９のソースに連結され、制御信号
出力部４８ａの第２インバータＩＮＶ２の出力信号によ
り制御されるＮＭＯＳトランジスタＮＭ１０と、ソース
は負電圧（−Ｖｂ）端に連結され、ドレインがＮＭＯＳ
トランジスタＮＭ１０のソースに連結され、制御信号出
力部４８ａのノードＡの信号により制御されるＮＭＯＳ
トランジスタＮＭ１１とから構成される。
【００２６】ここで、負電圧（−Ｖｂ）はデータ入出力
制御部４９を構成しているＰＭＯＳトランジスタＰＭ６
のしきい電圧と同様である。このように、制御信号出力
部４８ａ、レベル決定部４８ｂによりカラム選択ライン
４７のレベルが決定され、その決定された信号がデータ
入出力制御部４９に入力される。ここで、データ入出力
制御部４９は、図４に示すように、ビットラインセンス
アンプアレイ４５ごとに連結されている。各ビットライ
ンセンスアンプアレイ４５ごとに連結されたデータ入出
力制御部４９のうち一つを選択するためには選択信号Ｃ
ＢＳＥＬを必要とする。本実施形態では、選択信号によ
り各ビットラインセンスアンプアレイ４５ごとに連結さ
れた全てのデータ入出力制御部４９を選択することなく
必要なデータ入出力制御部４９だけを選択するため、電
流消費を最小化することができる。
制御部４９を構成しているＰＭＯＳトランジスタＰＭ６
のしきい電圧と同様である。このように、制御信号出力
部４８ａ、レベル決定部４８ｂによりカラム選択ライン
４７のレベルが決定され、その決定された信号がデータ
入出力制御部４９に入力される。ここで、データ入出力
制御部４９は、図４に示すように、ビットラインセンス
アンプアレイ４５ごとに連結されている。各ビットライ
ンセンスアンプアレイ４５ごとに連結されたデータ入出
力制御部４９のうち一つを選択するためには選択信号Ｃ
ＢＳＥＬを必要とする。本実施形態では、選択信号によ
り各ビットラインセンスアンプアレイ４５ごとに連結さ
れた全てのデータ入出力制御部４９を選択することなく
必要なデータ入出力制御部４９だけを選択するため、電
流消費を最小化することができる。
【００２７】選択されたデータ入出力制御部４９は該当
Ｙゲート４５ｂを制御する。Ｙゲート４５ｂがターンオ
ンされると、メモリセルのデータが該当センスアンプ４
５ａによりセンスされ、増幅された後、ビットライン及
びビットバーラインを介してデータライン及びデータバ
ーラインに伝達されるか、それともデータライン及びデ
ータバーラインを介して伝達されたデータがビットライ
ン及びビットバーラインを介してメモリセルに格納され
る。選択信号は、図７に示すように、データ入出力制御
部４９を構成しているＰＭＯＳトランジスタＰＭ６のソ
ースと連結された選択信号印加線（アクティブ信号印加
ライン）４９ａを介して印加される。
Ｙゲート４５ｂを制御する。Ｙゲート４５ｂがターンオ
ンされると、メモリセルのデータが該当センスアンプ４
５ａによりセンスされ、増幅された後、ビットライン及
びビットバーラインを介してデータライン及びデータバ
ーラインに伝達されるか、それともデータライン及びデ
ータバーラインを介して伝達されたデータがビットライ
ン及びビットバーラインを介してメモリセルに格納され
る。選択信号は、図７に示すように、データ入出力制御
部４９を構成しているＰＭＯＳトランジスタＰＭ６のソ
ースと連結された選択信号印加線（アクティブ信号印加
ライン）４９ａを介して印加される。
【００２８】このようなデータ入出力制御部４９の構成
は以下の通りである。データ入出力制御部４９は、ＰＭ
ＯＳトランジスタＰＭ６とＮＭＯＳトランジスタＮＭ１
２とから構成される。ＰＭＯＳトランジスタＰＭ６のソ
ースにはデータ入出力制御部４９を選択するための選択
信号ＣＢＳＥＬを印加する選択信号印加線（アクティブ
信号印加ライン）４９ａが連結され、ゲートにはカラム
選択ラインが連結される。ＮＭＯＳトランジスタＮＭ１
２のゲートにもカラム選択ラインが連結され、ソースに
は接地端が連結され、ドレインにはＰＭＯＳトランジス
タＰＭ６の出力端が連結される。そして、ＰＭＯＳトラ
ンジスタＰＭ６の出力端はＹゲート４５ｂに連結され
る。
は以下の通りである。データ入出力制御部４９は、ＰＭ
ＯＳトランジスタＰＭ６とＮＭＯＳトランジスタＮＭ１
２とから構成される。ＰＭＯＳトランジスタＰＭ６のソ
ースにはデータ入出力制御部４９を選択するための選択
信号ＣＢＳＥＬを印加する選択信号印加線（アクティブ
信号印加ライン）４９ａが連結され、ゲートにはカラム
選択ラインが連結される。ＮＭＯＳトランジスタＮＭ１
２のゲートにもカラム選択ラインが連結され、ソースに
は接地端が連結され、ドレインにはＰＭＯＳトランジス
タＰＭ６の出力端が連結される。そして、ＰＭＯＳトラ
ンジスタＰＭ６の出力端はＹゲート４５ｂに連結され
る。
【００２９】以下、このように構成された本半導体メモ
リ装置のカラムデコーダ及びビットラインセンスアンプ
アレイ部の動作を説明する。図８は本半導体メモリ装置
のカラムデコーダ及びビットラインセンスアンプアレイ
部の駆動による動作タイミング図である。まず、ｔ１区
間では、プレデコーダ部（図示せず）から出力されるカ
ラムアドレスが全てローレベルの信号であるので、カラ
ムデコーダ４６のＮＭＯＳトランジスタＮＭ１、ＮＭ
２、ＮＭ３、ＮＭ４が全てターンオフ状態である。そし
て、ＰＭＯＳトランジスタＰＭ１がターンオンされ、イ
ンバータＩＮＶ１の入力端にはハイレベルの信号が印加
される。従って、インバータＩＮＶ１の出力がロー信号
となり、２つのＰＭＯＳトランジスタＰＭ２、ＰＭ３が
ターンオンする。ＰＭＯＳトランジスタＰＭ３のターン
オンで、電源電圧Ｖｃｃがカラム選択ラインに印加され
る。その際、図８に示すように、データ入出力制御部４
９を選択するための選択信号ＣＢＳＥＬはロー状態を維
持しているため、データ入出力制御部４９のＰＭＯＳト
ランジスタＰＭ６はターンオフ状態となり、ＮＭＯＳト
ランジスタＮＭ１２はターンオン状態となり、Ｙゲート
４５ｂに向かって接地信号Ｖｓｓが出力される。
リ装置のカラムデコーダ及びビットラインセンスアンプ
アレイ部の動作を説明する。図８は本半導体メモリ装置
のカラムデコーダ及びビットラインセンスアンプアレイ
部の駆動による動作タイミング図である。まず、ｔ１区
間では、プレデコーダ部（図示せず）から出力されるカ
ラムアドレスが全てローレベルの信号であるので、カラ
ムデコーダ４６のＮＭＯＳトランジスタＮＭ１、ＮＭ
２、ＮＭ３、ＮＭ４が全てターンオフ状態である。そし
て、ＰＭＯＳトランジスタＰＭ１がターンオンされ、イ
ンバータＩＮＶ１の入力端にはハイレベルの信号が印加
される。従って、インバータＩＮＶ１の出力がロー信号
となり、２つのＰＭＯＳトランジスタＰＭ２、ＰＭ３が
ターンオンする。ＰＭＯＳトランジスタＰＭ３のターン
オンで、電源電圧Ｖｃｃがカラム選択ラインに印加され
る。その際、図８に示すように、データ入出力制御部４
９を選択するための選択信号ＣＢＳＥＬはロー状態を維
持しているため、データ入出力制御部４９のＰＭＯＳト
ランジスタＰＭ６はターンオフ状態となり、ＮＭＯＳト
ランジスタＮＭ１２はターンオン状態となり、Ｙゲート
４５ｂに向かって接地信号Ｖｓｓが出力される。
【００３０】この後、ｔ２区間では、カラムアドレスが
ハイレベルになって図７のカラムデコーダ４６のＮＭＯ
ＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４がター
ンオン状態となり、ＰＭＯＳトランジスタＰＭ１がター
ンオフ状態となる。これにより、インバータＩＮＶ１の
入力端にはＶｓｓ電圧が印加され、インバータＩＮＶ１
の出力信号はハイレベルとなる。インバータＩＮＶ１の
出力信号によりレベル決定部４８ｂのＮＭＯＳトランジ
スタＮＭ８、ＮＭ９がターンオン状態となる。このと
き、制御信号出力部４８ａのＮＡＮＤゲートの出力は、
遅延部４８ｃにより遅延される時間（△ｔ１）だけハイ
レベルを維持する。ハイレベルのＮＡＮＤゲートの出力
信号がレベル決定部４８ｂのＮＭＯＳトランジスタＮＭ
７のゲートに印加されることにより、ＮＭＯＳトランジ
スタＮＭ７がターンオン状態となる。これにより、ＮＭ
ＯＳトランジスタＮＭ８、ＮＭ７を介して接地電圧Ｖｓ
ｓがカラム選択ラインに印加される。
ハイレベルになって図７のカラムデコーダ４６のＮＭＯ
ＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４がター
ンオン状態となり、ＰＭＯＳトランジスタＰＭ１がター
ンオフ状態となる。これにより、インバータＩＮＶ１の
入力端にはＶｓｓ電圧が印加され、インバータＩＮＶ１
の出力信号はハイレベルとなる。インバータＩＮＶ１の
出力信号によりレベル決定部４８ｂのＮＭＯＳトランジ
スタＮＭ８、ＮＭ９がターンオン状態となる。このと
き、制御信号出力部４８ａのＮＡＮＤゲートの出力は、
遅延部４８ｃにより遅延される時間（△ｔ１）だけハイ
レベルを維持する。ハイレベルのＮＡＮＤゲートの出力
信号がレベル決定部４８ｂのＮＭＯＳトランジスタＮＭ
７のゲートに印加されることにより、ＮＭＯＳトランジ
スタＮＭ７がターンオン状態となる。これにより、ＮＭ
ＯＳトランジスタＮＭ８、ＮＭ７を介して接地電圧Ｖｓ
ｓがカラム選択ラインに印加される。
【００３１】この際、カラム選択ラインにはビットライ
ンセンスアンプアレイ４５に対応してデータ入出力制御
部４９がシリアルに連結されるが、このうち一つのみを
選択するためには、カラムアドレスをカラムデコーダ４
６でデコーディングする瞬間に選択しようとするデータ
入出力制御部４９の選択信号印加線（アクティブ信号印
加ライン）４９ａにハイレベルの選択信号を印加する。
そして、選択しないデータ入出力制御部４９の選択信号
印加線４９ａにはローレベルの選択信号を印加する。こ
こで、カラム選択ラインの電圧がＶｓｓ電圧なので、各
データ入出力制御部４９のＰＭＯＳトランジスタＰＭ６
が全てターンオン状態となり、ＮＭＯＳトランジスタＮ
Ｍ１２が全てターンオフ状態となる。このように、デー
タ入出力制御部４９を選択するための選択信号ＣＢＳＥ
Ｌ及びカラム選択ラインにより一つのビットラインセン
スアンプアレイ４５が選択される。
ンセンスアンプアレイ４５に対応してデータ入出力制御
部４９がシリアルに連結されるが、このうち一つのみを
選択するためには、カラムアドレスをカラムデコーダ４
６でデコーディングする瞬間に選択しようとするデータ
入出力制御部４９の選択信号印加線（アクティブ信号印
加ライン）４９ａにハイレベルの選択信号を印加する。
そして、選択しないデータ入出力制御部４９の選択信号
印加線４９ａにはローレベルの選択信号を印加する。こ
こで、カラム選択ラインの電圧がＶｓｓ電圧なので、各
データ入出力制御部４９のＰＭＯＳトランジスタＰＭ６
が全てターンオン状態となり、ＮＭＯＳトランジスタＮ
Ｍ１２が全てターンオフ状態となる。このように、デー
タ入出力制御部４９を選択するための選択信号ＣＢＳＥ
Ｌ及びカラム選択ラインにより一つのビットラインセン
スアンプアレイ４５が選択される。
【００３２】この際、制御信号出力部４８ａのＮＡＮＤ
ゲートの出力は、遅延部４８ｃにより遅延される時間
（△ｔ１）だけハイレベルを維持する。ＮＡＮＤゲート
の出力信号はインバータＩＮＶ２を経てローレベルにな
り、ＰＭＯＳトランジスタＰＭ４はターンオンされる。
ＰＭＯＳトランジスタＰＭ４がターンオンされることに
より電源電圧ＶｃｃがＮＭＯＳトランジスタＮＭ６のゲ
ートに印加され、ＮＭＯＳトランジスタＮＭ６がターン
オン状態となる。これにより、ＮＭＯＳトランジスタＮ
Ｍ６を介して負電圧（−Ｖｂ）がノードＡ点に印加され
る。ノードＡ点は、レベル決定部４８ｂのＮＭＯＳトラ
ンジスタＮＭ１１のゲートに連結されているため、ＮＭ
ＯＳトランジスタＮＭ１１はターンオフされる。ところ
が、それまでレベル決定部４８ｂのＮＭＯＳトランジス
タＮＭ１０はインバータＩＮＶ２の出力によりターンオ
フ状態に維持されている。
ゲートの出力は、遅延部４８ｃにより遅延される時間
（△ｔ１）だけハイレベルを維持する。ＮＡＮＤゲート
の出力信号はインバータＩＮＶ２を経てローレベルにな
り、ＰＭＯＳトランジスタＰＭ４はターンオンされる。
ＰＭＯＳトランジスタＰＭ４がターンオンされることに
より電源電圧ＶｃｃがＮＭＯＳトランジスタＮＭ６のゲ
ートに印加され、ＮＭＯＳトランジスタＮＭ６がターン
オン状態となる。これにより、ＮＭＯＳトランジスタＮ
Ｍ６を介して負電圧（−Ｖｂ）がノードＡ点に印加され
る。ノードＡ点は、レベル決定部４８ｂのＮＭＯＳトラ
ンジスタＮＭ１１のゲートに連結されているため、ＮＭ
ＯＳトランジスタＮＭ１１はターンオフされる。ところ
が、それまでレベル決定部４８ｂのＮＭＯＳトランジス
タＮＭ１０はインバータＩＮＶ２の出力によりターンオ
フ状態に維持されている。
【００３３】そのとき、制御信号出力部４８ａの遅延部
４８ｃから信号が出力されると、ＮＡＮＤゲートの出力
信号がローレベルとなり、インバータＩＮＶ２の出力信
号がハイレベルとなる。これにより、レベル決定部４８
ｂのＮＭＯＳトランジスタＮＭ７がターンオフ状態にな
って、それ以上カラム選択ラインに接地電圧が供給され
なくなる。そのとき、インバータＩＮＶ２の出力信号は
ハイレベルなので、ＮＭＯＳトランジスタＮＭ１０が初
めてターンオン状態となり、ＮＡＮＤゲートの出力信号
によりＰＭＯＳトランジスタＰＭ５がターンオン状態と
なる。これにより、ノードＡ点の電位が電源電圧Ｖｃｃ
となり、レベル決定部４８ｂのＮＭＯＳトランジスタＮ
Ｍ１１がターンオンする。これにより、ＮＭＯＳトラン
ジスタＮＭ１１、ＮＭ１０、ＮＭ９を介して負電圧（−
Ｖｂ）がカラム選択ラインに印加される。
４８ｃから信号が出力されると、ＮＡＮＤゲートの出力
信号がローレベルとなり、インバータＩＮＶ２の出力信
号がハイレベルとなる。これにより、レベル決定部４８
ｂのＮＭＯＳトランジスタＮＭ７がターンオフ状態にな
って、それ以上カラム選択ラインに接地電圧が供給され
なくなる。そのとき、インバータＩＮＶ２の出力信号は
ハイレベルなので、ＮＭＯＳトランジスタＮＭ１０が初
めてターンオン状態となり、ＮＡＮＤゲートの出力信号
によりＰＭＯＳトランジスタＰＭ５がターンオン状態と
なる。これにより、ノードＡ点の電位が電源電圧Ｖｃｃ
となり、レベル決定部４８ｂのＮＭＯＳトランジスタＮ
Ｍ１１がターンオンする。これにより、ＮＭＯＳトラン
ジスタＮＭ１１、ＮＭ１０、ＮＭ９を介して負電圧（−
Ｖｂ）がカラム選択ラインに印加される。
【００３４】結果的に、遅延部４８ｃで遅延される間に
カラム選択ラインは接地電圧Ｖｓｓを維持し、遅延終了
後には負電圧（−Ｖｂ）を維持する。従って、選択しな
いデータ入出力制御部４９によりノイズが発生しても、
データ入出力制御部４９のＰＭＯＳトランジスタＰＭ６
を介してローレベル電位の選択信号印加線４９ａに抜け
出る。
カラム選択ラインは接地電圧Ｖｓｓを維持し、遅延終了
後には負電圧（−Ｖｂ）を維持する。従って、選択しな
いデータ入出力制御部４９によりノイズが発生しても、
データ入出力制御部４９のＰＭＯＳトランジスタＰＭ６
を介してローレベル電位の選択信号印加線４９ａに抜け
出る。
【００３５】そして、選択されたデータ入出力制御部４
９は、選択信号印加線４９ａを介して伝達されたハイレ
ベルの信号を該当Ｙゲートに伝達してＹゲートをターン
オンさせる。Ｙゲートがターンオンされると、ビットラ
インのデータがデータラインとデータバーラインに出力
(読出し動作）されるか、或いはそれらからデータがメ
モリセルに格納（書込動作）される。
９は、選択信号印加線４９ａを介して伝達されたハイレ
ベルの信号を該当Ｙゲートに伝達してＹゲートをターン
オンさせる。Ｙゲートがターンオンされると、ビットラ
インのデータがデータラインとデータバーラインに出力
(読出し動作）されるか、或いはそれらからデータがメ
モリセルに格納（書込動作）される。
【００３６】次いで、カラムアドレスが再びローレベル
になると、制御信号出力部４８ａの遅延部４８ｃによる
遅延区間（△ｔ１）が来る前にＮＡＮＤゲートの出力信
号がハイレベルになるから、レベル決定部４８ｂのＮＭ
ＯＳトランジスタＮＭ７がターンオンする。また、ＮＡ
ＮＤゲートに連結されたインバータＩＮＶ２の出力がロ
ーレベルとなり、ＮＭＯＳトランジスタＮＭ１０がター
ンオフする。この際、ＮＭＯＳトランジスタＮＭ１１の
ゲートには負電圧（−Ｖｂ）が印加され、結局カラム選
択ラインには遅延時間（△ｔ２）だけローレベルの信号
が印加される。この後、ＰＭＯＳトランジスタＰＭ２が
ターンオンされることにより、レベル決定部４８ｂのＮ
ＭＯＳトランジスタＮＭ８、ＮＭ９がターンオフ状態と
なる。これにより、それ以上カラム選択ラインにローレ
ベルの信号が印加されることがなくなり、結局カラム選
択ラインには電源電圧Ｖｃｃが印加される。したがっ
て、データ入出力制御部４９のＰＭＯＳトランジスタＰ
Ｍ６がターンオフし、ＮＭＯＳトランジスタＮＭ１２が
ターンオンし、該当Ｙゲート４５ｂに向かってローレベ
ルの信号が供給される。そして、ビットラインセンスア
ンプのビットライン、データライン、及びデータバーラ
インが連結されたＹゲートがターンオフされることによ
り、データの読出し又は書込動作が終了する。
になると、制御信号出力部４８ａの遅延部４８ｃによる
遅延区間（△ｔ１）が来る前にＮＡＮＤゲートの出力信
号がハイレベルになるから、レベル決定部４８ｂのＮＭ
ＯＳトランジスタＮＭ７がターンオンする。また、ＮＡ
ＮＤゲートに連結されたインバータＩＮＶ２の出力がロ
ーレベルとなり、ＮＭＯＳトランジスタＮＭ１０がター
ンオフする。この際、ＮＭＯＳトランジスタＮＭ１１の
ゲートには負電圧（−Ｖｂ）が印加され、結局カラム選
択ラインには遅延時間（△ｔ２）だけローレベルの信号
が印加される。この後、ＰＭＯＳトランジスタＰＭ２が
ターンオンされることにより、レベル決定部４８ｂのＮ
ＭＯＳトランジスタＮＭ８、ＮＭ９がターンオフ状態と
なる。これにより、それ以上カラム選択ラインにローレ
ベルの信号が印加されることがなくなり、結局カラム選
択ラインには電源電圧Ｖｃｃが印加される。したがっ
て、データ入出力制御部４９のＰＭＯＳトランジスタＰ
Ｍ６がターンオフし、ＮＭＯＳトランジスタＮＭ１２が
ターンオンし、該当Ｙゲート４５ｂに向かってローレベ
ルの信号が供給される。そして、ビットラインセンスア
ンプのビットライン、データライン、及びデータバーラ
インが連結されたＹゲートがターンオフされることによ
り、データの読出し又は書込動作が終了する。
【００３７】
【発明の効果】かかる本発明の半導体メモリ素子には以
下のような効果がある。請求項１の発明によれば、ＭＳ
ＢアドレスでコントロールされるＧＷＬｂ信号がローデ
コーダから一つだけしか出ないため、ワードラインのオ
ープンまたは短絡の発生を少なくし、所望のＹゲートに
のみアクティブ信号を与えるため、電流消費を最小化す
ることができる。請求項２の発明によれば、ＭＳＢアド
レスでコントロールされるＧＷＬｂ信号がローデコーダ
から一つだけしか出ないため、製造工程時にワードライ
ンのオープンまたは短絡の発生を少なくして歩留まりを
高める。請求項３、４の発明によれば、選択されたＧＷ
Ｌｂに−Ｖｂｂ電圧を加えて、ＰＭＯＳトランジスタが
ノイズキャンセル機能を果たすようにするため、一般な
ＳＷＤブロックに比べてトランジスタ数を減少させるこ
とができる。これは、チップの全体面積を小さくする効
果がある。
下のような効果がある。請求項１の発明によれば、ＭＳ
ＢアドレスでコントロールされるＧＷＬｂ信号がローデ
コーダから一つだけしか出ないため、ワードラインのオ
ープンまたは短絡の発生を少なくし、所望のＹゲートに
のみアクティブ信号を与えるため、電流消費を最小化す
ることができる。請求項２の発明によれば、ＭＳＢアド
レスでコントロールされるＧＷＬｂ信号がローデコーダ
から一つだけしか出ないため、製造工程時にワードライ
ンのオープンまたは短絡の発生を少なくして歩留まりを
高める。請求項３、４の発明によれば、選択されたＧＷ
Ｌｂに−Ｖｂｂ電圧を加えて、ＰＭＯＳトランジスタが
ノイズキャンセル機能を果たすようにするため、一般な
ＳＷＤブロックに比べてトランジスタ数を減少させるこ
とができる。これは、チップの全体面積を小さくする効
果がある。
【００３８】請求項５、６の発明によれば、カラムデコ
ーダから出力されるカラム選択ラインの信号、及び選択
信号印加線を介して入力される選択信号により所望のＹ
ゲートにのみアクティブ信号を与えるため、電流消費を
最小化することができる。請求項７、８の発明によれ
ば、選択されたセンスアンプから出力されるデータのみ
がデータライン／データバーラインに伝達されるため、
必要な電流消費が最小化するとともに、非選択のセンス
アンプでビットラインプリチャージ電圧とデータライン
プリチャージ電圧とが互いに衝突することがない。更
に、素子動作時に、カラム選択ラインにかかる負荷が減
少してスピードが向上する効果がある。
ーダから出力されるカラム選択ラインの信号、及び選択
信号印加線を介して入力される選択信号により所望のＹ
ゲートにのみアクティブ信号を与えるため、電流消費を
最小化することができる。請求項７、８の発明によれ
ば、選択されたセンスアンプから出力されるデータのみ
がデータライン／データバーラインに伝達されるため、
必要な電流消費が最小化するとともに、非選択のセンス
アンプでビットラインプリチャージ電圧とデータライン
プリチャージ電圧とが互いに衝突することがない。更
に、素子動作時に、カラム選択ラインにかかる負荷が減
少してスピードが向上する効果がある。
【図１】 従来技術の半導体メモリ装置の構成ブロック
図。
図。
【図２】 ａは従来技術の半導体メモリ装置の単位ＳＷ
Ｄ３の構成図、ｂは従来技術の半導体メモリ装置のロー
デコーダ及び単位ＳＷＤ３の駆動に従う動作タイミング
図。
Ｄ３の構成図、ｂは従来技術の半導体メモリ装置のロー
デコーダ及び単位ＳＷＤ３の駆動に従う動作タイミング
図。
【図３】 従来技術の半導体メモリ装置のカラムデコー
ダ及びビットラインセンスアンプアレイ部の駆動に従う
動作タイミング図。
ダ及びビットラインセンスアンプアレイ部の駆動に従う
動作タイミング図。
【図４】 本発明の半導体メモリ装置の構成ブロック
図。
図。
【図５】 本発明による半導体メモリ装置のローデコー
ダ及びＳＷＤ３の詳細構成図。
ダ及びＳＷＤ３の詳細構成図。
【図６】 本発明による半導体メモリ装置のローデコー
ダ及びＳＷＤ３の駆動に従う動作タイミング図。
ダ及びＳＷＤ３の駆動に従う動作タイミング図。
【図７】 本発明による半導体メモリ装置のカラムデコ
ーダ及びビットラインセンスアンプアレイ部の詳細構成
図。
ーダ及びビットラインセンスアンプアレイ部の詳細構成
図。
【図８】 本発明による半導体メモリ装置のカラムデコ
ーダ及びビットラインセンスアンプアレイ部の駆動に従
う動作タイミング図。
ーダ及びビットラインセンスアンプアレイ部の駆動に従
う動作タイミング図。
４０ サブワードラインイネーブル部 ４１ ローデコーダ ４２ ＳＷＤブロック ４３ ローデコーディングプリチャージ信号発生部 ４４ メモリセルアレイ ４５ ビットラインセンスアンプアレイ ４６ カラムデコーダ ４７ カラム選択ライン ４８ レベルシフタ部
フロントページの続き (72)発明者 ヨン・ヒョン・ジョン 大韓民国・ソウル・ガンナム−ク・デチ− ドン・（番地なし）・ミドアパートメン ト・201−407
Claims (8)
- 【請求項１】 複数のメモリセルアレイと、各メモリセ
ルを選択／駆動するためのローデコーダと、カラムデコ
ーダと、各メモリセルのデータをセンシングする複数の
ビットラインセンスアンプアレイとを備える半導体メモ
リ装置であって、 ＬＳＢアドレスでデコーディングされたサブワードライ
ンイネーブル選択信号（ＳＷＬＥ）、ローデコーダでＭ
ＳＢアドレスでデコーディングされて印加される／グロ
ーバルワードライン信号ＧＷＬｂにより各メモリセルを
駆動する複数のサブワードラインドライバブロックと、 ＭＳＢアドレスＰＸｂを有し、ローデコーダのプリチャ
ージ信号及びＧＷＬｂ信号にＶｂｂ電圧を加えるローデ
コーディングプリチャージ信号発生部（ＲＤＰＲｉ／Ｖ
ＢＦｉ）とを含み；カラムデコーダとビットラインセン
スアンプアレイとを直列連結するカラム選択ラインにカ
ラムデコーダの出力信号レベルをシフトして伝達するレ
ベルシフタ部と、 カラム選択ラインのレベルに基づいてビットラインセン
スアンプアレイに選択的にアクティブ信号を印加するデ
ータ入出力制御部とを更に備えることを特徴とする半導
体メモリ装置。 - 【請求項２】 複数のメモリセルアレイと、メモリセル
アレイのセルに対応してそれらを駆動する複数のサブワ
ードラインドライバブロックと、 サブワードラインドライバブロックに、ＭＳＢアドレス
でデコーディングされた複数の／グローバルワードライ
ンＧＷＬｂ信号を印加するローデコーダと、 サブワードラインドライバブロックに、ＬＳＢアドレス
でデコーディングされたサブワードラインイネーブルＳ
ＷＬＥ選択信号を出力するサブワードラインイネーブル
部と、 ＭＳＢアドレスＰＸｂを有し、ローデコーダに印加され
るプリチャージ信号及びＧＷＬｂ信号にＶｂｂ電圧を加
えるローデコーディングプリチャージ信号発生部（ＲＤ
ＰＲｉ／ＶＢＦｉ）とを備えることを特徴とする半導体
メモリ装置。 - 【請求項３】 ローデコーダは、 Ｖｐｐ電圧がソースに印加される第１、第２、第３ＰＭ
ＯＳトランジスタＰ４０、Ｐ４１、Ｐ４２と、 第１、第２ＰＭＯＳトランジスタのドレインに最初のト
ランジスタのソースが連結され、ゲートにＭＳＢアドレ
スによるデコーディング信号が印加され、それぞれ直列
連結される第１、第２、第３、第４ＮＭＯＳトランジス
タ（Ｎ４０、Ｎ４１、Ｎ４２、Ｎ４３）と、 第１、第２ＰＭＯＳトランジスタ（Ｐ４０、Ｐ４１）の
ドレインに連結されるインバーター（Ｉ４０）と、 第３ＰＭＯＳトランジスタ（Ｐ４２）のドレイン、そし
てＧＷＬｂ信号を出力する出力端に最初のトランジスタ
が連結され、それぞれ直列連結される第５、第６ＮＭＯ
Ｓトランジスタ（Ｎ４４、Ｎ４５）と、 インバーター（Ｉ４０）の出力端にゲートが連結され、
ＧＷＬｂ信号を出力する出力端にソースが連結される第
７ＮＭＯＳトランジスタ（Ｎ４６）と、 ソースが接地端子に連結され、ドレインが第７ＮＭＯＳ
トランジスタ（Ｎ４６）に連結され、ゲートにローデコ
ーディングプリチャージ信号発生部（ＲＤＰＲｉ／ＶＢ
Ｆｉ）から出力される電圧発生信号ＶＢＦが印加される
第８ＮＭＯＳトランジスタ（Ｎ４７）とから構成される
ことを特徴とする請求項２に記載の半導体メモリ装置。 - 【請求項４】 ローデコーディングプリチャージ信号発
生部は、 ＭＳＢによるデコーディング信号（ＰＸｂ）を入力され
てローデコーディングプリチャージ信号を出力するロー
デコーディングプリチャージ信号発生部（ＲＤＰＲｉ）
と、 ローデコーディングプリチャージ信号を遅延させる遅延
部と、 遅延されたローデコーディングプリチャージ信号と、遅
延されないローデコーディングプリチャージ信号とをＮ
ＡＮＤ演算して出力するＮＡＮＤ演算部と、 ＮＡＮＤ演算部の出力信号を反転させるインバーター
（Ｉ４１）と、 ソースにＶｃｃが印加され、ゲートにインバーター（Ｉ
４１）の出力信号、ＮＡＮＤ演算部の出力信号がそれぞ
れ印加される第１、第２ＰＭＯＳトランジスタ（Ｐ４２
−１、Ｐ４２−２）と、 ソースにＶｂｂが印加され、第１ＰＭＯＳトランジスタ
（Ｐ４２−１）のドレインにドレインが連結される第１
ＮＭＯＳトランジスタ（Ｎ４９−１）と、 ソースにＶｂｂが印加され、第２ＰＭＯＳトランジスタ
（Ｐ４２−２）のドレインと電圧発生信号ＶＢＦを出力
する出力端とにドレインが共通連結される第２ＮＭＯＳ
トランジスタ（Ｎ４９−２）とから構成されることを特
徴とする請求項２に記載の半導体メモリ装置。 - 【請求項５】 複数のメモリセルアレイ部と複数のビッ
トラインセンスアンプアレイ部とを備える半導体メモリ
装置であって、 入力されるＮビットカラムアドレスをデコーディングす
る複数のカラムデコーダ部と、 カラムデコーダ部毎に連結されて、複数のビットライン
センスアンプアレイ部をシリアルに連結するカラム選択
ラインと、 カラムデコーダ部の出力レベルを制御してカラム選択ラ
インに信号を伝達するレベルシフタ部と、 カラム選択ラインのレベルに基づいて選択信号印加線を
介してカラムアドレスに対応するビットラインセンスア
ンプアレイ部に選択的にアクティブ信号を印加するデー
タ入出力制御部とを備えることを特徴とする半導体メモ
リ装置。 - 【請求項６】 レベルシフタ部は、 カラム選択ラインのレベルを制御するための制御信号を
出力する制御信号出力部と、 制御信号に基づいてカラム選択ラインのレベルを決定す
るレベル決定部とからなり、 カラム選択ラインに一定時間の間に負（−）電圧を印加
することを特徴とする請求項５記載の半導体メモリ装
置。 - 【請求項７】 制御信号出力部は、 入力されるＮビットカラムアドレスのうちカラムデコー
ダ部に印加されるアドレス信号を一定時間遅延させる遅
延部と、 遅延段階を経ずにアドレス信号と遅延部の出力信号とを
論理演算し、レベル決定部に第１制御信号を出力する論
理ゲートと、 論理ゲートの出力を反転させ、レベル決定部に第２制御
信号を出力するインバータと、 第１、第２制御信号に基づいてレベル決定部に電源電圧
又は負（−）電圧を選択的に出力する電圧発生部とを含
むことを特徴とする請求項６記載の半導体メモリ装置。 - 【請求項８】 レベル決定部は、 ドレインはカラム選択ラインに連結され、制御信号出力
部から出力される第１制御信号により制御されるＮＭＯ
Ｓトランジスタ（ＮＭ７）と、 ソースが接地電圧端に連結され、ドレインがＮＭＯＳト
ランジスタＮＭ７のソースに連結され、カラムデコーダ
部のインバータ及び出力信号により制御されるＮＭＯＳ
トランジスタ（ＮＭ８）と、 ドレインはカラム選択ラインに連結され、インバータの
出力信号により制御されるＮＭＯＳトランジスタ（ＮＭ
９）と、 ドレインはＮＭＯＳトランジスタ（ＮＭ９）のソースに
連結され、制御信号出力部から出力される第２制御信号
により制御されるＮＭＯＳトランジスタ（ＮＭ１０）
と、 ドレインがＮＭＯＳトランジスタ（ＮＭ１０）のドレイ
ンに連結され、ソースが負（−）電圧端に連結され、電
圧発生部の出力信号により制御されるＮＭＯＳトランジ
スタ（ＮＭ１１）とを含むことを特徴とする請求項６記
載の半導体メモリ装置。
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