JP2010109977A - 集積回路およびこれを有するソースドライバ装置 - Google Patents

Abstract

【課題】データ保存機能（またはラッチ機能）、レベルシフト機能、およびデコード機能が統合されたコンパクトな集積回路を提供し、チップサイズが小さく信頼性テストの時間を減らすことができるソースドライバ装置を提供する。
【解決手段】本発明の集積回路は、保存ノードＳＮと、第１制御信号ＣＯＮＴ１に応答して保存ノードＳＮをプリチャージするための第１高電圧トランジスタＨＶＴ１と、複数の入力信号をデコードして保存ノードＳＮに伝達するデコード手段３２０と、第２制御信号ＣＯＮＴ２に応答してデコード手段３２０の出力を保存ノードＳＮに伝達する第２高電圧トランジスタＨＶＴ２と、を含む。
【選択図】図３

Description

本発明は半導体設計技術に関し、より詳細にはラッチ、レベルシフトおよびデコード機能が統合されつつ、コンパクトになるよう設計された集積回路、およびこれを有するソースドライバ装置に関する。

よく知られたように、ディスプレイ装置は、ソースドライバ装置、ゲートドライバ、および画素アレイ（ｐｉｘｅｌ ａｒｒａｙ）を備える。ディスプレイ装置の画素アレイにデジタル映像データを表示（または保存）しようとするとき、ゲートドライバはゲートラインを順次に駆動し、ソースドライバ装置は駆動されたゲートラインに接続された画素アレイの画素にデジタル映像データを表示（または保存）する。

図１は従来のソースドライバ装置のブロック構成図である。

同図を参照すれば、ソースドライバ装置は、シフトレジスタ２０（Ｓｈｉｆｔ Ｒｅｓｉｓｔｅｒ）、サンプリングラッチ３０（Ｓａｍｐｌｉｎｇ Ｌａｔｃｈ）、ホールドラッチ４０（Ｈｏｌｄ Ｌａｔｃｈ）、レベルシフタ５０（Ｌｅｖｅｌ ｓｈｉｆｔｅｒ）、プリデコーダ６０（Ｐｒｅ−ｄｅｃｏｄｅｒ）、デコーダ７０、および出力バッファ８０を備える。

シフトレジスタ２０は、外部（例えば、コントローラ）から入力されたスタートパルス信号（ＳＰ）を、クロック信号（ＣＬＫ）に応答してシフトする。サンプリングラッチ３０は、シフトレジスタ２０から出力された信号（Ｓ１ないしＳｎ）に応答してコントローラから入力されたデジタル映像データ（Ｒ／Ｇ／Ｂ）をサンプリングする。ホールドラッチ４０は、水平同期信号（Ｈｓｙｎｃ）に応答してサンプリングされたデジタル映像データ（Ｒ／Ｇ／Ｂ）を水平スキャンタイム（ｈｏｒｉｚａｎｔａｌ ｓｃａｎ ｔｉｍｅ）の間、保存する。

ホールドラッチ４０は、低電圧（例えば、０．６Ｖ〜３．３Ｖ）で駆動され、デコーダ７０および出力バッファ８０は、高電圧（例えば、３．８Ｖ〜１８Ｖ）で駆動されるため、レベルシフタ５０は、ホールドラッチ４０に保存されたデジタル映像データ（Ｒ／Ｇ／Ｂ）の電圧レベルを変換してプリデコーダ６０に提供する。

プリデコーダ６０は、レベルシフタ５０から出力されたデジタル映像データ（Ｒ／Ｇ／Ｂ）をプリデコードしてデコーダ７０に提供する。デコーダ７０は、プリデコーダ６０から提供されたデジタル映像データをデコードし、階調電圧発生部（未図示）から発生した階調電圧（Ｖ０〜Ｖｚ）のうち、いずれか１つの電圧を出力バッファ８０に伝達する。デコーダ７０は、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）機能をする。

出力バッファ８０は、デコーダ７０から出力された階調電圧（Ｖ０〜Ｖｚ）をバッファリングして出力パッド９０に提供する。パッド９０を介して出力された階調電圧はディスプレイパネルの画素アレイに提供されることになる。

前述したように、従来のソースドライバ装置は、各チャンネルごとにラッチ、レベルシフタ、プリデコーダ、デコーダ、およびバッファを保有している。ここで、レベルシフタ以後の端のプリデコーダおよびデコーダは高電圧トランジスタで構成されているため、ドライバチップサイズが相当に大きいという問題点がある。特にプリデコーダがＮＡＮＤタイプで構成されており、使用される高電圧トランジスタの個数が相当に多い。また、プリデコーダの信頼性テストのためにプリデコーダに高電圧ストレスを印加するテストが必要であり、このテストのために必要なテスト回路もやはり高電圧トランジスタを使用しなければならない。さらにテストに所要される時間が非常に長いという問題点がある。これを、図２を参照して詳細に説明する。

図２は従来技術によるプリデコーダ回路図であって、１つのチャンネルに対するプリデコーダを表す。

同図を参照すれば、プリデコーダは、プリデコード部２１０と入力部２２０とを備える。プリデコード部２１０は、１６個の４入力ＮＡＮＤゲートを備える。各ＮＡＮＤゲートは高電圧トランジスタで構成される。入力部２２０は、高電圧ストレスを印加するために、ＮＡＮＤゲートの各入力端子に論理「０」および「１」値を入力するための４個のインバータを備える。インバータもやはり高電圧トランジスタで構成される。

このように、従来のソースドライバ装置は、プリデコーダをＮＡＮＤタイプで構成している。そして、１つのＮＡＮＤゲートごとに４個の高電圧ＰＭＯＳトランジスタと４個の高電圧ＮＭＯＳトランジスタが使用される。さらに、信頼性テストのためにプリデコーダの各入力部に高電圧ストレスを印加するためのテスト回路が必要で、このようなテスト回路もやはり高電圧トランジスタで構成しなければならない。もちろん、別途のテスト回路なしにソースドライバのプリデコーダ自体に入力されるデータを高電圧ストレスに代替してテストを行うこともできる。

図２のような構成において、１つのチャンネルを構成しているプリデコーダのＮＡＮＤゲートにストレスを印加するためには入力部２２０に全部で１６回の高電圧ストレスを印加しなければならない。すなわち、入力値「００００」から「１１１１」を印加しなければならない。したがって、テストに所要される時間が相当に長い。

前述したように、従来のソースドライバ装置は多くの個数の高電圧トランジスタの使用によって、チップサイズが相当に大きくなるほかはなく、プリデコーダの信頼性テストの時間が相当に長いという問題点がある。

関連する技術としては、例えば、米国特許第７５２２０８１号明細書（特許文献１）や米国特許出願公開第２００６／０１２５７３６号明細書（特許文献２）に記載されている。

米国特許第７５２２０８１号明細書 米国特許出願公開第２００６／０１２５７３６号明細書

本発明は前述した従来技術の問題点を解決するためのもので、チップサイズの小さいソースドライバ装置を提供することにその目的がある。

本発明の他の目的は、信頼性テストのためのテスト時間を減らすことができるソースドライバ装置を提供することにある。

本発明のまた他の目的は、データ保存機能（またはラッチ機能）、レベルシフト機能、およびデコード機能が統合されたコンパクトな集積回路を提供することにある。

本発明のまた他の目的は、データ保存機能（またはラッチ機能）、レベルシフト機能、およびデコード機能と、さらに電圧リミッタ機能も統合され、低消費電力に適合した集積回路を提供することにある。

前記目的を達成するための本発明の一実施形態による集積回路は、保存ノードと、第１制御信号に応答して前記保存ノードをプリチャージするための第１高電圧トランジスタと、複数の入力信号をデコードして前記保存ノードに伝達するデコード手段と、第２制御信号に応答して前記デコード手段の出力を前記保存ノードに伝達する第２高電圧トランジスタとを備える。

前記目的を達成するための本発明の他の実施形態による集積回路は、第１制御信号に応答して所定のノードをプリチャージするための第１高電圧トランジスタと、複数の入力信号をデコードして前記ノードに伝達するデコード手段と、第２制御信号に応答して前記デコード手段の出力を前記ノードに伝達する第２高電圧トランジスタと、前記第１ノードの信号をラッチするラッチ手段とを備える。

前記目的を達成するための本発明のまた他の実施形態による集積回路は、所定のノードをプリチャージするための第１高電圧トランジスタと、前記ノードの信号をラッチするラッチ手段と、複数の入力信号をデコードするためのデコード手段と、前記デコード手段と前記ノードの間に接続された電圧リミッタとしての第２高電圧トランジスタを備える。

前記目的を達成するための本発明の一実施形態によるソースドライバ装置は、外部から入力された映像データをサンプリングしてラッチするサンプリングラッチと、前記サンプリングラッチから出力されたデータをプリデコードして、制御信号に応答してプリデコードされたデータをレベルシフトおよび保存する回路ブロックと、前記回路ブロックから出力されたデータに基づいて、複数の階調電圧のうちいずれか１つの階調電圧を出力するデコーダと、を備え、
前記回路ブロックは、
保存ノードと、第１制御信号に応答して、前記保存ノードをプリチャージするための第１高電圧トランジスタと、複数の入力信号をデコードして前記保存ノードに伝達するプリデコード手段と、第２制御信号に応答して前記プリデコード手段の出力を前記保存ノードに伝達する第２高電圧トランジスタと、を備える。

前記目的を達成するための本発明の他の実施形態によるソースドライバ装置は、外部から入力された映像データをサンプリングしてラッチするサンプリングラッチと、前記サンプリングラッチから出力されたデータをプリデコードして、制御信号に応答してプリデコードされたデータをレベルシフトおよびラッチする回路ブロックと、前記回路ブロックから出力されたデータに基づいて、複数の階調電圧のうちいずれか１つの階調電圧を出力するデコーダと、を備え、
前記回路ブロックは、
第１制御信号に応答して所定のノードをプリチャージするための第１高電圧トランジスタと、複数の入力信号をデコードして前記ノードに伝達するプリデコード手段と、第２制御信号に応答して前記プリデコード手段の出力を前記ノードに伝達する第２高電圧トランジスタと、前記第１ノードの信号をラッチするラッチ手段と、を備える。

改善された集積回路は、データ保存（またはラッチ）機能、レベルシフト機能、およびデコード（プリデコード）機能が統合されたコンパクトな回路的構成を有する。

そして、改善された集積回路を応用してソースドライバ装置を具現することによって、ソースドライバ装置のチップサイズを減らすことができる。本発明は、ディスプレイ駆動チップのソースドライバ装置に非常に有用に使用でき、これによって、ドライバチップサイズを大きく軽減させることができる。

併せてソースドライバ装置の信頼性テストのための電圧ストレスの印加時に、従来に比べて、テスト時間を節減できる。また、従来のソースドライバ装置において、レベルシフタは、その動作時に貫通電流（パンチスルー）が流れるが、改善された集積回路は充放電電流のみであるため、低消費電力を期待できる。

従来技術によるソースドライバ装置のブロック構成図である。 従来技術によるプリデコーダ回路の構成図である。 本発明の一実施形態による集積回路を示した回路図である。 本発明の他の実施形態による集積回路を示した回路図である。 本発明の一実施形態を示したソースドライバ装置の構成図である。 １つのチャンネルに対応する回路ブロックのアレイの構成例示図である。 ノーマルモード時に図６の回路ブロックアレイに入力されるデータおよび命令語を図示したタイミングクラムである。 テストモード時に図６の回路ブロックアレイに入力されるデータおよび命令語を図示したタイミングクラムである。 本発明の他の実施形態による集積回路を図示した回路図である。 本発明の他の実施形態による集積回路を図示した回路図である。 本発明の他の実施形態による集積回路を図示した回路図である。

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に、詳細に説明するために、本発明の最も好ましい実施形態を、添付図面を参照して説明する。

図３は、本発明の一実施形態による集積回路を表す。

同図を参照すれば、本発明の一実施形態による集積回路は、第１高電圧トランジスタＨＶＴ１、デコード部３２０、および第２高電圧トランジスタＨＶＴ２を備える。

第１高電圧トランジスタＨＶＴ１は、第１制御信号ＣＯＮＴ１に応答して保存ノードＳＮをプリチャージするためのものであって、電源供給端ＶＤＤと保存ノードＳＮの間にソース−ドレイン経路が接続され、第１制御信号ＣＯＮＴ１がゲートに印加される高電圧ＰＭＯＳトランジスタで構成されている。

第２高電圧トランジスタＨＶＴ２は、デコード部３２０の出力端と保存ノードＳＮの間にソース−ドレイン経路が接続され第２制御信号ＣＯＮＴ２がゲートに印加される高電圧ＮＭＯＳトランジスタで構成されている。各制御信号ＣＯＮＴ１、ＣＯＮＴ２は、ゲートに伝達されることで高電圧トランジスタを制御する信号である。

本実施形態において、第２制御信号ＣＯＮＴ２は、デコード部３２０の低電圧トランジスタを保護するために低電圧信号を利用することができる。このため第２高電圧トランジスタＨＶＴ２は、電圧リミッタとして動作し、デコード部３２０の低電圧トランジスタには第２制御信号ＣＯＮＴ２が有する電圧レベル以上の電圧レベルは印加されない。

デコード部３２０は、複数の入力信号ＩＮ１〜ＩＮ４をデコードして保存ノードＳＮに提供する機能を有する。デコード部３２０は、第２高電圧トランジスタＨＶＴ２と電源供給端ＶＳＳとの間に直列接続された複数の低電圧トランジスタＬＶＴ１〜ＬＶＴ４を備える。低電圧トランジスタＬＶＴ１〜ＬＶＴ４は、対応する入力信号ＩＮ１〜ＩＮ４がゲートに印加されるＮＭＯＳトランジスタで構成される。

また、本実施形態による集積回路は、保存ノードＳＮに接続されたキャパシタＣＡＰをさらに備え得る。キャパシタＣＡＰは寄生（ｐａｒａｓｉｔｉｃ）キャパシタであり得、第１導電層、誘電体、および第２導電層が積層され、別途に形成された構造を有し得る。

また、本実施形態による集積回路は、保存ノードＳＮの信号を外部に出力するためのバッファＢＵＦをさらに備え得る。バッファＢＵＦは、高電圧トランジスタで構成される。

このように、図３に図示された改善された集積回路は、第１高電圧トランジスタＨＶＴ１によって保存ノードＳＮがプリチャージされた後、入力信号ＩＮ１〜ＩＮ４のデコードされた値が第２高電圧トランジスタＨＶＴ２によってスイッチングされて保存ノードＳＮに伝達される。したがって、改善された集積回路は、保存ノードＳＮによって信号（データ）の保存機能を有する。

また、改善された集積回路は、デコード部３２０によってデコード（プリデコード）機能を有する。併せて、改善された集積回路は、デコードされ、保存ノードＳＮに伝達された値は、第１高電圧トランジスタおよび第２高電圧トランジスタＨＶＴ１、ＨＶＴ２によってレベルシフトされるため、レベルシフト機能も有する。さらに、改善された集積回路は、低電圧トランジスタの保護のために電圧リミッタ機能も有する。

結局、改善された集積回路は、データ保存機能、レベルシフト機能、デコード機能、および電圧リミッタ機能が統合されたコンパクトな回路的構成を有する。そして、改善された集積回路は、貫通電流がなく、充放電電流のみを有するため低消費電力が期待できる。あわせて、デコード部３２０は、通常のＮＡＮＤゲートでない低電圧ＮＭＯＳトランジスタのみで具現が可能である。このようなデコード部３２０による効果は詳細に後述される。

図４は、本発明の他の実施形態による集積回路を図示したものである。

図４を参照すれば、図３に図示された集積回路と異なり、キャパシタ（図３のＣＡＰ）が省略され、ラッチが付加されている。

ラッチは、ノードＳＮの信号を受信して外部に出力する第１インバータＩＮＶ１と、第１インバータＩＮＶ１の出力信号を受信してノードＳＮに出力する第２インバータＩＮＶ２を備える。第１および第２インバータＩＮＶ１、ＩＮＶ２は、高電圧トランジスタで構成されている。第２インバータＩＮＶ２は、第３制御信号ＣＯＮＴ３、／ＣＯＮＴ３によってイネーブルまたはディセーブルされ、イネーブル時にノードＳＮの信号をラッチする。第１インバータＩＮＶ１は、ノードＳＮの信号をバッファリングして外部に出力する機能も有する。

その他に、図４に図示された第１高電圧トランジスタＨＶＴ１、第２高電圧トランジスタＨＶＴ２、およびデコード部３２０の構成は、図３で説明されたものと同一の構成を有するため、ここでその説明は省略する。

このように、図４に図示された改善された集積回路は、レベルシフトおよびデコード（プリデコード）機能だけでなく、制御信号によって特定の時点に動作するため、ラッチの機能を有する。すなわち、改善された集積回路は、ラッチ機能、レベルシフト機能、およびデコード機能が統合されたコンパクトな回路的構成を有する。

図５は、図３または図４によって説明された改善された回路がソースドライバ装置に応用された一実施形態示す図である。

図５を参照すれば、本実施形態によるソースドライバ装置は、シフトレジスタ５２０、サンプリングラッチ５３０、改善された回路ブロック５５０、デコーダ５７０、および出力バッファ５８０を備える。

シフトレジスタ５２０は、外部（例えば、コントローラ）から入力されたスタートパルス信号ＳＰをクロック信号ＣＬＫに応答してシフトする。サンプリングラッチ５３０は、シフトレジスタ５２０から出力された信号Ｓ１ないしＳｎに応答して、コントローラから入力されたデジタル映像データ（Ｒ／Ｇ／Ｂ）をサンプリングする。改善された回路ブロック５５０は、サンプリングラッチ５３０から出力されたデータをプリデコードして、プリデコードされたデータを制御信号ＣＯＮＴに応答してレベルシフトおよび保存（またはラッチ）する。

デコーダ５７０は、回路ブロック５５０から提供されたデジタル映像データをデコードし、階調電圧発生部（未図示）から発生した階調電圧（Ｖ０〜Ｖｚ）のうち、いずれか１つの電圧を出力バッファ５８０に伝達する。デコーダ５７０はＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）機能をする。

出力バッファ５８０は、デコーダ５７０から出力された階調電圧Ｖ０〜Ｖｚをバッファリングして出力パッド５９０に提供する。パッド５９０を介して出力された階調電圧はディスプレイパネルの画素アレイに提供されることになる。

従来のソースドライバ装置（図１参照）と対比されるように、本実施形態によるソースドライバ装置は、ホールドラッチ、レベルシフタ、およびプリデコーダの機能を統合した回路ブロック５５０を備える。

回路ブロック５５０は、先に説明した図３または図４のような構成を有し、先に十分に説明されたため、ここでその細部構成に対する説明は省略する。このとき、回路ブロック５５０の構成要素であるデコード部３２０（図３および図４）がプリデコーダの機能を有することになる。そして、ここに入力される信号ＩＮ１〜ＩＮ４がサンプリングラッチ５３０から伝達されたデータとなる。そして、第２高電圧トランジスタＨＶＴ２に入力される制御信号ＣＯＮＴ２が水平同期信号Ｈｓｙｎｃとなる。

本実施形態によるソースドライバ装置において、回路ブロック５５０は、色々な機能を統合しており、その回路的構成において従来技術に比べて、トランジスタの個数が顕著に少ない。例えば、従来ではＮＡＮＤゲートによって、プリデコーダを具現したが、本実施形態ではＮＭＯＳトランジスタのみでプリデコーダが具現されているため、本実施形態の装置は使用されるトランジスタの個数が顕著に少ない。

図６は、ある１つのチャンネルに対応する回路ブロックアレイを図示したものである。また、図７Ａおよび図７Ｂは各々ノーマルモード時とテストモード時に図６の回路ブロックアレイに入力されるデータおよび命令語を図示したタイミングダイヤグラムである。

図６を参照すれば、回路ブロックアレイは、プリデコード部６２０、入力部６１０、および機能的ブロック６３０を備える。機能的ブロック６３０は、高電圧トランジスタで構成されるが、プリデコード部６２０は、低電圧トランジスタで具現されているため、入力部６１０も低電圧トランジスタで具現が可能である。

図６のような構成を有する場合、プリデコード部６２０の信頼性テストのための電圧ストレス印加時に、機能的ブロック６３０の複数の回路に対応するプリデコーダ部６２０の複数の出力を同一極性（同一論理値）にすることができる。

したがって、従来に比べ全体回路ブロックの一部を低電圧トランジスタで具現が可能であり信頼性テストを行うための回路構成が簡単であり、併せてそれだけチップのサイズを減ずることができ、テスト時間を節減することができる。

ここで、ストレス印加は別途のテスト回路を介して行うことができる。これと異なるようにソースドライバのプリデコーダ自体に入力されるデータを電圧ストレスに代替して、テストを行うこともできる。別途のテスト回路を使用する場合、そのテスト回路を構成するトランジスタも低電圧トランジスタで構成される。

参考として、図７Ａはノーマルモード時に、入力部６１０および機能的ブロック６３０にデータおよび制御信号ＣＯＮＴ１、ＣＯＮＴ２が入力され、これに応じてプリチャージ機能やデコード機能がなされることを示している。図７Ｂはテストモード時に、入力部６１０および機能的ブロック６３０にデータおよび制御信号ＣＯＮＴ１、ＣＯＮＴ２が入力され、これに応じてプリチャージ機能やデコード機能がなされることを示している。

特に、図７Ｂのテストモード時では、制御信号ＣＯＮＴ２の入力に応じて機能的ブロック６３０の高電圧ＮＭＯＳトランジスタがターンオンされ、入力部６１０に入力されるデータ（Ｄ１〜Ｄ３）の論理値に応じてプリデコード部６２０でデコード機能が行われた結果値（ＤＥＣＯＤＥＲ ＯＵＴＰＵＴ）が出力される。

図８Ａ、図８Ｂ、および図８Ｃは、本発明の他の実施形態による集積回路を図示した回路図である。

図８Ａを参照すれば、集積回路は、単位回路ブロック７２０Ａと制御部７４０Ａを備える。単位回路ブロック７２０Ａは、複数個が備えられることができ、複数個の単位回路ブロックは、１つの制御部７４０Ａによって制御され得る。

単位ブロック７２０Ａは、第１高電圧トランジスタ７２１Ａ、第２高電圧トランジスタ７２２Ａ、ラッチ部７２３Ａ、およびデコード部７２４Ａを備える。

第１高電圧トランジスタ７２１Ａは、第１ゲート信号ＰＩＮに応答してノードＳＮをプリチャージするためのものであって、電源供給端ＶＤＤとノードＳＮの間にソース−ドレイン経路が接続され、第１ゲート信号ＰＩＮをゲートに印加されるＰＭＯＳトランジスタで構成される。

第２高電圧トランジスタ７２２Ａは、デコード部７２４Ａの出力端とノードＳＮの間にソース−ドレイン経路が接続され、ＤＣバイアスされた第２ゲート信号ＭＩＮをゲートに入力される高電圧ＮＭＯＳトランジスタで構成される。第２高電圧トランジスタ７２２Ａの第２ゲート信号ＭＩＮは、デコード部７２４Ａの低電圧トランジスタＬＶＴ５〜ＬＶＴ７を保護するために低電圧信号を利用できる。これで第２高電圧トランジスタ７２２Ａは電圧リミッタとしてのみ動作する。

デコード部７２４Ａは、複数の入力信号ＩＮ５〜ＩＮ７をデコードしてノードＳＮに提供する機能をする。デコード部７２４Ａは、第２高電圧トランジスタ７２２Ａと電源供給端ＶＳＳの間に直列接続された複数の低電圧トランジスタＬＶＴ５〜ＬＶＴ７を備える。低電圧トランジスタＬＶＴ５〜ＬＶＴ７は、対応する入力信号ＩＮ５〜ＩＮ７をゲートに印加される低電圧ＮＭOＳトランジスタで構成される。

ラッチ部７２３Ａは、ノードＳＮの信号の入力を受け外部に出力する第１インバータＩＮＶ３と、第１インバータＩＮＶ３の出力信号の入力を受けノードＳＮに出力する第２インバータＩＮＶ４を備える。第１インバータＩＮＶ３および第２インバータＩＮＶ４は、高電圧トランジスタで構成されている。第２インバータＩＮＶ４は、ループコントロール信号ＬＣＯＮＴによってイネーブルまたはディセーブルされ、イネーブル時にノードＳＮの信号をラッチするようになる。第１インバータＩＮＶ３は、ノードＳＮの信号をバッファリングして外部に出力する機能も有する。

制御部７４０Ａは、プリチャージ信号ＰＣＧをバッファリングして第１高電圧トランジスタ７２１Ａのゲート端信号ＰＩＮを供給する第１バッファ７４１Ａを備える。第１バッファ７４１Ａは、高電圧素子で構成される。また、制御部７４０Ａは、データＤＡＴＡをバッファリングし、デコード部７２４Ａの各入力信号ＩＮ５〜ＩＮ７を提供する第２バッファ７４２Ａを備える。第２バッファ７４２Ａは低電圧素子で構成される。

図８Ｂを参照すれば、集積回路は、単位回路ブロック７２０Ｂと制御部７４０Ｂを備える。単位回路ブロック７２０Ｂは、複数個が備えられることができ、複数個の単位回路ブロックは、１つの制御部７４０Ｂによって制御され得る。

単位回路ブロック７２０Ｂは、第１高電圧トランジスタ７２１Ｂ、第２高電圧トランジスタ７２２Ｂ、ラッチ部７２３Ｂ、デコード部７２４Ｂ、およびスイッチングトランジスタ７２５を備える。

第１高電圧トランジスタ７２１Ｂ、第２高電圧トランジスタ７２２Ｂお、よびラッチ部７２３Ｂは、図８Ａのそれらと類似した構成および動作を有する。デコード部７２４Ｂも図８Ａと同一な構成であって、単に図面上に２個の入力信号をデコードする場合で表現されているだけである。

スイッチングトランジスタ７２５は、第２高電圧トランジスタ７２２Ｂとデコード部７２４Ｂの出力ノードの間にソース−ドレイン経路が接続され、ゲート端にタイミング制御信号ＴＣＯＮＴが印加される低電圧ＮＭOＳトランジスタで構成される。

制御部７４０Ｂは図８Ａの制御部７４０Ａと実質的に類似した構成を有するためここでその説明は省略する。

図８Ｂに図示された集積回路において、第２高電圧トランジスタ７２２Ｂは、電圧リミッタとしてのみ動作する。そして、タイミング制御信号ＴＣＯＮＴに応答して駆動するスイッチングトランジスタ７２５によって、デコード部７２４Ｂの出力信号が第２高電圧トランジスタ７２２Ｂに伝達されるタイミングを制御することができる。

図８Ｃを参照すれば、集積回路は、単位回路ブロック７２０Ｃと制御部７４０Ｃを備える。単位回路ブロック７２０Ｃは、複数個が備えられることがことができ、複数個の単位回路ブロックを１つの制御部７４０Ｃによって制御し得る。

単位回路ブロック７２０Ｃは、第１高電圧トランジスタ７２１Ｃ、第２高圧トランジスタ７２２Ｃ、ラッチ部７２３Ｃ、およびデコード部７２４Ｃを備える。これらは、図８Ａのそれらと実質的に同一な構成を有する。ただし、デコード部７２４Ｃの低電圧トランジスタゲート端に入力される信号は、単にバッファリングされた信号だけではなく、タイミング成分が含まれている。

すなわち、制御部７４０Ｃは、タイミング制御信号ＴＣＯＮＴに応答してデータＤＡＴＡをデコード部７２４Ａの各低電圧トランジスタのゲート端に伝達するＤフリップフロップ７４４を含んでいる。Ｄフリップフロップ７４４は、入力データに対応する個数で構成される。

結局、図８Ｃに図示された集積回路において、第２高圧トランジスタ７２２Ｃは、電圧リミッタとしてのみ動作する。そして、デコードされる信号がタイミング成分を兼備しており、デコード部７２４Ｃの入力信号が第２高圧トランジスタ７２２Ｃに伝達されるタイミングを制御し得る。

制御部７４０Ｃのバッファ７４１Ｃは、図８Ａの第１バッファ７４１Ａと同一な構成を有する。

図８Ａ、図８Ｂ、図８Ｃに図示された集積回路は、データ保存機能、レベルシフト機能、デコード機能、および電圧リミッタ機能が統合されたコンパクトな回路的構成を有する。そして、これら集積回路は、貫通電流がなく充放電電流だけを有しているため消費電力を低めることができる。そして、デコード部７２４Ａ、７２４Ｂ、７２４Ｃは、ＮＡＮＤゲートでない、低電圧ＮＭOＳトランジスタのみで構成されており、チップサイズを減ずることができ、信頼性テストの時間を短縮することができる。図８Ａ、図８Ｂ、図８Ｃに図示された集積回路は、ディスプレイ装置のドライバ装置に応用され得る。すなわち、図５によって説明したソース−ドライバ装置の回路ブロック５５０に、図８Ａ、図８Ｂ、および図８Ｃに図示された集積回路が応用され得る。

本発明の技術思想は、前記好ましい実施形態により具体的に記述されたが、前記した実施形態はその説明のためのものであり、その制限のためにあるものではないことに注意しなければならない。また、本発明の技術分野の通常の専門家ならば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解できるであろう。

ＨＶＴ１ 第１高電圧トランジスタ
ＨＶＴ２ 第２高電圧トランジスタ
ＳＮ 保存ノード
ＣＡＰ キャパシタ
ＢＵＦ バッファ
３２０ デコード部

Claims (40)

1. 保存ノードと、
   第１制御信号に応答して前記保存ノードをプリチャージするための第１高電圧トランジスタと、
   複数の入力信号をデコードして前記保存ノードに伝達するデコード手段と、
   第２制御信号に応答して前記デコード手段の出力を前記保存ノードに伝達する第２高電圧トランジスタと、
   を備えることを特徴とする集積回路。
2. 前記保存ノードに連結したキャパシタをさらに備えることを特徴とする請求項１に記載の集積回路。
3. 前記キャパシタは、寄生キャパシタであることを特徴とする請求項2に記載の集積回路。
4. 前記保存ノードの信号を外部に出力するためのバッファリング手段をさらに備えることを特徴とする請求項１に記載の集積回路。
5. 前記バッファリング手段は、高電圧トランジスタで構成されることを特徴とする請求項４に記載の集積回路。
6. 前記デコード手段は、前記第２高電圧トランジスタと第１電源供給端との間に直列接続された複数の低電圧トランジスタを備えることを特徴とする請求項１に記載の集積回路。
7. 前記低電圧トランジスタは、前記入力信号がゲートに印加されるＮＭＯＳトランジスタで構成されることを特徴とする請求項６に記載の集積回路。
8. 前記第１高電圧トランジスタは、第２電源供給端と前記保存ノードとの間にソース−ドレイン経路が接続され前記第１制御信号がゲートに印加される高電圧ＰＭＯＳトランジスタで構成されることを特徴とする請求項１に記載の集積回路。
9. 前記第２高電圧トランジスタは、前記デコード手段の出力端と前記保存ノードとの間にソース−ドレイン経路が接続され前記第２制御信号がゲートに印加される高電圧ＮＭＯＳトランジスタで構成されることを特徴とする請求項１に記載の集積回路。
10. 第１制御信号に応答して所定のノードをプリチャージするための第１高電圧トランジスタと、
    複数の入力信号をデコードして前記ノードに伝達するデコード手段と、
    第２制御信号に応答して前記デコード手段の出力を前記ノードに伝達する第２高電圧トランジスタと、
    前記ノードの信号をラッチするラッチ手段と、
    を備えることを特徴とする集積回路。
11. 前記ラッチ手段は、前記ノードの信号を受信して外部に出力する第１インバータと、前記第１インバータの出力信号を受信して前記ノードに出力する第２インバータとを備え、
    前記第１および第２インバータは、高電圧トランジスタで構成されることを特徴とする請求項１０に記載の集積回路。
12. 前記第２インバータは、第３制御信号に応答してイネーブルまたはディセーブルされることを特徴とする請求項１１に記載の集積回路。
13. 前記デコード手段は、前記第２高電圧トランジスタと第１電源供給端との間に直列接続された複数の低電圧トランジスタを備えることを特徴とする請求項１０に記載の集積回路。
14. 前記低電圧トランジスタは、前記入力信号が印加されるＮＭＯＳトランジスタで構成されることを特徴とする請求項１３に記載の集積回路。
15. 前記第１高電圧トランジスタは、第２電源供給端と前記ノードとの間にソース−ドレイン経路が接続され前記第１制御信号がゲートに印加される高電圧ＰＭＯＳトランジスタで構成されることを特徴とする請求項１０に記載の集積回路。
16. 前記第２高電圧トランジスタは、前記デコード手段の出力端と前記ノードとの間にソース−ドレイン経路が接続され前記第２制御信号がゲートに印加される高電圧ＮＭＯＳトランジスタで構成されることを特徴とする請求項１０に記載の集積回路。
17. 外部から入力された映像データをサンプリングして、ラッチするサンプリングラッチと、
    前記サンプリングラッチから出力されたデータをプリデコードして、プリデコードされたデータを制御信号に応答してレベルシフトおよび保存する回路ブロックと、
    前記回路ブロックから出力されたデータをデコードし、複数の階調電圧のうちいずれか１つの階調電圧を出力するデコーダと、
    を備え、
    前記回路ブロックは、
    第１制御信号に応答して保存ノードをプリチャージするための第１高電圧トランジスタと、
    複数の入力信号をデコードして前記保存ノードに伝達するプリデコード手段と、
    第２制御信号に応答して前記プリデコード手段の出力を前記保存ノードに伝達する第２高電圧トランジスタと、
    を備えることを特徴とするソースドライバ装置。
18. 前記保存ノードに連結したキャパシタをさらに備えることを特徴とする請求項１７に記載のソースドライバ装置。
19. 前記キャパシタは、寄生キャパシタであることを特徴とする請求項１８に記載のソースドライバ装置。
20. 前記保存ノードの信号を外部に出力するためのバッファリング手段をさらに備えることを特徴とする請求項１７に記載のソースドライバ装置。
21. 前記バッファリング手段は、高電圧トランジスタで構成されることを特徴とする請求項２０に記載のソースドライバ装置。
22. 前記プリデコード手段は、前記第２高電圧トランジスタと第１電源供給端との間に直列接続された複数の低電圧トランジスタを備えることを特徴とする請求項１７に記載のソースドライバ装置。
23. 前記低電圧トランジスタは、前記入力信号がゲートに印加されるＮＭＯＳトランジスタで構成されることを特徴とする請求項２２に記載のソースドライバ装置。
24. 前記第１高電圧トランジスタは、第２電源供給端と前記保存ノードとの間にソース−ドレイン経路が接続され前記第１制御信号がゲートに印加される高電圧ＰＭＯＳトランジスタで構成されることを特徴とする請求項１７に記載のソースドライバ装置。
25. 前記第２高電圧トランジスタは、前記デコード手段の出力端と前記保存ノードとの間にソース−ドレイン経路が接続され前記第２制御信号がゲートに印加される高電圧ＮＭＯＳトランジスタで構成されることを特徴とする請求項１７に記載のソースドライバ装置。
26. 外部から入力された映像データをサンプリングしてラッチするサンプリングラッチと、
    前記サンプリングラッチから出力されたデータをプリデコードして、プリデコードされたデータを制御信号に応答してレベルシフトおよびラッチする回路ブロックと、
    前記回路ブロックから出力されたデータをデコードし、複数の階調電圧のうちいずれか１つの階調電圧を出力するデコーダと、
    を備え、
    前記回路ブロックは、
    第１制御信号に応答して所定のノードをプリチャージするための第１高電圧トランジスタと、
    複数の入力信号をデコードして前記ノードに伝達するプリデコード手段と、
    第２制御信号に応答して前記プリデコード手段の出力を前記ノードに伝達する第２高電圧トランジスタと、
    前記ノードの信号をラッチするラッチ手段と、
    を備えることを特徴とするソースドライバ装置。
27. 前記ラッチ手段は、前記ノードの信号を受信して外部に出力する第１インバータと、前記第１インバータの出力信号を受信して前記ノードに出力する第２インバータとを備え、
    前記第１インバータおよび第２インバータは、高電圧トランジスタで構成されることを特徴とする請求項２６に記載のソースドライバ装置。
28. 前記第２インバータは、第３制御信号に応答してイネーブルまたはディセーブルされることを特徴とする請求項２７に記載のソースドライバ装置。
29. 前記プリデコード手段は、前記第２高電圧トランジスタと第１電源供給端の間に直列接続された複数の低電圧トランジスタを備えることを特徴とする請求項２６に記載のソースドライバ装置。
30. 前記低電圧トランジスタは、前記入力信号がゲートに印加されるＮＭＯＳトランジスタで構成されることを特徴とする請求項２９に記載のソースドライバ装置。
31. 前記第１高電圧トランジスタは、第２電源供給端と前記ノードとの間にソース−ドレイン経路が接続され前記第１制御信号がゲートに印加される高電圧ＰＭＯＳトランジスタで構成されることを特徴とする請求項２６に記載のソースドライバ装置。
32. 前記第２高電圧トランジスタは、前記プリデコード手段の出力端と前記ノードとの間にソース−ドレイン経路が接続され前記第２制御信号がゲートに印加される高電圧ＮＭＯＳトランジスタで構成されることを特徴とする請求項２６に記載のソースドライバ装置。
33. 所定のノードをプリチャージするための第１高電圧トランジスタと、
    前記ノードの信号をラッチするラッチ手段と、
    複数の入力信号をデコードし、前記ノードに伝達するためのデコード手段と、
    前記デコード手段と前記ノードの間に接続された電圧リミッタとしての第２高電圧トランジスタと、
    を備えることを特徴とする集積回路。
34. 前記第２高電圧トランジスタは、ＤＣバイアスされた信号が入力されるゲート端を有する高電圧ＮＭＯＳトランジスタで構成されることを特徴とする請求項３３に記載の集積回路。
35. 前記デコード手段は、前記第２高電圧トランジスタと第１電源供給端の間に直列接続された複数の低電圧トランジスタを備えることを特徴とする請求項３３に記載の集積回路。
36. タイミング制御信号に応答して所望するタイミングに前記デコード手段の出力を前記第２高電圧トランジスタに伝達するスイッチング手段をさらに備えることを特徴とする請求項３３に記載の集積回路。
37. 前記スイッチング手段は、前記タイミング制御信号がゲートに印加される低電圧ＮＭＯＳトランジスタで構成されることを特徴とする請求項３６に記載の集積回路。
38. 前記デコード手段に入力される前記入力信号は、タイミング成分を兼備し、前記第２高電圧トランジスタに伝達される前記デコード手段の出力信号のタイミングを制御することを特徴とする請求項３３に記載の集積回路。
39. タイミング制御信号に応答してデータを前記デコード手段の前記入力信号として提供するＤフリップフロップをさらに備えることを特徴とする請求項３８に記載の集積回路。
40. 前記ラッチ手段は、高電圧トランジスタで構成されることを特徴とする請求項３３に記載の集積回路。

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