KR100539979B1 - 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법 - Google Patents

공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법 Download PDF

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Abstract

공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법이 개시된다. 본 발명의 프리 차지 회로는 제1 전압 레벨의 제1 클럭에 동기되어 제1 전압 레벨의 선택 신호의 전압을 프리 차징하여 출력한다. 풀다운부는 선택 신호가 비액티브 상태인 경우 턴온되어 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 출력 단자로 제공하고, 풀다운 구동부는 선택 신호가 비액티브 상태인 경우 턴온되어 풀다운부를 턴온시키고, 선택 신호가 액티브 상태인 경우 턴오프된다. 제1 충전부는 선택 신호가 액티브 상태인 경우, 제2 전압 레벨을 가지는 제2 전원 전압으로 출력 단자를 충전시킨다. 제1 방전부는 제4 클럭의 비액티브 상태에 응답하여 턴온되어 제3 전원 전압을 출력 단자로 제공하고 제1 충전부를 방전시킨다. 제2 충전부는 선택 신호의 비액티브 상태에 응답하여 제1 전압 레벨을 가지는 제3 전원 전압으로 충전된다. 제2 방전부는 제3 클럭의 액티브 상태에 응답하여 턴온되어 풀다운부를 턴오프시키고 제2 충전부를 방전시킨다. 고전압 영역에 설계되는 큰 면적을 차지하는 레벨 쉬프터 대신 프리 차지 회로를 사용하여 트랜지스터들의 개수를 감소시킴으로써 특히 표시 장치의 디스플레이 화면이 대형화됨에 따라 더욱 효과적으로 표시장치의 스캔 구동 회로의 칩 면적을 크게 감소시킬 수 있다.

Description

공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법{COMMON LEVEL SHIFTER, PRECHARGE CIRCUIT, SCAN LINE DRIVER HAVING THE SAME, LEVEL SHIFTING METHOD AND SCAN LINE DRIVING METHOD}
도 1은 일반적인 액정 표시 장치에 사용되는 게이트 구동회로를 나타낸 블록도이다.
도 2는 도 1의 전압 레벨 쉬프터의 일례를 나타낸 회로도이다.
도 3은 도 2의 전압 레벨 쉬프터의 입출력 신호의 타이밍도이다.
도 4는 액정 표시 패널을 구동하기 위한 구동 회로를 포함하는 액정 표시 장치를 블록도이다.
도 5는 도 4의 스캔 구동 장치의 일례를 나타낸 블록도이다.
도 6은 도 4의 스캔 구동 장치의 다른 예를 나타낸 블록도이다.
도 7은 도 5의 공통 레벨쉬프팅부의 구체적인 회로도이다.
도 8은 도 5의 프리 차지 회로의 제1 실시예를 나타낸다.
도 9는 도 5의 스캔 구동 장치의 입출력 신호의 타이밍도를 나타낸다.
도 10은 도 5의 프리 차지 회로의 제2 실시예를 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 게이트 구동 회로 210 : 선택부
220, 422a : 라인 디코더 230 : 전압 레벨 변환부
240, 430 : 버퍼부 400 : 스캔 구동 장치
422 : 스캔 라인 선택부 410 : 프리 차지부
420 : 공통 레벨쉬프팅부
본 발명은 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법에 관한 것으로, 더욱 상세하게는 표시 장치의 스캔 구동 장치에 사용되는 레벨 쉬프터의 개수를 줄일 수 있는 프리 차지 회로, 이를 가지는 스캔 구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법에 관한 것이다.
표시 장치, 예를 들어 액정표시장치는 정보처리장치로부터 처리된 정보를 사용자가 육안으로 확인할 수 있도록 한다.
도 1은 일반적인 액정 표시 장치에 사용되는 게이트 구동회로를 나타낸 블록도이다.
도 1을 참조하면, 게이트 구동회로는 선택부(n-row driver selecting unit, 210), 복수개의 라인 디코더(220), n 개의 전압 레벨 쉬프터(232)로 이루어진 전압 레벨 변환부(230) 및 버퍼부(240)로 이루어진다.
선택부(210)는 클럭 신호(Clk), 제3 전원 전압(VDD), 제4 전원 전압(VSS) 및 스캔 개시 신호(STV)를 입력받는다. 선택부(210)는 상기 스캔 개시 신호에 동기하여 현재의 시점에 상기 n 개의 게이트 라인들 중 어느 게이트 라인을 선택할지를 결정하기 위한 m 비트의 게이트 라인 선택 데이터 G[m:0] (212)을 산출한다.
상기 m 비트의 게이트 라인 선택 데이터 G[m:0] (212)은 m 개의 버스 라인을 통하여 m 개의 라인 디코더(220)로 출력된다.
각각의 라인 디코더(220)는 m 비트의 게이트 라인 선택 데이터 G[m:0] (212)을 입력받아 디코딩하여 n 개의 게이트 라인 중 하나를 선택하기 위한 게이트 라인 선택 신호 (GD[1], GD[2], ..., 또는 GD[n]; 222)로 변환한다. 각각의 라인 디코더(220)는 n 개의 버스 라인을 통하여 게이트 라인선택 신호(222)를 대응되는 전압 레벨 변환부(230)에 출력한다.
선택부(210) 및 복수개의 라인 디코더(220)를 거친 게이트 라인 선택 신호(222)의 전압 레벨은 저전압으로 구동된다. 액정표시패널(미도시)의 게이트 라인(미도시)을 구동하기 위한 게이트 턴온 전원 전압(VGH)은 예를 들어 약 15 볼트 (또는 10.5 볼트 내지 20 볼트)의 고전압이 요구되며, 게이트 턴오프 전원 전압(VGOFF)은 예를 들어 약 -8 볼트(또는 -14 볼트 내지 -4 볼트)의 고전압이 요구된다. 따라서, 전압 레벨 변환부(230)에서 저전압 레벨의 게이트 라인 선택 신호 를 고전압 레벨의 게이트 라인 구동 신호(234)로 변환한다.
전압 레벨 변환부(230)는 게이트 라인 수에 대응하는 n 개의 전압 레벨 쉬프터(232)로 이루어진다. 각각의 전압 레벨 쉬프터(232)는 게이트 턴온 전원 전압(VGH) 및 게이트 턴오프 전원 전압(VGOFF)을 입력받아 게이트 라인 선택 신호(222)를 입력받는다. 각각의 전압 레벨 쉬프터(232)는 상기 제3 및 제4 전원 전압(VDD,VSS)의 전압 레벨을 가지는 게이트 라인 선택 신호(222)의 전압 레벨을 상기 게이트 턴온 전원 전압(VGH) 및 게이트 턴오프 전원 전압(VGOFF) 레벨로 승압하여 게이트 라인 구동 신호(234)로 출력한다.
버퍼부(240)는 게이트 라인 수에 대응하는 n 개의 버퍼들(242)로 이루어진다. 각각의 버퍼(242)는 게이트 라인 구동 신호(234)를 입력받아 버퍼링한다. 각각의 버퍼(242)는 게이트 라인 구동 신호(234)를 반전시켜 최종 게이트 라인 구동 신호(GL1, GL2, ..., GLn; 244)를 출력한다. 상기 게이트 라인 구동 신호(244)는 n개의 게이트 라인으로 인가된다.
도 2는 도 1의 전압 레벨 쉬프터의 일례를 나타낸 회로도이고, 도 3은 도 2의 전압 레벨 쉬프터의 입출력 신호의 타이밍도이다.
도 2 및 도 3을 참조하면, 각각의 전압 레벨 쉬프터(232)는 제1 및 제2 전원 전압(VDD,VSS) 사이에서 스윙하는 i 번째 게이트 라인 선택 신호 GD[i], GD[i]와 반전된 위상을 가지는 GDB[i]를 입력받는다. 노드 N3을 통하여 게이트 턴온 전압(VGH)과 스캔 라인 턴오프 전압(VOFF) 사이를 스윙하는 i 번째 게이트 라인 구동 신호 GLi'가 출력된다.
버퍼부(242)는 2개의 인버터로 이루어지며, i 번째 게이트 라인 구동 신호 GLi'를 입력받아 버퍼링하여 노드 N5를 통하여 i 번째 게이트 라인 구동 신호 GLi를 출력한다.
도 1의 선택부(210) 및 라인 디코더(220)는 저전압 영역에 형성되고, 전압 레벨 변환부(230) 및 버퍼부(240)는 고전압 영역에 형성된다. 저전압 영역에 형성되는 소자들은 설계시 적은 레이 아웃 면적을 차지하므로 전체적인 칩 사이즈에 크게 영향을 미치지 않는 반면, 고전압 영역에 형성되는 소자들은 설계시 많은 레이 아웃 면적을 차지하므로 전체적인 칩 사이즈에 큰 영향을 미친다.
종래 게이트 구동 회로는 게이트 라인의 개수만큼의 고전압용 전압 레벨 쉬프터가 요구된다. 전압 레벨 쉬프터를 구현하는 데에는 다수의 고전압용 트랜지스터가 사용되며, 고전압용 트랜지스터는 내압을 확보하기 위하여 레이 아웃 상의 면적이 상대적으로 크게 설계된다. 사용되는 전압 레벨 쉬프터의 개수가 많을수록 게이트 구동 회로가 차지하는 전체적인 면적이 증가한다.
특히, 게이트 라인의 수가 많은 경우, 고전압 영역에 형성된 전압 레벨 쉬프터의 개수가 많아지고 디자인 룰의 제한으로 인하여 칩 레이아웃 디자인상의 한계를 가져온다. 그 결과, 칩 면적 상의 손실이 증가하고 생산비용 및 생산성이 떨어진다.
따라서, 본 발명의 제1 목적은 일정한 클럭 신호에 동기되어 동작하는 복수의 레벨 쉬프터를 사용하는 회로에서 고전압 영역에 설계되는 레벨 쉬프터의 개수를 줄일 수 있는 프리 차지 회로를 제공하는 것이다.
본 발명의 제2 목적은 표시 장치의 스캔 구동 장치에 사용되는 전압 레벨 쉬프터의 개수를 줄일 수 있는 스캔 구동 장치 또는 스캔 구동 회로를 제공하는 것이다.
또한, 본 발명의 제3 목적은 스캔 구동 회로에 사용되는 전압 레벨 쉬프터의 개수를 줄일 수 있는 표시 장치를 제공하는 것이다.
본 발명의 제4 목적은 일정한 클럭 신호에 동기되어 동작하는 복수의 레벨 쉬프터를 사용하는 회로에서 고전압 영역에 설계되는 레벨 쉬프터의 개수를 줄일 수 있는 레벨 쉬프팅 방법을 제공하는 것이다.
또한, 본 발명의 제5 목적은 표시 장치의 스캔 구동 장치에 사용되는 전압 레벨 쉬프터의 개수를 줄일 수 있는 스캔 라인 구동 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 프리 차지 회로는 제1 전압 레벨을 가지는 제1 클럭에 동기되어 상기 제1 전압 레벨의 선택 신호의 전압을 출력 단자로 출력한다. 레벨 쉬프터는 풀다운부, 풀다운 구동부, 제1 충전부, 제1 방전부, 제2 충전부 및 제2 방전부를 포함한다. 풀다운부는 상기 선택 신호가 비액티브 상태인 경우 턴온되어 상기 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 상기 출력 단자로 제공한다. 풀다운 구동부는 상기 선택 신호가 비액티브 상태인 경우 턴온되어 상기 풀다운부를 턴온시키고, 상기 선택 신호가 액티브 상태인 경우 턴오프된다. 제1 충전부는 상기 선택 신호가 액티브 상태인 경우, 상기 제1 전압 레벨 보다 높은 제2 전압 레벨을 가지는 제2 전원 전압으로 상기 출력 단자를 충전시킨다. 제1 방전부는 상기 제1 클럭에 반전된 위상을 가지는 제2 클럭에 동기된 제2 전압 레벨의 제4 클럭의 비액티브 상태에 응답하여 턴온되어 상기 제3 전원 전압을 상기 출력 단자로 제공하고 상기 제1 충전부를 방전시킨다. 제2 충전부는 상기 선택 신호의 비액티브 상태에 응답하여 상기 제1 전압 레벨을 가지는 제3 전원 전압으로 충전된다. 제2 방전부는 상기 제1 클럭에 동기된 제2 전압 레벨의 제3 클럭의 액티브 상태에 응답하여 턴온되어 상기 풀다운부를 턴오프시키고 상기 제2 충전부를 방전시킨다.
또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 다른 측면에 따른 프리 차지 회로는 제1 커패시터, 제1 트랜지스터, 제2 커패시터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함한다. 제1 커패시터는 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제2 전원 전압을 일단을 통하여 제공받고 타단이 상기 출력 단자에 연결된다. 제1 트랜지스터는 제1 전류 전극이 상기 제2 전원 전압을 제공받고 제어 전극이 상기 제1 클럭에 반전된 위상을 가지는 제2 클럭에 동기되는 제4 클럭을 제공받고 제2 전류 전극이 상기 제1 커패시터의 타단에 결합된다. 제2 커패시터는 일단이 상기 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 제공받는다. 제2 트랜지스터는 제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제2 커패시터의 타단에 결합되고, 제2 전류 전극이 상기 출력 단자에 결합된다. 제3 트랜지스터는 제1 전류 전극이 상기 제1 전압 레벨을 가지는 제3 전원 전압을 제공받고, 제어 전극이 상기 선택 신호를 제공받고, 제2 전류 전극이 상기 제2 트랜지스터의 제어 전극 및 상기 제2 커패시터의 타단에 결합된다. 제4 트랜지스터는 제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제1 클럭에 동기되는 제3 클럭을 제공받고, 제2 전류 전극이 상기 제2 트랜지스터의 제어 전극 및 상기 제2 커패시터의 타단에 결합된다.
또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 프리 차지 회로는 선택 신호 입력 단자, 제1 전원 전압 입력 단자, 제2 전원 전압 입력 단자, 제3 전원 전압 입력 단자, 제3 클럭 입력 단자, 제4 클럭 입력 단자, 출력 단자, 제1 전류 경로, 출력 제어부 및 제2 전류 경로를 포함한다. 선택 신호 입력 단자는 상기 선택 신호를 입력받으며, 제1, 제2, 제3 전원 전압 입력 단자는 각각 상기 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압, 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제2 전원 전압, 상기 제1 전압 레벨을 가지는 제3 전원 전압을 입력받는다. 제3 클럭 입력 단자는 상기 제1 클럭에 동기되고 실질적으로 상기 제2 전압 레벨을 가지는 제3 클럭을 입력받고, 제4 클럭 입력 단자는 상기 제2 클럭에 동기되고 실질적으로 상기 제2 전압 레벨을 가지며 상기 제3 클럭에 반전된 위상을 가지는 제4 클럭을 입력받으며, 출력 단자는 상기 출력 신호를 출력한다. 제1 전류 경로는 상기 제2 전원 전압 입력 단자 및 상기 제4 클럭 입력 단자와 결합하고, 상기 선택 신호가 액티브 상태인 경우 상기 제4 클럭에 응답하여 상기 제2 전원 전압을 상기 출력 단자로 제공한다. 출력 제어부는 상기 제3 전원 전압 입력 단자, 상기 제1 전원 전압 입력 단자, 상기 제3 클럭 입력 단자 및 상기 선택 신호 입력 단자와 결합하고, 상기 선택 신호가 비액티브 상태인 경우 턴온되어 상기 제1 전원 전압을 상기 출력 신호로 제공하고, 상기 선택 신호가 액티브 상태이고 상기 제3 클럭이 비액티브 상태인 경우 턴오프된다. 제2 전류 경로는 상기 제2 전원 전압 입력 단자 및 상기 출력 단자 사이에 결합하고, 상기 선택 신호가 액티브 상태인 경우 상기 출력 단자를 상기 제2 전원 전압으로 유지시킨다.
또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 레벨 쉬프터는 공통 레벨 쉬프팅부와 복수의 프리 차지 회로들로 이루어진다. 공통 레벨 쉬프팅부는 상기 제1 클럭을 입력받아 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제3 클럭 및 상기 제3 클럭에 반전된 위상을 가지는 제2 전압 레벨의 제4 클럭으로 변환한다. 복수의 프리 차지 회로들은 상기 공통 레벨 쉬프팅부에 결합되고, 상기 복수의 선택 신호, 상기 제3 클럭 신호 및 상기 제4 클럭 신호를 이용하여 상기 제2 전압 레벨을 가지는 출력 신호를 순차적으로 생성하는 복수의 프리 차지 회로들로 이루어진다. 각각의 프리 차지 회로는 상기 제3 클럭, 상기 제4 클럭과 상기 복수의 선택 신호들 중 대응되는 선택 신호를 입력받고, 상기 대응되는 선택 신호의 비액티브 상태에 응답하여 상기 대응되는 제2 전압 레벨 의 출력 신호를 출력 단자를 통하여 제공한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 표시 장치의 복수의 스캔 라인을 구동하기 위한 스캔 구동 장치는 스캔 라인 선택부, 공통 레벨 쉬프팅부 및 복수의 프리 차지 회로들을 포함한다. 스캔 라인 선택부는 상기 복수의 스캔 라인을 선택하기 위한 제1 전압 레벨의 복수의 스캔 라인 선택 신호를 제공한다. 공통 레벨 쉬프팅부는 상기 제1 전압 레벨을 가지는 제1 클럭을 이용하여 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제3 클럭 및 상기 제3 클럭에 반전된 위상을 가지는 제4 클럭으로 변환한다. 복수의 프리 차지 회로들은 상기 스캔 라인 선택부 및 상기 공통 레벨 쉬프팅부에 결합되어 상기 복수의 스캔 라인들 중 대응되는 스캔 라인을 구동하기 위한 상기 제2 전압 레벨의 스캔 라인 구동 신호를 순차적으로 생성하여 제공한다. 각각의 프리 차지 회로는 상기 제3 클럭, 상기 제4 클럭과 상기 복수의 스캔 라인 선택 신호들 중 대응되는 스캔 라인 선택 신호를 입력받고, 상기 대응되는 스캔 라인 선택 신호의 비액티브 상태에 응답하여 상기 제2 전압 레벨의 대응되는 스캔 라인 구동 신호를 출력 단자를 통하여 제공한다.
또한, 본 발명의 제4 목적을 달성하기 위한 본 발명의 일측면에 따른 레벨 쉬프팅 방법은 먼저, 제1 전압 레벨의 제1 클럭 및 상기 제1 클럭에 반전된 위상을 가진 제2 클럭을 각각 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제3 클럭 및 상기 제3 클럭에 반전된 위상을 가지는 제2 전압 레벨의 제4 클럭으로 변환하고, 복수의 제1 전압 레벨의 선택 신호를 생성한다. 상기 복수의 선택 신호들 중 대응되는 선택 신호의 비액티브 상태인 경우 상기 제2 전압 레벨의 복수의 출력 신호를 생성하고, 상기 복수의 출력 신호를 순차적으로 출력한다.
또한, 본 발명의 제4 목적을 달성하기 위한 본 발명의 일측면에 따른 스캔 라인 구동 방법은 먼저, 상기 제1 전압 레벨의 제1 클럭 및 상기 제1 클럭에 반전된 위상을 가진 제2 클럭을 각각 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제3 클럭 및 상기 제3 클럭에 반전된 위상을 가지는 제2 전압 레벨의 제4 클럭으로 변환하고, 복수의 스캔 라인을 선택하기 위한 제1 전압 레벨의 복수의 스캔 라인 선택 신호를 생성한다. 상기 복수의 스캔 라인 선택 신호들 중 대응되는 스캔 라인 선택 신호의 비액티브 상태에 응답하여 상기 제2 전압 레벨의 복수의 스캔 라인 구동 신호를 생성하고, 상기 복수의 스캔 라인 구동 신호를 순차적으로 출력한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 다른 측면에 따른 스캔 구동 회로는 라인 디코더 및 프리 차지 회로를 포함한다. 라인 디코더는 스캔 라인 선택 데이터를 디코딩하여 스캔 라인 선택 신호를 생성한다. 프리 차지 회로는 표시 장치의 복수의 스캔 라인중 하나의 스캔 라인을 활성화시키기 전에 프리 차지 제어 신호에 응답하여 스캔 라인 턴온 전압을 프리 차지시킨다. 상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인 선택 신호에 응답하여 상기 스캔 라인이 활성화된 경우에 방전되고, 상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인이 상기 스캔 라인 선택 신호에 응답하여 비활성화된 경우에 유지된다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 스캔 구동 회로는 반도체 집적회로로 이루어지며, 복수의 스캔 구동 회로들 및 공통 레벨 쉬프터 회로를 포함한다. 복수의 스캔 구동 회로들은 표시 장치의 복수의 스캔 라인들 중 해당 스캔 라인을 구동한다. 공통 레벨 쉬프터 회로는 상기 스캔 구동 회로들을 위한 프리 차지 제어 신호를 발생시킨다. 상기 각 스캔 구동 회로는 라인 디코더 및 프리 차지 회로를 포함한다. 라인 디코더는 스캔 라인 선택 데이터를 디코딩하여 스캔 라인 선택 신호를 생성한다. 프리 차지 회로는 표시 장치의 복수의 스캔 라인중 하나의 스캔 라인을 활성화시키기 전에 프리 차지 제어 신호에 응답하여 스캔 라인 턴온 전압을 프리 차지시킨다. 상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인 선택 신호에 응답하여 상기 스캔 라인이 활성화된 경우에 방전되고, 상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인이 상기 스캔 라인 선택 신호에 응답하여 비활성화된 경우에 유지된다.
또한, 본 발명의 제3 목적을 달성하기 위한 본 발명의 일측면에 따른 표시 장치는 표시 패널, 데이터 구동부, 복수의 스캔 구동 회로들 및 공통 레벨 쉬프터 회로를 포함한다. 표시 패널은 게이트 전극을 통하여 복수의 스캔 라인들과 결합되고 소오스 전극을 통하여 복수의 데이터 라인들과 결합되는 복수의 박막 트랜지스터들을 가진다. 데이터 구동부는 상기 데이터 라인을 구동하여 이미지를 상기 액정 표시 패널로 디스플레이한다. 복수의 스캔 구동 회로들은 상기 복수의 스캔 라인들 중 해당 스캔 라인을 구동한다. 공통 레벨 쉬프터 회로는 상기 스캔 구동 회로들을 위한 프리 차지 제어 신호를 발생시킨다. 각 스캔 구동 회로는 상기 라인 디코더 및 상기 프리 차지 회로를 포함한다.
또한, 본 발명의 제3 목적을 달성하기 위한 본 발명의 다른 측면에 따른 표시 장치는 신호 제어부, 데이터 구동부, 스캔 구동부 및 공통 레벨 쉬프터 회로를 포함한다. 신호 제어부는 데이터 제어 신호들과 스캔 제어 신호들을 생성한다. 데이터 구동부는 상기 표시 패널에 이미지를 디스플레이하기 위하여 상기 데이터 제어 신호들에 응답하여 표시 패널의 데이터 라인들을 구동한다. 스캔 구동부는 상기 스캔 제어 신호들에 응답하여 상기 표시 패널의 복수의 스캔 라인들 중 해당 스캔 라인을 구동하는 스캔 구동 회로들을 포함한다. 공통 레벨 쉬프터 회로는 상기 스캔 구동 회로들을 위한 프리 차지 제어 신호를 발생시킨다. 각 스캔 구동 회로는 상기 라인 디코더 및 상기 프리 차지 회로를 포함한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 스캔 구동 장치는 라인 디코더, 공통 레벨 쉬프터 및 프리 차지 회로를 포함한다. 라인 디코더는 tm캔 라인 선택 데이터를 디코딩하여 스캔 라인 선택 신호를 생성하고, 공통 레벨 쉬프터는 프리 차지 제어 신호를 생성한다. 프리 차지 회로는 상기 프리 차지 제어 신호 및 상기 스캔 라인 선택 신호에 응답하여 표시 장치의 복수의 스캔 라인들을 구동하기 위한 스캔 라닝 구동 신호를 생성한다.
또한, 본 발명의 제4 목적을 달성하기 위한 본 발명의 다른 측면에 따른 스캔 라인 구동 방법은 먼저, 스캔 라인 선택 데이터를 디코딩하여 스캔 라인 선택 신호를 생성한 후, 표시 장치의 복수의 스캔 라인중 하나의 스캔 라인을 활성화시키기 전에 프리 차지 제어 신호에 응답하여 스캔 라인 턴온 전압을 프리 차지시킨다. 상기 스캔 라인 선택 신호에 응답하여 상기 스캔 라인이 활성화된 경우에 상 기 프리 차지된 스캔 라인 턴온 전압을 방전시킨다. 상기 스캔 라인이 상기 스캔 라인 선택 신호에 응답하여 비활성화된 경우에 상기 프리 차지된 스캔 라인 턴온 전압을 유지시킨다.
본 발명의 스캔 구동 장치는 액정표시장치, 예를 들어 TFT 액정표시장치, 유기 전계 발광 표시 장치(Eectroluminescent display device) 및 플라스마 디스플레이 장치(PDP, Plasma Display Device)의 스캔 구동 회로에 적용할 수 있다.
또한, 본 발명의 스캔 구동 장치는 일정한 클럭 신호에 동기되어 동작하는 복수의 레벨 쉬프터를 사용하는 회로에 적용할 수 있다.
이러한 레벨 쉬프터 및 이를 이용한 스캔 구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법에 따르면, 표시장치의 스캔 구동 회로에서 고전압 영역에 설계되는 큰 면적을 차지하는 레벨 쉬프터의 트랜지스터들의 개수를 감소시켜 스캔 라인 구동회로의 칩 면적을 크게 감소시킬 수 있다.
특히, 표시 장치-예를 들어, 액정표시장치-의 디스플레이 화면이 대형화됨에 따라 큰 면적을 차지하는 레벨 쉬프터의 트랜지스터들의 개수 감소 효과가 현저하므로 스캔 구동 장치의 전체 칩 사이즈를 효과적으로 줄일 수 있다. 예를 들어, 종래 12개의 트랜지스터를 사용하던 레벨 쉬프터(도 2참조) 대신 본 발명의 프리 차지 회로(도 8 참조)를 적용할 경우 4개의 트랜지스터 및 2개의 커패시터를 사용하므로 전체적으로 고전압 영역의 트랜지스터의 개수가 1/2로 감소된다.
이하, 트랜지스터의 제어 전극은 예를 들어 게이트 전극을 나타내고, 트랜지 스터의 제1 전류 전극은 트랜지스터의 소오스 전극(또는 드레인 전극)을 나타내고, 트랜지스터의 제2 전류 전극은 트랜지스터의 드레인 전극(또는 소오스 전극)을 나타낸다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 4는 액정 표시 패널을 구동하기 위한 구동 회로를 포함하는 액정 표시 장치를 블록도이다.
도 4를 참조하면, 액정표시패널을 구동하기 위한 구동 회로는 스캔 구동부(scan driver; 400), 데이터 구동부(data driver; 460) 및 신호 제어부(450)를 포함한다.
액정표시패널(470)에는 제1 방향으로 연장된 n 개의 스캔 라인(GL1, GL2, GL3, ..., GLn), 상기 제1 방향과 실질적으로 직교하는 제2 방향으로 연장된 n' 개의 데이터 라인(DL1, DL2, DL3, ..., DLn') 및 매트릭스 형태로 배열된 복수의 화소(pixel)들로 이루어진다. 각각의 화소(pixel)는 상기 스캔 라인과 게이트 전극을 통하여 연결되고 상기 데이터 라인과 소스 전극을 통하여 연결된 박막트랜지스터(Thin Film Transistor, TFT; 480) 및 상기 박막 트랜지스터(480)에 연결된 화소 전극(도시하지 않음)으로 이루어진다.
데이터 구동부(460)는 액정 표시 패널(470)으로 이미지를 디스플레이하기 위하여 데이터 라인을 통하여 아날로그 영상 신호 또는 아날로그 계조 전압 신호를 액정 표시 패널(470)의 각각의 화소의 박막 트랜지스터(480)에 제공한다.
신호 제어부(450)는 스캔 구동부(400)와 데이터 구동부(460)를 제어한다. 구체적으로, 신호 제어부(450)는 외부 정보 처리 장치로부터 RGB 데이터, 수직 동기 신호(vertical synchronizing signal, Vsync), 수평 동기 신호(horizontal synchronizing signal, Hsync), 메인 클록 신호(main clock signal, CLK) 및 데이터 인에이블 신호(data enable signal, DE) 등을 입력받고, 스캔 구동부(400) 및 데이터 구동부(460)를 제어하기 위한 스캔 제어 신호 및 데이터 제어 신호를 출력한다.
신호 제어부(450)는 비디오 신호에 포함된 RGB 데이터를 컨버팅하여 R'G'B' 데이터를 발생시켜 데이터 제어 신호와 함께 데이터 구동회로(300)로 출력한다. 데이터 제어 신호는 예를 들어, 첫 번째 데이터 라인으로부터 마지막 데이터 라인까지 아날로그 계조 전압의 입력 개시를 지시하는 수평 동기 시작 신호(horizontal synchronization start signal), 각 데이터 라인에 아날로그 계조 전압의 인가를 지시하는 로드 신호(load signal) 및 데이터 클럭 신호(data clock signal) 등을 포함한다.
또한, 신호 제어부(110)는 스캔 제어 신호를 스캔 구동부(400)로 출력한다. 스캔 제어 신호는 스캔 라인 구동 신호의 액티브 구간인 게이트 턴온 신호의 출력 시작을 지시하는 수직 동기 개시 신호(vertical synchronization start signal, STV), 게이트 턴온 신호의 출력 시기를 제어하는 게이트 클록 신호(gate clock signal, CPV), 게이트 턴온 신호의 펄스 폭을 제어하여 연속하여 게이트 턴온 신호를 인가하기 위한 게이트 온 인에이블 신호(gate on enable signal, OE) 등을 포함 한다.
스캔 구동 회로(400)는 액정표시패널(470)에 스캔 라인 턴온 전압(또는 제2 전원 전압; VGH)을 제공한다. 구체적으로, 스캔 구동부(400)는 스캔 라인 턴오프 전압(또는 제1 전원 전압; VGOFF), 제3 전원 전압(VDD), 제4 전원 전압(VSS), 스캔 라인 턴온 전압(VGH) 및 액정표시패널(470)의 공통 전극으로 인가되는 공통 전압(Vcom)을 입력받고, n 개의 스캔 라인(GL1 ~ GLn)에 순차적으로 스캔 라인 구동 신호(GL1, GL2, ..., GLn)를 출력한다. 즉, 스캔 구동부(400)는 첫 번째 스캔 라인(GL1)부터 순차적으로 증가되면서 마지막 스캔 라인(GLn)까지 상기 스캔 라인 구동 신호를 인가한다.
이때, 해당 스캔 라인에 상기 스캔 라인 턴온 전압(VGH)이 인가되면, 데이터 구동부(460)는 상기 n'개의 데이터 라인(DL1 ~ DLn')에 상기 아날로그 영상 신호를 한꺼번에 출력한다. 해당 스캔 라인에 전기적으로 연결된 박막 트랜지스터(480)들은 상기 n' 개의 데이터 라인(DL1 ~ DLn')으로부터 출력된 상기 아날로그 영상 신호와 해당 스캔 라인에 인가된 상기 스캔 구동 신호에 의해서 구동된다.
도 5는 도 4의 스캔 구동 장치의 일례를 나타낸 블록도이고, 도 6은 도 4의 스캔 구동 장치의 다른 예를 나타낸 블록도이다.
도 5를 참조하면, 스캔 구동부(400)는 스캔 라인 선택부(422), 공통 레벨 쉬프팅부(420), 프리 차지부(410) 및 버퍼부(430)로 이루어진다.
스캔 라인 선택부(422)는 n(n은 2이상의 자연수) 개의 스캔 라인을 선택하기 위한 n 스캔 라인 선택 신호를 제공한다. 예를 들어, 스캔 라인 선택부(422)는 m * n 디코더(도시하지 않음)로 구현될 수도 있고, 도 6에 도시된 바와 같이 n 개의 라인 디코더(422a)로 구현될 수도 있다.
m*n 디코더는 n 개의 스캔 라인들 중 어느 스캔 라인을 선택할지를 결정하기 위한 m 비트의 스캔 라인 선택 데이터 G[m:0] (212)을 입력받아 디코딩하고, n 개의 스캔 라인 선택 신호(또는 선택 신호; GDB[1], GDB[2], ..., GDB[n]; 424)로 변환한 후, n 개의 버스 라인을 통하여 n 개의 스캔 라인 선택 신호(424)를 프리 차지부(410)에 출력한다.
디코더는 스캔 라인 선택 데이터 G[m:0](212)의 값에 따라서 현재 선택되어 턴온되어야 할 스캔 라인에 대한 스캔 라인 선택 신호(GDB)가 비액티브 상태가 되도록 하고, 현재 선택되지 않아 턴오프 되어야 할 스캔 라인에 대한 스캔 라인 선택 신호(GDB)는 액티브 상태가 되도록 한다.
도 6에 도시된 바와 같이, i 번째 라인 디코더(422a)는 m 비트의 스캔 라인 선택 데이터 G[m:0] (212)을 입력받아 대응하는 i 번째 스캔 라인 선택 신호 (GDB[i])를 i 번째 프리 차지 회로(410-i)로 출력한다.
모든 채널에 공통으로 사용되는 공통 레벨 쉬프팅부(420)는 제1 전압 레벨을 가지는, 즉 저전압 영역에서 스윙(VDD-VSS)하는, 제1 클럭(PREC) 및 제2 클럭(PRECB)을 상기 제1 전압 레벨 보다 높은 제2 전압 레벨을 가지는, 즉 고전압 영역에서 스 윙(VGH-VGOFF)하는, 제3 및 제4 클럭(PRECH, PRECHB)으로 변환한다. 제2 클럭(PRECB)은 제1 클럭(PREC)에 반전된 위상을 가지며 저전압 영역에서 스윙하며, 제4 클럭(PRECHB)은 제3 클럭(PRECH)에 반전된 위상을 가지며 고전압 영역에서 스윙한다.
여기서, 제1 또는 제2 클럭은 저전압 영역에서 스윙하는 프리 차지 제어 신호이고, 제3 또는 제4 클럭은 고전압 영역에서 스윙하는 프리 차지 제어 신호이다.
공통 레벨 쉬프팅부(420)는 스캔 라인 턴온 전압(VGH) 및 스캔 라인 턴오프 전압(VGOFF)을 제공받고, 제2 전원 전압(VDD)과 제4 전원 전압(VSS) 사이를 스윙하는 저전압 레벨의 제1 클럭(PREC)을 입력받아 스캔 라인 턴온 전압(VGH)과 스캔 라인 턴오프 전압(VGOFF) 사이를 스윙하는 고전압 레벨의 제3 클럭(PRECH) 및 제4 클럭(PRECHB)을 출력한다.
여기서, 예를 들어, 제3 전원 전압(VDD)은 약 1.8 볼트 내지 약 5.5 볼트의 저전압을 가지고, 제4 전원 전압(VSS)은 접지 전압이며, 스캔 라인 턴온 전압(VGH)은 약 15 볼트 (또는 10.5 볼트 내지 20 볼트)의 고전압을 가지며, 스캔 라인 턴오프 전압(VGOFF)은 약 -8 볼트(또는 -14 볼트 내지 -4 볼트)가 될 수 있다.
제3 클럭(PRECH) 및 제4 클럭(PRECHB)은 각각의 프리 차지 회로(410-1, 410-2, ..., 410-n)로 제공된다.
프리 차지부(410)는 스캔 라인 수에 상응하는 n 개의 프리 차지 회로(410-1, 410-2, ..., 410-n)로 이루어진다. 각각의 프리 차지 회로(410-1, 410-2, ..., 410-n)는 제3 클럭(PRECH), 제4 클럭(PRECHB) 및 스캔 라인 선택 신호 (또는 선택 신호 GDB)를 입력받는다. 즉, i 번째 프리 차지 회로(410-i)는 제3 클럭(PRECH), 제4 클럭(PRECHB) 및 i 번째 스캔 라인 선택 신호 (GDB[i])를 입력받아 제3 및 제4 클럭(PREC, PRECHB)에 응답하여 i 번째 스캔 라인을 구동하기 위한 스캔 라인 구동 신호(또는 출력 신호)를 제공한다. i 번째 프리 차지 회로(410-i)의 출력 신호는 i 번째 버퍼(430-i)를 거쳐 반전되어 i 번째 스캔 라인을 구동하기 위한 GLi가 출력된다.
즉, 프리 차지부가 스캔 라인 턴온 전압(VGH)을 출력하면, 대응하는 버퍼(430)의 출력은 스캔 라인 턴오프 전압(VGOFF)을 가진다. 프리 차지부는 스캔 라인 선택 신호(GDB)가 액티브 상태, 예를 들어 하이 상태, 일 경우에는 스캔 라인 턴온 전압(VGH)을 출력하며, 대응하는 버퍼(430)는 스캔 라인 턴오프 전압(VGOFF)을 대응하는 스캔 라인으로 출력한다. 또한, 프리 차지부는 스캔 라인 선택 신호(GDB)가 비액티브 상태, 예를 들어 로우 상태, 일 경우에는 스캔 라인 턴오프 전압(VGOFF)을 출력하며, 대응하는 버퍼(430)는 스캔 라인 턴온 전압(VGH)을 대응하는 스캔 라인으로 출력한다.
버퍼부(430)는 스캔 라인 수에 대응하는 n 개의 버퍼들(430-1, 430-2, ..., 430-n)로 이루어진다. 버퍼(430)는 비교적 부하(load)가 큰 스캔 라인을 구동하기 위해 프리 차지부(410)의 출력을 반전시켜 버퍼링(buffering) 하는 역할을 한다. 각각의 버퍼들(430-1, 430-2, ..., 430-n)은 프리 차지부(410)의 출력 신호를 입력받아 버퍼링하여 대응되는 스캔 라인을 구동하기 위한 신호들 GL1, GL2, ..., GLn 을 대응되는 스캔 라인으로 인가한다.
도 7은 도 5의 공통 레벨 쉬프팅부의 구체적인 회로도이다.
도 7을 참조하면, 공통 레벨 쉬프팅부(420)는 제1단 전압 레벨 변환부(421), 제2단 전압 레벨 변환부(423) 및 버퍼부(425)를 포함한다.
제1단 전압 레벨 변환부(421)는 제1 내지 제4 PMOS 트랜지스터(PT1, PT2, PT3, PT4), 제1 및 제2 NMOS 트랜지스터 (NT1, NT2)로 이루어진다.
제1 및 제2 PMOS 트랜지스터(PT1, PT2)는 소오스를 통하여 스캔 라인 턴온 전압(VGH)을 입력받는다. 제3 PMOS 트랜지스터(PT3)는 소오스가 제1 PMOS 트랜지스터(PT1)의 드레인에 연결되고, 게이트와 드레인은 공통 결합되며, 드레인은 제2 PMOS 트랜지스터(PT2)의 게이트에 결합된다. 제4 PMOS 트랜지스터(PT4)는 소오스가 제2 PMOS 트랜지스터(PT2)의 드레인에 연결되고, 게이트와 드레인은 공통 결합되며, 드레인은 제1 PMOS 트랜지스터(PT1)의 게이트에 결합된다.
제1 NMOS 트랜지스터(NT1)는 소오스를 통하여 제1 클럭(PREC)을 입력받고, 드레인이 제3 PMOS 트랜지스터(PT3)의 드레인에 연결된다. 제2 NMOS 트랜지스터(NT2)는 소오스를 통하여 위상 반전된 제2 클럭(PRECB)을 입력받고, 소오스가 제1 NMOS 트랜지스터(NT1)의 게이트에 연결되고, 드레인이 제4 PMOS 트랜지 스터(PT4)의 드레인에 연결되며, 게이트는 제1 NMOS 트랜지스터(NT1)의 소오스에 연결된다.
제2단 전압 레벨 변환부(423)는 제5 및 제6 PMOS 트랜지스터(PT5, PT6), 제3 내지 제6 NMOS 트랜지스터 (NT3, NT4, NT5, NT6)로 이루어진다.
제5 및 제6 PMOS 트랜지스터(PT5, PT6)는 소오스를 통하여 스캔 라인 턴온 전압(VGH)을 제공받는다.
제3 NMOS 트랜지스터(NT3)는 드레인이 노드 N3을 통하여 제5 PMOS 트랜지스터(PT5)의 드레인에 연결되며, 게이트와 드레인이 공통 결합된다. 제4 NMOS 트랜지스터(NT4)는 드레인이 제6 PMOS 트랜지스터(PT6)의 드레인에 연결되며, 게이트와 드레인은 공통 결합된다. 제5 NMOS 트랜지스터(NT5)는 드레인이 제3 NMOS 트랜지스터(NT3)의 소오스에 연결되고, 게이트는 제4 NMOS 트랜지스터(NT4)의 드레인에 연결되며, 소오스를 통하여 스캔 라인 턴오프 전압(VGOFF)을 제공받는다. 제6 NMOS 트랜지스터(NT6)는 드레인이 제4 NMOS 트랜지스터(NT4)의 소오스에 연결되고, 게이트는 제3 NMOS 트랜지스터(NT3)의 드레인에 연결되며, 소오스를 통하여 스캔 라인 턴오프 전압(VGOFF)을 제공받는다.
버퍼부(425)는 제7 PMOS 트랜지스터(PT7) 및 제7 NMOS 트랜지스터 (NT7)로 이루어진 제1 인버터와 제8 PMOS 트랜지스터(PT8) 및 제8 NMOS 트랜지스터 (NT8)로 이루어진 제2 인버터로 이루어진다.
제7 및 제 8 PMOS 트랜지스터(PT7, PT8)는 소오스를 통하여 스캔 라인 턴온 전압(VGH)을 제공받는다. 제7 NMOS 트랜지스터(NT7)는 게이트가 노드 N3을 통하여 제5 PMOS 트랜지스터(PT5)의 드레인에 연결되며, 드레인은 제7 PMOS 트랜지스터(PT7)의 드레인에 결합되고, 소오스를 통하여 스캔 라인 턴오프 전압(VGOFF)을 제공받는다. 제8 NMOS 트랜지스터(NT8)는 게이트가 노드 N4를 통하여 제7 PMOS 트랜지스터(PT7)의 드레인에 연결되며, 드레인은 제8 PMOS 트랜지스터(PT8)의 드레인에 결합되고, 소오스를 통하여 스캔 라인 턴오프 전압(VGOFF)을 입력받는다.
공통 레벨 쉬프팅부(420)는 제3 전원 전압(VDD)과 제4 전원 전압(VSS) 사이를 스윙하는 제1 및 제2 클럭(PREC, PRECB)을 입력받아 이에 동기하여 스캔 라인 턴온 전압(VGH)과 스캔 라인 턴오프 전압(VGOFF) 사이를 스윙하는 고전압 레벨의 출력 신호를 노드 N3을 통하여 제공한다.
버퍼부(425)는 2개의 인버터로 구성되어 제2단 전압 레벨 변환부(423)의 출력 신호를 입력받아 버퍼링하여 스캔 라인 턴온 전압(VGH)과 스캔 라인 턴오프 전압(VGOFF) 사이를 스윙하는 고전압 레벨의 제3 클럭(PRECH)을 노드 N5를 통하여 출력하고, 스캔 라인 턴온 전압(VGH)과 스캔 라인 턴오프 전압(VGOFF) 사이를 스윙하는 고전압 레벨의 제4 클럭(PRECHB)을 노드 N4를 통하여 출력한다.
논리 하이 레벨의 제1 클럭(PREC)이 입력되면, PRECB는 논리 로우 레벨을 가 지며, 버퍼(425)의 노드 N5를 통하여 실질적인 스캔 라인 턴온 전압(VGH)을 제3 클럭(PRECH)으로서 출력한다. 이때, 제4 클럭(PRECHB)은 스캔 라인 턴오프 전압(VGOFF) 레벨의 논리 로우 레벨을 가진다.
논리 로우 레벨의 제1 클럭(PREC)이 입력되면, 제2 클럭(PRECB)은 논리 하이 레벨을 가지며, 버퍼(425)의 노드 N5를 통하여 실질적인 스캔 라인 턴오프 전압(VGOFF)을 제3 클럭(PRECH)으로서 출력한다. 이때, 제4 클럭(PRECHB)은 논리 하이 레벨을 가진다.
<제1 실시예>
도 8은 도 5의 프리 차지 회로의 제1 실시예를 나타내며, 도 9는 도 5의 스캔 구동 장치의 입출력 신호의 타이밍도를 나타낸다.
도 8을 참조하면, 각각의 프리 차지 회로(410-i)는 제1 충전부(411a 또는 411b), 제1 방전부(412), 풀다운부(416), 풀다운 구동부(418), 제2 충전부(419a 또는 419b) 및 제2 방전부(414)를 포함한다.
본 발명의 제1 실시예에 따른 각각의 프리 차지 회로(410-i)는 일종의 프리 차지 회로로서, 4개의 트랜지스터와 2개의 프리 차지 커패시터로 이루어진 간단한 회로로 구성된다.
각각의 프리 차지 회로(410-i)는 고전압 레벨인 스캔 라인 턴온 전압(VGH), 스캔 라인 턴오프 전압(VGOFF), 저전압 레벨인 제3 전원 전압(VDD), 제4 전원 전압(VSS), 고전압 레벨의 제3 클럭(PRECH), 고전압 레벨의 제4 클럭(PRECHB) 및 저전압 레벨의 스캔 라인 선택 신호(GDB)를 제공받는다.
제1 충전부는 본 발명의 제1 실시예에 따르면 제1 프리 차지 커패시터(또는 제1 커패시터; C1)로 이루어진다. 제1 프리 차지 커패시터(C1)는 일단을 통하여 고전압 레벨인 스캔 라인 턴온 전압(VGH)을 제공받는다.
제1 방전부(412)는 예를 들어, 제1 PMOS 트랜지스터(MP1)로 이루어진다. 제1 PMOS 트랜지스터(MP1)의 소오스는 스캔 라인 턴온 전압(VGH)을 제공받고, 게이트는 제4 클럭(PRECHB)을 제어 신호로 입력받으며, 드레인은 제1 프리차지 커패시터(C1)의 타단에 접속된다.
풀다운부(416)는 예를 들어, 제1 NMOS 트랜지스터(MN1)로 이루어진다. 제1 NMOS 트랜지스터(MN1)의 드레인은 제1 프리 차지 커패시터(C1)의 타단에 접속되고, 소오스는 스캔 라인 턴오프 전압(VGOFF)에 접속된다.
풀다운 구동부(418)는 예를 들어, 제2 PMOS 트랜지스터(MP2)로 이루어진다. 제2 PMOS 트랜지스터(MP2)의 소오스는 제3 전원 전압(VDD)을 제공받고, 게이트는 스캔 라인 선택 신호(GDB[i])를 제어 신호로 입력받고, 드레인은 노드 A를 통하여 제2 프리 차지 커패시터(C2)의 일단에 접속된다.
제2 충전부는 본 발명의 제1 실시예에 따르면 제2 프리차지 커패시터(또는 제2 커패시터, C2; 419a)로 이루어진다. 제2 프리차지 커패시터(C2)의 타단은 스캔 라인 턴오프 전압(VGOFF)을 제공받는다.
제2 방전부(414)는 예를 들어, 제2 NMOS 트랜지스터(NM2)로 이루어진다. 제2 NMOS 트랜지스터(NM2)의 드레인은 제2 프리차지 커패시터(C2)의 일단에 접속되고, 게이트는 제4 클럭(PRECHB)을 제어 신호로 입력받으며, 소오스는 스캔 라인 턴오프 전압(VGOFF)을 제공받는다. 제4 클럭(PRECHB)은 제3 클럭(PRECH)에 대해 반전된 위상을 가진다.
i 번째 프리 차지 회로(410-i)는 출력 노드 B를 통하여 i 번째 버퍼(430-i)에 연결된다.
버퍼(430-i)는 예를 들어, 제3 PMOS 트랜지스터(MP3)와 제3 NMOS 트랜지스터(NM3)로 구성된 인버터로 이루어진다.
제1 방전부(412)는 제4 클럭(PRECHB)에 응답하여 스캔 라인 턴온 전압(VGH)을 출력 노드 B에 제공하며, 제1 충전부를 방전시킨다.
여기서, 제1 방전부(412)는 상기 스캔 라인 선택 신호(GDB[i])가 액티브 상태인 경우 상기 제4 클럭(PRECHB)에 응답하여 스캔 라인 턴온 전압(VGH)을 출력 노드 B에 제공하는 제1 전류 경로를 형성한다.
제1 충전부는 스캔 라인 선택 신호(GDB[i])가 액티브 상태- 예를 들어 하이 레벨 전압-인 경우, 스캔 라인 턴온 전압(VGH)으로 출력 단자 B를 충전시킨다. 제1 프리 차지 커패시터(C1)는 스캔 라인 턴온 전압(VGH)을 제공받아 스캔 라인 턴온 전압(VGH)으로 프리 차지(pre-charging) 된다.
여기서, 제1 충전부는 스캔 라인 선택 신호(GDB[i])가 액티브 상태인 경우 출력 노드 B를 스캔 라인 턴온 전압(VGH)으로 유지시키는 제2 전류 경로를 형성한다.
풀다운부(416)가 턴온된 경우 출력 노드 B는 방전되어 스캔 라인 턴오프 전압(VGOFF)으로 떨어진다. 제1 프리 차지 커패시터(C1)는 제1 방전부(414) 및 풀다운부(416)가 턴오프된 경우에 노드 B를 프리 차지된 스캔 라인 턴온 전압(VGH) 레벨로 유지시킨다.
풀다운부(416)는 스캔 라인 선택 신호(GDB[i])의 비액티브 상태- 예를 들어 로우 레벨 전압-에 응답하여 풀다운 구동부(418)가 턴온되면 턴온되어 노드 B에 스캔 라인 턴오프 전압(VGOFF)을 제공한다.
풀다운 구동부(418)는 스캔 라인 선택 신호(GDB[i])의 비액티브 상태에 응답하여 턴온되어 풀다운부(416)를 턴온시키고 제2 프리 차지 커패시터(C2)를 제3 전원 전압(VDD)으로 충전시키며, 스캔 라인 선택 신호(GDB[i])의 액티브 상태-예를 들어 논리 하이 레벨의 전압-에 응답하여 턴오프된다.
제2 충전부는 제3 클럭(PRECH)의 액티브 상태에 응답하여 스캔 라인 턴오프 전압(VGOFF)으로 충전되고, 스캔 라인 선택 신호(GDB[i])의 비액티브 상태에 응답하여 상기 제3 전원 전압(VDD)으로 충전된다. 구체적으로, 제2 프리 차지 커패시터(C2)는 제3 클럭(PRECH)의 액티브 상태에 응답하여 스캔 라인 턴오프 전압(VGOFF)으로 프리 차지되고, 스캔 라인 선택 신호(GDB[i])의 비액티브 상태에 응답하여 제3 전원 전압(VDD)으로 충전되며, 제2 방전부(414) 및 풀다운 구동부(418)가 턴오프된 경우에 노드 A를 프리 차지된 스캔 라인 턴오프 전압(VGOFF) 레벨로 유지시킨다.
제2 방전부(414)는 제3 클럭(PRECH)의 액티브 상태-예를 들어 논리 하이 레벨 전압-에 응답하여 턴온되어 제2 프리 차지 커패시터(C2)를 방전시켜 스캔 라인 턴오프 전압(VGOFF)으로 프리 차지시키고 풀다운부(416)를 턴오프시킨다.
여기서, 풀다운부(416), 풀다운 구동부(418), 제2 충전부 및 제2 방전부(414)는 출력 제어부를 이룬다. 출력 제어부는 스캔 라인 선택 신호(GDB[i])가 비액티브 상태인 경우 턴온되어 스캔 라인 턴오프 전압(VGOFF)을 출력 노드 B로 제공하고, 스캔 라인 선택 신호(GDB[i])가 액티브 상태이고 제3 클럭(PRECH)이 비액티브 상태인 경우 턴오프된다.
이하, 도 8 및 도 9를 참조하여 본 발명의 바람직한 제1 실시예에 따른 프리 차지 회로(410-i)의 동작을 설명한다.
먼저, 스캔 라인 구동 신호 GL1, GL2, ..., GLn의 액티브 구간이 중첩되지 않는 프리 차지 구간(pre-charging phase, 도 9의 T1 구간)에서는 스캔 라인 선택 신호(GDB)는 논리 하이 레벨의 제3 전원 전압(VDD)을 가진다. 제3 클럭(PRECH) 및 제4 클럭(PRECHB)에 각각 스캔 라인 턴온 전압(VGH) 및 스캔 라인 턴오프 전압(VGOFF)이 입력되면, 프리 차지 구간(pre-charging phase)이 시작된다.
이 경우 트랜지스터 도 8의 MP1 및 트랜지스터 MN2는 모두 턴온되고, 트랜지스터 MP2 및 MN1은 모두 턴오프되므로, 노드 A는 실질적으로 스캔 라인 턴오프 전압(VGOFF)을 가지고, 노드 B는 스캔 라인 턴온 전압(VGH)으로 프리 차지(pre-charging) 된다. 노드 B의 출력인 스캔 라인 턴오프 전압(VGH)은 인버터를 거쳐서 최종 출력 노드 C에서는 스캔 라인 턴온 전압(VGOFF)이 출력된다. 따라서, 모든 스캔 구동 장치의 출력 단자들은 스캔 라인 턴온 전압(VGOFF)을 출력한다.
실제 선택된 스캔 라인에 대한 디스플레이가 이루어지는 구동 구간(driving phase)에서는 2가지의 동작 상태를 가진다.
먼저, 제1 상태, 즉 해당 스캔 라인이 선택되어 해당 스캔 라인을 턴온시켜야 할 경우(도 9의 T2 구간)에는 제3 클럭(PRECH) 및 제4 클럭(PRECHB)에는 각각 스캔 라인 턴오프 전압(VGOFF) 및 스캔 라인 턴온 전압(VGH)이 입력되고, 제2 스캔 라인 선택 신호(GDB)는 비액티브 상태-예를 들어 논리 로우 레벨의 전압-의 제4 전원 전압(VSS)이 입력된다.
이 경우, 트랜지스터 MP1 및 MN2는 모두 턴오프되고, 스캔 라인 선택 신호(GDB)가 논리 로우 레벨이므로 트랜지스터 MP2가 턴온된다. 이에 따라, 스캔 라인 턴오프 전압(VGOFF)으로 프리 차지(pre-charging)되어 있던 노드 A는 제3 전원 전압(VDD)으로 충전되고, 트랜지스터 MN1은 턴온된다. 따라서, 스캔 라인 턴온 전압(VGH)으로 프리 차지되어 있던 노드 B는 스캔 라인 턴오프 전압(VGOFF)으로 방전되고, 인버터를 거쳐 최종 출력 GLi은 스캔 라인 턴온 전압(VGH)을 출력한다.
반면에, 제2 상태, 즉, 해당 스캔 라인이 선택되지 않아서 해당 스캔 라인을 턴오프 상태로 유지해야 할 경우에는 제3 클럭(PRECH) 및 제4 클럭(PRECHB)에는 각각 스캔 라인 턴오프 전압(VGOFF) 및 스캔 라인 턴온 전압(VGH)이 입력되고, 제2 스캔 라인 선택 신호(GDB)에는 액티브 상태-예를 들어 논리 하이 레벨 전압-의 제3 전원 전압(VDD)이 입력된다.
이 경우, 해당 스캔 라인이 선택되었을 때와 마찬가지로 트랜지스터 MP1 및 MN2는 모두 턴오프되지만, 제2 스캔 라인 선택 신호(GDB)가 논리 하이 레벨이므로 트랜지스터 MP2는 턴오프 상태를 유지한다. 제2 프리 차지 커패시터(C2)에 의하여 노드 A는 스캔 라인 턴오프 전압(VGOFF)을 유지하고, 트랜지스터 MN1 또한 턴오프 상태를 유지한다. 그 결과, 제1 프리 차지 커패시터(C1)에 의하여 의해 노드 B는 안정한 상태를 유지하므로 노드 B는 스캔 라인 턴온 전압(VGH)을 유지하고, 인버터를 거쳐 최종 출력 GLi은 스캔 라인 턴오프 전압(VGOFF)을 출력한다.
이와 같이, 본 발명의 바람직한 일실시예에 따른 스캔 구동 장치는 프리 차 지 구간(T1) 및 구동 구간(T2)을 주기적으로 반복하면서 스캔 라인을 구동한다.
<제2 실시예>
도 10은 도 5의 프리 차지회로의 제2 실시예를 나타낸다.
도 10을 참조하면, 각각의 프리 차지 회로(410-i)는 제1 충전부(411b), 제1 방전부(412), 풀다운부(416), 풀다운 구동부(418), 제2 충전부(419b) 및 제2 방전부(414)를 포함한다. 본 발명의 제2 실시예에 따른 각각의 프리 차지 회로(410-i)는 제1 충전부 및 제2 충전부만이 본 발명의 제1 실시예와 차이가 있고 나머지 구성요소는 제1 실시예와 동일하므로 제1 충전부 및 제2 충전부를 위주로 설명하고 자세한 설명은 생략한다.
제1 충전부는 본 발명의 제2 실시예에 따르면 제1 래치 회로(latch circuit)로 작용하는 PMOS 트랜지스터 MP4와 인버터 INV1로 이루어진다. 트랜지스터 MP4의 소오스는 고전압 레벨인 스캔 라인 턴온 전압(VGH)을 제공받고, 드레인은 트랜지스터 MP1의 드레인에 접속된다. 인버터 INV1은 스캔 라인 턴온 전압(VGH) 및 스캔 라인 턴오프 전압(VGOFF)을 제공받아 동작하며, 입력단은 트랜지스터 MP1의 드레인에 접속되고, 출력단은 트랜지스터 MP4의 게이트 전극에 접속된다.
제2 충전부는 본 발명의 제2 실시예에 따르면 제1 래치 회로로 작용하는 NMOS 트랜지스터 MN4와 인버터 INV2로 이루어진다. 트랜지스터 MN4의 소오스는 스캔 라인 턴오프 전압(VGOFF)을 제공받고, 드레인은 노드 A에 접속된다. 인버터 INV2는 제3 전원 전압(VDD) 및 스캔 라인 턴오프 전압(VGOFF)을 제공받아 동작하며, 입력단은 노드 A에 접속되고, 출력단은 트랜지스터 MN4의 게이트 전극에 접속된다.
제1 충전부는 스캔 라인 선택 신호(GDB[i])가 액티브 상태- 예를 들어 하이 레벨 전압-인 경우, 스캔 라인 턴온 전압(VGH)으로 출력 단자 B를 충전시킨다. 스캔 라인 선택 신호(GDB[i])가 액티브 상태인 경우, 트랜지스터 MP4는 스캔 라인 턴온 전압(VGH)을 제공받아 스캔 라인 턴온 전압(VGH)으로 노드 B를 충전시킨다.
풀다운부(416)가 턴온된 경우 출력 노드 B는 방전되어 스캔 라인 턴오프 전압(VGOFF)으로 떨어진다. 제1 충전부는 제1 방전부(414) 및 풀다운부(416)가 턴오프된 경우에 노드 B를 프리 차지된 스캔 라인 턴온 전압(VGH) 레벨로 유지시킨다.
제2 충전부는 제3 클럭(PRECH)의 액티브 상태에 응답하여 스캔 라인 턴오프 전압(VGOFF)으로 충전되고, 스캔 라인 선택 신호(GDB[i])의 비액티브 상태에 응답하여 상기 제3 전원 전압(VDD)으로 충전된다. 구체적으로, 트랜지스터 MN4는 제3 클럭(PRECH)의 액티브 상태에 응답하여 턴온되어 노드 A를 스캔 라인 턴오프 전압(VGOFF)으로 유지시키고, 스캔 라인 선택 신호(GDB[i])의 비액티브 상태에 응답하여 턴오프된다. 제2 방전부(414) 및 풀다운 구동부(418)가 턴오프된 경우에 노드 A를 프리 차지된 스캔 라인 턴오프 전압(VGOFF) 레벨로 유지시킨다.
도 9의 타이밍도를 참조하면, 본 발명의 바람직한 제2 실시예에 따른 프리 차지 회로의 동작은 본 발명의 제1 실시예에 따른 프리 차지 회로와 실질적으로 동일하므로 설명은 생략한다.
본 발명의 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동 장치는 종래의 다수의 고전압 영역의 트랜지스터를 사용하는 레벨 쉬프터를 대신하여 적은 개수의 고전압 영역의 트랜지스터를 사용하는 간단한 구조의 프리 차지 회로를 사용한다.
이러한 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법에 따르면, 표시장치의 스캔 구동 회로에서 고전압 영역에 설계되는 큰 면적을 차지하는 레벨 쉬프터의 트랜지스터들의 개수를 감소시킴으로써 스캔 구동 회로의 구조를 단순화시킬 수 있고 스캔 라인 구동회로의 칩 면적을 크게 감소시킬 수 있다.
특히, 표시 장치-예를 들어, 액정표시장치-의 디스플레이 화면이 대형화됨에 따라 큰 면적을 차지하는 레벨 쉬프터의 트랜지스터들의 개수 감소 효과가 현저하므로 스캔 구동 장치의 전체 칩 사이즈를 효과적으로 줄일 수 있다.
또한, 표시 장치의 스캔 구동 회로에 사용되는 트랜지스터의 개수를 감소시켜 스캔 구동 회로의 칩 면적을 감소시킴으로써, 종래의 스캔 구동 회로 부분에 대한 칩 면적의 한계로 인한 스캔 구동회로의 칩 레이아웃 상의 한계를 극복할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (72)

  1. 선택 신호가 비액티브 상태인 경우 턴온되어 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 상기 출력 단자로 제공하는 풀다운부;
    상기 선택 신호가 비액티브 상태인 경우 턴온되어 상기 풀다운부를 턴온시키고, 상기 선택 신호가 액티브 상태인 경우 턴오프되는 풀다운 구동부;
    상기 선택 신호가 액티브 상태인 경우, 상기 제1 전압 레벨 보다 높은 제2 전압 레벨을 가지는 제2 전원 전압으로 상기 출력 단자를 충전시키는 제1 충전부;
    상기 제1 전압 레벨을 가지는 제1 클럭에 반전된 위상을 가지는 제2 클럭에 동기된 상기 제2 전압 레벨의 제4 클럭의 비액티브 상태에 응답하여 턴온되어 상기 제2 전원 전압을 상기 출력 단자로 제공하고, 상기 제1 충전부를 방전시키는 제1 방전부;
    상기 선택 신호의 비액티브 상태에 응답하여 상기 제1 전압 레벨을 가지는 제3 전원 전압으로 충전되는 제2 충전부; 및
    상기 제1 클럭에 동기된 상기 제2 전압 레벨의 제3 클럭의 액티브 상태에 응답하여 턴온되어 상기 풀다운부를 턴오프시키고 상기 제2 충전부를 방전시키는 제2 방전부를 포함하는 것을 특징으로 하는 프리 차지 회로.
  2. 제1항에 있어서, 상기 제4 클럭은 상기 제3 클럭과 반전된 위상을 가지는 것을 특징으로 하는 프리 차지 회로.
  3. 제2항에 있어서, 상기 제1 방전부는 제1 전류 전극이 상기 제2 전원 전압을 제공받고, 제어 전극이 상기 제4 클럭을 제공받고, 제2 전류 전극이 상기 제1 충전부의 일단에 결합된 제1 PMOS 트랜지스터인 것을 특징으로 하는 프리 차지 회로.
  4. 제3항에 있어서, 상기 풀다운부는 제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제2 충전부의 일단에 결합되고, 제2 전류 전극이 상기 출력 단자에 결합된 제1 NMOS 트랜지스터인 것을 특징으로 하는 프리 차지 회로.
  5. 제4항에 있어서, 상기 풀다운 구동부는 제1 전류 전극이 상기 제3 전원 전압을 제공받고, 제어 전극이 상기 선택 신호를 제공받고, 제2 전류 전극이 상기 풀다운부의 제어 전극 및 상기 제2 충전부의 일단에 결합된 제2 PMOS 트랜지스터인 것을 특징으로 하는 프리 차지 회로.
  6. 제5항에 있어서, 상기 제2 방전부는 제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제3 클럭을 제공받고, 제2 전류 전극이 상기 풀다운부의 제어 전극 및 상기 제2 충전부의 일단에 결합된 제2 NMOS 트랜지스터인 것을 특징으로 하는 프리 차지 회로.
  7. 제6항에 있어서, 상기 제1 충전부는 일단이 상기 제1 PMOS 트랜지스터의 제1 전류 전극에 결합되고, 타단이 상기 제1 PMOS 트랜지스터의 제2 전류 전극에 결합된 커패시터를 포함하는 것을 특징으로 하는 프리 차지 회로.
  8. 제7항에 있어서, 상기 제2 충전부는 일단이 상기 제2 NMOS 트랜지스터의 제1 전류 전극에 결합되고, 타단이 상기 제2 NMOS 트랜지스터의 제2 전류 전극에 결합된 커패시터를 포함하는 것을 특징으로 하는 프리 차지 회로.
  9. 제6항에 있어서, 상기 제1 충전부는
    제1 전류 전극이 상기 제1 PMOS 트랜지스터의 제1 전류 전극에 결합되고, 제2 전류 전극이 상기 제1 PMOS 트랜지스터의 제2 전류 전극에 결합된 제3 PMOS 트랜지스터; 및
    출력단이 상기 제3 PMOS 트랜지스터의 제어 전극에 결합하고, 입력단이 상기 제1 PMOS 트랜지스터의 제2 전류 전극에 결합된 인버터를 포함하는 것을 특징으로 하는 프리 차지 회로.
  10. 제9항에 있어서, 상기 제2 충전부는
    제1 전류 전극이 상기 제2 NMOS 트랜지스터의 제1 전류 전극에 결합되고, 제2 전류 전극이 상기 제2 NMOS 트랜지스터의 제2 전류 전극에 결합된 제4 NMOS 트랜지스터; 및
    출력단이 상기 제4 NMOS 트랜지스터의 제어 전극에 결합하고, 입력단이 상기 제4 NMOS 트랜지스터의 제2 전류 전극에 결합된 인버터를 포함하는 것을 특징으로 하는 프리 차지 회로.
  11. 제1항에 있어서, 상기 프리 차지 회로는
    상기 제2 전원 전압, 상기 제1 전원 전압 및 상기 출력 단자에 결합되어 상기 출력 단자의 출력 신호를 반전시켜 제공하는 인버터를 더 포함하는 것을 특징으로 하는 프리 차지 회로.
  12. 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제2 전원 전압을 일단을 통하여 제공받고 타단이 출력 단자에 연결된 제1 커패시터;
    제1 전류 전극이 상기 제2 전원 전압을 제공받고 제어 전극이 상기 제1 전압 레벨을 가지는 제1 클럭에 반전된 위상을 가지는 제2 클럭에 동기되는 제4 클럭을 제공받고 제2 전류 전극이 상기 제1 커패시터의 타단에 결합된 제1 트랜지스터;
    일단이 상기 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 제공받는 제2 커패시터;
    제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제2 커패시터의 타단에 결합되고, 제2 전류 전극이 상기 출력 단자에 결합된 제2 트랜지스터;
    제1 전류 전극이 상기 제1 전압 레벨을 가지는 제3 전원 전압을 제공받고, 제어 전극이 상기 선택 신호를 제공받고, 제2 전류 전극이 상기 제2 트랜지스터의 제어 전극 및 상기 제2 커패시터의 타단에 결합된 제3 트랜지스터; 및
    제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제1 클럭에 동기되는 제3 클럭을 제공받고, 제2 전류 전극이 상기 제2 트랜지스터의 제어 전극 및 상기 제2 커패시터의 타단에 결합된 제4 트랜지스터를 포함하는 것을 특징으로 하는 프리 차지 회로.
  13. 제12항에 있어서, 상기 제4 클럭은 상기 제3 클럭과 반전된 위상을 가지는 것을 특징으로 하는 프리 차지 회로.
  14. 제12항에 있어서, 상기 프리 차지 회로는
    상기 제2 전원 전압, 상기 제1 전원 전압 및 상기 출력 단자에 결합되어 상기 출력 단자의 출력 신호를 반전시켜 제공하는 인버터를 더 포함하는 것을 특징으로 하는 프리 차지 회로.
  15. 선택 신호를 입력받는 선택 신호 입력 단자;
    제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 입력받는 제1 전원 전압 입력 단자;
    상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제2 전원 전압을 입력받는 제2 전원 전압 입력 단자;
    상기 제1 전압 레벨을 가지는 제3 전원 전압을 입력받는 제3 전원 전압 입력 단자;
    상기 제1 전압 레벨을 가지는 제1 클럭에 동기되고 실질적으로 상기 제2 전압 레벨을 가지는 제3 클럭을 입력받는 제3 클럭 입력 단자;
    상기 제2 클럭에 동기되고 실질적으로 상기 제2 전압 레벨을 가지며 상기 제3 클럭에 반전된 위상을 가지는 제4 클럭을 입력받는 제4 클럭 입력 단자;
    상기 출력 신호를 출력하는 출력 단자;
    상기 제2 전원 전압 입력 단자 및 상기 제4 클럭 입력 단자와 결합하고, 상기 선택 신호가 액티브 상태인 경우 상기 제4 클럭에 응답하여 상기 제2 전원 전압을 상기 출력 단자로 제공하는 제1 전류 경로;
    상기 제3 전원 전압 입력 단자, 상기 제1 전원 전압 입력 단자, 상기 제3 클럭 입력 단자 및 상기 선택 신호 입력 단자와 결합하고, 상기 선택 신호가 비액티브 상태인 경우 턴온되어 상기 제1 전원 전압을 상기 출력 신호로 제공하고, 상기 선택 신호가 액티브 상태이고 상기 제3 클럭이 비액티브 상태인 경우 턴오프되는 출력 제어부; 및
    상기 제2 전원 전압 입력 단자 및 상기 출력 단자 사이에 결합하고, 상기 선택 신호가 액티브 상태인 경우 상기 출력 단자를 상기 제2 전원 전압으로 유지시키는 제2 전류 경로를 포함하는 것을 특징으로 하는 프리 차지 회로.
  16. 제15항에 있어서, 상기 제1 전류 경로는
    제1 전류 전극이 상기 제2 전원 전압을 제공받고, 제어 전극이 상기 제4 클럭을 제공받고, 제2 전류 전극이 상기 출력 단자에 결합된 제1 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 프리 차지 회로.
  17. 제16항에 있어서, 상기 제2 전류 경로는
    일단이 상기 제1 PMOS 트랜지스터의 제1 전류 전극에 결합되고, 타단이 상기 제1 PMOS 트랜지스터의 제2 전류 전극에 결합된 제1 커패시터를 포함하는 것을 특징으로 하는 프리 차지 회로.
  18. 제17항에 있어서, 상기 출력 제어부는
    제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제2 전류 전극이 상기 출력 단자에 결합된 제1 NMOS 트랜지스터;
    제1 전류 전극이 상기 제3 전원 전압을 제공받고, 제어 전극이 상기 선택 신호를 제공받고, 제2 전류 전극이 상기 제1 NMOS 트랜지스터의 제어 전극에 결합된 제2 PMOS 트랜지스터;
    제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제3 클럭을 제공받고, 제2 전류 전극이 상기 제1 NMOS 트랜지스터의 제어 전극에 결합된 제2 NMOS 트랜지스터; 및
    일단이 상기 제2 NMOS 트랜지스터의 제1 전류 전극에 결합되고, 타단이 상기 제2 NMOS 트랜지스터의 제2 전류 전극에 결합된 제2 커패시터를 포함하는 것을 특징으로 하는 프리 차지 회로.
  19. 제1 전압 레벨을 가지는 제1 클럭을 입력받아 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제3 클럭 및 상기 제3 클럭에 반전된 위상을 가지는 상기 제2 전압 레벨의 제4 클럭으로 변환하는 공통 레벨 쉬프팅부; 및
    상기 공통 레벨 쉬프팅부에 결합되고, 복수의 선택 신호, 상기 제3 클럭 신호 및 상기 제4 클럭 신호를 이용하여 상기 제2 전압 레벨을 가지는 출력 신호를 순차적으로 생성하는 복수의 프리 차지 회로들로 이루어지며, 각각의 프리 차지 회로는
    상기 제3 클럭, 상기 제4 클럭과 상기 복수의 선택 신호들 중 대응되는 선택 신호를 입력받고, 상기 대응되는 선택 신호의 비액티브 상태에 응답하여 상기 대응되는 제2 전압 레벨의 출력 신호를 출력 단자를 통하여 제공하는 것을 특징으로 하는 레벨 쉬프터.
  20. 제19항에 있어서, 상기 각각의 프리 차지 회로는
    i) 상기 선택 신호가 비액티브 상태인 경우 턴온되어 상기 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 상기 출력 단자로 제공하는 풀다운부, ii) 상기 선택 신호가 비액티브 상태인 경우 턴온되어 상기 풀다운부를 턴온시키고, 상기 선택 신호가 액티브 상태인 경우 턴오프되는 풀다운 구동부, iii) 상기 선택 신호가 액티브 상태인 경우, 상기 제2 전압 레벨을 가지는 제2 전원 전압으로 상기 출력 단자를 충전시키는 제1 충전부, iv) 상기 제1 클럭에 반전된 위상을 가지는 제2 클럭에 동기된 제2 전압 레벨의 제4 클럭의 비액티브 상태에 응답하여 턴온되어 상기 제3 전원 전압을 상기 출력 단자로 제공하고 상기 제1 충전부를 방전시키는 제1 방전부, v) 상기 선택 신호의 비액티브 상태에 응답하여 상기 제1 전압 레벨을 가지는 제3 전원 전압으로 충전되는 제2 충전부, vi) 상기 제1 클럭에 동기된 제2 전압 레벨의 제3 클럭의 액티브 상태에 응답하여 턴온되어 상기 풀다운부를 턴오프시키고 상기 제2 충전부를 방전시키는 제2 방전부를 포함하는 것을 특징으로 하는 레벨 쉬프터.
  21. 제20항에 있어서, 상기 제1 방전부는 제1 전류 전극이 상기 제2 전원 전압을 제공받고, 제어 전극이 상기 제4 클럭을 제공받고, 제2 전류 전극이 상기 제1 충전부의 일단에 결합된 제1 PMOS 트랜지스터인 것을 특징으로 하는 레벨 쉬프터.
  22. 제21항에 있어서, 상기 풀다운부는 제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제2 충전부의 일단에 결합되고, 제2 전류 전극이 상기 출력 단자에 결합된 제1 NMOS 트랜지스터인 것을 특징으로 하는 레벨 쉬프터.
  23. 제22항에 있어서, 상기 풀다운 구동부는 제1 전류 전극이 상기 제3 전원 전압을 제공받고, 제어 전극이 상기 선택 신호를 제공받고, 제2 전류 전극이 상기 풀다운부의 제어 전극 및 상기 제2 충전부의 일단에 결합된 제2 PMOS 트랜지스터인 것을 특징으로 하는 레벨 쉬프터.
  24. 제23항에 있어서, 상기 제2 방전부는 제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제3 클럭을 제공받고, 제2 전류 전극이 상기 풀다운부의 제어 전극 및 상기 제2 충전부의 일단에 결합된 제2 NMOS 트랜지스터인 것을 특징으로 하는 레벨 쉬프터.
  25. 제24항에 있어서, 상기 제1 충전부는 일단이 상기 제1 PMOS 트랜지스터의 제1 전류 전극에 결합되고, 타단이 상기 제1 PMOS 트랜지스터의 제2 전류 전극에 결합된 제1 커패시터를 포함하는 것을 특징으로 하는 레벨 쉬프터.
  26. 제25항에 있어서, 상기 제2 충전부는 일단이 상기 제2 NMOS 트랜지스터의 제1 전류 전극에 결합되고, 타단이 상기 제2 NMOS 트랜지스터의 제2 전류 전극에 결합된 제2 커패시터를 포함하는 것을 특징으로 하는 레벨 쉬프터.
  27. 제20항에 있어서, 상기 레벨 쉬프터는
    상기 제2 전원 전압, 상기 제1 전원 전압 및 상기 출력 단자에 결합되어 상기 출력 단자의 출력 신호를 반전시켜 제공하는 인버터를 더 포함하는 것을 특징으로 하는 레벨 쉬프터.
  28. 표시 장치의 복수의 스캔 라인을 구동하기 위한 스캔 구동 회로에 있어서,
    상기 복수의 스캔 라인을 선택하기 위한 제1 전압 레벨의 복수의 스캔 라인 선택 신호를 제공하는 스캔 라인 선택부;
    상기 제1 전압 레벨을 가지는 제1 클럭을 이용하여 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제3 클럭 및 상기 제3 클럭에 반전된 위상을 가지는 제4 클럭으로 변환하는 공통 레벨 쉬프팅부; 및
    상기 스캔 라인 선택부 및 상기 공통 레벨 쉬프팅부에 결합되어 상기 복수의 스캔 라인들 중 대응되는 스캔 라인을 구동하기 위한 상기 제2 전압 레벨의 스캔 라인 구동 신호를 순차적으로 생성하여 제공하는 복수의 프리 차지 회로들로 이루어지며, 각각의 프리 차지 회로는
    상기 제3 클럭, 상기 제4 클럭과 상기 복수의 스캔 라인 선택 신호들 중 대응되는 스캔 라인 선택 신호를 입력받고, 상기 대응되는 스캔 라인 선택 신호의 비 액티브 상태에 응답하여 상기 제2 전압 레벨의 대응되는 스캔 라인 구동 신호를 출력 단자를 통하여 제공하는 것을 특징으로 하는 스캔 구동 장치.
  29. 제28항에 있어서, 상기 스캔 라인 선택부는
    m (m은 2이상의 자연수) 비트로 이루어진 스캔 라인 선택 데이터를 디코딩하여 상기 복수의 스캔 라인 선택 신호를 생성하는 디코더를 포함하는 것을 특징으로 하는 스캔 구동 장치.
  30. 제29항에 있어서, 상기 각각의 프리 차지 회로는
    i) 상기 스캔 라인 선택 신호가 비액티브 상태인 경우 턴온되어 상기 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 상기 출력 단자로 제공하는 풀다운부, ii) 상기 스캔 라인 선택 신호가 비액티브 상태인 경우 턴온되어 상기 풀다운부를 턴온시키고, 상기 스캔 라인 선택 신호가 액티브 상태인 경우 턴오프되는 풀다운 구동부, iii) 상기 스캔 라인 선택 신호가 액티브 상태인 경우, 상기 제2 전압 레벨을 가지는 제2 전원 전압으로 상기 출력 단자를 충전시키는 제1 충전부, iv) 상기 제1 클럭에 반전된 위상을 가지는 제2 클럭에 동기된 제2 전압 레벨의 제4 클럭의 비액티브 상태에 응답하여 턴온되어 상기 제3 전원 전압을 상기 출력 단자로 제공하고 상기 제1 충전부를 방전시키는 제1 방전부, v) 상기 스캔 라인 선택 신호의 비액티브 상태에 응답하여 상기 제2 전원 전압으로 충전되는 제2 충전부, vi) 상기 제1 클럭에 동기된 제2 전압 레벨의 제3 클럭의 액티브 상태에 응답하여 턴온되어 상기 풀다운부를 턴오프시키고 상기 제2 충전부를 방전시키는 제2 방전부를 포함하는 것을 특징으로 하는 스캔 구동 장치.
  31. 제30항에 있어서, 상기 제1 방전부는 제1 전류 전극이 상기 제2 전원 전압을 제공받고, 제어 전극이 상기 제4 클럭을 제공받고, 제2 전류 전극이 상기 제1 충전부의 일단에 결합된 제1 PMOS 트랜지스터인 것을 특징으로 하는 스캔 구동 장치.
  32. 제31항에 있어서, 상기 풀다운부는 제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제2 충전부의 일단에 결합되고, 제2 전류 전극이 상기 출력 단자에 결합된 제1 NMOS 트랜지스터인 것을 특징으로 하는 스캔 구동 장치.
  33. 제32항에 있어서, 상기 풀다운 구동부는 제1 전류 전극이 상기 제3 전원 전압을 제공받고, 제어 전극이 상기 선택 신호를 제공받고, 제2 전류 전극이 상기 풀다운부의 제어 전극 및 상기 제2 충전부의 일단에 결합된 제2 PMOS 트랜지스터인 것을 특징으로 하는 스캔 구동 장치.
  34. 제33항에 있어서, 상기 제2 방전부는 제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제3 클럭을 제공받고, 제2 전류 전극이 상기 풀다운부의 제어 전극 및 상기 제2 충전부의 일단에 결합된 제2 NMOS 트랜지스터인 것을 특징으로 하는 스캔 구동 장치.
  35. 제34항에 있어서, 상기 제1 충전부는 일단이 상기 제1 PMOS 트랜지스터의 제1 전류 전극에 결합되고, 타단이 상기 제1 PMOS 트랜지스터의 제2 전류 전극에 결합된 제1 커패시터를 포함하는 것을 특징으로 하는 스캔 구동 장치.
  36. 제35항에 있어서, 상기 제2 충전부는 일단이 상기 제2 NMOS 트랜지스터의 제1 전류 전극에 결합되고, 타단이 상기 제2 NMOS 트랜지스터의 제2 전류 전극에 결합된 제2 커패시터를 포함하는 것을 특징으로 하는 스캔 구동 장치.
  37. 제30항에 있어서, 상기 스캔 구동 장치는
    상기 제2 전원 전압, 상기 제1 전원 전압 및 상기 출력 단자에 결합되어 상기 출력 단자의 스캔 라인 구동 신호를 반전시켜 제공하는 인버터를 더 포함하는 것을 특징으로 하는 스캔 구동 장치.
  38. 제1 전압 레벨의 제1 클럭 및 상기 제1 클럭에 반전된 위상을 가진 제2 클럭을 각각 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제3 클럭 및 상기 제3 클럭에 반전된 위상을 가지는 제2 전압 레벨의 제4 클럭으로 변환하는 레벨 쉬프팅 단계;
    복수의 제1 전압 레벨의 선택 신호를 생성하는 단계;
    상기 복수의 선택 신호들 중 대응되는 선택 신호의 비액티브 상태인 경우 상 기 제2 전압 레벨의 복수의 출력 신호를 생성하는 프리 차징 단계; 및
    상기 복수의 출력 신호를 순차적으로 출력하는 단계를 포함하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  39. 제38항에 있어서, 상기 레벨 쉬프팅 방법은
    상기 복수의 출력 신호를 반전시키는 단계;
    상기 반전된 복수의 출력 신호를 순차적으로 출력하는 단계를 더 포함하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  40. 제39항에 있어서, 상기 프리 차징 단계는
    상기 복수의 선택 신호 중 대응되는 선택 신호가 액티브 상태인 경우, 상기 제2 전압 레벨을 가지는 제2 전원 전압으로 상기 출력 신호를 충전시키는 단계;
    상기 충전 후 상기 대응되는 선택 신호가 액티브 상태인 경우 상기 제4 클럭의 비액티브 상태에 응답하여 상기 제2 전원 전압을 상기 출력 신호로 제공하는 단계;
    상기 대응되는 선택 신호가 비액티브 상태인 경우 상기 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 상기 출력 신호로 제공하는 단계; 및
    상기 선택 신호가 다시 액티브 상태로 된 경우 상기 출력 신호를 상기 제2 전원 전압으로 유지시키는 단계를 포함하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  41. 제1 전압 레벨의 제1 클럭 및 상기 제1 클럭에 반전된 위상을 가진 제2 클럭을 각각 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제3 클럭 및 상기 제3 클럭에 반전된 위상을 가지는 제2 전압 레벨의 제4 클럭으로 변환하는 레벨 쉬프팅 단계;
    복수의 스캔 라인을 선택하기 위한 제1 전압 레벨의 복수의 스캔 라인 선택 신호를 생성하는 단계;
    상기 복수의 스캔 라인 선택 신호들 중 대응되는 스캔 라인 선택 신호의 비액티브 상태에 응답하여 상기 제2 전압 레벨의 복수의 스캔 라인 구동 신호를 생성하는 프리 차징 단계; 및
    상기 복수의 스캔 라인 구동 신호를 순차적으로 출력하는 단계를 포함하는 것을 특징으로 하는 스캔 라인 구동 방법.
  42. 제41항에 있어서, 상기 스캔 라인 구동 방법은
    상기 복수의 스캔 라인 구동 신호를 반전시키는 단계; 및
    상기 반전된 제2 전압 레벨의 복수의 스캔 라인 구동 신호를 순차적으로 출력하는 단계를 더 포함하는 것을 특징으로 하는 스캔 라인 구동 방법.
  43. 제42항에 있어서, 상기 프리 차징 단계는
    상기 복수의 스캔 라인 선택 신호 중 대응되는 스캔 라인 선택 신호가 액티 브 상태인 경우, 상기 제2 전압 레벨을 가지는 제2 전원 전압으로 상기 스캔 라인 구동 신호를 충전시키는 단계;
    상기 충전 후 상기 대응되는 스캔 라인 선택 신호가 액티브 상태인 경우 상기 제4 클럭에 응답하여 상기 제2 전원 전압을 상기 스캔 라인 구동 신호로 제공하는 단계;
    상기 대응되는 스캔 라인 선택 신호의 비액티브 구간 동안 상기 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 상기 스캔 라인 구동 신호로 제공하는 단계; 및
    상기 스캔 라인 선택 신호가 다시 액티브 상태로 된 경우 상기 스캔 라인 구동 신호를 상기 제2 전원 전압으로 유지시키는 단계를 포함하는 것을 특징으로 하는 스캔 라인 구동 방법.
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  53. 표시 장치의 복수의 스캔 라인들 중 해당 스캔 라인을 구동하는 복수의 스캔 구동 회로들; 및
    상기 스캔 구동 회로들을 위한 프리 차지 제어 신호를 발생시키는 공통 레벨 쉬프터 회로를 포함하되, 상기 각 스캔 구동 회로는
    스캔 라인 선택 데이터를 디코딩하여 스캔 라인 선택 신호를 생성하는 라인 디코더; 및
    표시 장치의 복수의 스캔 라인중 하나의 스캔 라인을 활성화시키기 전에 프리 차지 제어 신호에 응답하여 스캔 라인 턴온 전압을 프리 차지시키는 프리 차지 회로를 포함하며,
    상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인 선택 신호에 응답하여 상기 스캔 라인이 활성화된 경우에 방전되고, 상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인이 상기 스캔 라인 선택 신호에 응답하여 비활성화된 경우에 유지되는 것을 특징으로 하는 반도체 집적회로로 이루어진 스캔 구동 회로.
  54. 게이트 전극을 통하여 복수의 스캔 라인들과 결합되고 소오스 전극을 통하여 복수의 데이터 라인들과 결합되는 복수의 박막 트랜지스터들을 가지는 표시 패널;
    상기 데이터 라인을 구동하여 이미지를 상기 액정 표시 패널로 디스플레이하는 데이터 구동부;
    상기 복수의 스캔 라인들 중 해당 스캔 라인을 구동하는 복수의 스캔 구동 회로들; 및
    상기 스캔 구동 회로들을 위한 프리 차지 제어 신호를 발생시키는 공통 레벨 쉬프터 회로를 포함하되, 상기 각 스캔 구동 회로는
    스캔 라인 선택 데이터를 디코딩하여 스캔 라인 선택 신호를 생성하는 라인 디코더; 및
    상기 복수의 스캔 라인중 하나의 스캔 라인을 활성화시키기 전에 프리 차지 제어 신호에 응답하여 스캔 라인 턴온 전압을 프리 차지시키는 프리 차지 회로를 포함하며,
    상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인 선택 신호에 응답하여 상기 스캔 라인이 활성화된 경우에 방전되고, 상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인이 상기 스캔 라인 선택 신호에 응답하여 비활성화된 경우에 유지되는 것을 특징으로 하는 표시 장치.
  55. 데이터 제어 신호들과 스캔 제어 신호들을 생성하는 신호 제어부;
    상기 표시 패널에 이미지를 디스플레이하기 위하여 상기 데이터 제어 신호들에 응답하여 표시 패널의 데이터 라인들을 구동하는 데이터 구동부;
    상기 스캔 제어 신호들에 응답하여 상기 표시 패널의 복수의 스캔 라인들 중 해당 스캔 라인을 구동하는 스캔 구동 회로들을 포함하는 스캔 구동부;
    상기 스캔 구동 회로들을 위한 프리 차지 제어 신호를 발생시키는 공통 레벨 쉬프터 회로를 포함하되, 각 스캔 구동 회로는
    스캔 라인 선택 데이터를 디코딩하여 스캔 라인 선택 신호를 생성하는 라인 디코더; 및
    상기 복수의 스캔 라인중 하나의 스캔 라인을 활성화시키기 전에 프리 차지 제어 신호에 응답하여 스캔 라인 턴온 전압을 프리 차지시키는 프리 차지 회로를 포함하며,
    상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인 선택 신호에 응답하여 상기 스캔 라인이 활성화된 경우에 방전되고, 상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인이 상기 스캔 라인 선택 신호에 응답하여 비활성화된 경우에 유지되는 것을 특징으로 하는 표시 장치.
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  65. 제53항에 있어서, 상기 스캔 구동 회로는 상기 프리 차지 회로 회로의 출력을 버퍼링시키는 인버터를 더 포함하는 것을 특징으로 하는 스캔 구동 회로.
  66. 제54항에 있어서, 상기 스캔 구동 회로는 상기 프리 차지 제어 신호를 생성하는 공통 레벨 쉬프터 회로를 더 포함하는 것을 특징으로 하는 스캔 구동 회로.
  67. 제53항에 있어서, 상기 프리 차지 회로는 4개의 트랜지스터와 제1 및 제2 커패시터를 포함하는 것을 특징으로 하는 스캔 구동 회로.
  68. 제67항에 있어서, 상기 제1 커패시터는 상기 프리 차지된 스캔 라인 턴온 전압으로 충전되는 것을 특징으로 하는 스캔 구동 회로.
  69. 제67항에 있어서, 상기 제2 커패시터는 상기 프리 차지된 스캔 라인 턴오프 전압으로 충전되는 것을 특징으로 하는 스캔 구동 회로.
  70. 제53항에 있어서, 상기 프리 차지 회로는 4개의 트랜지스터와 제1 및 제2 래치 회로를 포함하는 것을 특징으로 하는 스캔 구동 회로.
  71. 제70항에 있어서, 상기 제1 래치 회로는 상기 프리 차지된 스캔 라인 턴온 전압으로 충전되는 것을 특징으로 하는 스캔 구동 회로.
  72. 제71항에 있어서, 상기 제2 래치 회로는 상기 프리 차지된 스캔 라인 턴오프 전압으로 충전되는 것을 특징으로 하는 스캔 구동 회로.
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NL1026771A NL1026771C2 (nl) 2003-09-16 2004-08-02 Schakelingen en werkwijzen voor aansturen van platte beeldschermen.
JP2004267869A JP4657663B2 (ja) 2003-09-16 2004-09-15 ディスプレイ装置を駆動するための駆動回路と駆動方法

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555528B1 (ko) * 2003-11-13 2006-03-03 삼성전자주식회사 Ａｓｇ 박막 액정 표시 장치 패널의 게이트 라인을구동하는 클럭 신호 및 반전 클럭 신호 전압 레벨을제어하는 레벨 쉬프터 회로 및 전압 레벨 제어 방법
US7932891B2 (en) * 2005-09-13 2011-04-26 Chunghwa Picture Tubes, Ltd. Driving method and system thereof for LCD multiple scan
US7639227B2 (en) * 2006-04-25 2009-12-29 Himax Technologies Limited Integrated circuit capable of synchronizing multiple outputs of buffers
KR101265333B1 (ko) * 2006-07-26 2013-05-20 엘지디스플레이 주식회사 액정표시장치 및 그의 구동 방법
US7705825B2 (en) * 2006-07-31 2010-04-27 Xerox Corporation Method for measuring effective operation of gyricon display device
TWI353576B (en) * 2007-03-21 2011-12-01 Novatek Microelectronics Corp Lcd device driven by pre-charge procedure
KR101493277B1 (ko) * 2007-09-10 2015-02-16 삼성디스플레이 주식회사 표시 장치 및 이의 디스차지 장치
TWI347611B (en) * 2007-11-26 2011-08-21 Au Optronics Corp Shift register and pre-charge circuit
CN101178939B (zh) * 2007-12-12 2010-07-07 友达光电股份有限公司 移位寄存器及预充电电路
TWI394166B (zh) * 2008-03-13 2013-04-21 Chunghwa Picture Tubes Ltd 移位暫存器及其顯示驅動器
KR101649238B1 (ko) * 2010-04-09 2016-08-30 엘지디스플레이 주식회사 레벨 쉬프터
CN102568406A (zh) * 2010-12-31 2012-07-11 北京京东方光电科技有限公司 液晶显示器栅线驱动方法和栅线驱动装置
JP6052511B2 (ja) 2011-12-16 2016-12-27 パナソニックＩｐマネジメント株式会社 固体撮像装置及び撮像装置
TWI457909B (zh) * 2012-05-29 2014-10-21 Sitronix Technology Corp Scan the drive circuit
TWI483196B (zh) * 2012-10-31 2015-05-01 Sitronix Technology Corp Decode scan drive
KR102034061B1 (ko) * 2013-06-29 2019-11-08 엘지디스플레이 주식회사 액정 표시 장치
KR102230370B1 (ko) * 2014-08-06 2021-03-23 엘지디스플레이 주식회사 표시장치
US10109365B2 (en) * 2016-11-28 2018-10-23 Taiwan Semiconductor Manufacturing Company Limited Word line driver
US10529295B2 (en) 2017-06-17 2020-01-07 Richtek Technology Corporation Display apparatus and gate-driver on array control circuit thereof
JP7089268B2 (ja) * 2017-11-28 2022-06-22 深▲セン▼通鋭微電子技術有限公司 レベルシフト回路及び表示装置駆動ドライバ
KR102554201B1 (ko) * 2018-09-20 2023-07-12 주식회사 디비하이텍 디스플레이 드라이버 ic 및 이를 포함하는 디스플레이 장치
WO2020199124A1 (zh) * 2019-04-02 2020-10-08 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法以及栅极驱动电路、显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291437A (en) * 1992-06-25 1994-03-01 Texas Instruments Incorporated Shared dummy cell
TW275684B (ko) * 1994-07-08 1996-05-11 Hitachi Seisakusyo Kk
JP3350302B2 (ja) * 1995-09-01 2002-11-25 パイオニアビデオ株式会社 平面表示装置の駆動装置
JP3359844B2 (ja) * 1996-07-22 2002-12-24 シャープ株式会社 マトリクス型画像表示装置
JP4386479B2 (ja) * 1998-05-11 2009-12-16 Ｏｋｉセミコンダクタ株式会社 表示装置駆動回路、表示ユニット、及び携帯用表示機器
JP2001356741A (ja) * 2000-06-14 2001-12-26 Sanyo Electric Co Ltd レベルシフタ及びそれを用いたアクティブマトリクス型表示装置
JP3796654B2 (ja) * 2001-02-28 2006-07-12 株式会社日立製作所 表示装置
US20030063061A1 (en) * 2001-09-28 2003-04-03 Three-Five Systems High contrast LCD microdisplay utilizing row select boostrap circuitry

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