KR100599212B1 - 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법 - Google Patents

공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법 Download PDF

Info

Publication number
KR100599212B1
KR100599212B1 KR1020050064937A KR20050064937A KR100599212B1 KR 100599212 B1 KR100599212 B1 KR 100599212B1 KR 1020050064937 A KR1020050064937 A KR 1020050064937A KR 20050064937 A KR20050064937 A KR 20050064937A KR 100599212 B1 KR100599212 B1 KR 100599212B1
Authority
KR
South Korea
Prior art keywords
scan line
voltage
scan
power supply
supply voltage
Prior art date
Application number
KR1020050064937A
Other languages
English (en)
Other versions
KR20050076841A (ko
Inventor
정규영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050064937A priority Critical patent/KR100599212B1/ko
Publication of KR20050076841A publication Critical patent/KR20050076841A/ko
Application granted granted Critical
Publication of KR100599212B1 publication Critical patent/KR100599212B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit

Abstract

공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법이 개시된다. 본 발명의 프리 차지 회로는 제1 전압 레벨의 제1 클럭에 동기되어 제1 전압 레벨의 선택 신호의 전압을 프리 차징하여 출력한다. 풀다운부는 선택 신호가 비액티브 상태인 경우 턴온되어 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 출력 단자로 제공하고, 풀다운 구동부는 선택 신호가 비액티브 상태인 경우 턴온되어 풀다운부를 턴온시키고, 선택 신호가 액티브 상태인 경우 턴오프된다. 제1 충전부는 선택 신호가 액티브 상태인 경우, 제2 전압 레벨을 가지는 제2 전원 전압으로 출력 단자를 충전시킨다. 제1 방전부는 제4 클럭의 비액티브 상태에 응답하여 턴온되어 제3 전원 전압을 출력 단자로 제공하고 제1 충전부를 방전시킨다. 제2 충전부는 선택 신호의 비액티브 상태에 응답하여 제1 전압 레벨을 가지는 제3 전원 전압으로 충전된다. 제2 방전부는 제3 클럭의 액티브 상태에 응답하여 턴온되어 풀다운부를 턴오프시키고 제2 충전부를 방전시킨다. 고전압 영역에 설계되는 큰 면적을 차지하는 레벨 쉬프터 대신 프리 차지 회로를 사용하여 트랜지스터들의 개수를 감소시킴으로써 특히 표시 장치의 디스플레이 화면이 대형화됨에 따라 더욱 효과적으로 표시장치의 스캔 구동 회로의 칩 면적을 크게 감소시킬 수 있다.

Description

공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법{COMMON LEVEL SHIFTER, PRECHARGE CIRCUIT, SCAN LINE DRIVER HAVING THE SAME, LEVEL SHIFTING METHOD AND SCAN LINE DRIVING METHOD}
도 1은 일반적인 액정 표시 장치에 사용되는 게이트 구동회로를 나타낸 블록도이다.
도 2는 도 1의 전압 레벨 쉬프터의 일례를 나타낸 회로도이다.
도 3은 도 2의 전압 레벨 쉬프터의 입출력 신호의 타이밍도이다.
도 4는 액정 표시 패널을 구동하기 위한 구동 회로를 포함하는 액정 표시 장치를 블록도이다.
도 5는 도 4의 스캔 구동 장치의 일례를 나타낸 블록도이다.
도 6은 도 4의 스캔 구동 장치의 다른 예를 나타낸 블록도이다.
도 7은 도 5의 공통 레벨쉬프팅부의 구체적인 회로도이다.
도 8은 도 5의 프리 차지 회로의 제1 실시예를 나타낸다.
도 9는 도 5의 스캔 구동 장치의 입출력 신호의 타이밍도를 나타낸다.
도 10은 도 5의 프리 차지 회로의 제2 실시예를 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 게이트 구동 회로 210 : 선택부
220, 422a : 라인 디코더 230 : 전압 레벨 변환부
240, 430 : 버퍼부 400 : 스캔 구동 장치
422 : 스캔 라인 선택부 410 : 프리 차지부
420 : 공통 레벨쉬프팅부
본 발명은 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법에 관한 것으로, 더욱 상세하게는 표시 장치의 스캔 구동 장치에 사용되는 레벨 쉬프터의 개수를 줄일 수 있는 프리 차지 회로, 이를 가지는 스캔 구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법에 관한 것이다.
표시 장치, 예를 들어 액정표시장치는 정보처리장치로부터 처리된 정보를 사용자가 육안으로 확인할 수 있도록 한다.
도 1은 일반적인 액정 표시 장치에 사용되는 게이트 구동회로를 나타낸 블록도이다.
도 1을 참조하면, 게이트 구동회로는 선택부(n-row driver selecting unit, 210), 복수개의 라인 디코더(220), n 개의 전압 레벨 쉬프터(232)로 이루어진 전압 레벨 변환부(230) 및 버퍼부(240)로 이루어진다.
선택부(210)는 클럭 신호(Clk), 제3 전원 전압(VDD), 제4 전원 전압(VSS) 및 스캔 개시 신호(STV)를 입력받는다. 선택부(210)는 상기 스캔 개시 신호에 동기하여 현재의 시점에 상기 n 개의 게이트 라인들 중 어느 게이트 라인을 선택할지를 결정하기 위한 m 비트의 게이트 라인 선택 데이터 G[m:0] (212)을 산출한다.
상기 m 비트의 게이트 라인 선택 데이터 G[m:0] (212)은 m 개의 버스 라인을 통하여 m 개의 라인 디코더(220)로 출력된다.
각각의 라인 디코더(220)는 m 비트의 게이트 라인 선택 데이터 G[m:0] (212)을 입력받아 디코딩하여 n 개의 게이트 라인 중 하나를 선택하기 위한 게이트 라인 선택 신호 (GD[1], GD[2], ..., 또는 GD[n]; 222)로 변환한다. 각각의 라인 디코더(220)는 n 개의 버스 라인을 통하여 게이트 라인선택 신호(222)를 대응되는 전압 레벨 변환부(230)에 출력한다.
선택부(210) 및 복수개의 라인 디코더(220)를 거친 게이트 라인 선택 신호(222)의 전압 레벨은 저전압으로 구동된다. 액정표시패널(미도시)의 게이트 라인(미도시)을 구동하기 위한 게이트 턴온 전원 전압(VGH)은 예를 들어 약 15 볼트 (또는 10.5 볼트 내지 20 볼트)의 고전압이 요구되며, 게이트 턴오프 전원 전압(VGOFF)은 예를 들어 약 -8 볼트(또는 -14 볼트 내지 -4 볼트)의 고전압이 요구된다. 따라서, 전압 레벨 변환부(230)에서 저전압 레벨의 게이트 라인 선택 신호를 고전압 레벨의 게이트 라인 구동 신호(234)로 변환한다.
전압 레벨 변환부(230)는 게이트 라인 수에 대응하는 n 개의 전압 레벨 쉬프터(232)로 이루어진다. 각각의 전압 레벨 쉬프터(232)는 게이트 턴온 전원 전압(VGH) 및 게이트 턴오프 전원 전압(VGOFF)을 입력받아 게이트 라인 선택 신호(222)를 입력받는다. 각각의 전압 레벨 쉬프터(232)는 상기 제3 및 제4 전원 전압(VDD,VSS)의 전압 레벨을 가지는 게이트 라인 선택 신호(222)의 전압 레벨을 상기 게이트 턴온 전원 전압(VGH) 및 게이트 턴오프 전원 전압(VGOFF) 레벨로 승압하여 게이트 라인 구동 신호(234)로 출력한다.
버퍼부(240)는 게이트 라인 수에 대응하는 n 개의 버퍼들(242)로 이루어진다. 각각의 버퍼(242)는 게이트 라인 구동 신호(234)를 입력받아 버퍼링한다. 각각의 버퍼(242)는 게이트 라인 구동 신호(234)를 반전시켜 최종 게이트 라인 구동 신호(GL1, GL2, ..., GLn; 244)를 출력한다. 상기 게이트 라인 구동 신호(244)는 n개의 게이트 라인으로 인가된다.
도 2는 도 1의 전압 레벨 쉬프터의 일례를 나타낸 회로도이고, 도 3은 도 2의 전압 레벨 쉬프터의 입출력 신호의 타이밍도이다.
도 2 및 도 3을 참조하면, 각각의 전압 레벨 쉬프터(232)는 제1 및 제2 전원 전압(VDD,VSS) 사이에서 스윙하는 i 번째 게이트 라인 선택 신호 GD[i], GD[i]와 반전된 위상을 가지는 GDB[i]를 입력받는다. 노드 N3을 통하여 게이트 턴온 전압 (VGH)과 스캔 라인 턴오프 전압(VOFF) 사이를 스윙하는 i 번째 게이트 라인 구동 신호 GLi'가 출력된다.
버퍼부(242)는 2개의 인버터로 이루어지며, i 번째 게이트 라인 구동 신호 GLi'를 입력받아 버퍼링하여 노드 N5를 통하여 i 번째 게이트 라인 구동 신호 GLi를 출력한다.
도 1의 선택부(210) 및 라인 디코더(220)는 저전압 영역에 형성되고, 전압 레벨 변환부(230) 및 버퍼부(240)는 고전압 영역에 형성된다. 저전압 영역에 형성되는 소자들은 설계시 적은 레이 아웃 면적을 차지하므로 전체적인 칩 사이즈에 크게 영향을 미치지 않는 반면, 고전압 영역에 형성되는 소자들은 설계시 많은 레이 아웃 면적을 차지하므로 전체적인 칩 사이즈에 큰 영향을 미친다.
종래 게이트 구동 회로는 게이트 라인의 개수만큼의 고전압용 전압 레벨 쉬프터가 요구된다. 전압 레벨 쉬프터를 구현하는 데에는 다수의 고전압용 트랜지스터가 사용되며, 고전압용 트랜지스터는 내압을 확보하기 위하여 레이 아웃 상의 면적이 상대적으로 크게 설계된다. 사용되는 전압 레벨 쉬프터의 개수가 많을수록 게이트 구동 회로가 차지하는 전체적인 면적이 증가한다.
특히, 게이트 라인의 수가 많은 경우, 고전압 영역에 형성된 전압 레벨 쉬프터의 개수가 많아지고 디자인 룰의 제한으로 인하여 칩 레이아웃 디자인상의 한계를 가져온다. 그 결과, 칩 면적 상의 손실이 증가하고 생산비용 및 생산성이 떨어진다.
따라서, 본 발명의 제1 목적은 일정한 클럭 신호에 동기되어 동작하는 복수의 레벨 쉬프터를 사용하는 회로에서 고전압 영역에 설계되는 레벨 쉬프터의 개수를 줄일 수 있는 프리 차지 회로를 제공하는 것이다.
본 발명의 제2 목적은 표시 장치의 스캔 구동 장치에 사용되는 전압 레벨 쉬프터의 개수를 줄일 수 있는 스캔 구동 장치 또는 스캔 구동 회로를 제공하는 것이다.
또한, 본 발명의 제3 목적은 스캔 구동 회로에 사용되는 전압 레벨 쉬프터의 개수를 줄일 수 있는 표시 장치를 제공하는 것이다.
본 발명의 제4 목적은 일정한 클럭 신호에 동기되어 동작하는 복수의 레벨 쉬프터를 사용하는 회로에서 고전압 영역에 설계되는 레벨 쉬프터의 개수를 줄일 수 있는 레벨 쉬프팅 방법을 제공하는 것이다.
또한, 본 발명의 제5 목적은 표시 장치의 스캔 구동 장치에 사용되는 전압 레벨 쉬프터의 개수를 줄일 수 있는 스캔 라인 구동 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 프리 차지 회로는 제1 전압 레벨을 가지는 제1 클럭에 동기되어 상기 제1 전압 레벨의 선택 신호의 전압을 출력 단자로 출력한다. 레벨 쉬프터는 풀다운부, 풀다운 구동부, 제1 충전부, 제1 방전부, 제2 충전부 및 제2 방전부를 포함한다. 풀다운부는 상기 선택 신호가 비액티브 상태인 경우 턴온되어 상기 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 상기 출력 단자로 제공한다. 풀다운 구동부는 상기 선택 신호가 비액티브 상태인 경우 턴온되어 상기 풀다운부를 턴온시키고, 상기 선택 신호가 액티브 상태인 경우 턴오프된다. 제1 충전부는 상기 선택 신호가 액티브 상태인 경우, 상기 제1 전압 레벨 보다 높은 제2 전압 레벨을 가지는 제2 전원 전압으로 상기 출력 단자를 충전시킨다. 제1 방전부는 상기 제1 클럭에 반전된 위상을 가지는 제2 클럭에 동기된 제2 전압 레벨의 제4 클럭의 비액티브 상태에 응답하여 턴온되어 상기 제3 전원 전압을 상기 출력 단자로 제공하고 상기 제1 충전부를 방전시킨다. 제2 충전부는 상기 선택 신호의 비액티브 상태에 응답하여 상기 제1 전압 레벨을 가지는 제3 전원 전압으로 충전된다. 제2 방전부는 상기 제1 클럭에 동기된 제2 전압 레벨의 제3 클럭의 액티브 상태에 응답하여 턴온되어 상기 풀다운부를 턴오프시키고 상기 제2 충전부를 방전시킨다.
또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 다른 측면에 따른 프리 차지 회로는 제1 커패시터, 제1 트랜지스터, 제2 커패시터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함한다. 제1 커패시터는 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제2 전원 전압을 일단을 통하여 제공받고 타단이 상기 출력 단자에 연결된다. 제1 트랜지스터는 제1 전류 전극이 상기 제2 전원 전압을 제공받고 제어 전극이 상기 제1 클럭에 반전된 위상을 가지는 제2 클럭에 동기되는 제4 클럭을 제공받고 제2 전류 전극이 상기 제1 커패시터의 타단에 결합된다. 제2 커패시터는 일단이 상기 제1 전압 레벨보다 낮은 기저 전압 레벨을 가 지는 제1 전원 전압을 제공받는다. 제2 트랜지스터는 제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제2 커패시터의 타단에 결합되고, 제2 전류 전극이 상기 출력 단자에 결합된다. 제3 트랜지스터는 제1 전류 전극이 상기 제1 전압 레벨을 가지는 제3 전원 전압을 제공받고, 제어 전극이 상기 선택 신호를 제공받고, 제2 전류 전극이 상기 제2 트랜지스터의 제어 전극 및 상기 제2 커패시터의 타단에 결합된다. 제4 트랜지스터는 제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제1 클럭에 동기되는 제3 클럭을 제공받고, 제2 전류 전극이 상기 제2 트랜지스터의 제어 전극 및 상기 제2 커패시터의 타단에 결합된다.
또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 프리 차지 회로는 선택 신호 입력 단자, 제1 전원 전압 입력 단자, 제2 전원 전압 입력 단자, 제3 전원 전압 입력 단자, 제3 클럭 입력 단자, 제4 클럭 입력 단자, 출력 단자, 제1 전류 경로, 출력 제어부 및 제2 전류 경로를 포함한다. 선택 신호 입력 단자는 상기 선택 신호를 입력받으며, 제1, 제2, 제3 전원 전압 입력 단자는 각각 상기 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압, 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제2 전원 전압, 상기 제1 전압 레벨을 가지는 제3 전원 전압을 입력받는다. 제3 클럭 입력 단자는 상기 제1 클럭에 동기되고 실질적으로 상기 제2 전압 레벨을 가지는 제3 클럭을 입력받고, 제4 클럭 입력 단자는 상기 제2 클럭에 동기되고 실질적으로 상기 제2 전압 레벨을 가지며 상기 제3 클럭에 반전된 위상을 가지는 제4 클럭을 입력받으며, 출력 단자는 상기 출력 신호를 출력한다. 제1 전류 경로는 상기 제2 전원 전압 입력 단자 및 상기 제4 클럭 입력 단자와 결합하고, 상기 선택 신호가 액티브 상태인 경우 상기 제4 클럭에 응답하여 상기 제2 전원 전압을 상기 출력 단자로 제공한다. 출력 제어부는 상기 제3 전원 전압 입력 단자, 상기 제1 전원 전압 입력 단자, 상기 제3 클럭 입력 단자 및 상기 선택 신호 입력 단자와 결합하고, 상기 선택 신호가 비액티브 상태인 경우 턴온되어 상기 제1 전원 전압을 상기 출력 신호로 제공하고, 상기 선택 신호가 액티브 상태이고 상기 제3 클럭이 비액티브 상태인 경우 턴오프된다. 제2 전류 경로는 상기 제2 전원 전압 입력 단자 및 상기 출력 단자 사이에 결합하고, 상기 선택 신호가 액티브 상태인 경우 상기 출력 단자를 상기 제2 전원 전압으로 유지시킨다.
또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 레벨 쉬프터는 공통 레벨 쉬프팅부와 복수의 프리 차지 회로들로 이루어진다. 공통 레벨 쉬프팅부는 상기 제1 클럭을 입력받아 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제3 클럭 및 상기 제3 클럭에 반전된 위상을 가지는 제2 전압 레벨의 제4 클럭으로 변환한다. 복수의 프리 차지 회로들은 상기 공통 레벨 쉬프팅부에 결합되고, 상기 복수의 선택 신호, 상기 제3 클럭 신호 및 상기 제4 클럭 신호를 이용하여 상기 제2 전압 레벨을 가지는 출력 신호를 순차적으로 생성하는 복수의 프리 차지 회로들로 이루어진다. 각각의 프리 차지 회로는 상기 제3 클럭, 상기 제4 클럭과 상기 복수의 선택 신호들 중 대응되는 선택 신호를 입력받고, 상기 대응되는 선택 신호의 비액티브 상태에 응답하여 상기 대응되는 제2 전압 레벨 의 출력 신호를 출력 단자를 통하여 제공한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 표시 장치의 복수의 스캔 라인을 구동하기 위한 스캔 구동 장치는 스캔 라인 선택부, 공통 레벨 쉬프팅부 및 복수의 프리 차지 회로들을 포함한다. 스캔 라인 선택부는 상기 복수의 스캔 라인을 선택하기 위한 제1 전압 레벨의 복수의 스캔 라인 선택 신호를 제공한다. 공통 레벨 쉬프팅부는 상기 제1 전압 레벨을 가지는 제1 클럭을 이용하여 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제3 클럭 및 상기 제3 클럭에 반전된 위상을 가지는 제4 클럭으로 변환한다. 복수의 프리 차지 회로들은 상기 스캔 라인 선택부 및 상기 공통 레벨 쉬프팅부에 결합되어 상기 복수의 스캔 라인들 중 대응되는 스캔 라인을 구동하기 위한 상기 제2 전압 레벨의 스캔 라인 구동 신호를 순차적으로 생성하여 제공한다. 각각의 프리 차지 회로는 상기 제3 클럭, 상기 제4 클럭과 상기 복수의 스캔 라인 선택 신호들 중 대응되는 스캔 라인 선택 신호를 입력받고, 상기 대응되는 스캔 라인 선택 신호의 비액티브 상태에 응답하여 상기 제2 전압 레벨의 대응되는 스캔 라인 구동 신호를 출력 단자를 통하여 제공한다.
또한, 본 발명의 제4 목적을 달성하기 위한 본 발명의 일측면에 따른 레벨 쉬프팅 방법은 먼저, 제1 전압 레벨의 제1 클럭 및 상기 제1 클럭에 반전된 위상을 가진 제2 클럭을 각각 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제3 클럭 및 상기 제3 클럭에 반전된 위상을 가지는 제2 전압 레벨의 제4 클럭으로 변환하고, 복수의 제1 전압 레벨의 선택 신호를 생성한다. 상기 복수의 선택 신호들 중 대응되는 선택 신호의 비액티브 상태인 경우 상기 제2 전압 레벨의 복수의 출력 신호를 생성하고, 상기 복수의 출력 신호를 순차적으로 출력한다.
또한, 본 발명의 제4 목적을 달성하기 위한 본 발명의 일측면에 따른 스캔 라인 구동 방법은 먼저, 상기 제1 전압 레벨의 제1 클럭 및 상기 제1 클럭에 반전된 위상을 가진 제2 클럭을 각각 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제3 클럭 및 상기 제3 클럭에 반전된 위상을 가지는 제2 전압 레벨의 제4 클럭으로 변환하고, 복수의 스캔 라인을 선택하기 위한 제1 전압 레벨의 복수의 스캔 라인 선택 신호를 생성한다. 상기 복수의 스캔 라인 선택 신호들 중 대응되는 스캔 라인 선택 신호의 비액티브 상태에 응답하여 상기 제2 전압 레벨의 복수의 스캔 라인 구동 신호를 생성하고, 상기 복수의 스캔 라인 구동 신호를 순차적으로 출력한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 다른 측면에 따른 스캔 구동 회로는 라인 디코더 및 프리 차지 회로를 포함한다. 라인 디코더는 스캔 라인 선택 데이터를 디코딩하여 스캔 라인 선택 신호를 생성한다. 프리 차지 회로는 표시 장치의 복수의 스캔 라인중 하나의 스캔 라인을 활성화시키기 전에 프리 차지 제어 신호에 응답하여 스캔 라인 턴온 전압을 프리 차지시킨다. 상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인 선택 신호에 응답하여 상기 스캔 라인이 활성화된 경우에 방전되고, 상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인이 상기 스캔 라인 선택 신호에 응답하여 비활성화된 경우에 유지된다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 스캔 구동 회로는 반도체 집적회로로 이루어지며, 복수의 스캔 구동 회로들 및 공통 레벨 쉬프터 회로를 포함한다. 복수의 스캔 구동 회로들은 표시 장치의 복수의 스캔 라인들 중 해당 스캔 라인을 구동한다. 공통 레벨 쉬프터 회로는 상기 스캔 구동 회로들을 위한 프리 차지 제어 신호를 발생시킨다. 상기 각 스캔 구동 회로는 라인 디코더 및 프리 차지 회로를 포함한다. 라인 디코더는 스캔 라인 선택 데이터를 디코딩하여 스캔 라인 선택 신호를 생성한다. 프리 차지 회로는 표시 장치의 복수의 스캔 라인중 하나의 스캔 라인을 활성화시키기 전에 프리 차지 제어 신호에 응답하여 스캔 라인 턴온 전압을 프리 차지시킨다. 상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인 선택 신호에 응답하여 상기 스캔 라인이 활성화된 경우에 방전되고, 상기 프리 차지된 스캔 라인 턴온 전압은 상기 스캔 라인이 상기 스캔 라인 선택 신호에 응답하여 비활성화된 경우에 유지된다.
또한, 본 발명의 제3 목적을 달성하기 위한 본 발명의 일측면에 따른 표시 장치는 표시 패널, 데이터 구동부, 복수의 스캔 구동 회로들 및 공통 레벨 쉬프터 회로를 포함한다. 표시 패널은 게이트 전극을 통하여 복수의 스캔 라인들과 결합되고 소오스 전극을 통하여 복수의 데이터 라인들과 결합되는 복수의 박막 트랜지스터들을 가진다. 데이터 구동부는 상기 데이터 라인을 구동하여 이미지를 상기 액정 표시 패널로 디스플레이한다. 복수의 스캔 구동 회로들은 상기 복수의 스캔 라인들 중 해당 스캔 라인을 구동한다. 공통 레벨 쉬프터 회로는 상기 스캔 구동 회로들을 위한 프리 차지 제어 신호를 발생시킨다. 각 스캔 구동 회로는 상기 라인 디코더 및 상기 프리 차지 회로를 포함한다.
또한, 본 발명의 제3 목적을 달성하기 위한 본 발명의 다른 측면에 따른 표시 장치는 신호 제어부, 데이터 구동부, 스캔 구동부 및 공통 레벨 쉬프터 회로를 포함한다. 신호 제어부는 데이터 제어 신호들과 스캔 제어 신호들을 생성한다. 데이터 구동부는 상기 표시 패널에 이미지를 디스플레이하기 위하여 상기 데이터 제어 신호들에 응답하여 표시 패널의 데이터 라인들을 구동한다. 스캔 구동부는 상기 스캔 제어 신호들에 응답하여 상기 표시 패널의 복수의 스캔 라인들 중 해당 스캔 라인을 구동하는 스캔 구동 회로들을 포함한다. 공통 레벨 쉬프터 회로는 상기 스캔 구동 회로들을 위한 프리 차지 제어 신호를 발생시킨다. 각 스캔 구동 회로는 상기 라인 디코더 및 상기 프리 차지 회로를 포함한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 스캔 구동 장치는 라인 디코더, 공통 레벨 쉬프터 및 프리 차지 회로를 포함한다. 라인 디코더는 tm캔 라인 선택 데이터를 디코딩하여 스캔 라인 선택 신호를 생성하고, 공통 레벨 쉬프터는 프리 차지 제어 신호를 생성한다. 프리 차지 회로는 상기 프리 차지 제어 신호 및 상기 스캔 라인 선택 신호에 응답하여 표시 장치의 복수의 스캔 라인들을 구동하기 위한 스캔 라닝 구동 신호를 생성한다.
또한, 본 발명의 제4 목적을 달성하기 위한 본 발명의 다른 측면에 따른 스캔 라인 구동 방법은 먼저, 스캔 라인 선택 데이터를 디코딩하여 스캔 라인 선택 신호를 생성한 후, 표시 장치의 복수의 스캔 라인중 하나의 스캔 라인을 활성화시키기 전에 프리 차지 제어 신호에 응답하여 스캔 라인 턴온 전압을 프리 차지시킨다. 상기 스캔 라인 선택 신호에 응답하여 상기 스캔 라인이 활성화된 경우에 상 기 프리 차지된 스캔 라인 턴온 전압을 방전시킨다. 상기 스캔 라인이 상기 스캔 라인 선택 신호에 응답하여 비활성화된 경우에 상기 프리 차지된 스캔 라인 턴온 전압을 유지시킨다.
본 발명의 스캔 구동 장치는 액정표시장치, 예를 들어 TFT 액정표시장치, 유기 전계 발광 표시 장치(Eectroluminescent display device) 및 플라스마 디스플레이 장치(PDP, Plasma Display Device)의 스캔 구동 회로에 적용할 수 있다.
또한, 본 발명의 스캔 구동 장치는 일정한 클럭 신호에 동기되어 동작하는 복수의 레벨 쉬프터를 사용하는 회로에 적용할 수 있다.
이러한 레벨 쉬프터 및 이를 이용한 스캔 구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법에 따르면, 표시장치의 스캔 구동 회로에서 고전압 영역에 설계되는 큰 면적을 차지하는 레벨 쉬프터의 트랜지스터들의 개수를 감소시켜 스캔 라인 구동회로의 칩 면적을 크게 감소시킬 수 있다.
특히, 표시 장치-예를 들어, 액정표시장치-의 디스플레이 화면이 대형화됨에 따라 큰 면적을 차지하는 레벨 쉬프터의 트랜지스터들의 개수 감소 효과가 현저하므로 스캔 구동 장치의 전체 칩 사이즈를 효과적으로 줄일 수 있다. 예를 들어, 종래 12개의 트랜지스터를 사용하던 레벨 쉬프터(도 2참조) 대신 본 발명의 프리 차지 회로(도 8 참조)를 적용할 경우 4개의 트랜지스터 및 2개의 커패시터를 사용하므로 전체적으로 고전압 영역의 트랜지스터의 개수가 1/2로 감소된다.
이하, 트랜지스터의 제어 전극은 예를 들어 게이트 전극을 나타내고, 트랜지 스터의 제1 전류 전극은 트랜지스터의 소오스 전극(또는 드레인 전극)을 나타내고, 트랜지스터의 제2 전류 전극은 트랜지스터의 드레인 전극(또는 소오스 전극)을 나타낸다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 4는 액정 표시 패널을 구동하기 위한 구동 회로를 포함하는 액정 표시 장치를 블록도이다.
도 4를 참조하면, 액정표시패널을 구동하기 위한 구동 회로는 스캔 구동부(scan driver; 400), 데이터 구동부(data driver; 460) 및 신호 제어부(450)를 포함한다.
액정표시패널(470)에는 제1 방향으로 연장된 n 개의 스캔 라인(GL1, GL2, GL3, ..., GLn), 상기 제1 방향과 실질적으로 직교하는 제2 방향으로 연장된 n' 개의 데이터 라인(DL1, DL2, DL3, ..., DLn') 및 매트릭스 형태로 배열된 복수의 화소(pixel)들로 이루어진다. 각각의 화소(pixel)는 상기 스캔 라인과 게이트 전극을 통하여 연결되고 상기 데이터 라인과 소스 전극을 통하여 연결된 박막트랜지스터(Thin Film Transistor, TFT; 480) 및 상기 박막 트랜지스터(480)에 연결된 화소 전극(도시하지 않음)으로 이루어진다.
데이터 구동부(460)는 액정 표시 패널(470)으로 이미지를 디스플레이하기 위하여 데이터 라인을 통하여 아날로그 영상 신호 또는 아날로그 계조 전압 신호를 액정 표시 패널(470)의 각각의 화소의 박막 트랜지스터(480)에 제공한다.
신호 제어부(450)는 스캔 구동부(400)와 데이터 구동부(460)를 제어한다. 구체적으로, 신호 제어부(450)는 외부 정보 처리 장치로부터 RGB 데이터, 수직 동기 신호(vertical synchronizing signal, Vsync), 수평 동기 신호(horizontal synchronizing signal, Hsync), 메인 클록 신호(main clock signal, CLK) 및 데이터 인에이블 신호(data enable signal, DE) 등을 입력받고, 스캔 구동부(400) 및 데이터 구동부(460)를 제어하기 위한 스캔 제어 신호 및 데이터 제어 신호를 출력한다.
신호 제어부(450)는 비디오 신호에 포함된 RGB 데이터를 컨버팅하여 R'G'B' 데이터를 발생시켜 데이터 제어 신호와 함께 데이터 구동회로(300)로 출력한다. 데이터 제어 신호는 예를 들어, 첫 번째 데이터 라인으로부터 마지막 데이터 라인까지 아날로그 계조 전압의 입력 개시를 지시하는 수평 동기 시작 신호(horizontal synchronization start signal), 각 데이터 라인에 아날로그 계조 전압의 인가를 지시하는 로드 신호(load signal) 및 데이터 클럭 신호(data clock signal) 등을 포함한다.
또한, 신호 제어부(110)는 스캔 제어 신호를 스캔 구동부(400)로 출력한다. 스캔 제어 신호는 스캔 라인 구동 신호의 액티브 구간인 게이트 턴온 신호의 출력 시작을 지시하는 수직 동기 개시 신호(vertical synchronization start signal, STV), 게이트 턴온 신호의 출력 시기를 제어하는 게이트 클록 신호(gate clock signal, CPV), 게이트 턴온 신호의 펄스 폭을 제어하여 연속하여 게이트 턴온 신호를 인가하기 위한 게이트 온 인에이블 신호(gate on enable signal, OE) 등을 포함 한다.
스캔 구동 회로(400)는 액정표시패널(470)에 스캔 라인 턴온 전압(또는 제2 전원 전압; VGH)을 제공한다. 구체적으로, 스캔 구동부(400)는 스캔 라인 턴오프 전압(또는 제1 전원 전압; VGOFF), 제3 전원 전압(VDD), 제4 전원 전압(VSS), 스캔 라인 턴온 전압(VGH) 및 액정표시패널(470)의 공통 전극으로 인가되는 공통 전압(Vcom)을 입력받고, n 개의 스캔 라인(GL1 ~ GLn)에 순차적으로 스캔 라인 구동 신호(GL1, GL2, ..., GLn )를 출력한다. 즉, 스캔 구동부(400)는 첫 번째 스캔 라인(GL1)부터 순차적으로 증가되면서 마지막 스캔 라인(GLn)까지 상기 스캔 라인 구동 신호를 인가한다.
이때, 해당 스캔 라인에 상기 스캔 라인 턴온 전압(VGH)이 인가되면, 데이터 구동부(460)는 상기 n'개의 데이터 라인(DL1 ~ DLn')에 상기 아날로그 영상 신호를 한꺼번에 출력한다. 해당 스캔 라인에 전기적으로 연결된 박막 트랜지스터(480)들은 상기 n' 개의 데이터 라인(DL1 ~ DLn')으로부터 출력된 상기 아날로그 영상 신호와 해당 스캔 라인에 인가된 상기 스캔 구동 신호에 의해서 구동된다.
도 5는 도 4의 스캔 구동 장치의 일례를 나타낸 블록도이고, 도 6은 도 4의 스캔 구동 장치의 다른 예를 나타낸 블록도이다.
도 5를 참조하면, 스캔 구동부(400)는 스캔 라인 선택부(422), 공통 레벨 쉬프팅부(420), 프리 차지부(410) 및 버퍼부(430)로 이루어진다.
스캔 라인 선택부(422)는 n(n은 2이상의 자연수) 개의 스캔 라인을 선택하기 위한 n 스캔 라인 선택 신호를 제공한다. 예를 들어, 스캔 라인 선택부(422)는 m * n 디코더(도시하지 않음)로 구현될 수도 있고, 도 6에 도시된 바와 같이 n 개의 라인 디코더(422a)로 구현될 수도 있다.
m*n 디코더는 n 개의 스캔 라인들 중 어느 스캔 라인을 선택할지를 결정하기 위한 m 비트의 스캔 라인 선택 데이터 G[m:0] (212)을 입력받아 디코딩하고, n 개의 스캔 라인 선택 신호(또는 선택 신호; GDB[1], GDB[2], ..., GDB[n]; 424)로 변환한 후, n 개의 버스 라인을 통하여 n 개의 스캔 라인 선택 신호(424)를 프리 차지부(410)에 출력한다.
디코더는 스캔 라인 선택 데이터 G[m:0](212)의 값에 따라서 현재 선택되어 턴온되어야 할 스캔 라인에 대한 스캔 라인 선택 신호(GDB)가 비액티브 상태가 되도록 하고, 현재 선택되지 않아 턴오프 되어야 할 스캔 라인에 대한 스캔 라인 선택 신호(GDB)는 액티브 상태가 되도록 한다.
도 6에 도시된 바와 같이, i 번째 라인 디코더(422a)는 m 비트의 스캔 라인 선택 데이터 G[m:0] (212)을 입력받아 대응하는 i 번째 스캔 라인 선택 신호 (GDB[i])를 i 번째 프리 차지 회로(410-i)로 출력한다.
모든 채널에 공통으로 사용되는 공통 레벨 쉬프팅부(420)는 제1 전압 레벨을 가지는, 즉 저전압 영역에서 스윙(VDD-VSS)하는, 제1 클럭(PREC) 및 제2 클럭(PRECB)을 상기 제1 전압 레벨 보다 높은 제2 전압 레벨을 가지는, 즉 고전압 영역에서 스 윙(VGH-VGOFF)하는, 제3 및 제4 클럭(PRECH, PRECHB)으로 변환한다. 제2 클럭(PRECB)은 제1 클럭(PREC)에 반전된 위상을 가지며 저전압 영역에서 스윙하며, 제4 클럭(PRECHB)은 제3 클럭(PRECH)에 반전된 위상을 가지며 고전압 영역에서 스윙한다.
여기서, 제1 또는 제2 클럭은 저전압 영역에서 스윙하는 프리 차지 제어 신호이고, 제3 또는 제4 클럭은 고전압 영역에서 스윙하는 프리 차지 제어 신호이다.
공통 레벨 쉬프팅부(420)는 스캔 라인 턴온 전압(VGH) 및 스캔 라인 턴오프 전압(VGOFF)을 제공받고, 제2 전원 전압(VDD)과 제4 전원 전압(VSS) 사이를 스윙하는 저전압 레벨의 제1 클럭(PREC)을 입력받아 스캔 라인 턴온 전압(VGH)과 스캔 라인 턴오프 전압(VGOFF) 사이를 스윙하는 고전압 레벨의 제3 클럭(PRECH) 및 제4 클럭(PRECHB)을 출력한다.
여기서, 예를 들어, 제3 전원 전압(VDD)은 약 1.8 볼트 내지 약 5.5 볼트의 저전압을 가지고, 제4 전원 전압(VSS)은 접지 전압이며, 스캔 라인 턴온 전압(VGH)은 약 15 볼트 (또는 10.5 볼트 내지 20 볼트)의 고전압을 가지며, 스캔 라인 턴오프 전압(VGOFF)은 약 -8 볼트(또는 -14 볼트 내지 -4 볼트)가 될 수 있다.
제3 클럭(PRECH) 및 제4 클럭(PRECHB)은 각각의 프리 차지 회로(410-1, 410-2, ..., 410-n)로 제공된다.
프리 차지부(410)는 스캔 라인 수에 상응하는 n 개의 프리 차지 회로(410-1, 410-2, ..., 410-n)로 이루어진다. 각각의 프리 차지 회로(410-1, 410-2, ..., 410-n)는 제3 클럭(PRECH), 제4 클럭(PRECHB) 및 스캔 라인 선택 신호 (또는 선택 신호 GDB)를 입력받는다. 즉, i 번째 프리 차지 회로(410-i)는 제3 클럭(PRECH), 제4 클럭(PRECHB) 및 i 번째 스캔 라인 선택 신호 (GDB[i])를 입력받아 제3 및 제4 클럭(PREC, PRECHB)에 응답하여 i 번째 스캔 라인을 구동하기 위한 스캔 라인 구동 신호(또는 출력 신호)를 제공한다. i 번째 프리 차지 회로(410-i)의 출력 신호는 i 번째 버퍼(430-i)를 거쳐 반전되어 i 번째 스캔 라인을 구동하기 위한 GLi가 출력된다.
즉, 프리 차지부가 스캔 라인 턴온 전압(VGH)을 출력하면, 대응하는 버퍼(430)의 출력은 스캔 라인 턴오프 전압(VGOFF)을 가진다. 프리 차지부는 스캔 라인 선택 신호(GDB)가 액티브 상태, 예를 들어 하이 상태, 일 경우에는 스캔 라인 턴온 전압(VGH)을 출력하며, 대응하는 버퍼(430)는 스캔 라인 턴오프 전압(VGOFF)을 대응하는 스캔 라인으로 출력한다. 또한, 프리 차지부는 스캔 라인 선택 신호(GDB)가 비액티브 상태, 예를 들어 로우 상태, 일 경우에는 스캔 라인 턴오프 전압(VGOFF)을 출력하며, 대응하는 버퍼(430)는 스캔 라인 턴온 전압(VGH)을 대응하는 스캔 라인으로 출력한다.
버퍼부(430)는 스캔 라인 수에 대응하는 n 개의 버퍼들(430-1, 430-2, ..., 430-n)로 이루어진다. 버퍼(430)는 비교적 부하(load)가 큰 스캔 라인을 구동하기 위해 프리 차지부(410)의 출력을 반전시켜 버퍼링(buffering) 하는 역할을 한다. 각각의 버퍼들(430-1, 430-2, ..., 430-n)은 프리 차지부(410)의 출력 신호를 입력받아 버퍼링하여 대응되는 스캔 라인을 구동하기 위한 신호들 GL1, GL2, ..., GLn을 대응되는 스캔 라인으로 인가한다.
도 7은 도 5의 공통 레벨 쉬프팅부의 구체적인 회로도이다.
도 7을 참조하면, 공통 레벨 쉬프팅부(420)는 제1단 전압 레벨 변환부(421), 제2단 전압 레벨 변환부(423) 및 버퍼부(425)를 포함한다.
제1단 전압 레벨 변환부(421)는 제1 내지 제4 PMOS 트랜지스터(PT1, PT2, PT3, PT4), 제1 및 제2 NMOS 트랜지스터 (NT1, NT2)로 이루어진다.
제1 및 제2 PMOS 트랜지스터(PT1, PT2)는 소오스를 통하여 스캔 라인 턴온 전압(VGH)을 입력받는다. 제3 PMOS 트랜지스터(PT3)는 소오스가 제1 PMOS 트랜지스터(PT1)의 드레인에 연결되고, 게이트와 드레인은 공통 결합되며, 드레인은 제2 PMOS 트랜지스터(PT2)의 게이트에 결합된다. 제4 PMOS 트랜지스터(PT4)는 소오스가 제2 PMOS 트랜지스터(PT2)의 드레인에 연결되고, 게이트와 드레인은 공통 결합되며, 드레인은 제1 PMOS 트랜지스터(PT1)의 게이트에 결합된다.
제1 NMOS 트랜지스터(NT1)는 소오스를 통하여 제1 클럭(PREC)을 입력받고, 드레인이 제3 PMOS 트랜지스터(PT3)의 드레인에 연결된다. 제2 NMOS 트랜지스터(NT2)는 소오스를 통하여 위상 반전된 제2 클럭(PRECB)을 입력받고, 소오스가 제1 NMOS 트랜지스터(NT1)의 게이트에 연결되고, 드레인이 제4 PMOS 트랜지스터(PT4)의 드레인에 연결되며, 게이트는 제1 NMOS 트랜지스터(NT1)의 소오스에 연결된다.
제2단 전압 레벨 변환부(423)는 제5 및 제6 PMOS 트랜지스터(PT5, PT6), 제3 내지 제6 NMOS 트랜지스터 (NT3, NT4, NT5, NT6)로 이루어진다.
제5 및 제6 PMOS 트랜지스터(PT5, PT6)는 소오스를 통하여 스캔 라인 턴온 전압(VGH)을 제공받는다.
제3 NMOS 트랜지스터(NT3)는 드레인이 노드 N3을 통하여 제5 PMOS 트랜지스터(PT5)의 드레인에 연결되며, 게이트와 드레인이 공통 결합된다. 제4 NMOS 트랜지스터(NT4)는 드레인이 제6 PMOS 트랜지스터(PT6)의 드레인에 연결되며, 게이트와 드레인은 공통 결합된다. 제5 NMOS 트랜지스터(NT5)는 드레인이 제3 NMOS 트랜지스터(NT3)의 소오스에 연결되고, 게이트는 제4 NMOS 트랜지스터(NT4)의 드레인에 연결되며, 소오스를 통하여 스캔 라인 턴오프 전압(VGOFF)을 제공받는다. 제6 NMOS 트랜지스터(NT6)는 드레인이 제4 NMOS 트랜지스터(NT4)의 소오스에 연결되고, 게이트는 제3 NMOS 트랜지스터(NT3)의 드레인에 연결되며, 소오스를 통하여 스캔 라인 턴오프 전압(VGOFF)을 제공받는다.
버퍼부(425)는 제7 PMOS 트랜지스터(PT7) 및 제7 NMOS 트랜지스터 (NT7)로 이루어진 제1 인버터와 제8 PMOS 트랜지스터(PT8) 및 제8 NMOS 트랜지스터 (NT8)로 이루어진 제2 인버터로 이루어진다.
제7 및 제 8 PMOS 트랜지스터(PT7, PT8)는 소오스를 통하여 스캔 라인 턴온 전압(VGH)을 제공받는다. 제7 NMOS 트랜지스터(NT7)는 게이트가 노드 N3을 통하여 제5 PMOS 트랜지스터(PT5)의 드레인에 연결되며, 드레인은 제7 PMOS 트랜지스터(PT7)의 드레인에 결합되고, 소오스를 통하여 스캔 라인 턴오프 전압(VGOFF)을 제공받는다. 제8 NMOS 트랜지스터(NT8)는 게이트가 노드 N4를 통하여 제7 PMOS 트랜지스터(PT7)의 드레인에 연결되며, 드레인은 제8 PMOS 트랜지스터(PT8)의 드레인에 결합되고, 소오스를 통하여 스캔 라인 턴오프 전압(VGOFF)을 입력받는다.
공통 레벨 쉬프팅부(420)는 제3 전원 전압(VDD)과 제4 전원 전압(VSS) 사이를 스윙하는 제1 및 제2 클럭(PREC, PRECB)을 입력받아 이에 동기하여 스캔 라인 턴온 전압(VGH)과 스캔 라인 턴오프 전압(VGOFF) 사이를 스윙하는 고전압 레벨의 출력 신호를 노드 N3을 통하여 제공한다.
버퍼부(425)는 2개의 인버터로 구성되어 제2단 전압 레벨 변환부(423)의 출력 신호를 입력받아 버퍼링하여 스캔 라인 턴온 전압(VGH)과 스캔 라인 턴오프 전압(VGOFF) 사이를 스윙하는 고전압 레벨의 제3 클럭(PRECH)을 노드 N5를 통하여 출력하고, 스캔 라인 턴온 전압(VGH)과 스캔 라인 턴오프 전압(VGOFF) 사이를 스윙하는 고전압 레벨의 제4 클럭(PRECHB)을 노드 N4를 통하여 출력한다.
논리 하이 레벨의 제1 클럭(PREC)이 입력되면, PRECB는 논리 로우 레벨을 가지며, 버퍼(425)의 노드 N5를 통하여 실질적인 스캔 라인 턴온 전압(VGH)을 제3 클럭(PRECH)으로서 출력한다. 이때, 제4 클럭(PRECHB)은 스캔 라인 턴오프 전압 (VGOFF) 레벨의 논리 로우 레벨을 가진다.
논리 로우 레벨의 제1 클럭(PREC)이 입력되면, 제2 클럭(PRECB)은 논리 하이 레벨을 가지며, 버퍼(425)의 노드 N5를 통하여 실질적인 스캔 라인 턴오프 전압(VGOFF)을 제3 클럭(PRECH)으로서 출력한다. 이때, 제4 클럭(PRECHB)은 논리 하이 레벨을 가진다.
<제1 실시예>
도 8은 도 5의 프리 차지 회로의 제1 실시예를 나타내며, 도 9는 도 5의 스캔 구동 장치의 입출력 신호의 타이밍도를 나타낸다.
도 8을 참조하면, 각각의 프리 차지 회로(410-i)는 제1 충전부(411a 또는 411b), 제1 방전부(412), 풀다운부(416), 풀다운 구동부(418), 제2 충전부(419a 또는 419b) 및 제2 방전부(414)를 포함한다.
본 발명의 제1 실시예에 따른 각각의 프리 차지 회로(410-i)는 일종의 프리 차지 회로로서, 4개의 트랜지스터와 2개의 프리 차지 커패시터로 이루어진 간단한 회로로 구성된다.
각각의 프리 차지 회로(410-i)는 고전압 레벨인 스캔 라인 턴온 전압(VGH), 스캔 라인 턴오프 전압(VGOFF), 저전압 레벨인 제3 전원 전압(VDD), 제4 전원 전압(VSS), 고전압 레벨의 제3 클럭(PRECH), 고전압 레벨의 제4 클럭(PRECHB) 및 저전압 레벨의 스캔 라인 선택 신호(GDB)를 제공받는다.
제1 충전부는 본 발명의 제1 실시예에 따르면 제1 프리 차지 커패시터(또는 제1 커패시터; C1)로 이루어진다. 제1 프리 차지 커패시터(C1)는 일단을 통하여 고전압 레벨인 스캔 라인 턴온 전압(VGH)을 제공받는다.
제1 방전부(412)는 예를 들어, 제1 PMOS 트랜지스터(MP1)로 이루어진다. 제1 PMOS 트랜지스터(MP1)의 소오스는 스캔 라인 턴온 전압(VGH)을 제공받고, 게이트는 제4 클럭(PRECHB)을 제어 신호로 입력받으며, 드레인은 제1 프리차지 커패시터(C1)의 타단에 접속된다.
풀다운부(416)는 예를 들어, 제1 NMOS 트랜지스터(MN1)로 이루어진다. 제1 NMOS 트랜지스터(MN1)의 드레인은 제1 프리 차지 커패시터(C1)의 타단에 접속되고, 소오스는 스캔 라인 턴오프 전압(VGOFF)에 접속된다.
풀다운 구동부(418)는 예를 들어, 제2 PMOS 트랜지스터(MP2)로 이루어진다. 제2 PMOS 트랜지스터(MP2)의 소오스는 제3 전원 전압(VDD)을 제공받고, 게이트는 스캔 라인 선택 신호(GDB[i])를 제어 신호로 입력받고, 드레인은 노드 A를 통하여 제2 프리 차지 커패시터(C2)의 일단에 접속된다.
제2 충전부는 본 발명의 제1 실시예에 따르면 제2 프리차지 커패시터(또는 제2 커패시터, C2; 419a)로 이루어진다. 제2 프리차지 커패시터(C2)의 타단은 스캔 라인 턴오프 전압(VGOFF)을 제공받는다.
제2 방전부(414)는 예를 들어, 제2 NMOS 트랜지스터(NM2)로 이루어진다. 제2 NMOS 트랜지스터(NM2)의 드레인은 제2 프리차지 커패시터(C2)의 일단에 접속되고, 게이트는 제4 클럭(PRECHB)을 제어 신호로 입력받으며, 소오스는 스캔 라인 턴오프 전압(VGOFF)을 제공받는다. 제4 클럭(PRECHB)은 제3 클럭(PRECH)에 대해 반전된 위상을 가진다.
i 번째 프리 차지 회로(410-i)는 출력 노드 B를 통하여 i 번째 버퍼(430-i)에 연결된다.
버퍼(430-i)는 예를 들어, 제3 PMOS 트랜지스터(MP3)와 제3 NMOS 트랜지스터(NM3)로 구성된 인버터로 이루어진다.
제1 방전부(412)는 제4 클럭(PRECHB)에 응답하여 스캔 라인 턴온 전압(VGH)을 출력 노드 B에 제공하며, 제1 충전부를 방전시킨다.
여기서, 제1 방전부(412)는 상기 스캔 라인 선택 신호(GDB[i])가 액티브 상태인 경우 상기 제4 클럭(PRECHB)에 응답하여 스캔 라인 턴온 전압(VGH)을 출력 노드 B에 제공하는 제1 전류 경로를 형성한다.
제1 충전부는 스캔 라인 선택 신호(GDB[i])가 액티브 상태- 예를 들어 하이 레벨 전압-인 경우, 스캔 라인 턴온 전압(VGH)으로 출력 단자 B를 충전시킨다. 제1 프리 차지 커패시터(C1)는 스캔 라인 턴온 전압(VGH)을 제공받아 스캔 라인 턴온 전압(VGH)으로 프리 차지(pre-charging) 된다.
여기서, 제1 충전부는 스캔 라인 선택 신호(GDB[i])가 액티브 상태인 경우 출력 노드 B를 스캔 라인 턴온 전압(VGH)으로 유지시키는 제2 전류 경로를 형성한다.
풀다운부(416)가 턴온된 경우 출력 노드 B는 방전되어 스캔 라인 턴오프 전압(VGOFF)으로 떨어진다. 제1 프리 차지 커패시터(C1)는 제1 방전부(414) 및 풀다운부(416)가 턴오프된 경우에 노드 B를 프리 차지된 스캔 라인 턴온 전압(VGH) 레벨로 유지시킨다.
풀다운부(416)는 스캔 라인 선택 신호(GDB[i])의 비액티브 상태- 예를 들어 로우 레벨 전압-에 응답하여 풀다운 구동부(418)가 턴온되면 턴온되어 노드 B에 스캔 라인 턴오프 전압(VGOFF)을 제공한다.
풀다운 구동부(418)는 스캔 라인 선택 신호(GDB[i])의 비액티브 상태에 응답하여 턴온되어 풀다운부(416)를 턴온시키고 제2 프리 차지 커패시터(C2)를 제3 전원 전압(VDD)으로 충전시키며, 스캔 라인 선택 신호(GDB[i])의 액티브 상태-예를 들어 논리 하이 레벨의 전압-에 응답하여 턴오프된다.
제2 충전부는 제3 클럭(PRECH)의 액티브 상태에 응답하여 스캔 라인 턴오프 전압(VGOFF)으로 충전되고, 스캔 라인 선택 신호(GDB[i])의 비액티브 상태에 응답하여 상기 제3 전원 전압(VDD)으로 충전된다. 구체적으로, 제2 프리 차지 커패시터(C2)는 제3 클럭(PRECH)의 액티브 상태에 응답하여 스캔 라인 턴오프 전압(VGOFF)으 로 프리 차지되고, 스캔 라인 선택 신호(GDB[i])의 비액티브 상태에 응답하여 제3 전원 전압(VDD)으로 충전되며, 제2 방전부(414) 및 풀다운 구동부(418)가 턴오프된 경우에 노드 A를 프리 차지된 스캔 라인 턴오프 전압(VGOFF) 레벨로 유지시킨다.
제2 방전부(414)는 제3 클럭(PRECH)의 액티브 상태-예를 들어 논리 하이 레벨 전압-에 응답하여 턴온되어 제2 프리 차지 커패시터(C2)를 방전시켜 스캔 라인 턴오프 전압(VGOFF)으로 프리 차지시키고 풀다운부(416)를 턴오프시킨다.
여기서, 풀다운부(416), 풀다운 구동부(418), 제2 충전부 및 제2 방전부(414)는 출력 제어부를 이룬다. 출력 제어부는 스캔 라인 선택 신호(GDB[i])가 비액티브 상태인 경우 턴온되어 스캔 라인 턴오프 전압(VGOFF)을 출력 노드 B로 제공하고, 스캔 라인 선택 신호(GDB[i])가 액티브 상태이고 제3 클럭(PRECH)이 비액티브 상태인 경우 턴오프된다.
이하, 도 8 및 도 9를 참조하여 본 발명의 바람직한 제1 실시예에 따른 프리 차지 회로(410-i)의 동작을 설명한다.
먼저, 스캔 라인 구동 신호 GL1, GL2, ..., GLn의 액티브 구간이 중첩되지 않는 프리 차지 구간(pre-charging phase, 도 9의 T1 구간)에서는 스캔 라인 선택 신호(GDB)는 논리 하이 레벨의 제3 전원 전압(VDD)을 가진다. 제3 클럭(PRECH) 및 제4 클럭(PRECHB)에 각각 스캔 라인 턴온 전압(VGH) 및 스캔 라인 턴오프 전압(VGOFF)이 입력되면, 프리 차지 구간(pre-charging phase)이 시작된다.
이 경우 트랜지스터 도 8의 MP1 및 트랜지스터 MN2는 모두 턴온되고, 트랜지스터 MP2 및 MN1은 모두 턴오프되므로, 노드 A는 실질적으로 스캔 라인 턴오프 전압(VGOFF)을 가지고, 노드 B는 스캔 라인 턴온 전압(VGH)으로 프리 차지(pre-charging) 된다. 노드 B의 출력인 스캔 라인 턴오프 전압(VGH)은 인버터를 거쳐서 최종 출력 노드 C에서는 스캔 라인 턴온 전압(VGOFF)이 출력된다. 따라서, 모든 스캔 구동 장치의 출력 단자들은 스캔 라인 턴온 전압(VGOFF)을 출력한다.
실제 선택된 스캔 라인에 대한 디스플레이가 이루어지는 구동 구간(driving phase)에서는 2가지의 동작 상태를 가진다.
먼저, 제1 상태, 즉 해당 스캔 라인이 선택되어 해당 스캔 라인을 턴온시켜야 할 경우(도 9의 T2 구간)에는 제3 클럭(PRECH) 및 제4 클럭(PRECHB)에는 각각 스캔 라인 턴오프 전압(VGOFF) 및 스캔 라인 턴온 전압(VGH)이 입력되고, 제2 스캔 라인 선택 신호(GDB)는 비액티브 상태-예를 들어 논리 로우 레벨의 전압-의 제4 전원 전압(VSS)이 입력된다.
이 경우, 트랜지스터 MP1 및 MN2는 모두 턴오프되고, 스캔 라인 선택 신호(GDB)가 논리 로우 레벨이므로 트랜지스터 MP2가 턴온된다. 이에 따라, 스캔 라인 턴오프 전압(VGOFF)으로 프리 차지(pre-charging)되어 있던 노드 A는 제3 전원 전압(VDD)으로 충전되고, 트랜지스터 MN1은 턴온된다. 따라서, 스캔 라인 턴온 전압 (VGH)으로 프리 차지되어 있던 노드 B는 스캔 라인 턴오프 전압(VGOFF)으로 방전되고, 인버터를 거쳐 최종 출력 GLi은 스캔 라인 턴온 전압(VGH)을 출력한다.
반면에, 제2 상태, 즉, 해당 스캔 라인이 선택되지 않아서 해당 스캔 라인을 턴오프 상태로 유지해야 할 경우에는 제3 클럭(PRECH) 및 제4 클럭(PRECHB)에는 각각 스캔 라인 턴오프 전압(VGOFF) 및 스캔 라인 턴온 전압(VGH)이 입력되고, 제2 스캔 라인 선택 신호(GDB)에는 액티브 상태-예를 들어 논리 하이 레벨 전압-의 제3 전원 전압(VDD)이 입력된다.
이 경우, 해당 스캔 라인이 선택되었을 때와 마찬가지로 트랜지스터 MP1 및 MN2는 모두 턴오프되지만, 제2 스캔 라인 선택 신호(GDB)가 논리 하이 레벨이므로 트랜지스터 MP2는 턴오프 상태를 유지한다. 제2 프리 차지 커패시터(C2)에 의하여 노드 A는 스캔 라인 턴오프 전압(VGOFF)을 유지하고, 트랜지스터 MN1 또한 턴오프 상태를 유지한다. 그 결과, 제1 프리 차지 커패시터(C1)에 의하여 의해 노드 B는 안정한 상태를 유지하므로 노드 B는 스캔 라인 턴온 전압(VGH)을 유지하고, 인버터를 거쳐 최종 출력 GLi은 스캔 라인 턴오프 전압(VGOFF)을 출력한다.
이와 같이, 본 발명의 바람직한 일실시예에 따른 스캔 구동 장치는 프리 차지 구간(T1) 및 구동 구간(T2)을 주기적으로 반복하면서 스캔 라인을 구동한다.
<제2 실시예>
도 10은 도 5의 프리 차지회로의 제2 실시예를 나타낸다.
도 10을 참조하면, 각각의 프리 차지 회로(410-i)는 제1 충전부(411b), 제1 방전부(412), 풀다운부(416), 풀다운 구동부(418), 제2 충전부(419b) 및 제2 방전부(414)를 포함한다. 본 발명의 제2 실시예에 따른 각각의 프리 차지 회로(410-i)는 제1 충전부 및 제2 충전부만이 본 발명의 제1 실시예와 차이가 있고 나머지 구성요소는 제1 실시예와 동일하므로 제1 충전부 및 제2 충전부를 위주로 설명하고 자세한 설명은 생략한다.
제1 충전부는 본 발명의 제2 실시예에 따르면 제1 래치 회로(latch circuit)로 작용하는 PMOS 트랜지스터 MP4와 인버터 INV1로 이루어진다. 트랜지스터 MP4의 소오스는 고전압 레벨인 스캔 라인 턴온 전압(VGH)을 제공받고, 드레인은 트랜지스터 MP1의 드레인에 접속된다. 인버터 INV1은 스캔 라인 턴온 전압(VGH) 및 스캔 라인 턴오프 전압(VGOFF)을 제공받아 동작하며, 입력단은 트랜지스터 MP1의 드레인에 접속되고, 출력단은 트랜지스터 MP4의 게이트 전극에 접속된다.
제2 충전부는 본 발명의 제2 실시예에 따르면 제1 래치 회로로 작용하는 NMOS 트랜지스터 MN4와 인버터 INV2로 이루어진다. 트랜지스터 MN4의 소오스는 스캔 라인 턴오프 전압(VGOFF)을 제공받고, 드레인은 노드 A에 접속된다. 인버터 INV2는 제3 전원 전압(VDD) 및 스캔 라인 턴오프 전압(VGOFF)을 제공받아 동작하며, 입력단은 노드 A에 접속되고, 출력단은 트랜지스터 MN4의 게이트 전극에 접속된다.
제1 충전부는 스캔 라인 선택 신호(GDB[i])가 액티브 상태- 예를 들어 하이 레벨 전압-인 경우, 스캔 라인 턴온 전압(VGH)으로 출력 단자 B를 충전시킨다. 스캔 라인 선택 신호(GDB[i])가 액티브 상태인 경우, 트랜지스터 MP4는 스캔 라인 턴온 전압(VGH)을 제공받아 스캔 라인 턴온 전압(VGH)으로 노드 B를 충전시킨다.
풀다운부(416)가 턴온된 경우 출력 노드 B는 방전되어 스캔 라인 턴오프 전압(VGOFF)으로 떨어진다. 제1 충전부는 제1 방전부(414) 및 풀다운부(416)가 턴오프된 경우에 노드 B를 프리 차지된 스캔 라인 턴온 전압(VGH) 레벨로 유지시킨다.
제2 충전부는 제3 클럭(PRECH)의 액티브 상태에 응답하여 스캔 라인 턴오프 전압(VGOFF)으로 충전되고, 스캔 라인 선택 신호(GDB[i])의 비액티브 상태에 응답하여 상기 제3 전원 전압(VDD)으로 충전된다. 구체적으로, 트랜지스터 MN4는 제3 클럭(PRECH)의 액티브 상태에 응답하여 턴온되어 노드 A를 스캔 라인 턴오프 전압(VGOFF)으로 유지시키고, 스캔 라인 선택 신호(GDB[i])의 비액티브 상태에 응답하여 턴오프된다. 제2 방전부(414) 및 풀다운 구동부(418)가 턴오프된 경우에 노드 A를 프리 차지된 스캔 라인 턴오프 전압(VGOFF) 레벨로 유지시킨다.
도 9의 타이밍도를 참조하면, 본 발명의 바람직한 제2 실시예에 따른 프리 차지 회로의 동작은 본 발명의 제1 실시예에 따른 프리 차지 회로와 실질적으로 동일하므로 설명은 생략한다.
본 발명의 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동 장치는 종래의 다수의 고전압 영역의 트랜지스터를 사용하는 레벨 쉬프터를 대신하여 적은 개수의 고전압 영역의 트랜지스터를 사용하는 간단한 구조의 프리 차지 회로를 사용한다.
이러한 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법에 따르면, 표시장치의 스캔 구동 회로에서 고전압 영역에 설계되는 큰 면적을 차지하는 레벨 쉬프터의 트랜지스터들의 개수를 감소시킴으로써 스캔 구동 회로의 구조를 단순화시킬 수 있고 스캔 라인 구동회로의 칩 면적을 크게 감소시킬 수 있다.
특히, 표시 장치-예를 들어, 액정표시장치-의 디스플레이 화면이 대형화됨에 따라 큰 면적을 차지하는 레벨 쉬프터의 트랜지스터들의 개수 감소 효과가 현저하므로 스캔 구동 장치의 전체 칩 사이즈를 효과적으로 줄일 수 있다.
또한, 표시 장치의 스캔 구동 회로에 사용되는 트랜지스터의 개수를 감소시켜 스캔 구동 회로의 칩 면적을 감소시킴으로써, 종래의 스캔 구동 회로 부분에 대한 칩 면적의 한계로 인한 스캔 구동회로의 칩 레이아웃 상의 한계를 극복할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 스캔 라인 선택 데이터를 디코딩하여, 표시 장치의 복수의 스캔 라인들 중 한 스캔 라인을 선택하기 위한 복수의 스캔 라인 선택 신호를 생성하는 라인 디코더;
    프리 차지 제어 신호를 생성하는 공통 레벨 쉬프터; 및
    상기 프리 차지 제어 신호에 응답하여 상기 복수의 스캔 라인들을 프리 차지하고, 상기 스캔 라인 선택 신호에 응답하여 상기 복수의 스캔 라인들에 각각 상응하는 복수의 스캔 라인 구동 신호를 생성하는 프리 차지 회로를 포함하는 스캔 구동 장치.
  2. 제1항에 있어서, 상기 스캔 구동 장치는 상기 프리 차지 회로 회로의 출력을 버퍼링시키는 인버터를 더 포함하는 것을 특징으로 하는 스캔 구동 장치.
  3. 제1항에 있어서, 상기 프리 차지 회로는
    제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제2 전원 전압을 일단을 통하여 제공받고 타단이 출력단자에 연결된 제1 커패시터;
    제1 전류 전극이 상기 제1 커패시터의 일단에 연결되고, 제2 전류 전극이 상기 제1 커패시터의 타단에 결합된 제1 트랜지스터;
    일단이 상기 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 제공받는 제2 커패시터;
    제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제2 커패시터의 타단에 결합되고, 제2 전류 전극이 상기 출력 단자에 결합된 제2 트랜지스터;
    제1 전류 전극이 상기 제1 전압 레벨을 가지는 제3 전원 전압을 제공받고, 제어 전극이 상기 스캔 라인 선택 신호를 제공받고, 제2 전류 전극이 상기 제2 트랜지스터의 제어 전극에 결합된 제3 트랜지스터; 및
    제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제2 전류 전극이 상기 제2 트랜지스터의 제어 전극에 결합된 제4 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동 장치.
  4. 제3항에 있어서, 상기 제1 커패시터는 상기 제2 전원 전압에 상응하는 스캔 라인 턴온 전압으로 충전되는 것을 특징으로 하는 스캔 구동 장치.
  5. 제4항에 있어서, 상기 제2 커패시터는 상기 제1 전원 전압에 상응하는 스캔 라인 턴오프 전압으로 충전되는 것을 특징으로 하는 스캔 구동 장치.
  6. 제1항에 있어서, 상기 프리 차지 회로는
    제1 전압 레벨보다 높은 제2 전압 레벨을 가지는 제2 전원 전압을 일단을 통하여 제공받고 타단이 출력단자에 연결된 제1 래치 회로;
    제1 전류 전극이 상기 제1 래치 회로의 일단에 연결되고, 제2 전류 전극이 상기 제1 래치 회로의 타단에 결합된 제1 트랜지스터;
    일단이 상기 제1 전압 레벨보다 낮은 기저 전압 레벨을 가지는 제1 전원 전압을 제공받는 제2 래치 회로;
    제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제어 전극이 상기 제2 래치 회로의 타단에 결합되고, 제2 전류 전극이 상기 출력 단자에 결합된 제2 트랜지스터;
    제1 전류 전극이 상기 제1 전압 레벨을 가지는 제3 전원 전압을 제공받고, 제어 전극이 상기 스캔 라인 선택 신호를 제공받고, 제2 전류 전극이 상기 제2 트랜지스터의 제어 전극에 결합된 제3 트랜지스터; 및
    제1 전류 전극이 상기 제1 전원 전압을 제공받고, 제2 전류 전극이 상기 제2 트랜지스터의 제어 전극에 결합된 제4 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동 장치.
  7. 제6항에 있어서, 상기 제1 래치 회로는 상기 제2 전원 전압에 상응하는 스캔 라인 턴온 전압으로 충전되는 것을 특징으로 하는 스캔 구동 장치.
  8. 제7항에 있어서, 상기 제2 래치 회로는 상기 제1 전원 전압에 상응하는 스캔 라인 턴오프 전압으로 충전되는 것을 특징으로 하는 스캔 구동 장치.
  9. 스캔 라인 선택 데이터를 디코딩하여, 표시 장치의 복수의 스캔 라인들 중 한 스캔 라인을 선택하기 위한 복수의 스캔 라인 선택 신호를 생성하는 단계;
    프리 차지 제어 신호를 발생시키는 단계;
    상기 복수의 스캔 라인들을 상기 프리 차지 제어 신호에 응답하여 스캔 라인 턴온 전압으로 프리 차지시키는 단계; 및
    상기 스캔 라인 선택 신호에 의해 선택된 스캔 라인에 대하여서는 스캔 라인 턴오프 전압까지 방전시킨 후 상기 스캔 라인 턴오프 전압을 반전시킨 스캔 라인 턴온 전압을 상기 선택된 스캔 라인에 제공함으로써 상기 스캔 라인을 활성화시키고, 상기 선택된 스캔 라인을 제외한 스캔 라인들에 대하여서는 상기 프리 차지된 스캔 라인 턴온 전압을 유지시키고 상기 스캔 라인 턴온 전압을 반전시킨 스캔 라인 턴오프 전압을 상기 제외된 스캔 라인들에 제공함으로써 상기 스캔 라인들을 비활성화시키는 단계를 포함하는 것을 특징으로 하는 스캔 라인 구동 방법.
KR1020050064937A 2005-07-18 2005-07-18 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법 KR100599212B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050064937A KR100599212B1 (ko) 2005-07-18 2005-07-18 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050064937A KR100599212B1 (ko) 2005-07-18 2005-07-18 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020030063939A Division KR100539979B1 (ko) 2003-09-16 2003-09-16 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법

Publications (2)

Publication Number Publication Date
KR20050076841A KR20050076841A (ko) 2005-07-28
KR100599212B1 true KR100599212B1 (ko) 2006-07-12

Family

ID=37264498

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050064937A KR100599212B1 (ko) 2005-07-18 2005-07-18 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법

Country Status (1)

Country Link
KR (1) KR100599212B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100810864B1 (ko) * 2006-08-02 2008-03-06 리디스 테크놀로지 인코포레이티드 프리차지 방식의 레벨 시프트 회로 및 그의 구동방법

Also Published As

Publication number Publication date
KR20050076841A (ko) 2005-07-28

Similar Documents

Publication Publication Date Title
KR100539979B1 (ko) 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법
US7595783B2 (en) Shift register
CN101217026B (zh) 消除余像的液晶显示器及其方法
US10181279B2 (en) Shift register and display device including the same
US8248355B2 (en) Shift register and liquid crystal display using same
US20150002504A1 (en) Shift register
US8553027B2 (en) Gate driver without pre-charging capacitor in gate driving circuit
US8730143B2 (en) Liquid crystal display device and method for driving the same
JP2012141609A (ja) ディスプレイ駆動回路、これを含むディスプレイ装置及びディスプレイ駆動回路の動作方法
US10943553B2 (en) Shift register unit, gate line driving circuit and driving method thereof
KR20120008761A (ko) 액정 표시장치 및 그 구동방법
US9117512B2 (en) Gate shift register and flat panel display using the same
CN116229859A (zh) 显示装置及其驱动方法
US7936333B2 (en) System for displaying image and driving method for liquid crystal displaying device
CN109671382B (zh) 栅极驱动电路以及使用该栅极驱动电路的显示装置
KR101327858B1 (ko) 쉬프트 레지스터 및 이를 이용한 화상 표시장치
KR100599212B1 (ko) 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔 구동장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법
KR20050040790A (ko) 플랫 패널 디스플레이를 구동하는 데 있어 감소된전력소모를 제공하는 드라이버 회로 및 방법
US20190044503A1 (en) Voltage generator and display device having the same
JP4657663B2 (ja) ディスプレイ装置を駆動するための駆動回路と駆動方法
KR101146425B1 (ko) 쉬프트 레지스터
KR20190069179A (ko) 게이트 구동회로 및 이를 포함하는 표시장치
KR101073321B1 (ko) 아날로그 버퍼 및 그의 구동 방법
KR20090005591A (ko) 액정 표시 장치 및 그 구동 방법
KR101352114B1 (ko) 평판 표시 장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170630

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180629

Year of fee payment: 13