KR20050040790A - 플랫 패널 디스플레이를 구동하는 데 있어 감소된전력소모를 제공하는 드라이버 회로 및 방법 - Google Patents

플랫 패널 디스플레이를 구동하는 데 있어 감소된전력소모를 제공하는 드라이버 회로 및 방법 Download PDF

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Abstract

플랫 패널 디스플레이의 데이터 라인들을 구동하는 데 있어 감소된 전력소모를 제공하는 소오스 드라이버 회로 및 방법 그리고 플랫 패널 디스플레이의 공통전극들을 구동하는 데 있어 감소된 전력소모를 제공하는 공통전압 드라이버 회로 및 방법이 개시된다. 상기 데이터 라인을 구동하는 소오스 드라이버 회로 및 방법, 상기 공통전극을 구동하는 공통전압 드라이버 회로 및 방법은 전력소모를 감소시키고 전하 리싸이클링(charge recycling)을 제공하기 위해 완전히 승압된 구동전압만을 사용하지 않고 각 구동 싸이클에서 중간 기준전압들과 승압된 구동전압들을 함께 사용한다.

Description

플랫 패널 디스플레이를 구동하는 데 있어 감소된 전력소모를 제공하는 드라이버 회로 및 방법{Driver circuits and methods providing reduced power consumption for driving flat panel displays}
본 발명은 LCD(Liquid crystal display)와 같은 플랫 패널 디스플레이를 구동하는 회로 및 방법에 관한 것으로, 특히 플랫 패널 디스플레이의 데이터 라인들을 구동하는 소오스 드라이버(source driver) 회로 및 방법 그리고 플랫 패널 디스플레이의 공통전극(common electrode)들을 구동하는 공통전압 드라이버(common voltage driver) 회로 및 방법에 관한 것이다.
LCD, 플라스마 디스플레이 패널(PDP), 전자발광(electroluminescence) 디스플레이 패널 등과 같은 여러 가지 타입의 플랫 패널 디스플레이가 전통적인 CRT(Cathode ray tube)를 대체하기 위해 개발되었다. 이러한 플랫 패널 디스플레이들은 소형, 경량, 저전력 소모를 요구하는 장치들과 응용들에 적절하다. 예컨대, LCD는 저전압 전원에 의해 구동될 수 있고 전력소모가 적기 때문에 LSI(Large scale integration) 드라이버들을 사용하여 동작될 수 있다. 따라서 LCD는 랩탑(laptop) 컴퓨터, 셀룰러 폰(cellular phone), 포켓(pocket) 컴퓨터, 자동차(outomobile), 및 칼러 텔레비전등에 널리 채용되어 왔다. 즉 LCD의 경량, 소형, 저전력 소모와 같은 특징들이 LCD가 휴대용 장치들과 함께 사용될 수 있도록 한다.
도 1은 종래의 디스플레이 시스템을 나타내는 개략도(schematic diagram)이다. 디스플레이 시스템(10)은 LCD와 같은 디스플레이 패널(11) 및 디스플레이 패널(11)을 구동하고 제어하는 복수개의 구성요소들, 즉 소오스 구동(source driving) IC(12), 게이트 구동(gate driving) IC(13), GRAM(graphic random access memory)을 갖는 제어기(14), 및 전원(power) 발생기(15)을 구비한다. 제어기(14)는 전원 발생기(15), 소오스 구동 IC(12), 및 게이트 구동 IC(13)를 제어하기 위해 제어신호들을 발생한다.
디스플레이 패널(11)은 소오스 구동 IC(12)에 연결되는 복수개의 데이터 라이들(D1-Dn) 및 게이트 구동 IC(13)에 연결되는 복수개의 게이트 라인들(G1-Gm)을 구비한다. 디스플레이 패널(11)는 행(row)과 열(column)의 매트릭스(matrix)로 배열되는 복수개의 화소들(pixels)/부화소들(subpixels)을 구비한다. 어느 하나의 행에 배열되는 화소들/부화소들은 어느 하나의 게이트 라인에 공통 연결되고 어느 하나의 열에 배열되는 화소들/부화소들은 어느 하나의 데이터 라인에 공통 연결된다. 응용/설계에 따라, 하나의 화소/부화소가 게이트 라인과 데이터 라인의 각 교차점에 구성된다.
디스플레이 패널(11)이 TFT-LCD라면, 디스플레이 패널(11)은 매트릭스 형태로 배열된 복수개의 화소/부화소를 포함하는 TFT(Thin-film transistor) 보드(board)를 구비한다. 도 1에 도시된 바와 같이, 각각의 화소/부화소 단위(unit)는 TFT, TFT의 드레인 전극과 공통전극(VCOM) 사이에 연결되는 액정(liquid crystal) 커패시터(Cp), 액정 커패시터(Cp)와 병렬로 연결되는 thin-film 스토리지 커패시터(Cst)를 포함한다. 스토리지 커패시터(Cst)는 디스플레이 상의 이미지가 비선택(non-selected) 구간 동안에 유지되도록 전하를 저장한다. 액정 커패시터(Cp)는 칼러필터 플래이트(plate)의 공통전극(VCOM), TFT의 화소전극, 및 이 전극들 사이의 액정 재료에 의해 형성된다. TFT의 소오스 전극은 데이터 라인에 연결되고 TFT의 게이트 전극은 게이트 라인에 연결된다. TFT는 게이트 라인 상의 게이트 드라이버 신호(VGH)가 TFT의 게이트에 인가될 때 데이터 라인 상의 소오스 전압을 화소 전극으로 인가하는 스위치로서 역할을 한다.
전원 발생기(15)는 복수개의 기준전압들, 즉 소오스 구동 IC(12)에 인가되는 AVDD(소오스 드라이버 전원)와 GVDD(gamma 기준전압), 패널(11)의 공통전압 전극(VCOM)에 인가되는 VCOMH(하이(high) 공통전극 전압)와 VCOML(로우(low) 공통전극 전압), 그리고 선택된 게이트 라인들을 구동하기 위해 게이트 구동 IC(13)에 인가되는 VGH(게이트 드라이버 턴온전압)와 VGOFF(게이트 드라이버 턴오프 전압)을 발생한다.
제어기(14)는 이미지 공급원(예컨대 컴퓨터의 주기판)으로부터 출력되는 복수개의 구동 데이터 신호들과 구동 제어신호들을 입력으로서 수신한다. 구동 데이터 신호들은 디스플레이 패널(11) 상에 이미지를 형성하는 R, G, B 데이터를 포함한다. 구동 제어신호들은 수직동기 신호들(Vsynch), 수평동기 신호들(Hsync), 데이터 인에이블 신호들(DE), 및 클럭신호(Clk)를 포함한다. 제어기(14)는 R, G, B 데이터에 대응하는 복수개의 디스플레이 데이터 신호들(DDATA) 및 소오스 제어신호들을 소오스 구동 IC(12)로 출력한다. 제어기(14)는 게이트 구동 IC(13)를 제어하기 위해서 게이트 제어신호들을 출력한다. 제어기(14)는 데이터와 제어신호들이 소오스 구동 IC(12)와 게이트 구동 IC(13)으로부터 출력되는 타이밍을 제어한다. 예컨대 소정의 동작모드에서, 제어기(14)는 게이트 구동 IC(13)가 연속적인 방식으로 게이트 드라이버 출력신호(VGH)를 각 게이트 라인(G1-Gm)으로 전달하고 데이터 전압이 순서대로 하나씩 활성화되는 행에 배열된 각 화소/부화소에 선택적으로 인가되도록, 소오스 및 게이트 제어신호들을 발생한다. 소정의 다른 동작모드에서는, 첫 번째 열에 배열된 화소들/부화소들을 순차적으로 스캐닝(scanning)하고 이후 다음 열에 배열된 화소들/부화소들을 스캐닝함으로써 화소들/부화소들이 차지(charge)될 수 있다.
게이트 구동 IC(13)는 각각 대응되는 게이트 라인(G1-Gm)을 구동하는 복수개의 게이트 드라이버들을 포함한다. 소오스 구동 IC(12)는 대응되는 데이터 라인들(D1-Dn)을 구동하는 복수개의 소오스 드라이버 회로들(12-1 내지 12-n)을 포함한다. 도 2는 종래의 소오스 드라이버 회로(20)를 개략적으로 나타낸다. 이 소오스 드라이버 회로(20)는 디스플레이 패널(11)의 데이터 라인들을 구동하기 위해 도 1의 시스템(10)에 적용될 수 있다. 일반적으로, 도 2에 도시된 바와 같이 소오스 드라이버 회로(20)는 해당 데이터 라인(Di)을 구동하는 소오스 드라이버(12-i) 및 그레이스케일(grayscale) 전압발생기(23)를 구비한다. 도 2의 소오스 드라이버 회로(20)는 도 1의 소오스 드라이버 IC(12)의 종래구조를 나타내며, 여기에서 각 데이터 라인(또는 RGB 채널)에 대해 하나의 소오스 드라이버(12-i)가 있다. 그레이스케일(grayscale) 전압발생기(23)의 출력은 소오스 드라이버 IC(12)의 각 소오스 드라이버(12-1 내지 12-n)에 공통으로 인가된다.
일반적으로, 소오스 드라이버(12-i)는 극성반전(polarity reverse) 회로(21), 래치회로(22), 감마(gamma) 디코더(24), 및 구동 버퍼(25)를 구비한다. 소오스 드라이버(12-i)는 복수개의 제어신호들, 즉 극성 제어신호(M), 래치 제어신호(S_Latch), 및 모드 제어신호들(GRAY_ON ; gradient mode enable signal, BIN_ON ; binary mode enable signal)에 의해 제어된다. 상기 제어신호들은 아래에서 더 설명된다. 소오스 드라이버(12-i)는 그레이스케일 전압 발생기(23)에 의해 발생되는 그레이스케일 기준전압들을 입력으로서 수신한다.
소오스 드라이버(12-i)는 GRAM(14)으로부터 R, G, 또는 B를 위한 디스플레이 데이터(DDATA)의 n비트 블록을 입력으로서 수신한다. 극성반전 회로(21)는 디스플레이 데이터 블록(DDATA)을 수신하고 극성 제어신호(M)에 응답하여 n비트 데이터의 극성을 제어한다. 예컨대, 극성 제어신호(M)가 논리"0"이면, 디스플레이 데이터(DDATA)의 극성이 동일하게 유지될 것이다. 즉 원래의 디스플레이 데이터(포지티브 극성)이 유지될 것이다. 반면에, 극성 제어신호(M)이 논리"1"이면, 디스플레이 데이터(DDATA)의 극성이 네거티브 극성으로 반전될 것이다. 도 2의 실시예에서, 극성반전 회로(21)는 배타적 OR(즉 XOR) 게이트를 사용하여 구현된다.
래치회로(22)는 래치 제어신호(S_LATCH)에 응답하여 극성반전 회로(21)로부터 출력되는 n비트 데이터 블록을 래치한다. 도 2의 실시예에서, 래치회로(22)는 클럭드(clocked) n비트 래치를 사용하여 구현된다. 래치회로(22)는 래치된 디스플레이 데이터 블록(CD[n-1:0])을 감마 디코더(24)로 출력한다. 그레이스케일 전압 발생기(23)는 2n개의 서로 다른 그레이스케일 기준전압들(VG[2n-1:0])을 발생하여 감마 디코더(24)로 출력한다. 감마 디코더(24)는 래치회로(22)로부터 출력되는 n비트 디스플레이 데이터 블록(CD[n-1:0])을 디코드하고 하나의 그레이스케일 전압을 선택하여 구동버퍼(25)로 출력한다. 각각의 화소(RGB 부화소들을 포함)에 있어서, n비트 그레이스케일 구조를 이용하여 각 화소에 대해 발생될 수 있는 그레이스케일들(또는 다른 칼러들)의 수는 2n(R)2n(G)2n(B)=23n이다.
구동버퍼(25)는 제1드라이버(26), 제1드라이버 출력스위치(S1), 및 제2드라이버(27)를 구비한다. 제1드라이버(26)는 감마 디코더(24)로부터 출력되는 그레이스케일 전압을 버퍼링하고 증폭한다. 제2드라이버(27)는 래치된 디스플레이 데이터(CD[n-1:0])의 MSB(Most significant bit)(CD[n-1])를 버퍼링하고 증폭한다. 구동버퍼(25)는 대응하는 데이터 라인(Di)을 구동하는 소오스 드라이버 출력신호(Sn)을 발생한다. 소오스 드라이버 출력신호(Sn)는 선택되는 동작모드, 즉 이진 모드(binary mode)(8-칼러 모드) 또는 그래디언트(gradient) 모드(23n 칼러 모드)에 따라 변한다.
그래디언트 모드에서, 스위치(S1)을 활성화(단락(close))시키기 위해 제어신호(GRAY_ON)이 인에이블되고(논리"1"), 이에 따라 제1드라이버(26)가 버퍼링된 그레이스케일 전압을 출력할 수 있게 된다. 또한 그래디언트 모드에서, 제2드라이버(27)에 인가되는 제어신호(BIN_ON)은 제2드라이버(27)를 비활성화(턴오프)시키기 위해 디스에이블된다(논리"0"). 반면에 이진 모드에서, 제어신호(GRAY_ON)는 스위치(S1)을 비활성화(open)시키기 위해 디스에이블되고(논리"0") 이에 따라 제1드라이버(26)가 버퍼링된 그레이스케일 전압을 Sn으로서 출력하는 것이 방지된다. 그리고 제어신호(BIN_ON)는 제2드라이버(27)를 활성화시키기 위해 인에이블된다(논리"1").
이진 모드에서, 제2드라이버(27)는 래치된 디스플레이 데이터(CD[n-1:0])의 MSB의 논리레벨에 따라 AVDD(소오스 드라이버를 위한 전원전압) 또는 AVSS(소오스 드라이버를 위한 접지전압)의 소오스 드라이버 출력전압(Sn)을 출력한다.
도 3은 도 2의 소오스 드라이버 회로의 이진 동작모드를 나타내는 타이밍도이다. 도 3에서, RGB 데이터의 해상도(resolution)는 6비트(즉 n=6)이고 값들 00H(이진 000000), 3FH(이진 111111), 07H(이진 000111) 및 19H(이진 011001)를 갖는 래치된 디스플레이 데이터(CD[n-1:0])가 래치(22)로부터 순차적으로 출력된다고 가정한다. 도 3에 도시된 바와 같이, 이진 모드에서 제어신호(BIN_ON)는 논리"1"으로 고정되고 제어신호(GRAY_ON)는 논리"0"으로 고정된다. 따라서 스위치(S1)이 오픈(open)되고 제2드라이버(27)가 활성화된다.
또한 도 3에 도시된 바와 같이 시간(T1) 전에, 값(00H)의 래치된 디스플레이 데이터(CD[5:0])는 논리"0"인 최상위 비트(CD[5])를 가지며, 그 결과 제2드라이버(27)로부터 AVSS(소오스 드라이버를 위한 접지)의 소오스 드라이버 출력신호(Sn)가 출력된다. 시간(T1)에, 래치 제어신호(S_LATCH)에 의해 디스플레이 데이터(CD[5:0])는 최상위 비트 CD[5]가 논리"1"인 값(3FH)가 된다. 이에 응답하여, 제2드라이버(27)로부터 출력되는 소오스 드라이버 출력신호(Sn)는 AVSS로부터 AVDD(소오스 드라이버를 위한 전원전압 레벨)로 천이한다. 그리고 시간(T2)에, 래치 제어신호(S_LATCH)에 의해 디스플레이 데이터(CD[5:0])는 최상위 비트 CD[5]가 논리"0"인 값(07H)가 된다. 이에 응답하여, 제2드라이버(27)로부터 출력되는 소오스 드라이버 출력신호(Sn)는 AVDD로부터 AVSS로 천이한다. 그리고 시간(T3)에, 래치 제어신호(S_LATCH)에 의해 디스플레이 데이터(CD[5:0])는 최상위 비트 CD[5]가 논리"0"인 값(19H)가 된다. 이에 응답하여, 소오스 드라이버 출력신호(Sn)는 AVSS로 유지된다.
도 4는 도 2의 소오스 드라이버 회로의 그래디언트 동작모드를 나타내는 타이밍도이다. 도 4에서, RGB 데이터의 해상도(resolution)는 6비트(즉 n=6)이고 값들 00H(이진 000000), 3FH(이진 111111), 07H(이진 000111) 및 19H(이진 011001)를 갖는 래치된 디스플레이 데이터(CD[n-1:0])가 래치(22)로부터 순차적으로 출력된다고 가정한다. 도 4에 도시된 바와 같이, 이진 모드에서 제어신호(BIN_ON)는 논리"0"으로 고정되고 제어신호(GRAY_ON)는 논리"1"로 고정된다. 따라서 제2드라이버(27)는 비활성화되고 스위치(S1)은 활성화(closed)되고 제1드라이버(26)는 디코더(24)에 의해 선택된 그레이스케일 전압을 Sn으로서 버퍼링하고 출력한다.
특히 도 4의 타이밍도에 도시된 바와 같이 시간(T1) 전에, 00H의 래치된 디스플레이 데이터(CD[5:0])에 의해 소오스 드라이버 출력신호(Sn)는 값(VG[0])이 된다.
시간(T1)에, 래치 제어신호(S_LATCH)에 의해 디스플레이 데이터(CD[5:0])는 값(3FH)가 되고 이에따라 Sn이 VG[0]으로부터 VG[63]로 천이한다. 그리고 시간(T2)에, 래치 제어신호(S_LATCH)에 의해 디스플레이 데이터(CD[5:0])는 값(07H)가 되고 이에따라 Sn이 VG[63]으로부터 VG[7]로 천이한다. 그리고 시간(T3)에, 래치 제어신호(S_LATCH)에 의해 디스플레이 데이터(CD[5:0])는 값(19H)가 되고 이에따라 Sn이 VG[7]로부터 VG[25]로 천이한다.
도 5는 디스플레이 패널(11)의 공통전극(VCOM)을 구동하기 위해 도 1의 시스템(10)에 구현된 종래의 공통전압 드라이버 회로를 개략적으로 나타낸다. 일반적으로, 공통전압 드라이버는 제1 및 제2드라이버들(31,32), 스위치들(33,34), 및 커패시터들(35,36)을 구비한다. 제1드라이버(31)는 VCOMH(하이(high) 공통전압)을 버퍼링하고 출력한다. 아래 설명되는 바와 같이, 전원 발생회로(15)의 VCOMH 전압 발생기는 AVDD 전원으로부터 VCOMH를 발생한다. 커패시터(35)는 출력전압을 안정화시키기 위해 제1드라이버(31)의 출력에 연결된다. 스위치(33)는 제1드라이버(31)의 출력을 VCOM 노드(N)에 선택적으로 연결하여 VCOM을 하이 공통전압(VCOMH)로 구동하기 위해 제어신호(VCMH_ON)에 의해 제어된다.
제2드라이버(32)는 VCOML(로우(low) 공통전압)을 버퍼링하고 출력한다. 아래에 설명되는 바와 같이, 전원 발생회로(15)의 VCOML 전압 발생기는 VCL(-VCI) 전원으로부터 VCOML를 발생한다. 커패시터(36)는 출력전압을 안정화시키기 위해 제2드라이버(32)의 출력에 연결된다. 스위치(34)는 제2드라이버(32)의 출력을 VCOM 노드(N)에 선택적으로 연결하여 VCOM을 로우 공통전압(VCOML)로 구동하기 위해 제어신호(VCML_ON)에 의해 제어된다.
도 6은 도 5의 회로를 사용하여 공통전극을 구동하는 종래의 방법을 나타내는 타이밍도이다. 도 6을 참조하면, 시간(T1)에 극성 제어신호(M)과 제어신호(VCMH_ON)가 인에이블되고 제어신호(VCML_ON)가 디스에이블된다. 그 결과, 스위치(33)는 활성화되고 스위치(34)는 비활성화되어 VCOM은 제1드라이버(31)에 의해 VCOH로부터 VCOML로 구동된다. 시간(T2)에 극성 제어신호(M)과 제어신호(VCMH_ON)가 디스에이블되고 제어신호(VCML_ON)가 인에이블된다. 그 결과, 스위치(33)는 비활성화되고 스위치(34)는 활성화되어 VCOM은 제2드라이버(32)에 의해 VCOL로부터 VCOMH로 구동된다.
LCD 패널과 같은 디스플레이 시스템이 소형 휴대용 장치들에 구현될 때는, 배터리 전원을 보전하기 위해서 디스플레이 시스템을 구동하기 위해 필요한 전력소모를 감소시키는 것이 중요하다. 일반적으로, 평판 패널 디스플레이를 구동하기 위해 필요한 전력은 주로 소오스 드라이버들과 VCOM 드라이버들에서 소모된다. 특히, 데이터 라인들을 구동하기 위해 소오스 드라이버들에 의해 발생되는 전압들은 디스플레이의 구동속도를 향상시키기 위해 (즉 액정 커패시터 Cp를 빨리 차지시키기 위해) 비교적 높은 레벨을 갖도록 설계된다. 그러나, 구동전압이 높아지면 이에 비례하여 전력소모가 증가하게 된다. 또한, 공통전압의 극성이 매 싸이클 마다 반전되기 때문에 공통전극을 구동하는 것이 전력소모의 중요한 원인중 하나이다.
일반적으로, 소오스 및 VCOM 구동전압들은 소정의 전압 발생기들에 의해 발생되는 내부전압들이며 상기 전압 발생기들은 중간(intermediate) 기준전압원(reference voltage source)으로부터 출력되는 전압을 승압(boosting)함으로써 구동전압들을 발생한다. 예로서, 도 7은 도 1의 전원 발생기(15)의 종래구조를 나타내는 블록도이다. 일반적으로, 전원 발생기(15)는 중간 기준전압원(VCI)을 사용하여 복수개의 내부 기준전압들을 발생한다. 특히, 전원 발생기(15)는 중간 기준전압(VCI)을 소정의 양(α) 만큼 승압시킴으로써 AVDD(소오스 드라이버 전원전압)을 발생하는 제1전원 발생기(15-1)를 포함한다. AVDD 전압은 소오스 드라이버(12)에 인가되고 GVDD 및 VCOMH를 발생하기 위해 다른 전원 발생기들(미도시)로 입력된다. 제2전원 발생기(15-2)는 입력으로서 기준전압(AVDD)을 수신하고 AVDD를 소정의 양(β) 만큼 승압함으로써 VGH를 발생한다. 제3전원 발생기(15-3)는 입력으로서 기준전압(VGH)를 수신하고 VGL(여기에서 VGL=-VGH)을 발생한다. 제4전원 발생기(15-4)는 입력으로서 중간 기준전압(VCI)을 수신하고 VCL(여기에서 VCL=-VCI)을 발생한다.
종래의 소오스 및 VCOM 드라이버 회로들의 문제점은 데이터 라인들과 VCOM을 구동하기 위해 승압전압을 사용함으로 인해 발생되는 전력소모의 증가이다. 특히 도 2를 참조하면, 구동버퍼(25)의 제1 및 제2드라이버들(26,27)은 데이터 라인을 구동하기 위해 승압전원(AVDD)를 사용한다. 승압전원(AVDD)은 VCOMH를 발생하고 디스플레이 패널(11)의 공통전극(VCOM)을 구동하기 위해 사용된다. AVDD에 대해, 전력소모(PAVDD)는 IAVDD*AVDD, 즉 α*IAVDD*VCI가 되고 구동전류(I AVDD)는 중간 전원(VCI)로부터 공급된다. 구동전류(IAVDD)를 위한 전류소비는 VCI 전원으로부터 유도될 지라도, AVDD 전원에 기초한 실제 전력소모는 α가 1보다 클 때 더 커진다. 따라서 데이터 라인들과 VCOM을 구동하기 위한 승압전원(AVDD) 및 VCOMH는 같은 전류소비에 대해 더 많은 전력소모를 초래한다.
따라서 본 발명이 이루고자하는 기술적 과제는, 플랫 패널 디스플레이의 데이터 라인들을 구동하는 데 있어 감소된 전력소모를 제공하는 소오스 드라이버 회로 및 방법을 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 플랫 패널 디스플레이의 공통전극들을 구동하는 데 있어 감소된 전력소모를 제공하는 공통전압 드라이버 회로 및 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 바람직한 실시예들은 전력소모를 감소시키고 전하 리싸이클링(charge recycling)을 제공하기 위해 완전히 승압된 구동전압만을 사용하지 않고 각 구동 싸이클에서 중간 기준전압들과 승압된 구동전압들을 함께 사용하는 소오스 드라이버 회로 및 방법 그리고 공통전압 드라이버 회로 및 방법을 포함한다.
본 발명의 바람직한 일실시예에서, 디스플레이의 데이터 라인을 구동하는 소오스 구동회로(source driving circuit)는, 디스플레이 데이터를 수신하여 상기 수신된 디스플레이 데이터에 대응하는 소오스 구동전압을 발생하며 상기 소오스 구동전압을 디스플레이의 데이터 라인에 인가하는 소오스 드라이버 회로(source driver circuit); 중간(intermediate) 소오스 구동전압을 발생하는 전압 발생회로; 및 상기 데이터 라인을 상기 중간 소오스 구동전압으로부터 상기 소오스 구동전압으로 구동하기 위해 상기 소오스 드라이버 회로에 의해 상기 소오스 구동전압이 상기 데이터 라인에 인가되기 전에, 상기 데이터 라인을 상기 중간 소오스 구동전압으로 구동하기 위해 상기 중간 소오스 구동전압을 상기 데이터 라인에 인가하는 제어회로를 구비하는 것을 특징으로 한다.
상기 제어회로는, 상기 수신된 디스플레이 데이터를 이전에 수신된 디스플레이 데이터와 비교하여 비교신호를 발생하는 비교기, 및 상기 중간 소오스 구동전압을 상기 전압 발생회로로부터 상기 데이터 라인에 선택적으로 인가하기 위해서 상기 비교신호에 응답하는 스위치를 구비한다. 상기 제어회로는 상기 이전에 수신된 디스플레이 데이터를 상기 비교기에 출력하는 래치를 더 구비한다. 상기 비교기는 상기 수신된 디스플레이 데이터의 최상위 비트를 상기 이전에 수신된 디스플레이 데이터의 최상위 비트와 비교한다. 상기 비교기는 상기 수신된 디스플레이 데이터의 최상위 비트와 상기 이전에 수신된 디스플레이 데이터의 최상위 비트가 같을 때 상기 스위치를 비활성화시키기 위해 제어신호를 발생한다.
본 발명의 다른 바람직한 실시예에서, 디스플레이의 데이터 라인을 구동하는 회로는, n-비트 디스플레이 신호와 극성 제어신호를 수신하고 상기 극성 제어신호에 응답하여 상기 n-비트 디스플레이 신호의 극성을 반전시키거나 그대로 유지시키는 극성 제어회로; 제1래치 제어신호에 응답하여 상기 극성 제어회로로부터 출력되는 상기 n-비트 디스플레이 신호를 래치하는 제1래치; 복수개의 그레이스케일 기준전압들과 상기 제1래치로부터 출력되는 상기 n-비트 디스플레이 신호를 입력으로서 수신하고 상기 그레이스케일 기준전압들중 하나를 선택적으로 출력하기 위해서 상기 n-비트 디스플레이 신호를 디코드하는 디코더; 소오스 구동전압을 발생하여 디스플레이의 데이터 라인에 인가하고, 제1동작모드에서 상기 디코더로부터 출력되는 상기 그레이스케일 기준전압으로부터 상기 소오스 구동전압을 발생하기 위해서 제1모드 제어신호에 응답하고, 제2동작모드에서 상기 제1래치로부터 출력되는 상기 n-비트 디스플레이 신호의 최상위 비트에 기초하여 상기 소오스 구동전압을 발생하기 위해서 제2모드 제어신호에 응답하는 버퍼; 중간 소오스 구동전압을 발생하는 전압 발생 회로; 및 상기 데이터 라인을 상기 중간 소오스 구동전압으로부터 상기 소오스 구동전압으로 구동하기 위해 상기 버퍼 회로에 의해 상기 소오스 구동전압이 상기 데이터 라인에 인가되기 전에, 상기 데이터 라인을 상기 중간 소오스 구동전압으로 구동하기 위해 상기 중간 소오스 구동전압을 상기 데이터 라인에 인가하는 제어회로를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 일실시예에서, 디스플레이의 공통전극들을 구동하는 공통전압 드라이버 회로는, 고(high) 공통전압을 출력하는 제1드라이버 회로; 저(low) 공통전압을 출력하는 제2드라이버 회로; 제1제어신호에 응답하여 상기 디스플레이 패널의 공통전극에 상기 제1드라이버 회로의 출력을 선택적으로 연결하는 제1스위치; 제2제어신호에 응답하여 상기 공통전극에 상기 제2드라이버 회로의 출력을 선택적으로 연결하는 제2스위치; 및 하나 또는 그 이상의 중간 제어신호들에 응답하여 상기 공통전극에 하나 또는 그 이상의 중간 공통전압들을 출력하는 중간전압 출력회로를 구비하는 것을 특징으로 한다.
상기 공통전압 드라이버 회로는, 상기 고 공통전압을 출력하기 전에 상기 하나 또는 그 이상의 중간 공통전압들로 상기 공통전극을 구동함으로써 상기 공통전극을 상기 저 공통전압으로부터 상기 고 공통전압으로 구동한다. 상기 공통전압 드라이버 회로는, 상기 저 공통전압을 출력하기 전에 상기 하나 또는 그 이상의 중간 공통전압들로 상기 공통전극을 구동함으로써 상기 공통전극을 상기 고 공통전압으로부터 상기 저 공통전압으로 구동한다.
상기 중간전압 출력회로는 하나 또는 그 이상의 스위칭 소자들을 구비하고, 각 스위칭 소자는 상기 중간 공통전압들중 대응되는 것을 상기 공통전극에 선택적으로 연결하기 위해 상기 중간 제어신호들중 대응되는 것에 응답한다.
상기 중간 공통전압들의 적어도 하나는 접지전압이고 상기 중간 공통전압들의 적어도 하나는 상기 고 공통전압의 약 1/2 내지 약 3/4의 범위에 있는 전압이다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 8은 본 발명의 바람직한 실시예에 따른 소오스 구동 회로를 나타내는 개략도이다. 도 8에 도시된 바람직한 실시예는 도 2에 도시된 소오스 구동 회로(20)의 확장이며 이 실시예는 디스플레이 패널의 데이터 라인들을 구동하는 데 소모되는 전력을 상당히 감소시킨다. 일반적으로, 소오스 구동회로(80)는 대응하는 데이터 라인(Di)을 구동하기 위해서 소오스 드라이버 출력신호(Sn)를 발생하는 소오스 드라이버(81), 그레이스케일 발생기(23) 및 중간전압 발생기(90)를 구비한다. 도 8의 소오스 구동회로(80)는 바람직한 실시예에 따른 구조를 나타내며, 이 소오스 구동회로(80)는 도 1의 디스플레이 시스템에서 소오스 드라이버 IC(12) 내에 구현될 수 있다. 소오스 구동회로(80)에서 각 데이터 라인 Di(또는 RGB 채널)에 대해 하나의 소오스 드라이버(81)가 할당되고 그레이스케일 발생기(23) 및 중간전압 발생기(90)는 모든 소오스 드라이버들을 위해 공통으로 구현된다.
소오스 드라이버(81)가 극성반전(polarity reverse) 회로(21), 래치회로(22), 감마(gamma) 디코더(24), 및 구동 버퍼(25)를 구비한다는 점에서 도 2의 소오스 드라이버(12-i)의 구조와 유사하다. 그러나, 소오스 드라이버(81)는 현재의 최상위 비트(MSB)를 이전의 최상위 비트(MSB)와 비교하고 비교결과에 따라 중간전압 발생기(90)로부터 출력되는 중간전압에 데이터 라인(Di)를 연결하는 비교회로(82)를 더 구비한다. 중간전압 발생기(90)는 동작모드(이진 또는 그래디언트)에 따라 다른 중간전압들을 출력한다.
특히, 비교회로(82)는 래치회로(83), XOR 회로(84), AND 게이트(85) 및 스위치 소자(S2)를 구비한다. 바람직한 실시예에서, 래치회로(83)는 래치 제어신호(PD_LATCH)에 응답하여 래치(22)에 저장된 디스플레이 데이터의 현재 래치된 블록의 최상위 비트(CD[n-1])을 래치하고 이전에 래치된 디스플레이 데이터의 최상위 비트(PD[n-1])을 출력하는 1비트 클럭드(clocked) D형 래치로 구성된다.
XOR 회로(84)는 래치(22)로부터 디스플레이 데이터(CD[n-1:0])의 현재 블록의 최상위 비트(CD[n-1]) 및 래치(83)으로부터 이전에 래치된 디스플레이 데이터의 최상위 비트(PD[n-1])을 입력으로서 수신한다. XOR 게이트(84)는 최상위 비트(CD[n-1])와 최상위 비트(PD[n-1])가 다를 때 논리"1"을 출력하고 최상위 비트(CD[n-1])와 최상위 비트(PD[n-1])가 같을 때 논리"0"을 출력한다. AND 게이트(85)는 XOR 게이트(84)의 출력과 제어신호(VCIR)을 수신하는 2-입력 AND 게이트로 구성된다. AND 게이트(85)는 스위치(S2)의 활성화/비활성화를 제어하기 위해 제어신호(VCIR)에 응답하여 XOR 게이트(84)의 출력을 전달하는 게이팅 회로로서 역할을 한다. 본 발명의 실시예에서, 스위치(S2)는 AND 게이트(85)의 출력이 논리"1"일 때(최상위 비트(CD[n-1])와 최상위 비트(PD[n-1])가 다를 때) 활성화(closed)되고 스위치(S2)는 AND 게이트(85)의 출력이 논리"0"일 때(최상위 비트(CD[n-1])와 최상위 비트(PD[n-1])가 같을 때) 비활성화(opened)된다.
스위치(S2)가 활성화될 때 중간전압 발생기(90)로부터 출력되는 중간전압이 데이터 라인(Di)을 구동하기 위해 인가된다. XOR 게이트(84) 및 AND 게이트(85)는 동일한 기능을 갖는 다른 논리 게이트들로 대체될 수 있다.
중간전압 발생기(90)는 증폭기에 해당하는 제3드라이버(91) 및 스위치(S3)를 포함하며 선택적으로 커패시터(92)를 더 포함할 수도 있다. 제3드라이버(91)는 그레이스케일 발생기(23)로부터 출력되는 그레이스케일 기준전압들(VG)의 하나를 VCI 전원을 사용하여 버퍼링하여 출력한다. 바람직한 실시예에서, 제3드라이버(91)는 그레이스케일 기준전압(VG[2n-1-1])을 수신한다. 여기에서 기준전압(VG[2n-1-1])은 VCI 전원보다 낮은 것이 바람직하다. 스위치(S3)는 전압선택 제어신호(BIN_FLAG)에 응답하여 제1중간전압(VCI)이 인가되는 제1노드(N1)에 연결되거나 제2중간전압(VG[2n-1-1])이 인가되는 제2노드(N2)(제3드라이버(91)의 출력)에 연결된다. 커패시터(92)는 출력전압을 안정화시키기 위해 제3드라이버(91)의 출력에 선택적으로 연결될 수 있다.
본 발명의 바람직한 실시예에서, 중간 소오스 구동전압(VCI)는 소오스 구동전압(AVDD)의 풀스윙(full-swing) 전압의 약 1/2 내지 1/3의 범위에 있다. 예컨대, AVDD가 약 5-6볼트이면 VCI는 약 2-3볼트이고 AVSS는 약 0볼트이다.
이진 모드에서, 전압선택 제어신호(BIN_FLAG)가 논리"1"일 때 S3가 제1노드(N1)에 연결되어 중간전압(VCI)이 S2로 전달된다. 그래디언트 모드에서, 전압선택 제어신호(BIN_FLAG)가 논리"0"일 때는 S3가 제2노드(N2)에 연결되어 중간전압(VG[2n-1-1])이 S2로 전달된다. 각각의 제어신호들(M, S_LATCH, BIN_ON, GRAY_ON, VCIR, BIN_FLAG)은 도 1에 도시된 콘트롤러(14)와 같은 콘트롤러에서 발생된다. 위에서 언급된 바와 같이, 중간전압 발생기(90)는 소오스 드라이버 IC 내의 모든 소오스 드라이버들(81)에 의해 공통으로 사용된다.
도 9는 본 발명의 바람직한 실시예에 따른 데이터 라인을 구동하는 소오스 구동 방법을 나타내는 타이밍도이다. 설명의 편의를 위해, 도 9의 방법은 도 8의 소오스 구동 회로(80)를 참조하여 설명된다. 도 9의 방법은 도 8의 소오스 드라이버 회로의 이진 동작모드에 해당한다. 도 9에서, RGB 데이터의 해상도(resolution)는 6비트(즉 n=6)이고 값들 00H(이진 000000), 3FH(이진 111111), 07H(이진 000111) 및 19H(이진 011001)를 갖는 래치된 디스플레이 데이터(CD[n-1:0])가 래치(22)로부터 순차적으로 출력된다고 가정한다. 또한 이진 모드에서 제어신호(GRAY_ON)는 논리"0"으로 고정되고(스위치 S1이 오픈된다.) 제어신호(BIN_FLAG)는 논리"1"으로 고정된다(스위치 S3가 노드 N1에 연결된다.)고 가정한다.
도 9에 도시된 바와 같이 시간(T1) 전에, 래치된 디스플레이 데이터(CD[5:0])의 값(00H)가 n-비트 래치회로(22)로부터 출력된다. 래치된 디스플레이 데이터(CD[5:0])의 최상위 비트 CD[5]는 논리"0"이다. 또한 시간(T1) 전에, 제어신호(BIN_ON)이 논리"1"이 되고 제2드라이버(27)가 턴온된다. 최상위 비트 CD[5]가 논리"0"이면, 제2드라이버(27)는 AVSS(소오스 드라이버를 위한 접지전압)의 소오스 드라이버 출력신호(Sn)을 데이터 라인(Di)으로 출력한다. 시간(T1) 전에 활성화되는 래치 제어신호(PD_LATCH)는 1-비트 래치(83)가 디스플레이 데이터(00H)의 최상위 비트 CD[5]=논리"0"을 래치하도록 제어한다. 도 9에 도시된 바와 같이, 래치 제어신호(PD_LATCH)는 래치 제어신호(S_LATCH)가 디스플레이 데이터의 다음 블록을 래치하기 위해 활성화되기 전에 활성화된다.
다음에 시간(T1)에, 래치 제어신호(S_LATCH)가 활성화되고 이에 따라 래치(22)는 최상위 비트 CD[5]가 논리"1"인 디스플레이 데이터(CD[5:0])의 값(3FH)를 래치하고 출력한다. 또한 시간(T1) 후, 구간(P1) 동안에 게이팅 신호(VCIR)는 활성화되고 제어신호(BIN_ON)는 비활성화된다. 제어신호(BIN_ON)가 비활성화되면 제2드라이버(27)는 턴오프된다. 또한 게이팅 신호(VCIR)가 활성화되면 XOR 게이트(84)의 출력은 스위치(S2)로 인가된다. 현재의 최상위 비트(CD[n-1])와 이전의 최상위 비트(PD[n-1])가 다르기 때문에(즉 CD[5]가 1이고 PD[5]가 0), AND 게이트(85)의 출력은 논리"1"이 되고 이에 따라 스위치(S2)는 활성화된다. S2가 활성화되고(closed) 제2드라이버가 턴오프되면, VCI 전원전압은 소오스 구동 출력신호(Sn)을 갖는 데이터 라인(Di)를 구간(P1) 동안에 AVSS로부터 중간전압(VCI)로 구동한다.
시간(T2)에, VCIR은 비활성화되고 BIN_ON은 활성화되며 이에 따라 스위치(S2)가 오픈되고(데이터 라인(Di)로부터 VCI가 끊어진다.) 제2드라이버(27)가 턴온된다. 현재의 최상위 비트(CD[5])가 논리"1"이면, 제2드라이버(27)는 구간(T2) 동안에 출력신호(Sn)을 VCI로부터 AVDD로 구동한다. 구간(P2)의 끝 부분에서 PD_LATCH가 활성화되고 이에 따라 1-비트 래치(83)는 디스플레이 데이터(3FH)의 최상위 비트(CD[5]=논리"1")을 래치하고 PD[5]=논리"1"을 출력한다.
다음에 시간(T3)에, S_LATCH가 활성화되고 이에 따라 n-비트 래치(22)는 최상위 비트 CD[5]가 논리"0"인 디스플레이 데이터(CD[5:0])의 값(07H)를 래치하고 출력한다. 또한 T3후 구간(P3) 동안에, VCIR은 활성화되고 BIN_ON은 비활성화된다. 제어신호(BIN_ON)가 비활성화되면 제2드라이버(27)는 턴오프된다. 또한 게이팅 신호(VCIR)가 활성화되면 XOR 게이트(84)의 출력은 스위치(S2)로 인가된다. 현재의 최상위 비트(CD[n-1])와 이전의 최상위 비트(PD[n-1])가 다르기 때문에(즉 CD[5]가 0이고 PD[5]가 1), AND 게이트(85)의 출력은 논리"1"이 되고 이에 따라 스위치(S2)는 활성화된다. S2가 활성화되면, 데이터 라인(Di)이 VCI 전원에 연결되고 이에 따라 소오스 드라이버 출력신호(Sn)가 AVDD로부터 중간전압(VCI)으로 디스차지된다.
다음에 시간(T4)에, VCIR은 비활성화되고 BIN_ON은 활성화된다. 이에 따라 스위치(S2)가 오픈되고(즉 데이터 라인(Di)로부터 VCI가 끊어짐) 제2드라이버(27)가 턴온된다. CD[5]가 0이면, 제2드라이버(27)는 구간(P4) 동안에 Sn을 VCI로부터 AVSS로 구동한다. 구간(P4)의 끝 부분에서 PD_LATCH가 활성화되고 이에 따라 1-비트 래치(83)는 디스플레이 데이터(07H)의 최상위 비트(CD[5]=논리"0")을 래치하고 PD[5]=논리"0"을 출력한다.
다음에 시간(T5)에, S_LATCH가 활성화되고 이에 따라 n-비트 래치(22)는 최상위 비트 CD[5]가 논리"0"인 디스플레이 데이터(CD[5:0])의 값(19H)를 래치하고 출력한다. 또한 T5후 구간(P5) 동안에, VCIR은 활성화되고 BIN_ON은 비활성화된다. 제어신호(BIN_ON)가 비활성화되면 제2드라이버(27)는 턴오프된다. 또한 게이팅 신호(VCIR)가 활성화되면 XOR 게이트(84)의 출력은 스위치(S2)로 인가된다. 현재의 최상위 비트(CD[n-1])와 이전의 최상위 비트(PD[n-1])가 같기 때문에(즉 CD[5]가 0이고 PD[5]가 0), AND 게이트(85)의 출력은 논리"0"이 되고 이에 따라 스위치(S2)는 비활성화 상태를 유지한다. S2가 비활성화되면, 소오스 드라이버 출력신호(Sn)는 AVSS로 유지된다(즉 VCI로 차지되지 않는다.). 시간(T6) 후에, VCIR은 비활성화되고 BIN_ON은 활성화된다. CD[5]가 0이면, 제2드라이버(27)는 Sn을 AVSS로 유지시킨다.
도 10은 본 발명의 바람직한 다른 실시예에 따른 데이터 라인을 구동하는 소오스 구동 방법을 나타내는 타이밍도이다. 설명의 편의를 위해, 도 10의 방법은 도 8의 소오스 구동 회로(80)를 참조하여 설명된다. 도 10의 방법은 도 8의 소오스 드라이버 회로의 그래디언트 동작모드에 해당한다. 도 10에서, RGB 데이터의 해상도는 6비트(즉 n=6)이고 값들 00H(이진 000000), 3FH(이진 111111), 07H(이진 000111) 및 19H(이진 011001)를 갖는 래치된 디스플레이 데이터(CD[n-1:0])가 래치(22)로부터 순차적으로 출력된다고 가정한다. 또한 그래디언트 모드에서 제어신호(BIN_ON)는 논리"0"으로 고정되고(제2드라이버(27)이 비활성화됨.) 제어신호(BIN_FLAG)는 논리"0"으로 고정된다(스위치 S3가 제3드라이버(91)의 출력인 노드 N2에 연결된다.)고 가정한다.
도 10에 도시된 바와 같이 시간(T1) 전에, 래치된 디스플레이 데이터(CD[5:0])의 값(00H)가 n-비트 래치회로(22)로부터 출력된다. 래치된 디스플레이 데이터(CD[5:0])의 최상위 비트 CD[5]는 논리"0"이다. 또한 시간(T1) 전에, 제어신호(GRAY_ON)이 논리"1"이 되고 스위치(S1)이 단락(closed)된다. 이에 따라 제1드라이버(26)는 소오스 드라이버 출력신호(Sn)을 갖는 데이터 라인(Di)을 중간전압(VG[31])보다 낮은 그레이스케일 전압(VG)으로 구동한다. 시간(T1) 전에 활성화되는 래치 제어신호(PD_LATCH)는 1-비트 래치(83)가 디스플레이 데이터(00H)의 최상위 비트(CD[5]=논리"0")을 래치하고 PD[5]=논리"0"을 출력하도록 제어한다. 도 10에 도시된 바와 같이, 래치 제어신호(PD_LATCH)는 래치 제어신호(S_LATCH)가 디스플레이 데이터의 다음 블록을 래치하기 위해 활성화되기 전에 활성화된다.
다음에 시간(T1)에, 래치 제어신호(S_LATCH)가 활성화되고 이에 따라 래치(22)는 최상위 비트 CD[5]가 논리"1"인 디스플레이 데이터(CD[5:0])의 값(3FH)를 래치하고 출력한다. 또한 시간(T1) 후, 구간(P1) 동안에 게이팅 신호(VCIR)는 활성화되고 제어신호(GRAY_ON)는 비활성화된다. 제어신호(GRAY_ON)가 비활성화되면 스위치(S1)이 오픈된다. 또한 게이팅 신호(VCIR)가 활성화되면 XOR 게이트(84)의 출력은 스위치(S2)로 인가된다. 현재의 최상위 비트(CD[n-1])와 이전의 최상위 비트(PD[n-1])가 다르기 때문에(즉 CD[5]가 1이고 PD[5]가 0), AND 게이트(85)의 출력은 논리"1"이 되고 이에 따라 스위치(S2)는 활성화된다. S2가 활성화되고(closed) S1이 오픈되면, 제3드라이버(91)이 소오스 구동 출력신호(Sn)을 갖는 데이터 라인(Di)를 구간(P1) 동안에 VG[0]으로부터 중간전압(VG[31])로 구동한다.
시간(T2)에, VCIR은 비활성화되고 GRAY_ON은 활성화되며 이에 따라 스위치(S2)가 오픈되고(데이터 라인(Di)로부터 제3드라이버(91)의 출력이 끊어진다.) 스위치(S1)이 단락된다. CD[5:0]가 3FH이면, 제1드라이버(26)는 구간(T2) 동안에 출력신호(Sn)을 VG[31]로부터 VG[63]으로 구동한다. 구간(P2)의 끝 부분에서 PD_LATCH가 활성화되고 이에 따라 1-비트 래치(83)는 디스플레이 데이터(3FH)의 최상위 비트(CD[5]=논리"1")을 래치하고 PD[5]=논리"1"을 출력한다.
다음에 시간(T3)에, S_LATCH가 활성화되고 이에 따라 n-비트 래치(22)는 최상위 비트 CD[5]가 논리"0"인 디스플레이 데이터(CD[5:0])의 값(07H)를 래치하고 출력한다. 또한 T3후 구간(P3) 동안에, VCIR은 활성화되고 GRAY_ON은 비활성화된다. 제어신호(GRAY_ON)가 비활성화되면 스위치(S1)이 오픈되고 게이팅 신호(VCIR)가 활성화되면 XOR 게이트(84)의 출력은 스위치(S2)로 인가된다. 현재의 최상위 비트(CD[n-1])와 이전의 최상위 비트(PD[n-1])가 다르기 때문에(즉 CD[5]가 0이고 PD[5]가 1), AND 게이트(85)의 출력은 논리"1"이 되고 이에 따라 스위치(S2)는 활성화된다. S2가 활성화되면, 데이터 라인(Di)이 노드(N2)에 연결되고 이에 따라 드라이버(91)가 소오스 드라이버 출력신호(Sn)를 VG[63]으로부터 중간전압(VG[31])으로 디스차지시킨다.
다음에 시간(T4)에, VCIR은 비활성화되고 GRAY_ON은 활성화된다. 이에 따라 스위치(S2)가 오픈되고(즉 데이터 라인(Di)로부터 노드(N2)가 끊어짐) 스위치(S1)이 단락된다. CD[5:0]가 07H이면, 제1드라이버(26)는 구간(P4) 동안에 Sn을 VG[31]로부터 VG[7]로 구동한다. 구간(P4)의 끝 부분에서 PD_LATCH가 활성화되고 이에 따라 1-비트 래치(83)는 디스플레이 데이터(07H)의 최상위 비트(CD[5]=논리"0")을 래치하고 PD[5]=논리"0"을 출력한다.
다음에 시간(T5)에, S_LATCH가 활성화되고 이에 따라 n-비트 래치(22)는 최상위 비트 CD[5]가 논리"0"인 디스플레이 데이터(CD[5:0])의 값(19H)를 래치하고 출력한다. 또한 T5후 구간(P5) 동안에, VCIR은 활성화되고 GRAY_ON은 비활성화된다. 제어신호(GRAY_ON)가 비활성화되면 스위치(S1)이 오픈되고 게이팅 신호(VCIR)가 활성화되면 XOR 게이트(84)의 출력은 스위치(S2)로 인가된다. 현재의 최상위 비트(CD[n-1])와 이전의 최상위 비트(PD[n-1])가 같기 때문에(즉 CD[5]가 0이고 PD[5]가 0), AND 게이트(85)의 출력은 논리"0"이 되고 이에 따라 스위치(S2)는 비활성화 상태를 유지한다. S2가 비활성화되면, 소오스 드라이버 출력신호(Sn)는 구간(P5) 동안에 VG[7]로 유지된다(즉 VG[31]로 차지되지 않는다.). 시간(T6) 후에, VCIR은 비활성화되고 GRAY_ON은 활성화된다. CD[5:0]가 19H이면, 제1드라이버(26)는 Sn을 VG[25]로 구동한다.
도 8, 9, 및 10을 참조하여 설명된 소오스 구동회로들 및 방법들은 도 2, 3, 및 4를 참조하여 위에서 설명된 종래의 회로들과 방법들에 비해 크게 전력모소를 감소시킨다. 특히, 도 9의 구간(P1)에서, 데이터 라인(Di)을 부분적으로 구동하기 위해 VCI 전원을 사용함으로써 데이터 라인을 구동하기 위해 승압전원(AVDD)이 사용되는 도 3의 종래의 방법에 비해 전력소모가 감소된다. 또한 구간(P3)에서, 데이터 라인을 구동하기 위해 VCI 전원을 사용함으로서 VCI 전원에 대한 "네거티브" 전류에 기인하여 전하 리싸이클링(charge recycling) 동작이 유발된다.
더구나 도 10에서, 그래디언트 동작모드는 제3드라이버(91)에 대해 VCI 전원을 사용함으로써 도 4의 종래의 방법에 비해 전력소모를 크게 감소시킨다. 특히 도 10에서, 데이터 라인을 VG[31]로 구동하기 위해 제3드라이버(91)가 승압되지 않은 VCI 전원을 사용함으로써 구간(P1)에서 전력소모가 감소되고 구간(P3)에서 VCI 전원에 대한 네거티브 전류가 전하 리싸이클링 동작을 유발한다.
예컨대 ID가 AVSS로부터 AVDD까지의 총 구동전류이고 구간(P1)에서의 구동전류가 ID1이고 구간(P2)에서의 구동전류가 ID2이며 ID=ID1+I D2 라고 가정한다. 그리고 AVSS가 0볼트이고 AVDD가 α*VCI라고 가정하고, 데이터 라인들을 구동하기 위해 VCI 전원이 부분적으로 사용되는 도 9의 본 발명의 방법에 따르면, 구간들(P1, P2)에서의 총 구동 전력소모(P)는 다음 수식에 의해 주어진다.
P=ID1*(VCI-AVSS)+I D2 *(AVDD-VCI)
=ID1*VCI+{ID2*(VCI*α)-ID2*VCI)}
=VCI*(ID1-ID2+α*ID2)
이와 대조적으로 도 3의 종래 방법에 따르면, 구간들(P1, P2)에서의 총 구동 전력소모(P')는 다음 수식에 의해 주어진다.
P'=ID*(AVDD-AVSS)
=ID*AVDD=ID*(α*VCI)
=VCI*(α*ID1+α*ID2)
총 구동전류가 종래 방법과 본 발명에 대해 동일하다고 가정하면, α가 1보다 클 때 종래방법에 따른 총 구동 전력소모(P')가 본 발명의 방법에 따른 총 구동 전력소모(P)보다 크다. 즉 종래의 방법에 비해 본 발명에 따른 방법에서 전력소모가 감소된다.
그러므로 도 9 및 도 10의 본 발명의 바람직한 방법에 따르면, 구간(P1) 동안에 VCI 전원을 사용함으로써 종래의 방법에 비해 (1/α)의 전력소모를 한다. 또한 상술된 바와 같이, 구간(P3)에서 VCI 전원에 대한 네거티브 전류에 기인하여 전하 리싸이클링이 발생한다.
도 11은 본 발명의 바람직한 실시예에 따른 공통전압 드라이버 회로(40)를 나타낸다. 공통전압 드라이버 회로(40)는 제1 및 제2드라이버들(31,32), 스위치들(33,34), 및 커패시터들(35,36)을 구비한다는 점에서 도 5의 드라이버 회로(30)과 유사하다. 공통전압 드라이버 회로(40)는 하나 또는 그 이상의 중간 제어신호들에 응답하여 하나 또는 그 이상의 중간 공통전압들을 공통전극(VCOM) 노드(N)으로 출력하는 중간전압 출력회로(41)를 구비한다.
특히 도 11에 도시된 바람직한 실시예에서, 중간전압 출력회로(41)는 기준전압(VCI)를 버퍼링하고 출력하는 제3드라이버(42) 및 각각 중간전압 제어신호들(VCIR, VSSR)에 의해 제어되는 스위치들(43, 44)을 구비한다. 스위치(43)는 드라이버(42)의 출력을 VCOM 노드(N)에 연결하기 위해 제어되고 스위치(44)는 VCOM 노드(N)을 접지전압(AVSS)에 연결하기 위해 제어된다. 본 발명의 바람직한 실시예에서, VCOMH는 약 4볼트이고 VCI는 약 2-3볼트, AVSS는 0볼트, 그리고 VCOML은 약 -1볼트이다.
도 12를 참조하여 아래에서 설명되는 바와 같이, 도 11의 드라이버 회로(40)를 사용하여 공통전극을 구동하는 방법은 도 5의 구동회로(30)와 비교하여 전력소모가 크게 감소된다.
도 12는 본 발명의 바람직한 실시예에 따라 공통전극을 구동하는 방법을 나타내는 타이밍도이다. 특히, 도 12는 도 11의 공통전압 드라이버(40)의 동작모드를 나타낸다. 도 12를 참조하면, 시간(T1) 전의 구간에서 극성 제어신호(M)이 논리"0"일 때 제어신호(VCML_ON)는 인에이블되고(스위치(34)가 단락된다.) 제어신호들(VCMH_ON, VCIR 및 VSSR)은 디스에이블된다 (스위치들(33, 43, 및 44)이 오픈된다.). 따라서, 공통전극 VCOM이 제2드라이버(32)에 의해 VCOML로 구동된다.
시간(T1)에서, 극성 제어신호(M)은 디스플레이 데이터를 반전시키기 위해 논리"1"으로 바뀌고 VCML_ON이 디스에이블되어 스위치(34)가 오픈된다. 그리고 제어신호(VSSR)는 인에이블되고 이에 따라 스위치(44)가 단락되어 VCOM 노드(N)가 중간전압(AVSS, 즉 접지전압)에 연결된다. 시간 구간(P1) 동안에 VCOM이 VCOML로부터 AVSS로 구동된다. 다음에 시간(T2)에, VSSR이 디스에이블되어 스위치(44)가 오픈되고 VCIR이 인에이블되어 스위치(43)이 단락되고 VCOM 노드(N)이 제3드라이버(42)의 출력에 연결된다. 따라서 구간(P2) 동안에, VCOM이 VCI 전원을 사용하여 AVSS로부터 중간전압(VCI)로 구동된다. 다음에 시간(T3)에, VCIR이 디스에이블되어 스위치(43)이 오픈되고 제어신호(VCMH_ON)가 인에이블되어 스위치(33)이 단락되고 제1드라이버(31)의 출력이 VCOM 노드(N)에 연결된다. 따라서 구간(P3) 동안에, VCOM이 제1드라이버(31)에 의해 중간전압(VCI)로부터 VCOMH로 구동된다.
다음에 시간(T4)에, 극성 제어신호(M)은 포지티브 극성을 갖는 디스플레이 데이터를 나타내는 논리"0"으로 바뀌고 VCMH_ON이 디스에이블되어 스위치(33)가 오픈된다. 그리고 제어신호(VCIR)는 인에이블되고 이에 따라 스위치(43)가 단락되어 VCOM 노드(N)가 제3드라이버(42)의 출력에 연결된다. 따라서 구간(P4) 동안에, VCOM은 드라이버(42)에 의해 VCOMH로부터 VCI로 구동된다. 다음에 시간(T5)에, VCIR이 디스에이블되어 스위치(43)가 오픈되고 VSSR이 인에이블되어 스위치(44)이 단락되고 VCOM 노드(N)이 접지(AVSS)에 연결된다. 따라서 구간(P5) 동안에, VCOM이 VCI로부터 VSS로 구동된다. 다음에 시간(T6)에, VSSR이 디스에이블되어 스위치(44)이 오픈되고 제어신호(VCML_ON)가 인에이블되어 스위치(34)이 단락되고 VCOM 노드(N)이 제2드라이버(32)의 출력에 연결된다. 따라서 구간(P6) 동안에, VCOM이 중간전압(AVSS)로부터 VCOML로 구동된다.
도 11 및 12의 공통전압 구동회로 및 방법은 도 6 및 7의 종래의 공통전압 구동 회로와 방법에 비해 크게 전력모소를 감소시킨다. 예컨대 구간(P1)에서, VCOM을 VCOML(즉 -1볼트)로부터 AVSS(즉 0볼트)로 구동하기 위해 접지를 사용함으로써 전력이 소모되지 않는다. 게다가 구간(P2)에서, 승압전원(AVDD) 대신에 VCI 전원을 사용하여 VCOM을 AVSS(접지)로부터 VCI로 구동함으로써 상술된 바와 같이 전력소모가 (1/α) 만큼 감소된다. 더구나 구간(P4)에서, VCI 전원에 대한 네거티브 전류 공급에 기인하여 전하 리싸이클 동작이 발생한다. 또한 구간(P5)에서, 접지를 사용하여 VCI를 AVSS로 싱킹(sinking)함으로써 전력이 소모되지 않는다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 소오스 드라이버 회로 및 방법, 공통전압 드라이버 회로 및 방법은 전력소모를 감소시키는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 디스플레이 시스템을 나타내는 개략도(schematic diagram)이다.
도 2는 종래의 소오스 드라이버 회로를 나타내는 개략도이다.
도 3은 도 2의 소오스 드라이버 회로의 이진 동작모드를 나타내는 타이밍도이다.
도 4는 도 2의 소오스 드라이버 회로의 그래디언트 동작모드를 나타내는 타이밍도이다.
도 5는 종래의 VCOM (공통전압 전극) 드라이버 회로를 나타내는 개략도이다.
도 6은 도 5의 VCOM 드라이버의 동작모드를 나타내는 타이밍도이다.
도 7은 도 1의 전원 발생기의 종래의 구조를 나타내는 블록도이다.
도 8은 본 발명의 바람직한 실시예에 따른 소오스 구동 회로를 나타내는 개략도이다.
도 9는 본 발명의 바람직한 실시예에 따른 도 8의 소오스 구동 회로의 이진 동작모드를 나타내는 타이밍도이다.
도 10은 본 발명의 바람직한 실시예에 따른 도 8의 소오스 구동 회로의 그래디언트 동작모드를 나타내는 타이밍도이다.
도 11은 본 발명의 바람직한 실시예에 따른 VCOM 드라이버 회로를 나타내는 개략도이다.
도 12는 도 11의 VCOM 드라이버의 동작모드를 나타내는 타이밍도이다.

Claims (53)

  1. 디스플레이의 데이터 라인을 구동하는 소오스 구동회로(source driving circuit)에 있어서,
    디스플레이 데이터를 수신하여 상기 수신된 디스플레이 데이터에 대응하는 소오스 구동전압을 발생하며 상기 소오스 구동전압을 디스플레이의 데이터 라인에 인가하는 소오스 드라이버 회로(source driver circuit);
    중간(intermediate) 소오스 구동전압을 발생하는 전압 발생회로; 및
    상기 데이터 라인을 상기 중간 소오스 구동전압으로부터 상기 소오스 구동전압으로 구동하기 위해 상기 소오스 드라이버 회로에 의해 상기 소오스 구동전압이 상기 데이터 라인에 인가되기 전에, 상기 데이터 라인을 상기 중간 소오스 구동전압으로 구동하기 위해 상기 중간 소오스 구동전압을 상기 데이터 라인에 인가하는 제어회로를 구비하는 것을 특징으로 하는 소오스 구동회로.
  2. 제1항에 있어서, 상기 제어회로는,
    상기 수신된 디스플레이 데이터를 이전에 수신된 디스플레이 데이터와 비교하여 비교신호를 발생하는 비교기; 및
    상기 중간 소오스 구동전압을 상기 전압 발생회로로부터 상기 데이터 라인에 선택적으로 인가하기 위해서 상기 비교신호에 응답하는 스위치를 구비하는 것을 특징으로 하는 소오스 구동회로.
  3. 제2항에 있어서, 상기 제어회로는,
    상기 이전에 수신된 디스플레이 데이터를 상기 비교기에 출력하는 래치를 더 구비하는 것을 특징으로 하는 소오스 구동회로.
  4. 제2항에 있어서, 상기 비교기는 상기 수신된 디스플레이 데이터의 최상위 비트를 상기 이전에 수신된 디스플레이 데이터의 최상위 비트와 비교하는 것을 특징으로 하는 소오스 구동회로.
  5. 제4항에 있어서, 상기 비교기는 상기 수신된 디스플레이 데이터의 최상위 비트와 상기 이전에 수신된 디스플레이 데이터의 최상위 비트가 같을 때 상기 스위치를 비활성화시키기 위해 제어신호를 발생하는 것을 특징으로 하는 소오스 구동회로.
  6. 제4항에 있어서, 상기 비교기는 상기 수신된 디스플레이 데이터의 최상위 비트와 상기 이전에 수신된 디스플레이 데이터의 최상위 비트를 입력으로서 수신하는 배타적 OR 게이트를 구비하는 것을 특징으로 하는 소오스 구동회로.
  7. 제2항에 있어서, 상기 제어회로는,
    상기 비교신호를 상기 스위치에 선택적으로 인가하기 위해서 게이트 제어신호에 응답하는 게이트 회로를 더 구비하는 것을 특징으로 하는 소오스 구동회로.
  8. 제1항에 있어서, 상기 소오스 드라이버 회로는 상기 소오스 구동전압을 상기 데이터 라인에 인가하기 위해서 제1제어신호에 의해 인에이블되고, 상기 제어회로는 상기 중간 소오스 구동전압을 상기 데이터 라인에 인가하기 위해서 제2제어신호에 의해 인에이블되고, 상기 제1 및 제2제어신호들은 상기 소오스 구동전압이 상기 데이터 라인에 인가되기 전에 상기 중간 소오스 구동전압이 상기 데이터 라인에 인가되도록 배타적으로 활성화되는 것을 특징으로 하는 소오스 구동회로.
  9. 제1항에 있어서, 상기 전압 발생기로부터 출력되는 상기 중간 소오스 구동전압은 그레이스케일 기준전압인 것을 특징으로 하는 소오스 구동회로.
  10. 제1항에 있어서, 상기 중간 소오스 구동전압은 상기 소오스 구동전압의 풀스윙(full-swing) 전압의 약 1/2 내지 약 1/3의 범위에 있는 것을 특징으로 하는 소오스 구동회로.
  11. 디스플레이의 데이터 라인을 구동하는 회로에 있어서,
    n-비트 디스플레이 신호와 극성 제어신호를 수신하고 상기 극성 제어신호에 응답하여 상기 n-비트 디스플레이 신호의 극성을 반전시키거나 그대로 유지시키는 극성 제어회로;
    제1래치 제어신호에 응답하여 상기 극성 제어회로로부터 출력되는 상기 n-비트 디스플레이 신호를 래치하는 제1래치;
    복수개의 그레이스케일 기준전압들과 상기 제1래치로부터 출력되는 상기 n-비트 디스플레이 신호를 입력으로서 수신하고 상기 그레이스케일 기준전압들중 하나를 선택적으로 출력하기 위해서 상기 n-비트 디스플레이 신호를 디코드하는 디코더;
    소오스 구동전압을 발생하여 디스플레이의 데이터 라인에 인가하고, 제1동작모드에서 상기 디코더로부터 출력되는 상기 그레이스케일 기준전압으로부터 상기 소오스 구동전압을 발생하기 위해서 제1모드 제어신호에 응답하고, 제2동작모드에서 상기 제1래치로부터 출력되는 상기 n-비트 디스플레이 신호의 최상위 비트에 기초하여 상기 소오스 구동전압을 발생하기 위해서 제2모드 제어신호에 응답하는 버퍼;
    중간 소오스 구동전압을 발생하는 전압 발생 회로; 및
    상기 데이터 라인을 상기 중간 소오스 구동전압으로부터 상기 소오스 구동전압으로 구동하기 위해 상기 버퍼 회로에 의해 상기 소오스 구동전압이 상기 데이터 라인에 인가되기 전에, 상기 데이터 라인을 상기 중간 소오스 구동전압으로 구동하기 위해 상기 중간 소오스 구동전압을 상기 데이터 라인에 인가하는 제어회로를 구비하는 것을 특징으로 하는 구동회로.
  12. 제11항에 있어서, 상기 제어회로는,
    상기 n-비트 디스플레이 신호의 최상위 비트를 이전에 수신된 n-비트 디스플레이 신호의 최상위 비트와 비교하고 비교신호를 발생하는 비교기; 및
    상기 중간 소오스 구동전압을 상기 데이터 라인에 선택적으로 인가하기 위해서 상기 비교신호에 응답하는 스위치를 구비하는 것을 특징으로 하는 구동회로.
  13. 제12항에 있어서, 상기 제어회로는,
    상기 이전에 수신된 n-비트 디스플레이 신호의 최상위 비트를 래치하여 상기 비교기에 출력하는 1-비트 래치를 더 구비하는 것을 특징으로 하는 구동회로.
  14. 제12항에 있어서, 상기 비교기는 배타적 OR 게이트를 구비하는 것을 특징으로 하는 구동회로.
  15. 제12항에 있어서,
    상기 비교신호를 상기 스위치에 선택적으로 출력하기 위해서 게이트 제어신호에 응답하는 게이트 회로를 더 구비하는 것을 특징으로 하는 구동회로.
  16. 제12항에 있어서, 상기 비교 신호는 상기 수신된 n-비트 디스플레이 신호 및 상기 이전에 수신된 n-비트 디스플레이 신호의 최상위 비트들이 같을 때 상기 스위치를 비활성화시키는 것을 특징으로 하는 구동회로.
  17. 제11항에 있어서, 상기 버퍼 회로는 상기 소오스 구동전압을 상기 데이터 라인에 인가하기 위해서 제1 또는 제2모드 제어신호에 의해 인에이블되고, 상기 제어회로는 상기 중간 소오스 구동전압을 상기 데이터 라인에 인가하기 위해서 제어신호에 의해 인에이블되고, 상기 제어신호는 상기 소오스 구동전압이 상기 데이터 라인에 인가되기 전에 상기 중간 소오스 구동전압이 상기 데이터 라인에 인가되도록 상기 제1 또는 제2모드 제어신호에 대해 배타적으로 활성화되는 것을 특징으로 하는 구동회로.
  18. 제11항에 있어서, 상기 중간 소오스 구동전압은 상기 소오스 구동전압의 풀스윙(full-swing) 전압의 약 1/2 내지 약 1/3의 범위에 있는 것을 특징으로 하는 구동회로.
  19. 제11항에 있어서, 상기 제1모드는 그래디언트 모드이고 상기 제2모드는 이진 모드인 것을 특징으로 하는 구동회로.
  20. 제11항에 있어서, 상기 전압 발생회로는,
    중간전압 드라이버; 및
    제1노드 또는 제2노드에 연결하기 위해 스위치 제어신호에 의해 제어되는 스위치를 구비하고,
    상기 제1노드는 중간전압 전원에 연결되고 상기 제2노드는 상기 중간전압 드라이버의 출력에 연결되는 것을 특징으로 하는 구동회로.
  21. 제20항에 있어서,
    상기 제2노드와 접지 사이에 연결되는 커패시터를 더 구비하는 것을 특징으로 하는 구동회로.
  22. 제20항에 있어서, 상기 전압 발생회로는 상기 제2동작모드에서 상기 중간 소오스 구동전압으로서 상기 중간전압 전원에 의해 발생되는 제1전압을 출력하고, 상기 전압 발생회로는 상기 제1동작모드에서 상기 중간 소오스 구동전압으로서 상기 중간전압 드라이버에 의해 발생되는 제2전압을 출력하는 것을 특징으로 하는 구동회로.
  23. 제22항에 있어서, 상기 중간전압 드라이버는 상기 중간전압 전원에 의해 발생되는 상기 제1전압을 사용하여 동작하는 것을 특징으로 하는 구동회로.
  24. 제23항에 있어서, 상기 중간전압 드라이버는 중간 소오스 구동전압으로서 사용되는 상기 제2전압으로서 그레이스케일 기준전압을 버퍼링하고 출력하는 것을 특징으로 하는 구동회로.
  25. 제24항에 있어서, 상기 중간 소오스 구동전압은 상기 소오스 구동전압의 풀스윙(full-swing) 전압의 약 1/2 내지 약 1/3의 범위에 있는 것을 특징으로 하는 소오스 구동회로.
  26. 복수개의 TFT(thin film transistor)들, 상기 TFT들의 게이트 전극들에 연결되는 복수개의 게이트 라인들, 상기 TFT들의 소오스 전극들에 연결되는 복수개의 데이터 라인들을 포함하는 액정 디스플레이 패널;
    각각 상기 액정 디스플레이 패널의 대응되는 게이트 라인을 구동하는 복수개의 게이트 드라이버 회로들을 포함하는 게이트 드라이버;
    각각 수신된 디스플레이 데이터에 대응하는 소오스 구동전압을 발생하여 상기 소오스 구동전압을 상기 데이터 라인에 인가함으로써 상기 액정 디스플레이 패널의 대응되는 데이터 라인을 구동하는 복수개의 소오스 드라이버 회로들을 포함하는 소오스 드라이버; 및
    상기 소오스 드라이버 회로들에 공통으로 인가되는 중간 소오스 구동전압을 발생하는 전압 발생회로를 구비하고,
    상기 각 소오스 드라이버 회로는 상기 데이터 라인을 상기 중간 소오스 구동전압으로부터 상기 소오스 구동전압으로 구동하기 위해 상기 소오스 드라이버 회로에 의해 상기 소오스 구동전압이 상기 데이터 라인에 인가되기 전에, 상기 대응되는 데이터 라인을 상기 중간 소오스 구동전압으로 구동하기 위해 상기 중간 소오스 구동전압을 상기 대응되는 데이터 라인에 인가하는 제어회로를 구비하는 것을 특징으로 하는 액정 디스플레이 장치(liquid crystal display apparatus).
  27. 제26항에 있어서, 상기 제어회로는,
    상기 수신된 디스플레이 데이터를 이전에 수신된 디스플레이 데이터와 비교하여 비교신호를 발생하는 비교기; 및
    상기 중간 소오스 구동전압을 상기 전압 발생회로로부터 상기 데이터 라인에 선택적으로 인가하기 위해서 상기 비교신호에 응답하는 스위치를 구비하는 것을 특징으로 하는 액정 디스플레이 장치.
  28. 제27항에 있어서, 상기 제어회로는,
    상기 이전에 수신된 디스플레이 데이터를 상기 비교기에 출력하는 래치를 더 구비하는 것을 특징으로 하는 액정 디스플레이 장치.
  29. 제27항에 있어서, 상기 비교기는 상기 수신된 디스플레이 데이터의 최상위 비트를 상기 이전에 수신된 디스플레이 데이터의 최상위 비트와 비교하는 것을 특징으로 하는 액정 디스플레이 장치.
  30. 제29항에 있어서, 상기 비교기는 상기 수신된 디스플레이 데이터의 최상위 비트와 상기 이전에 수신된 디스플레이 데이터의 최상위 비트가 같을 때 상기 스위치를 비활성화시키기 위해 제어신호를 발생하는 것을 특징으로 하는 액정 디스플레이 장치.
  31. 제29항에 있어서, 상기 비교기는 상기 수신된 디스플레이 데이터의 최상위 비트와 상기 이전에 수신된 디스플레이 데이터의 최상위 비트를 입력으로서 수신하는 배타적 OR 게이트를 구비하는 것을 특징으로 하는 액정 디스플레이 장치.
  32. 제27항에 있어서, 상기 제어회로는,
    상기 비교신호를 상기 스위치에 선택적으로 인가하기 위해서 게이트 제어신호에 응답하는 게이트 회로를 더 구비하는 것을 특징으로 하는 액정 디스플레이 장치.
  33. 제26항에 있어서, 상기 소오스 드라이버 회로는 상기 소오스 구동전압을 상기 데이터 라인에 인가하기 위해서 제1제어신호에 의해 인에이블되고, 상기 제어회로는 상기 중간 소오스 구동전압을 상기 데이터 라인에 인가하기 위해서 제2제어신호에 의해 인에이블되고, 상기 제1 및 제2제어신호들은 상기 소오스 구동전압이 상기 데이터 라인에 인가되기 전에 상기 중간 소오스 구동전압이 상기 데이터 라인에 인가되도록 배타적으로 활성화되는 것을 특징으로 하는 액정 디스플레이 장치.
  34. 제26항에 있어서, 상기 전압 발생기로부터 출력되는 상기 중간 소오스 구동전압은 그레이스케일 기준전압인 것을 특징으로 하는 액정 디스플레이 장치.
  35. 제26항에 있어서, 상기 중간 소오스 구동전압은 상기 소오스 구동전압의 풀스윙(full-swing) 전압의 약 1/2 내지 약 1/3의 범위에 있는 것을 특징으로 하는 액정 디스플레이 장치.
  36. 디스플레이의 데이터 라인을 구동하는 방법에 있어서,
    수신된 디스플레이 데이터에 대응하는 소오스 구동전압을 발생하는 단계;
    중간 소오스 구동전압을 발생하는 단계;
    데이터 라인을 상기 중간 소오스 구동전압으로 구동하기 위해 상기 중간 소오스 구동전압을 상기 데이터 라인에 인가하는 단계; 및
    상기 데이터 라인을 상기 중간 소오스 구동전압으로부터 상기 소오스 구동전압으로 구동하기 위해 상기 소오스 구동전압을 상기 데이터 라인에 인가하는 단계를 구비하는 것을 특징으로 하는 구동방법.
  37. 디스플레이 패널을 위한 공통전압 드라이버 회로에 있어서,
    고(high) 공통전압을 출력하는 제1드라이버 회로;
    저(low) 공통전압을 출력하는 제2드라이버 회로;
    제1제어신호에 응답하여 상기 디스플레이 패널의 공통전극에 상기 제1드라이버 회로의 출력을 선택적으로 연결하는 제1스위치;
    제2제어신호에 응답하여 상기 공통전극에 상기 제2드라이버 회로의 출력을 선택적으로 연결하는 제2스위치; 및
    하나 또는 그 이상의 중간 제어신호들에 응답하여 상기 공통전극에 하나 또는 그 이상의 중간 공통전압들을 출력하는 중간전압 출력회로를 구비하는 것을 특징으로 하는 공통전압 드라이버 회로.
  38. 제37항에 있어서, 상기 공통전압 드라이버 회로는, 상기 고 공통전압을 출력하기 전에 상기 하나 또는 그 이상의 중간 공통전압들로 상기 공통전극을 구동함으로써 상기 공통전극을 상기 저 공통전압으로부터 상기 고 공통전압으로 구동하는 것을 특징으로 하는 공통전압 드라이버 회로.
  39. 제37항에 있어서, 상기 공통전압 드라이버 회로는, 상기 저 공통전압을 출력하기 전에 상기 하나 또는 그 이상의 중간 공통전압들로 상기 공통전극을 구동함으로써 상기 공통전극을 상기 고 공통전압으로부터 상기 저 공통전압으로 구동하는 것을 특징으로 하는 공통전압 드라이버 회로.
  40. 제37항에 있어서, 상기 중간전압 출력회로는 하나 또는 그 이상의 스위칭 소자들을 구비하고, 각 스위칭 소자는 상기 중간 공통전압들중 대응되는 것을 상기 공통전극에 선택적으로 연결하기 위해 상기 중간 제어신호들중 대응되는 것에 응답하는 것을 특징으로 하는 공통전압 드라이버 회로.
  41. 제37항에 있어서, 상기 중간 공통전압들의 적어도 하나는 접지전압인 것을 특징으로 하는 공통전압 드라이버 회로.
  42. 제37항에 있어서, 상기 중간 공통전압들의 적어도 하나는 상기 고 공통전압의 약 1/2 내지 약 3/4의 범위에 있는 것을 특징으로 하는 공통전압 드라이버 회로.
  43. 복수개의 TFT(thin film transistor)들, 상기 TFT들의 게이트 전극들에 연결되는 복수개의 게이트 라인들, 상기 TFT들의 소오스 전극들에 연결되는 복수개의 데이터 라인들, 및 공통전극을 포함하는 액정 디스플레이 패널;
    각각 상기 액정 디스플레이 패널의 대응되는 게이트 라인을 구동하는 복수개의 게이트 드라이버 회로들을 포함하는 게이트 드라이버;
    각각 수신된 디스플레이 데이터에 대응하는 소오스 구동전압을 발생하여 상기 소오스 구동전압을 상기 데이터 라인에 인가함으로써 상기 액정 디스플레이 패널의 대응되는 데이터 라인을 구동하는 복수개의 소오스 드라이버 회로들을 포함하는 소오스 드라이버; 및
    공통전압 드라이버 회로를 구비하고,
    상기 공통전압 드라이버 회로는,
    고(high) 공통전압을 출력하는 제1드라이버 회로;
    저(low) 공통전압을 출력하는 제2드라이버 회로;
    제1제어신호에 응답하여 상기 디스플레이 패널의 공통전극에 상기 제1드라이버 회로의 출력을 선택적으로 연결하는 제1스위치;
    제2제어신호에 응답하여 상기 공통전극에 상기 제2드라이버 회로의 출력을 선택적으로 연결하는 제2스위치; 및
    하나 또는 그 이상의 중간 제어신호들에 응답하여 상기 공통전극에 하나 또는 그 이상의 중간 공통전압들을 출력하는 중간전압 출력회로를 구비하는 것을 특징으로 하는 액정 디스플레이 장치.
  44. 제43항에 있어서, 상기 공통전압 드라이버 회로는, 상기 고 공통전압을 출력하기 전에 상기 하나 또는 그 이상의 중간 공통전압들로 상기 공통전극을 구동함으로써 상기 공통전극을 상기 저 공통전압으로부터 상기 고 공통전압으로 구동하는 것을 특징으로 하는 액정 디스플레이 장치.
  45. 제43항에 있어서, 상기 공통전압 드라이버 회로는, 상기 저 공통전압을 출력하기 전에 상기 하나 또는 그 이상의 중간 공통전압들로 상기 공통전극을 구동함으로써 상기 공통전극을 상기 고 공통전압으로부터 상기 저 공통전압으로 구동하는 것을 특징으로 하는 액정 디스플레이 장치.
  46. 제43항에 있어서, 상기 중간전압 출력회로는 하나 또는 그 이상의 스위칭 소자들을 구비하고, 각 스위칭 소자는 상기 중간 공통전압들중 대응되는 것을 상기 공통전극에 선택적으로 연결하기 위해 상기 중간 제어신호들중 대응되는 것에 응답하는 것을 특징으로 하는 액정 디스플레이 장치.
  47. 제43항에 있어서, 상기 중간 공통전압들의 적어도 하나는 접지전압인 것을 특징으로 하는 액정 디스플레이 장치.
  48. 제43항에 있어서, 상기 중간 공통전압들의 적어도 하나는 상기 고 공통전압의 약 1/2 내지 약 3/4의 범위에 있는 것을 특징으로 하는 액정 디스플레이 장치.
  49. 디스플레이 패널의 공통전극을 구동하는 방법에 있어서,
    고(high) 공통전압을 발생하는 단계;
    저(low) 공통전압을 발생하는 단계;
    하나 또는 그 이상의 중간 공통전압들을 발생하는 단계; 및
    상기 고 공통전압을 출력하기 전에 상기 하나 또는 그 이상의 중간 공통전압들을 상기 공통전극으로 출력함으로써 상기 공통전극을 상기 저 공통전압으로부터 상기 고 공통전압으로 구동하는 단계를 구비하는 것을 특징으로 하는 공통전극 구동방법.
  50. 제49항에 있어서,
    상기 저 공통전압을 출력하기 전에 상기 하나 또는 그 이상의 중간 공통전압들을 상기 공통전극으로 출력함으로써 상기 공통전극을 상기 고 공통전압으로부터 상기 저 공통전압으로 구동하는 단계를 더 구비하는 것을 특징으로 하는 공통전극 구동방법.
  51. 제49항에 있어서, 상기 구동하는 단계는, 상기 하나 또는 그 이상의 중간 공통전압들을 순차적으로 출력하기 위해 복수개의 스위치 제어신호들을 순차적으로 활성화시키는 단계를 구비하는 것을 특징으로 하는 공통전극 구동방법.
  52. 제49항에 있어서, 상기 중간 공통전압들의 적어도 하나는 접지전압인 것을 특징으로 하는 공통전극 구동방법.
  53. 제49항에 있어서, 상기 중간 공통전압들의 적어도 하나는 상기 고 공통전압의 약 1/2 내지 약 3/4의 범위에 있는 것을 특징으로 하는 공통전극 구동방법.
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