KR101469096B1 - 게이트 드라이버 및 그 구동 방법과 이를 적용한디스플레이 패널 구동 장치 - Google Patents

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Abstract

본 발명은 디스플레이 패널 구동 장치 및 구동 방법에 관한 것으로서, 특히 게이트 드라이버 및 그 구동 방법에 관한 것이다.
본 발명의 일실시 예에 따른 게이트 드라이버는 게이트 라인 선택 데이터를 디코딩하여 게이트 라인 선택 신호를 생성시키는 디코더 및, 상기 게이트 라인 선택 신호 및 프리-챠징용 제어신호에 응답하여 프리-챠징 페이즈 및 드라이빙 페이즈 별로 게이트 구동 신호를 생성시키고, 상기 드라이빙 페이즈에서 게이트 라인이 선택되지 않는 구간 동안에 플로팅되는 노드를 상기 프리-챠징용 제어신호와 상기 게이트 라인 선택 신호 발생 타이밍에 근거하여 생성되는 홀드 신호를 이용하여 목표로 하는 전압 레벨로 홀드시키는 게이트 구동 회로를 포함함을 특징으로 한다.

Description

게이트 드라이버 및 그 구동 방법과 이를 적용한 디스플레이 패널 구동 장치{Gate driver, gate driving method and display panel driving apparatus using the same}
본 발명은 디스플레이 패널 구동 장치 및 구동 방법에 관한 것으로서, 특히 게이트 드라이버 및 그 구동 방법에 관한 것이다.
디스플레이 구동 칩이 내장되는 전자기기의 사이즈가 소형화되는 추세에 따라서 디스플레이 구동 칩 사이즈를 줄이기 위한 연구가 활발하게 진행되고 있다. 특히, 모바일 기기 등과 같은 소형 전자 기기에 사용되는 디스플레이 구동 칩의 사이즈를 최소화시키기 위한 회로 개발이 더욱 필요하게 되었다.
본 발명이 해결하고자 하는 과제는 디스플레이 구동 칩의 사이즈를 줄이면서도 안정성을 높일 수 있는 게이트 드라이버를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 디스플레이 구동 칩의 사이즈를 줄이면서도 안정성을 높일 수 있는 게이트 드라이버 구동 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 디스플레이 구동 칩의 사이즈를 줄이면서도 안정성을 높일 수 있는 디스플레이 패널 구동 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일실시 예에 따른 게이트 드라이버는 게이트 라인 선택 데이터를 디코딩하여 게이트 라인 선택 신호를 생성시키는 디코더 및, 상기 게이트 라인 선택 신호 및 프리-챠징용 제어신호에 응답하여 프리-챠징 페이즈 및 드라이빙 페이즈 별로 게이트 구동 신호를 생성시키고, 상기 드라이빙 페이즈에서 게이트 라인이 선택되지 않는 구간 동안에 플로팅되는 노드를 상기 프리-챠징용 제어신호와 상기 게이트 라인 선택 신호 발생 타이밍에 근거하여 생성되는 홀드 신호를 이용하여 목표로 하는 전압 레벨로 홀드시키는 게이트 구동 회로를 포함함을 특징으로 한다.
상기 홀드 신호는 상기 프리-챠징용 제어신호가 제1논리 레벨로 천이되는 시점에 제2논리 레벨로 천이되고, 상기 게이트 라인 선택 신호에 의하여 어느 하나의 게이트 라인이 인에이블되는 시점으로부터 초기 설정된 시간 경과 후에 제1논리 레벨로 천이되도록 설계하는 것이 바람직하다.
상기 홀드 신호와 상기 게이트 구동 신호를 생성시키는 과정에서 생성되는 내부 신호가 모두 목표 논리 레벨에 도달되는 경우에만 상기 드라이빙 페이즈에서 게이트 라인이 선택되지 않는 구간 동안에 플로팅되는 노드를 목표로 하는 전압 레벨로 홀드시키는 것이 바람직하다.
상기 게이트 구동 회로는 복수의 스위칭 소자들을 조합하여 형성된 노드 A와 상기 노드 A의 전압에 근거하여 결정되는 노드 B에서 각각 상기 게이트 라인 선택 신호 및 프리-챠징용 제어신호에 응답하여 게이트 구동에 필요한 신호를 발생시키는 제1스위칭 회로 및, 상기 노드 A가 플로팅되는 구간에서 상기 홀드 신호 및 상기 노드 B의 전압 레벨에 근거하여 상기 노드 A를 제1전압 공급 단자에 전기적으로 연결시키기 위한 제2스위칭 회로를 포함한다.
상기 제1스위칭 회로는 상기 프리-챠징용 제어신호가 인에이블되는 프리-챠징 페이즈에서 상기 노드 A를 제1전압으로 유지시키고 상기 노드 B를 제2전압으로 유지시키며, 상기 드라이빙 페이즈에서 상기 게이트 라인 선택 신호가 인에이블되는 구간에서 상기 노드 A를 제3전압으로 유지시키고 상기 노드 B를 제1전압으로 유지시키며, 상기 드라이빙 페이즈에서 상기 게이트 라인 선택 신호가 디스에이블되는 구간 동안에 상기 노드 A가 플로팅되도록 설계하는 것이 바람직하다.
상기 제1전압은 게이트 턴-오프 구동 전압이고, 상기 제2전압은 게이트 턴-온 구동 전압이고, 상기 제3전압은 상기 노드 A를 입력 단자로 하는 스위칭 소자를 턴-온 시키는데 필요한 전압으로 설정하는 것이 바람직하다.
상기 복수의 스위칭 소자들은 트랜지스터를 포함하는 것이 바람직하다.
상기 제2스위칭 회로는 상기 홀드 신호의 전압 레벨에 따라서 스위칭하는 제1스위칭 소자 및, 상기 노드 B의 전압 레벨에 따라서 스위칭하는 제2스위칭 소자를 포함하고, 상기 노드 A와 상기 제1전압 공급 단자 사이에서 상기 제1스위칭 소자와 상기 제2스위칭 소자가 직렬로 접속되는 구조를 갖는 것을 특징으로 한다.
상기 게이트 라인 선택 신호, 상기 프리-챠징용 제어신호 및 홀드 신호는 각 각 게이트 구동 회로에서 필요로 하는 전압 범위에서 스윙하도록 레벨 쉬프트된 신호로 설계하는 것이 바람직하다.
상기 프리-챠징용 제어신호 및 상기 홀드 신호는 각각 공통의 레벨 쉬프터로 레벨 변환되어 모든 게이트 라인 구동 회로에 공급하는 것이 바람직하다.
상기 게이트 라인 선택 신호는 해당 게이트 라인 구동 회로별로 할당된 레벨 쉬프터에 의하여 레벨 변환되도록 설계하는 것이 바람직하다.
상기 다른 과제를 달성하기 위한 본 발명의 일실시 예에 따른 게이트 구동 방법은 게이트 라인 선택 신호 및 프리-챠징용 제어신호를 생성시키는 단계, 상기 게이트 라인 선택 신호 및 상기 프리-챠징용 제어신호의 생성 타이밍에 근거하여 게이트 드라이버 플로팅을 방지하기 위한 홀드 신호를 생성시키는 단계 및, 드라이빙 페이즈에서 게이트 라인이 선택되지 않는 구간 동안에 플로팅되는 게이트 드라이버에 포함된 노드를 상기 홀드 신호 및 상기 게이트 드라이버의 내부 신호를 이용하여 목표로 하는 전압 레벨로 홀드시키는 단계를 포함함을 특징으로 한다.
상기 또 다른 과제를 달성하기 위한 본 발명의 일실시 예에 따른 디스플레이 패널 구동 장치는 복수의 게이트 라인과 복수의 데이터 라인이 행렬로 교차 배열되어, 상기 게이트 라인에 인가되는 게이트 구동 신호에 따라 상기 데이터 라인에 인가되는 데이터 전압에 상응하는 화상을 화소 단위의 액정 표시 소자로 표시하는 액정 표시 패널, 상기 게이트 라인을 선택하는 게이트 라인 선택 데이터, 상기 액정 표시 소자에 표시할 영상 데이터 및 프리-챠징용 제어신호 및 홀드 신호를 생성시키는 신호 제어부, 게이트 라인 선택 데이터를 디코딩하여 게이트 라인 선택 신호 를 생성시키고, 상기 게이트 라인 선택 신호 및 프리-챠징용 제어신호에 응답하여 프리-챠징 페이즈 및 드라이빙 페이즈별로 게이트 구동 신호를 생성시키고, 상기 드라이빙 페이즈에서 게이트 라인이 선택되지 않는 구간 동안에 플로팅되는 노드를 상기 프리-챠징용 제어신호와 상기 게이트 라인 선택 신호 발생 타이밍에 근거하여 생성되는 홀드 신호를 이용하여 목표로 하는 전압 레벨로 홀드시키는 게이트 드라이버 및, 상기 영상 데이터에 상응하는 데이터 전압을 생성시켜 해당 데이터 라인에 인가하는 데이터 드라이버를 포함함을 특징으로 한다.
상기 게이트 드라이버는 복수의 스위칭 소자들을 조합하여 형성된 노드 A와 상기 노드 A의 전압에 근거하여 결정되는 노드 B에서 각각 상기 게이트 라인 선택 신호 및 프리-챠징용 제어신호에 응답하여 게이트 구동에 필요한 전압을 발생시키는 제1스위칭 회로 및, 상기 노드 A가 플로팅되는 구간에서 상기 홀드 신호 및 상기 노드 B의 전압 레벨에 근거하여 상기 노드 A를 제1전원 단자에 전기적으로 연결시키기 위한 제2스위칭 회로를 포함함을 특징으로 한다.
상기 제1스위칭 회로는 상기 프리-챠징용 제어신호가 인에이블되는 프리-챠징 페이즈에서 상기 노드 A를 제1전압으로 유지시키고 상기 노드 B를 제2전압으로 유지시키며, 상기 드라이빙 페이즈에서 상기 게이트 라인 선택 신호가 인에이블되는 구간에서 상기 노드 A를 제3전압으로 유지시키고 상기 노드 B를 제1전압으로 유지시키며, 상기 드라이빙 페이즈에서 상기 게이트 라인 선택 신호가 디스에이블되는 구간 동안에 상기 노드 A가 플로팅 되도록 설계하는 것이 바람직하다.
상기 제2스위칭 회로는 상기 홀드 신호의 전압 레벨에 따라서 스위칭하는 제 1스위칭 소자 및, 상기 노드 B의 전압 레벨에 따라서 스위칭하는 제2스위칭 소자를 포함하고, 상기 노드 A와 상기 제1전압 공급 단자 사이에서 상기 제1스위칭 소자와 상기 제2스위칭 소자가 직렬로 접속되는 구조를 갖도록 설계하는 것이 바람직하다.
상기 제1스위칭 회로 및 제2스위칭 회로를 구성하는 스위칭 소자들은 트랜지스터를 포함하는 것이 바람직하다.
본 발명에 의하면 게이트 구동 회로에서 프리-챠징용 커패시터를 삭제할 수 있으므로 게이트 드라이버의 칩 사이즈를 줄일 수 있는 효과가 발생되고, 또한, 프리-챠징용 커패시터의 전하가 다른 경로로 방전되는 현상을 방지할 수 있는 효과가 발생된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세히 설명하기로 한다.
우선, 본 발명이 적용되는 디스플레이 패널 구동 장치에 대하여 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명이 적용되는 디스플레이 패널 구동 장치는 신호 제어부(110), 게이트 드라이버(120), 데이터 드라이버(130) 및 디스플레이 패 널(140)을 구비한다.
디스플레이 패널(140)은 제1방향으로 n개의 게이트 라인(GL1, GL2, GL3, ..., GLn)과 상기 제1방향과 실질적으로 직교하는 제2방향으로 m개의 데이터 라인(DL1, DL2, DL3, ..., DLm)이 매트릭스 형태로 배열된 복수의 화소들로 구성된다.
각 화소를 표시하는 회로는 게이트 라인(GL1-GLn) 및 데이터 라인(DL1-DLm)에 연결된 박막 트랜지스터(Q)와 이에 연결된 액정 커패시터(liquid crystal capacitor, CLC) 및 유지 커패시터(CST)로 구성된다. 유지 커패시터(CST)는 경우에 따라 생략될 수도 있다.
신호 제어부(110)는 외부의 그래픽 제어기(도면이 미도시)로부터 적색, 녹색, 청색의 3색 영상 신호 및 영상 신호 표시를 제어하는 입력 제어신호들을 제공받는다. 입력 제어신호들에는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클럭(MCLK), 데이터 인에이블 신호(DE) 등이 포함된다. 신호 제어부(110)는 입력 영상 신호(R,G,B)와 입력 제어신호들을 기초로 하여 영상 신호(R,G,B)를 액정 표시 패널(300)의 해상도에 적합하도록 처리한다. 그리고, 신호 제어부(110)는 게이트 제어신호(CONT1) 및 데이터 제어신호(CONT2) 등의 제어 신호를 생성시킨 후, 게이트 제어신호(CONT1)를 게이트 드라이버(120)로 출력하고, 데이터 제어신호(CONT2)와 처리한 영상 신호(DAT)는 데이터 드라이버(130)로 출력한다.
게이트 제어 신호(CONT1)는 게이트 라인을 순차적으로 인에이블시키기 위한 게이트 라인 제어 신호, 클럭 신호 및 게이트 온 상태의 지속 시간을 한정하는 출력 인에이블 신호 등을 포함한다.
데이터 제어 신호(CONT2)는 영상 데이터(DAT)의 입력 시작을 알리는 수평 동기 신호(Hsync)와 데이터 라인(DL1-DLm)에 해당되는 데이터 전압을 인가하라는 로드 신호 및 데이터 클럭 신호 등을 포함한다.
데이터 드라이버(130)는 신호 제어부(110)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소를 표시하기 위한 영상 데이터를 차례로 입력받고, 입력된 영상 데이터(DAT)에 대응되는 계조 전압을 해당 데이터 라인에 인가한다.
게이트 드라이버(120)는 신호 제어부(110)로부터의 게이트 제어 신호(CONT1)에 따라 n개의 게이트 라인(GL1-GLn)에 순차적으로 게이트 라인 구동 신호를 생성시켜 해당 게이트 라인으로 출력한다.
게이트 드라이버(120)의 회로 구성에 대하여 도 2를 참조하여 설명하기로 한다.
도 2에 도시된 바와 같이, 게이트 드라이버는 디코더(210), 공통 레벨 쉬프터(220) 및 게이트 구동 회로(230)로 구성된다.
디코더(210)는 n개의 게이트 라인들 중에서 어느 게이트 라인을 선택할 것인지를 결정하기 위한 게이트 라인 제어 신호 G[m:0]를 입력받아, 게이트 라인별로 게이트 라인에 연결된 박막 트랜지스터를 도통시키기 위한 게이트 라인 선택 신호 GDB[n:1]를 출력한다.
공통 레벨 쉬프터(220)는 전체 게이트 채널에서 공통으로 사용되며, VSS~VDD 의 저전압 레벨 범위에서 스윙하는 프리-챠징용 제어신호(PREC)를 입력하여, VGL~VGH의 고전압 레벨 범위에서 스윙하는 레벨 변환된 프리-챠징 제어신호(PRECH, PRECHB)를 출력한다. 여기에서, PRECHB는 PRECH의 위상이 반전된 신호이다. 여기에서, VGL은 게이트 라인에 연결된 박막 트랜지스터(TFT)를 턴-오프 시키기 위한 게이트 드라이버의 출력 전압을 의미하고, VGH는 게이트 라인에 연결된 박막 트랜지스터를 턴-온 시키기 위한 게이트 드라이버의 출력 전압을 의미한다.
일 예로서, VSS는 0V, VDD는 1.5V, VGL은 -8V, VGH는 15V로 결정할 수 있으며, 적용되는 제품 사양에 따라 다른 전압으로 변경이 가능하다.
게이트 구동 회로(230)의 세부적인 구성은 도 3에 도시되어 있다.
도 3에 도시된 바와 같이, 게이트 구동 회로(230)는 인버터 회로(300), 레벨 쉬프팅 회로(310), 프리-챠징 회로(320) 및 버퍼 회로(330)로 구성된다.
여기에서, 인버터(300)는 GDB 신호의 논리 레벨을 반전시키기 위한 수단으로서, 도 2에 도시된 디코더(210)에서 GDB 신호의 논리 상태를 반전시켜 출력하면 생략될 수도 있다.
레벨 쉬프팅 회로(310)는 레벨 쉬프터(310-1)와 버퍼(310-2)로 구성된다.
세부적으로, 레벨 쉬프터(310-1)는 4개의 PMOS 트랜지스터 PM1~PM4와 2개의 NMOS 트랜지스터 NM1, NM2로 구성된다.
PM1 및 PM2의 소오스 단자는 함께 전원 AVDD에 연결되고, PM3의 소오스 단자는 PM1의 드레인 단자에 연결되고, PM4의 소오스 단자는 PM2의 드레인 단자에 연결되고, PM2의 게이트 단자와 PM3의 드레인 단자가 연결되고, PM1의 게이트 단자와 PM4의 드레인 단자가 연결되고, PM3의 드레인 단자와 NM1의 드레인 단자가 연결되고, PM4의 드레인 단자와 NM2의 드레인 단자가 연결되고, PM4의 드레인 단자와 NM2의 드레인 단자 연결되고, NM1 및 NM2의 소오스 단자는 함께 전원 VSSA에 연결된다. 그리고, PM4와 NM2의 게이트 단자는 함께 GDB 신호 입력 단자에 연결되고, PM3과 NM1의 게이트 단자는 함께 인버터(300)의 출력 단자에 연결된다.
그리고, 버퍼(310-2)는 PMOS 트랜지스터 PM5와 NMOS 트랜지스터 NM3으로 구성된다. 세부적으로, PM5의 소오스 단자는 전원 AVDD에 연결되고, PM5의 드레인 단자는 NM3의 드레인 단자에 연결되고, NM3의 소오스 단자는 전원 VSSA에 연결되고, PM5의 게이트 단자와 NM3의 게이트 단자는 함께 레벨 쉬프터(310-1)의 출력 단자인 NM2의 드레인 단자에 연결된다. 여기에서, 버퍼(310-2)는 인버터로 동작한다.
일 예로서, 위의 전원 AVDD는 5V로 설정하고, 전원 VSSA는 접지(0V)로 설정할 수 있다.
도 3을 참조하여, 레벨 쉬프팅 회로(310)의 동작을 설명하기로 한다.
GDB 신호는 도 2에 도시된 디코더(210)에서 출력되는 논리 레벨 신호로서 VSS~VDD의 낮은 전압 레벨 범위로 스윙한다. 여기에서, 일 예로서 VSS는 0V, VDD는 1.5V로 결정할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
GDB 신호 입력 단자에 논리 값이 "LOW" 인 VSS 전압이 인가되면, 인버터(300)의 출력 단자에는 논리 레벨 "HIGH"인 AVDD 전압이 출력된다. 이에 따라서, 레벨 쉬프터(310-1)의 NM1은 도통되고, NM2는 차단된다. 또한, PM3은 차단되고, PM4는 도통된다. 이에 따라서, PM1은 차단되고, PM2는 도통되어 NM2의 드레인 단자 에는 논리 레벨 "HIGH"인 AVDD 전압이 출력된다. 따라서, 인버터 회로로 동작하는 버퍼(310-2)의 입력 단자에 논리 레벨 "HIGH"인 AVDD 전압이 인가되어 버퍼(310-2)의 출력 단자 Q에는 논리 레벨 "LOW"인 VSS 전압이 출력된다.
다음으로, GDB 신호 입력 단자에 논리 레벨 "HIGH" 인 VDD 전압이 인가되면, 인버터(300)의 출력 단자에는 논리 레벨 "LOW"인 VSS 전압이 출력된다. 이에 따라서, 레벨 쉬프터(310-1)의 NM1은 차단되고, NM2는 도통된다. 또한, PM3은 도통되고, PM4는 차단된다. 이에 따라서, PM1은 도통되고, PM2는 차단되어 NM2의 드레인 단자에는 논리 레벨 "LOW"인 VSS 전압이 출력된다. 따라서, 인버터 회로로 동작하는 버퍼(310-2)의 입력 단자에 논리 레벨 "LOW"인 VSS 전압이 인가되어 버퍼(310-2)의 출력 단자 Q에는 논리 레벨 "HIGH"인 AVDD 전압이 출력된다.
따라서, 레벨 쉬프팅 회로(310)에 의하여 일 예로서, VSS(0V)~VDD(1.5V)로 스윙하는 GDB 신호는 VSS(0V)~AVDD(5V)로 스윙하는 GDBH 신호로 레벨 변환된다.
다음으로, 프리-챠징 회로(320)에 대하여 설명하기로 한다.
도 3에 도시된 바와 같이, 프리-챠징 회로(320)는 복수개의 PMOS 트랜지스터 PM6~PM9, 복수개의 NMOS 트랜지스터 NM4~NM6과 커패시터 C1을 조합하여 게이트 동작 구간별로 필요로 하는 신호를 발생시키도록 동작한다.
특히, 프리-챠징 회로(320)는 게이트 드라이버(120)의 동작 중에서 드라이빙 페이즈(driving phase)에서 게이트 라인이 선택되지 않아서 TFT OFF 상태를 유지시켜야 할 경우에, 트랜지스터가 오프되어 플로팅(floating)된 단자를 TFT OFF 상태를 유지하는데 필요로 하는 전압 레벨을 안정적으로 유지시키기 위한 회로이다.
프리-챠징 회로(320)의 세부적인 구성을 살펴보면 다음과 같다.
PM6의 소오스 단자와 전원 AVDD가 연결되고, PM6의 게이트 단자는 GDBH 신호 라인에 연결되고, PM6의 드레인 단자는 NM4의 드레인 단자와 연결된다. 또한, PM6의 드레인 단자는 NM5의 게이트 단자에 연결된다. NM4의 소오스 단자는 게이트 라인 오프 구동 전압에 해당되는 전원 VGL에 연결된다. 그리고, NM4의 게이트 단자는 레벨 쉬프트된 프리-챠징 제어신호 PRECH 신호 단자에 연결된다. 또한, 전원 단자 AVDD와 NM5의 게이트 단자 사이에는 커패시터 C1이 연결된다. 커패시터 C1은 PMOS 트랜지스터로 구현할 수 있으며, 세부적으로 PMOS 트랜지스터의 소오스 단자와 드레인 단자는 공통 단자로 전원 AVDD에 연결하고, 게이트 단자를 노드 A(Node_A)에 연결하면, 실질적으로 커패시터로 동작한다.
그리고, PM7, PM8 및 PM9의 각각의 소오스 단자들은 게이트 라인 ON 구동 전압에 해당되는 전원 VGH에 연결되고, PM7의 게이트 단자는 PRECHB 신호 입력 단자에 연결된다. PM9의 드레인 단자와 NM6의 드레인 단자가 연결되고, 또한 PM8의 게이트 단자에는 PM9의 드레인 단자 및 NM6의 드레인 단자가 연결된다. PM9의 게이트 단자와 NM6의 게이트 단자가 연결되고, 또한 PM9의 게이트 단자와 NM6의 게이트 단자는 함께 PM7의 드레인 단자, PM8의 드레인 단자 및 NM5의 드레인 단자와 연결된다. NM5의 소오스 단자는 전원 VGL에 연결된다.
이와 같은 구성을 갖는 프리-챠징 회로(320)의 동작을 살펴보면 다음과 같다.
게이트 드라이버의 프리-챠징 회로(320)의 동작을 프리-챠징 구간(pre- charging phase)과 드라이빙 구간(driving phase)으로 나누어 설명하기로 한다.
게이트 액티브 구간이 중첩되지 않는 프리-챠징 구간에서는 논리 하이 상태의 VDD 전압 레벨을 갖는 게이트 라인 제어신호 GDB가 레벨 쉬프팅 회로(310)에 입력되어, AVDD 레벨을 갖는 GDBH 신호가 PM6의 게이트 단자로 출력된다. 그리고, PRECH 신호와 PRECHB 신호는 각각 VGH 및 VGL이 된다. 이에 따라서, PM6은 차단되고, NM4는 도통되어 노드 A의 전압은 VGL이 된다. 따라서, NM5가 차단되고, PM8이 도통되어 노드 B의 전압은 VGH가 되어 버퍼(330)를 거치면 최종적으로 게이트 드라이버의 출력 단자 G로는 VGL 전압이 출력된다. 참고적으로, 노드 B가 VGH가 되면 PM9는 차단되고, NM6은 도통되며, 이에 따라서 PM8이 도통된다. PM8, PM9 및 NM6으로 이루어진 회로는 NM5가 차단된 상태에서는 PM7이 차단되더라도, 노드 B의 논리 상태를 그대로 유지하게 된다.
여기에서, 버퍼(330)는 실질적으로 인버터로 동작하고, 도 3에 도시된 바와 같이 PM10 및 NM7로 구성된다.
다음으로, 선택된 게이트 라인에 대한 드라이빙 구간에서는 2가지 동작 상태를 갖는다.
첫 번째로, 해당 게이트 라인이 선택되어 TFT ON 펄스를 발생시켜야 하는 구간에서는 GDB 신호는 논리 로우 상태의 VSS 전압을 갖고, GDBH 신호도 VSS 전압을 갖고, PRECH 신호와 PRECHB 신호는 각각 VGL 및 VGH가 된다. 이에 따라서, PM6은 도통되고, NM4는 차단되어 노드 A의 전압은 VGL에서 AVDD로 되어 NM5가 도통된다. 그리고, PM7 및 PM8이 차단되어 노드 B의 전압은 VGL로 되어 버퍼(330)를 거치면 최종적으로 게이트 드라이버의 출력 단자 G로는 VGH 전압이 출력된다.
두 번째로, 해당 게이트 라인이 선택되지 않아 TFT OFF 펄스를 발생시켜야 하는 구간에서는 GDB 신호는 논리 하이 상태의 VDD 전압을 갖고, GDBH 신호는 레벨 쉬프트된 AVDD 전압을 갖고, PRECH 신호와 PRECHB 신호는 각각 VGL 및 VGH가 된다. 이에 따라서, PM6과 NM4가 함께 차단되어 노드 A의 전압은 VGL에서 플로팅(floating) 상태로 되어야 하지만, 프리-챠징용 커패시터인 C1에 의해 VGL을 유지하고, 노드 B의 전압은 VGH이 된다. 따라서, 최종 게이트 드라이버의 출력 단자 G로는 VGL 전압이 출력되어 해당 게이트 라인의 TFT가 턴-오프 된다.
게이트 드라이 버의 레이아웃 면적에서 출력용 버퍼(330)와 프리-챠징용 커패시터 C1이 차지하는 면적이 비교적 크다. 출력용 버퍼(330)의 경우 패널 게이트 부하에 따라 라이징/풀링(rising/falling) 시간을 고려하여 버퍼 사이즈가 작게 설계되는 추세이지만 TR/TF 마진 시간을 고려해야 함으로 사이즈 감소에 한계가 있다. 프리-챠징 커패시터 C1의 경우도 도 3에서 드라이빙 페이즈에서 게이트 라인이 선택되지 않아 TFT off 상태를 유지시켜야 할 경우, 1 수평 동기 시간동안에 플로팅된 노드 A를 VGL로 유지시키기 위해서는 사이즈 감소에 한계가 있다.
참고적으로, 노드 A가 플로팅되는 GDBH 신호가 논리 하이 상태인 AVDD이고, PRECH 신호가 VGH에서 VGL로 천이 시의 노드 A의 전압 변동 값 ΔV(Node_A)는 수학식 1과 같다.
Figure 112008046542452-pat00001
Figure 112008046542452-pat00002
여기에서, CTOTAL은 프리-챠징 커패시터를 의미하고, (VGH-VGL)은 PRECH 신호 천이 시의 전압 차를 의미하고, CGD는 NMOS 트랜지스터 NM4의 게이트-드레인 커패시터를 의미한다.
위의 수학식 1에서 프리-챠징 커패시터의 사이즈가 작아질수록 클럭 피드 드로우(clock feed through) 현상으로 인해 노드 A가 VGL 레벨 이하로 많이 떨어지게 된다.
따라서, 프리-챠징 커패시터의 사이즈가 클수록 노드 A 전압이 작은 변화량을 나타내어 안정성 있는 게이트 드라이버 설계가 가능하지만, 높은 전압 MOS 커패시터를 사용함으로 게이트 드라이버의 회로 면적이 증가하는 단점이 있다.
PRECH 신호가 VGH에서 VGL로 천이되어 도 3에서 NM4가 도통 상태에서 차단 상태로 스위칭되는 경우에 클럭 피드 드로우 현상으로 인해 ΔV 값이 임계값을 초과하는 경우에 VGL 레벨로 다시 복원되지 않는 경우도 발생되어 게이트 드라이버가 불안정하게 동작할 수도 있다.
그리고, 게이트 드라이버의 칩 사이즈를 최소화시키기 위하여 최소 패드 피치를 적용하여 집적 회로를 설계함에 따라 디자인 규칙 상 더미 메탈(dummy metal) 적용이 안 되는 영역 내에 포함될 수도 있게 된다. 이로 인하여 오픈 영역(open area)이 노출되어 프로브 스테이션(probe station) 상에서 측정을 위한 얼라인먼트(alignment) 과정에서 할로겐 램프 온/오프에 따라 누설 전류가 발생하는 불량이 발생될 수도 있다. 따라서, 게이트 드라이버 내 프리-챠징 커패시터의 전하가 플래시 효과(flash effect)에 의해 다른 경로로 방전되는 문제를 개선하기 위하여 레이아웃 설계 시에 광 특성에 영향을 받을 수 있는 부분의 오픈 여부를 확인하고, 이를 바탕으로 메탈 분포를 수동으로 커버해주여야 하는 공정상 단점이 있다.
위와 같은, 게이트 드라이버에서의 프리-챠징 커패시터로 인한 단점을 보완하기 위하여 본 발명에서는 게이트 드라이버에서 프리-챠징 커패시터를 사용하지 않으면서도 동일한 기능을 실행하는 새로운 회로를 제안한다.
본 발명에서 새로 제안하는 게이트 구동 회로를 도 4에 도시하였다.
도 4에 도시된 바와 같이, 본 발명의 일실시 예에 따른 게이트 구동 회로는 인버터 회로(400), 레벨 쉬프팅 회로(410), 프리-챠징 회로(420) 및 버퍼 회로(430)로 구성된다.
인버터 회로(400), 레벨 쉬프팅 회로(410) 및 버퍼 회로(430)는 도 3에 도시된 게이트 구동 회로의 인버터 회로(300), 레벨 쉬프팅 회로(310) 및 버퍼 회로(330)와 동일함으로 반복적인 설명은 피하기로 한다.
그러면, 도 3과 비교하여 회로 구성에 차이가 있는 프리-챠징 회로(420)에 대하여 설명하기로 한다.
우선, 프리-챠징 회로(420)는 복수개의 NMOS 트랜지스터 NM4~NM6, NM8, NM9와 복수개의 PMOS 트랜지스터 PM6~PM9로 구성되며, 세부적은 구성은 다음과 같다.
PM6의 소오스 단자와 전원 AVDD가 연결되고, PM6의 게이트 단자는 GDBH 신호 라인에 연결되고, PM6의 드레인 단자는 NM4의 드레인 단자와 연결된다. 또한, PM6 의 드레인 단자는 NM5의 게이트 단자에 연결된다. NM4의 소오스 단자는 게이트 라인 오프 구동 전압에 해당되는 전원 VGL에 연결된다. 그리고, NM4의 게이트 단자는 게이트 구동 전압으로 레벨 쉬프트된 프리-챠징 제어신호 PRECH 신호 단자에 연결된다.
그리고, 노드 A에 해당되는 NM5의 게이트 단자에 NM8의 드레인 단자가 연결되고, NM8의 소오스 단자에 NM9의 드레인 단자가 연결되고, NM9의 소오스 단자는 게이트 라인 오프 구동 전압에 해당되는 전원 VGL에 연결된다. 또한, NM8의 게이트 단자는 NM5의 드레인 단자에 해당되는 노드 B(Node_B)와 연결되고, NM9의 게이트 단자에는 HOLDH 신호가 인가된다.
다음으로, PM7, PM8 및 PM9의 각각의 소오스 단자들은 게이트 라인 ON 구동 전압에 해당되는 전원 VGH에 연결되고, PM7의 게이트 단자는 PRECHB 신호 입력 단자에 연결된다. PM9의 드레인 단자와 NM6의 드레인 단자가 연결되고, 또한 PM8의 게이트 단자에는 PM9의 드레인 단자 및 NM6의 드레인 단자가 연결된다. PM9의 게이트 단자와 NM6의 게이트 단자가 연결되고, 또한 PM9의 게이트 단자와 NM6의 게이트 단자는 함께 PM7의 드레인 단자, PM8의 드레인 단자 및 NM5의 드레인 단자와 연결된다. NM5의 소오스 단자는 전원 VGL에 연결된다.
도 4에 도시된 바와 같이, 프리-챠징 회로(440)는 도 3에 도시된 프리-챠징 회로(340)에 비하여 프리-챠징용 커패시터 C1을 삭제하고, 스위칭용 트랜지스터 NM8 및 NM9를 추가하였다.
즉, 프리-챠징 회로(440)는 프리-챠징용 커패시터 C1을 삭제하고 노드 A와 VGL 사이에 스위칭용 트랜지스터 NM8 및 NM9를 직렬로 추가하여, 노드 A가 플로팅되는 기간동안에 NM8 및 NM9를 턴-온 시켜 노드 A를 VGL 레벨로 유지시킨다. NM8 및 NM9가 위와 같은 프리-챠징용 커패시터 역할과 동등한 동작을 수행하기 위하여 새로운 홀드(HOLD) 신호를 도입하였다. 여기에서, HOLD 신호는 GDB[*] 신호 폴링(falling) 후 일정 시간(△t) 경과 후에 라이징(rising)하고, PREC 신호 라이징(rising) 시 폴링(falling)하도록 설계한다. 여기에서, GDB[*] 신호가 폴링된다는 것은 전체 게이트 라인 중에서 어느 하나의 게이트 라인에 대한 GDB 신호가 폴링된다는 것을 의미한다.
게이트 드라이버는 게이트 라인 제어 신호에 따라 게이트 라인이 순차적으로 턴-온 되므로 드라이버 각 채널마다 다른 게이트 출력 상태를 가지게 된다. 이에 따라서, HOLD 스위치인 NM9 하나로만 노드 A를 스위칭하면, 모든 게이트의 노드 A가 VGL 레벨이 되고 노드 B는 VGH 레벨이 된다. 즉, 모드 채널의 최종 게이트 드라이버 출력이 VGL이 되게 된다.
이를 방지하기 위하여 도 4에 도시된 바와 같이, HOLD 스위치인 MN9에 직렬로 스위칭 트랜지스터 NM8을 한단 더 쌓고, NM8의 게이트 단자에 내부 신호인 Node_B 신호가 인가되도록 설계하였다.
만일, 해당 게이트 라인이 선택되어 TFT ON 펄스를 발생시켜야 할 경우, GDB는 논리 로우 레벨인 VSS(0V)가 입력되어 Node_A는 AVDD, Node_B는 VGL이 된다. HOLD 신호가 GDB[*] 신호 폴링(falling) 시점에서 △t(일 예로서, 150ns) 경과 후에 라이징(rising) 하도록 하면, 해당 게이트 라인에 대한 게이트 구동 회로 내부 의 Node_B 신호를 입력으로 받는 스위치인 NM8이 먼저 턴-오프된 후 HOLD를 입력으로 받는 스위치인 NM9가 턴-온 된다. 따라서, 스위칭용 트랜지스터 NM8과 NM9가 직렬로 노드 A와 전원 VGL이 연결되어 있고, NM8이 먼저 턴-오프되므로 노드 A는 AVDD를 그대로 유지하고, 노드 A는 VGL이 되어 최종 게이트 드라이버의 출력 단자 G의 전압은 VGH가 된다.
참고로, HOLD 신호를 GDB[*] 신호 폴링 시점으로부터 △t만큼 경과한 후에 라이징 시키는 이유는 GDB[*] 신호와 HOLD 신호의 동시 천이로 인한 단락-전류의 발생을 방지하기 위함이다. 지연 시간 △t는 설계 사양으로 다양하게 변형시킬 수 있다.
그러면, 프리-챠징 회로(420)의 동작을 살펴보면 다음과 같다.
위에서 언급한 바와 같이, 프리-챠징 회로(420)는 게이트 드라이버(120)의 동작 중에서 드라이빙 페이즈(driving phase)에서 게이트 라인이 선택되지 않아서 TFT OFF 상태를 유지시켜야 할 경우에, 플로팅(floating)된 노드 A를 1 수평 동기 신호 구간 동안 VGL 레벨로 유지시키는 역할을 한다.
게이트 드라이버의 프리-챠징 회로(420)의 동작을 프리-챠징 구간(pre-charging phase)과 드라이빙 구간(driving phase)으로 나누어 설명하기로 한다.
게이트 액티브 구간이 중첩되지 않는 프리-챠징 구간에서는 논리 하이 상태의 VDD 레벨을 갖는 게이트 라인 제어신호 GDB가 레벨 쉬프팅 회로(410)에 입력되어, AVDD 레벨을 갖는 GDBH 신호가 PM6의 게이트 단자로 출력된다. 그리고, PRECH 신호와 PRECHB 신호는 각각 VGH 및 VGL이 된다. 이에 따라서, PM6은 차단되고, NM4 는 도통되어 노드 A의 전압은 VGL이 된다. 따라서, NM5가 차단되고, PM8이 도통되어 노드 B의 전압은 VGH가 되어 버퍼(430)를 거치면 최종적으로 게이트 드라이버의 출력 단자 G로는 VGL 전압이 출력된다. 참고적으로, 노드 B가 VGH가 되면 PM9는 차단되고, NM6은 도통되며, 이에 따라서 PM8이 도통된다. PM8, PM9 및 NM6으로 이루어진 회로는 NM5가 차단된 상태에서는 PM7이 차단되더라도, 노드 B의 이전 논리 상태를 그대로 유지하게 된다.
참고적으로, 프리-챠징 구간에서는 HOLD 신호의 논리 상태에 관계없이 노드 A의 전압이 VGL이 되고, 노드 B의 전압이 VGH이 된다. 이에 따라서, 게이트 드라이버의 출력 단자 G로는 VGL 전압이 출력된다.
다음으로, 선택된 게이트 라인에 대한 드라이빙 구간에서의 동작을 설명하기로 한다.
첫 번째로, 해당 게이트 라인이 선택되어 TFT ON 펄스를 발생시켜야 하는 구간에서는 GDB 신호는 논리 로우 상태의 VSS 레벨이 되고, GDBH 신호도 VSS 레벨로 되며, PRECH 신호와 PRECHB 신호는 각각 VGL 및 VGH가 되고, HOLD 신호는 논리 로우 상태를 유지하다가 GDB 신호가 논리 로우 상태로 천이되는 시점으로부터 ??t(일 예로서, 150ns)만큼 지연된 후에 논리 하이 상태로 천이된다.
이에 따라서, PM6은 도통되고, NM4는 차단되어 노드 A의 전압은 VGL에서 AVDD로 되어 NM5가 도통되고, PM7 및 PM8이 차단되어 노드 B의 전압은 VGL로 되어 버퍼(430)를 거치면 최종적으로 게이트 드라이버의 출력 단자 G로는 VGH 전압이 출력된다. 노드 B의 전압이 VGL 레벨을 가지므로 NM8은 턴-오프된다. 따라서, GDB 신 호가 논리 로우 상태로 천이되는 시점으로부터 일정 시간(일 예로서, 150ns)만큼 지연된 후에 HOLD 신호가 논리 하이 상태로 천이되어 NM9가 턴-온 되더라도 노드 A의 전압은 AVDD를 그대로 유지하게 된다.
두 번째로, 해당 게이트 라인이 선택되지 않아 TFT OFF 펄스를 발생시켜야 하는 구간에서는 GDB 신호는 논리 하이 상태의 VDD로 되고, GDBH 신호는 레벨 쉬프트된 AVDD로 되고, PRECH 신호와 PRECHB 신호는 각각 VGL 및 VGH가 된다. 이에 따라서, PM6과 NM4가 함께 차단되어 노드 A의 전압은 프리-챠징 구간에서 생성된 VGL에서 플로팅(floating) 상태로 된다. 그러나, 노드 B의 전압이 VGH이고 GDB[*] 신호가 폴링된 후 ??t만큼 경과 후에 논리 하이 상태로 되는 HOLD 신호에 의하여 NM8 및 NM9가 각각 턴-온 되어 노드 A의 전압을 VGL으로 홀드시킨다.
따라서, NM8 및 NM9가 도 3에 도시된 프리-챠징용 커패시터 C1과 동등한 역할을 수행한다.
도 5는 본 발명의 일실시 예에 따른 게이트 드라이버에 사용되는 주요 신호들의 타이밍 다이어그램이다.
여기에서, G[m:0] 신호는 게이트 라인을 선택하기 위한 게이트 라인 제어 신호이다. GDB<1> 신호는 G[m:0]를 디코딩하여 첫 번째 게이트 라인에 연결된 박막 트랜지스터들을 도통시키기 위한 TFT ON 펄스를 발생시키는 제1게이트 라인 선택 신호이고, GDB<2> 신호는 G[m:0]를 디코딩하여 두 번째 게이트 라인에 연결된 박막 트랜지스터들을 도통시키기 위한 TFT ON 펄스를 발생시키는 제1게이트 라인 선택 신호이다. PRECH 신호는 프리-챠징 제어신호 PREC를 고전압 레벨 범위로 쉬프트시 킨 신호이다. G<1> 신호는 1번째 게이트 라인용 게이트 구동 회로의 출력 신호이고, G<2> 신호는 2번째 게이트 라인용 게이트 구동 회로의 출력 신호이다. HOLD 신호는 게이트 드라이버에서 플로팅된 노드를 홀드시키기 위한 제어 신호로서, GDB[*] 신호 폴링(falling) 후 일정 시간 후에 라이징(rising)하고, PREC 신호 라이징(rising) 시 폴링(falling)되는 신호이다. Node_B<1> 신호는 첫 번째 게이트 라인용 게이트 구동 회로의 노드 B에 나타나는 전압을 표시한 것이고, Node_B<2> 신호는 두 번째 게이트 라인용 게이트 구동 회로의 노드 B에 나타나는 전압을 표시한 것이다. 그리고, HOLD & Node_B<1> 신호는 HOLD 신호와 Node_B<1> 신호를 논리 곱 연산한 결과를 나타내고, HOLD & Node_B<2> 신호는 HOLD 신호와 Node_B<2> 신호를 논리 곱 연산한 결과를 나타낸다.
도 4가 첫 번째 게이트 라인용 게이트 구동 회로라면, 첫 번째 게이트 라인이 선택되지 않는 구간에서 플로팅된 노드 A는 HOLD & Node_B<1> 신호에 의하여 VGL 레벨로 홀드된다.
즉, 도 5에 도시된 바와 같이 프리-챠징 구간 발생 후, 첫 번째 게이트 라인이 선택되지 않는 구간에서는 HOLD & Node_B<1> 신호에 의하여 노드 A가 플로팅되는 것을 방지한다. 즉, HOLD & Node_B<1> 신호가 논리 하이 상태를 유지하는 구간에서는 노드 A의 전압을 VGL로 홀드시킨다.
같은 방식으로, 두 번째 게이트 라인용 게이트 구동 회로에서는 HOLD & Node_B<2> 신호가 논리 하이 상태를 유지하는 구간에서는 노드 A의 전압을 VGL로 홀드시키게 된다.
도 4에 도시된 바와 같은 본 발명의 일실시 예에 따른 게이트 구동 회로에서는 외부 신호인 HOLD 신호가 높은 전압 레벨로 입력되어야 하므로 논리 레벨 신호로 VSS(0V)~VDD(1.5V)로 스윙하는 HOLD 신호를 VGL(-8V)~AVDD(5V)로 스윙하는 HOLDH 신호로 변환시키도록 모든 게이트 채널 공통으로 사용되는 도 6에 도시된 바와 같은 레벨 쉬프터가 추가되어야 한다.
도 6에 도시된 바와 같이, HOLD 신호용 레벨 쉬프터는 제1레벨 변환부(610), 제1버퍼 회로(620), 제2레벨 변환부(630) 및 제2버퍼 회로(640)로 구성된다.
제1레벨 변환부(610)는 4개의 PMOS 트랜지스터 PM1~PM4와 2개의 NMOS 트랜지스터 NM1, NM2로 구성된다.
PM1 및 PM2의 소오스 단자는 함께 전원 단자 AVDD에 연결되고, PM3의 소오스 단자는 PM1의 드레인 단자에 연결되고, PM4의 소오스 단자는 PM2의 드레인 단자에 연결되고, PM2의 게이트 단자와 PM3의 드레인 단자가 연결되고, PM1의 게이트 단자와 PM4의 드레인 단자가 연결되고, PM3의 게이트 단자와 드레인 단자가 연결되고, 또한, PM4의 게이트 단자와 드레인 단자가 연결된다. 그리고, PM3의 드레인 단자와 NM1의 드레인 단자가 연결되고, PM4의 드레인 단자와 NM2의 드레인 단자가 연결되고, PM4의 드레인 단자와 NM2의 드레인 단자 연결되고, NM1 및 NM2의 소오스 단자는 함께 VSSA 단자에 연결된다. 그리고, NM1의 게이트 단자에는 HOLDB 신호가 입력되고, NM2의 게이트 단자에는 HOLD 신호가 입력된다. HOLDB 신호는 HOLD 신호를 논리 반전시킨 신호이다.
제1버퍼 회로(620)는 2개의 인버터 IN1, IN2로 구성되고, IN1의 입력 단자는 제1레벨 변환부(610)를 구성하는 NM1의 드레인 단자에 연결되고, IN1의 출력 단자는 IN2의 입력 단자에 연결된다.
이와 같은 회로 구성에 따라서, VSS(0V)~VDD(1.5V)로 스윙하는 HOLD 신호는 제1레벨 변환부(610)를 거쳐 제1버퍼 회로(620)의 출력 단자에서 VSS(0V)~AVDD(5V)로 스윙하는 신호로 레벨 변환된다.
다음으로, 제2레벨 변환부(630)는 2개의 PMOS 트랜지스터 PM5, PM6과 4개의 NMOS 트랜지스터 NM3~NM6으로 구성된다.
PM5 및 PM6의 소오스 단자는 함께 전원 단자 AVDD에 연결되고, PM5의 게이트 단자는 제1버퍼 회로(620)의 IN1의 출력 단자에 연결되고, PM6의 게이트 단자는 제1버퍼 회로(620)의 IN2의 출력 단자에 연결된다. 그리고, NM3의 게이트 단자와 드레인 단자가 공통 단자로 연결되고, 공통 단자는 PM5의 드레인 단자에 연결된다. 또한, NM4의 게이트 단자와 드레인 단자가 공통 단자로 연결되고, 공통 단자는 PM6의 드레인 단자에 연결된다. NM3의 소오스 단자는 NM5의 드레인 단자와 연결되고, NM4의 소오스 단자는 NM6의 드레인 단자와 연결되고, NM5의 소오스 단자와 NM6의 소오스 단자는 함께 VGL 단자에 연결된다. 그리고, NM5의 게이트 단자는 NM4의 드레인 단자에 연결되고, NM6의 게이트 단자는 NM3의 드레인 단자에 연결된다.
이와 같은 회로 구성에 따라서 제1레벨 변환부(610)의 출력 단자에서 VSS(0V)~AVDD(5V)로 스윙하는 1차 레벨 변환된 HOLD 신호는 제2레벨 변환부(630)를 거쳐 2개의 인버터 IN3 및 IN4로 구성된 제2버퍼 회로(640)의 출력 단자에서는 VGL(-8V)~AVDD(5V)로 스윙하는 2차 레벨 변환된 HOLDH 신호가 출력된다.
이와 같은 HOLD 신호용 레벨 쉬프터의 동작에 의하여 VSS(0V)~VDD(1.5V)로 스윙하는 HOLD 신호가 VGL(-8V)~AVDD(5V)로 스윙하는 HOLDH 신호로 레벨 변환된다.
비록 HOLD 신호용 레벨 쉬프터 내장으로 인한 칩 사이즈가 증가는 되지만, 프리-챠징용 커패시터를 사용하는 경우에 비하면 칩 사이즈가 감소된다.
특히, 게이트 드라이버가 드라이버 IC 의 전체 채널(ex. 320ch)에 내장되어 IC 전체의 세로길이를 증가시킨다는 사실을 고려하면 HOLD용 레벨 쉬프터 사이즈 증가분은 무시할 수 있다. 이렇게 함으로써 칩 사이즈를 감소시켜 원가 경쟁력을 갖도록 할 수 있다.
또한, 본 발명의 일실시 예에서는 PRECH 신호의 스윙 레벨을 VGH(15V)~VGL(-8V)에서 AVDD(5V)~VGL(-8V)로 변경하여 PREC용 레벨 쉬프터의 사이즈를 감소시키고, 클럭 피드 드로우 현상도 완화시켰다.
PRECH 신호가 AVDD에서 VGL로 천이되어 도 4의 NM4가 턴-온 상태에서 턴-오프 상태로 스위칭할 때 클럭 피드 드로우 현상으로 인해 Node_A 전압 변동이 약간 발생되지만 짧은 시간 안에 NM8 및 NM9가 턴-온 되어 Node_A 전압을 VGL 레벨로 복원시키므로 래치-업이 일어날 염려가 없다.
또한, 프리-챠징용 커패시터를 사용하지 않으므로 게이트 드라이버 내 프리-챠징용 커패시터의 전하가 플래시 효과(flash effect)를 받아 다른 경로로 방전되어 VGH와 VGL 레벨이 방전되어 누설 전류가 발생되는 불량이 발생되지 않게 된다.
다음으로, 도 4에 도시된 바와 같은 프리-챠징용 커패시터를 사용하지 않는 게이 구동 회로를 적용한 게이트 드라이버를 도 7에 도시하였다.
도 7에 도시된 바와 같이, 본 발명의 일실시 예에 따른 게이트 드라이버는 디코더(710), 제1공통 레벨 쉬프터(720), 제2공통 레벨 쉬프터(730) 및 게이트 구동 회로(740)로 구성된다.
디코더(710)는 n개의 게이트 라인들 중에서 어느 게이트 라인을 선택할 것인지를 결정하기 위한 게이트 라인 제어 신호 G[m:0]를 입력받아, 게이트 라인별로 게이트 라인에 연결된 박막 트랜지스터를 도통시키기 위한 게이트 라인 선택 신호 GDB[n:1]를 출력한다.
제1공통 레벨 쉬프터(720)는 전체 게이트 채널에서 공통으로 사용되며, VSS~VDD로 스윙하는 프리-챠징 제어신호(PREC)를 입력하여, VGL~AVDD로 스윙하는 PRECH 신호와 VGH~VGL로 스윙하는 PRECHB 신호를 출력한다. 여기에서, PRECHB는 PRECH의 위상이 반전된 신호이다.
제2공통 레벨 쉬프터(730)는 전체 게이트 채널에서 공통으로 사용되며, VSS~ VDD로 스윙하는 HOLD 신호를 입력하여, VGL~AVDD로 스윙하는 레벨 변환된 HOLDH 신호를 출력한다. 제2공통 레벨 쉬프터의 세부적인 회로 구성은 일 예로서 이미 설명한 도 6에 도시되어 있다.
일 예로서, 위에서 언급한 VSS는 0V, VDD는 1.5V, VGL은 -8V, VGH는 15V, AVDD는 5V로 결정할 수 있으며, 이들 전압 값들은 제품 사양에 따라 변경이 가능하다.
게이트 구동 회로(740)는 프리-챠징용 커패시터를 사용하지 않고도 게이트 드라이버의 플로팅 구간을 줄이도록 동작하는 프리-챠징 회로를 내장하고 있으며, 일 예로서 도 4에 도시된 게이트 구동 회로를 적용할 수 있다.
그리고, 도 7에 도시된 바와 같은 게이트 드라이버를 도 1에 도시된 디스플레이 패널 구동 장치에 적용하면, 제품의 사이즈를 줄일 수 있으면서도 안정되게 디스플레이 패널의 게이트를 구동시킬 수 있게 된다.
다음으로, 본 발명의 일실시 예에 따른 게이트 드라이버 구동 방법을 시계열적으로 도시한 도 8의 흐름도를 참조하여 설명하기로 한다.
우선, 디스플레이 패널 구동 장치는 게이트 드라이버 구동을 위하여 게이트 라인 선택 신호인 GDB[*] 신호 및 프리-챠징용 제어신호인 PREC 신호를 생성시킨다(S810).
다음으로, 디스플레이 패널 구동 장치는 GDB[*] 신호 및 PREC 신호에 근거하여 HOLD 신호를 생성시킨다(S820). HOLD 신호는 PREC 신호가 제1논리 레벨로 천이되는 시점에 제2논리 레벨로 천이되고, GDB[*] 신호에 의하여 어느 하나의 게이트 라인이 인에이블되는 시점으로부터 초기 설정된 시간(△t) 경과 후에 제1논리 레벨로 천이시키는 방식으로 생성시킨다.
그리고 나서, 디스플레이 패널 구동 장치에 포함된 게이트 드라이버는 HOLD 신호 및 내부 신호(Node_B 신호)를 이용하여 플로팅 노드(Node_A)를 목표 전압으로 홀드 처리한다(S830). 즉, 드라이빙 페이즈에서 게이트 라인이 선택되지 않는 구간 동안에 플로팅되는 게이트 드라이버에 포함된 노드(Node_A)를 HOLD 신호 및 Node_B 신호로 Node_A와 목표 전압(VGL) 공급 단자 사이에 연결된 스위칭 소자를 스위칭하여 플로팅되어 있는 Node_A를 VGL로 홀드시킨다.
이와 같은 회로 구성 및 동작에 의하여 게이트 구동 회로에서 프리-챠징 커패시터를 사용하지 않고도 안정적으로 게이트 드라이버를 동작시킬 수 있게 되었다.
첨부된 도면에 도시되어 설명된 특정의 실시 예들은 단지 본 발명의 예로서 이해되어 지고, 본 발명의 범위를 한정하는 것이 아니며, 본 발명이 속하는 기술 분야에서 본 발명에 기술된 기술적 사상의 범위에서도 다양한 다른 변경이 발생될 수 있으므로, 본 발명은 보여지거나 기술된 특정의 구성 및 배열로 제한되지 않는 것은 자명하다.
도 1은 본 발명이 적용되는 디스플레이 패널 구동 장치의 구성도이다.
도 2는 도 1에 도시된 게이트 드라이버의 세부 구성도이다.
도 3은 도 2에 도시된 게이트 구동 회로의 세부 회로 구성도이다.
도 4는 본 발명에서 새로 제안하는 게이트 구동 회로의 세부 회로 구성도이다.
도 5는 본 발명의 일실시 예에 따른 게이트 드라이버에서 사용되는 주요 신호들의 타이밍 다이어그램이다.
도 6은 본 발명의 일실시 예에 따른 게이트 드라이버에 적용되는 HOLD 신호용 레벨 쉬프터의 회로 구성도이다.
도 7은 본 발명의 일실시 예에 따른 게이트 드라이버의 구성도이다.
도 8은 본 발명의 일실시 예에 따른 게이트 드라이버 구동 방법의 흐름도이다.

Claims (20)

  1. 게이트 라인 선택 데이터를 디코딩하여 게이트 라인 선택 신호를 생성시키는 디코더; 및
    상기 게이트 라인 선택 신호 및 프리-챠징용 제어신호에 응답하여 프리-챠징 페이즈 및 드라이빙 페이즈별로 게이트 구동 신호를 생성시키고, 상기 드라이빙 페이즈에서 게이트 라인이 선택되지 않는 구간 동안에 플로팅되는 노드를 상기 프리-챠징용 제어신호와 상기 게이트 라인 선택 신호 발생 타이밍에 근거하여 생성되는 홀드 신호를 이용하여 목표로 하는 전압 레벨로 홀드시키는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로는
    복수의 스위칭 소자들을 조합하여 형성된 노드 A와 상기 노드 A의 전압에 근거하여 결정되는 노드 B에서 각각 상기 게이트 라인 선택 신호 및 프리-챠징용 제어신호에 응답하여 게이트 구동에 필요한 신호를 발생시키는 제1스위칭 회로; 및
    상기 노드 A가 플로팅되는 구간에서 상기 홀드 신호 및 상기 노드 B의 전압 레벨에 근거하여 상기 노드 A를 제1전압 공급 단자에 전기적으로 연결시키기 위한 제2스위칭 회로를 포함하고,
    상기 제2스위칭 회로는
    상기 홀드 신호의 전압 레벨에 따라서 스위칭하는 제1스위칭 소자; 및
    상기 노드 B의 전압 레벨에 따라서 스위칭하는 제2스위칭 소자를 포함하고, 상기 노드 A와 상기 제1전압 공급 단자 사이에서 상기 제1스위칭 소자와 상기 제2스위칭 소자가 직렬로 접속되는 구조를 갖는 것을 특징으로 하는 게이트 드라이버.
  2. 제1항에 있어서, 상기 홀드 신호는 상기 프리-챠징용 제어신호가 제1논리 레벨로 천이되는 시점에 제2논리 레벨로 천이되고, 상기 게이트 라인 선택 신호에 의하여 어느 하나의 게이트 라인이 인에이블되는 시점으로부터 초기 설정된 시간 경과 후에 제1논리 레벨로 천이됨을 특징으로 하는 게이트 드라이버.
  3. 제1항에 있어서, 상기 홀드 신호와 상기 게이트 구동 신호를 생성시키는 과정에서 생성되는 내부 신호가 모두 목표 논리 레벨에 도달되는 경우에만 상기 드라이빙 페이즈에서 게이트 라인이 선택되지 않는 구간 동안에 플로팅되는 노드를 목표로 하는 전압 레벨로 홀드시킴을 특징으로 하는 게이트 드라이버.
  4. 삭제
  5. 제1항에 있어서, 상기 제1스위칭 회로는 상기 프리-챠징용 제어신호가 인에이블되는 프리-챠징 페이즈에서 상기 노드 A를 제1전압으로 유지시키고 상기 노드 B를 제2전압으로 유지시키며, 상기 드라이빙 페이즈에서 상기 게이트 라인 선택 신호가 인에이블되는 구간에서 상기 노드 A를 제3전압으로 유지시키고 상기 노드 B를 제1전압으로 유지시키며, 상기 드라이빙 페이즈에서 상기 게이트 라인 선택 신호가 디스에이블되는 구간 동안에 상기 노드 A가 플로팅됨을 특징으로 하는 게이트 드라이버.
  6. 제5항에 있어서, 상기 제1전압은 게이트 턴-오프 구동 전압이고, 상기 제2전압은 게이트 턴-온 구동 전압이고, 상기 제3전압은 상기 노드 A를 입력 단자로 하는 스위칭 소자를 턴-온 시키는데 필요한 전압임을 특징으로 하는 게이트 드라이 버.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1항에 있어서, 상기 게이트 라인 선택 신호, 상기 프리-챠징용 제어신호 및 홀드 신호는 각각 게이트 구동 회로에서 필요로 하는 전압 범위에서 스윙하도록 레벨 쉬프트된 신호임을 특징으로 하는 게이트 드라이버.
  12. 삭제
  13. 삭제
  14. 복수의 게이트 라인과 복수의 데이터 라인이 행렬로 교차 배열되어, 상기 게이트 라인에 인가되는 게이트 구동 신호에 따라 상기 데이터 라인에 인가되는 데이터 전압에 상응하는 화상을 화소 단위의 액정 표시 소자로 표시하는 액정 표시 패널;
    상기 게이트 라인을 선택하는 게이트 라인 선택 데이터, 상기 액정 표시 소자에 표시할 영상 데이터 및 프리-챠징용 제어신호 및 홀드 신호를 생성시키는 신호 제어부;
    게이트 라인 선택 데이터를 디코딩하여 게이트 라인 선택 신호를 생성시키고, 상기 게이트 라인 선택 신호 및 프리-챠징용 제어신호에 응답하여 프리-챠징 페이즈 및 드라이빙 페이즈별로 게이트 구동 신호를 생성시키고, 상기 드라이빙 페이즈에서 게이트 라인이 선택되지 않는 구간 동안에 플로팅되는 노드를 상기 프리-챠징용 제어신호와 상기 게이트 라인 선택 신호 발생 타이밍에 근거하여 생성되는 홀드 신호를 이용하여 목표로 하는 전압 레벨로 홀드시키는 게이트 드라이버; 및
    상기 영상 데이터에 상응하는 데이터 전압을 생성시켜 해당 데이터 라인에 인가하는 데이터 드라이버를 포함하고,
    상기 게이트 드라이버는
    복수의 스위칭 소자들을 조합하여 형성된 노드 A와 상기 노드 A의 전압에 근거하여 결정되는 노드 B에서 각각 상기 게이트 라인 선택 신호 및 프리-챠징용 제어신호에 응답하여 게이트 구동에 필요한 전압을 발생시키는 제1스위칭 회로; 및
    상기 노드 A가 플로팅되는 구간에서 상기 홀드 신호 및 상기 노드 B의 전압 레벨에 근거하여 상기 노드 A를 제1전압 공급 단자에 전기적으로 연결시키기 위한 제2스위칭 회로를 포함하고,
    상기 제2스위칭 회로는
    상기 홀드 신호의 전압 레벨에 따라서 스위칭하는 제1스위칭 소자; 및
    상기 노드 B의 전압 레벨에 따라서 스위칭하는 제2스위칭 소자를 포함하고, 상기 노드 A와 상기 제1전압 공급 단자 사이에서 상기 제1스위칭 소자와 상기 제2스위칭 소자가 직렬로 접속되는 구조를 갖는 것을 특징으로 하는 디스플레이 패널 구동 장치.
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