JPH09146489A - 走査回路および画像表示装置 - Google Patents

走査回路および画像表示装置

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JPH09146489A
JPH09146489A JP7301763A JP30176395A JPH09146489A JP H09146489 A JPH09146489 A JP H09146489A JP 7301763 A JP7301763 A JP 7301763A JP 30176395 A JP30176395 A JP 30176395A JP H09146489 A JPH09146489 A JP H09146489A
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signal
circuit
address
bit
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Tamotsu Sakai
保 酒井
Kenichi Kato
憲一 加藤
Yasushi Kubota
靖 久保田
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Sharp Corp
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Abstract

(57)【要約】 【課題】 アドレス信号の繰り上がり時における出力信
号の位相ずれを防止し、さらには、簡単な回路構成で低
周波数動作による低消費電力化を実現する。 【解決手段】 ビット信号ＢＳ1 〜ＢＳ3 を供給するア
ドレス線ＡＬ1 〜ＡＬ3（ＡＬ）と、ビット信号ＢＳ1
〜ＢＳ3 を反転したビット信号ＩＢＳ1 〜ＩＢＳ3 を供
給するアドレス線ＩＡＬ1 〜ＩＡＬ3 （ＩＡＬ）を設け
る。ビット信号ＢＳ1 〜ＢＳ3 からなるアドレス信号が
繰り上がるときに、３入力のＡＮＤ回路ＡＧ1 〜ＡＧ8
（ＡＧ）に入力されるアドレス信号が１ビットのみ切り
替わるように、アドレス線ＡＬ・ＩＡＬにＡＮＤ回路Ａ
Ｇを接続する。また、各アドレス信号の最下位ビット
（ＢＳ1 ）の周波数をドット周波数の１／４に設定する
とともに、最上位ビット（ＢＳ3 ）とこれの１つ下位の
ビット（ＢＳ2 ）とが同じ周波数となり、かつ位相が９
０°異なるように設定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マトリクス型表示
装置の駆動回路に好適な走査回路およびその走査回路を
用いた画像表示装置に関するものである。
【０００２】
【従来の技術】マトリクス型表示装置は、映像信号が書
き込まれる複数のデータ線と、これらのデータ線と交差
するように配されてデータ線を各走査期間で選択するた
めの複数の走査線とを有している。データ線と走査線と
の交差部分には、画素が設けられ、これらの画素は表示
面全体においてマトリクス状に設けられている。このよ
うなマトリクス型表示装置においては、入力された映像
信号を１走査期間でサンプリングするために、走査回路
により発生する走査信号を必要とする。
【０００３】従来の走査回路は、例えば、図８に示すよ
うに、シフトレジスタ５１と、ＡＮＤ回路ＡＧ51〜ＡＧ
55とを備えている。
【０００４】シフトレジスタ５１は、図９に示すよう
に、クロックドインバータ５１ａ・５１ｂとインバータ
５１ｃとからなる回路を１段として、これらの回路が多
段接続されて構成されている。シフトレジスタ５１は、
パルス線ＰＬから入力されたスタートパルスをクロック
線ＣＫＬから入力されたクロック信号に基づいて順次段
の回路に転送するとともに、各段の出力線ＳＯＬ51〜Ｓ
ＯＬ56から出力するようになっている。
【０００５】具体的には、図１０に示すように、スター
トパルスＳＴＰが、クロック信号ＣＫに同期して順次転
送されて出力線ＳＯＬ51〜ＳＯＬ56からシフトパルスＳ
Ｐ51〜ＳＰ55として出力される。奇数番目のシフトパル
スＳＰ51・ＳＰ53・ＳＰ55は、クロック信号ＣＫの立ち
上がりで順次転送され、偶数番目のシフトパルスＳＰ52
・ＳＰ54・ＳＰ56は、クロック信号ＣＫの立ち下がりで
順次転送される。
【０００６】出力線ＳＯＬ51〜ＳＯＬ56は、隣り合うも
の同士がそれぞれＡＮＤ回路ＡＧ51〜ＡＧ55に接続され
る。ＡＮＤ回路ＡＧ51〜ＡＧ55は、それぞれ２つの出力
線ＳＯＬからのシフトパルスＳＰの論理積をとる。その
結果、互いにタイミングが異なりクロック信号ＣＫのパ
ルス幅と同じ幅の走査信号ＳＳ51〜ＳＳ55が、ＡＮＤ回
路ＡＧ51〜ＡＧ55から各出力線ＯＬ51〜ＯＬ55に出力さ
れる。
【０００７】従来の他の走査回路は、デコーダ方式の走
査回路であり、例えば、図１１（ａ）に示すように、ア
ドレス線ＡＬ61〜ＡＬ63およびアドレス線ＩＡＬ61〜Ｉ
ＡＬ63と、デコーダを構成するＡＮＤ回路ＡＧ61〜ＡＧ
68とを備えている。
【０００８】図１１（ｂ）に示すように、アドレス線Ａ
Ｌ61には、周期がＴでデューティ比が５０％の一定周期
のビット信号ＢＳ61が入力され、アドレス線ＡＬ62・Ａ
Ｌ６３には、それぞれ周期が２Ｔと４Ｔであるビット信
号ＢＳ６２・ＢＳ63が入力されている。一方、アドレス
線ＩＡＬ61〜ＩＡＬ63には、それぞれアドレス線ＡＬ61
〜ＡＬ63のアドレス信号が反転したビット信号ＩＢＳ61
〜ＩＢＳ63が入力されている。
【０００９】ＡＮＤ回路ＡＧ61は、アドレス線ＩＡＬ61
〜ＩＡＬ63に接続されている。ＡＮＤ回路ＡＧ62は、ア
ドレス線ＡＬ61・ＩＡＬ62・ＩＡＬ63に接続されてい
る。ＡＮＤ回路ＡＧ63は、アドレス線ＡＬ62・ＩＡＬ61
・ＩＡＬ63に接続されている。ＡＮＤ回路ＡＧ64は、ア
ドレス線ＡＬ61・ＡＬ62・ＩＡＬ63に接続されている。
ＡＮＤ回路ＡＧ65は、アドレス線ＡＬ63・ＩＡＬ61・Ｉ
ＡＬ62に接続されている。ＡＮＤ回路ＡＧ66は、アドレ
ス線ＡＬ61・ＡＬ63・ＩＡＬ62に接続されている。ＡＮ
Ｄ回路ＡＧ67は、アドレス線ＡＬ62・ＡＬ63・ＩＡＬ61
に接続されている。ＡＮＤ回路ＡＧ68は、アドレス線Ａ
Ｌ61〜ＡＬ63に接続されている。
【００１０】このように、ＡＮＤ回路ＡＧ61〜ＡＧ
68は、それぞれ異なる組み合わせで３つのアドレス信号
が入力され、それらのアドレス信号の論理積をとる。こ
の結果、図１１（ｂ）に示すように、出力線ＯＬ61〜Ｏ
Ｌ68には、ＡＮＤ回路ＡＧ61〜ＡＧ68から、Ｔ／２の幅
のパルスが走査信号ＳＳ61〜ＳＳ68として順次Ｔ／２ず
つ遅れるようにして出力される。また、各パルスが出力
されるときのアドレス信号の組み合わせは表１のように
なる。
【００１１】
【表１】
【００１２】上記の２種類の走査回路をマトリクス型表
示装置のデータ線駆動回路に用いた場合、その２つのデ
ータ線駆動回路について比較する。
【００１３】まず、シフトレジスタへ入力されるクロッ
ク信号およびデコーダに入力されるアドレス信号の最下
位ビット（ビット信号ＢＳ61）は、ともにドット周波数
ｆdにより決定され、このドット周波数ｆd の１／２の
周波数となっている。ここで、上記のドット周波数ｆd
は、マトリクス型表示装置の１画素分のデータを取り込
むために要する時間の逆数である。
【００１４】消費電力の面で両データ線駆動回路を比較
する。
【００１５】まず、上記の両データ線駆動回路における
消費電力Ｐは、ｆを周波数、Ｃを負荷容量、Ｖを電源電
圧とすれば、Ｐ＝ｆＣＶ2 で定義される。なお、ここで
は、計算を簡単にするため、Ｃを各走査回路を構成する
トランジスタのゲート入力容量のみとする。
【００１６】シフトレジスタ方式のデータ線駆動回路で
は、スタートパルスＳＴＰの転送ライン上に設けられる
クロックドインバータ５１ａ…は、図１２に示すよう
に、クロック信号ＣＫと反転クロック信号／ＣＫとがそ
れぞれ入力されるＮ型のトランジスタＴn51 とＰ型のト
ランジスタＴp51 とが１個ずつ設けられている。また、
シフトレジスタ５１の１段あたりには、２個のクロック
ドインバータ５１ａ・５１ｂが設けられている。
【００１７】したがって、両トランジスタＴn51 ・Ｔ
p51 の入力容量をＣg とすれば、シフトレジスタ５１が
Ｌ段の出力を有している場合、クロック線ＣＫＬの１本
あたりの負荷容量Ｃsfは２ＬＣg となる。加えて、クロ
ック線ＣＫＬは、実際には、クロック信号ＣＫと反転ク
ロック信号／ＣＫを出力する２つの信号線からなる。
【００１８】それゆえ、シフトレジスタ５１の消費電力
Ｐsfは、次式にて求められる。 Ｐsf＝（ｆd ／２）ＣsfＶ2 ×２ ＝ｆd ＣsfＶ2 ＝２ｆd ＬＣg Ｖ2 ここで、クロック信号の周波数は、上記のようにｆd ／
２である。
【００１９】デコーダ方式のデータ線駆動回路では、実
際には、デコーダがＣＭＯＳ回路により構成される。こ
のため、ＡＮＤ回路ＡＧの代わりに、図１３に示すよう
なＮＡＮＤ回路５２または図示しないＮＯＲ回路が設け
られ、このような回路によりＡＮＤ回路ＡＧと同様な論
理演算が行われる。ＮＡＮＤ回路５２は、１組のＮ型の
トランジスタＴn52 およびＰ型のトランジスタＴ
p52 を、接続されるアドレス線ＡＬ・ＩＡＬに応じた数
（入力数）だけ有している。なお、図１３に示すＮＡＮ
Ｄ回路５２は、２入力の構成である。
【００２０】したがって、各アドレス線ＡＬにＬ／２個
のＮＡＮＤ回路５２が接続される場合、アドレス線ＡＬ
１本あたりにＬ個のトランジスタＴn52 およびトランジ
スタＴp52 が接続される。それゆえ、両トランジスタＴ
n52 ・Ｔp52 の入力容量をＣg とすれば、アドレス線Ａ
Ｌの１本あたりの負荷容量Ｃa はＬＣg （＝Ｃsf／２）
となる。
【００２１】アドレス信号の最下位ビットの周波数は、
上記のようにｆd ／２である。しかも、ｍ本のアドレス
線ＡＬが設けられている場合、各アドレス信号の周波数
は、最下位ビットから上位ビットになるに従いｆd ／
２，ｆd ／２2 ，ｆd ／２3 ，ｆd ／２4 ，…，ｆd ／
２m-2 ，ｆd ／２m-1 ，ｆd ／２m となるように設定さ
れている。また、データ線駆動回路は、ｍ本のアドレス
線ＡＬを有する場合、反転クロック信号が入力される同
数のアドレス線ＩＡＬも併せて有しているので、全体の
アドレス線は２ｍ本となる。
【００２２】以上のことから、デコーダの消費電力Ｐa
は、次式にて求められる。 Ｐa ＝（ｆd ／２＋ｆd ／２2 ＋ｆd ／２3 ＋…＋ ｆd ／２m-2 ＋ｆd ／２m-1 ＋ｆd ／２m ）Ｃa Ｖ2 ×２ ≒２ｆd Ｃa Ｖ2 ＝Ｐsf このように、デコーダ方式のデータ線駆動回路の消費電
力は、シフトレジスタ方式のデータ線駆動回路の消費電
力とほぼ同じになる。
【００２３】また、走査速度の点で両データ線駆動回路
を比較する。
【００２４】シフトレジスタ方式のデータ線駆動回路で
は、シフトレジスタ５１における各段の入力信号は前段
の出力信号であるため前段での遅延および波形鈍りの影
響を受ける。加えて、トランジスタ単体の駆動能力、前
段の信号の影響および後段の入力負荷により動作速度が
制限されたり、各インバータのＰ型トランジスタおよび
Ｎ型トランジスタが同時にＯＮする時間が信号鈍りによ
り長くなったりする。これに応じて、電源電圧間の貫通
電流が増加することにより、消費電力が増加してしま
う。
【００２５】デコーダ方式のデータ線駆動回路におい
て、アドレス信号は、各アドレス線ＡＬからデコーダの
対応する論理回路へ直接入力されるので、他の回路の影
響を受けることはない。また、シフトレジスタ５１の各
段が次段と出力バッファ（図示しない）との２系統の回
路に接続されるのに比べ、デコーダは、論理回路の出力
がバッファに接続されるだけであるので、後段の回路へ
の入力負荷が約１／２であり、動作速度が高い。
【００２６】また、前述のようにデコーダの入力負荷容
量がシフトレジスタ５１の入力負荷容量の１／２である
ことから、信号の鈍りもデコーダの方が小さい。それに
伴い、デコーダは、シフトレジスタ５１より貫通電流が
小さくなるので、消費電力の点でも有利である。
【００２７】さらに、良品率の点でも、以下のように、
デコーダ方式のデータ線駆動回路の方が有利である。
【００２８】シフトレジスタ方式のデータ線駆動回路
は、特開平７−１９１６３６号公報に開示されているよ
うな問題点を有している。すなわち、シフトレジスタは
１段あたり１０個のトランジスタから構成され、ＡＮＤ
回路が６個のトランジスタから構成されているので、シ
フトレジスタ方式の上記のデータ線駆動回路は良品率が
低い。加えて、多結晶シリコンを用いて表示パネルと駆
動回路とを一体に形成する場合、特性のバラツキや静電
破壊によりトランジスタが動作可能である確率がさらに
小さくなるという問題がある。
【００２９】これに比べてデコーダ方式のデータ線駆動
回路は、同公報に記載されているように、１出力あたり
のトランジスタの数が少ないので、シフトレジスタ方式
のデータ線駆動回路より良品率が高い。
【００３０】以上のように、デコーダ方式のデータ線駆
動回路の方が実用においては優位性が高い。
【００３１】
【発明が解決しようとする課題】前述のデコーダ方式の
走査回路では、図１１（ｂ）に示すアドレス信号の組み
合わせによって出力が選択される。このため、表１に示
すように、アドレス信号の繰り上がり時に、“０１１”
から“１００”への切り替えのように、複数のアドレス
信号が同時に切り替わることがある。このような切り替
わりは、各アドレス信号の遅延等による位相ずれを引き
起こし、グリッチを発生させる結果となる。
【００３２】デコーダ方式の走査回路をマトリクス型表
示装置のデータ線駆動回路に適用した場合、各画像表示
装置の機会に応じたドット周波数ｆd によりデコーダに
入力されるアドレス信号の周波数が決定される。例え
ば、ＶＧＡ（Video Graphics Alley）仕様の画像表示装
置においては、デコーダに供給されるアドレス信号の最
下位ビットの周波数ｆa は、帰線期間を考慮すれば、次
のように求められる。 ｆa ＝８００（Ｈ）×５２５（Ｖ）×６０（Ｈｚ）÷２ ＝１２．６（ＭＨｚ） 上式において、Ｈは水平方向のドット数であり、Ｖは垂
直方向のドット数である。
【００３３】近年、画像表示装置の規格は多様化する傾
向にあり、また画像表示装置の高画質化への要求が高ま
っている。このため、データ線駆動回路等の駆動回路の
高周波数化が図られている。例えば、ＸＧＡ（Extended
Graphics Alley ）仕様でマトリクス型表示装置を構成
する場合、駆動回路のデコーダに供給されるアドレス信
号の最下位ビットの周波数ｆa は、約４０ＭＨｚが必要
である。データ線駆動回路での消費電力は、前述のよう
にＰ＝ｆＣＶ2 であるから、周波数に比例して増大す
る。このように、周波数が消費電力に与える影響は大き
い。
【００３４】一方、マトリクス型画像表示装置の低消費
電力化の要求も高まっており、この要求に応える技術の
開発も進められている。
【００３５】デコーダに入力されるアドレス信号は、画
像表示装置の走査回路部分で最も高い周波数で変化す
る。また、前述のように、１本のアドレス線ＡＬがＬ／
２個の論理回路に接続されることから、アドレス線ＡＬ
の入力負荷容量が大きくなっており、この入力負荷容量
による消費電力がデータ線駆動回路の消費電力のかなり
の部分を占めている。したがって、デコーダの入力部分
の消費電力の削減は、データ線駆動回路の低消費電力化
を図るために重要な課題になっている。
【００３６】また、多結晶シリコン薄膜トランジスタを
用いて表示パネルと駆動回路とを一体に形成する場合、
次のような問題がある。例えば、特公平５−２２９１７
号公報に開示されているように、シリコン薄膜中のキャ
リアの移動度は、シリコン単結晶中のキャリアの移動度
に比べて数分の１以下となる。さらに、プロセス／デバ
イスの微細化が遅れているため、多結晶シリコン薄膜ト
ランジスタの動作速度の限界は、従来の集積回路のそれ
の数十分の１以下になる。
【００３７】従来のドライバを専用ＩＣで設ける画像表
示装置では、上記のような問題がないため、１系統のド
ライバでの駆動が可能であった。これに対し、例えば、
高解像度のマトリクス型画像表示装置において、ドライ
バ内蔵型アクティブマトリクス基板のデータ線駆動回路
（ドライバ）に前記のような走査回路を用いると、走査
回路の動作速度が低いので、それを補うために複数系統
のドライバが必要となる。
【００３８】これは、トランジスタ単体の駆動能力が低
いことに加え、回路の特性のバラツキに影響されるから
である。それゆえ、低周波数での動作が可能な走査回路
の実現が待たれていた。
【００３９】本発明は、上記の事情に鑑みてなされたも
のであって、デコーダ方式の走査回路において、アドレ
ス信号を最適化することにより、アドレス信号の繰り上
がり時における出力信号の位相ずれを防止し、さらに
は、簡単な回路構成で低周波数動作による低消費電力化
を実現しうるデコーダ方式の走査回路を提供することを
目的としている。
【００４０】
【課題を解決するための手段】本発明の走査回路は、ビ
ット信号を供給するｍ本のアドレス線と、上記アドレス
線からのビット信号を各ビットとして構成されるｍビッ
トのアドレス信号に論理演算を施すことによりＬ（Ｌ≦
２m ）個の走査信号を順次出力するデコーダとを備えた
走査回路において、上記の課題を解決するために、以下
の手段を講じていることを特徴としている。
【００４１】すなわち、上記の走査回路は、アドレス信
号が繰り上がるときにアドレス信号が１ビットのみ切り
替わるようにアドレス信号の各ビットと上記アドレス線
および上記デコーダの接続とが関係付けられている。
【００４２】上記の構成では、アドレス信号が繰り上が
るときにアドレス信号が１ビットのみ切り替わるので、
アドレス信号の遅延等による位相ずれがほとんど起こら
なくなる。それゆえ、グリッチの発生を防止することが
できる。
【００４３】また、上記の走査回路は、好ましくは、各
アドレス信号の最下位ビットとなるビット信号の周波数
が１画素分のデータを取り込むために要する時間の逆数
であるドット周波数の１／４に設定されるとともに、ア
ドレス信号の最上位ビットとこれの１つ下位のビットと
が同じ周波数となり、かつ位相が９０°異なるように設
定されている。このような構成は、上記のアドレス信号
の各ビットとアドレス線およびデコーダの接続との関係
を満たすためのアドレス信号の１つのパターンである。
【００４４】上記の構成では、各アドレス信号の最下位
ビットとなるビット信号の周波数がドット周波数の１／
４に設定されることにより、アドレス信号の低周波数化
が図られる。また、前述の従来のデコーダ方式の走査回
路と同様にして消費電力を計算すると、消費電力が大幅
に低減される結果が得られた。それゆえ、走査回路の低
消費電力化を容易に図ることができる。
【００４５】低周波数化が図られた上記の走査回路は、
上記デコーダからの各走査信号により制御され、映像信
号をサンプリングするサンプリング回路が１つの走査信
号あたり２つ設けられ、２つのサンプリング回路の個々
に原映像信号が分割された一方と他方とが供給されるこ
とが好ましい。このように原映像信号を分割してサンプ
リングするように構成すれば、映像信号の１回のサンプ
リングに要する時間を長くすることができ、これにより
走査信号の周波数が低下する。それゆえ、走査回路の動
作周波数をより低下させることができる。
【００４６】さらに、低周波数化が図られた上記の２つ
の走査回路は、薄膜トランジスタにより構成されている
ことが好ましい。すなわち、上記のようにアドレス信号
の周波数が低下すると、単結晶シリコン基板上のトラン
ジスタより動作特性の劣る薄膜トランジスタ、特に多結
晶シリコン薄膜トランジスタにより走査回路を構成する
ことが容易になる。
【００４７】本発明の画像表示装置は、マトリクス状に
設けられて表示を行う画素と、この画素に映像信号を供
給する複数のデータ線と、データ線と交差するように配
されて画素への映像信号の供給を順次選択する複数の走
査線と、データ線に映像信号を出力するデータ線駆動回
路と、走査線に選択信号を出力する走査線駆動回路とを
備えた画像表示装置において、以下の手段を講じること
を特徴としている。
【００４８】すなわち、上記の画像表示装置は、上記デ
ータ線駆動回路および上記走査線駆動回路の少なくとも
一方が前記の第１に挙げた走査回路および低周波数化が
図られた走査回路のうちいずれか１つを備えている。
【００４９】このように構成された画像表示装置では、
走査回路におけるグリッチの発生を防止することができ
ることから、安定した表示を行うことができる。あるい
は、走査回路の動作周波数低下により、画像表示装置全
体の低消費電力化を図ることができる。
【００５０】本発明の他の画像表示装置は、マトリクス
状に設けられて表示を行う画素電極と、この画素電極に
映像信号を供給する複数のデータ線と、データ線と交差
するように配されて画素電極への映像信号の供給を順次
選択する複数の走査線と、走査線からの走査信号に基づ
いてデータ線からの映像信号を画素電極に書き込むスイ
ッチング素子と、データ線に映像信号を出力するデータ
線駆動回路と、走査線に選択信号を出力する走査線駆動
回路とを備えた画像表示装置において、以下の手段を講
じることを特徴としている。
【００５１】すなわち、上記の画像表示装置は、上記デ
ータ線駆動回路がスイッチング素子で形成された前記の
走査回路を備えるとともに、上記画素電極、上記薄膜ト
ランジスタおよび上記データ線駆動回路が絶縁基板上に
形成された非晶質シリコン薄膜、多結晶シリコン薄膜ま
たは単結晶シリコン薄膜上に構成されている。
【００５２】このように構成された画像表示装置では、
画素と駆動回路との絶縁基板上での一体化が図られる。
このような絶縁基板上において、非晶質シリコン薄膜、
多結晶シリコン薄膜または単結晶シリコン薄膜上に形成
された薄膜トランジスタは、単結晶シリコン基板上に形
成されたトランジスタより動作特性が劣る。しかしなが
ら、データ線駆動回路が上記のように低周波数化が図ら
れた走査回路を備えているので、性能の低い薄膜トラン
ジスタでも十分使用することができ、このような薄膜ト
ランジスタで構成されたドライバ内蔵型アクティブマト
リクス基板を備えた画像表示装置を容易に作製すること
ができる。
【００５３】
【発明の実施の形態】
〔実施の形態１〕本発明の実施の一形態について図１な
いし図６に基づいて説明すれば、以下の通りである。
【００５４】本実施の形態に係るマトリクス型画像表示
装置は、アクティブマトリクス型液晶表示装置であっ
て、図２（ａ）に示すように、複数のデータ線ＤＬ…と
複数の走査線ＳＬ…とが設けられた液晶パネル１と、デ
ータ線駆動回路２と、走査線駆動回路３と、アドレス信
号発生回路４とを備えている。液晶パネル１は、２枚の
ガラス基板が貼り合わされ、その間に液晶が封入されて
構成されている。
【００５５】液晶パネル１には、データ線ＤＬ…と、走
査線ＳＬ…とが直交するように配されている。また、隣
接するデータ線ＤＬ・ＤＬと隣接する走査線ＳＬ・ＳＬ
とで囲まれた領域には、画素５が１つずつ設けられてお
り、全体で画素５…はマトリクス状に配列されている。
【００５６】画素５は、図２（ｂ）に示すように、電界
効果トランジスタ（薄膜トランジスタ）からなるスイッ
チング素子ＳＷと、画素容量ＣP とにより構成される。
画素容量ＣP は、液晶容量ＣL を有しており、必要に応
じて補助容量ＣS が付加される。
【００５７】スイッチング素子ＳＷのソースおよびドレ
インを介してデータ線ＤＬと画素容量ＣP の一方の電極
すなわち画素電極ＥP とが接続されている。スイッチン
グ素子ＳＷのゲートは走査線ＳＬに接続され、画素容量
ＣP の他方の電極すなわち共通電極は全画素５…に共通
に設けられている。そして、各液晶容量ＣL に印加され
る電圧により、液晶の透過率または反射率が変調されて
表示が行われる。
【００５８】データ線駆動回路２は、入力された映像信
号を特定の期間だけ選択してデータ線ＤＬ…に出力する
回路であり、後述の走査回路を備えている。走査線駆動
回路３は、走査線ＳＬ…を順次選択して、画素５…内の
スイッチング素子ＳＷの開閉を制御する回路である。
【００５９】本アクティブマトリクス型液晶表示装置で
は、スイッチング素子ＳＷは、薄膜トランジスタであ
り、液晶パネル１のガラス基板上に形成された非晶質シ
リコン薄膜、多結晶シリコン薄膜または単結晶シリコン
薄膜上に構成される。また、データ線駆動回路２および
走査線駆動回路３は、スイッチング素子ＳＷおよび画素
電極ＥP とともに同一のガラス基板上にモノリシックに
設けられており、スイッチング素子ＳＷと同様な薄膜ト
ランジスタにより構成される。
【００６０】次に、データ線駆動回路２に設けられる走
査回路について説明する。
【００６１】本走査回路は、図１（ａ）に示すように、
ｍ本のアドレス線ＡＬ1 〜ＡＬm およびｍ本のアドレス
線ＩＡＬ1 〜ＩＡＬm と、デコーダ６を構成するＬ（Ｌ
≦２m ）個のＡＮＤ回路ＡＧ1 〜ＡＧL とを備えてい
る。
【００６２】なお、本走査回路では、説明を簡単にする
ために、ｍを３とし、Ｌを８としている。また、以降の
説明では、特にアドレス線ＡＬ1 〜ＡＬ3 ・ＩＡＬ1 〜
ＩＡＬ3 の個々に言及しない場合は、単にアドレス線Ａ
Ｌおよびビット信号ＩＡＬと称する。また、ビット信号
ＢＳ1 〜ＢＳ3 ・ＩＢＳ1 〜ＩＢＳ3 についても同様に
ビット信号ＢＳ・ＩＢＳと称する。
【００６３】図１（ｂ）に示すように、アドレス線ＡＬ
1 には、周期がＴでディューティ比が５０％の一定周期
のビット信号ＢＳ1 が入力されている。このビット信号
ＢＳ1 は、ＡＮＤ回路ＡＧ1 〜ＡＧ8 に入力される信号
の最下位ビットに相当し、ドット周波数の１／４の周波
数で変化する。上記の各ビット信号は、図２に示すアド
レス信号発生回路４が発生する信号である。
【００６４】一方、アドレス線ＡＬ2 には、周期が２Ｔ
であり、上記のビット信号の立ち上がりから９０°位相
が遅れて立ち上がるビット信号ＢＳ2 が入力されてい
る。アドレス線ＡＬ3 には、同じく周期が２Ｔであり、
ビット信号ＢＳ2 の立ち上がりから９０°位相が遅れて
立ち上がるビット信号ＢＳ3 が入力されている。
【００６５】さらに、アドレス線ＩＢＳ1 〜ＩＢＳ3 に
は、それぞれビット信号ＢＳ1 〜ＢＳ3 のビット信号が
反転されたビット信号ＩＢＳ1 〜ＩＢＳ3 が入力されて
いる。また、ビット信号ＢＳ1 〜ＢＳ3 を各ビットとし
てアドレス信号が構成されている。アドレス信号におい
て、ビット信号ＢＳ1 が最下位ビットとなり、ビット信
号ＢＳ3 が最上位ビットとなる。
【００６６】ＡＮＤ回路ＡＧ1 は、アドレス線ＩＡＬ1
〜ＩＡＬ2 に接続されている。ＡＮＤ回路ＡＧ2 は、ア
ドレス線ＡＬ1 ・ＩＡＬ2 ・ＩＡＬ3 に接続されてい
る。ＡＮＤ回路ＡＧ3 は、アドレス線ＡＬ1 ・ＡＬ2 ・
ＩＡＬ3 に接続されている。ＡＮＤ回路ＡＧ4 は、アド
レス線ＡＬ2 ・ＩＡＬ1 ・ＩＡＬ3 に接続されている。
ＡＮＤ回路ＡＧ5 は、アドレス線ＡＬ2 ・ＩＡＬ3 ・Ｉ
ＡＬ1 に接続されている。ＡＮＤ回路ＡＧ6 は、アドレ
ス線ＡＬ1 〜ＡＬ3 に接続されている。ＡＮＤ回路ＡＧ
7 は、アドレス線ＡＬ1 ・ＡＬ3 ・ＩＡＬ2 に接続され
ている。ＡＮＤ回路ＡＧ8 は、アドレス線ＡＬ3 ・ＩＡ
Ｌ1 ・ＩＡＬ2 に接続されている。
【００６７】このように、ＡＮＤ回路ＡＧ1 〜ＡＧ
8 は、それぞれ異なる組み合わせでビット信号ＢＳ・Ｉ
ＢＳのうちの３つが入力され、それらのビット信号の論
理積をとる。また、ＡＮＤ回路ＡＧ1 〜ＡＧ8 は、ＣＭ
ＯＳ回路で形成されており、具体的にはＮＡＮＤ回路と
インバータとの組み合わせで構成されている。また、Ａ
ＮＤ回路ＡＧ1 〜ＡＧ8 は、ＣＭＯＳのＮＯＲ回路を含
む構成であってもよい。
【００６８】上記のように構成される走査回路におい
て、図１（ｂ）に示す各ビット信号ＢＳ・ＩＢＳは、各
アドレス線ＡＬ・ＩＡＬを介してＡＮＤ回路ＡＧ1 〜Ａ
Ｇ8 に入力される。すると、図１（ｂ）に示すように、
走査信号ＳＳ1 〜ＳＳ8 が、ＡＮＤ回路ＡＧ1 〜ＡＧ8
から出力線ＯＬ1 〜ＯＬ8 に出力される。走査信号ＳＳ
1 〜ＳＳ8 は、Ｔ／４の幅のパルスであり、それぞれの
パルスが順次Ｔ／４ずつずれて重ならないようになって
いる。
【００６９】ビット信号ＢＳ1 （最下位ビット）は、上
記のようにパルスが出力される周波数すなわちドット周
波数ｆd の１／４の周波数ｆd ／４で変化する。ビット
信号ＢＳ2 （第２位ビット）およびビット信号ＢＳ
3 （最上位ビット）は、ビット信号ＢＳ1 の周波数の１
／２である周波数ｆd ／８で変化し、互いに位相が９０
°異なっている。
【００７０】また、アドレス信号と各走査信号ＳＳ1 〜
ＳＳ8 との組み合わせは表２のようになる。アドレス信
号は、繰り上がる際に１ビットずつ切り替わるようにな
っている。
【００７１】
【表２】
【００７２】ここで、ｍ＝４とし、Ｌ＝１６とする場合
の走査回路について述べる。
【００７３】この走査回路の具体的な回路構成は図示し
ないが、アドレス信号と各走査信号との組み合わせは表
３のようになり、４ビットのアドレス信号（ビット信号
ＢＳ1 〜ＢＳ4 ）に対し１６個の走査信号ＳＳ1 〜ＳＳ
16が出力される。この走査回路でも、やはり、アドレス
信号は、繰り上がる際に１ビットずつ切り替わるように
なっている。
【００７４】
【表３】
【００７５】また、ビット信号ＢＳ1 （最下位ビット）
は、ドット周波数ｆd の１／４の周波数ｆd ／４で変化
する。ビット信号ＢＳ2 （第２位ビット）は、ビット信
号ＢＳ1 の周波数の１／２である周波数ｆd ／８で変化
する。ビット信号ＢＳ3 （第３位ビット）およびビット
信号ＢＳ4 （最上位ビット）は、ビット信号ＢＳ1 の周
波数の１／４である周波数ｆd ／１６で変化し、互いに
位相が９０°異なっている。
【００７６】このように、本実施の形態に係る走査回路
は、ｍの数に関わらず、以下のように構成されている。 （１）アドレス信号は繰り上がる際に常に１ビットずつ
切り替わる。 （２）最下位ビットがドット周波数の１／４の周波数で
変化する。 （３）最上位ビットおよびその１つ下位のビットは、同
じ周波数であるとともに、位相が９０°異なる。
【００７７】したがって、（１）により、アドレス信号
が繰り上がるときに、複数のアドレス信号の各ビットが
同時に切り替わることがなくなり、グリッチ等の発生を
防止することができる。これにより、走査回路の動作を
安定させることができる。また、（２）および（３）に
より、次に説明するように消費電力を低減させることが
できる。
【００７８】アドレス線の数がｍである場合、アドレス
信号の各ビット（ビット信号）の周波数は、最下位ビッ
トから最上位ビットまで、ｆd ／２2 ，ｆd ／２3 ，ｆ
d ／２4 ，…，ｆd ／２m-1 ，ｆd ／２m ，ｆd ／２m
というように変化する。
【００７９】このため、走査回路の消費電力をＰa2とす
ると、各アドレス線ＡＬ・ＩＡＬの負荷容量Ｃa2は、従
来のデコーダ方式の走査回路と同じＣa であり、走査回
路がｍ本のアドレス信号ＡＬおよび同数のアドレス線Ｉ
ＡＬを有していることから、次式のように表される。 Ｐa2＝（ｆd ／２2 ＋ｆd ／２3 ＋ｆd ／２4 ＋…＋ ｆd ／２m-1 ＋ｆd ／２m ＋ｆd ／２m ）Ｃa2Ｖ2 ×２ ≒ｆd Ｃa2Ｖ2 ＝Ｐa ／２ すなわち、従来の走査回路に比べて消費電力が１／２と
なる。
【００８０】なお、本実施の形態の走査回路において
は、ＡＮＤ回路ＡＧ1 〜ＡＧ8 からなるデコーダ６を、
ＣＭＯＳ回路ではなく、図３に示すようなダイナミック
型で構成してもよい。ダイナミック型のデコーダ６にお
けるＡＮＤ回路ＡＧ1 〜ＡＧ8は、リセット用のＰ型の
トランジスタＴp と、アドレス線ＡＬ・ＩＡＬに接続さ
れる３個のＮ型のトランジスタＴn1〜Ｔn3とが直列に接
続されてなっている。
【００８１】トランジスタＴn1とトランジスタＴp との
接続点は、１段前のＡＮＤ回路ＡＧのトランジスタＴp
のゲートに接続されるとともに、バッファＢＦに接続さ
れている。
【００８２】上記のように構成されるデコーダ６は、次
のように動作する。
【００８３】ある段のＡＮＤ回路ＡＧi は、トランジス
タＴn1〜Ｔn3が全てＯＮとなるような組み合せのアドレ
ス信号が入力されたときに“Ｌｏｗ”（ＯＮ）の信号を
出力する。次に、アドレス信号の組み合わせが変わるこ
とにより、次段のＡＮＤ回路ＡＧi+1 は、“Ｌｏｗ”
（ＯＮ）の信号を出力する。このとき、ＡＮＤ回路ＡＧ
i は、トランジスタＴn1〜Ｔn3のいずれかがＯＦＦする
ので、トランジスタＴn1〜Ｔn3側の回路がＯＦＦ状態と
なる。
【００８４】また、ＡＮＤ回路ＡＧi のトランジスタＴ
p は、ＡＮＤ回路ＡＧi+1 の出力信号が“Ｌｏｗ”であ
ることから、その出力信号が入力されることによりＯＮ
する。これにより、ＡＮＤ回路ＡＧi が“Ｈｉｇｈ”
（ＯＦＦ）の信号を出力する。
【００８５】このように、ダイナミック型のデコーダ６
では、ＣＭＯＳ型のデコーダと同様にして走査動作を実
現することができる。また、ＣＭＯＳ型のデコーダで
は、１本のアドレス線がＰ型およびＮ型のトランジスタ
のそれぞれのゲートに接続されるのに対し、ダイナミッ
ク型のデコーダ６では、１本のアドレス線がＮ型のトラ
ンジスタＴn1〜Ｔn3のゲートにのみ接続される。したが
って、ダイナミック型のデコーダ６は、ＣＭＯＳ型のデ
コーダと比較すれば、各アドレス線に接続されるＡＮＤ
回路の入力ゲート容量が１／２になり、消費電力も１／
２になる。
【００８６】また、本実施の形態の走査回路において
は、図４（ａ）に示すように、アドレス線ＩＡＬを省い
てもよい。この場合のアドレス信号および各出力線ＯＬ
1 〜ＯＬ8 に出力される出力信号の波形は、図４（ｂ）
に示すようになる。このような走査回路では、３本のア
ドレス線ＡＬ1 〜ＡＬ3 しか備えていないので、ＡＮＤ
回路ＡＧ11〜ＡＧ18は、上記のような出力信号を得るた
めに、必要に応じて入力を反転させる構成となってい
る。
【００８７】図３に示す走査回路では、デコーダ６がダ
イナミック型であるので、各アドレス信号がＮ型のトラ
ンジスタＴn1〜Ｔn3のみに入力される。このため、各ア
ドレス線ＡＬ・ＩＡＬの負荷容量Ｃa3が従来の走査回路
の１／２（Ｃa ／２）となる。したがって、この走査回
路の全体の消費電力Ｐa3は、次式のように表される。 Ｐa3＝ｆd ×Ｃa3×Ｖ2 ＝ｆd Ｃa Ｖ2 ／２＝Ｐa ／４ それゆえ、従来の走査回路に比べて消費電力が１／４と
なる。
【００８８】一方、図４（ａ）に示す走査回路では、各
アドレス線ＡＬ1 〜ＡＬ3 がＬ個の全出力に対し各ＡＮ
Ｄ回路ＡＧ11〜ＡＧ18のトランジスタに接続されるの
で、負荷容量Ｃa4は従来の走査回路の２倍（２Ｃa ）と
なる。しかし、全体の消費電力Ｐa4は、アドレス線ＩＡ
Ｌを必要としないことから、次式により表される。 Ｐa4＝ｆd ×Ｃa4×Ｖ2 ×１／２＝ｆd ２Ｃa Ｖ2 ／２
＝ｆd Ｃa Ｖ2＝Ｐa ／２ それゆえ、従来の走査回路に比べて消費電力が１／２と
なる。
【００８９】さらに、データ線駆動回路２の出力数
（Ｌ）が６４０であるＶＧＡ仕様の画像表示装置では、
ｍが１０となるため、各ＡＮＤ回路ＡＧにおいて、直列
に接続される１０個のトランジスタが必要となる。この
ようなＡＮＤ回路ＡＧからなるデコーダでは、動作速度
が低下するという問題があるため、図５に示すように構
成することにより、その問題を解消することができる。
【００９０】図５に示す構成では、５の入力が１組のＮ
ＡＮＤ回路１１・１２で分担され、両ＮＡＮＤ回路１１
・１２の出力が、ＮＯＲ回路１３に入力される。このＮ
ＯＲ回路１３の出力と、もう一方のＮＡＮＤ回路１１・
１２およびＮＯＲ回路１３の出力とがＮＡＮＤ回路１４
に入力される。
【００９１】ところで、液晶パネル１とデータ線駆動回
路２とを多結晶シリコン薄膜トランジスタを用いて一体
化した画像表示装置においては、データ線駆動回路２に
本実施の形態の走査回路を用いれば、アドレス信号の周
波数を従来の走査回路の１／２にすることができる。そ
れゆえ、データ線駆動回路２の低消費電力化を図ること
ができる。
【００９２】なお、本実施の形態では、アクティブマト
リクス型液晶表示装置を例に挙げて説明したが、本発明
の画像表示装置は、本発明の走査回路を適用できる他の
画像表示装置であってもよい。
【００９３】〔実施の形態２〕本発明の実施の他の形態
について図６および図７に基づいて説明すれば、以下の
通りである。なお、本実施の形態において実施の形態１
における構成要素と同等の機能を有する構成要素につい
ては、同一の符号を付記してその説明を省略する。
【００９４】本実施の形態に係る走査回路は、図６に示
すように、デコーダ部２１と、映像線ＶＬ1 ・ＶＬ
2 と、サンプリング回路Ｓ1 〜Ｓ8 とを備えている。デ
コーダ部２１は、実施の形態１において図１（ａ）、図
３または図４（ａ）に示したいずれかの回路を含んでい
る。また、本実施の形態におけるデコーダ部２１は、４
本の出力線ＯＬ1 〜ＯＬ4 を有している。
【００９５】サンプリング回路Ｓ1 ・Ｓ2 、サンプリン
グ回路Ｓ3 ・Ｓ4 、サンプリング回路Ｓ5 ・Ｓ6 、サン
プリング回路Ｓ7 ・Ｓ8 は、それぞれデコーダ部２１の
各出力線ＯＬ1 〜ＯＬ4 に接続されている。また、奇数
番目のサンプリング回路Ｓ1・Ｓ3 ・Ｓ5 ・Ｓ7 は、映
像線ＶＬ1 に接続され、偶数番目のサンプリング回路Ｓ
2 ・Ｓ4 ・Ｓ6 ・Ｓ8 は、映像線ＶＬ2 に接続されてい
る。
【００９６】映像線ＶＬ1 ・ＶＬ2 には、それぞれ原映
像信号が分割された分割映像信号が入力される。例え
ば、図７に示すように、原映像信号が階段状にレベルが
上昇していく波形である場合、映像線ＶＬ1 にはあるレ
ベルの波形がさらに次の期間まで時間伸長された波形Ｗ
1 が入力され、映像線ＶＬ2 にはその次に高いレベルの
波形がさらに次の期間まで時間伸長された波形Ｗ2 が入
力される。このように、映像線ＶＬ1 ・ＶＬ2 には、交
互に異なるレベルの信号が２倍に時間伸長された波形Ｗ
1 ・Ｗ2 が入力される。
【００９７】上記のように構成される本走査回路におい
て、デコーダ部２１には、実施の形態１の走査回路にお
けるアドレス信号（表２と図１（ｂ）または図４（ｂ）
とを参照）と同じ組み合わせであり、かつ周波数が上記
のアドレス信号の１／２（ｆd ／８）であるアドレス信
号が入力される。これにより、デコーダ部２１の各出力
線ＯＬ1 〜ＯＬ4 には、ドット周波数の１／２の波形の
信号（走査信号）が出力される。この走査信号により、
サンプリング回路Ｓのうち隣り合う２個が選択され、そ
の結果により、データ線ＤＬ1 〜ＤＬ8 のうち隣り合う
２本に映像信号ＶＬ1 ・ＶＬ2 からの映像信号がそれぞ
れ出力される。
【００９８】具体的には、出力線ＯＬ1 から走査信号が
出力されると、サンプリング回路Ｓ1 ・Ｓ2 が選択され
る。これにより、データ線ＤＬ1 には、サンプリング回
路Ｓ1 によりサンプリングされた映像線ＶＬ1 からの映
像信号が出力される。一方、データ線ＤＬ2 には、サン
プリング回路Ｓ1 によりサンプリングされた映像線ＶＬ
2 からの映像信号が出力される。
【００９９】以降の出力線ＯＬ2 〜ＯＬ4 からも順次走
査信号が出力され、同様にサンプリング回路Ｓ3 ・
Ｓ4 、サンプリング回路Ｓ5 ・Ｓ6 、サンプリング回路
Ｓ7 ・Ｓ8 が選択される。この結果、データ線ＤＬ3 ・
ＤＬ5 ・ＤＬ7 には、映像線ＶＬ1 からの映像信号が出
力され、データ線ＤＬ4 ・ＤＬ6 ・ＤＬ8 には、映像線
ＶＬ2 からの映像信号が出力される。
【０１００】このように、本走査回路では、上記のよう
に、デコーダ部２１の１本の出力線ＯＬについて２本の
データ線ＤＬが接続されているので、デコーダ部２１に
入力されるアドレス信号の周波数を１／２にすることが
できる。すなわち、最高周波数がドット周波数の１／８
となるアドレス信号により駆動することができる。これ
により、画素数が同一である画像表示装置において、低
周波数駆動を実現することができる。
【０１０１】なお、ここでは、デコーダ部２１の出力数
を４とし、本走査回路の出力数を８としているが、それ
ぞれの出力数はこれに限定されない。走査回路の出力数
Ｌに対しデコーダ部２１の出力数がＬ／２となる数であ
ればＬの値は問わない。
【０１０２】本走査回路においては、本走査回路の消費
電力をＰb とすると、アドレス信号がｍ（アドレス線
数）個入力される場合、アドレス信号の各ビット（ビッ
ト信号）は、最下位ビットから最上位ビットまで、ｆd
／２3 ，ｆd ／２4 ，ｆd ／２5 ，…，ｆd ／２m ，ｆ
d ／２m+1 ，ｆd ／２m+1 というように変化する。ここ
でも、最上位ビットとその１つ下位のビットとは、同じ
周波数であり、かつ互いに９０°位相が異なる。
【０１０３】ここで、各アドレス線１本あたりの負荷容
量Ｃb は、従来のデコーダ方式の走査回路と同じＣa で
あり、走査回路がｍ本のアドレス線および同数の反転ア
ドレス線を有している。これに基づけば、走査回路の消
費電力をＰb は、次式のように表される。 Ｐb ＝（ｆd ／２3 ＋ｆd ／２4 ＋ｆd ／２5 ＋…＋ ｆd ／２m ＋ｆd ／２m+1 ＋ｆd ／２m+1 ）Ｃb Ｖ2 ×２ ≒ｆd Ｃb Ｖ2 ／２＝ｆd Ｃa Ｖ2 ／２＝Ｐa ／４ それゆえ、従来の走査回路に比べて消費電力が１／４と
なる。また、本走査回路に実施の形態１におけるダイナ
ミック型のデコーダ（図３参照）を適用すると、消費電
力がさらに１／２となる。したがって、この構成の消費
電力は、従来の走査回路の消費電力の１／８となり、よ
り低消費電力化を図ることができる。
【０１０４】ところで、液晶パネルおよびデータ線駆動
回路（図２参照）を多結晶シリコン薄膜トランジスタを
用いて一体化した画像表示装置においても、データ線駆
動回路に本実施の形態の走査回路を用いれば、アドレス
信号の周波数を従来の走査回路の１／４にすることがで
きる。それゆえ、データ線駆動回路の低消費電力を図る
ことができる。
【０１０５】なお、映像信号の分割数すなわちデコーダ
部２１の１つの出力線ＯＬに接続されるデータ線ＤＬの
数は、本実施の形態の走査回路のように２に制限され
ず、３や４であってもよい。
【０１０６】また、本実施の形態および実施の形態１で
は、走査回路をマトリクス型画像表示装置のデータ線駆
動回路に用いた構成について説明した。しかしながら、
本発明は、このような構成に限定されるものではなく、
前述の各走査回路を走査線駆動回路に適用してもよい
し、他の回路に適用してもよい。
【０１０７】
【発明の効果】以上のように、本発明の請求項１に記載
の走査回路は、ビット信号を供給するｍ本のアドレス線
と、上記アドレス線からのビット信号を各ビットとして
構成されるｍビットのアドレス信号に論理演算を施すこ
とによりＬ（Ｌ≦２m ）個の走査信号を順次出力するデ
コーダとを備えた走査回路において、アドレス信号が繰
り上がるときにアドレス信号が１ビットのみ切り替わる
ようにアドレス信号の各ビットと上記アドレス線および
上記デコーダの接続とが関係付けられている構成であ
る。
【０１０８】これにより、アドレス信号の遅延等による
位相ずれがほとんど起こらなくなるので、グリッチの発
生を防止することができる。したがって、請求項１に記
載の走査回路を採用すれば、安定した動作で走査信号を
出力することができるという効果を奏する。
【０１０９】本発明の請求項２に記載の走査回路は、上
記請求項１に記載の走査回路において、各アドレス信号
の最下位ビットとなるビット信号の周波数が１画素分の
データを取り込むために要する時間の逆数であるドット
周波数の１／４に設定されるとともに、アドレス信号の
最上位ビットとこれの１つ下位のビットとが同じ周波数
となり、かつ位相が９０°異なるように設定されている
構成である。
【０１１０】このように、各アドレス信号の最下位ビッ
トとなるビット信号の周波数がドット周波数の１／４に
設定されることにより、アドレス信号の周波数が低下す
るので消費電力を大幅に低減することができる。したが
って、請求項２に記載の走査回路を採用すれば、走査回
路の低消費電力化を容易に図ることができるという効果
を奏する。
【０１１１】本発明の請求項３に記載の走査回路は、上
記請求項１に記載の走査回路において、上記デコーダか
らの各走査信号により制御される映像信号をサンプリン
グするサンプリング回路が１つの走査信号あたり２つ設
けられ、２つのサンプリング回路の個々に原映像信号が
分割された一方と他方とが供給される構成である。
【０１１２】このように、原映像信号を分割してサンプ
リングするので、映像信号の１回のサンプリングに要す
る時間を長くすることができ、これにより走査信号の周
波数が低下する。それゆえ、走査回路の動作周波数をよ
り低下させることができる。したがって、請求項３に記
載の走査回路を採用すれば、走査回路の低消費電力化を
容易に図ることができる。
【０１１３】本発明の請求項４に記載の走査回路は、上
記請求項２または３に記載の走査回路において、薄膜ト
ランジスタにより構成されているので、上記のようにア
ドレス信号の周波数が低下すると、単結晶シリコン基板
上のトランジスタより動作特性の劣る薄膜トランジス
タ、特に多結晶シリコン薄膜トランジスタにより走査回
路を構成することが容易になる。したがって、請求項４
に記載の走査回路を採用すれば、ドライバ内蔵型アクテ
ィブマトリクス基板を構造を複雑化させずに容易に作製
することができるという効果を奏する。
【０１１４】本発明の請求項５に記載の画像表示装置
は、マトリクス状に設けられて表示を行う画素と、この
画素に映像信号を供給する複数のデータ線と、データ線
と交差するように配されて画素への映像信号の供給を順
次選択する複数の走査線と、データ線に映像信号を出力
するデータ線駆動回路と、走査線に選択信号を出力する
走査線駆動回路とを備えた画像表示装置において、デー
タ線駆動回路および走査線駆動回路の少なくとも一方が
請求項１、２または３のいずれかに記載の走査回路を備
えている構成である。
【０１１５】これにより、走査回路におけるグリッチの
発生を防止することができることから安定した表示を行
うことができ、あるいは、走査回路の動作周波数低下に
より画像表示装置全体の低消費電力化を図ることができ
るので、品質の高い画像表示装置を提供することができ
るという効果を奏する。
【０１１６】本発明の請求項６に記載の画像表示装置
は、マトリクス状に設けられて表示を行う画素電極と、
この画素電極に映像信号を供給する複数のデータ線と、
データ線と交差するように配されて画素電極への映像信
号の供給を順次選択する複数の走査線と、走査線からの
走査信号に基づいてデータ線からの映像信号を画素電極
に書き込むスイッチング素子と、データ線に映像信号を
出力するデータ線駆動回路と、走査線に選択信号を出力
する走査線駆動回路とを備えた画像表示装置において、
上記データ線駆動回路が請求項４に記載の走査回路を備
えるとともに、画素電極、スイッチング素子および上記
データ線駆動回路が絶縁基板上に形成された非晶質シリ
コン薄膜、多結晶シリコン薄膜または単結晶シリコン薄
膜上に設けられている構成である。
【０１１７】このように、データ線駆動回路が低周波数
化が図られた走査回路を備えているので、性能の低い薄
膜トランジスタでも十分使用することができ、これによ
り、ドライバ内蔵型アクティブマトリクス基板を備えた
画像表示装置を容易に作製することができるという効果
を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る走査回路の主要部
の構成を示す回路図およびこの走査回路の動作を示すタ
イムチャートである。
【図２】上記の走査回路を含むアクティブマトリクス型
液晶表示装置の主要部の構成および画素の詳細な構成を
示すブロック図である。
【図３】本発明の実施の一形態に係る他の走査回路の主
要部の構成を示す回路図である。
【図４】本発明の実施の一形態に係るさらに他の走査回
路の主要部の構成を示す回路図およびこの走査回路の動
作を示すタイムチャートである。
【図５】上記の各走査回路における１０入力のＡＮＤ回
路の構成を示す回路図である。
【図６】本発明の実施の他の形態に係る走査回路の主要
部の構成を示す回路図である。
【図７】図６の走査回路の映像線に入力される映像信号
の波形を示す波形図である。
【図８】従来のシフトレジスタ方式の走査回路の主要部
の構成を示す回路図である。
【図９】図８の走査回路におけるシフトレジスタの構成
を示す回路図である。
【図１０】図８の走査回路の動作を示すタイムチャート
である。
【図１１】従来のデコーダ方式の走査回路の主要部の構
成を示す回路図およびこの走査回路の動作を示すタイム
チャートである。
【図１２】図９のシフトレジスタにおけるクロックドイ
ンバータの構成を示す回路図である。
【図１３】ＣＭＯＳ回路で構成された図１１の走査回路
におけるＮＡＮＤ回路の構成を示す回路図である。
【符号の説明】
１ 液晶パネル ２ データ線駆動回路 ３ 走査線駆動回路 ５ 画素 ６ デコーダ ２１ デコーダ部 ＤＬ データ線 ＳＬ 走査線 ＡＬ1 〜ＡＬ3 アドレス線 ＩＡＬ1 〜ＩＡＬ3 アドレス線 Ｓ1 〜Ｓ8 サンプリング回路 ＶＬ1 ・ＶＬ2 映像線 ＳＷ スイッチング素子 ＥP 画素電極

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】ビット信号を供給するｍ本のアドレス線
    と、上記アドレス線からのビット信号を各ビットとして
    構成されるｍビットのアドレス信号に論理演算を施すこ
    とによりＬ（Ｌ≦２m ）個の走査信号を順次出力するデ
    コーダとを備えた走査回路において、 アドレス信号が繰り上がるときにアドレス信号が１ビッ
    トのみ切り替わるようにアドレス信号の各ビットと上記
    アドレス線および上記デコーダの接続とが関係付けられ
    ていることを特徴とする走査回路。
  2. 【請求項２】各アドレス信号の最下位ビットとなるビッ
    ト信号の周波数が１画素分のデータを取り込むために要
    する時間の逆数であるドット周波数の１／４に設定され
    るとともに、アドレス信号の最上位ビットとこれの１つ
    下位のビットとが同じ周波数となり、かつ位相が９０°
    異なるように設定されていることを特徴とする請求項１
    に記載の走査回路。
  3. 【請求項３】上記デコーダからの各走査信号により制御
    され、映像信号をサンプリングするサンプリング回路が
    １つの走査信号あたり２つ設けられ、２つのサンプリン
    グ回路の個々に原映像信号が分割された一方と他方とが
    供給されることを特徴とする請求項２に記載の走査回
    路。
  4. 【請求項４】薄膜トランジスタにより構成されているこ
    とを特徴とする請求項２または３に記載の走査回路。
  5. 【請求項５】マトリクス状に設けられて表示を行う画素
    と、この画素に映像信号を供給する複数のデータ線と、
    データ線と交差するように配されて画素への映像信号の
    供給を順次選択する複数の走査線と、データ線に映像信
    号を出力するデータ線駆動回路と、走査線に選択信号を
    出力する走査線駆動回路とを備えた画像表示装置におい
    て、 上記データ線駆動回路および上記走査線駆動回路の少な
    くとも一方が請求項１、２または３のいずれかに記載の
    走査回路を備えていることを特徴とする画像表示装置。
  6. 【請求項６】マトリクス状に設けられて表示を行う画素
    電極と、この画素電極に映像信号を供給する複数のデー
    タ線と、データ線と交差するように配されて画素電極へ
    の映像信号の供給を順次選択する複数の走査線と、走査
    線からの走査信号に基づいてデータ線からの映像信号を
    画素電極に書き込むスイッチング素子と、データ線に映
    像信号を出力するデータ線駆動回路と、走査線に選択信
    号を出力する走査線駆動回路とを備えた画像表示装置に
    おいて、 上記データ線駆動回路が請求項４に記載の走査回路を備
    えるとともに、上記画素電極、上記スイッチング素子お
    よび上記データ線駆動回路が絶縁基板上に形成された非
    晶質シリコン薄膜、多結晶シリコン薄膜または単結晶シ
    リコン薄膜上に構成されていることを特徴とする請求項
    ５に記載の画像表示装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005004157A (ja) * 2003-06-12 2005-01-06 Ind Technol Res Inst 単一形態トランジスタを具えた走査駆動回路
US7583246B2 (en) 2003-07-24 2009-09-01 Seiko Epson Corporation Display driver, electro-optical device and drive method

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4156075B2 (ja) * 1998-04-23 2008-09-24 株式会社半導体エネルギー研究所 画像表示装置
TW528906B (en) * 1999-09-27 2003-04-21 Seiko Epson Corp Driving method and driving circuit for electro-optical device, electro-optical device and electronic apparatus
TW507258B (en) * 2000-02-29 2002-10-21 Semiconductor Systems Corp Display device and method for fabricating the same
US7633471B2 (en) 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
JP2004264361A (ja) * 2002-03-29 2004-09-24 Pioneer Electronic Corp ディスプレイパネルの駆動装置
US8976103B2 (en) * 2007-06-29 2015-03-10 Japan Display West Inc. Display apparatus, driving method for display apparatus and electronic apparatus
KR100927790B1 (ko) 2008-10-28 2009-11-20 매그나칩 반도체 유한회사 멀티 기능 집적회로 및 이를 갖는 소스 드라이버 장치
US9583063B2 (en) 2013-09-12 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3921166A (en) * 1972-09-15 1975-11-18 Raytheon Co Capacitance matrix keyboard
CA1294075C (en) * 1986-05-13 1992-01-07 Toshiaki Hayashida Driving circuit for image display apparatus
US5153568A (en) * 1988-07-21 1992-10-06 Proxima Corporation Liquid crystal display panel system and method of using same
JP2818707B2 (ja) * 1990-08-27 1998-10-30 古河電気工業株式会社 石英系ガラス母材の製造方法
JPH0522917A (ja) * 1991-07-10 1993-01-29 Nissan Motor Co Ltd 直流モータ
JP3341378B2 (ja) * 1993-08-25 2002-11-05 富士通株式会社 シリコン結晶中の水素濃度測定方法及びシリコン結晶の製造方法
JPH0766252A (ja) * 1993-08-25 1995-03-10 Tokyo Electron Ltd プローブカード

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005004157A (ja) * 2003-06-12 2005-01-06 Ind Technol Res Inst 単一形態トランジスタを具えた走査駆動回路
US7583246B2 (en) 2003-07-24 2009-09-01 Seiko Epson Corporation Display driver, electro-optical device and drive method

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