KR100227293B1 - 주사 회로 및 화상 표시 장치 - Google Patents

주사 회로 및 화상 표시 장치 Download PDF

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Abstract

주사 회로는, 복수의 어드레스선 및 AND 회로를 갖추고 있다. 어드레스선은 어드레스 신호를 구성하는 복수의 신호 및 반전된 비트 신호를 공급하고, AND 회로는 어드레스선으로 부터의 비트 신호 및 반전된 비트 신호로부터 선택된 소정수의 비트 신호 및 반전된 비트 신호의 논리적을 취한다. 어드레스 신호가 앞당겨질 때에, AND 회로에 입력되는 어드레스 신호가 1비트만 전환되도록 어드레스선에 AND 회로가 접속된다. 또한, 어드레스 신호의 최하위 비트의 주파수가 도트 주파수의 1/4로 설정되는 동시에, 최상위 2비트에 관하여 주파수가 같게 되고, 또한 위상이 90

Description

주사 회로 및 화상 표시 장치
제1(a)도는 본 발명의 제1실시예에 따른 주사 회로의 주요부의 구성을 나타낸 회로도.
제1(b)도는 상기 주사 회로의 동작을 나타낸 타임 챠트.
제2(a)도는 상기 주사 회로를 포함하는 액티브 매트릭스형 액정 표시 장치의 주요부의 구성을 나타낸 블록도.
제2(b)도는 상기 액티브 매트릭스형 액정 표시 장치에서의 화소의 상세한 구성을 나타낸 회로도.
제3도는 본 발명의 제1실시예에 따른 다른 주사 회로의 주요부의 구성을 나타낸 회로도.
제4(a)도는 본 발명의 제1실시예에 따른 또 다른 주사 회로의 주요부의 구성을 나타낸 회로도.
제4(b)도는 상기 주사 회로의 동작을 나타낸 타임 챠트.
제5도는 제1(a)도 및 제4(a)도의 주사 회로에서의 10입력 AND 회로의 구성을 나타낸 회로도.
제6도는 본 발명의 제2실시예에 따른 주사 회로의 주요부의 구성을 나타낸 회로도.
제7도는 제6도의 주사 회로의 영상선에 입력되는 영상 신호의 파형을 나타낸 파형도.
제8도는 종래의 시프트 레지스터 방식의 주사 회로의 주요부의 구성을 나타낸 회로도.
제9도는 제8도의 주사 회로에서의 시프트 레지스터의 구성을 나타낸 회로도.
제10도는 제8도의 주사 회로의 동작을 나타낸 타임 챠트.
제11(a)도는 종래의 디코더 방식의 주사 회로의 주요부의 구성을 나타낸 회로도.
제11(b)도는 상기 주사 회로의 동작을 나타낸 타임 챠트.
제12도는 제9도의 시프트 레지스터에서의 클럭드 인버터의 구성을 나타낸 회로도.
제13도는 CMOS 회로로 구성된 제11(a)도의 주사 회로에서의 NAND 회로의 구성을 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 액정 패널 2 : 데이터선 구동 회로
3 : 주사선 구동 회로 5 : 화소
6 : 디코더 21 : 디코더부
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 매트릭스형 표시 장치의 구동 회로에 적합한 주사 회로 및 그 주사 회로를 이용한 화상 표시 장치에 관한 것이다.
매트릭스형 표시 장치는 영상 신호가 기록되는 복수의 데이터선, 데이터선에 기록된 영상 신호를 각 주사기간에서 선택하도록 데이터선과 교차하여 배치되는 복수의 주사선을 구비하고 있다. 데이터선과 주사선의 교차 부분에는 데이터선으로부터 공급되는 영상 신호에 기초하여 표시를 행하는 화소가 설치되어 있다. 이들 화소는 표시면 전체에 있어서 매트릭스 형태로 설치되어 있다. 이와 같은 매트릭스형 표시 장치에 있어서는, 입력된 영상 신호를 1주사기간으로 샘플링하기 위해 주사 회로에서 발생하는 주사 신호를 필요로 한다.
종래의 주사 회로는, 예컨대 제8도에 나타낸 바와 같이 시프트 레지스터(5)와 AND 회로(AG51 AG55)를 구비하고 있다.
시프트 레지스터(51)는 제9도에 도시된 바와 같이, 클럭드 인버터(51a·51b)와 인버터(51c)로 이루어진 회로를 1단으로 하여, 이들 회로가 다단 접속되어 구성되어 있다. 시프트 레지스터(51)는 펄스선(PL)으로부터 입력된 스타트 펄스를 클럭선(CKL)으로부터 입력된 클럭 신호에 기초하여 차례로 다음 단의 회로로 전송하는 동시에, 각 단의 출력선(SOL51 SOL56)에서 출력하도록 되어 있다.
구체적으로는, 제10도에 나타낸 바와 같이 스타트 펄스(STP)가 클럭 신호(CK)에 동기하여 순차 전송되어 출력선(SOL51 SOL56)으로부터 시프트 펄스(SP51 SP56)로서 출력된다. 기수번째의 시프트 펄스(SP51·SP53·SP55)는 클럭 신호(CK)의 상승으로 순차 전송되고, 우수번째의 시프트 펄스(SP52·SP54·SP56)는 클럭 신호(CK)의 하강으로 순차 전송된다.
출력선(SOL51 SOL56)은 서로 인접한 것끼리 각각 AND 회로(AG51 AG55)에 접속된다. AND 회로(AG51 AG56)는 각각 2개의 출력선(SOL)으로부터의 시프트 펄스(SP)의 논리적을 취한다. 그 결과, 서로 타이밍이 다른 클럭 신호(CK)의 펄스 폭과 같은 폭의 주사 신호(SS51 SS55)가 AND 회로(AG51 AG55)로부터 각 출력선(OL51 OL55)으로 출력된다.
종래의 다른 주사 회로는 디코더 방식의 주사 회로로서, 예컨대 제11(a)도에 도시된 바와 같이 어드레스선(AL61 AL63) 및 어드레스선(IAL61 IAL63)과, 디코더를 구성하는 AND 회로(AG61 AG68)를 구비하고 있다.
제11(b)도에 도시된 바와 같이, 어드레스선(AL61)에는 주기가 T이고 듀티비가 50%인 일정 주기의 비트 신호(BS61)가 입력되고, 어드레스선(AL61·AL63)에는 각각 주기가 2T와 4T인 비트 신호(BS62·BS63)가 입력되어 있다. 한편, 어드레스선(IAL61 IAL63)에는 각각 어드레스선(AL61 AL63)의 어드레스 신호가 반전된 비트 신호(IBS61 IBS63)가 입력되어 있다.
AND 회로(AG61)는 어드레스선(IAL61 IAL63)에 접속되어 있다. AND 회로(AG62)는 어드레스선(AL61·IAL62·IAL63)에 접속되어 있다. AND 회로(AG63)는 어드레스선(AL62·IAL761·IAL63)에 접속되어 있다. AND 회로(AG64)는 어드레스선(AL61·AL62·IAL63)에 접속되어 있다. AND 회로(AG65)는 어드레스선(AL63·IAL61·IAL62)에 접속되어 있다. AND 회로(AG66)는 어드레스선(AL61·AL63·IAL62)에 접속되어 있다. AND 회로(AG67)는 어드레스선(AL62·AL63·IAL61)에 접속되어 있다. AND 회로(AG68)는 어드레스선(AL61 AL63)에 접속되어 있다.
이와 같이, AND 회로(AG61 AG68)의 어드레스 신호를 구성하는 3개의 비트 신호가 각각 다른 조합으로 입력되고, 그 어드레스 신호의 논리적을 취한다. 이 결과, 출력선(OL61 OL68)에는 AND 회로(AG61 AG68)로부터, 제11(b)도에 도시된 바와 같이 T/2의 폭의 펄스가 주사 신호(SS61 SS68)로서 순차 T/2씩 지연되도록 하여 출력된다. 또한, 각 펄스가 출력될 때의 어드레스 신호를 구성하는 각 비트의 2값의 조합은 표 1과 같이 된다.
[표 1]
상기 2종류의 주사 회로를 매트릭스형 표시 장치의 데이터선 구동 회로에 이용한 경우, 그 2개의 데이터선 구동 회로에 관하여 비교한다.
우선, 시프트 레지스터로 입력되는 클럭 신호 및 디코더에 입력되는 어드레스 신호의 최하위 비트[비트 신호(BS61)]는 함께 도트 주파수(fd)에 의해 결정되고, 이 도트 주파수(fd)의 1/2의 주파수로 되어 있다. 여기서, 상기 도트 주파수(fd)는 매트릭스형 표시 장치의 1화소분의 데이터를 받아들이기 위해 필요한 시간의 역수이다.
소비 전력의 면에서 양데이터선 구동 회로를 비교한다.
우선, 상기 양데이터선 구동 회로에서의 소비 전력(P)은 f를 주파수, C를 부하 용량, V를 전원 전압으로 하면, P=fCV2으로 정의된다. 또한, 여기서는 계산을 간단히 하기 위해 C를 각 주사 회로를 구성하는 트랜지스터의 게이트 입력 용량만으로 한다.
시프트 레지스터 방식의 데이터선 구동 회로에서는 스타트 펄스(STP)의 전송 라인상에 설치되는 클럭드 인버터(51a)는 제12도에 도시된 바와 같이, 클럭 신호(CK)와 반전 클럭 신호(/CK)가 각각 입력되는 N형 트랜지스터(Tn51)와 P형 트랜지스터(Tp51)가 1개씩 설치되어 있다. 또, 시프트 레지스터(51)의 1단당 2개의 클럭드 인버터(51a·51b)가 설치되어 있다.
따라서, 양트랜지스터(Tn51·Tp51)의 입력 용량을 Cg로 하면, 시프트 레지스터(51)가 L단의 출력을 갖고 있는 경우, 클럭선(CKL)의 1개당 부하 용량(Csf)은 2LCg로 된다. 더욱이, 클럭선(CKL)은 실제로는 클럭 신호(CK)와 반전 클럭 신호(/CK)를 출력하는 2개의 신호선으로 이루어진다.
그러므로, 시프트 레지스터(51)의 소비 전력(Psf)은 다음 식으로 구해진다.
여기서, 클럭 신호의 주파수는 상기와 같이 fd/2이다.
디코더 방식의 데이터선 구동 회로에서는, 실제로는 디코더가 CMOS회로로 구성된다. 이 때문에, AND 회로(AG) 대신에, 제13도에 도시된 바와 같은 NAND 회로(52) 또는 도시하지 않은 NOR 회로가 설치되고, 이와 같은 회로에 의해 AND 회로(AG)와 마찬가지인 논리 연산이 행해진다. NAND 회로(52)는 1쌍의 N형 트랜지스터(Tn52) 및 P형 트랜지스터(Tp52)를, 접속되는 어드레스선(AL·IAL)에 대응한 수(입력수)만큼 갖고 있다. 또한, 제13도에 도시된 NAND 회로(52)는 2입력의 구성이다.
따라서, 각 어드레스선(AL)에 L/2개의 NAND 회로(52)가 접속되는 경우, 어드레스선(AL1) 1개당 L개의 트랜지스터(Tn52) 및 트랜지스터(Tp52)가 접속된다. 그러므로, 양 트랜지스터(Tn52·Tp52)의 입력 용량을 Cg로 하면, 어드레스선(AL)의 1개당 부하 용량(Ca)은 LCg(=Csf/2)로 된다.
어드레스 신호의 최하위 비트의 주파수는 상기와 같이 fd/2이다. 또한, m개의 어드레스선(AL)이 설치되어 있는 경우, 어드레스 신호의 주파수는 최하위 비트로부터 상위 비트로 됨에 따라 fd/2, fd/22, fd/23, fd/24,, fd/2m-2, fd/2m-1, fd/2m으로 되도록 설정되어 있다. 또, 데이터선 구동 회로는 m개의 어드레스선(AL)을 갖는 경우, 반전 클럭 신호가 입력되는 동수의 어드레스선(IAL)도 더불어 갖고 있기 때문에, 전체의 어드레스선은 2m개로 된다.
상기한 것으로부터, 디코더의 소비 전력(Pa)은 다음 식으로 구해진다.
이와 같이, 디코더 방식의 데이터선 구동 회로의 소비 전력은 시프트 레지스터 방식의 데이터선 구동 회로의 소비 전력과 거의 같게 된다.
또한, 주사 속도 면에서 양데이터선 구동 회로를 비교한다.
시프트 레지스터 방식의 데이터선 구동 회로에서는, 시프트 레지스터(51)에서의 각 단의 입력 신호는 전단의 출력 신호이기 때문에 전단에서의 지연 및 파형 둔화의 영향을 받는다. 또한, 트랜지스터 자체의 구동 능력, 전단의 신호의 영향 및 후단의 입력 부하에 의해 동작 속도가 제어되기도 하고, 각 인버터의 P형 트랜지스터 및 N형 트랜지스터가 동시에 ON하는 시간이 파형 둔화에 의해 길게 되기도 한다. 이에 따라, 시프트 레지스터(51) 내에 흐르는 전류가 증가하게 되어 소비 전력이 증가된다.
디코더 방식의 데이터선 구동 회로에 있어서, 어드레스 신호는 각 어드레스선(AL)으로부터 디코더의 대응하는 논리회로로 직접 입력되기 때문에, 다른 회로의 영향을 받지 않는다. 또한, 시프트 레지스터(51)의 각 단이 다음 단과 출력 버퍼(도시하지 않음)의 2계통의 회로에 접속되는 것에 비해, 디코더는 논리회로의 출력이 버퍼에만 접속되기 때문에, 후단의 회로의 입력 부하가 약 1/2이고, 동작 속도가 높다.
또한, 상기한 바와 같이 디코더의 입력 부하(용량)가 시프트 레지스터(51)의 입력 부하(용량)의 1/2이기 때문에, 파형의 둔화도 디코더의 쪽이 작다. 그에 따라, 디코더를 흐르는 전류는 시프트 레지스터(51)를 흐르는 전류보다 작게 된다. 따라서, 디코더의 쪽이 소비 전력의 점에서도 유리하다.
또한, 양품율의 점에서도 이하와 같이 디코더 방식의 데이터선 구동 회로의 쪽이 유리하다.
시프트 레지스터 방식의 데이터선 구동 회로는, 일본국 특개평 7-191636호 공보에 언급되어 있는 문제점을 갖고 있다. 예컨대, 시프트 레지스터는 1단당 10개의 트랜지스터로 구성되고, AND 회로가 6개의 트랜지스터로 구성되어 있기 때문에, 데이터선 구동 회로를 구성하는 트랜지스터의 총수가 많다. 이 때문에, 시프트 레지스터 방식의 상기 데이터선 구동 회로는 양품율이 낮다. 또, 다결정 실리콘을 이용하여 표시 패널과 구동 회로를 일체로 형성할 경우, 특성의 오차나 정전 파괴에 의해 트랜지스터가 동작할 확률이 더 작게 된다는 문제가 있다.
이에 비해, 디코더 방식의 데이터선 구동 회로는 동공보에 기재되어 있는 바와 같이, 1출력당 트랜지스터의 수가 적기 때문에, 시프트 레지스터 방식의 데이터선 구동 회로보다 양품율이 낮다.
상기한 바와 같이, 디코더 방식의 데이터선 구동 회로쪽이 실용면에서 우위성이 높다.
상기 디코더 방식의 주사 회로에서는, 제11(b)도에 도시된 어드레스 신호의 조합에 의해 출력이 선택된다. 이 때문에, 표 1에 도시된 바와 같이, 어드레스 신호가 앞당겨질 때에 "11"에서 "100"으로의 전환과 같이 복수의 어드레스 신호가 동시에 전환되는 것이 있다. 이와 같은 전환은 어드레스 신호의 지연 등에 의한 위상 어긋남을 일으키고, 그리치(glitch)를 발생시키는 결과로 된다.
디코더 방식의 주사 회로를 매트릭스형 표시 장치의 데이터선 구동 회로에 적용한 경우, 각 화상 표시 장치의 규격에 따른 도트 주파수(fd)에 의해 디코더에 입력되는 어드레스 신호의 주파수가 결정된다. 예를 들면, VGA(Video Graphics Array)수단의 화상 표시 장치에 있어서는, 디코더에 공급되는 어드레스 신호의 최하위 비트의 주파수(fa)는 귀선 기간을 고려하면 다음과 같이 구해진다.
상기 식에 있어서, H는 수평 방향의 도트수이고, V는 수직 방향의 도트수이다.
근래, 화상 표시 장치의 규격은 다양화되는 경향이 있고, 또한 화상 표시 장치의 고화질화로의 요구가 높아지고 있다. 이 때문에, 데이터선 구동 회로 등의 구동 회로의 고주파수화가 도모되고 있다. 예를 들면, XGA(Extended Graphics Array)수단으로 매트릭스형 표시 장치를 구성할 경우, 구동 회로의 디코더에 공급되는 어드레스 신호의 최하위 비트의 주파수(fa)는 약 40MHz가 필요하다. 데이터선 구동 회로에서의 소비 전력은 상기한 바와 같이 Pa = fCV2이기 때문에, 주파수에 비례해서 증대한다. 이와 같이, 주파수가 소비 전력에 주는 영향은 크다.
한편, 매트릭스형 화상 표시 장치의 저소비 전력화의 요구도 높아지고 있고, 이 요구에 따른 기술의 개발도 진행되고 있다.
[발명이 이루고자하는 기술적 과제]
디코더에 입력되는 어드레스 신호는, 화상 표시 장치의 주사 회로 부분에서 가장 높은 주파수로 변화한다. 또한, 상기한 바와 같이, 1개의 어드레스선(AL)이 L/2개의 논리회로에 접속되는 것에 의해, 어드레스선(AL)의 입력 부하 용량이 크게 된다. 이 입력 부하 용량에 의한 소비 전력은 데이터선 구동 회로의 소비 전력의 상당한 부분을 차지하고 있다. 따라서, 디코더의 입력 부분의 소비 전력의 삭감은 데이터선 구동 회로의 저소비 전력화를 도모하기 위해 중요한 과제로 되고 있다.
또한, 다결정 실리콘 박막 트랜지스터를 이용하여 표시 패널과 구동 회로를 일체로 형성할 경우, 다음과 같은 문제가 있다. 예를 들면, 일본국 특공평 5-22917호 공보에 개시되어 있는 바와 같이, 실리콘 박막 중의 캐리어의 이동도는 실리콘 단결정 중의 캐리어의 이동도의 수분의 1 이하로 된다. 또한, 디바이스의 미세화 및 그에 대응하는 프로세스 기술이 지연되고 있기 때문에, 다결정 실리콘 박막 트랜지스터의 동작 속도의 한계는 종래의 집적회로의 이동도의 수십분의 1 이하로 된다.
종래의 드라이버를 전용 IC로 설치하는 화상 표시 장치에서는, 상기한 바와 같은 문제가 없기 때문에, 1계통의 드라이버에서의 구동이 가능하였다. 이에 반해, 예컨대 고해상도의 매트릭스형 화상 표시 장치에 있어서, 드라이버 내장형 액티브 매트릭스 기판의 데이터선 구동 회로(드라이버)에 상기와 같은 주사 회로를 이용하면, 주사 회로의 동작 속도가 낮기 때문에, 그를 보충하기 위해 복수 계통의 드라이버가 필요하게 된다.
이는, 트랜지스터 자체의 구동 능력이 낮은 것에 더해서, 회로 특성의 오차에 영향을 주는 것이다. 따라서, 저주파수에서의 동작이 가능한 주사 회로의 실현이 기대된다.
본 발명의 목적은, 어드레스 신호를 최적화하므로써, 어드레스 신호의 앞당겨질 때에서의 출력 신호의 위상 어긋남을 방지할 수 있는 디코더 방식의 주사 회로를 제공하는 것을 목적으로 하고 있다. 본 발명의 다른 목적은, 간단한 회로 구성으로 저주파수 동작에 의한 저소비 전력화를 실현할 수 있는 디코더 방식의 주사 회로를 제공하는 것에 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위해 본 발명의 주사 회로는, 어드레스 신호를 구성하는 각 비트를 표시하는 비트 신호를 각각에 공급하는 m개의 어드레스선과, 상기 m비트의 어드레스 신호에 논리 연산을 실시하는 것에 의해 L(L2m)개의 주사 신호를 순차 출력하는 디코더를 구비하고, 상기 어드레스 신호가 앞당겨질 때에 상기 어드레스 신호가 1비트만 전환되도록, 상기 어드레스 신호의 각 비트가 상기 어드레스선과 관계되어 있다.
상기 주사 회로에서는, 어드레스 신호가 앞당겨질 때에 어드레스 신호가 1비트만 전환되기 때문에, 어드레스 신호의 지연 등에 의한 위상 어긋남이 거의 일어나지 않게 된다. 그러므로, 그리치의 발생을 방지할 수 있다.
상기 주사 회로는 바람직하게는 다음의 (a) 또는 (b)와 같이 구성되어 있다.
(a) 상기 주사 회로에 있어서, 어드레스 신호의 최하위 비트를 표시하는 비트 신호의 주파수가 1화소의 데이터를 받아들이기 위해 필요한 시간의 역수인 도트 주파수의 1/4로 설정되는 동시에, 어드레스 신호의 최상위 2비트를 각각 표시하는 비트 신호의 주파수가 같게 되고, 또한 양비트 신호가 90다른 위상으로 되도록 설정되어 있다. 이와 같은 구성은, 어드레스 신호의 각 비트와 어드레스선과의 상기 관계를 만족하기 위한 어드레스 신호의 하나의 대표적인 패턴이다.
상기의 구성에서는, 어드레스 신호의 최하위 비트를 표시하는 비트 신호의 주파수가 도트 주파수의 1/4로 설정되므로써, 어드레스 신호의 주파수 즉 주사 회로의 동작 주파수가 저하된다. 또한, 상술한 종래의 디코더 방식의 주사 회로와 마찬가지로 하여 소비 전력을 계산했을 때, 소비 전력이 큰 폭으로 저감되었다는 결과를 얻었다. 그러므로, 주사 회로의 소비 전력을 저감할 수 있다.
(b) 상기 주사 회로에 있어서, 상기 디코더로부터의 각 주사 신호에 기초하여 원영상 신호를 구성하는 제1 및 제2영상 신호를 각각 샘플링하는 제1 및 제2샘플링 회로가, 1개의 주사 신호 출력선당 1쌍으로 설치되어 있다.
이와 같이, 원영상 신호를 분할하여 샘플링하는 주사 회로에서는 원영상 신호를 그대로 샘플링하는 주사 회로에 비해, 제1 및 제2영상 신호의 1회의 샘플링에 필요한 시간이 길어진다. 이로 인해, 주사 신호의 주파수가 저하하기 때문에, 주사 회로의 동작 주파수를 보다 저하시킬 수 있다.
또한, 상기 (a) 또는 (b)와 같이 구성되는 주사 회로는, 박막 트랜지스터로 구성되어 있는 것이 바람직하다. 구체적으로는, 제1 및 제2샘플링 회로를 갖춘 주사 회로에서는, 디코더 및 제1 및 제2샘플링 회로가 박막 트랜지스터로 구성된다. 또한, 제1 및 제2샘플링 회로를 갖추고 있지 않은 주사 회로에서는, 디코더가 박막 트랜지스터로 구성된다. 이러한 주사 회로에서는, 상기와 같이 어드레스 신호의 주파수가 낮기 때문에, 단결정 실리콘 기판 상의 트랜지스터보다 동작 특성이 열화하는 박막 트랜지스터, 특히 다결정 실리콘 박막 트랜지스터에 의해서도 주사 회로에 필요한 동작 특성을 얻을 수 있다.
본 발명의 화상 표시 장치는, 매트릭스 형태로 설치된 화소에 영상 신호를 주는 화소 전극, 상기 화소 전극에 영상 신호를 공급하는 복수의 데이터선, 상기 화소 전극으로의 영상 신호의 공급을 순차 선택하도록 상기 데이터선과 교차하여 배치되는 복수의 주사선, 상기 데이터선으로 영상 신호를 출력하는 데이터선 구동 회로, 및 상기 주사선으로 선택 신호를 출력하는 주사선 구동 회로를 구비하고, 상기 데이터선 구동 회로 및 상기 주사선 구동 회로중 적어도 하나는, 어드레스 신호를 구성하는 각 비트를 표시하는 비트 신호를 각각 공급하는 m개의 어드레스선, 및 상기 m비트의 어드레스 신호에 논리 연산을 실시하는 것에 의해 L(L2m)개의 주사 신호를 순차 출력하는 디코더를 갖추고, 상기 어드레스 신호가 앞당겨질 때에 상기 어드레스 신호가 1비트만 전환되도록 상기 어드레스 신호의 각 비트와 상기 어드레스선이 관계되어 있는 주사 회로를 구비하고 있다.
이와 같이 구성된 화상 표시 장치에서는, 주사 회로에서의 그리치의 발생을 방지할 수 있기 때문에, 안정한 표시를 행할 수 있다.
상기 화상 표시 장치는 상기 (a) 또는 (b)와 같이 구성되는 주사 회로를 구비하는 것에 의해, 주사 회로의 동작 주파수가 저하되기 때문에 소비 전력을 저감할 수 있다.
본 발명의 다른 화상 장치는, 매트릭스 형태로 설치된 화소에 화상 신호를 주는 화소 전극, 상기 화소 전극에 영상 신호를 공급하는 복수의 데이터선, 상기 화소 전극으로의 영상 신호의 공급을 순차 선택하도록 상기 데이터선과 교차하여 배치되는 복수의 주사선, 및 상기 데이터선으로 영상 신호를 출력하는 데이터선 구동 회로에 있어서, 어드레스 신호를 구성하는 각 비트를 표시하는 비트 신호를 각각 공급하는 m개의 어드레스선, 및 상기 m비트의 어드레스 신호에 논리 연산을 실시하는 것에 의해 L(L2m)개의 주사 신호를 순차 출력하는 디코더에 있어서, 박막 트랜지스터로 구성되어 있는 디코더를 구비하고, 상기 어드레스 신호가 앞당겨질 때에 상기 어드레스 신호가 1비트만 전환되도록 상기 어드레스 신호의 각 비트가 상기 어드레스선과 관계되어 있는 주사 회로를 구비한 데이터선 구동 회로, 상기 주사선으로 선택 신호를 출력하는 주사선 구동 회로, 및 상기 주사선으로 출력되는 상기 선택 신호에 기초하여 상기 데이터선으로부터의 영상 신호를 상기 화소 전극에 주는 스위칭 소자를 구비하며, 상기 화소 전극, 상기 스위칭 소자 및 상기 데이터선 구동 회로는 절연 기판상에 형성된 비정질 실리콘 박막, 다결정 실리콘 박막 또는 단결정 실리콘 박막 상에 형성되어 있다.
이와 같이 구성된 화상 표시 장치에서는, 화소와 구동 회로의 절연 기판 상에서의 일체화가 도모된다. 이와 같은 절연 기판 상에 있어서, 비정질 실리콘 박막, 다결정 실리콘 박막 또는 단결정 실리콘 박막 상에 형성된 박막 트랜지스터는, 단결정 실리콘 기판 상에 형성된 트랜지스터보다 동작 특성이 열화한다. 그러나, 데이터선 구동 회로가 상기와 같이 동작 주파수가 낮은 주사 회로를 구비하고 있기 때문에, 성능이 낮은 박막 트랜지스터로 구성된 데이터선 구동 회로에서도 충분히 사용할 수 있다. 따라서, 이와 같은 박막 트랜지스터로 구성된 드라이버 내장형 액티브 매트릭스 기판을 구비한 화상 표시 장치를 용이하게 얻을 수 있다.
[실시예 1]
본 발명의 제1 실시예에 관하여 제1도 내지 제6도에 기초하여 설명한다.
이 실시예에 따른 매트릭스형 화상 표시 장치는, 액티브 매트릭스형 액정 표시 장치에 있어서, 제2(a)도에 도시된 바와 같이 복수의 데이터선(DL)과 복수의 주사선(SL)이 설치된 액정 패널(1), 데이터선 구동 회로(2), 주사선 구동 회로(3) 및, 어드레스 신호 발생 회로(4)를 구비하고 있다. 액정 패널(1)은 2장의 글래스 기판이 접합되고, 그 사이에 액정이 봉입되어 구성되어 있다.
액정 패널(1)에는 데이터선(DL)과, 주사선(SL)이 직교하도록 배치되어 있다. 또한, 인접하는 데이터선(DL·DL)과 인접하는 주사선(SL·SL)으로 둘려진 영역에는 화소(5)가 1개씩 설치되어 있고, 전체에서 화소(5)는 매트릭스 형태로 배열되어 있다.
화소(5)는 제2(b)도에 도시된 바와 같이, 전계 효과 트랜지스터(박막 트랜지스터)로 이루어진 스위칭 소자(SW)와, 화소 용량(Cp)으로 구성된다. 화소 용량(Cp)은 액정 용량(CL)을 갖추고 있고, 필요에 따라 보조 용량(CS)이 부가된다.
스위칭 소자(SW)의 소스 및 드레인을 매개로 데이터선(DL)과 화소 용량(Cp)의 한쪽 전극 즉 화소 전극(Ep)이 접속되어 있다. 스위칭 소자(SW)의 게이트는 주사선(SL)에 접속되고, 화소 용량(Cp)의 다른 쪽의 전극, 즉 공통 전극은 전체 화소(5)에 공통으로 설치되어 있다. 그리고, 각 액정 용량(CL)에 인가되는 전압에 의해, 액정의 투과율 또는 반사율이 변조되어 표시가 행해진다.
데이터선 구동 회로(2)는 입력된 화상 신호를 특정 기간만큼 선택하여 데이터선(DL)으로 출력하는 회로이고, 후술하는 주사 회로를 구비하고 있다. 주사선 구동 회로(3)는 주사선(SL)을 순차 선택하여, 화소(5)내의 스위칭 소자(SW)의 개폐를 제어하는 회로이다.
이 액티브 매트릭스형 액정 표시 장치에서는, 스위칭 소자(SW)는 박막 트랜지스터이고, 액정 패널(1)의 글래스 기판 상에 형성된 비정질 실리콘 박막, 다결정 실리콘 박막 또는 단결정 실리콘 박막 상에 구성된다. 또한, 데이터선 구동 회로(2) 및 주사선 구동 회로(3)는 스위칭 소자(SW) 및 화소 전극(Ep)과 더불어 동일한 글래스 기판 상에 모놀리딕으로 설치되어 있고, 스위칭 소자(SW)와 마찬가지인 박막 트랜지스터로 구성된다.
다음에, 데이터선 구동 회로(2)에 설치되는 주사 회로에 관하여 설명한다.
이 주사 회로는 제1(a)도에 도시된 바와 같이, m개의 어드레스선(AL1 ALm) 및 m개의 어드레스선(IAL1 IALm)과, 디코더(6)를 구성하는 L(L2m)개의 AND 회로(AG1 AGL)를 구비하고 있다.
또한, 이 주사 회로에서는 설명을 간단히 하기 위해, m을 3으로 하고, L을 8로하고 있다. 또, 이하의 설명에서는 특히 어드레스선(AL1 AL3·IAL1 IAL3)의 각각에 언급하지 않는 경우는, 단지 어드레스선(AL) 및 어드레스선(IAL)으로 칭한다. 또한, 비트 신호(BS1 BS3·IBS1 IBS3)에 관해서도 마찬가지로 비트 신호(BS·IBS)로 칭한다.
제1(b)도에 도시된 바와 같이, 어드레스선(AL1)에는 주기가 T이고 듀티비가 50%인 일정 주기의 비트 신호(BS1)가 입력되어 있다. 이 비트 신호(BS1)는 디코더(6)에 입력되는 신호의 최하위 비트에 상당하고, 도트 주파수의 1/4의 주파수로 변화한다. 상기 비트 신호(BS·IBS)는 제2(a)도에 도시된 어드레스 신호 발생 회로(4)가 발생하는 신호이다.
한편, 어드레스선(AL2)에는 주기가 2T이고, 상기 비트 신호(BS1)의 상승으로부터 90위상이 지연되어 상승하는 비트 신호(BS2)가 입력되어 있다. 어드레스선(AL3)에는 동일하게 주기가 2T이고, 비트 신호(BS2)의 입상으로부터 90지연되어 상승하는 비트 신호(BS3)가 입력되어 있다.
또한, 어드레스선(IAL1 IAL3)에는 각각 비트 신호(BS1 BS3)의 비트 신호가 반전된 비트 신호(IBS1 IBS3)가 입력되어 있다. 또, 비트 신호(BS1 BS3)를 각 비트로서 어드레스 신호가 구성되어 있다. 어드레스 신호에 있어서, 비트 신호(BS1)가 최하위 비트로 되고, 비트 신호(BS3)가 최상위 비트로 된다.
AND 회로(AG1)는 어드레스선(IAL1 IAL3)에 접속되어 있다. AND 회로(AG2)는 어드레스선(AL1·IAL2·IAL3)에 접속되어 있다. AND 회로(AG3)는 어드레스선(AL1·AL2·IAL3)에 접속되어 있다. AND 회로(AG4)는 어드레스선(AL2·IAL1·IAL3)에 접속되어 있다. AND 회로(AG5)는 어드레스선(AL2·AL3·IAL1)에 접속되어 있다. AND 회로(AG6)는 어드레스선(AL1 AL3)에 접속되어 있다. AND 회로(AG7)는 어드레스선(AL1·AL3·IAL2)에 접속되어 있다. AND 회로(AG8)는 어드레스선(AL3·IAL1·IAL2)에 접속되어 있다.
이와 같이, AND 회로(AG1 AG8)는 각각 다른 조합으로 비트 신호(BS·IBS)중 3개가 입력되고, 그들 비트 신호의 논리적을 취한다. 또한, AND 회로(AG1~AG8)는 CMOS로 형성되어 있고, 구체적으로는 NAND 회로와 인버터의 조합으로 구성해도 된다.
상기한 바와 같이 구성디는 주사 회로에 있어서, 제1(b)도에 도시된 신호(BS·IBS)는 어드레스선(AL·IAL)을 매개로 AND 회로(AG1 AG8)에 입력된다. 그러면, 제1(b)도에 도시된 바와 같이 주사 신호(SS1 SS8)가 AND 회로(AG1 AG8)로부터 출력선(OL1 OL8)으로 출력된다. 주사 신호(SS1 SS8)는 T/4의 폭의 펄스이고, 각각의 펄스가 순차 T/4씩 어긋나 겹쳐지지 않도록 되어 있다.
비트 신호(BS1; 최하위 비트)는 상기와 같이 펄스가 출력되는 주파수 즉 도트 주파수(fd)의 1/4 주파수(fd/4)로 변화한다. 비트 신호(BS2; 제2위 비트) 및 비트 신호(BS3; 최상위 비트)는 비트 신호(BS1)의 주파수의 1/2인 주파수(fd/8)로 변화하고, 서로 위상이 90다르게 되어 있다.
또한, 어드레스 신호와 각 주사 신호(SS1 SS8)와의 조합은 표 2와 같이 된다. 어드레스 신호는 앞당겨질 때에 1비트씩 전환되도록 되어 있다.
[표 2]
여기서, m=4로 하고, L=16으로 할 경우의 주사 회로에 관하여 설명한다.
이 주사 회로의 구체적인 회로 구성은 도시하지 않았지만, 어드레스 신호와 각 주사 신호와의 조합은 표 3과 같이 되고, 4비트의 어드레스 신호[비트 신호(BS1 BS4)]에 대해 16개의 주사 신호(SS1 SS16)가 출력된다. 이 주사 회로에서도, 결국 어드레스 신호가 앞당겨질 때에 1비트씩 전환되도록 되어 있다.
[표 3]
또한, 비트 신호(BS1; 최하위 비트)는 도트 주파수(fd)의 1/4인 주파수(fd/4)로 변화한다. 비트 신호(BS2; 제2위 비트)는 비트 신호(BS1)의 주파수의 1/2인 주파수(fd/8)로 변화한다. 비트 신호(BS3; 제3위 비트) 및 비트 신호(BS4; 최상위 비트)는 비트 신호(BS1)의 주파수의 1/4인 주파수(fd/16)로 변화하고, 서로 위상이 90다르게 되어 있다.
이와 같이, 이 실시예에 따른 주사 회로는 m의 수에 상관없이, 이하와 같이 구성되어 있다.
(1) 어드레스 신호는 앞당겨질 때에 항상 1비트씩 전환된다.
(2) 최하위 비트가 도트 주파수의 1/4인 주파수로 변화한다.
(3) 최상위 2비트는 같은 주파수인 동시에, 위상이 90다르다.
따라서, (1)에 의해 어드레스 신호가 앞당겨지는 동시에, 복수의 어드레스 신호의 각 비트가 동시에 전환되는 것이 없게 되고, 그리치의 발생을 방지할 수 있다. 이로 인해, 주사 회로의 동작을 안정하게 할 수 있다. 또한, (2) 및 (3)에 의해 다음에 설명하는 바와 같이 소비 전력을 저감시킬 수 있다.
어드레스선의 수가 M인 경우, 어드레스 신호의 각 비트(비트 신호)의 주파수는 최하위 비트로부터 최상위 비트까지, fd/22, fd/23, fd/24,, fd/2m-1, fd/2m, fd/2m으로 변화한다.
이 때문에, 주사 회로의 소비 전력(Pa2)은 어드레스선(AL·IAL)의 각각의 부하 용량(Ca2)이 종래의 디코더 방식의 주사 회로와 같은 Ca이고, 주사 회로가 m개의 어드레스 신호(AL) 및 동수의 어드레스선(IAL)을 갖추고 있는 것에 의해, 다음 식과 같이 표기된다.
즉, 종래의 주사 회로에 비해 소비 전력이 1/2로 된다.
또한, 이 실시예의 주사 회로에 있어서는 AND 회로(AG1 AG8)로 이루어진 디코더(6)를 CMOS회로가 아닌, 제3도에 도시된 바와 같은 다이나믹형으로 구성해도 된다. 다이나믹형 디코더(6)에서의 AND 회로(AG1 AG8)는 리세트용 P형 트랜지스터(TP)와, 어드레스선(AL·IAL)에 접속되는 3개의 N형 트랜지스터(Tn1 Tn3)가 직렬로 접속되어 이루어져 있다.
트랜지스터(Tn1)와 트랜지스터(TP)의 접속점은 1단전의 AND 회로(AG)의 트랜지스터(TP)의 게이트에 접속되는 동시에, 버퍼(BF)에 접속되어 있다. 단, 초단의 AND 회로(AG1)에 있어서만, 상기 접속점이 최종단의 AND 회로(AG8)의 트랜지스터(TP)의 게이트에 접속되어 있다.
상기와 같이 구성되는 디코더(6)는 다음과 같이 동작한다.
어느 단의 AND 회로(AGi)는 트랜지스터(Tn1 Tn3)가 모두 ON으로 되도록 한 비트의 조합의 어드레스 신호가 입력된 때에 "Low"(ON)의 신호를 출력한다. 다음에, 어드레스 신호의 조합이 변하는 것에 의해, 다음 단의 AND 회로(AGi+1)는 "Low"(ON)의 신호를 출력한다. 이 때, AND 회로(AGi+1)는 트랜지스터(Tn1 Tn3)중 어느 것이 OFF하기 때문에, 트랜지스터(Tn1 Tn3)로 이루어진 회로가 OFF 상태로 된다.
또한, AND 회로(AGi)의 트랜지스터(TP)는 AND 회로(AGi+1)의 출력 신호가 "Low"인 것으로, 그 출력 신호가 입력되는 것에 의해 ON 한다. 이로 인해, AND 회로(AGi)가 "High"(OFF)의 신호를 출력한다.
이와 같이, 다이나믹형 디코더(6)에서는 CMOS형 디코더와 마찬가지로 해서 주사 동작을 실현할 수 있다. 또한, CMOS형 디코더에서는 1개의 어드레스선이 P형 및 N형의 트랜지스터 각각의 게이트에 접속되는 것에 반해, 다이나믹형 디코더(6)에서는 1개의 어드레스선이 N형 트랜지스터(Tn1 Tn3)의 게이트에만 접속된다. 따라서, 다이나믹형 디코더(6)는 CMOS형 디코더와 비교하면, 각 어드레스선에 접속되는 AND 회로의 입력 게이트 용량이 1/2로 되고, 소비 전력도 1/2로 된다.
또한, 이 실시예의 주사 회로에 있어서는, 제4(a)도에 도시된 바와 같이 어드레스선(IAL)을 생략해도 된다. 이 경우의 어드레스 신호 및 출력선(OL1 OL8)으로 출력되는 출력 신호의 파형은 제4(b)도에 도시된 바와 같이 된다. 이와 같은 주사 회로에서는 3개의 어드레스선(AL1 AL3)밖에 구비하고 있지 않기 때문에, AND 회로(AG11 AG18)는 상기와 같은 출력 신호를 얻기 위해, 필요에 따라 입력을 반전시키는 구성으로 되어 있다.
제3도에 도시된 주사 회로에서는, 디코더(6)가 다이나믹형이기 때문에, 어드레스 신호가 N형 트랜지스터(Tn1 Tn3)에만 입력된다. 이 때문에, 각 어드레스선(AL·IAL)의 부하 용량(Ca3)이 종래의 주사 회로의 1/2(Ca/2)로 된다. 따라서, 이 주사 회로의 전체 소비 전력(Pa3)은 다음 식과 같이 표기된다.
따라서, 종래의 주사 회로에 비해 소비 전력이 1/4로 된다.
한편, 제4(a)도에 도시된 주사 회로에서는 각 어드레스선(AL1 AL3)이 L개의 전체 출력에 대하여 각 AND 회로(AG11 AG18)의 트랜지스터에 접속되기 때문에, 부하 용량(Ca4)은 종래의 주사 회로의 2배(2Ca)로 된다. 그러나, 어드레스선(IAL)을 필요로 하지 않기 때문에, 전체 소비 전력(Pa4)은 다음 식으로 표기된다.
따라서, 종래의 주사 회로에 비해 소비 전력이 1/2로 된다.
또한, 데이터선 구동 회로(2)의 출력수(L)가 640인 VGA 수단의 화상 표시 장치에서는, m이 10이기 때문에 각 AND 회로(AG)에 있어서, 직렬로 접속되는 10개의 트랜지스터가 필요하게 된다. 이와 같은 AND 회로(AG)로 이루어진 디코더에서는, 동작 속도가 저하한다는 문제가 있지만, 제4도에 도시된 바와 같이 구성하는 것에 의해 그 문제를 해소할 수 있다.
제5도에 도시된 구성에서는, 5개의 입력이 1쌍의 NAND 회로(11·12)로 분담되고, 양NAND 회로(11·12)의 출력이 NOR 회로(13)에 입력된다. 이 NOR 회로(13)의 출력과, 또 한쪽의 NAND 회로(11·12) 및 NOR 회로(13)의 출력이 NAND 회로(14)에 입력된다.
그런데, 액정 패널(1)과 데이터선 구동 회로(2)를 다결정 실리콘 박막 트랜지스터를 이용하여 일체화한 화상 표시 장치에 있어서는, 데이터선 구동 회로(2)에 이 실시예의 주사 회로를 이용하면, 어드레스 신호의 주파수를 종래의 주사 회로의 1/2로 할 수 있다. 따라서, 데이터선 구동 회로(2)의 저소비 전력화를 도모할 수 있다.
또한, 이 실시예에서는 액티브 매트릭스형 액정 표시 장치를 예로 들어 설명하였지만, 본 발명의 화상 표시 장치는 본 발명의 주사 회로를 적용할 수 있는 다른 화상 표시 장치이어도 된다.
[실시예 2]
본 발명의 제2실시예에 관하여 제6도 및 제7도에 기초하여 설명한다. 또, 이 실시예에 있어서 실시예 1에서의 구성 요소와 동등한 기능을 갖는 구성 요소에 대해서는 동일한 부호를 부쳐 그 설명을 생략한다.
이 실시예에 따른 주사 회로는 제6도에 도시된 바와 같이, 디코더부(21)와, 영상선(VL1·VL2), 샘플링 회로(S1 S8)를 구비하고 있다. 디코더부(21)는 실시예 1에 있어서 제1(a)도, 제3도 또는 제4(a)도에 도시된 어느 쪽의 구성을 포함하고 있다. 또한, 이 실시예에서의 디코더부(21)는 4개의 출력선(OL1 OL4)을 갖추고 있다.
샘플링 회로(S1·S2), 샘플링 회로(S3·S4), 샘플링 회로(S5·S6), 샘플링 회로(S7·S8)는 각각 디코더부(21)의 각 출력선(OL1 OL4)에 접속되어 있다. 또한, 기수번째의 샘플링 회로(S1·S3·S5·S7)는 영상선(VL1)에 접속되고, 우수번째의 샘플링 회로(S2·S4·S6·S8)는 영상선(VL2)에 접속되어 있다.
영상선(VL1·VL2)에는, 각각 영상 신호가 분할된 분할 영상 신호가 입력된다. 예컨대, 제7도에 도시된 바와 같이 원영상 신호가 계단 모양으로 레벨이 상승해가는 파형인 경우, 원영상 신호로부터 파형(W1·W2)이 생성된다. 파형(W1)에 있어서는, 어느 레벨의 파형이 또한 다음 기간까지 시간 연장되고, 파형(W2)에 있어서는 그 다음에 높은 레벨의 파형이 또한 다음 기간까지 시간 연장되어 있다. 이와 같이, 영상선(VL1·VL2)에는 원영상 신호의 레벨이 하나 걸러서 또한 서로 다르도록 선택되고, 더욱이 2배로 시간 연장된 파형(W1·W2)이 입력된다.
상기와 같이 구성된 이 주사 회로에 있어서, 디코더부(21)에는 실시예1의 주사 회로에서의 어드레스 신호[표 2와 제1(b)도 또는 제4도(b)를 참조]와 같이 조합시키고, 또한 주파수가 상기 어드레스 신호의 1/2(fd/8)인 어드레스 신호가 입력된다. 이로 인해, 디코더부(21)의 각 출력선(OL1 OL4)에는 도트 주파수의 1/2의 파형 신호(주사 신호)가 출력된다. 이 주사 신호에 의해, 각각 쌍을 이루는 샘플링 회로(S1·S2), 샘플링 회로(S3·S4), 샘플링 회로(S5·S6), 또는 샘플링 회로(S7·S8)로부터 1쌍이 선택된다. 그리고, 선택된 샘플링 회로(S)의 쌍을 매개로, 각각의 샘플링 회로(S)에 접속된 2개의 데이터선(DL)에 영상선(VL1·VL2)으로부터의 영상 신호가 각각 출력된다.
구체적으로는, 출력선(OL1)으로부터 주사 신호가 출력되면, 샘플링 회로(S1·S2)가 선택된다. 이로 인해, 영상선(VL1)으로부터의 영상 신호는 샘플링 회로(S1)에 의해 샘플링 되어 데이터선(DL1)으로 출력된다. 한편, 영상선(VL2)으로부터의 영상 신호는 샘플링 회로(S2)에 의해 샘플링되어 데이터선(DL2)으로 출력된다.
이하의 출력선(OL2 OL4)에서도 순차 주사 신호가 출력되기 때문에, 마찬가지로 샘플링 회로(S3·S4), 샘플링 회로(S5·S6), 샘플링 회로(S7·S8)가 선택된다. 이 결과, 영상선(VL1)으로부터의 영상 신호가 데이터선(DL3·DL5·DL7)으로 출력되고, 영상선(VL2)으로부터의 영상 신호가 데이터선(DL4·DL6·DL8)으로 출력된다.
이와 같이, 이 주사 회로에서는 디코더부(21)의 1개의 출력선(OL)에 대해 2개의 데이터선(DL)이 접속되어 있기 때문에, 1개의 출력선(OL)에 대해 1개의 데이터선(DL)이 접속되는 구성에 비해, 디코더부(21)에 입력되는 어드레스 신호의 주파수가 1/2로 된다. 즉, 데이터선(DL)을 구동하는 어드레스 신호의 최고 주파수가 도트 주파수의 1/8로 된다. 이로 인해, 화상 표시 장치에 있어서 화소수를 감소시키지 않고서 구동 주파수를 저감시킬 수 있다.
또, 여기서는 디코더부(21)의 출력수를 4로 하고, 이 주사 회로의 출력수를 8로 하였지만, 각각의 출력수는 이에 한정되지 않는다. 주사 회로의 출력수(L)에 대해 디코더부(21)의 출력수가 L/2로 되는 수이면 L의 값은 문제없다.
이 주사 회로에 있어서는, m(어드레스선 수)개의 비트의 조합을 갖는 어드레스 신호가 입력될 경우, 어드레스 신호의 각 비트(비트 신호)는 최하위 비트로부터 최상위 비트까지, fd/23, fd/24, fd/25,, fd/2m, fd/2m+1, fd/2m+1라는 것과 같이 변화한다. 여기서도, 최상위 비트와 그 1개 하위 비트는 같은 주파수이고, 또한 서로 90위상이 다르다.
여기서, 각 어드레스선 1개당 부하 용량(Cb)은 종래의 디코더 방식의 주사 회로와 같은 Ca이다. 또, 이 주사 회로도 종래의 주사 회로와 마찬가지고, m개의 어드레스선 및 동수의 반전 어드레스선을 갖추고 있다. 따라서, 주사 회로의 소비 전력(Pb)은 다음 식과 같이 표기된다.
따라서, 종래의 주사 회로에 비해 소비 전력이 1/4로 된다. 또, 이 주사 회로에 실시예 1에서의 다이나믹형 디코더(제3도 참조)를 적용하면, 소비 전력이 더욱 1/2로 된다. 따라서, 이 구성의 소비 전력은 종래의 주사 회로의 소비 전력의 1/8로 되어 보다 저감된다.
그런데, 액정 패널 및 데이터선 구동 회로[제2(a)도 참조]를 박막 트랜지스터,특히 다결정 실리콘 박막 트랜지스터를 이용하여 일체화한 화상 표시 장치에 있어서도, 데이터선 구동 회로의 1/4로 할 수 있다. 그러므로, 데이터선 구동 회로의 저소비 전력화를 도모할 수 있다. 이와 같은 구성에서는, 상기 샘플링 회로(S1 S8)도 물론 다결정 실리콘 박막 트랜지스터로 구성된다.
또한, 영상 신호의 분할수 즉 디코더부(21)의 각 출력선(OL)에 접속되는 데이터선(DL)의 수는, 이 실시예의 주사 회로와 같이 2로 제한되지 않고, 3이나 4이어도 된다.
또, 이 실시예 2 및 실시예 1에서는, 주사 회로를 매트릭스형 화상 표시 장치의 데이터선 구동 회로에 이용한 구성에 관하여 설명하였다. 그러나, 본 발명은 이와 같은 구성에 한정되는 것은 아니고, 상기 각 주사 회로를 주사선 구동 회로나 다른 회로에 적용해도 된다.
발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시 형태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 분명하게 하는 것으로, 그와 같은 구체예에만 한정해서 협의하게 해석되야 하는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구의 범위 내에서 다양하게 변경하여 실시할 수 있는 것이다.

Claims (23)

  1. 어드레스 신호를 구성하는 각 비트를 표시하는 비트 신호를 각각 공급하는 m개의 어드레스선, 및 상기 m비트의 어드레스 신호에 논리 연산을 실시함으로써 L(L2m)개의 주사 신호를 순차 출력하는 디코더를 포함하고, 상기 어드레스 신호가 앞당겨질 때에 상기 어드레스 신호가 1비트만 전환되도록, 상기 어드레스 신호의 각 비트가 상기 어드레스선과 관련되어 있는 것을 특징으로 하는 주사 회로.
  2. 제1항에 있어서, 어드레스 신호의 최하위 비트를 표시하는 비트 신호의 주파수가 1화소분의 데이터를 받아들이는데 필요한 시간의 역수인 도트 주파수의 1/4로 설정되는 동시에, 어드레스 신호의 최상위 2비트를 각각 표시하는 비트 신호의 주파수가 같게 되고, 또한 양 비트 신호가 90다른 위상으로 되도록 설정되어 있는 것을 특징으로 하는 주사 회로.
  3. 제2항에 있어서, 상기 디코더는 박막 트랜지스터로 구성되어 있는 것을 특징으로 하는 주사 회로.
  4. 제2항에 있어서, 상기 디코더는 상기 어드레스 신호의 논리적을 취하는 L개의 AND 회로를 포함하고 있는 것을 특징으로 하는 주사 회로.
  5. 제4항에 있어서, 상기 디코더는 다이나믹형인 것을 특징으로 하는 주사 회로.
  6. 제2항에 있어서, 상기 디코더로부터의 각 주사 신호에 기초하여 원영상 신호를 구성하는 제1 및 제2영상 신호를 각각 샘플링하고, 1개의 주사 신호 출력선당 1쌍으로 설치되는 제1 및 제2샘플링 회로를 더 포함하고 있는 것을 특징으로 하는 주사 회로.
  7. 제6항에 있어서, 상기 디코더 및 상기 제1 및 제2샘플링 회로는 박막 트랜지스터로 구성되어 있는 것을 특징으로 하는 주사 회로.
  8. 제6항에 있어서, 상기 디코더는 상기 어드레스 신호의 논리적을 취하는 L개의 AND 회로를 포함하고 있는 것을 특징으로 하는 주사 회로.
  9. 제8항에 있어서, 상기 디코더는 다이나믹형인 것을 특징으로 하는 주사 회로.
  10. 매트릭스 형태로 설치된 화소에 영상 신호를 주는 화소 전극, 상기 화소 전극에 영상 신호를 공급하는 복수의 데이터선, 상기 화소 전극으로의 영상 신호의 공급을 순차 선택하도록 상기 데이터선과 교차하여 배치되는 복수의 주사선, 상기 데이터선으로 영상 신호를 출력하는 데이터선 구동 회로, 및 상기 주사선으로 선택 신호를 출력하는 주사선 구동 회로를 포함하고, 상기 데이터선 구동 회로 및 상기 주사선 구동 회로중 적어도 하나는, 어드레스 신호를 구성하는 각 비트를 표시하는 비트 신호를 각각 공급하는 m개의 어드레스선, 및 상기 m비트의 어드레스 신호에 논리 연산을 실시함으로써 L(L2m)개의 주사 신호를 순차 출력하는 디코더를 구비하고, 상기 어드레스 신호가 앞당겨질 때에 상기 어드레스 신호가 1비트만 전환되도록, 상기 어드레스 신호의 각 비트가 상기 어드레스선과 관계되어 있는 주사 회로를 구비하여 구성된 것을 특징으로 하는 화상 표시 장치.
  11. 제10항에 있어서, 어드레스 신호의 최하위 비트를 표시하는 비트 신호의 주파수가 1화소분의 데이터를 받아들이는데 필요한 시간의 역수인 도트 주파수의 1/4로 설정되는 동시에, 어드레스 신호의 최상위 2비트를 각각 표시하는 비트 신호의 주파수가 같게 되고, 또한 양비트 신호가 90다른 위상으로 되도록 설정되어 있는 것을 특징으로 하는 화상 표시 장치.
  12. 제11항에 있어서, 상기 디코더는 상기 어드레스 신호의 논리적을 취하는 L개의 AND 회로를 포함하고 있는 것을 특징으로 하는 화상 표시 장치.
  13. 제12항에 있어서, 상기 디코더는 다이나믹형인 것을 특징으로 하는 화상 표시 장치.
  14. 제11항에 있어서, 상기 디코더로부터의 각 주사 신호에 의해 제어됨으로써 원영상 신호를 구성하는 제1 및 제2영상 신호를 각각 샘플링하고, 1개의 주사 신호 출력선당 1쌍으로 설치되는 제1 및 제2샘플링 회로를 더 포함하고 있는 것을 특징으로 하는 화상 표시 장치.
  15. 제14항에 있어서, 상기 디코더는 상기 어드레스 신호의 논리적을 취하는 L개의 AND 회로를 포함하고 있는 것을 특징으로 하는 화상 표시 장치.
  16. 제15항에 있어서, 상기 디코더는 다이나믹형인 것을 특징으로 하는 화상 표시 장치.
  17. 매트릭스 형태로 설치된 화소에 화상 신호를 주는 화소 전극, 상기 화소 전극에 영상 신호를 공급하는 복수의 데이터선, 상기 화소 전극으로의 영상 신호의 공급을 순차 선택하도록 상기 데이터선과 교차하여 배치되는 복수의 주사선, 및 상기 데이터선으로 영상 신호를 출력하는 데이터선 구동 회로에 있어서, 어드레스 신호를 구성하는 각 비트를 표시하는 비트 신호를 각각 공급하는 m개의 어드레스선, 및 상기 m비트의 어드레스 신호에 논리 연산을 실시함으로써 L(L2m)개의 주사 신호를 순차 출력하는 디코더에 있어서, 박막 트랜지스터로 구성되어 있는 디코더를 구비하고, 상기 어드레스 신호가 앞당겨질 때에 상기 어드레스 신호가 1비트만 전환되도록 상기 어드레스 신호의 각 비트가 상기 어드레스선과 관계되어 있는 주사 회로를 구비한 데이터선 구동 회로, 상기 주사선으로 선택 신호를 출력하는 주사선 구동 회로, 및 상기 주사선으로 출력되는 상기 선택 신호에 기초하여 상기 데이터선으로부터의 영상 신호를 상기 화소 전극에 주는 스위칭 소자를 구비함, 상기 화소 전극, 상기 스위칭 소자 및 상기 데이터선 구동 회로는, 절연 기판상에 형성된 비정질 실리콘 박막, 다결정 실리콘 박막 또는 단결정 실리콘 박막 상에 구성되어 있는 것을 특징으로 하는 화상 표시 장치.
  18. 제17항에 있어서, 어드레스 신호의 최하위 비트를 표시하는 비트 신호의 주파수가 1화소분의 데이터를 받아들이는데 필요한 시간의 역수인 도트 주파수의 1/4로 설정되는 동시에, 어드레스 신호의 최상위 2비트를 각각 표시하는 비트 신호의 주파수가 같게 되고, 또한 양비트 신호가 90다른 위상으로 되도록 설정되어 있는 것을 특징으로 하는 화상 표시 장치.
  19. 제18항에 있어서, 상기 디코더는 상기 어드레스 신호의 논리적을 취하는 L개의 AND 회로를 포함하고 있는 것을 특징으로 하는 화상 표시 장치.
  20. 제19항에 있어서, 상기 디코더는 다이나믹형인 것을 특징으로 하는 화상 표시 장치.
  21. 제18항에 있어서, 상기 디코더로부터의 각 주사 신호에 의해 제어됨으로써 원영상 신호를 구성하는 제1 및 제2영상 신호를 각각 샘플링하고, 1개의 주사 신호 출력선당 1쌍으로 설치되는 제1 및 제2샘플링 회로를 더 포함하고 있는 것을 특징으로 하는 화상 표시 장치.
  22. 제21항에 있어서, 상기 디코더는 상기 어드레스 신호의 논리적을 취하는 L개의 AND 회로를 포함하고 있는 것을 특징으로 하는 화상 표시 장치.
  23. 제22항에 있어서, 상기 디코더는 다이나믹형인 것을 특징으로 하는 화상 표시 장치.
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