JP3516722B2 - 液晶駆動回路と液晶表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、液晶駆動回路と液晶
表示装置に関し、例えば単純マトリックス方式の液晶表
示パネルを用いて電圧平均化法により駆動されるものに
利用して有効な技術に関するものである。

【０００２】

【従来の技術】単純マトリックス方式の液晶表示パネル
を線順次方式でかつ電圧平均化法で駆動する場合、走査
線電極及び信号線電極に印加する選択／非選択電圧は、
例えば特開昭５４−２０９６号公報に記載されているよ
うな、電圧平均化法で決められたような一定の電圧であ
る。

【０００３】

【発明が解決しようとする課題】単純マトリックス方式
の液晶表示パネルを駆動する信号線駆動回路では、シリ
アルに取り込まれた画像データを一斉にパラレルに出力
させる。そして、交流化駆動のために、交流化信号が反
転すると、液晶表示パネルの信号線電極に供給される表
示出力信号が一斉に極性が反転させられる。高精細化や
画面の大型化に伴い信号線数が増大し、複数個からなる
液晶駆動回路がほぼ一斉に表示出力信号を送出させるた
めに、駆動電流が実装基板上の電源線に集中して流れる
こととなって大きなノイズを発生させてしまう。液晶表
示パネルにおいては、走査線電極と信号線電極の交点に
容量に加えられる１Ｈ期間の実効電圧により液晶画素の
点灯／非点灯を制御するため、上記のようなノイズの発
生によって実効電圧が変化して点灯／非点灯の濃淡ムラ
を生じさせたり、実装基板において信号線に伝わり他の
入力信号を歪ませて誤動作させてしまうという問題が生
じる。

【０００４】この発明の目的は、簡単な構成により表示
品質の向上と動作の安定化を実現した液晶駆動回路と液
晶表示装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、クロックパルスに同期して
シリアルに入力された画像データを取り込み、表示タイ
ミング信号に従ってシリアルに取り込まれた画像データ
に基づいて形成された表示出力信号をパラレルに出力さ
せる液晶駆動回路に入力端子の他に出力回路と出力端子
を設けておき、複数からなる液晶駆動回路を縦列形態に
接続し、液晶駆動回路における内部配線及び出力回路を
遅延手段として用いて各液晶駆動回路毎の表示出力信号
の出力タイミングが時間的に分散されるようにする。

【０００６】

【作用】上記した手段によれば、各液晶駆動回路毎に駆
動電流が時間的に分散されるので、高精細化や大画面化
においても、実装基板上の電源線に流れるピーク電流値
が低減されて電源ノイズによる表示品質の低下や誤動作
を防止できる。

【０００７】

【実施例】図１には、この発明に係る液晶駆動回路を用
いた液晶表示装置の一実施例の概略ブロック図が示され
ている。同図には、液晶表示パネルとその信号線（セグ
メント）に供給される表示出力信号を形成する液晶駆動
回路及びそのコントロール回路が代表として例示的に示
され、液晶表示パネルの表示に必要な走査線駆動回路は
本発明に直接関係が無いので省略されている。

【０００８】液晶表示パネルＬＣＤの縦方向に延長され
るようにされる信号線電極は、高精細化のために高密度
に形成される。それ故、半導体集積回路装置により構成
される液晶駆動回路の出力端子のピッチと、上記液晶表
示パネルＬＣＤの信号線電極のピッチとを合わせ込むた
めに、特に制限されないが、信号線は奇数番目と偶数番
目のものを駆動する液晶駆動回路が上下に振り分けられ
る。

【０００９】例えば、下側に設けられた液晶駆動回路Ｓ
ＤＬ１〜ＳＤＬ５…等は、奇数番目の信号線を駆動する
ようにされ、上側に設けられた液晶駆動回路ＳＤＲ１〜
ＳＤＲ５…等は、偶数番目の信号線を駆動するようにさ
れる。このように駆動回路を表示パネルの上下に振り分
けることにより、液晶駆動回路からみた液晶表示パネル
の信号線のピッチを２倍に広くでき、液晶駆動回路の出
力端子とそれに接続される液晶表示パネルＬＣＤの信号
線のピッチをほぼ合わせ込むことができる。

【００１０】この実施例の液晶駆動回路ＳＤＬ１〜ＳＤ
Ｒ５等は、それぞれが入力端子と出力端子を持つように
される。つまり、入力端子からはシリアルに入力される
画像データＤＡＴＡと交流化信号及びクロックパルスＴ
Ｐ等が供給される。これらの信号ＤＡＴＡ，ＴＰは、そ
のまま出力回路と出力端子を通して出力させるようにす
る。

【００１１】液晶表示パネルＬＣＤは、高精細化や大画
面等により約６００本〜１０００本もの信号線を持つの
に対して、半導体集積回路装置により構成される液晶駆
動回路は、８０ないし１６０本程度の出力端子しか持ち
得ない。そのため、１つの液晶表示パネルＬＣＤを駆動
するためには多数個の液晶駆動回路が用いられ、１ライ
ン分のシリアル入力される画像データＤＡＴＡは、各液
晶駆動回路が順次に取り込むようにされる。つまり、パ
ネルの左端の初段の液晶駆動回路ＳＤＬ１（ＳＤＲ１）
が有効となって、それに対応した画像データＤＡＴＡの
取り込みが終了すると、次段の液晶駆動回路ＳＤＬ２
（ＳＤＲ２）が有効となってそれに対応した画像データ
ＤＡＴＡを取り込むという動作を繰り返す。

【００１２】この実施例では、従来のように実装基板上
に形成された入力信号線に対して液晶駆動回路がパラレ
ルに接続されのではなく、各液晶駆動回路を通して順次
にクロックパルスＴＰとそれに同期して入力されるシリ
アル画像データＤＡＴＡと、交流化信号が供給される。
それ故、下側の液晶駆動回路ＳＤＬ１〜ＳＤＬ５を例に
して説明すると、初段の液晶駆動回路ＳＤＬ１にシリア
ル画像データが取り込まれると、かかる液晶駆動回路Ｓ
ＤＬ１の入力回路及び内部配線と出力回路が信号伝送経
路として用いられて次段の液晶駆動回路ＳＤＬ２に伝え
られる。このとき、上記内部配線や出力回路は、遅延回
路として利用され、次段の液晶駆動回路ＳＤＬ２に伝え
られる入力信号は、コントロール回路ＣＯＮＴから出力
される信号バスの信号ＤＡＴＡ，ＴＰ等との関係では遅
延させられたものとなる。ただし、上記画像データＤＡ
ＴＡや交流化信号とクロックパルスＴＰとの相対的な時
間関係は保たれているので、その取り込みや表示出力に
は何ら支障は生じない。以下、上記液晶駆動回路ＳＤＬ
３、ＳＤＬ４、ＳＤＬ５…の順に入力信号が伝えられ、
その前段回路は遅延回路として作用させられる。

【００１３】このため、シリアルに入力された画像デー
タは、各液晶駆動回路ＳＤＬ１〜ＳＤＬ５等での遅延時
間に相当する時間だけずれて順次に液晶駆動回路ＳＤＬ
２〜ＳＤＬ５等に取り込まれるとともに、パラレル出力
動作を行う表示タイミングＴＰも同様に遅延させられる
ために、上記の遅延時間だけずれて、初段の液晶駆動回
路ＳＤＬ１、第２段目の液晶駆動回路ＳＤＬ２・・・・
・図示しない最終段の液晶駆動回路のように表示出力信
号が出力される。このことは、上側の液晶駆動回路ＳＤ
Ｒ１〜ＳＤＲ５等においても同様である。

【００１４】これにより、表示駆動電流が上記のように
液晶駆動回路の数ずつが分散されて出力されるために、
高精細化や大画面化により信号線の数が増大しても実装
基板上の電源線に流れるピーク電流が分散されて流れる
ことになる。これにより、電源線に流れるピーク電流を
大幅に低減させることができる。

【００１５】図２には、この発明に係る液晶駆動回路を
用いた液晶表示装置の他の一実施例の概略ブロック図が
示されている。同図には、液晶表示パネルとその信号線
に供給される表示出力信号を形成する液晶駆動回路及び
そのコントロール回路が代表として例示的に示され、液
晶表示パネルの表示に必要な走査線駆動回路は本発明に
直接関係が無いので省略されている。また、前記のよう
に液晶表示パネルＬＣＤの上側に設けられる液晶駆動回
路も省略されている。

【００１６】この実施例の液晶駆動回路では、８０本な
いし１６０本程度の表示出力信号しか持ち得ないのに対
して、駆動される液晶表示パネルＬＣＤの信号線の数は
高精細化や大画面化により１０００本以上に増大される
傾向にあり、上記液晶駆動回路の数も多くなって、最終
段回路では加算された遅延時間により１つの走査タイミ
ング期間に表示出力が間に合わなくなってしまう虞れが
ある。つまり、表示データのシリアル取り込み信号の周
期Ｔの１／２を上限にして最終段の液晶駆動回路に対す
る遅延時間を設定する必要がある。逆に、従来回路にお
ける電源ノイズのピーク部の時間幅が約２０ｎｓ程度で
あるので、これと同じかそれより大きくなるように最終
段液晶駆動回路の総遅延時間が設定される必要がある。
この実施例では、表示出力数と上記のような遅延時間の
条件を考慮して液晶駆動回路を複数組に分割して構成さ
れる。

【００１７】この実施例では、液晶駆動回路が奇数番目
と偶数番目の液晶駆動回路に２分割される。つまり、第
１と第３及び第５段目の液晶駆動回路が初段回路として
コントロール回路ＣＯＮＴから出力される画像データＤ
ＡＴＡやクロックパルスＴＰ等をパラレルに取り込むよ
うにされる。そして、偶数番目の液晶駆動回路ＳＤＬ
２、ＳＤＬ４等は、その前段とされる液晶駆動回路ＳＤ
Ｌ１、ＳＤＬ３等を通して入力される遅延信号が供給さ
れる。

【００１８】この構成では、液晶表示パネルＬＣＤの高
精細化や大画面化により、いかに液晶駆動回路の数が増
大しようとも、表示出力タイミングが２つに分割される
のもであるので、例えば表示データのシリアル取り込み
信号の周期Ｔの１／２を上限にし、電源ノイズのピーク
部の時間幅を下限とする範囲を広くでき、各液晶駆動回
路での遅延時間の設定が容易になる。

【００１９】図３には、この発明に係る液晶駆動回路を
用いた液晶表示装置の更に他の一実施例の概略ブロック
図が示されている。この実施例では、表示出力タイミン
グが３つに分割する例が示されている。つまり、入力の
信号バスに対して、３個ずつの液晶駆動回路ＳＤＬ１〜
ＳＤＬ３等が縦列形態にされるようにする。これによ
り、液晶駆動回路の出力タイミングを３つに分散させて
電源線に発生するピーク電流をほぼ１／３に緩和させる
ことができる。以下、同様に縦列形態にされる液晶駆動
回路の数を増加すれば、それに応じて電源線に流れるピ
ーク電流値も低減され、最終的には図１の実施例が最も
ピーク電流が小さくされるが、反面遅延時間の制約によ
る限界が生じるものとなる。

【００２０】図４には、液晶駆動回路の一実施例の概略
ブロック図が示されている。この実施例では、入力端子
には入力回路としての入力保護回路が設けられる。これ
らの保護回路を通した信号は、内部配線を通して内部ロ
ジック・駆動回路（ドライバ）等に供給される。内部配
線には、バッファ（出力）回路が設けられて出力端子か
ら信号送出を行う機能が設けられる。これらの内部配線
での信号伝播遅延時間やバッファ回路での信号伝播遅延
時間により、出力端子から出力される信号は、入力端子
から入力れる各信号に対して遅延させられるものとな
る。

【００２１】上記入力保護回路は、入力端子から入り込
んでくる急峻電流や静電気による破壊から内部回路を保
護するとともに、内部ロジックや駆動回路へ信号伝達す
る際の入力波形の歪の整形と振幅を安定化させる。すな
わち、外部と内部配線を電気的に分離させる役割を持
ち、半導体装置一般に設けられることが常識となってい
る回路である。

【００２２】入力端子から供給されるタイミング信号
は、後述するようなラインクロック信号ＣＬ１、データ
ラッチクロック信号ＣＬ２、交流化信号Ｍの３本であ
り、画像データＤＡＴＡは、特に制限されないが、４ビ
ットデータとされる。このため、入力端子の合計７本と
される。なお、後述するような駆動電圧発生回路により
形成された駆動電圧が入力される入力端子は、一種の電
源端子と見做されるので同図では省略されている。

【００２３】内部ロジック・駆動回路は、後述するよう
にシリアル／パラレル変換動作を行うラインデータラッ
チ回路と、データラッチ回路の出力信号をレベルシフト
を行うレベルシフト回路と、このレベルシフト回路を通
した出力信号により駆動されて、駆動電圧を出力させる
出力ＭＯＳＦＥＴ（ドライバ）から構成される。

【００２４】図５には、液晶駆動回路の他の一実施例の
概略ブロック図が示されている。液晶駆動回路において
は、前記図１のように液晶表示パネルの上下に振り分け
られて実装基板に設けられることが多い。このため、前
記図１の実施例のように入力端子と出力端子とが固定さ
れているときには、表示パネルの上側と下側に配置され
る液晶駆動回路とでは、一方側では入力端子と出力端子
とが順に接続されて実装基板上の配線は最短にされる。
これに対して、他方側では、信号伝達方向と入力端子と
出力端子とが逆になるため、実装基板上に形成される配
線長が長くなるとともに、入力側と出力側とが交差して
しまう。

【００２５】この実施例では、入力端子と出力端子とを
入れ換えて使用できるように、２組の入出力端子に対応
してそれぞれ双方向バッファが設けられる。双方向バッ
ファは、入力保護回路を通してシフト方向制御信号が供
給されて、その信号伝達方向が決定される。例えば、シ
フト方向制御信号がハイレベルなら、入出力端子Ｌが入
力端子とされ、それに対応して設けられた双方向バッフ
ァが入力回路として動作させられる。このとき、入力回
路として動作させられる双方向バッファは、前記入力保
護回路の機能も兼ねるようにされる。上記のシフト方向
制御信号がハイレベルのときには入出力端子Ｒに対応し
て設けられた双方向バッファが出力回路として動作させ
られる。それ故、かかる入出力端子Ｒは出力端子として
用いられる。このような構成により、例えば図１の下側
に設けられた液晶駆動回路として動作させられる。

【００２６】逆に、シフト方向制御信号がロウレベルな
ら、入出力端子Ｒが入力端子とされ、それに対応して設
けられた双方向バッファが入力回路として動作させられ
る。このとき、入力回路として動作させられる双方向バ
ッファは、上記同様に入力保護回路の機能も兼ねるよう
にされる。上記のシフト方向制御信号がロウレベルのと
きには入出力端子Ｌに対応して設けられた双方向バッフ
ァが出力回路として動作させられる。それ故、かかる入
出力端子Ｌは出力端子として用いられる。このような構
成により、例えば図１の上側に設けられた液晶駆動回路
として動作させられる。

【００２７】このような構成により、実装基板上では最
短距離をもって液晶駆動回路を縦列形態に接続させるこ
とができる。そして、半導体集積回路装置に形成された
内部配線が信号伝達経路として利用されるものであるた
めに、実装基板上に形成されるプリント領域を減らすこ
とができ、配線レイアウトの簡素化を図ることができる
ものとなる。

【００２８】図６には、この発明に係る液晶駆動回路を
液晶表示モジュールに実装したときの一実施例の要部外
観図が示されている。この実施例では、特に制限されな
いが、テープキャリア方式によってなる液晶駆動装置が
液晶表示パネルとプリント基板に実装される。画素デー
タとタイミングパルスに対応する入力側アウタリード端
子がプリント基板の配線層により電気的に結線される状
態が示されている。このようにして、複数個から半導体
チップに形成された液晶駆動回路の入力端子と出力端子
とが順に接続される。

【００２９】図７には、この発明に係る液晶表示装置の
一実施例の概略全体ブロック図が示されている。液晶表
示パネル制御装置は、マイクロプロセッサＣＰＵ等から
表示データを受けて、表示パネルの動作に必要なクロッ
クパルスＣＬ１，ＣＬ２、表示データＤin、フレーム信
号ＦＬＭを形成する。

【００３０】この実施例では、１フレーム（１画面の表
示期間）毎に交流化のための極性を切り換えると、比較
的低い周波数により極性反転が行われて交流化に伴う画
面のチラツキが問題になる。そこで、１フレーム中の複
数走査線毎に極性を切り換えて、交流化周波数を数百Ｈ
ｚのように高くして交流化に伴うチラツキを防止する。
このため、交流化信号発生回路が設けられ、走査線に選
択タイミングに対応したクロックパルスＣＬ１を計数し
て、複数走査線毎に交流化信号Ｍの極性を変化させる。

【００３１】直列抵抗とオペアンプは、電圧発生回路で
あり、駆動電圧Ｖ１〜Ｖ６を形成して、走査ドライバ及
びデータドライバに供給する。液晶表示パネルは、走査
線の数がＸ１ないしＸｍのｍ本からなり、信号線がＹ１
ないしＹｎのｎ本から構成される。これにより、液晶表
示パネルは、ｍ×ｎのような画素から構成される。

【００３２】走査線駆動回路は、複数の半導体集積回路
装置から構成され、クロックパルスＣＬ１により、シフ
ト動作を行うシフトレジスタと、その出力信号を受けて
駆動電圧発生回路により形成された駆動電圧Ｖ１又はＶ
５とＶ２又はＶ６を交流化信号により切り替えて対応す
る走査線電極に出力させて走査線電極を選択／非選択レ
ベルにする。

【００３３】シフトレジスタの出力信号が選択レベルに
されると、駆動電圧Ｖ１を対応した走査線電極に出力す
る。このとき、他の走査線駆動電圧は、シフトレジスタ
の出力信号の非選択レベルに応じて駆動電圧Ｖ５にされ
る。シフトレジスタは、クロックパルスＣＬ１に同期
し、上記選択レベルを順次シフトするので、次のタイミ
ングでは、次の走査線電極が代わって選択レベルにされ
る。このようにして、走査線電極が順次選択される。上
記のように、１フレーム中の複数走査線毎に極性を切り
換えるものでは、交流化信号Ｍにより、駆動電圧Ｖ１に
代えてＶ２のような選択レベルに、Ｖ５に代えてＶ６の
ような非選択レベルにされる。

【００３４】画素データＤinは、クロックパルスＣＬ２
に同期してシリアル／パラレル変換回路にシリアルに入
力される。１走査線分に対応した信号線電極の画素信号
は、１Ｈ期間（クロックパルスＣＬ１の１周期内）に、
クロックパルスＣＬ２に同期してシリアルに入力され
る。このようにシリアルに取り込まれた１走査線分の画
素信号は、パラレルに前記のようなラインデータラッチ
回路に取り込まれる。

【００３５】信号線駆動回路は、上記のように複数個か
らなる液晶駆動回路により構成されるものであり、上記
のようなシリアル／パラレル変換動作を行うラインデー
タラッチ回路と、レベルシフト回路に供給してレベルシ
フトを行う。すなわち、ラインデータラッチ回路は、５
Ｖ系の回路により構成されており、５Ｖのようなハイレ
ベルと、０Ｖのようなロウレベルを出力する。これに対
して、ドライバはスイッチＭＯＳＦＥＴから構成されて
おり、駆動電圧発生回路により形成された駆動電圧Ｖ
１、Ｖ３，Ｖ４及びＶ２のような比較的大きな電圧範囲
の電圧をレベル損失なく出力させるように上記ラッチ回
路の出力信号をレベルシフト回路によりレベルシフトさ
せるものである。

【００３６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） クロックパルスに同期してシリアルに入力され
た画像データを取り込み、表示タイミング信号に従って
シリアルに取り込まれた画像データに基づいて形成され
た表示出力信号をパラレルに出力させる液晶駆動回路に
入力端子の他に出力回路と出力端子を設けておき、複数
からなる液晶駆動回路を縦列形態に接続し、液晶駆動回
路における内部配線及び出力回路を遅延手段として用い
て各液晶駆動回路毎の表示出力信号の出力タイミングが
時間的に分散されるようにすることにより、高精細化や
大画面化においても、実装基板上の電源線に流れるピー
ク電流値を低減されるので電源ノイズによる表示品質の
低下や誤動作を防止できるという効果が得られる。

【００３７】（２） 上記入力回路と出力回路は、制御
信号に従って双方向に信号伝達方向が切り替えられる双
方向バッファとし、それに対応して入力端子と出力端子
が決めるようにすることにより、表示パネルの信号電極
の両側に液晶駆動回路を振り分けて設けるときに、実装
基板上において上記液晶駆動回路を縦列形態に接続させ
る配線を最短に形成できるという効果が得られる。

【００３８】（３） シリアルな画像データに対応して
液晶駆動回路を複数組に分割し、各組における初段回路
の入力端子には、実装基板上に形成された入力信号線に
対してパラレルに接続し、各組の初段回路の出力回路の
信号が次段回路の入力信号とされるように縦列接続させ
ることにより、液晶表示パネルの高精細化や大画面に対
して、表示データのシリアル取り込み信号の周期に対応
した上限の遅延時間と電源ノイズのピーク部の時間幅を
考慮して下限との範囲を広くできるという効果が得られ
る。

【００３９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、表示
パネルは、必ずしも高精細化あるいは大画面化されたも
のでなくともよい。このように信号線の数が少ない場合
には、電源装置の電源供給能力の小さな安価なものを用
いたり、実装基板に形成される配線を細くしたものを用
いることができる等の利点が生じる。

【００４０】液晶表示パネルは、上記のような単純マト
リックス構成のもの他、ＴＦＴ（薄膜トランジスタ）を
用いた、アクティブマトリッスク構成のものであっても
よい。すなわち、この発明は、シリアルに画像データを
取り込んで、パラレルに表示信号を出力させる液晶駆動
回路と液晶表示装置に広く利用できる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、クロックパルスに同期して
シリアルに入力された画像データを取り込み、表示タイ
ミング信号に従ってシリアルに取り込まれた画像データ
に基づいて形成された表示出力信号をパラレルに出力さ
せる液晶駆動回路に入力端子の他に出力回路と出力端子
を設けておき、複数からなる液晶駆動回路を縦列形態に
接続し、液晶駆動回路における内部配線及び出力回路を
遅延手段として用いて各液晶駆動回路毎の表示出力信号
の出力タイミングが時間的に分散されるようにすること
により、高精細化や大画面化においても、実装基板上の
電源線に流れるピーク電流値を低減されるので電源ノイ
ズによる表示品質の低下や誤動作を防止できる。

【００４２】上記入力回路と出力回路は、制御信号に従
って双方向に信号伝達方向が切り替えられる双方向バッ
ファとし、それに対応して入力端子と出力端子が決める
ようにすることにより、表示パネルの信号電極の両側に
液晶駆動回路を振り分けて設けるときに、実装基板上に
おいて上記液晶駆動回路を縦列形態に接続させる配線を
最短に形成できる。

【００４３】シリアルな画像データに対応して液晶駆動
回路を複数組に分割し、各組における初段回路の入力端
子には、実装基板上に形成された入力信号線に対してパ
ラレルに接続し、各組の初段回路の出力回路の信号が次
段回路の入力信号とされるように縦列接続させることに
より、液晶表示パネルの高精細化や大画面に対して、表
示データのシリアル取り込み信号の周期に対応した上限
の遅延時間と電源ノイズのピーク部の時間幅を考慮して
下限との範囲を広くできる。

【図面の簡単な説明】

【図１】この発明に係る液晶駆動回路を用いた液晶表示
装置の一実施例を示す概略ブロック図である。

【図２】この発明に係る液晶駆動回路を用いた液晶表示
装置の他の一実施例を示す概略ブロック図である。

【図３】この発明に係る液晶駆動回路を用いた液晶表示
装置の更に他の一実施例を示す概略ブロック図である。

【図４】この発明に係る液晶駆動回路の一実施例を示す
概略ブロック図である。

【図５】この発明に係る液晶駆動回路の他の一実施例を
示す概略ブロック図である。

【図６】この発明に係る液晶駆動回路を液晶表示モジュ
ールに実装したときの一実施例を示す要部外観図であ
る。

【図７】この発明に係る液晶表示装置の一実施例を示す
概略全体ブロック図である。

【符号の説明】

ＳＤＬ１〜ＳＤＬ５，ＳＤＲ１〜ＳＤＲ５…液晶駆動回
路、ＣＯＮＴ…コントロール回路、ＣＰＵ…マイクロプ
ロセッサ。

フロントページの続き (56)参考文献 特開 平２−160283（ＪＰ，Ａ) 特開 昭63−267996（ＪＰ，Ａ) 特開 平５−80714（ＪＰ，Ａ) 特開 平２−29779（ＪＰ，Ａ) 特開 平８−22267（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 クロックパルスとそれに同期した画像デ
   ータを取り込む入力回路と、かかる入力回路を通して入
   力された上記画像データをシリアルに順次に保持して、
   表示タイミング信号に従って上記画像データに基づいて
   形成された表示出力信号をパラレルに出力させる複数か
   らなる回路と、上記入力されたクロックパルスとそれに
   同期した上記画像データを出力端子から出力させる出力
   回路とが１つの半導体集積回路に構成され、上記出力回
   路が遅延回路とされてなることを特徴とする液晶駆動回
   路。
2. 【請求項２】 上記入力回路と上記出力回路は、制御信
   号に従って双方向に信号伝達方向が切り替えられ、これ
   に対応して上記液晶駆動回路の入力端子と出力端子が決
   められるものであることを特徴とする請求項１の液晶駆
   動回路。
3. 【請求項３】 信号線電極と走査線電極とがマトリック
   ス配置されてなる液晶表示パネルと、クロックパルスと
   それに同期した画像データを取り込む入力回路と、かか
   る入力回路を通して入力された上記画像データをシリア
   ルに順次に保持して、表示タイミング信号に従って上記
   画像データに基づいて形成された表示出力信号をパラレ
   ルに出力させる複数からなる回路と、上記入力されたク
   ロックパルスとそれに同期した上記画像データを出力端
   子から出力させる出力回路とが１つの半導体集積回路に
   構成され、上記出力回路が遅延回路とされてなる液晶駆
   動回路が複数個設けられ、液晶表示パネルの信号線の配
   置に対応して初段とされた上記液晶駆動回路の上記出力
   回路の信号が次段とされた上記液晶駆動回路の入力信号
   として供給されることを特徴とする液晶表示装置。
4. 【請求項４】 上記複数個の液晶駆動回路は、シリアル
   な画像データに対応して複数組に分割され、各組におけ
   る初段とされた液晶駆動回路の入力端子には、実装基板
   上に形成された入力信号線に対してパラレルに接続さ
   れ、各組における初段とされた上記液晶駆動回路の上記
   出力回路の信号が次段とされた上記液晶駆動回路の入力
   信号として供給されることを特徴とする請求項３の液晶
   表示装置。