KR20030065286A

KR20030065286A - 디스플레이 패널 구동 회로 및 플라즈마 디스플레이

Info

Publication number: KR20030065286A
Application number: KR1020020066865A
Authority: KR
Inventors: 사노유지; 가와다도요시
Original assignee: 후지츠 히다찌 플라즈마 디스플레이 리미티드
Priority date: 2002-01-31
Filing date: 2002-10-31
Publication date: 2003-08-06
Also published as: TWI278805B; JP2003228318A; EP1333418A3; US7075528B2; CN1435807A; CN1953017A; CN1293528C; EP1333418A2; TW200302441A; JP4256099B2; US20030141823A1

Abstract

전력 소비(발열)가 억제 가능함과 함께, 비용 증가를 억제할 수 있는 디스플레이 패널 구동 회로, 및 이것을 이용한 디스플레이 장치를 제공하는 것을 과제로 한다. 디스플레이 패널에 접속하기 위한 각각 복수의 제1 및 제2 전극과, 제1 전극을 구동하기 위한 제1 구동 회로와, 제2 전극을 구동하기 위한 제2 구동 회로를 갖는 디스플레이 패널 구동 회로가 제공된다. 제2 구동 회로는, 상기 복수의 제2 전극 중 모두 혹은 일부를 구동시키기 위해 접속하고, 또는 차단함으로써 출력 임피던스를 상승시킨다.

Description

디스플레이 패널 구동 회로 및 플라즈마 디스플레이{DISPLAY PANEL DRIVE CIRCUIT AND PLASMA DISPLAY}

본 발명은, 디스플레이 패널의 구동 회로에 관한 것으로, 특히 용량성 부하가 되는 플라즈마 디스플레이나 일렉트로 루미네센스, 액정 디스플레이(LCD) 등의 디스플레이 패널을 구동할 때의 소비 전력을 삭감할 수 있는 회로 구성과 그 구동회로를 적용한 표시 장치에 관한 것이다.

도 15는 3전극 면방전 교류 구동형 플라즈마 디스플레이 패널을 개략적으로 도시한 블록도이고, 도 16은 도 15에 도시한 플라즈마 디스플레이 패널의 전극 구조를 설명하기 위한 단면도이다. 도 15 및 도 16에서, 참조 부호 207은 방전 셀(표시 셀), 참조 부호 210은 배면 유리 기판, 참조 부호 211, 221은 유전체층, 참조 부호 212는 형광체, 참조 부호 213은 격벽, 참조 부호 214는 어드레스 전극(A1∼Ad), 참조 부호 220은 전면 유리 기판, 그리고 참조 부호 222는 X 전극(X1∼XL) 또는 Y 전극(Y1∼YL)을 나타내고 있다. 또, 참조 부호 Ca는 어드레스 전극에서의 인접 전극 사이의 용량을 나타내고, 또한 Cg는 어드레스 전극에서의 대향 전극(X 전극 및 Y 전극) 사이의 용량을 나타내고 있다.

플라즈마 디스플레이 패널(201)은 배면 유리 기판(210) 및 전면 유리 기판(220)의 2매의 유리 기판에 의해 구성되고, 전면 유리 기판(220)에는 유지 전극(BUS 전극과 투명 전극을 포함함)으로서 구성되는 X 전극(X1, X2,∼XL) 및 Y 전극(주사 전극: Y1, Y2,∼YL)이 배치되어 있다.

배면 유리 기판(210)에는, 유지 전극(X 전극 및 Y 전극 : 222)과 직교하도록 어드레스 전극(A1, A2,∼Ad : 214)이 배치되어 있고, 이들 전극에 의해 방전 발광을 발생시키는 표시 셀(207)이, 유지 전극의 동일한 번호의 X 전극 및 Y 전극사애에 끼워지며(Y1-X1, Y2-X2, …), 또한 어드레스 전극과 교차하는 영역에 각각 형성된다.

도 17은 도 15에 도시한 플라즈마 디스플레이 패널을 이용한 플라즈마 디스플레이 장치의 전체 구성을 도시한 블록도이고, 표시 패널에 대한 구동 회로의 주요부를 도시하고 있다.

도 17에 도시한 바와 같이, 3전극 면방전 교류 구동형 플라즈마 디스플레이 장치는 표시 패널(201)과, 외부로부터 입력되는 인터페이스 신호에 의해 표시 패널의 구동 회로를 제어하기 위한 제어 신호를 형성하는 제어 회로(205)와, 이 제어 회로(205)로부터의 제어 신호에 의해 패널 전극을 구동하기 위한 X 공통 드라이버(X 전극 구동 회로 : 206)와, 주사 전극 구동 회로(주사 드라이버 : 203) 및 Y 공통 드라이버(204)와 어드레스 전극 구동 회로(어드레스 드라이버 : 202)로 구성된다.

X 공통 드라이버(206)는 유지 전압 펄스를 발생시키고, 또한 Y 공통 드라이버(204)도 마찬가지로 유지 전압 펄스를 발생시키고, 그리고 주사 드라이버(203)는 각 주사 전극(Y1∼YL)을 독립적으로 구동하여 주사한다. 또한, 어드레스 드라이버(202)는 각 어드레스 전극(A1∼Ad)에 대하여 표시 데이터에 대응한 어드레스 전압 펄스를 인가한다.

제어 회로(205)는 클럭 CLK 및 표시 데이터 DATA를 수취하여 어드레스 드라이버(202)에 어드레스 제어 신호를 공급하는 표시 데이터 제어부(251), 및 수직 동기 신호 Vsync 및 수평 동기 신호 Hsync를 수취하고, 주사 드라이버(203)를 제어하는 주사 드라이버 제어부(253) 및 공통 드라이버(X 공통 드라이버(206) 및 Y 공통 드라이버(204))를 제어하는 공통 드라이버 제어부(254)를 구비하고 있다. 또, 표시 데이터 제어부(251)는 프레임 메모리(252)를 구비하고 있다.

도 18은 도 17에 도시한 플라즈마 디스플레이 장치의 구동 파형의 일례를 도시한 도면이며, 주로 전면 기입 기간(AW), 전면 소거 기간(AE), 어드레스 기간(ADD) 및 서스테인 기간(유지 방전 기간 : SUS)에서의 각 전극에의 인가 전압 파형의 개략을 도시하고 있다.

도 18에서, 화상 표시에 직접 관계되는 구동 기간은, 어드레스 기간 ADD와 서스테인 기간 SUS이고, 어드레스 기간 ADD에서 표시할 화소를 선택하고, 다음 서스테인 기간에서 선택된 화소를 유지 발광시킴으로써, 소정의 밝기에서의 화상 표시를 행하게 되어 있다. 또, 도 18은 1 프레임을 복수의 서브 프레임(서브 필드)으로 구성한 경우의 각 서브 프레임에서의 구동 파형을 도시한 것이다.

우선, 어드레스 기간 ADD에서, 주사 전극인 Y 전극(Y1∼YL)에 대하여 일제히 중간 전위인 -Vmy를 인가한 후, 순차적으로 -Vy 레벨의 주사 전압 펄스를 전환하여 인가한다. 이 때, 각각의 Y 전극에의 주사 펄스의 인가에 동기시켜 각 어드레스 전극(A 전극 : A1∼Ad)에 대하여 +Va 레벨의 어드레스 전압 펄스를 인가함으로써 각 주사 라인 상의 화소 선택을 행한다.

다음 서스테인 기간 SUS에서는 모든 주사 전극(Y1∼YL) 및 X 전극(X1∼XL)에 대하여 공통된 +Vs 레벨의 유지 전압 펄스를 교대로 인가함으로써, 먼저 선택된 화소에 대하여 유지 발광을 발생시켜, 이 연속 인가에 의해 소정의 휘도에 따른 표시를 행한다. 또한, 이러한 일련의 구동 파형의 기본 동작을 조합하여 발광 횟수를 제어함으로써, 농담의 계조 표시를 행하는 것도 가능해진다.

여기서, 전면 기입 기간 AW는 패널의 모든 표시 셀에 대하여 기입 전압 펄스를 인가함으로써, 각 표시 셀을 활성화하여 표시 특성을 균일하게 유지하기 위한 것이며, 어떤 일정한 주기로 삽입된다. 또한, 전면 소거 기간 AE는, 화상 표시를 행하기 위한 어드레스 동작과 서스테인 동작을 새롭게 개시하기 전에, 패널의 모든 표시 셀에 소거 전압 펄스를 인가함으로써, 이전의 표시 내용을 지워두기 위한 것이다.

도 19는 도 17에 도시한 플라즈마 디스플레이 장치에 사용하는 IC의 일례를 도시한 블록 회로도이다.

예를 들면, 표시 패널의 Y 전극(Y1∼YL)의 수가 512개인 경우, Y 전극에 접속하는 드라이브 IC를 64 비트 출력으로 하면, 모두 8개의 드라이브 IC를 사용한다. 일반적으로, 이 8개의 드라이브 IC는 복수의 모듈로 나눠 실장되며, 각 모듈이 복수의 IC를 탑재하고 있다.

도 19는 64 비트분의 출력 회로(234 : OUT1∼OUT64)를 구비한 드라이브 IC 칩(230)의 내부 회로 구성을 도시하고 있다. 각 출력 회로(234)는 최종 출력단의 푸시풀형 FET(2341 및 2342)를 사이에 두고 고압 전원 배선 VH와 접지 배선 GND가 접속되어 구성된다. 이 드라이브 IC(230)는, 또한 양 FET를 제어하기 위한 논리 회로(233), 64 비트의 출력 회로를 선택하기 위한 시프트 레지스터 회로(231), 및 래치 회로(232)를 구비한다.

이들 제어용 신호는, 시프트 레지스터(231)의 클럭 신호 CLOCK, 데이터 신호 DATA 및 래치 회로(232)의 래치 신호 LATCH와, 게이트 회로 제어용 스트로브 신호 STB로 구성되어 있다. 도 19에서는, 최종 출력단이 CMOS 구성(2341, 2342)으로 되어 있지만, 동일 극성의 MOSFET로 이루어지는 토템폴(totempole) 구성도 적용할 수 있다.

이어서, 상기한 드라이브 IC 칩에 대한 실장 방법의 예를 설명한다. 예를 들면, 드라이브 IC 칩을 리지드 프린트 기판(rigid printed substrate) 위에 탑재하여, 드라이브 IC 칩의 전원, 신호 및 출력용 패드 단자와 프린트 기판 위의 대응하는 단자를 와이어 본딩 접속하여 결선한다.

IC 칩으로부터의 출력 배선은 프린트 기판의 단부면측으로 인출하여 출력 단자가 형성되고, 마찬가지의 단자가 형성된 플렉시블 기판과 열압착 접속하여 하나의 모듈을 형성한다. 이 플렉시블 기판의 선단에는, 패널 표시 전극과 접속하기 위한 단자가 설치되어 있고, 패널 표시 전극에 대하여 열압착 등의 수법에 의해 접속하여 사용한다.

상기한 각 전극의 구동 단자는, 패널 단부의 더미 전극을 제외하고 모두 회로의 접지 전위로부터 직류적으로는 절연되어 있고, 구동 회로의 부하로서는 용량성 임피던스가 지배적이 된다. 용량성 부하의 펄스 구동 회로의 저소비 전력화 기술로서는, 공진 현상에 따른 부하 용량과 인덕턴스 사이의 에너지의 교환을 응용한 전력 회수 회로가 알려져 있다. 어드레스 전극 구동 회로와 같이, 개개의 부하 전극을 표시 영상에 따라 서로 독립된 전압으로 구동하기 때문에, 부하 용량이 크게 변화하는 구동 회로에 적합한 전력 회수 기술의 예로는, 도 20에 도시한 일본 특개평5-249916에 기재된 저전력 구동 회로를 예로 들 수 있다.

도 20에 도시한 종래예에서는, 공진용 인덕턴스(112P 및 112N)를 구비한 전력 회수 회로(110)를 이용하여 어드레스 드라이브 IC(120)의 전원 단자(121)를 구동함으로써 소비 전력을 억제하고 있다. 전력 회수 회로(110)는, 플라즈마 디스플레이 패널의 어드레스 전극에 어드레스 방전을 야기시키는 타이밍에서는 통상의 일정 어드레스 구동 전압을 출력한다. 그리고, 어드레스 드라이브 IC 내의 출력 회로(122)의 스위칭 상태가 전환되기 전에 전원 단자(121)의 전압을 접지 레벨까지 저하시킨다. 그 때, 전력 회수 회로(110) 내의 공진용 인덕턴스(112P 및 112N)와 하이 레벨에 구동되어 있는 임의의 수(예를 들면 최대 n개)의 어드레스 전극의 합성 부하 용량(예를 들면 최대 CL×n) 사이에 공진이 생겨, 어드레스 드라이브 IC 내 출력 회로(122)의 출력 소자에서의 소비 전력은 크게 억제된다.

어드레스 드라이브 IC의 전원 전압을 일정하게 한 종래의 구동법에서는, 스위칭 전후의 부하 용량 CL의 축적 에너지의 변화분 모두가, 충방전 전류 경로 내의 저항성 임피던스 부분에서 소비되었다. 전력 회수 회로(110)를 이용한 경우에는, 출력 전압의 공진 중심이 되는 어드레스 구동 전압의 중간 전위를 기준으로 하여 부하 용량에 저장된 위치 에너지량이, 전력 회수 회로(110) 내의 공진 인덕턴스(112P, 112N)를 통해 유지된다. 전원 전압이 접지에 있는 동안에 출력 회로의 스위칭 상태를 전환한 후, 다시 어드레스 드라이브 IC의 전원 전압을 공진을 거쳐 통상의 일정 구동 전압까지 상승시켜, 이에 따라 전력 소비를 억제하고 있다.

또한, 용량성 부하의 펄스 구동 회로의 또 하나의 저소비 전력화 기술로서, 도 21에 도시한 일본 특원2000-301015에 기재된 용량성 부하 구동 회로가 있다. 이 회로에서는, 구동 회로(3) 내의 구동 소자(6)에서의 전력 소비를, 저항이나 정전류 회로로 이루어지는 전력 분산 수단(30)으로 분산함으로써 억제하고 있다. 이것은, 구동 소자(6)에 흐르는 구동 전류를 직렬 접속된 전력 분산 수단(30)에도 흘림으로써, 이들 사이의 전압 분압비에 따른 분담으로 전력 소비가 분산되는 원리에 기초하고 있다. 또한 구동 전원(1)을 n 단계로 상승하고 하강함으로써, 구동 전원(1)으로부터 구동 회로(3)에의 투입 전력과 구동 회로(3)의 각 부의 소비 전력도 1/n로 삭감할 수 있다. 상기한 전력 회수 기술과 비교한 경우, 높은 Q를 나타내는 공진 현상을 야기할 필요가 없으므로, 구동 회로(3)의 구동 소자(6)의 소비 전력을 동등하게 억제하면서도 큰 부하 용량(5)을 고속으로 구동할 수 있고, 회로 비용이 대폭 삭감될 수 있는 이점이 있다.

상기한 도 20에 도시한 종래의 구동 회로는, 공진 현상을 이용하여 소비 전력의 삭감을 도모하는 것이지만, 최근의 플라즈마 디스플레이 패널에서의 고정밀화나 대화면화에 따른 소비 전력의 억제 효과가 대폭 손상되는 문제가 있었다. 고정밀화에 따라 구동 회로의 출력 주파수를 상승시킨 경우에는, 플라즈마 디스플레이 패널의 제어 성능을 유지하기 위해 상기한 공진 시간의 삭감이 필요하게 된다. 그 때, 전력 회수 회로에 설치한 공진용 인덕턴스의 값만을 작게 해야하야 하므로, 공진의 Q의 저하에 따라 전력 억제 효과는 감소하게 된다. 또한, 대화면화에 따른 어드레스 전극의 기생 용량이 증가해도 상기한 공진 시간의 증가를 억제하기 위해서는, 역시 상기한 공진용 인덕턴스값의 감소에 의해 전력 억제 효과가 감소하게 된다. 또한 구동 회로의 출력 주파수의 상승에 따라, 고전압 펄스에 의해 플라즈마 디스플레이 패널을 구동하는 횟수의 증가에 따르는 소비 전력도 커지고, 구동 회로(드라이브 IC)에서의 발열이 큰 문제가 된다.

또한, 도 21에 도시한 전력 분산 방식을 이용한 용량성 부하 구동 회로에서도, 구동 전원(1)으로부터 구동 회로(3)에의 투입 전력을 더 저하시킬 수 있으면, 전원 회로도 포함시킨 전체 시스템의 발열을 억제할 수 있어, 한층더 비용 삭감이 가능해진다.

구동 회로(3)의 소비 전력을 충분히 억제하지 못한 경우, 디스플레이 각 부의 방열 비용이나 부품 비용이 증대한다. 또한, 디스플레이 장치 자체의 방열 한계에 의해 발광 휘도가 억제되거나, 플랫 패널 디스플레이의 장점인 박형 경량화가 충분하게는 발휘되지 못할 우려가 발생된다.

본 발명의 목적은, 상술한 종래 기술의 과제를 감안하여, 구동 회로에서의 전력 소비(발열)가 억제 가능함과 함께, 디스플레이 각 부의 비용 증가를 억제할 수도 있는 디스플레이 패널 구동 회로 및 이것을 이용한 디스플레이 장치를 제공하는 것에 있다.

도 1은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이를 도시한 블록도.

도 2는 본 발명의 제1 실시예에 따른 드라이브 IC의 회로 구성을 도시한 회로도.

도 3은 드라이브 IC의 다른 회로 구성을 도시한 회로도.

도 4는 주사 드라이브 모듈 및 Y 공통 드라이버를 포함하는 Y 전극 구동 회로의 예를 도시한 회로도.

도 5는 본 발명의 제2 실시예에 따른 어드레스 드라이버의 구성을 도시한 도면.

도 6은 도 5의 어드레스 드라이버의 보다 구체적인 회로를 도시한 도면.

도 7은 스위치의 제어 및 그것에 대응하는 전압 파형의 예를 도시한 도면.

도 8a∼도 8c는 도 6의 드라이브 회로, MOSFET 및 다이오드의 구체적 구성을 도시한 도면.

도 9는 도 6의 어드레스 드라이버의 다른 회로예를 도시한 도면.

도 10은 도 6의 어드레스 드라이버의 또 다른 회로예를 도시한 도면.

도 11은 전력 회수 회로를 이용한 구동 전원의 구성예를 도시한 도면.

도 12a 및 도 12b는 본 발명의 제3 실시예에 따른 어드레스 드라이버의 구성예를 도시한 도면 및 파형도.

도 13은 도 12a의 스위치를 MOSFET로 구성한 예를 도시한 도면.

도 14는 본 발명의 제4 실시예에 따른 어드레스 드라이버의 구성예를 도시한 도면.

도 15는 면 방전 AC형 플라즈마 디스플레이 패널의 평면 모식도.

도 16은 면 방전 AC형 플라즈마 디스플레이 패널의 단면 모식도.

도 17은 면 방전 AC형 플라즈마 디스플레이 패널 구동 회로를 도시한 블록도.

도 18은 면 방전 AC형 플라즈마 디스플레이 패널의 구동 전압 파형을 도시한 파형도.

도 19는 드라이브 IC의 회로 구성을 도시한 회로도.

도 20은 전력 회수 방식을 이용한 종래의 플라즈마 디스플레이의 구동 회로의 일례를 도시한 블록도.

도 21은 전력 분산 방식을 이용한 종래의 플라즈마 디스플레이의 구동 회로의 일례를 도시한 블록도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 구동 전원

2 : 분포 저항

3 : 구동 회로

4 : 기준 전위점

5 : 부하 용량

6, 7 : 구동 소자

8 : 구동 회로 전원 단자

9 : 구동 회로 기준 전위 단자

10 : 구동 회로 출력 단자

30 : 전력 분산 수단

37 : 어드레스 드라이브 IC

110 : 전력 회수 회로

120 : 플라즈마 디스플레이 드라이브 IC

121 : 어드레스 드라이브 IC 전원 단자

122 : 어드레스 드라이브 IC 내 출력 회로

201 : 플라즈마 디스플레이 패널

202 : 어드레스 드라이브 회로

본 발명의 일 관점에 따르면, 디스플레이 패널에 접속하기 위한 각각 복수의 제1 및 제2 전극과, 제1 전극을 구동하기 위한 제1 구동 회로와, 제2 전극을 구동하기 위한 제2 구동 회로를 갖는 디스플레이 패널 구동 회로가 제공된다. 제2 구동 회로는, 상기 복수의 제2 전극 중 모두 혹은 일부를 구동시키기 위해 접속하고, 또는 차단함으로써 출력 임피던스를 상승시킨다.

제2 전극의 전부 또는 일부를 차단 상태로 제어함으로써, 디스플레이 패널 내에 존재하는 기생 용량을 제1 구동 회로의 부하 용량으로부터 배제할 수 있다. 이 부하 용량의 삭감 효과에 의해 제1 구동 회로의 전력 소비를 삭감할 수 있다.

본 발명의 다른 관점에 따르면, 전압을 공급할 수 있는 전원과, 전원이 공급하는 전압을 출력하기 위한 출력 단자와, 전원 및 출력 단자의 사이에 접속되어, 쌍방향 도통 가능하며 적어도 한방향의 전류에 대한 스위칭 기능을 갖는 제1 스위칭 소자를 갖는 디스플레이 패널 구동 회로가 제공된다.

제1 스위칭 소자는 적어도 한방향의 전류에 대한 스위칭 기능과 쌍방향 도통 기능을 가지므로, 스위칭 소자의 수를 삭감할 수 있어, 회로 비용을 삭감할 수 있다.

본 발명의 또 다른 관점에 따르면, 전원에 접속되는 공통 스위칭 소자와, 공통 스위칭 소자를 통해 전원 및 기준 전위의 사이에 직렬로 접속되는 제1 및 제2 스위칭 소자와, 제1 및 제2 스위칭 소자 사이에 접속되는 제1 출력 단자와, 제1 및 제2 스위칭 소자에 대하여 병렬로, 또한 공통 스위칭 소자를 통해 전원 및 기준 전위 사이에 직렬로 접속되는 제3 및 제4 스위칭 소자와, 제3 및 제4 스위칭 소자 사이에 접속되는 제2 출력 단자와, 제어 회로를 갖는 디스플레이 패널 구동 회로가 제공된다. 제어 회로는, 공통 스위칭 소자를 개방하고, 제2 출력 단자의 전압을 제1 및 제3 스위칭 소자를 통해 제1 출력 단자로부터 출력하고, 그 후 전원의 전압을 공통 스위칭 소자 및 제1 스위칭 소자를 통해 제1 출력 단자로부터 출력한다.

제어 회로의 제어에 의해, 제2 출력 단자에 접속되는 부하 용량에 충전되어있는 전하를, 제2 출력 단자로부터 제1 출력 단자에의 출력 전환시에 재이용할 수 있다. 그에 따라, 출력 전환 시에 전원으로부터 공급되는 에너지를 줄여, 전력 소비를 삭감할 수 있다.

본 발명의 또 다른 관점에 따르면, 전압을 공급할 수 있는 전원과, 전원에 접속되는 제1 스위칭 소자와, 제1 스위칭 소자를 통해 상기 전원의 전압을 출력할 수 있는 복수의 출력 단자와, 전원 및 복수의 출력 단자 사이에 각각 접속되는 복수의 제2 스위칭 소자와, 공진 회로를 갖는 디스플레이 패널 구동 회로가 제공된다. 공진 회로는, 복수의 제2 스위칭 소자 중 하나 또는 복수의 제2 스위칭 소자마다 설치되고, 기준 전위에 접속할 수 있는 공진용 인덕턴스 및 컨덴서를 포함하여, 제1 스위칭 소자의 수보다도 많이 설치된다.

하나 또는 복수의 제2 스위칭 소자마다 공진 회로를 설치함에 따라, 공진 회로의 배선 길이를 단축하고, 공진 전류 경로의 기생 인덕턴스를 삭감할 수 있다. 이에 따라 공진 주기를 삭감한 고속 구동과, Q값 상승에 따른 전력 회수 효율의 향상에 따르는 소비 전력의 삭감을 도모할 수 있다. 또한, 공진에의 영향이 작은 제1 스위칭 소자의 수를 줄임으로써, 회로 비용을 삭감할 수 있다.

(제1 실시예)

도 1은, 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 장치의 전체 구성의 블록도를 도시한다. 이 플라즈마 디스플레이 장치는 패널 구동 회로의 부하 용량을 삭감할 수 있다. 또한, 이 플라즈마 디스플레이 장치는, 플라즈마 디스플레이 패널(201)과, 외부로부터 입력되는 인터페이스 신호에 의해 표시 패널의 구동회로를 제어하기 위한 제어 신호를 형성하는 제어 회로(205)와, 이 제어 회로(205)로부터의 제어 신호에 의해 패널 전극을 구동하기 위한 X 공통 드라이버(X 전극 구동 회로)(206odd, 206even)와, 주사 전극 구동 회로(주사 드라이버 : 203odd, 203even) 및 Y 공통 드라이버(204odd, 204even)와, 어드레스 전극 구동 회로(어드레스 드라이버 : 202)로 구성된다.

X 공통 드라이버(206odd, 206even)은 유지 전압 펄스를 발생시키고, 또한 Y 공통 드라이버(204odd, 204even)도 마찬가지로 유지 전압 펄스를 발생시킨다. 주사 드라이버(203odd, 203even)는 각 주사 전극(Y1∼YL)을 독립적으로 구동하여 주사한다. 또한, 어드레스 드라이버(202)는 각 어드레스 전극(A1∼Ad)에 대하여 표시 데이터에 대응한 어드레스 전압 펄스를 인가한다.

제어 회로(205)는 표시 데이터 제어부(251), 주사 드라이버 제어부(253) 및 공통 드라이버 제어부(254)를 갖는다. 표시 데이터 제어부(251)는 클럭 CLK 및 표시 데이터 DATA를 수취하여 어드레스 드라이버(202)에 어드레스 제어 신호를 공급한다. 주사 드라이버 제어부(253)는 수직 동기 신호 Vsync 및 수평 동기 신호 Hsync를 수취하고, 주사 드라이버(203odd, 203even)를 제어한다. 공통 드라이버 제어부(254)는 수직 동기 신호 Vsync 및 수평 동기 신호 Hsync를 수취하고, 공통 드라이버(X 공통 드라이버(206odd, 206even) 및 Y 공통 드라이버(204odd, 204even))를 제어한다. 또, 표시 데이터 제어부(251)는 프레임 메모리를 구비하고 있다.

플라즈마 디스플레이 패널(201)은 방전 셀(표시 셀 : 207)을 갖고, 도 15 및도 16의 구성을 갖는다. 플라즈마 디스플레이 장치의 구동 파형은 도 18과 마찬가지이다.

주사 드라이버는 플라즈마 디스플레이 패널(201)의 홀수 라인용 주사 드라이브 모듈(203odd)과 짝수 라인용 주사 드라이브 모듈(203even)로 구성된다. 이 주사 드라이버는, 구동 시퀀스의 어드레스 기간 ADD(도 18)에 홀수 라인과 짝수 라인을 나눠 스캔 펄스를 인가함으로써, 인접 라인 사이의 간섭에 따른 어드레스의 제어 오류의 발생을 방지하고 있다. 예를 들면, 홀수 라인의 스캔 직후에 짝수 라인 간에 스캔 펄스를 전송하고, 어드레스 드라이버(202)의 출력도 이것에 동기시키고 있다. 또한, 도 1인 경우, 홀수 라인용 및 짝수 라인용 주사 드라이브 모듈(203odd, 203even)에는 각각 4개의 스캔 드라이브 IC(IC1∼IC4, IC5∼IC8)가 탑재되어 있다. 그 8개의 스캔 드라이브 IC 사이에서는, 내부의 시프트 레지스터를 직렬로 접속하여 주사 펄스에 상당하는 데이터 신호를 전송하고 있다. 이 동작에 따라 Y 공통 드라이버도 홀수 라인용 드라이버(204odd)와 짝수 라인용 드라이버(204even)의 2종이 필요해진다. 마찬가지로, X 공통 드라이버에도 홀수 라인용 드라이버(206odd)와 짝수 라인용 드라이버(206even)의 2종이 필요해진다.

Y 전극 및 X 전극의 구동 회로는, 내부의 구동 소자를 차단함으로써 임피던스를 높이고, 어드레스 드라이버(202)의 부하 용량의 삭감에 따른 저소비 전력화를 도모할 수 있다. 예를 들면, Y 공통 드라이버(204odd, 204even) 및 X 공통 드라이버(206odd, 206even)는 홀수 라인의 어드레스시에는 짝수 라인용 드라이버를, 짝수 라인의 어드레스시에는 홀수 라인용 드라이버를 구동 소자의 차단 제어에 의해 고출력 임피던스 상태로 한다. 물론, 대상이 되는 X 전극과 Y 전극의 구동 전위의 제어를 위해, 상기한 고출력 임피던스 상태로 되기 전후에 적절한 구동 소자의 제어가 필요해지는 것은 물론이다.

단, 어드레스 드라이버(202)의 출력이 천이하는 타이밍에서는, X 전극 및 Y 전극을할 수 있는 한 상기한 고출력 임피던스 상태로 하는 것이 바람직하다. 따라서, 주사 펄스를 인가하고 있는 라인을 포함하는 홀수 또는 짝수 라인용 드라이버 내에서도 주사 펄스를 인가하지 않은 라인이나 그것을 포함하는 모듈이나 플렉시블 기판의 단위로, 이들 구동 회로를 고출력 임피던스 상태로 한다. 그 상세 내용은, 나중에 도 2를 참조하면서 설명한다.

여기서, 도 1에 도시한 주사 드라이버(203odd, 203even)에 탑재된 8개의 드라이브 IC에는 제어 신호 Yodd1∼Yodd4와 Yeven1∼Yeven4가 입력되어, IC 단위로 상기한 고출력 임피던스 상태로의 제어를 할 수 있게 되어 있다.

도 2는 주사 드라이버(203odd, 203even) 내의 드라이브 IC(230)의 내부 회로의 회로도의 일례를 나타낸다. X 공통 드라이버(206odd, 206even) 내의 드라이브 IC의 회로 구성도 마찬가지다. 이 드라이브 IC(230)는 64 비트분의 출력 회로(234)(OUT1∼OUT64)를 구비하고 있다. 출력 회로(234)는 최종 출력단의 푸시풀형 FET(2341 및 2342)을 사이에 두고 고압 전원 VH와 접지 GND에 접속된다. 이 드라이브 IC(230)는 또한 양 FET을 제어하기 위한 논리 회로(233), 64 비트의 출력 회로를 선택하기 위한 시프트 레지스터 회로(231), 및 래치 회로(232)를 구비한다.

이들 제어용 신호는 시프트 레지스터(231)의 클럭 신호 CLOCK, 데이터 신호DATA, 래치 회로(232)의 래치 신호 LATCH, 논리 회로용 전원 Vcc, 게이트 회로 제어용 스트로브 신호 STB, 및 3상 제어 신호(tristate control signal) TSC로 구성되어 있다.

시프트 레지스터(231)는 데이터 신호 DATA를 입력받아, 64 비트의 데이터 시프트를 행한다. 래치(232)는 시프트 레지스터(231)의 출력을 래치하여, 64 비트의 데이터 OT1 등을 출력한다.

부정 논리곱(NAND) 회로(2345)는 출력 데이터 OT1 및 스트로브 신호 STB를 입력받아, 부정 논리곱을 출력한다. 논리 부정(NOT) 회로(2346)는 NAND 회로(2345)의 출력의 논리 반전 데이터를 출력한다. 부정 논리합(NOR) 회로(2347)는 NOT 회로(2346)의 출력 및 3상 제어 신호 TSC를 입력받아, 부정 논리합을 출력한다. NOR 회로(2349)는 3상 제어 신호 TSC 및 NAND 회로(2345)의 출력을 입력받아, 부정 논리합을 출력한다.

N 채널 MOS(metal oxide semiconductor) FET(전계 효과 트랜지스터 : 2348)는, 게이트가 NOR 회로(2347)의 출력에 접속되고, 소스가 접지 GND에 접속된다. 저항(2350)은 N 채널 MOSFET(2348)의 드레인 및 P 채널 MOSFET(2341)의 게이트 사이에 접속된다. 저항(2351)은 P 채널 MOSFET(2341)의 게이트 및 고압 전원 VH 사이에 접속된다. P 채널 MOSFET(2341)는 소스가 고압 전원 VH에 접속되고, 드레인이 출력선 OUT1에 접속된다. N 채널 MOSFET(2342)는 게이트가 NOR 회로(2349)의 출력에 접속되고, 소스가 접지 GND에 접속되고, 드레인이 출력선 OUT1에 접속된다. 다이오드(2343)는 애노드가 출력선 OUT1에 접속되고, 캐소드가 고압 전원 VH에 접속된다. 다이오드(2344)는 애노드가 접지 GND에 접속되고, 캐소드가 출력선 OUT1에 접속된다. 이상은, 64 비트 중 1 비트에 대하여 설명했지만, 다른 비트의 회로도 마찬가지다.

이 주사 드라이버는, 도 18에 도시한 구동 파형을 플라즈마 디스플레이 패널에 인가할 때에, 어드레스 기간 ADD에서 고출력 임피던스로 한다. X 공통 드라이버도 마찬가지로 고출력 임피던스로 한다. 단, 주사 펄스를 인가하는 라인의 주사 드라이버 및 X 공통 드라이버는 저출력 임피던스에서 구동한다.

3상 제어 신호 TSC를 하이 레벨로 함에 따라, 각 회로 블록 내의 하이사이드측 구동 소자(2341)와 로우사이드측 구동 소자(2342)를 함께 차단할 수 있다. 따라서, 주사 드라이브 모듈(203odd, 203even) 단위로 구동 회로의 출력 임피던스를 제어하는 것이면, 각 모듈(203odd, 203even)에 탑재된 모든 드라이브 IC의 3상 제어 신호 TSC를 공통으로 한다. 또한, 주사 드라이버(203odd, 203even)의 주사 펄스의 인가 라인과 그 전후의 라인을 구동하지 않은 드라이브 IC만을 상기한 고출력 임피던스로 하는 경우에는, 각 드라이브 IC 마다 다른 타이밍의 3상 제어 신호 TSC를 입력한다.

도 3은 드라이브 IC(230)의 다른 회로예를 도시한다. 이 드라이브 IC(230)는, 어드레스 드라이버(202)(도 1)의 부하 용량을 최대한으로 삭감하기 위해, 주사 드라이버(203odd, 203even)의 주사 펄스의 인가 라인과 그 전후의 라인만을 낮은 출력 임피던스로 구동할 수 있다. 도 2의 회로와 다른 점을 설명한다.

시프트 레지스터(231)는 66 비트의 시프트 레지스터이다. 래치(232)는 66비트의 래치이다. NAND 회로(2352)는 출력 데이터 OT2 및 OT3을 입력받아, 부정 논리곱을 출력한다. NOR 회로(2353)는 NAND 회로(2352)의 출력 및 NAND 회로(2345)의 출력을 입력받아, 부정 논리합을 출력한다. NOR 회로(2347)는 NOR 회로(2353)의 출력 및 3상 제어 신호 TSC를 입력받아, 부정 논리합을 MOSFET(2348)의 게이트에 출력한다.

3상 제어 신호 TSC에 따른 전체 출력의 고출력 임피던스 제어 외에 주사 펄스의 출력 단자와 그 인접 단자 이외의 출력 단자가 강제적으로 고출력 임피던스로 제어되도록 되어 있다. 주사 펄스의 출력 단자와 그 적어도 한쪽의 인접 단자만을 저출력 임피던스로 할 수 있는 드라이브 IC의 한 회로예를 도 3에 도시하였다. 그러나, 도 3에 도시한 회로예 외에도, 구동 소자의 제어 회로에 순서 회로를 이용하거나, 출력 임피던스 상태에 대응한 시프트 레지스터를 덧붙이는 등, 같은 분야의 기술자이면 같은 기능의 실현 방법은 용이하게 발견될 것이다.

도 4는, 도 1에 도시한 주사 드라이브 모듈(203odd, 203even) 및 Y 공통 드라이버(204odd, 204even)를 포함하는 Y 전극 구동 회로의 예를 도시한다. 이 Y 전극 구동 회로는, 실제로 도 18에 도시한 구동 파형을 플라즈마 디스플레이 패널에 인가할 때에, 어드레스 기간 ADD에서 고출력 임피던스로 한다. 단, 주사 펄스를 인가하는 라인의 Y 전극 구동 회로 및 X 전극 구동 회로(X 공통 드라이버)는 저출력 임피던스에서 구동한다.

이하, 주사 드라이브 모듈(203odd, 203even)의 모두 또는 개개를, 주사 모듈(203)이라고 한다. 또한, Y 공통 드라이버(204odd, 204even)의 모두 또는 개개를 Y 공통 드라이버(204)로 한다. 또한, X 공통 드라이버(206odd, 206even)의 모두 또는 개개를 X 공통 드라이버(206)라고 한다.

우선, 주사 드라이브 모듈(203)의 구성을 설명한다. N 채널 MOSFET(2341)는 기생 다이오드(203H)를 갖고, 게이트가 드라이브 회로(2012)의 출력에 접속되고, 소스가 출력 단자 OUT에 접속되며, 드레인이 전원 단자 VH에 접속된다. 기생 다이오드(203H)는 애노드가 MOSFET(2341)의 소스에 접속되고, 캐소드가 MOSFET(2341)의 드레인에 접속된다. N 채널 MOSFET(2342)는 기생 다이오드(203L)를 갖고, 게이트가 드라이브 회로(2013)의 출력에 접속되고, 소스가 기준 단자 VGND에 접속되고, 드레인이 출력 단자 OUT에 접속된다. 기생 다이오드(203L)는 애노드가 MOSFET(2342)의 소스에 접속되고, 캐소드가 MOSFET(2342)의 드레인에 접속된다. 이상은, 1 비트의 출력 단자 OUT의 회로에 대하여 설명했지만, 다른 비트의 출력 단자의 회로도 마찬가지다.

이어서, Y 공통 드라이버(204)에 대하여 설명한다. N 채널 MOSFET(2001)는 소스가 전원 단자 VH에 접속되고, 드레인이 노드 N1에 접속된다. N 채널 MOSFET(2011)는 소스가 노드 N3에 접속되고, 드레인이 기준 단자 VGND에 접속된다. N 채널 MOSFET(2002)는 소스가 기준 단자 VGND에 접속되고, 드레인이 노드 N1에 접속된다. 전원 Vs는 양극이 노드 N1에 접속되고, 음극이 접지 GND에 접속된다. 전원 Vmy는 양극이 접지 GND에 접속되고, 음극이 노드 N2에 접속된다. 전원 Vy-Vmy는 양극이 노드 N2에 접속되고, 음극이 노드 N3에 접속된다.

N 채널 MOSFET(2003)는 드레인이 접지 GND에 접속되고, 소스가다이오드(2004)의 애노드에 접속된다. 다이오드(2004)의 캐소드는 전원 단자 VH에 접속된다. 다이오드(2005)는 애노드가 전원 단자 VH에 접속되고, 캐소드가 N 채널 MOSFET(2006)의 드레인에 접속된다. MOSFET(2006)의 소스는 접지 GND에 접속된다.

N 채널 MOSFET(2043)는 드레인이 접지 GND에 접속되고, 소스가 다이오드(2044)의 애노드에 접속된다. 다이오드(2044)의 캐소드는 기준 단자 VGND에 접속된다. 다이오드(2007)는 애노드가 기준 단자 VGND에 접속되고, 캐소드가 N 채널 MOSFET(2008)의 드레인에 접속된다. MOSFET(2008)의 소스는 접지 GND에 접속된다.

N 채널 MOSFET(2009)는 드레인이 노드 N2에 접속되고, 소스가 다이오드(2010)의 애노드에 접속된다. 다이오드(2010)의 캐소드는 다이오드(2042)의 애노드에 접속된다. N 채널 MOSFET(2041)는 드레인이 다이오드(2042)의 캐소드에 접속되고, 소스가 노드 N2에 접속된다.

어드레스 기간 ADD(도 18)에 Y 전극 구동 회로의 출력 단자는 Y 전극 라인에 주사 펄스를 인가하고 있는 출력(출력 레벨-Vy) 외에는 모두 -Vmy 레벨이다. 플라즈마 디스플레이 패널에서 Y 전극과 대향하는 어드레스 전극의 전압이 하강할 때에는 도 2나 도 3에 도시한 바와 같이 Y 전극 드라이브 IC(230)를 고출력 임피던스화함으로써, 어드레스 드라이버(202)의 소비 전력을 억제할 수 있다. 그러나, 어드레스 전극의 전압이 상승할 때에는, 주사 드라이브 모듈(203) 내에 실장된 Y 전극 드라이브 IC 내의 하이사이드측 출력 소자(2341)에 병렬 접속된 다이오드(203H)를 통해 출력 전류가 흐름으로써 고출력 임피던스를 유지할 수 없게 되어, 어드레스구동 회로의 소비 전력이 증가할 우려가 있다.

병렬 접속된 다이오드(203H)는 하이사이드측 출력 소자(2341)가 MOSFET 인 경우에는 그 드레인와 소스 사이의 기생 다이오드에 상당한다. 하이사이드측 출력 소자(2341)가 MOSFET 이외의 IGBT(insulated gate bipolar transistor)나 바이폴라 트랜지스터 등의 경우라도, 다이오드(203H) 위치에 스캔 동작 모드시 외에 필요해지는 병렬 다이오드를 부가하는 것이 일반적이므로, 상기한 바와 같은 우려가 남는다. 따라서, 그 경우에는 Y 공통 드라이버(204) 내의 구동 소자 중에 주사 드라이브 모듈(203) 내의 출력 소자(2341)의 병렬 다이오드(203H)와 같은 방향의 도통 다이오드(2042)에 직렬 접속된 구동 소자(2041)를 어드레스 기간 ADD 중 적어도 어드레스 출력의 상승시에 차단 상태로 제어한다. 이에 따라, Y 전극 구동 회로의 출력 임피던스를 어드레스 기간 ADD에서 완전하게 고임피던스화하여, 어드레스 드라이버(202)의 소비 전력을 최대한 삭감할 수 있다.

도 18에 도시한 구동 파형이 되는 조건으로 구동한 경우에도 마찬가지로, 로우사이드측의 출력 소자(2342)에 병렬 접속된 다이오드(203L)를 통한 출력 전류의 유출에 의해 고출력 임피던스의 유지가 곤란해지는 경우가 있다. 그 때도 마찬가지로, Y 공통 드라이버(204) 내의 같은 방향의 도통 다이오드(2044)에 접속된 구동 소자(2043)를 차단 상태로 제어하는 것이 유효한 것은 물론이다.

이상과 같이, 어드레스 드라이버(202)는 어드레스 전극을 구동하고, Y 공통 드라이버(204) 및 주사 드라이버(203)는 Y 전극을 구동하고, X 공통 드라이버(206)는 X 전극을 구동한다. X 전극 및 Y 전극이 표시 방전 전극이다. 표시 방전 전극드라이버는 Y 공통 드라이버(204), 주사 드라이버(203) 및 X 공통 드라이버(206)를 포함한다. Y 전극은 주사 방전 전극이고, Y 공통 드라이버(204) 및 주사 드라이버(203)는 주사 방전 전극 드라이버이다.

어드레스 드라이버(202)가 어드레스 전극을 구동할 때에, 도 2에 도시한 바와 같이, 표시 방전 전극 드라이버는 복수의 표시 방전 전극 중 전부를 구동시키기 위해 접속하거나, 또는 차단함으로써 출력 임피던스를 상승시킨다. 또한, 도 3에 도시한 바와 같이, 표시 방전 전극 드라이버는 복수의 표시 방전 전극의 일부를 구동시키기 위해 접속하거나, 또는 차단함으로써 출력 임피던스를 상승시킨다. 그 때, Y 전극 드라이버(203, 204)는 주사 펄스를 인가하는 Y 전극을 접속 상태로 하고, 주사 펄스를 인가하지 않은 Y 전극을 접속 상태 또는 차단 상태로 한다. X 공통 드라이버(206)는 Y 전극 드라이버(203, 204)에 대응하고, 라인마다 마찬가지의 상태로 제어한다.

표시 방전 전극의 전부 또는 일부를 차단 상태로 제어함으로써, 디스플레이 패널 내에 존재하는 표시 방전 전극과 어드레스 전극 사이의 기생 용량을 어드레스 드라이버의 부하 용량으로부터 배제할 수 있다. 이 부하 용량의 삭감 효과에 의해, 어드레스 드라이버의 전력 소비를 삭감할 수 있다.

(제2 실시예)

도 5는, 본 발명의 제2 실시예에 따른 어드레스 드라이버(202)의 구성을 도시한다. 도 21에서는 두개의 구동 소자(6, 7)를 사용하지만, 도 5의 어드레스 드라이버는 단일 구동 소자(6)를 이용함으로써 회로 비용을 삭감하면서, 전력 소비(발열)를 억제할 수 있다.

구동 전원(1)은 기준 단자(9)가 기준 전위(접지 : 4)에 접속된다. 구동 회로(3)는 구동 소자(6)를 갖고, 전원 단자(8)가 구동 전원(1)의 전원 단자(11)에 접속되고, 출력 단자(10)가 플라즈마 디스플레이 패널(201)(도 1)의 어드레스 전극에 접속된다. 저항(2) 및 용량(5)은, 각각 어드레스 전극의 저항 및 용량이고, 저항값 RL 및 용량값 CL을 갖는다.

플라즈마 디스플레이 패널 등 평면 표시 장치 패널의 구동 전극과 같은 부하는, 정확하게는 기생 용량과 기생 저항이 집중적이 아니라 분포된 구조로 되어 있다. 여기서 분포 저항(2)의 양단 사이의 저항값이 RL인 경우, 구동 회로의 출력 단자(10)측으로부터 균등하게 전류가 기생 용량(5)에 누설되어 전극 선단에서 영이 된다고 가정하면, 실효 전극 저항값 Ra는 양단간 저항값 RL의 1/3이 된다. 구동 회로(3)의 구동 소자는, 일반적인 푸시풀 회로 구성에 이용하는 2 소자(6, 7)(도 21)로는 하지 않고, 구동 소자(6)만으로 삭감한다. 여기서 구동 소자(6)로서, 구동 소자 단독이거나 혹은 구동 소자와 부가 소자로 이루어지는 합성 회로를 이용함으로써, 적어도 한방향의 전류에 대한 스위칭 기능과 쌍방향 도통 기능을 실현시킨다.

그 때, 구동 회로(3)에 의해 용량값 CL의 부하 용량(5)의 전압을 높이는 방향으로 구동할 때에 흐르는 구동 전류는, 구동 전원으로부터 구동 회로(3)의 구동 소자(6)를 통해 Ra라는 저항값을 나타내는 분포 저항(2)에 흐른다. 또한, 구동 전원(1)의 출력 전위를 저하시킴으로써, 구동 회로(3)의 전원 단자(8)의 전위를 저하시키고, 부하 용량(5)의 전압을 하강시키는 경우에 흐르는 구동 전류는, 쌍방향 도통 특성을 갖는 구동 소자(6)와 구동 전원(1)을 통해 기준 전위(4)로 유입된다. 그 때, 구동 소자(6)의 도통 임피던스를, 구동 전원(1)의 출력 임피던스나 상기한 실효적 전극 저항값 RL에 대하여 낮게 억제함으로써, 구동 소자(6)에서의 소비 전력을 저감할 수 있다. 또한, 상술한 바와 같이 구동 전원(1)에 전력 회수 회로나 다단 상승 하강 회로를 적용함으로써, 구동 소자(6)에서의 소비 전력을 더 저감시킬 수 있다.

도 6은, 도 5의 어드레스 드라이버의 보다 구체적인 회로를 도시한다. 드라이브 IC(37)는 도 5의 구동 회로(3)에 상당한다. 전력 분산 수단(30)은, 예를 들면 저항이고, 드라이브 IC(37)의 전원 단자(8) 및 구동 전원(1)의 전원 단자(11) 사이에 접속된다. 전력 분산 수단(30)을 드라이브 IC(37)의 외부에 설치함으로써, 드라이브 IC(37) 내에서의 발열량을 억제하고, 드라이브 IC(37)의 방열을 위한 비용을 내릴 수 있다.

이어서, 구동 전원(1)의 구성을 설명한다. 전원(41)은 양극이 전원(40)의 음극에 접속되고, 음극이 접지에 접속된다. 스위치(42)는, 전원(40)의 양극 및 전원 단자(11) 사이에 접속된다. 스위치(43)는, 전원(40)의 음극 및 전원 단자(11) 사이에 접속된다. 스위치(44)는 접지 및 전원 단자(11) 사이에 접속된다.

이어서, 드라이브 IC(37)의 구성을 설명한다. P 채널 MOSFET(601)는 기생 다이오드(602)를 갖고, 게이트가 드라이브 회로(600)에 접속되고, 소스가 전원 단자(8)에 접속되고, 드레인이 출력 단자(10)에 접속된다. 기생 다이오드(602)는 애노드가 MOSFET(601)의 드레인에 접속되고, 캐소드가 MOSFET(601)의 소스에 접속된다. 출력 단자(10)는 어드레스 전극의 수만큼 설치되고, 외부의 어드레스 전극에 접속된다. 어드레스 전극은, 저항(2) 및 용량(5)을 갖는다. 각 출력 단자(10)는 각각 상기한 바와 같은 회로에 접속된다.

도 7은, 스위치(42∼44) 및 스위치(MOSFET : 601)의 제어 및 전압 V8의 파형의 예를 도시한다. 전압 V8은, 전원 단자(8)의 전압 파형이다.

타이밍 t1 전에는 스위치(42)를 온 상태로 하고, 스위치(43 및 44)를 오프 상태로 한다. 전압 V8은, Va가 된다.

이어서, 타이밍 t1에서는 스위치(42 및 44)를 오프 상태로 하고, 스위치(43)를 온 상태로 한다. 전압 V8은, Va/2로 저하한다.

이어서, 타이밍 t2에서는 스위치(42 및 43)를 오프 상태로 하고, 스위치(44)를 온 상태로 한다. 전압 V8은 0V로 저하한다.

이어서, 타이밍 t3에서는 스위치(42 및 44)를 오프 상태로 하고, 스위치(43)를 온 상태로 한다. 전압 V8은 Va/2로 상승한다.

이어서, 타이밍 t4에서는 스위치(42)를 온 상태로 하고, 스위치(43 및 44)를 오프 상태로 한다. 전압 V8은 Va로 상승한다.

이어서, 스위치(MOSFET : 601) 및 출력 단자(10)의 전압의 관계를 설명한다. 타이밍 t2 전에는, 스위치(601)의 온/오프가 임의이다. 타이밍 t2 이후에서, 스위치(601)를 온 상태로 하면, 출력 단자(10)로부터 전압 Hi가 출력된다. 전압 Hi는, 전압 V8과 동일하다. 한편, 스위치(601)를 오프 상태로 하면, 출력 단자(10)로부터 전압 Lo가 출력된다. 전압 Lo는 0V이다. 이 출력 단자(10)의 전압은 도 18의 어드레스 전극의 전압 파형에 상당한다.

도 6에서, 드라이브 IC(37) 내의 단일 구동 소자(601)는, 기생 다이오드(602)에 의해, 전원 단자(8)로부터 출력 단자(10)에 흐르는 전류 방향으로의 스위칭 기능과, 그 역방향의 전류에 대한 도통 기능을 갖추고 있다. 도 6에서는 구동 소자에 P 채널 MOSFET(601)가 이용되고 있지만, 도 9에 도시한 바와 같이 마찬가지로 다이오드(602)가 기생한 N 채널 MOSFET(603)를 적용할 수도 있다. 또한, 도 8c에 도시한 바와 같이 다이오드(609)를 새롭게 병렬 부가한 IGBT(608)나 바이폴라 트랜지스터 등을 이용할 수도 있다.

도 6에서는 드라이브 IC(37)가 전력 분산 수단(30)을 통해 2 단계의 전압 상승 하강 기능을 갖는 구동 전원(1)에 의해 구동되고 있으며, 전원 단자(8)의 전위는 접지로부터 전극 구동 전압의 범위에서 변화한다. 구동 전원(1)의 2 단계 전압 상승 하강 회로의 회로 구성예를 도 10에 도시한다.

도 10에서, 구동 전원(1)의 구성을 설명한다. N 채널 MOSFET(45)는 스위치(42)(도 6)에 상당하고, 소스가 전원 단자(11)에 접속되고, 드레인이 전원(40)의 양극에 접속된다. N 채널 MOSFET(48)는 스위치(44)(도 6)에 상당하고, 소스가 접지에 접속되고, 드레인이 전원 단자(11)에 접속된다.

이어서, 스위치(43)(도 6)에 상당하는 구성을 설명한다. N 채널 MOSFET(46)는 소스가 전원(40)의 음극에 접속되고, 드레인이 다이오드(49)의 캐소드에 접속된다. 다이오드(49)의 애노드는 전원 단자(11)에 접속된다. N 채널 MOSFET(47)는소스가 전원 단자(11)에 접속되고, 드레인이 다이오드(50)의 캐소드에 접속된다. 다이오드(50)의 애노드는 전원(40)의 음극에 접속된다.

상기한 구동 전원(1) 내의 MOSFET는 온 저항을 가지므로, 도 6의 전력 분산 수단(30)의 기능을 갖는다.

도 11은 전력 회수 회로를 이용한 구동 전원(110)의 구성예를 도시한다. 전력 회수 회로는 저소비 전력화를 도모할 수 있다. P 채널 MOSFET(113P)는 소스가 플러스 전위 Va에 접속되고, 드레인이 전원 단자(111)에 접속된다. N 채널 MOSFET(113N)는 소스가 접지에 접속되고, 드레인이 전원 단자(111)에 접속된다. 인덕턴스(112P)는 다이오드(115P)의 캐소드 및 전원 단자(111) 사이에 접속된다. P 채널 MOSFET(114P)는 드레인이 다이오드(115P)의 애노드에 접속되고, 소스가 컨덴서(116)의 제1 전극에 접속된다. 컨덴서(116)의 제2 전극은 접지에 접속된다. 인덕턴스(112N)는 다이오드(115N)의 애노드 및 전원 단자(111) 사이에 접속된다. N 채널 MOSFET(114N)는 드레인이 다이오드(115N)의 캐소드에 접속되고, 소스가 컨덴서(116)의 제1 전극에 접속된다.

이어서, 구동 전원(전력 회수 회로 : 110)의 동작을 설명한다. 이 구동 전원(110)은 도 7의 전압 V8과 동일한 전압을 생성할 수 있다. 타이밍 t1 전에는, FET(113P)를 온 상태로 하고, FET(113N, 114N 및 114P)를 오프 상태로 한다. 그러면, 전압 V8은 Va가 된다. 이어서, 타이밍 t1에서는 FET(114N)를 온 상태로 하고, FET(113P, 113N 및 114P)를 오프 상태로 한다. 그러면, 인덕턴스(112N) 및 컨덴서(116)의 LC 공진에 의해 컨덴서(116)가 충전되어 전력이 회수되어, 전압 V8이 저하된다. 이어서, 타이밍 t2에서는 FET(113N)를 온 상태로 하고, FET(113P, 114P 및 114N)를 오프 상태로 한다. 그러면, 전압 V8은 0V(접지)가 된다. 이어서, 타이밍 t3에서는 FET(114P)를 온 상태로 하고, FET(113P, 113 N 및 114N)를 오프 상태로 한다. 그러면, 전압 V8이 상승한다. 이어서, 타이밍 t4에서는 FET(113P)를 온 상태로 하고, FET(113N, 114P 및 114N)를 오프 상태로 한다. 그러면, 전압 V8은 Va가 된다.

도 8a∼도 8c는 도 6의 드라이브 회로(600), FET(601) 및 다이오드(602)의 구체적 구성을 도시한다. 도 6에서, FET(구동 소자 : 601)를 광범위한 전위로 도통 상태 및 차단 상태로 유지하기 위해, 드라이브 회로(600)는 전원 단자(8)에 접속된 고압 회로로 하는 경우가 많다. 그래서 드라이브 회로(600)의 회로 비용을 억제하도록, 드라이브 회로(600)를 저압 회로로 구성한 예를 도 8a∼도 8c에 도시한다.

도 8a에서는, 염가의 저내압 소자로 이루어지는 드라이브 회로(605)로부터 출력되는 제어 전압을, 스위치 회로(606)를 통해 구동 소자(601)의 게이트에 인가하고 있다. 스위치 회로(606)를 도통시켜 구동 소자(601)의 상태를 제어한 후에, 스위치 회로(606)를 차단한 경우, 입력 단자쌍인 게이트-소스 사이의 기생 용량(604)에 제어 전압이 유지되기 때문에 구동 소자(601)의 제어도 유지된다. 이와 같이 입력 단자가 절연된 전압 구동 소자를 구동 소자(601)로서 이용한 경우에는, 입력 단자쌍 사이의 기생 용량(604)을 홀드 컨덴서로서 이용할 수 있다. 이것은, 일반적으로 구동 소자(601)에서는 그 안정 동작과 저소비 전력화를 위해, 입력단자쌍 사이의 기생 용량(604)이 다른 단자쌍 사이의 기생 용량보다도 대폭 크게 설계되는 것을 이용하고 있다.

도 8b의 구성을 설명한다. N 채널 MOSFET(구동 소자 : 603)는 기생 다이오드(602)를 갖는다. 기생 다이오드(602)는 애노드가 FET(603)의 소스에 접속되고, 캐소드가 FET(603)의 드레인에 접속된다. 도 8a의 스위치 회로(606)를 대신하여, 다이오드(6061) 및 N 채널 MOSFET(607)를 이용한다.

도 6의 드라이브 IC(37)의 출력 단자(10)의 전위(구동 소자(603)의 소스 단자 전위와 동일한 전위)가 접지 레벨까지 저하하는 타이밍에서, 드라이브 회로(605)의 출력을 하이 레벨(예를 들면 5V)로 함으로써, 구동 소자(603)는 도통 상태가 된다. 그 후, 출력 단자(10)가 고전위가 되면 다이오드(6061)는 차단하고, 구동 소자(603)의 도통 상태는 유지된다. 구동 소자(603)를 차단할 때에는 드라이브 소자(607)를 도통시킨다. 입력 단자쌍 사이의 기생 용량(604)은 홀드 컨덴서로서 기능한다.

도 8c에서는 병렬 다이오드(609)를 부가한 IGBT(608)를 구동 소자로서 이용함 과 함께, N 채널 MOSFET(6062)만을 상기한 스위치 회로에 이용한다. FET(6062)는 기생 다이오드(609)를 갖는다. FET(스위치 회로 : 6062)의 동작에서는, 드라이브 회로(605)의 출력이 하이 레벨일 때에 N 채널 MOSFET(6062)의 기생 다이오드(610)를 통해 구동 소자(608)를 도통시킨다. 또한, 드라이브 회로(605)의 출력을 로우 레벨로 함과 함께 N 채널 MOSFET(6062)의 게이트 전위를 하이 레벨로 함으로써 구동 소자(609)를 차단시킨다. 입력 단자쌍 사이의 기생 용량(604)은 홀드 컨덴서로서 기능한다.

도 8a∼도 8c의 각 회로 구성의 조합은 임의임과 함께, 구동 파형에 따라 역극성의 구동 소자를 적용할 수 있는 것은 물론이다.

이상과 같이, 도 6에서 구동 전원(1)은 주기적으로 승강하는 전압을 공급할 수 있다. FET(601) 및 기생 다이오드(602)는 제1 스위칭 소자를 구성한다. 제1 스위칭 소자는, 구동 전원(1) 및 출력 단자(10) 사이에 접속되고, 쌍방향 도통 가능하여 적어도 한방향의 전류에 대한 스위칭 기능을 갖는다.

상기한 적어도 한 방향의 전류에 대한 스위칭 기능과 쌍방향 도통 기능을 갖는 회로를 이용함으로써, 각 출력 단자(10) 단위에서 푸시풀 구성을 위해 복수개 설치하는 구동 소자의 수를 단일개로 하여, 회로 비용을 삭감할 수 있다.

또한, 도 8a에 도시한 바와 같이, 제1 스위칭 소자는 고압 스위칭 소자이고, 제1 스위칭 소자의 제어 단자는 제2 스위칭 소자(606) 등을 통해 저압 구동 회로(605)에 접속된다. 또한, 도 8b, 도 8c에 도시한 바와 같이 제2 스위칭 소자는 다이오드(6061) 또는 MOSFET(6062)를 이용하여 구성해도 된다.

(제3 실시예)

도 12a는 본 발명의 제3 실시예에 따른 어드레스 드라이버(202)(도 1)의 구성예를 도시한다. 이 어드레스 드라이버(202)는 부하 용량에 충전되어 있는 전하를 출력 전환할 때에 재이용함으로써 전력 소비를 억제할 수 있다.

구동 회로(3)의 전원 단자(8)는, 스위치 회로(80)를 통해 구동 전원(1)에 접속된다. P 채널 MOSFET(601a, 601b, 601c)는 각각 기생 다이오드(602a, 602b,602c)를 갖고, 소스가 전원 단자(8)에 접속되고, 드레인이 출력 단자(10a, 10b, 10c)에 접속된다. 기생 다이오드(602a∼602c)의 애노드 및 캐소드는, 각각 FET(601a∼601c)의 드레인 및 소스에 접속된다. FET(601a∼601c)의 게이트는 드라이브 회로(600)의 출력에 접속된다.

N 채널 MOSFET(701a, 701b, 701c)는 각각 기생 다이오드(702a, 702b, 702c)를 갖고, 소스가 접지 단자(4)에 접속되고, 드레인이 출력 단자(10a, 10b, 10c)에 접속된다. 기생 다이오드(702a∼702c)의 애노드 및 캐소드는 각각 FET(701a∼701c)의 소스 및 드레인에 접속된다. FET(701a∼701c)의 게이트는 드라이브 회로(700)의 출력에 접속된다. 출력 단자(10a∼10c)에는 어드레스 전극의 저항(2) 및 용량(5)이 접속되어 있다.

구동 회로(3)는 복수의 출력 단자(10a∼10c)를 구비하고 있는 회로이면, 단일 드라이브 IC라도, 복수의 드라이브 IC를 탑재한 드라이브 모듈이나 복수의 드라이브 모듈을 포함한 드라이브 회로라도 무관하다.

도 12b의 파형도는, 스위치(80)의 상태, 출력 단자(10a)의 전압 Vo1 , 출력 단자(10b)의 전압 Vo2의 파형을 도시한다. 전압 Vo1을 0V로부터 Va로 상승시키고, 전압 Vo2를 Va로부터 0V로 하강시키는 경우를 예로 설명한다.

타이밍 t1 전에는, 스위치(80)를 온 상태로 하고, FET(601b 및 701a)를 온(도통) 상태로 하고, FET(701b 및 601a)는 오프 상태(차단)로 한다. 전압 Vo1은 0V가 되고, 전압 Vo2는 Va가 된다.

이어서, 타이밍 t1에서는 스위치(80)를 오프 상태로 한다.

이어서, 타이밍 t2에서는 로우사이드측 출력 단자인 FET(701a)를 오프 상태로 한다. 그 후, 하이사이드측 출력 소자인 FET(601a)를 온 상태로 하고, FET(601b)를 오프 상태로 한다. 그러면, 출력 단자(10b)의 전압 Vo2는, 기생 다이오드(602b) 및 FET(601a)를 통해 출력 단자(10a)에 공급된다. 전압 Vo2는 저하하고, 전압 Vo1은 상승하며, 이윽고 양자는 동일한 전압이 된다. 이 때, 출력 단자(10b)의 부하 용량(5)에 저장되어 있는 전하를 출력 단자(10a)의 부하 용량으로 분배해 둠으로써, 그 후의 구동 전원(1)으로부터의 전하 공급량을 삭감하여, 전력 소비를 억제할 수 있다.

이어서, 타이밍 t3에서는 스위치(80)를 온 상태로 하고, 로우사이드측 출력 소자인 FET(701b)를 온 상태로 한다. 그러면, 전압 Vo1은 Va로 상승하고, 전압 Vo2는 0V로 저하된다.

이 경우, 타이밍 t2에서 하이사이드측 출력 소자인 FET(601a, 601b) 및 오프 상태로 하는 로우사이드측 출력 소자인 FET(701a)를 전환한 후, 타이밍 t3에서 온 상태로 하는 로우사이드측 출력 소자인 FET(701b)를 전환하도록 드라이브 회로(600 및 700)를 제어한다. 예를 들면, FET(701b)의 드라이브 회로(700)에서, 제어 신호 경로에 저항과 컨덴서로 이루어지는 CR 지연 회로를 설치하거나, 능동 소자의 구동 능력을 억제하거나 함으로써, FET(601a, 601b, 701a)의 드라이브 회로(600, 700)의 특성보다도 큰 전파 지연 시간을 확보할 수 있다.

또한, 스위치(80)는 타이밍 t1부터 t3까지, 오프 상태로 하도록 설계한다. 이 설계도 도 1에 도시한 제어 회로(205)에 입력된 각 타이밍 신호로부터 용이하게생성할 수 있다. 이와 같이 스위치(80)를 오프 상태로 하고, 각 부하 용량에 충전되어 있던 전하를 통합하고, 하이 레벨로 될 출력 단자에 분배할 수 있다. 그 후, 스위치(80)의 도통 시에, 구동 전원(1)으로부터 공급되는 전하량은 상기한 분배 전하의 분만 삭감할 수 있으므로, 구동 전원(1)으로부터의 공급 에너지도 감소하며, 결과적으로 구동 회로(3)의 전력 소비를 삭감할 수 있다.

또, 구동 전원(1)과 구동 회로(3) 사이에 설치되어 있는 스위치 회로(80)를, 접지 단자(4)의 접지 전위와 구동 회로(3) 사이에 삽입하는 것도 가능하다.

도 13은, 도 12a의 스위치(80)를 MOSFET(81)로 구성한 예를 도시한다. MOSFET(81)는, N 채널이라도 P 채널이라도 무방하며, 다른 스위칭 소자라도 물론 무방하다. 또한, MOSFET(81)의 게이트-소스 사이의 구동 전압을 적절하게 조정하여, MOSFET(81)를 정전류 모드 혹은 고출력 임피던스 상태에서 사용할 수도 있다. 이와 같이 구동함으로써, MOSFET(81)에의 전력 분산 효과도 커져, 구동 회로(3)의 소비 전력 저감도 더 가능해진다.

이상과 같이, 도 12a에서, 공통 스위칭 소자(80)는, 전원(1) 에 접속된다. 제1 스위칭 소자(601a, 602a) 및 제2 스위칭 소자(701a, 702a)는, 공통 스위칭 소자(80)를 통해 전원(1) 및 기준 전위(4)의 사이에 직렬로 접속된다. 제1 출력 단자(10a)는, 제1 스위칭 소자(601a, 602a) 및 제2 스위칭 소자(701a, 702a) 사이에 접속된다.

제3 스위칭 소자(601b, 602b) 및 제4 스위칭 소자(701b, 702b)는 제1 스위칭 소자(601a, 602a) 및 제2 스위칭 소자(701a, 702a)에 대하여, 병렬로, 또한 공통스위칭 소자(80)를 통해 전원(1) 및 기준 전위(4) 사이에 직렬로 접속된다. 제2 출력 단자(10b)는 제3 스위칭 소자(601b, 602b) 및 제4 스위칭 소자(701b, 702b) 사이에 접속된다.

도 12b에서, 타이밍 t1 전에 기준 전위(4)의 전압을 제2 스위칭 소자(701a, 702a)를 통하여 제1 출력 단자(10a)로부터 출력하고, 그 후 타이밍 t1에서 공통 스위칭 소자(80)를 개방하고, 타이밍 t2에서 제2 출력 단자(10b)의 전압을 제1 스위칭 소자(601a, 602a) 및 제3 스위칭 소자(601b, 601b)를 통해 제1 출력 단자(10a)로부터 출력하고, 그 후 타이밍 t3에서 전원(1)의 전압을 공통 스위칭 소자(80) 및 제1 스위칭 소자(601a, 602a)를 통해 제1 출력 단자(10a)로부터 출력한다.

또한, 타이밍 t1 전에 전원(1)의 전압을 공통 스위칭 소자(80) 및 제3 스위칭 소자(601b, 602b)를 통해 제2 출력 단자(10b)로부터 출력하고, 그 후 타이밍 t1에서 공통 스위칭 소자(80)를 개방하고, 타이밍 t2에서 제1 출력 단자(10a)의 전압을 제1 스위칭 소자(601a, 602a) 및 제3 스위칭 소자(601b, 602b)를 통해 제2 출력 단자(10b)로부터 출력하고, 그 후 타이밍 t3에서 기준 전위(4)의 전압을 제4 스위칭 소자(701b, 702b)를 통해 제2 출력 단자(10b)로부터 출력한다.

상기한 제어에 의해, 부하 용량에 충전되어 있는 전하를 출력 전환시에 재이용할 수 있다. 그에 따라, 출력 전환시에 전원으로부터 공급되는 에너지를 줄여, 구동 회로의 전력 소비를 삭감할 수 있다.

(제4 실시예)

도 14는 본 발명의 제4 실시예에 따른 어드레스 드라이버(202)의 구성예를도시한다. 이 어드레스 드라이버(202)는 표시 패널의 고정밀화나 대화면화되어도 소비 전력의 억제 효과가 손상되기 어려운 전력 회수 회로를 포함한다.

어드레스 드라이버(202)는 복수의 드라이브 IC(37)를 탑재한 어드레스 드라이브 모듈(370, 371∼372)에, 각각 공진용 인덕턴스(122P, 122N)와 공진 스위치(123P, 123N)와 교류 접지용 컨덴서(124)로 이루어지는 공진 회로부를 갖는다. 그리고, 출력 전압의 구동 전원(121)에 접속하기 위한 스위치 회로(125)를 하나만 복수의 어드레스 드라이브 모듈(370∼372) 사이에서 공용하고 있다.

인덕턴스(122P)(도 11의 인덕턴스(112P))는 어드레스 드라이브 모듈(370) 등의 전원 단자 및 다이오드(127P)(도 11의 다이오드(115P))의 캐소드 사이에 접속된다. 스위치(123P)(도 11의 FET(114P))는 다이오드(127P)의 애노드 및 컨덴서(124)의 제1 전극 사이에 접속된다. 컨덴서(124)의 제2 전극은 접지에 접속된다.

또한, 인덕턴스(122N)(도 11의 인덕턴스(112N))는 어드레스 드라이브 모듈(370) 등의 전원 단자 및 다이오드(127N)(도 11의 다이오드(115N))의 애노드 사이에 접속된다. 스위치(123N)(도 11의 FET(114N))는 다이오드(127N)의 캐소드 및 컨덴서(124)의 제1 전극 사이에 접속된다.

스위치(125)(도 11의 FET(113P))는 구동 전원(121)의 전원 단자 및 어드레스 드라이브 모듈(370) 등의 전원 단자 사이에 접속된다. 구동 전원(121)의 기준 단자는 접지에 접속된다. 스위치(126)(도 11의 FET(113N))는 구동 전원(121)의 기준 단자 및 어드레스 드라이브 모듈(370) 등의 전원 단자 사이에 설치된다.

도시한 바와 같이 각 어드레스 드라이브 모듈의 370∼372 근처에 공진 회로부를 설치함으로써, 공진 전류 경로의 배선 길이를 최단으로 단축하여 기생 인덕턴스나 기생 용량을 삭감할 수 있다. 이것에 의해서 공진 주기를 삭감한 고속 구동과, Q값 상승에 따른 전력 회수 효율의 향상에 따르는 소비 전력의 삭감이 가능해진다.

또한, 공진 주기를 단축하고 싶은 경우나 회로 부품을 삭감하는 경우에는, 상기한 공진용 인덕턴스(122P 및 122N)를 삭제하고 상기한 공진 전류 경로의 배선에 분포하는 기생 인덕턴스를 이용하여 공진을 일으켜도 된다. 그 때에, 공진 전류 경로가 되는 배선을, 프린트 기판 등의 평면도체 패턴을 이용한 분포 상수 회로에 의해 구성할 수도 있다.

또한, 공진 특성에 대한 영향이 작은 상기한 전위 고정용 스위치 회로(125, 126)를 단일 조합으로 함으로써, 회로 비용을 최대한으로 삭감할 수 있다. 공진 회로부를 각 드라이브 IC마다 설치함에 따라, 구동 속도를 최대한으로 빠르게 함과 함께 소비 전력을 최대한으로 저감시킬 수 있다. 또한, 최대 소비 전력만을 저감시켜 방열 비용을 삭감할 수 있으면 되며, 평균적인 소비 전력의 대폭 억제가 불필요한 경우에는, 접지에의 전위 고정용 스위치 회로(126)의 배제에 의해 회로 비용 삭감도 더 가능하다.

이상과 같이, 제1 스위칭 소자(125, 126)는 전원(121)에 접속된다. 도 11에서, 드라이브 IC(37)는 전원(110) 및 복수의 출력 단자(10) 사이에 각각 접속되는 복수의 제2 스위칭 소자(601, 602)를 갖는다. 도 14에서, 공진 회로는, 하나 또는 복수의 제2 스위칭 소자마다 설치되고, 기준 전위에 접속할 수 있는 공진용 인덕턴스(122P, 122N) 및 컨덴서(124)를 포함하고, 제1 스위칭 소자(125, 126)의 수보다도 많이 설치된다.

출력 단자(10)로부터 공진용 인덕턴스(122P, 122N)까지의 접속 배선의 기생 인덕턴스의 크기는 공진용 인덕턴스(122P, 122N)의 크기보다도 작은 것이 바람직하다. 공진용 인덕턴스(122P, 122N)는 출력 단자(10)로부터 공진 회로 내의 공진 전류 경로의 배선 기생 인덕턴스로 구성할 수 있다.

복수의 공진 회로를 구동 소자 또는 구동 회로(하나 또는 복수의 제2 스위칭 소자) 단위에 대응하여 설치함으로써, 공진 회로의 배선 길이를 최단으로 단축하고, 공진 전류 경로의 기생 인덕턴스를 삭감할 수 있다. 이에 따라 공진 주기를 삭감한 고속 구동과, Q값 상승에 따른 회수 효율의 향상에 따르는 소비 전력의 삭감을 도모할 수 있다. 또한, 공진에의 영향이 작은 상기한 전원 전위 고정용 스위치 회로(125, 126)의 수를 줄임으로써, 회로 비용을 삭감할 수 있다.

상기한 제1∼ 제4 실시예에 따르면, 디스플레이 패널 구동 회로에서의 전력 소비(발열)가 억제 가능함과 함께, 회로 비용 증가를 억제할 수 있다. 또한, 부하 용량이 큰 40형(인치) 클래스 이상의 플라즈마 디스플레이나, 어드레스 전극 구동 펄스레이트가 높은 SVGA(800×600 도트), XGA (1024×768 도트), SXGA(1280×1024)라는 고해상도 플라즈마 디스플레이, TV·HDTV 등의 고휘도 고계조 플라즈마 텔레비전의 소형 저소비 전력화·저비용화를 추진할 수 있다. 또한, 동화상 표시 중 가짜 윤곽 대책에 따른 어드레스 전극 구동 펄스레이트의 증가에 따른 소비 전력의 증가도 억제할 수 있다.

상기한 디스플레이 패널 구동 회로는 플라즈마 디스플레이나 일렉트로 루미네센스, 액정 디스플레이(LCD) 등의 평면 디스플레이 패널, 및 그 밖의 디스플레이에 적용할 수 있다.

또, 상기 실시예는, 모두 본 발명을 실시하는데 있어서의 구체화의 예를 나타낸 것에 지나지 않으며, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안되는 것이다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 일탈하지 않고, 다양한 형태로 실시할 수 있다.

본 발명의 실시예는, 예를 들면 이하와 같이 여러가지의 적용이 가능하다.

(부기 1) 디스플레이 패널에 접속하기 위한 각각 복수의 제1 및 제2 전극과,

상기 제1 전극을 구동하기 위한 제1 구동 회로와,

상기 복수의 제2 전극 중 모두 혹은 일부를 구동시키기 위해 접속하거나, 또는 차단함으로써 출력 임피던스를 상승시키는 제2 구동 회로를 갖는 것을 특징으로 하는 디스플레이 패널 구동 회로.

(부기 2) 상기 제1 구동 회로가 플라즈마 디스플레이 패널의 어드레스 전극 구동 회로이며, 상기 제2 구동 회로가 플라즈마 디스플레이 패널의 표시 방전 전극의 구동 회로인 것을 특징으로 하는 부기 1에 기재된 디스플레이 패널 구동 회로.

(부기 3) 상기 제2 구동 회로가 플라즈마 디스플레이 패널의 홀수번째의 라인 또는 짝수번째의 라인의 표시 방전 전극의 구동 회로인 것을 특징으로 하는 부기 2에 기재된 디스플레이 패널 구동 회로.

(부기 4) 상기 표시 방전 전극은 방전을 행하기 위한 제1 및 제2 표시 방전전극의 복수의 조합만을 포함하고,

상기 제2 구동 회로가 상기 제1 및 제2 표시 방전 전극을 구동하기 위한 회로인 것을 특징으로 하는 부기 2에 기재된 디스플레이 패널 구동 회로.

(부기 5) 상기 제1 구동 회로가 플라즈마 디스플레이 패널의 어드레스 전극 구동 회로이고, 상기 제2 구동 회로가 플라즈마 디스플레이 패널의 주사 방전 전극의 구동 회로인 것을 특징으로 하는 부기 1에 기재된 디스플레이 패널 구동 회로.

(부기 6) 상기 제2 구동 회로가 플라즈마 디스플레이 패널의 홀수번째의 라인 또는 짝수번째의 라인의 주사 방전 전극의 구동 회로인 것을 특징으로 하는 부기 5에 기재된 디스플레이 패널 구동 회로.

(부기 7) 상기 제2 구동 회로가 하나의 구동 IC인 것을 특징으로 하는 부기 5에 기재된 디스플레이 패널 구동 회로.

(부기 8) 상기 제2 구동 회로는 주사 펄스를 인가하는 주사 방전 전극을 접속 상태로 하고, 주사 펄스를 인가하지 않은 주사 방전 전극을 접속 상태 또는 차단 상태로 하는 것을 특징으로 하는 부기 5에 기재된 디스플레이 패널 구동 회로.

(부기 9) 부기 1에 기재된 디스플레이 패널 구동 회로와,

상기 디스플레이 패널 구동 회로의 제1 및 제2 전극에 접속되는 플라즈마 디스플레이 패널을 갖는 것을 특징으로 하는 플라즈마 디스플레이.

(부기 10) 전압을 공급할 수 있는 전원과,

상기 전원이 공급하는 전압을 출력하기 위한 출력 단자와,

상기 전원 및 상기 출력 단자의 사이에 접속되어, 쌍방향 도통 가능하고 적어도 한방향의 전류에 대한 스위칭 기능을 갖는 제1 스위칭 소자를 갖는 것을 특징으로 하는 디스플레이 패널 구동 회로.

(부기 11) 상기 제1 스위칭 소자는 MOSFET을 이용하여 구성되는 것을 특징으로 하는 부기 10에 기재된 디스플레이 패널 구동 회로.

(부기 12) 상기 제1 스위칭 소자는, IGBT 또는 바이폴라 트랜지스터에 다이오드를 병렬 접속하여 구성되는 것을 특징으로 하는 부기 10에 기재된 디스플레이 패널 구동 회로.

(부기 13) 상기 제1 스위칭 소자는 고압 스위칭 소자로서,

상기 제1 스위칭 소자의 제어 단자는, 제2 스위칭 소자를 통해 저압 구동 회로에 접속되는 것을 특징으로 하는 부기 10에 기재된 디스플레이 패널 구동 회로.

(부기 14) 상기 제2 스위칭 소자는 다이오드 또는 MOSFET를 이용하여 구성되는 것을 특징으로 하는 부기 13에 기재된 디스플레이 패널 구동 회로.

(부기 15) 부기 10에 기재된 디스플레이 패널 구동 회로와,

상기 디스플레이 패널 구동 회로의 출력 단자에 접속되는 플라즈마 디스플레이 패널을 갖는 것을 특징으로 하는 플라즈마 디스플레이.

(부기 16) 전원에 접속되는 공통 스위칭 소자와,

상기 공통 스위칭 소자를 통해 전원 및 기준 전위의 사이에 직렬로 접속되는 제1 및 제2 스위칭 소자와,

상기 제1 및 제2 스위칭 소자의 사이에 접속되는 제1 출력 단자와,

상기 제1 및 제2 스위칭 소자에 대하여 병렬로, 또한 상기 공통 스위칭 소자를 통해 전원 및 기준 전위의 사이에 직렬로 접속되는 제3 및 제4 스위칭 소자와,

상기 제3 및 제4 스위칭 소자의 사이에 접속되는 제2 출력 단자와,

상기 공통 스위칭 소자를 개방하고, 상기 제2 출력 단자의 전압을 상기 제1 및 제3 스위칭 소자를 통해 상기 제1 출력 단자로부터 출력하며, 그 후 전원의 전압을 상기 공통 스위칭 소자 및 상기 제1 스위칭 소자를 통해 상기 제1 출력 단자로부터 출력하는 제어 회로를 갖는 것을 특징으로 하는 디스플레이 패널 구동 회로.

(부기 17) 전원에 접속되는 공통 스위칭 소자와,

상기 공통 스위칭 소자를 개방하고, 상기 제1 출력 단자의 전압을 상기 제1 및 제3 스위칭 소자를 통해 상기 제2 출력 단자로부터 출력하고, 그 후 기준 전위의 전압을 상기 제4 스위칭 소자를 통해 상기 제2 출력 단자로부터 출력하는 제어 회로를 갖는 것을 특징으로 하는 디스플레이 패널 구동 회로.

(부기 18) 상기 제어 회로는, 상기 공통 스위칭 소자를 개방하고, 상기 제1 출력 단자의 전압을 상기 제1 및 제3 스위칭 소자를 통해 상기 제2 출력 단자로부터 출력하고, 그 후, 기준 전위의 전압을 상기 제4 스위칭 소자를 통해 상기 제2 출력 단자로부터 출력하는 것을 특징으로 하는 부기 16에 기재된 디스플레이 패널 구동 회로.

(부기 19) 상기 제어 회로는, 기준 전위의 전압을 상기 제2 스위칭 소자를 통해 상기 제1 출력 단자로부터 출력하고, 그 후 상기 공통 스위칭 소자를 개방하고, 상기 제2 출력 단자의 전압을 상기 제1 및 제3 스위칭 소자를 통해 상기 제1 출력 단자로부터 출력하고, 그 후 전원의 전압을 상기 공통 스위칭 소자 및 상기 제1 스위칭 소자를 통해 상기 제1 출력 단자로부터 출력하는 것을 특징으로 하는 부기 16에 기재된 디스플레이 패널 구동 회로.

(부기 20) 상기 제어 회로는 전원의 전압을 상기 공통 스위칭 소자 및 상기 제3 스위칭 소자를 통해 상기 제2 출력 단자로부터 출력하고, 그 후 상기 공통 스위칭 소자를 개방하고, 상기 제1 출력 단자의 전압을 상기 제1 및 제3 스위칭 소자를 통해 상기 제2 출력 단자로부터 출력하고, 그 후 기준 전위의 전압을 상기 제4 스위칭 소자를 통해 상기 제2 출력 단자로부터 출력하는 것을 특징으로 하는 부기 17에 기재된 디스플레이 패널 구동 회로.

(부기 21) 상기 공통 스위칭 소자는, MOSFET를 이용하여 구성되는 것을 특징으로 하는 부기 16에 기재된 디스플레이 패널 구동 회로.

(부기 22) 상기 공통 스위칭 소자는 MOSFET를 이용하여 구성되는 것을 특징으로 하는 부기 17에 기재된 디스플레이 패널 구동 회로.

(부기 23) 부기 16에 기재된 디스플레이 패널 구동 회로와,

상기 디스플레이 패널 구동 회로의 제1 및 제2 출력 단자에 접속되는 플라즈마 디스플레이 패널을 갖는 것을 특징으로 하는 플라즈마 디스플레이.

(부기 24) 부기 17에 기재된 디스플레이 패널 구동 회로와,

(부기 25) 전압을 공급할 수 있는 전원과,

상기 전원에 접속되는 제1 스위칭 소자와,

상기 제1 스위칭 소자를 통해 상기 전원의 전압을 출력할 수 있는 복수의 출력 단자와,

상기 전원 및 상기 복수의 출력 단자의 사이에 각각 접속되는 복수의 제2 스위칭 소자와,

상기 복수의 제2 스위칭 소자 중 하나 또는 복수의 제2 스위칭 소자마다 설치되고, 기준 전위에 접속할 수 있는 공진용 인덕턴스 및 컨덴서를 포함하며, 상기 제1 스위칭 소자의 수보다도 많이 설치되는 공진 회로를 갖는 것을 특징으로 하는 디스플레이 패널 구동 회로.

(부기 26) 상기 출력 단자로부터 상기 공진용 인덕턴스까지의 접속 배선의 기생 인덕턴스의 크기가 상기 공진용 인덕턴스의 크기보다도 작은 것을 특징으로 하는 부기 25에 기재된 디스플레이 패널 구동 회로.

(부기 27) 상기 공진용 인덕턴스는, 상기 출력 단자로부터 상기 공진 회로 내의 공진 전류 경로의 배선 기생 인덕턴스로 구성되는 것을 특징으로 하는 부기25에 기재된 디스플레이 패널 구동 회로.

(부기 28) 부기 25에 기재된 디스플레이 패널 구동 회로와,

상기 디스플레이 패널 구동 회로의 복수의 출력 단자에 접속되는 플라즈마 디스플레이 패널을 갖는 것을 특징으로 하는 플라즈마 디스플레이.

이상 설명한 바와 같이, 제2 전극의 전부 또는 일부를 차단 상태에 제어함으로써, 디스플레이 패널 내에 존재하는 기생 용량을 제1 구동 회로의 부하 용량으로부터 배제할 수 있다. 이 부하 용량의 삭감 효과에 의해서, 제1 구동 회로의 전력 소비를 삭감할 수 있다.

또한, 제1 스위칭 소자는 적어도 한 방향의 전류에 대한 스위칭 기능과 쌍방향 도통 기능을 가지므로, 스위칭 소자의 수를 삭감할 수 있고, 회로 비용을 삭감할 수 있다.

또한, 제어 회로의 제어에 의해, 제2 출력 단자에 접속되는 부하 용량에 충전되어 있는 전하를, 제2 출력 단자로부터 제1 출력 단자로 출력 전환할 때에 재이용할 수 있다. 그에 따라, 출력 전환의 때에 전원으로부터 공급되는 에너지를 줄여, 전력 소비를 삭감할 수 있다.

또한, 하나 또는 복수의 제2 스위칭 소자마다 공진 회로를 설치함에 따라, 공진 회로의 배선 길이를 단축하여, 공진 전류 경로의 기생 인덕턴스를 삭감할 수 있다. 이에 따라 공진 주기를 삭감한 고속 구동과, Q값 상승에 따른 전력 회수 효율의 향상에 따른 소비 전력의 삭감을 도모할 수 있다. 또한, 공진에의 영향이 작은 제1 스위칭 소자의 수를 줄임으로써, 회로 비용을 삭감할 수 있다.

Claims

디스플레이 패널에 접속하기 위한 각각 복수의 제1 및 제2 전극과,

상기 제1 전극을 구동하기 위한 제1 구동 회로와,

상기 복수의 제2 전극 중 모두 혹은 일부를 구동시키기 위해 접속하거나, 또는 차단함으로써 출력 임피던스를 상승시키는 제2 구동 회로

를 갖는 것을 특징으로 하는 디스플레이 패널 구동 회로.
제1항에 기재된 디스플레이 패널 구동 회로와,

상기 디스플레이 패널 구동 회로의 제1 및 제2 전극에 접속되는 플라즈마 디스플레이 패널

을 갖는 것을 특징으로 하는 플라즈마 디스플레이.
전압을 공급할 수 있는 전원과,

상기 전원이 공급하는 전압을 출력하기 위한 출력 단자와,

상기 전원 및 상기 출력 단자의 사이에 접속되고, 쌍방향 도통 가능하며 적어도 한방향의 전류에 대한 스위칭 기능을 갖는 제1 스위칭 소자

를 갖는 것을 특징으로 하는 디스플레이 패널 구동 회로.
제3항에 기재된 디스플레이 패널 구동 회로와,

상기 디스플레이 패널 구동 회로의 출력 단자에 접속되는 플라즈마 디스플레이 패널

을 갖는 것을 특징으로 하는 플라즈마 디스플레이.
전원에 접속되는 공통 스위칭 소자와,

상기 공통 스위칭 소자를 통해 전원 및 기준 전위의 사이에 직렬로 접속되는 제1 및 제2 스위칭 소자와,

상기 제1 및 제2 스위칭 소자의 사이에 접속되는 제1 출력 단자와,

상기 제1 및 제2 스위칭 소자에 대하여 병렬로, 또한 상기 공통 스위칭 소자를 통해 전원 및 기준 전위 사이에 직렬로 접속되는 제3 및 제4 스위칭 소자와,

상기 제3 및 제4 스위칭 소자의 사이에 접속되는 제2 출력 단자와,

상기 공통 스위칭 소자를 개방하고, 상기 제2 출력 단자의 전압을 상기 제1 및 제3 스위칭 소자를 통해 상기 제1 출력 단자로부터 출력하고, 그 후 전원의 전압을 상기 공통 스위칭 소자 및 상기 제1 스위칭 소자를 통해 상기 제1 출력 단자로부터 출력하는 제어 회로

를 갖는 것을 특징으로 하는 디스플레이 패널 구동 회로.
전원에 접속되는 공통 스위칭 소자와,

상기 공통 스위칭 소자를 통해 전원 및 기준 전위의 사이에 직렬로 접속되는 제1 및 제2 스위칭 소자와,

상기 제1 및 제2 스위칭 소자의 사이에 접속되는 제1 출력 단자와,

상기 제1 및 제2 스위칭 소자에 대하여 병렬로, 또한 상기 공통 스위칭 소자를 통해 전원 및 기준 전위의 사이에 직렬로 접속되는 제3 및 제4 스위칭 소자와,

상기 제3 및 제4 스위칭 소자의 사이에 접속되는 제2 출력 단자와,

상기 공통 스위칭 소자를 개방하고, 상기 제1 출력 단자의 전압을 상기 제1 및 제3 스위칭 소자를 통해 상기 제2 출력 단자로부터 출력하며, 그 후 기준 전위의 전압을 상기 제4 스위칭 소자를 통해 상기 제2 출력 단자로부터 출력하는 제어 회로

를 갖는 것을 특징으로 하는 디스플레이 패널 구동 회로.
제5항에 기재된 디스플레이 패널 구동 회로와,

상기 디스플레이 패널 구동 회로의 제1 및 제2 출력 단자에 접속되는 플라즈마 디스플레이 패널

을 갖는 것을 특징으로 하는 플라즈마 디스플레이.
제6항에 기재된 디스플레이 패널 구동 회로와,

상기 디스플레이 패널 구동 회로의 제1 및 제2 출력 단자에 접속되는 플라즈마 디스플레이 패널

을 갖는 것을 특징으로 하는 플라즈마 디스플레이.
전압을 공급할 수 있는 전원과,

상기 전원에 접속되는 제1 스위칭 소자와,

상기 제1 스위칭 소자를 통해 상기 전원의 전압을 출력할 수 있는 복수의 출력 단자와,

상기 전원 및 상기 복수의 출력 단자의 사이에 각각 접속되는 복수의 제2 스위칭 소자와,

상기 복수의 제2 스위칭 소자 중의 하나 또는 복수의 제2 스위칭 소자마다 설치되고, 기준 전위에 접속할 수 있는 공진용 인덕턴스 및 컨덴서

를 포함하며,

상기 제1 스위칭 소자의 수보다도 많이 설치되는 공진 회로를 갖는 것을 특징으로 하는 디스플레이 패널 구동 회로.
제9항에 기재된 디스플레이 패널 구동 회로와,

상기 디스플레이 패널 구동 회로의 복수의 출력 단자에 접속되는 플라즈마 디스플레이 패널

을 갖는 것을 특징으로 하는 플라즈마 디스플레이.