KR100746059B1 - Ｐｄｐ 데이터 드라이버, ｐｄｐ 구동 방법, 플라즈마디스플레이 장치 및 그 제어 방법 - Google Patents

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Abstract

입력 및 출력 단자가 복수의 군으로 분할되고, 하이 레벨을 출력하기 위해 소정의 군이 선택될 수 있는 PDP 데이터 드라이버가 제공된다. PDP 데이터 드라이버가, 배열된 복수의 데이터 드라이버 IC에 의해 형성된다. 각 데이터 드라이버 IC의 출력 제어 회로에서는, 입력 및 출력 단자가, 스크린을 형성하는 복수의 원색 순서로 배열되고 복수의 군으로 분할된다. 출력 제어 회로는, 각 어레이의 게이트가 입력 및 출력 단자에 각각 대응하는 방식으로 제 1 어레이의 게이트 및 제 2 어레이의 게이트를 포함한다. 각 군에 대해, 제 1 제어 입력에 따라, 입력 데이터를 변경하지 않은채 출력하거나, 하이 레벨을 출력하도록 제 1 어레이의 게이트가 제어되고, 제 2 제어 출력에 따라 제 1 어레이의 게이트의 모든 출력을 변경하지 않은채 전달하거나 로우 레벨을 출력하도록 제 2 어레이의 게이트가 제어된다.
PDP, 플라즈마 디스플레이 장치

Description

ＰＤＰ 데이터 드라이버, ＰＤＰ 구동 방법, 플라즈마 디스플레이 장치 및 그 제어 방법{PDP DATA DRIVER, PDP DRIVING METHOD, PLASMA DISPLAY DEVICE, AND CONTROL METHOD FOR THE SAME}
도 1은 통상의 AC 방전 메모리 동작형 PDP에서 디스플레이 셀의 구조를 도시하는 단면도.
도 2는 통상의 PDP 구동 장치의 예시적인 블록도.
도 3은 통상의 PDP에서 하나의 필드에서의 동작을 도시하는 타임 차트.
도 4는 통상의 PDP에서 하나의 서브 필드에서의 동작을 도시하는 타임 차트.
도 5는 통상의 PDP 데이터 드라이버 IC의 회로 구조를 도시하는 블록도.
도 6은 통상의 PDP 데이터 드라이버 IC의 출력 제어 회로 및 고 내압 (high tolerant) 버퍼의 회로 구조를 도시하는 도면.
도 7은 PDP와 PDP 드라이버 IC 사이의 통상적인 접속을 도시하는 도면.
도 8은 통상의 PDP 데이터 드라이버 IC를 사용하여, PDP에서 R, G 및 B 각각에 대한 전극을 독립적으로 제어하는 접속 상태를 도시하는 도면.
도 9는 본 발명의 제 1 실시형태에 따른 PDP 데이터 드라이버에서 출력 제어 회로 및 고 내압 버퍼의 회로도.
도 10은 본 발명의 제 1 실시형태에서, PDP 데이터 드라이버 IC의 출력 제어 회로 및 고 내압 버퍼의 진리표.
도 11은 본 발명의 제 1 실시행태에서, PDP 데이터 드라이버 IC의 출력 제어 회로 및 고 내압 버퍼의 동작을 도시하는 타이밍 차트.
도 12는 본 발명의 제 1 실시형태에 따른 PDP 데이터 드라이버 IC를 사용하여 PDP의 R, G 및 B 각각에 대한 전극을 독립적으로 제어하는 접속 상태를 도시하는 도면.
도 13은 예비 방전 주기 동안 PDP를 구동하는 통상의 방법을 도시하는 타이밍 차트.
도 14는 본 발명의 제 1 실시형태에서 예비 방전 주기 동안 PDP를 구동하는 방법을 도시하는 타이밍 차트.
도 15는 본 발명의 제 2 실시형태에 따른 PDP 데이터 드라이버 IC 에서 출력 제어 회로 및 고 내압 버퍼의 회로도.
도 16은 본 발명의 제 2 실시형태에서, PDP 데이터 드라이버 IC의 출력제어 회로 및 고 내압 버퍼의 진리표.
도 17은 본 발명의 제 2 실시형태에서, 기입방전 주기 동안 플라즈마 디스플레이를 구동하는 방법을 도시하는 타이밍 차트.
도 18은 플라즈마 디스플레이 패널에서 인접 데이터 전극들 사이의 정전기적 커패시턴스를 개략적으로 도시하는 도면.
도 19는 본 발명의 제 3 실시형태에 따른 PDP 데이터 드라이버 IC의 출력 제어 회로 및 고 내압 버퍼의 회로도.
도 20은 본 발명의 제 3 실시형태에서, PDP 데이터 드라이버 IC의 출력 제어 회로 및 고 내압 버퍼의 동작을 도시하는 타이밍 차트.
도 21은 본 발명의 제 4 실시형태에 따른 플라즈마 디스플레이 장치의 구조를 도시하는 블록도.
*도면의 주요부분에 대한 부호의 설명*
21 : PDP
31: 데이터 드라이버
101 : 시프트 레지스터
102 : 래치 회로
103, 103A, 103B, 103C : 출력 제어 회로
104, 104A : 고 내압 버퍼
BA1, BA2, BA3, BA4, BA5, BA6, ..., BA(3n-2), BA(3n-1), BA3n, BC1, BC2 : 버퍼
BB1, ..., BB3n : 고 내압 버퍼 회로
GA1, ..., GA3n, GB1, ..., GB3n, GC1, ..., GC3n, GD1, ..., GD3n, GE1, ...GE3n, GF1, ..., GF3n, GG1, ..., GG3n : 게이트
본 발명은 플라즈마 디스플레이 패널 (PDP) 용 데이터 드라이버, PDP용 구동 방법 및 이를 이용한 플라즈마 디스플레이 장치, 및 플라즈마 디스플레이 장치의 제어 방법에 관한 것이다.
플라즈마 디스플레이 패널 (이하, 단순하게 PDP라 한다) 은 다양한 특성을 가진다. 일반적으로, PDP는 얇고, 화면떨림이 없으며, 큰 표시 콘트라스트비 및 고속 반응 속도를 가지고, 비교적 쉽게 제조되어 예를 들어, 큰 스크린을 가질 수 있다. 또한, PDP는 자체 발광하고, 형광재의 선택에 따라 다양한 색의 광을 발산할 수 있다.
이러한 특성때문에, PDP는 최근에 컴퓨터 관련 디스플레이, 가정용 슬림형 TV 수상기 등의 분야에서 널리 사용되고 있다.
PDP는 동작 방식에 따라 교류 (AC) 방전형과 직류 (DC) 방전형으로 분류된다. AC 방전형에서는, 전극이 유전체 재료로 피복되고, AC 방전이 발생하는 상태에서 간접적으로 동작한다. DC 방전형에서는, 전극이 방전 공간에 노출되고, DC 방전이 발생하는 상태에서 동작한다.
AC 방전형은 구동 방식에 따라 메모리 동작형과 리프레시 동작형으로 더 분류된다. 메모리 동작형은 방전 셀의 메모리 기능을 사용하는 반면, 리프레시 동작형은 메모리 기능을 사용하지 않는다.
리프레시 동작형에서는, 디스플레이 용량의 증가에 따라 휘도가 낮아진다. 따라서, 리프레시 동작형은 통상적으로 작은 디스플레이 용량을 가진 소형 PDP에 사용된다. 최근에 슬림형 TV 수상기에 사용되는 PDP는 통상적으로 AC 방전 메모리 동작형이다.
도 1은 통상적인 AC 방전 메모리 동작형 PDP에서 디스플레이 셀의 구조를 도시하는 단면도이다.
도 1에 도시된 바와 같이, AC 방전 메모리 동작형 PDP의 각 디스플레이 셀은 일반적으로, 유리로 제조된 후면 절연 기판 (1); 유리로 제조된 전면 절연 기판 (2); 전면 절연 기판 (2) 상에 형성되는 투명한 주사 전극 (3); 전면 절연 기판 (2) 상에 또한 형성되는 투명한 유지 전극 (4); 주사 전극 (3) 과 중복되도록 배열되는 트레이스 전극 (5); 유지 전극 (4) 과 중복되도록 배열되는 트레이스 전극 (6); 후면 절연 기판 (1) 상에 형성되어, 주사 전극 (3) 및 유지 전극 (4) 과 수직으로 교차하는 데이터 전극 (7); 헬륨 (He), 네온 (Ne), 크세논 (Xe) 가스 등 또는 이 가스들의 혼합 가스로 형성되는 방전 가스 공간 (8); 방전 가스 공간 (8) 을 보장하고 디스플레이 셀을 분할하는 배리어 (9); 방전 가스의 방전에 의해 생성되는 자외선을 가시광선 (10) 으로 변환하는 형광재 (11); 주사 전극 (3) 및 유지 전극 (4) 을 피복하는 유전체층 (12); 산화마그네슘 (MgO) 등으로 형성되어 방전에 대해 유전체층 (12) 을 보호하는 보호층 (13); 및 데이터 전극 (7) 을 피복하는 유전체층 (14) 을 포함한다.
이하, 선택된 디스플레이 셀의 방전 동작을 도 1을 참조하여 설명한다.
방전 임계값보다 큰 펄스 전압이 주사 전극 (3) 과 데이터 전극 (7) 의 사이에 인가되어 방전이 시작되는 경우, 양전하 및 음전하는 펄스 전압의 극성에 따라 유전체층 (12 및 14) 의 표면으로 끌려져서 축전된다. 전하의 축전에 의해 유발되는 동일 내부 전압인 벽전압 (wall voltage) 은 펄스 전압과 반대의 극성을 가 진다. 따라서, 디스플레이 셀 내의 유효 전압은 방전이 진행됨에 따라 낮아지고, 인가된 펄스 전압이 상수값으로 유지되는 경우에도 방전이 유지될 수 없다. 결국 방전은 정지된다.
그 후, 벽전압과 동일한 극성을 가지는 펄스 전압인 유지 펄스가, 각각 인접한 주사 전극 (3) 과 유지 전극 (4) 의 사이에 인가되는 경우, 벽전압은 유효 전압으로서 유지 펄스에 추가되어 전체 전압은 방전 임계값을 초과한다. 따라서, 유지 펄스의 진폭이 작은 경우에도, 방전이 발생한다. 따라서, 주사 전극 (3) 과 유지 전극 (4) 사이에 유지 펄스를 연속적으로 인가함으로써 방전을 유지할 수 있다.
상기 기능은 방전 셀의 메모리 기능이다. 유지 방전은, 광 (wide) 펄스폭을 갖고 벽전압을 상쇄할 수 있는 저전압 펄스, 협펄스폭 유지 펄스와 거의 동일한 전압을 가지는 펄스인 협 소거 펄스, 또는 마이크로초 당 수 볼트의 비율로 전이가 발생하는 젠틀 펄스를 주사 전극 (3) 또는 유지 전극 (4) 으로 인가함으로써 정지될 수 있다.
다음으로, 통상적인 PDP 구동 장치의 구조를 도 2를 참조하여 설명한다. 도 2는 통상적인 PDP 구동 장치의 예의 블록도이다.
PDP (21) 의 일 표면 상에 유지 전극 (42) 의 군 및 주사 전극 (53) 의 군이 제공된다. 유지 전극 (42) 및 주사 전극 (53) 은 각각 평행하게 배열되어 있다. PDP의 상기 표면의 반대 표면 상에는 데이터 전극 (32) 의 군이 또한 제공된다. 데이터 전극 (32) 은 유지 전극 (42) 및 주사 전극 (53) 과 수직으로 교 차하도록 배열되어 있다. 디스플레이 셀 (22) 은 유지 전극 및 주사 전극과 데이터 전극의 각 교차점에 형성된다. 유지 전극 X가 주사 전극 Y1, Y2, Y3, ...및 Yn 각각에 대응하도록 대응 주사 전극 근처에 제공된다. 유지 전극 X가, 서로 공통인 1 말단에서 접속된다.
통상의 PDP 구동 장치에서 디스플레이 셀 (22) 을 구동하는데 요구되는 여러 종류의 구동 회로 및 구동 회로 제어용 제어 회로를 설명한다.
데이터 전극을 구동하기 위해 하나의 라인에 대해서 데이터 전극 (32) 의 군에 데이터를 공급하는 데이터 드라이버 (31) 가 디스플레이 셀 (22) 의 어드레스 방전을 유발하기 위해 제공된다. 또한, 유지 전극군 (42) 이 공통으로 유지 방전을 수행하게 하는 유지 드라이버 회로 (40) 및 주사 전극군 (53) 이 공통으로 유지 방전을 수행하게 하는 주사 드라이버 회로 (50) 가 디스플레이 셀 (22) 에서 유지 방전을 유발하기 위해 제공된다.
또한, 주사 전극 Y1 내지 Yn을 포함하는 주사 전극군 (53) 을 순차적으로 주사하는 주사 드라이버 (55) 가 어드레스 주기 동안 선택 및 기입을 위한 방전을 유발하기 위해 제공된다. 또한, 주사 드라이버 (55) 는 유지 펄스를 자신의 전기 공급원에 인가하여 유지 방전을 유발시킨다.
제어 회로 (61) 는 데이터 드라이버 (31), 유지 드라이버회로 (40), 주사 드라이버회로 (50), 주사 드라이버 (55) 및 PDP (21) 의 모든 동작을 제어한다.
제어 회로 (61) 의 주요부는 디스플레이 데이터 제어기 (62) 및 구동 타이밍 제어기 (63) 에 의해 형성된다. 디스플레이 데이터 제어기 (62) 는 외부로부터 의 디스플레이 데이터 입력을 PDP (21) 구동용 데이터로 재배열하는 기능을 가진다. 또한, 디스플레이 데이터 제어기 (62) 는 재배열된 디스플레이 데이터의 시퀀스를 일시적으로 저장하고, 그 시퀀스를, 어드레스 방전 동안 주사 드라이버 (55) 에 의한 순차적인 주사에 동기된 디스플레이 데이터 DATA로서 데이터 드라이버 (31) 에 전달하는 기능을 가진다. 구동 타이밍 제어기 (63) 는 PDP (21) 를 구동하기 위해 외부로부터 내부 제어 신호로 입력되는 도트 클록과 같은 다양한 신호를 변환함으로써, 각각의 드라이버 및 드라이버 회로를 제어한다.
다음으로, 통상의 PDP 구동 장치의 구동 시퀀스를 도 3을 참조하여 설명한다. 도 3은 통상의 PDP 구동 장치의 1 필드 내에 복수의 서브 필드가 형성되는 상태를 도시하는 타임 차트이다.
서브 필드 (이하, 단순히 SFs라 한다) 가 예를 들어, 16.7 ms의 존속시간을 가지는 1 필드를 분할함으로써 형성되어 각각 다른 가중치를 가진다. 도 3의 예에서, 서브 필드의 수는 8로 설정된다. 256 개 그레이스케일을 표현하기 위해 구동 시퀀스가 적절한 방식으로 서브 필드를 조합함으로써 정의된다.
각 서브 필드가 주사 주기 및 유지 방전 주기에 의해 형성된다. 주사 주기 동안, 서브 필드의 가중치에 따른 디스플레이 데이터가 기입된다. 유지 방전 주기 동안, 기입이 명령된 디스플레이 데이터가 디스플레이된다. 1 필드의 이미지가 각 서브 필드를 조합함으로써 디스플레이된다.
도 4는 임의의 가중치를 가지는 1 서브 필드 내의 상세 동작을 도시한다. 도 4는, 유지 전극 X에 공통으로 인가되는 유지 전극 구동 파형 Wx, 주사 전극 Y1 내지 Yn에 인가되는 주사 전극 구동 파형 Wy1 내지 Wyn, 및 데이터 전극 D1 내지 Dk에 인가되는 데이터 전극 구동 파형 Wdi (1=i=k) 를 각각 도시한다.
서브 필드의 1 주기가 주사 주기 및 유지 방전 주기에 의해 형성된다. 주사 주기는 예비 방전 주기 및 기입 방전 주기에 의해 형성된다. 원하는 영상이 이러한 주기를 반복함으로써 디스플레이될 수 있다. 예비 방전 주기는, 필요하면 사용되고, 생략될 수 있다.
예비 방전 주기는, 기입 방전 주기 동안 안정된 기입 방전을 발생시키 위해 방전 가스 공간 내에서 활성 입자들 및 벽전하를 생성하기 위한 주기이다. 예비 방전 주기는, PDP의 모든 디스플레이 셀 내에서 동시에 방전을 유발하기 위한 예비 방전 펄스, 및 기입 방전 및 유지 방전을 방해하는, 예비 방전 펄스의 인가에 의해 생성되는 벽전하를 소거하기 위한 예비 방전 소거 펄스에 의해 형성된다.
유지 방전 주기 동안, 유지 방전은, 기입 방전이 기입 방전 주기 동안 수행되는 디스플레이 셀에서 원하는 휘도를 달성하기 위해 발광하도록 메모리 동작을 이용함으로써 유발된다.
예비 방전 주기 동안, 우선, 모든 디스플레이 셀에서 방전을 발생시키기 위해 유지 전극 X에 예비 방전 펄스 Pp가 인가된다. 그 후, 소거 방전을 발생시키기 위해 주사 전극 Y1 내지 Yn에 예비 방전 소거 펄스 Ppe가 인가되어, 예비 방전 펄스에 의해 축전된 벽전하가 소거된다.
다음 기입 방전 주기 동안, 주사 펄스 Pw가 주사 전극 Y1 내지 Yn에 라인별로 순차적으로 인가되고, 데이터 펄스 Pd가 영상 디스플레이 데이터에 따라 데이터 전극 Di (1=i=k) 에 선택적으로 인가된다. 따라서, 디스플레이를 수행하는 셀에서 기입 방전이 발생되고 벽전하가 생성된다.
다음 유지 방전 주기 동안, 기입 방전이 유지 펄스 Pc 및 Ps에 의해 발생되는 디스플레이 셀에서만 유지 방전이 연속적으로 일어난다. 최종 유지 펄스 Pce에 의해 최종 유지 방전이 유발된 후, 형성된 벽전하가 유지 방전 소거 펄스 Pse에 의해 소거되어, 유지 방전을 정지시키고 하나의 스크린에 대해 발광 동작을 완료한다.
PDP의 휘도는 방전 전하의 수, 즉 단위시간에서 펄스 전압 반복의 수에 비례한다.
다음으로, 통상의 PDP에서 어드레스 방전을 유발하기 위한 어드레스 드라이버 회로의 동작을 더 상세히 설명한다.
일반적으로, 도 2의 데이터 드라이버 (31) 는, 각각 수십 내지 수백 개의 디스플레이 데이터 출력 단자를 가지는 복수의 PDP 데이터 드라이버 IC에 의해 형성된다.
PDP 데이터 드라이버 IC (이하, 단순히 데이터 드라이버 IC라 한다) 는 디스플레이 데이터에 따라 PDP에 데이터 펄스를 출력하는 기능을 가진다. 일반적으로, 데이터 드라이버 IC는 데이터 펄스를 출력하는 수십 내지 수백 개의 단자를 가진다. 데이터 펄스는 2 개의 값, 즉 하이 레벨 및 로우 레벨을 가진다.
데이터 드라이버 IC는 일반적으로 도 5에 도시된 바와 같이, 시프트 레지스터 (101), 래치 회로 (102), 출력 제어 회로 (103) 및 고 내압 버퍼 (104) 를 포함 한다.
시프트 레지스터 (101) 는 클록 CLK (106) 를 사용하여 하나 이상의 디스플레이 데이터 입력 단자로부터 입력되는 디스플레이 데이터 DATA (105) 를 전달하고 유지하는 기능을 가진다. 래치 회로 (102) 는 레지스터에 의해 형성되고, 래치 입력 단자 LE (107) 로부터의 래치 신호에 의해 시프트 레지스터 (101) 에 저장된 디스플레이 데이터를 입력받고 유지하는 기능을 가진다. 래치 회로 (102) 에 입력된 디스플레이 데이터는 출력 제어 회로 (103) 및 고 내압 버퍼 (104) 를 통해 데이터 펄스로서 출력 단자 (108) 에서 출력된다.
일반적으로 출력 제어 회로 (103) 는, 데이터 드라이버 IC의 모든 데이터 펄스 출력을 하이 레벨 (이하, 하이-블랭크 상태라 한다) 로 설정하는 하이 블랭크 신호가 입력되는 하이-블랭크 제어 단자 HBLK (109), 및 모든 데이터 펄스 출력을 로우 레벨 (이하, 로우-블랭크 상태라 한다) 로 설정하는 로우 블랭크 신호가 입력되는 로우-블랭크 제어 단자 LBLK (110) 를 포함한다. 하이-블랭크 제어 단자 및 로우-블랭크 제어 단자가 모든 데이터 펄스 출력을 동시에 제어하도록 사용되기 때문에, 각 데이터 드라이버 IC에는 하나의 하이-블랭크 제어 단자 HBLK (109) 및 하나의 로우-블랭크 제어 단자 LBLK (110) 만 제공된다.
데이터 드라이버 IC의 출력 제어 회로 (103) 및 고 내압 버퍼 (104) 는 예를 들어, 도 6에 도시된 구조를 가진다.
출력 제어 회로 (103) 는, NAND 회로에 의해 형성되는 버퍼 Ba1, Ba2, Ba3,..., Ba(n-2), Ba(n-1) 및 Ban의 어레이, 게이트 Ga1, Ga2, Ga3,...Ga(n-2), Ga(n-1) 및 Gan의 어레이를 각각 포함하고, 도 6에 도시된 바와 같이, NAND 회로에 의해 형성된 게이트 Gb1, Gb2, Gb3,..., Gb(n-2), Gb(n-1) 및 Gbn의 어레이를 각각 포함한다.
게이트 Ga1, Ga2, Ga3,...Ga(n-2), Ga(n-1) 및 Gan을 형성하는 모든 NAND 게이트는 하나의 입력부에서, 이전 단에서 제공된 버퍼 Ba1, Ba2, Ba3,..., Ba(n-2), Ba(n-1) 및 Ban을 통해 입력 데이터 IDATA1, IDATA2, IDATA3,... IDATA(n-2), IDATA(n-1) 및 IDATAn에 접속되고, 다른 입력부에서 하이-블랭크 제어 단자 HBLK에 병렬로 접속된다.
게이트 Gb1, Gb2, Gb3,...Gb(n-2), Gb(n-1) 및 Gbn을 형성하는 모든 NAND 게이트는 하나의 입력부에서, 이전 단에서 제공된 게이트 Ga1, Ga2, Ga3, ...Ga(n-2), Ga(n-1) 및 Gan의 출력부에 각각 접속되고, 다른 입력부에서 로우-블랭크 제어 단자 LBLK에 병렬로 접속된다.
고 내압 버퍼 (104) 는 각각 고전압에 대해 내성을 가지는 버퍼 회로 Bb1,...및 Bbn에 의해 형성되고, 고전압 전원과 접지 사이에 접속된다. 버퍼 회로 Bb1,...및 Bbn은 입력부에서, 이전 단에서 제공된 게이트 Gb1, Gb2, Gb3, ...Gb(n-2), Gb(n-1) 및 Gbn에 접속되고, 출력부에서 출력 단자 OUT1, OUT2, OUT3, ..., OUT(n-2), OUT(n-1) 및 OUTn에 각각 접속된다.
도 6에 도시된 회로에서는, 하이-블랭크 제어 단자 HBLK 및 로우-블랭크 제어 단자 LBLK 모두가 로우 활성 (low active) 이다. 따라서, 이 제어 단자들 HBLK 및 LBLK가 하이인 경우, 이전 단에서 제공되는 래치 회로로부터 입력된 디스 플레이 데이터 IDATA1 내지 IDATAn은 변경없이 출력된다. 하이-블랭크 제어 단자 HBLK가 활성 (로우) 으로 설정된 경우, 모든 출력은 입력 데이터에 무관하게 하이 (즉, 하이-블랭크 상태) 가 된다. 로우-블랭크 제어 단자 LBLK가 활성 (로우) 으로 설정된 경우, 모든 출력은 입력 데이터에 무관하게 로우 (즉, 로우-블랭크 상태) 가 된다.
데이터 전극이 하이 레벨 (예를 들어, 약 80V) 에 위치하기 때문에, 하이-블랭크 상태에서는, 데이터 전극과 주사 전극 사이의 전압이 낮아진다. 따라서, 데이터 전극과 주사 전극 사이의 역 방전이 정지되도록 제어된다. 로우-블랭크 상태에서는, 데이터 전극으로의 데이터 펄스의 인가가 강제적으로 정지된다.
예를 들어, 이러한 데이터 드라이버 IC가 NEC Paper Machine: NEC Corporation에 의해 간행된 2001년 3월 μPD16373, General-purpose device division, Sales and technical support group의 p.5, Truth table 3 (Driver) 등에 설명되어 있다. 이 문헌은 데이터 드라이버의 출력 전압을 하이 레벨, 로우 레벨 또는 고임피던스로 설정하는 제어를 설명하는 반면, 본 발명은 출력 전압을 하이 레벨 및 로우 레벨만으로 설정하는 제어를 달성하도록 의도되었다.
도 7은 데이터 드라이버 IC와 PDP 사이의 통상적인 접속을 도시한다.
도 7에 도시된 바와 같이, PDP (21) 는, 적색을 디스플레이하는 셀, 녹색을 디스플레이하는 셀 및 청색을 디스플레이하는 셀 (이하, 적, 녹, 청을 각각 R, G 및 B라 한다) 각각에 대한 데이터 전극을 포함하고, R 셀, G 셀 및 B 셀의 순서로 배열된다. 데이터 드라이버 IC의 출력 단자가 이렇게 배열된 데이터 전극에 각 각 접속된다.
PDP (21) 에서는, 어드레스 주기 동안 전술한 방식으로 데이터 전극에 데이터 펄스를 인가함으로써 디스플레이를 수행하는 셀이 선택된다. 셀의 선택에서, 제어 회로 (61) 는 디스플레이 데이터 DATA, 클록 CLK, 래치 신호, 하이 블랭크 신호, 로우 블랭크 신호 등을 각 데이터 드라이버 IC의 대응 입력 단자에 입력하여, 데이터 드라이버 (31) 가 데이터 펄스를 PDP (21) 로 출력한다.
PDP는 R, G 및 B 셀로 형성된다. 각 셀에는, R, G 및 B 중 하나의 형광재가 도포된다. R, G 및 B 형광재는 상이한 특성을 가지고, 따라서 셀의 전압 특성은 R, G 및 B 사이에서 상이할 수도 있다.
색들간의 전압 특성 차이가 큰 경우, 디스플레이가 수행되는 동안 부적절한 빛이 발생하고, 따라서 디스플레이 품질이 저하된다. 또한, 요구되는 패널 구동 전압이 증가된다. 따라서, 구동 회로 내 장치의 내전압 (withstand voltage) 이 더 높아져야 하며, 따라서 생산비가 증가한다.
반면, 다른 색의 셀과 독립적으로 각 색의 셀을 구동시킬 수 있는 PDP 내의 소자가 데이터 전극이다. 따라서, 각 색의 전압 특성을 보상하기 위해, 기입 주기 이외의 각 주기 동안 다른 색과 무관하게 R, G 및 B 각각에 대한 데이터 전극에 구동 펄스가 인가되는 구동 방식이 고려된다.
이 방식에서는, PDP (21) 및 데이터 드라이버 (31) 가 도 7에 도시된 방식으로 서로 접속되는 경우, 각각의 R, G 및 B 셀에 구동 펄스를 독립적으로 인가하기 위해, 디스플레이 데이터를 데이터 드라이버에 입력하고 각 색에 대한 출력 단자 펄스 출력의 온 오프를 제어할 필요가 있다.
그러나, 데이터 드라이버를 형성하는 데이터 드라이버 IC의 시프트 레지스터로 디스플레이 데이터를 전달하는데에는 수 밀리초가 소요된다. 따라서, 펄스가 스위칭되는 경우에 R, G 및 B 각각에 대한 독립 제어가 상기 데이터 전달 시간을 필요로 한다는 제한이 있다.
도 8에 도시된 바와 같이, 전술한 문제점을 회피하기 위해 독립적이고 분리된 데이터 드라이버가 모든 색에 대해 제공될 수도 있다. 전술한 바와 같이, 통상적인 데이터 드라이버 IC는 모든 출력 단자들을 하이 레벨 또는 로우 레벨로 강제적으로 설정하는 기능을 가진다. 따라서, 이러한 기능으로, 데이터 전달없이 데이터 전극에 구동 펄스를 인가할 수 있다. 이 경우, 도 7에 도시된 접속방식에서는 각 색에 대해 제어가 독립적으로 수행될 수 없다. 따라서, 데이터 드라이버는 도 8에 도시된 바와 같이 모든 색에 대해 독립적으로 제공되어, 각 색에 대해 독립적으로 제어가 수행되도록 할 수 있다.
그러나, 도 8에 도시된 PDP와 데이터 드라이버 사이의 접속은, 데이터 드라이버 (31) 로부터 PDP (21) 로의 상호접속이 복잡해지는 단점을 가진다.
일반적으로, 데이터 드라이버 (31) 및 PDP (21) 는 연성 인쇄 회로 기판 (flexible printed-circuit board)(이하, FPC라 한다) 등과 같은 수단으로 접속된다. 그러나, 데이터 드라이버 IC가 탑재되는 인쇄 회로 기판을 PDP에 접속하기 위해 도 8에 도시된 접속이 FPC에 형성되는 경우, 인쇄 회로 기판의 크기를 더 크게 만들거나 또는 인쇄 회로 기판 내 층의 수를 증가시키는 것이 필요하다. 따 라서, 비용은 불가피하게 증가한다.
더 상세하게는, 최근에는 비용을 감소시키기 위해, 데이터 드라이버 IC가 PDP의 FPC 상에 직접 탑재되는 COF (Chip On Film), TCP (Tape Carrier Package) 등을 사용하는 것이 일반적이다. 이 경우, 도 8에 도시된 상호접속에는 FPC 상에 적어도 3 개의 데이터 드라이버 IC를 탑재하는 것이 요구되고, 따라서 FPC의 크기가 증가된다. 따라서, 데이터 드라이버 IC가 인쇄 회로 기판 상에 탑재되는 경우에 비해 비용이 증가된다.
또한, 도 8에 도시된 상호접속을 달성하기 위해 양면 FPC를 사용할 필요가 있다. 그러나, 양면 FPC의 사용은 비용을 더 증가시키기 때문에 실용적인 관점에서 양면 FPC의 사용은 가능하지 않다. 또한, FPC 상에 감소된 수의 출력 단자를 각각 가지는 복수의 데이터 드라이버 IC의 탑재가 고려될 수 있다. 그러나, 이 경우, 사용되는 IC의 수가 증가하고 따라서 불가피하게 비용이 증가한다.
전술한 문제점의 관점에서, 본 발명의 목적은, 비용을 증가시키지 않고 PDP 내의 R, G 및 B 형광재 사이에서 전압 특성 등의 차이를 보상할 수 있는 PDP용 데이터 드라이버, 그 데이터 드라이버를 사용하는 플라즈마 디스플레이 장치 및 그 플라즈마 디스플레이 장치의 제어 방법을 제공하는 것이다.
본 발명의 제 1 양태에 따르면, 디스플레이 데이터에 따라 플라즈마 디스플레이 패널 (이하 PDP라 한다) 의 데이터 전극을 구동하기 위한 PDP 데이터 드라이버는 순차적으로 배열된 복수의 데이터 드라이버 IC를 구비한다. 각각의 데이터 드라이버 IC는 출력 제어 회로를 포함한다. 출력 제어 회로의 입력 및 출력 단자는, PDP 의 스크린을 형성하는 복수의 원색의 디스플레이 셀 순서로 순차적으로 배열되고, 복수의 원색에 대응하는 복수의 군으로 각각 분할된다. 출력 제어 회로는, 제 1 어레이 및 제 2 어레이 각각의 게이트가 입력 및 출력 단자에 각각 대응하는 방식으로 제 1 어레이 및 제 2 어레이의 게이트를 포함한다. 출력 제어 회로는 제 1 제어 입력에 따라 복수의 군 각각에 대하여 변경없이 입력 데이터를 출력하거나 또는 입력 데이터를 하이 레벨로 설정하도록 제 1 어레이의 게이트를 제어한다. 출력 제어 회로는, 제 2 제어 입력에 따라 변경없이 제 1 어레이의 게이트의 모든 출력을 전달하거나 또는 상기 입력 데이터를 로우 레벨에서 설정하도록 제 2 어레이의 게이트를 더 제어한다.
본 발명의 제 2 양태에 따르면, 본 발명의 제 1 양태의 PDP 데이터 드라이버에서, 스크린을 형성하는 복수의 원색은 적, 녹 및 청이고, 복수의 군은 적, 녹 및 청에 각각 대응하는 3 개의 군이다.
본 발명의 제 3 양태에 따르면, 디스플레이 데이터에 따라 PDP의 데이터 전극을 구동하기 위한 PDP 데이터 드라이버는 순차적으로 배열된 복수의 데이터 드라이버 IC를 구비한다. 각 데이터 드라이버 IC는 출력 제어 회로를 포함한다. 출력 제어 회로의 입력 및 출력 단자는, PDP 스크린을 형성하는 복수의 원색의 디스플레이 셀의 순서로 배열되고, 복수의 원색에 대응하는 복수의 군으로 분할된다. 출력 제어 회로는, 제 1 어레이 및 제 2 어레이 각각의 게이트가 입력 및 출력 단자에 각각 대응하는 방식으로 제 1 어레이 및 제 2 어레이의 게이트를 포함한다. 출력 제어 회로는, 제 1 제어 입력에 따라 복수의 군 각각에 대하여 변경없이 입력 데이터를 출력하거나 또는 입력 데이터를 하이 레벨로 설정하도록 제 1 어레이의 게이트를 제어한다. 출력 제어 회로는, 제 2 제어 입력에 따라 복수의 군 각각에 대하여 변경없이 대응하는 제 1 어레이의 게이트의 출력을 전달하거나 또는 입력 데이터를 로우 레벨로 설정하도록 제 2 어레이의 게이트를 더 제어한다.
본 발명의 제 4 양태에 따르면, 디스플레이 데이터에 따라 PDP의 데이터 전극을 구동하기 위한 PDP 데이터 드라이버는 순차적으로 배열된 복수의 데이터 드라이버 IC를 구비한다. 각 데이터 드라이버 IC는 출력 제어 회로를 포함한다. 출력 제어 회로의 입력 및 출력 단자는, PDP의 스크린을 형성하는 복수의 원색의 디스플레이 셀 순서에 따라 순차적으로 배열되고, 복수의 원색에 따라 복수의 군으로 각각 분할된다. 출력 제어 회로는, 제 1 어레이 및 제 2 어레이 각각의 게이트가 입력 및 출력 단자에 각각 대응하는 방식으로 제 1 어레이 및 제 2 어레이의 게이트를 포함한다. 출력 제어 회로는, 제 1 제어 입력에 따라 제 1 군에 대하여 변경없이 입력 데이터를 출력하거나 또는 입력 데이터를 하이 레벨로 설정하고, 제 1 타이밍 조절 입력에 따라 하이 레벨의 설정 타이밍을 설정하도록 제 1 어레이의 게이트를 제어한다. 출력 제어 회로는, 제 2 제어 입력에 따라 제 1 군에 대하여 변경없이 대응하는 제 1 어레이의 게이트의 출력을 전달하거나 또는 출력을 로우 레벨로 설정하고, 제 1 타이밍 조절 입력에 따라 로우 레벨의 설정 타이밍을 설정하도록 제 2 어레이의 게이트를 제어한다. 출력 제어 회로는, 제 1 제어 입력에 따라 제 2 군에 대하여 변경없이 입력 데이터를 출력하거나 또는 입력 데이터를 하이 레벨로 설정하고 제 2 타이밍 조절 입력에 따라 하이 레벨의 설정 타이밍을 설정하도록 제 1 어레이의 게이트를 제어한다. 출력 제어 회로는, 제 2 제어 입력에 따라 제 2 군에 대하여 변경없이 대응하는 제 1 어레이의 게이트의 출력을 전달하거나 또는 출력을 로우 레벨로 설정하고 제 2 타이밍 조절 입력에 따라 로우 레벨의 설정 타이밍을 설정하도록 제 2 어레이의 게이트를 제어한다. 출력 제어 회로는, 제 1 제어 입력에 따라 제 3 군에 대하여 변경없이 입력 데이터를 출력하거나 입력 데이터를 하이 레벨로 설정하고 제 3 타이밍 조절 입력에 따라 하이 레벨의 설정 타이밍을 설정하도록 제 1 어레이의 게이트를 제어한다. 출력 제어 회로는, 제 2 제어 입력에 따라 제 3 군에 대하여 변경없이 대응하는 제 1 어레이의 게이트의 출력을 전달하거나 출력을 로우 레벨로 설정하고 제 3 타이밍 조절 입력에 따라 로우 레벨의 설정 타이밍을 설정하도록 제 2 어레이의 게이트를 제어한다.
본 발명에 따른 제 5 양태에 따르면, 본 발명의 제 3 또는 제 4 양태의 PDP 데이터 드라이버에서, 스크린을 형성하는 복수의 원색은 적, 녹 및 청이고, 복수의 군은 적, 녹 및 청에 각각 대응하는 3 개의 군이다.
본 발명의 제 6 양태에 따르면, 본 발명의 제 1 또는 제 2 양태에 따른 PDP 데이터 드라이버를 포함하는 PDP를 구동하는 방법은, PDP의 예비 방전 주기 동안 주사 전극과 유지 전극 사이 및 주사 전극과 데이터 전극 사이에서 예비 방전을 생성하기 위해 주사 전극에 톱니파에 의해 형성된 예비 방전 펄스를 인가하는 단계; 및 예비 방전 펄스를 인가하는 동안 PDP 데이터 드라이버에 의해 데이터 전극을 복수의 군 각각에 대해 하이로 설정하도록 하는 제어를 수행하고, 그에 따라 복수의 원색 각각에 대한 예비 방전의 제거 시간을 제어함으로써 예비 방전을 제거하는 단계를 포함한다.
본 발명의 제 7 양태에 따르면, 본 발명의 제 3 내지 제 5 양태 중 어느 한 양태에 따른 PDP 데이터 드라이버를 포함하는 PDP를 구동하는 방법은, PDP의 기입 방전 주기 동안 디스플레이 데이터를 데이터 전극에 입력하면서, 복수의 군 사이에서 상이한 타이밍에 PDP 데이터 드라이버에 의해 데이터 전극을 로우로 설정하여, 데이터 펄스의 데이터 전극으로의 인가 타이밍을 복수의 군들 사이에서 상이하게 하도록 제어를 수행하는 단계를 포함한다.
본 발명의 제 8 양태에 따르면, 플라즈마 디스플레이 장치는, 서로 평행한 주사 전극과 유지 전극의 복수의 전극 쌍을 가지는 제 1 기판, 및 제 1 기판에 대향하여 배열되며 전극 쌍에 수직으로 교차하도록 배열되는 복수의 데이터 전극을 가지는 제 2 기판을 포함하는 PDP; 아날로그 영상 신호에 대한 포맷 변환을 수행하여 얻어지는 디지털 이미지 정보를 처리하고, PDP를 구동하기 위한 신호를 출력하는 디지털 신호 처리 회로; 제어 회로; 및 전원 회로를 구비하며, 전극 쌍 및 데이터 전극은, 디스플레이 셀이 제 1 및 제 2 기판 사이에서 전극 쌍들의 각 교차점에 형성되도록 하고 데이터 전극이 발광하도록 하는 구동 회로에 의해 구동되고, 데이터 전극을 구동하는 구동 회로는 본 발명의 제 1 내지 제 5 양태 중 어느 한 양태에 따라 PDP 데이터 드라이버에 형성된다.
본 발명의 제 9 양태에 따르면, 플라즈마 디스플레이 장치는, 서로 평행한 주사 전극과 유지 전극의 복수의 전극 쌍을 가지는 제 1 기판, 및 제 1 기판에 대 향하여 배열되며 전극 쌍에 수직으로 교차하도록 배열되는 복수의 데이터 전극을 가지는 제 2 기판을 포함하는 PDP; 아날로그 영상 신호에 대한 포맷 변환을 수행하여 얻어지는 디지털 이미지 정보를 처리하고, PDP를 구동하기 위한 신호를 출력하는 디지털 신호 처리 회로; 제어 회로; 및 전원 회로를 구비하며, 전극 쌍 및 데이터 전극은, 디스플레이 셀이 제 1 및 제 2 기판 사이에서 전극 쌍들의 각 교차점에 형성되도록 하고 데이터 전극이 발광하도록 하는 구동 회로에 의해 구동되고, PDP는 본 발명의 제 6 또는 제 7 양태에 따른 구동 방법에 의해 구동된다.
본 발명에 따르면, PDP 데이터 드라이버는 배열된 복수의 데이터 드라이버 IC에 의해 형성된다. 각 데이터 드라이버 IC의 출력 제어 회로에서, 입력 및 출력 단자들은 스크린을 형성하는 복수의 원색 순서로 배열되고 복수의 군으로 분할된다. 각 군에 대해, 출력 제어 회로가 제어 입력에 따라 변경없이 입력 데이터를 출력하거나 하이 레벨을 출력하도록 제어가 수행된다. 따라서, 각 색에 대해 데이터 드라이버를 독립적으로 제공할 필요가 없다. 즉, 데이터 드라이버 IC와 PDP 사이의 상호접속을 복잡하게 하지 않고, 예비 방전 주기 동안 예비 방전 펄스가 인가되면서 데이터 전극을 하이로 설정하도록 각 군의 데이터 전극에 대한 제어를 수행함으로써 PDP의 예비 방전을 제거할 수 있다. 따라서, 모든 원색에 대한 예비 방전의 제거 시간을 제어할 수 있다.
또한, 본 발명에 따르면, PDP 데이터 드라이버는 배열된 복수의 데이터 드라이버 IC에 의해 형성된다. 각 데이터 드라이버 IC의 출력 제어 회로에서, 입력 및 출력 단자는, 스크린을 형성하는 복수의 원색 순서로 배열되고 복수의 군으로 분할된다. 각 군에 대해, 출력 제어 회로가 변경없이 입력 데이터를 출력하거나 하이 레벨을 출력하도록 제어가 수행되고, 변경없이 입력 데이터를 출력하거나 로우 레벨을 출력하도록 제어가 수행된다. 따라서, 각 색에 대해 데이터 드라이버를 독립적으로 제공할 필요가 없다. 즉, 데이터 드라이버 IC와 PDP 사이의 상호접속을 복잡하게 하지 않고, 예비 방전을 제거하기 위해 예비 방전 펄스가 인가되면서 데이터 전극을 하이로 설정하도록 각 군에 대한 제어를 수행함으로써 모든 색에 대한 PDP 예비 방전의 제거 시간을 제어할 수 있다. 또한, 디스플레이 데이터를 데이터 전극에 입력하면서 데이터 전극을 군들 사이에서 다른 타이밍에 로우로 설정하기 위한 제어를 수행함으로써, 데이터 펄스의 데이터 전극으로의 인가 타이밍을 군들 사이에서 다르게 하는 제어를 수행할 수 있다.
디스플레이 데이터에 따라 PDP의 데이터 전극을 구동하는 PDP 데이터 드라이버가 배열된 복수의 데이터 드라이버 IC에 의해 형성된다. 각 데이터 드라이버 IC의 출력 제어 회로에서, 입력 및 출력 단자는, 스크린을 형성하는 복수의 원색 순서로 배열되고 복수의 군으로 분할된다. 출력 제어 회로는, 각 어레이의 게이트가 입력 단자 및 출력 단자와 각각 대응하는 방식으로 제 1 어레이 및 제 2 어레이의 게이트를 포함한다. 각 그룹에 대해, 제 1 제어 입력에 따라 제 1 어레이의 게이트는 변경없이 입력 데이터를 출력하거나 하이 레벨로 출력하도록 제어되고, 제 2 어레이의 게이트는 제 2 제어 입력에 따라 변경없이 제 1 어레이의 게이트의 모든 출력을 전달하거나 로우 레벨로 출력하도록 제어된다.
도 9는 본 발명의 제 1 실시형태에 따른 PDP 데이터 드라이버 IC의 출력 제어 회로 및 고 내압 버퍼의 회로도이다. 도 10은 본 발명의 PDP 데이터 드라이버 IC에서 출력 제어 회로 및 고 내압 버퍼의 진리표를 도시한다. 도 11은 본 발명의 PDP 데이터 드라이버 IC의 출력 제어 회로 및 고 내압 버퍼의 동작을 도시하는 타이밍 차트이다. 도 12는 본 발명의 PDP 데이터 드라이버 IC를 사용하여 PDP의 각 색, 즉 R, G 또는 B에 대한 전극을 독립적으로 제어하는 접속 상태를 도시한다. 도 13은 예비 방전 주기 동안 PDP를 구동하는 통상의 방법을 도시하는 타이밍 차트이다. 도 14는 본 발명의 예비 방전 주기 동안 PDP를 구동하는 방법을 도시하는 타이밍 차트이다.
본 발명의 PDP 데이터 드라이버 IC는 도 9에 도시된 바와 같이, 출력 제어 회로 (103A) 및 고 내압 버퍼 (104A) 를 포함한다.
출력 제어 회로 (103A) 는 버퍼 BA1, BA2, BA3, ..., BA(3n-2), BA(3n-1) 및 BA3n의 어레이, NAND 회로에 의해 형성되는 게이트 GA1, GA2, GA3, ..., GA(3n-2), GA(3n-1) 및 GA3n의 어레이를 각각 포함하고, NAND 회로에 의해 형성되는 게이트 GB1, GB2, GB3, ..., GB(3n-2), GB(3n-1) 및 GB3n의 어레이를 각각 포함한다.
게이트 GA1, GA2, GA3, ..., GA(3n-2), GA(3n-1) 및 GA3n을 형성하는 모든 NAND 게이트는 하나의 입력부에서, 이전 단에서 제공된 버퍼 BA1, BA2, BA3, ..., BA(3n-2), BA(3n-1) 및 BA3n을 통해 입력 데이터 IDATA1, IDATA2, IDATA3, ..., IDATA(3n-2), IDATA(3n-1) 및 IDATA3n에 접속된다. NAND 게이트 GA1, GA4, ..., 및 GA(3n-2)의 다른 입력부는 제 1 하이-블랭크 제어 단자 HBLK1에 접속되고, NAND 게이트 GA2, GA5, ..., 및 GA(3n-1)의 다른 입력부는 제 2 하이-블랭크 제어 단자 HBLK2에 접속되고, NAND 게이트 GA3, GA6, ..., 및 GA3n의 다른 입력부는 제 3 하이-블랭크 제어 단자 HBLK3에 접속된다.
게이트 GB1, GB2, GB3, ..., GB(3n-2), GB(3n-1) 및 GB3n을 형성하는 모든 NAND 게이트는 하나의 입력부에서, 이전 단에서 제공되는 게이트 GA1, GA2, GA3, ..., GA(3n-2), GA(3n-1) 및 GA3n의 출력부에 각각 접속되고, 다른 입력부에서 로우-블랭크 제어 단자 LBLK에 접속된다.
고 내압 버퍼 (104A) 는 각각 고전압에 내성이 있고 고전압 전원과 접지 사이에 접속되는 버퍼 회로 BB1, ..., 및 BB3n을 포함한다. 버퍼 회로 BB1, ..., 및 BB3n은 입력부에서, 이전 단에서 제공되는 게이트 GB1, GB2, GB3, ..., GB(3n-2), GB(3n-1) 및 GB3n의 출력부에 접속되고, 또한 출력부에서 출력 단자 OUT1, OUT2, OUT3, ..., OUT(3n-2), OUT(3n-1) 및 OUT3n에 각각 접속된다.
전술한 바와 같이, 본 실시형태의 데이터 드라이버 IC의 출력은 3 개의 군으로 분할되고, 3 개의 하이-블랭크 제어 단자 HBLK1, HBLK2 및 HBLK3이 3개의 군 (3n-2), (3n-1) 및 3n에 각각 대응하도록 제공된다. 따라서, 3 개의 군 각각의 출력은 다른 군의 출력에 대해 독립적으로 하이-블랭크 상태로 설정될 수 있다.
도 9에 도시된 구조를 가지는 PDP 데이터 드라이버 IC의 출력 제어 회로 및 고 내압 버퍼의 진리표가 도 10에 도시되어 있다.
더 상세하게는, 하이-블랭크 제어 단자 HBLK1, HBLK2 및 HBLK3 및 로우-블랭크 제어 단자 LBLK는 로우 활성이다. 따라서, 모든 하이-블랭크 제어 단자 HBLK1, HBLK2 및 HBLK3 및 로우-블랭크 제어 단자 LBLK가 하이인 경우, 출력 제어 회로 (103A) 의 이전 단에서 제공되는 래치 회로로부터의 디스플레이 데이터 IDATA(3n-2), IDATA(3n-1) 및 IDATA3n 입력은 대응하는 출력으로부터 변경없이 각각 출력된다.
하이-블랭크 제어 단자 HBLK1만 활성 (즉, 로우) 으로 설정되는 경우, 출력 데이터 OUT1, OUT4, ..., 및 OUT(3n-2) 는 입력 데이터에 무관하게 하이 (즉, 하이-블랭크 상태) 가 된다.
하이-블랭크 제어 단자 HBLK2만 활성 (즉, 로우) 으로 설정되는 경우, 출력 데이터 OUT2, OUT5, ..., 및 OUT(3n-1) 는 입력 데이터에 무관하게 하이 (즉, 하이-블랭크 상태)가 된다.
하이-블랭크 제어 단자 HBLK3만 활성 (즉, 로우) 으로 설정되는 경우, 출력 데이터 OUT3, OUT6, ..., 및 OUT3n은 입력 데이터에 무관하게 하이 (즉, 하이-블랭크 상태) 가 된다.
따라서, 도 9에 도시된 구조를 가지는 PDP 데이터 드라이버 IC 의 출력 제어 회로 (103A) 및 고 내압 버퍼 (104A) 는 도 11의 타이밍 차트에 도시된 바와 같이 동작한다. 즉, 출력의 3 개의 군 각각에 대한 하이-블랭크 제어를 독립적으로 수행할 수 있다.
도 11에서는, 출력 OUT(3n-2), OUT(3n-1) 또는 OUT3n이 하이-블랭크 상태로 설정되는 경우, 디스플레이 데이터 IDATA(3n-2), IDATA(3n-1) 또는 IDATA3n에 대응하는 데이터 전극이 하이 (예를 들어, 약 80V) 가 된다. 따라서, 출력의 각 군 이 데이터 전극과 주사 전극간의 전압을 낮추는 제어가 독립적으로 수행되어 데이터 전극과 주사 전극간의 역 방전을 정지시킨다. 로우-블랭크 상태에서는, 디스플레이 데이터 IDATA(3n-2), IDATA(3n-1) 및 IDATA3n에 대응하는 데이터 전극으로의 데이터 펄스의 인가가 강제로 일시에 제거된다.
전술한 바와 같이, 본 실시형태의 데이터 드라이버는 디스플레이 데이터 IDATA(3n-2), IDATA(3n-1) 및 IDATA3n 각각에 대한 하이-블랭크 상태를 적 (R), 녹 (G) 및 청 (B) 에 각각 대응하도록 설정할 수 있다. 또한, 본 실시형태의 데이터 드라이버는 각 색에 대한 데이터 전극에 대한 로우-블랭크 상태를 일시에 설정할 수 있다.
도 9에 도시된 제 1 실시형태에서는, 하이 블랭크 설정 단자 HBLK1 내지 HBLK3의 신호를 L 레벨로 설정함으로써, 출력 OUT(3n-2), OUT(3n-1) 및 OUT3n이 각각 하이 블랭크 상태로 설정된다. 반면, 로우 블랭크 설정 단자 LBLK의 신호를 L 레벨로 설정함으로써 출력 OUT(3n-2), OUT(3n-1) 및 OUT3n이 각각 로우 블랭크 상태로 설정된다.
그러나, 로우 블랭크 설정 단자 LBLK의 신호를 L 레벨로 설정하지 않고, 출력 OUT(3n-2), OUT(3n-1) 및 OUT3n 모두가 데이터 신호에 의해 로우 블랭크 상태로 설정되도록 회로를 배열할 수 있다.
이 경우, 게이트 GB1, GB2, GB3, ..., GB(3n-1), Gb(3n) 의 어레이가 불필요해지기 때문에, 출력 제어 회로 (103A) 는 더 단순해질 수 있다.
또한, 제 1 실시형태에서, 데이터 전극과 주사 전극간의 예비 방전의 정지 타이밍은 원색의 디스플레이 셀 각각에 대해 독립적으로 제어된다. 그러나, 예를 들어, 방전 셀 R과 방전 셀 G의 방전 시작 전압의 차이는 작고, 방전 셀 B와 나머지 방전 셀 R, G간의 방전 시작 전압의 차이만이 큰 경우가 있을 수 있다. 이 경우, 방전 셀 R 및 G의 예비 방전의 정지 타이밍 및 방전 셀 B의 예비 방전의 정지 타이밍을 제어하기 위해, 2 개의 하이-블랭크 제어 단자, 즉, 도 9에 도시된 회로의 HBLK1 및 HBLK2만이 사용될 수도 있다.
즉, 원색 R, G, B의 각 방전 셀에 대한 하나의 하이-블랭크 제어 단자 또는 하나의 로우-블랭크 제어 단자를 제공하는 대신에, 하나의 단일색 또는 복수의 색을 구비하는 각 유닛에 대한 하나의 하이-블랭크 제어 단자 또는 하나의 로우-블랭크 제어 단자를 제공하여 이러한 유닛에 기초하여 예비 방전의 정지 타이밍 제어를 수행할 수 있다.
본 실시형태의 데이터 드라이버의 적절한 적용예를 도 12, 13 및 14를 참조하여 설명한다.
PDP에서, R, G 및 B에 대한 데이터 전극은 R, G 및 B의 순서로 순차적이고 반복적으로 배열된다. 이렇게 배열된 색간의 셀에서의 전압 특성 차이는 입력 파형을 제어함으로써 보상될 수 있다. 이를 달성하기 위해, 본 실시형태에서는, 데이터 드라이버 IC 출력 단자의 3 개의 군이, 도 12에 도시된 바와 같이 PDP (21) 의 데이터 전극 R, G 및 B에 각각 접속된다.
다음 설명에서, 도 9에 도시된 회로 구조를 가지는 PDP가 구동되는 예를 설명한다. 이 구동 방법은, 도 4에 도시된 PDP 구동 파형의 예비 방전 주기 동안 도 9에 도시된 구조를 가지는 데이터 드라이버 IC의 기능을 사용한다.
도 4에 도시된 예비 방전 펄스 Pp는, 전위가 밀리초 당 수 볼트의 비율로 변화하여 최종적으로 거의 300 내지 400V에 도달하는 톱니파에 의해 형성된다.
이러한 예비 방전 펄스 Pp가 인가되고, 그 펄스가 주사 전극과 유지 전극 사이 및 데이터 전극들 사이에서의 방전 개시 전위 (firing potential) 를 초과하는 경우, 약한 방전이 발생한다. 예비 방전 펄스 Pp의 전위가 변화하면서 이러한 방전이 계속하여 발생한다. 예비 방전 펄스 Pp의 전위가 최종 도달 전압에 도달할 때, 방전이 정지한다. 셀의 내부를 활성화시키고 벽전하를 균일하게 하기 위해 예비 방전 펄스 Pp가 인가된다.
PDP에서, R, G 및 B 셀은 R, G 및 B 형광재로 각각 착색된다. 전술한 바와 같이, 각 색의 형광재간의 전기적 성질의 차이때문에, 각 셀의 전압 특성은 색들간에 상이하다.
이 경우, 형광재가 데이터 기판 상에 배열되기 때문에, 데이터 전극과 주사 전극간 또는 데이터 전극과 유지 전극간의 방전 개시 전위 또한 색들간에 크게 다르다.
예를 들어, 데이터 전극과 주사 전극간의 방전 개시 전위가 R 셀에서는 190V, G 셀에서는 195V 및 B 셀에서는 200V이고, 예비 방전 펄스 Pp의 최종 도달 전위가 300V인 경우가 고려된다. 통상적인 PDP에서는, 도 13에 도시된 바와 같이, 예비 방전 펄스 Pp가 190V에 도달할 때 R 셀에서의 방전이 시작된다. 다음으로, G 셀에서의 방전이 시작되고 그 후 B 셀에서의 방전이 시작된다. 예비 방전 펄스 Pp의 전위가 300V에 도달할 때까지 각 셀의 방전이 계속되고, 예비 방전 펄스 Pp의 전위 증가가 정지할 때 방전이 정지된다. 도 13에 도시된 발광 파형 R, G 및 B는 주사 전극과 데이터 전극 사이인 Wd-R, Wd-G 및 Wd-B에서 각각 발생하는 방전 발산의 파형이다.
상기 방전이 발생하면서 데이터 전극이 캐소드로서 제공된다. 따라서, 양의 벽전하가 데이터 전극에 축전된다. 이렇게 축전된 벽전하의 양은, 방전이 최장시간 동안 계속하여 발생하는 R 셀에서 최대이다. G 셀이 R 셀 다음으로 최대이다. B 셀이 축전된 벽전하의 양에서 최소이다.
이렇게 축전된 벽전하가, 다음 기입 방전 주기 동안 데이터 전극에 인가되는, 양의 극성을 가지는 데이터 펄스에 추가되어 방전 개시 전위를 낮춘다. 따라서, 축전된 벽전하는 기입 방전이 쉽게 발생되도록 하는 효과를 가진다.
예비 방전 펄스 Pp의 최종 도달 전위는, 최대 방전 개시 전위를 가지는 B 셀에서 전술한 효과가 충분히 달성될 수 있는 방식으로 설정된다. 따라서, B 셀보다 낮은 방전 개시 전위를 가지는 셀에서, 특히 최소 방전 개시 전위를 가지는 R 셀에서 여분의 예비 방전이 발생한다.
예비 방전은 어떠한 셀이 선택되었는지 여부에 무관하게 발생한다. 따라서, 예비 방전은 흑색을 디스플레이하는 셀의 휘도를 증가시킨다. 즉, 그 셀에 의해 디스플레이되는 색이 짙은 흑색이 아닌 어두운 회색이 되는 현상이 발생한다. 이 현상은 디스플레이 품질을 저하시킨다.
이 현상이 발생하는 것을 방지하기 위해, 본 실시형태의 데이터 드라이버 IC 에서는, 예비 방전이 발생한 후 예비 방전 펄스 Pp가 인가되면서 데이터 바이어스 펄스 Pdb가 데이터 전극에 인가되어, 더 낮은 방전 개시 전위를 가지는 셀의 예비 방전 지속시간을 감소시킨다. 이러한 방식으로, 더 낮은 방전 개시 전위를 가지는 셀에서 여분의 예비 방전이 억제될 수 있고, 따라서 흑색을 디스플레이하는 셀의 휘도 증가를 방지한다.
도 14는, 예비 방전 주기 동안 본 실시형태의 데이터 드라이버 IC를 사용하여 PDP를 구동하는 방법을 도시하는 타이밍 차트이다.
이 예에서는, 예비 방전이 발생한 후, 예비 방전 펄스 Pp가 인가되면서 데이터 바이어스 펄스 Pdb가 데이터 전극에 인가된다. 데이터 전극과 주사 전극간에 인가되는 전압을 80V까지 낮추기 위해 데이터 바이어스 펄스의 진폭은 80V로 설정된다. 이 방식에서는, 데이터 전극과 주사 전극간의 예비 방전이 정지된다. 도 14의 발산 파형 R, G 및 B는 주사 전극과 데이터 전극 사이에서 각각 발생하는 방전 발산의 파형 Wd-R, Wd-G 및 Wd-B이다.
도 14에 도시된 바와 같이, 도 14에 도시된 순서로 데이터 바이어스 전압 Pdb(R) 이 R 데이터 전극 Wd-R에 인가되고 데이터 바이어스 전압 Pdb(G) 이 G 데이터 전극 Wd-G에 인가되어, R 및 G 셀의 여분의 예비 방전을 정지시킨다.
이 방식에서는, R 및 G 셀의 여분의 예비 방전을 방지함으로써, 흑색을 디스플레이하는 셀의 휘도 증가가 억제될 수 있다. 따라서, 디스플레이 품질이 개선될 수 있다.
그러나, 예비 방전 펄스의 전위가 밀리초 당 6V의 비율까지 상승하는 경우, 데이터 드라이버 IC를 구동하는 전술한 방식에서는 1 밀리초 이하의 간격에서 데이터 바이어스 펄스 Pdb를 인가하는 것이 실질적으로 필요하다. 따라서, 시프트 레지스터 (101) 에 의한 데이터 전달 동작이 고려되는 경우, 정상 데이터 디스플레이 신호로서 데이터를 전달하는 이러한 동작을 수행할 시간이 없다.
따라서, 데이터 바이어스 펄스 Pdb를 사용하는 대신에, 데이터 전극에 대한 하이-블랭크 상태를 설정하는 기능이 사용된다. 도 9에 도시된 바와 같이, 데이터 드라이버 IC의 출력을 강제적으로 하이로 설정하는 하이-블랭크 기능이 R, G 및 B로 분할된다. 분할된 하이-블랭크 제어 단자 HBLK1, HBLK2 및 HBLK3에 의해 제어되는 출력 단자는 R 데이터 전극, G 데이터 전극 및 B 데이터 전극에 각각 접속되어, 예비 방전 주기 동안 하이-블랭크 제어를 수행하는 데이터 바이어스 펄스 Pdb와 동일한 진폭인 80V의 펄스를 공급한다. 이 방식에서는, 여분의 예비 방전이 제어될 수 있다.
전술한 바와 같이, 본 실시형태의 데이터 드라이버 IC에서는, 하이-블랭크 상태를 제어하는 하이-블랭크 제어 단자가 R 셀, G 셀 및 B 셀 각각에 대해 제공되어 각 색에 대한 하이-블랭크를 제어한다. 또한, 예비 방전의 발사 전압이 로우인 색의 셀에 대응하는 데이터 전극은 예비 방전 펄스 Pp가 인가되는 동안 하이-블랭크 상태로 설정되어, 이 셀들의 예비 방전의 지속시간을 감소시킨다. 따라서, 각 색에 대한 독립적인 데이터 드라이버를 제공하여 데이터 드라이버 IC와 PDP간의 상호접속을 복잡하게 만들지 않고, 각 색의 형광재간의 전압 특성의 차이에 의해 유발되는 색들간의 예비 방전 지속시간의 차이를 보상할 수 있다. 따라 서, 특정한 색의 셀에서 발생하는 여분의 예비 방전이 억제되어 디스플레이 품질을 개선할 수 있다.
도 6에 도시된 통상의 데이터 드라이버 IC 또한 예비 방전 주기 동안 예비 방전을 억제할 수 있다. 그러나, 이 통상의 데이터 드라이버 IC는 본 실시형태에서와 같이 각 색에 대한 방전 지속시간을 독립적으로 제어할 수 없다.
도 15는 본 발명의 제 2 실시형태에서 PDP 데이터 드라이버의 출력 제어 회로 및 고 내압 버퍼의 회로도이다. 도 16은 출력 제어 회로 및 고 내압 버퍼의 진리표를 도시한다. 도 17은 본 실시형태에서 기입 방전 주기 동안 플라즈마 디스플레이를 구동하는 방법을 도시하는 타이밍 차트이다. 도 18은 플라즈마 디스플레이에서 인접하는 데이터 전극들간의 정전기적 커패시턴스를 도시하는 개략적인 도면이다.
도 15에 도시된 바와 같이, 본 실시형태의 PDP 데이터 드라이버 IC는 출력 제어 회로 (103B) 및 고 내압 버퍼 (104A) 를 포함한다.
출력 제어 회로 (103B) 는, 버퍼 BA1, BA2, BA3, ..., BA(3n-2), BA(3n-1) 및 BA3n의 어레이 및 NAND 회로에 의해 각각 형성되는 게이트 GA1, GA2, GA3, ..., GA(3n-2), GA(3n-1) 및 GA3n을 포함하는 구조에 있어서 도 9에 도시된 제 1 실시형태의 출력 제어 회로와 동일하다. 그러나, 본 실시형태의 출력 제어 회로 (103B) 는, NAND 회로에 의해 각각 형성되는 게이트 GC1, GC2, GC3, ..., GC(3n-2), GC(3n-1) 및 GC3n의 어레이에 로우-블랭크 제어 신호를 입력하는 방법에 있어서 제 1 실시형태의 출력제어 신호와 다르다.
고 내압 버퍼 (104A) 는 도 9에 도시된 제 1 실시형태의 고 내압 버퍼와 동일하다.
게이트 GA1, GA2, GA3, ..., GA(3n-2), GA(3n-1) 및 GA3n을 형성하는 모든 NAND 게이트는 하나의 입력부에서, 이 게이트의 이전 단에서 제공되는 버퍼 BA1, BA2, BA3, ..., BA(3n-2), BA(3n-1) 및 BA3n의 출력부에 각각 접속된다. 게이트 GA1, GA4, ..., 및 GA(3n-2) 의 다른 입력부는 제 1 하이-블랭크 제어 단자 HBLK1에 접속된다. 게이트 GA2, GA5, ..., 및 GA(3n-1) 의 다른 입력부는 제 2 하이-블랭크 제어 단자 HBLK2에 접속된다. 게이트 GA3, GA6, ..., 및 GA3n 의 다른 입력부는 제 3 하이-블랭크 제어 단자 HBLK3에 접속된다.
게이트 GC1, GC2, GC3, ..., GC(3n-2), GC(3n-1) 및 GC3n을 형성하는 모든 NAND 게이트는 하나의 입력부에서, 이 게이트의 이전 단에서 제공되는 게이트 GA1, GA2, GA3, ..., GA(3n-2), GA(3n-1) 및 GA3n의 출력부에 각각 접속된다. 게이트 GC1, GC4, ..., 및 GC(3n-2) 의 다른 입력부는 제 1 로우-블랭크 제어 단자 LBLK1에 접속된다. 게이트 GC2, GC5, ..., 및 GC(3n-1) 의 다른 입력부는 제 2 로우-블랭크 제어 단자 LBLK2에 접속된다. 게이트 GC3, GC6, ..., 및 GC3n 의 다른 입력부는 제 3 로우-블랭크 제어 단자 LBLK3에 접속된다.
전술한 바와 같이, 본 실시형태의 데이터 드라이버 IC에서는, 출력이 3 개의 군으로 분할된다. 하이-블랭크 제어 단자 HBLK1, HBLK2 및 HBLK3, 및 이 3 개의 군에 각각 대응하는 로우-블랭크 제어 단자 LBLK1, LBLK2 및 LBLK3을 제공함으로써 3 개의 군 각각의 출력은 하이-블랭크 상태 및 로우-블랭크 상태로 독립적으 로 설정된다.
도 15에 도시된 회로구조를 가지는 PDP 데이터 드라이버 IC의 출력 제어 회로 및 고 내압 버퍼의 진리표가 도 16에 도시되어 있다.
하이-블랭크 제어 단자 HBLK1, HBLK2 및 HBLK3, 및 로우-블랭크 제어 단자 LBLK1, LBLK2 및 LBLK3는 로우 활성이다.
하이-블랭크 제어 단자 HBLK1 및 로우-블랭크 제어 단자 LBLK1 모두가 하이인 경우, 출력 제어 회로의 이전 단에서 제공되는 래치 회로로부터의 디스플레이 데이터 IDATA1, IDATA4, ..., 및 IDATA(3n-2) 입력이 출력 OUT1, OUT4, ..., 및 OUT(3n-2) 로서 변경없이 출력된다. 하이-블랭크 제어 단자 HBLK1만이 활성 (로우) 인 경우, 출력 OUT1, OUT4, ..., OUT(3n-2)은 입력 데이터에 무관하게 하이 (즉, 하이-블랭크 상태) 이다. 로우-블랭크 제어 단자 LBLK1만이 활성 (로우) 인 경우, 출력 OUT1, OUT4, ..., OUT(3n-2)은 입력 데이터에 무관하게 로우 (즉, 로우-블랭크 상태) 이다.
유사하게, 하이-블랭크 제어 단자 HBLK2 및 로우-블랭크 제어 단자 LBLK2 모두가 하이인 경우, 이전 단에서 제공되는 래치 회로로부터의 디스플레이 데이터 IDATA2, IDATA5, ..., 및 IDATA(3n-1) 입력이 출력 OUT2, OUT5, ..., 및 OUT(3n-1) 로서 변경없이 출력된다. 하이-블랭크 제어 단자 HBLK2만이 활성 (로우) 인 경우, 출력 OUT2, OUT5, ..., OUT(3n-1)은 입력 데이터에 무관하게 하이 (즉, 하이-블랭크 상태) 이다. 로우-블랭크 제어 단자 LBLK2만이 활성 (로우) 인 경우, 출력 OUT2, OUT5, ..., OUT(3n-1)은 입력 데이터에 무관하게 로우 (즉, 로우-블랭 크 상태) 이다.
유사하게, 하이-블랭크 제어 단자 HBLK3 및 로우-블랭크 제어 단자 LBLK3 모두가 하이인 경우, 이전 단에서 제공되는 래치 회로로부터의 디스플레이 데이터 IDATA3, IDATA6, ..., 및 IDATA3n 입력이 출력 OUT3, OUT6, ..., 및 OUT3n 으로서 변경없이 출력된다. 하이-블랭크 제어 단자 HBLK3만이 활성 (로우) 인 경우, 출력 OUT3, OUT6, ..., OUT3n은 입력 데이터에 무관하게 하이 (즉, 하이-블랭크 상태) 이다. 로우-블랭크 제어 단자 LBLK3만이 활성 (로우) 인 경우, 출력 OUT3, OUT6, ..., OUT3n은 입력 데이터에 무관하게 로우 (즉, 로우-블랭크 상태) 이다.
전술한 바와 같이, 도 15에 도시된 회로에서는, 하이-블랭크제어 단자 HBLK1, HBLK2, 및 HBLK3가, 3n-2, 3n-1, 3n으로 표현되는 데이터 드라이버 IC 출력 단자의 3 개의 군에 각각 대응하도록 제공된다. 또한, 로우-블랭크 제어 단자 LBLK1, LBLK2 및 LBLK3이, 출력 단자의 3 개의 군에 각각 대응하도록 제공된다. 따라서, 하이-블랭크 상태 및 로우-블랭크 상태를 달성하기 위해 각 군의 출력을 독립적으로 제어하는 것이 가능하다.
도 15에 도시된 구조에서는, 하이-블랭크 제어 단자 및 로우-블랭크 제어 단자가 3 개로 분할된다. 따라서, 제 1 실시형태에서의 방식과 유사한 방식으로 예비 방전 주기 동안 PDP 구동 제어를 수행하는 것이 가능하고, 다른 구동 제어를 수행하는 것 또한 가능하다.
본 실시형태의 데이터 드라이버의 적절한 적용을 도 17 및 18을 참조하여 설명한다.
전술한 바와 같이, 데이터 펄스가 기입 방전 주기 동안 디스플레이 데이터에 따라 데이터 전극에 인가된다. 데이터 펄스를 인가하는 동안, 데이터 전극을 충전하고 방전하기 위한 변위전류가 데이터 전극을 통해 흘러 전자기파를 생성한다. 모든 데이터 전극이 동시에 구동되기 때문에, 전자기파의 레벨은 높다. 이러한 하이 레벨 전자기파는 잡음을 유발할 수도 있다.
본 실시형태의 데이터 구동 IC는, 3 개의 군 각각에 대해 발생하도록 할 수 있는 로우-블랭킹을 사용하여 거의 동시에 구동되는 데이터 전극의 수를 감소시켜, 전자기파를 억제한다.
본 실시형태의 데이터 구동 IC는, 도 17에 도시된 타이밍 차트에 따라 3 개의 군 각각에 대해 발생하도록 할 수 있는 로우-블랭킹을 사용하여 기입 방전 주기 동안 데이터 전극을 구동한다.
도 17에서는, Pd(R), Pd(G) 및 Pd(B) 가, R 데이터 전극, G 데이터 전극 및 B 데이터 전극에 각각 인가되는 데이터 펄스의 파형을 나타낸다. LBLK(R), LBLK(G) 및 LBLK(B) 는, R 데이터 전극, G 데이터 전극 및 B 데이터 전극을 각각 구동시키는 로우-블랭킹 신호를 나타낸다. LE는 시프트 레지스터 (101) 의 데이터를 고 내압 버퍼 (104A) 로 전달하는 래치 가용 신호를 나타낸다. Vd는 수십 볼트로 설정되는 데이터 펄스 출력 전압의 파고값 (crest value) 을 나타낸다. LBLK 신호 및 LE 신호 각각의 파형에서 H 및 L은 각각 로직 신호의 하이 레벨 및 로우 레벨을 나타낸다. 일반적으로, H는 수볼트 (예를 들어, 5V 이하) 이고, L은 GND레벨이다.
본 실시형태의 데이터 드라이버 IC에서는, 데이터 펄스를 GND레벨로 설정하기 위해, R 데이터 전극군, G 데이터 전극군 및 B 데이터 전극군 각각에서 데이터 펄스의 종료시에 로우-블랭킹이 활성이 된다. 로우-블랭킹은 R, G 및 B 데이터 전극군 사이에서 다른 타이밍에 활성이 된다. 다음으로, 시프트 레지스터로부터의 다음 디스플레이 데이터를 고 내압 버퍼로 전달하기 위해 LE 신호가 활성이 된다. 그 후, 로우-블랭킹이 R, G 및 B 데이터 전극군 사이에서 다른 타이밍에 릴리스되고 다음 데이터 펄스가 인가된다.
이러한 방식으로, 데이터 펄스가 데이터 전극에 인가되는 타이밍을 R, G 및 B 데이터 전극군 사이에서 다르게 만들 수 있다.
전술한 바와 같이, 본 실시형태의 데이터 드라이버 IC에서는, 모든 색에 대해 독립적인 데이터 드라이버를 제공하여 데이터 드라이버 IC및 PDP간의 상호접속을 복잡하게 만들지 않고, 데이터 펄스의 인가 타이밍을 R, G 및 B 사이에서 다르게 만듬으로써 동일한 주기에 구동되는 데이터 전극의 수를 감소시킬 수 있다. 따라서, 변위전류에 의해 유발되는 전자기파가 억제될 수 있다.
또한, 데이터 전극으로의 데이터 펄스 인가 타이밍이 R, G 및 B 사이에서 다르기 때문에, 본 실시형태의 구동 방식에서는 인접한 데이터 전극 사이에서 데이터 펄스 인가 타이밍이 다르다. 그러나, 도 18에 도시된 바와 같이, 정전기적 커패시턴스가 인접 데이터 전극 사이에 형성된다. 따라서, 데이터 펄스가 인접 셀에 동시에 인가되는 경우에 비해 데이터 펄스의 증가가 더 완만하다. 따라서, 데이터 펄스 인가 타이밍이 인접 데이터 전극 사이에서 다른 본 실시형태의 구 동 방식에서는, 동시에 구동되는 데이터 전극의 수가 동일한 경우에도 전자기파를 억제하는 개선된 효과를 달성할 수 있다.
또한 본 실시형태의 데이터 드라이버 IC는, 제 1 실시형태의 방식과 유사한 방식으로 예비 방전 주기 동안 데이터 드라이버 IC의 하이-블랭킹 설정 기능을 사용하여 PDP 구동 제어를 수행함으로써 디스플레이 품질을 개선시킬 수 있음이 명백하다.
도 17에 도시된 제 2 실시형태에서는, HBLK(R), HBLK(G) 및 LBLK(B) 에서의 신호를 사용하지 않고 LBLK(R), LBLK(G) 및 LBLK(B) 에서의 신호를 사용함으로써 제어 동작이 수행된다. 이 예에서, 신호 LBLK(R), LBLK(G) 및 LBLK(B) 는 3 개의 원색 R, G 및 B의 디스플레이 셀에 각각 대응한다. 그러나, 이 신호들이 디스플레이 셀의 색에 대응할 필요는 없다. 제 2 실시형태는, 인접 전극 사이에서 데이터 펄스의 인가 타이밍을 시프트함으로써 전자기 방출을 억제하도록 구성된다. 따라서, 예를 들어, 배열 순서로 디스플레이 셀에 순환적으로 대응하는 4 개의 신호 LBLK1, LBLK2, LBLK3 및 LBLK4를 디스플레이 셀의 색에 무관하게 사용할 수 있다. 또한 이 구성에서는, 데이터 펄스의 인가 타이밍이 인접 데이터 전극 사이에서 시프트될 수 있다.
도 19는 본 발명의 제 3 실시형태의 PDP 데이터 드라이버에서 출력 제어 회로 및 고 내압 버퍼의 회로도이다. 도 20은 그 동작을 도시하는 타이밍 차트이다.
본 실시형태의 PDP 데이터 드라이버 IC의 출력 제어 회로 (103C) 및 고 내압 버퍼 (104A) 는 도 19에 도시된 구조를 가진다.
출력 제어 회로 (103C) 및 고 내압 버퍼 (104A) 의 버퍼 BA1, BA2, BA3, ..., BA(3n-2), BA(3n-1) 및 BA3n의 어레이는 도 9에 도시된 제 1 실시형태의 버퍼와 동일하다.
게이트 GD1, GD2, GD3, ..., GD(3n-2), GD(3n-1) 및 GD3n의 어레이를 형성하는 모든 NAND 게이트는, 하이-블랭크 상태가 설정될 수 있는 상태를 선택하기 위해 하나의 입력부에서 버퍼 BC1을 통해 입력 단자 HBLK에 접속된다. GD1, GD4, ..., 및 GD(3n-2) 의 다른 입력부는 제 1 블랭크 타이밍 조절 입력 IN1에 접속된다. GD2, GD5, ..., 및 GD(3n-1) 의 다른 입력부는 제 2 블랭크 타이밍 조절 입력 IN2에 접속된다. GD3, GD6, ..., GD3n 의 다른 입력부는 제 3 블랭크 타이밍 조절 입력 IN3에 접속된다.
게이트 GE1, GE2, GE3, ..., GE(3n-2), GE(3n-1) 및 GE3n의 어레이를 형성하는 모든 NAND 게이트는, 하나의 입력부에서, 이전 단에서 제공되는 버퍼 BA1. BA2, BA3, ..., BA(3n-2), BA(3n-1) 및 BA3n의 출력부에 접속되고, 다른 입력부에서, 이전 단에서 제공되는 게이트 GD1, GD2, GD3, ..., GD(3n-2), GD(3n-1) 및 GD3n의 출력부에 각각 접속된다.
게이트 GF1, GF2, GF3, ..., GF(3n-2), GF(3n-1) 및 GF3n의 어레이를 형성하는 모든 NAND 게이트는, 로우-블랭크 상태가 설정될 수 있는 상태를 선택하기 위해 하나의 입력부에서 버퍼 BC2를 통해 입력 단자 LBLK에 접속된다. GF1, GF4, ..., 및 GF(3n-2) 의 다른 입력부는 제 1 블랭크 타이밍 조절 입력 IN1에 접속된 다. GF2, GF5, ..., 및 GF(3n-1) 의 다른 입력부는 제 2 블랭크 타이밍 조절 입력 IN2에 접속된다. GF3, GF6, ..., GF3n 의 다른 입력부는 제 3 블랭크 타이밍 조절 입력 IN3에 접속된다.
게이트 GG1, GG2, GG3, ..., GG(3n-2), GG(3n-1) 및 GG3n의 어레이를 형성하는 모든 NAND 게이트는, 하나의 입력부에서, 이전 단에서 제공되는 게이트 GE1, GE2, GE3, ..., GE(3n-2), GE(3n-1) 및 GE3n의 출력부에 접속되고, 다른 입력부에서, 이전 단에서 제공되는 게이트 GF1, GF2, GF3, ..., GF(3n-2), GF(3n-1) 및 GF3n의 출력부에 각각 접속된다.
본 실시형태의 데이터 드라이버 IC에서는, 출력 단자가 3n-2, 3n-1, 3n으로 각각 표현되는 3 개의 군으로 분할된다. 입력 단자 HBLK 및 LBLK는, 3 개의 군 각각의 출력이 하이-블랭크 상태로 설정될 수 있는 상태 및 각 군이 로우-블랭크 상태로 설정될 수 있는 상태를 선택하기 위해 각각 제공된다. 또한, 3 개의 군에 각각 대응하는 블랭크 타이밍 조절 입력 IN1, IN2 및 IN3이 제공된다. 이러한 구조 때문에, 3 개의 군 각각의 출력의 블랭크 타이밍은 독립적으로 조절될 수 있다.
전술한 바와 같이, 본 실시형태의 데이터 드라이버 IC는 하이-블랭크 설정 입력부 및 로우-블랭크 설정 입력부를 가지고, 또한 데이터 드라이버 IC 출력의 군의 수와 동일한 수의 블랭크 타이밍 조절 입력부를 가진다. 따라서, 블랭크 타이밍, 즉, 출력의 하이-블랭크 타이밍 및 로우-블랭크 타이밍이 각 군에 대해 독립적으로 조절될 수 있다.
도 20의 타이밍 차트에 도시된 바와 같이, 도 19에 도시된 회로는, HBLK 입력 및 LBLK 입력에 의해 각각 하이-블랭크로 설정될 수 있는 상태 및 로우-블랭크로 설정될 수 있는 상태를 선택할 수 있다. HBLK 입력 및 LBLK 입력은 로우 활성이다. HBLK 입력 및 LBLK 입력이 모두 하이인 경우, 도 19에 도시된 회로의 이전 단에서 제공되는 래치 회로로부터의 디스플레이 데이터 IDATA1, IDATA2, IDATA3, ..., IDATA(3n-2), IDATA(3n-1) 및 IDATA3n 입력은 변경없이 출력된다. HBLK 입력 및 LBLK 입력이 활성 (로우) 인 경우에도, 블랭크 타이밍 조절 입력 IN1, IN2 및 IN3이 비활성이면 (로우), 디스플레이 데이터는 변경없이 출력된다.
하이-블랭크 상태 또는 로우-블랭크 상태를 설정하기 위해, HBLK 입력 또는 LBLK 입력이 활성 (로우) 인 동안 블랭크 타이밍 조절 입력 IN1, IN2 및 IN3를 활성 (하이) 으로 만들 필요가 있다. 블랭크 타이밍 조절 입력 IN1, IN2 및 IN3이 각각 (3n-2), (3n-1) 및 3n에 대응하기 때문에, 3 개 출력군의 블랭크 타이밍은 블랭크 타이밍 조절 입력 IN1, IN2 및 IN3에 의해 각각 조절될 수 있다.
전술한 바와 같이, 다른 출력군에 대해 하이-블랭크 상태 및 로우-블랭크 상태를 동시에 설정할 수 없는 경우에도, 본 실시형태의 데이터 드라이버 IC는 3 개 출력군 각각의 하이-블랭크 타이밍 및 로우-블랭크 타이밍을 독립적으로 제어할 수 있다.
또한 본 실시형태의 데이터 드라이버 IC는 제 1 실시형태에서의 방식과 유사한 방식으로 데이터 드라이버 IC의 하이-블랭크 설정 기능을 사용하여 PDP 구동 제어를 수행할 수 있고, 제 2 실시형태에서의 방식과 유사한 방식으로 데이터 드라이 버 IC의 하이-블랭크 설정 기능 및 로우-블랭킹 설정 기능을 사용하여 PDP 구동 제어를 수행할 수 있음이 명백하다.
도 21은 본 발명의 제 4 실시형태에 따른 플라즈마 디스플레이 장치의 구조를 도시하는 블록도이다.
본 실시형태의 플라즈마 디스플레이 장치는, 그 데이터 드라이버가 제 1 내지 제 3 실시형태 중 하나에서 설명한 데이터 드라이버 IC에 의해 형성되는 특성을 가진다.
본 실시형태의 플라즈마 디스플레이 장치 (200) 는 모듈 구조를 가진다. 더 상세하게는, 플라즈마 디스플레이 장치 (200) 는 도 21에 도시된 바와 같이, 아날로그 인터페이스 (220) 및 플라즈마 디스플레이 패널 모듈 (230) 을 포함한다. 플라즈마 디스플레이 패널 모듈 (230) 은 플라즈마 디스플레이 패널 (250) 을 포함한다.
아날로그 인터페이스 (220) 는 크로마 디코더를 포함하는 Y/C 분리회로, A/D 변환회로 (222), PLL 회로를 포함하는 동기 신호 제어 회로 (223), 이미지 포맷 변환 회로 (224), 역 γ (감마) 보정 회로 (225), 시스템 제어 회로 (226) 및 PLE 제어 회로 (227) 를 포함한다.
아날로그 인터페이스 (220) 는 통상적으로 수신된 아날로그 영상 신호를 디지털 신호로 변환하고 그 디지털 신호를 플라즈마 디스플레이 패널 모듈 (230) 에 공급하는 기능을 가진다.
예를 들어, TV 튜너로부터 송신된 아날로그 영상 신호는 Y/C 분리 회로 (221) 내의 R, G 및 B의 휘도 신호로 분리된다. 그 후, 휘도 신호는 A/D 변환 회로 (222) 에서 디지털 신호로 변환된다.
플라즈마 디스플레이 패널 모듈 (230) 의 화소 배열이 영상 신호의 화소 배열과 다른 경우, 이미지 포맷 변환 회로 (224) 가 요구되는 이미지 포맷을 변환하는 프로세스를 수행한다.
플라즈마 디스플레이 패널 내의 입력 신호에 대한 디스플레이 휘도 특성은 선형이다. 그러나, CRT (Cathode Ray Tube) 의 특성에 따른 보정, 즉, γ 보정이 통상의 영상 신호에 대해 미리 수행된다.
따라서, A/D 변환 회로 (222) 내 영상 신호의 A/D 변환후에, 선형 특성을 가지도록 재구성되는 디지털 영상 신호를 생성하기 위해, 역 γ 보정이 영상 신호에 대해 역 γ 보정 회로 (225) 에서 수행된다. 이렇게 생성된 디지털 영상 신호는 RGB 영상 신호로서 플라즈마 디스플레이 패널 모듈 (230) 에서 출력된다.
아날로그 영상 신호가 A/D 변환에 대한 샘플링 클록 신호 및 데이터 클록 신호를 포함하지 않기 때문에, 동기 신호 제어 회로 (223) 에 포함된 PLL (phase-locked loop) 회로는, 아날로그 영상 신호와 동시에 공급되는 수평 동기 신호를 사용하여 샘플링 클록 신호 및 데이터 클록 신호를 생성하고, 이렇게 생성된 신호를 플라즈마 디스플레이 패널 모듈 (230) 에 공급한다.
아날로그 인터페이스 (220) 의 PLE 제어 회로 (227) 는 플라즈마 디스플레이 패널에 대한 휘도 제어를 수행한다. 더 상세하게는, 평균 휘도 레벨이 소정 레벨 이하인 경우, PLE 제어 회로 (227) 가 디스플레이 휘도를 증가시키도록 제어를 수행한다. 평균 휘도 레벨이 소정 레벨을 초과하는 경우, PLE 제어 회로 (227) 가 디스플레이 휘도를 낮추도록 제어를 수행한다.
시스템 제어 회로 (226) 가 다양한 제어 신호를 플라즈마 디스플레이 패널 모듈 (230) 에 출력한다.
플라즈마 패널 디스플레이 모듈 (230) 은 디지털 신호 처리 및 제어 회로 (231), 패널 부분 (232) 및 DC/DC 변환기를 포함하는 모듈 내 전원 회로 (233) 를 더 포함한다.
디지털 신호 처리 및 제어 회로 (231) 는 입력 인터페이스 신호 처리 회로 (234), 프레임 메모리 (235) , 메모리 제어 회로 (236) 및 드라이버 제어 회로 (237) 를 포함한다.
예를 들어, 입력 인터페이스 신호 처리 회로 (234) 로 입력된 영상 신호의 평균 휘도 레벨은, 입력 인터페이스 신호 처리 회로 (234) 내에 제공되는 평균 휘도 레벨을 계산하기 위한 회로 (미도시) 에 의해 계산된다. 예를 들어, 계산된 평균 휘도 레벨은 5-비트 데이터로서 출력된다.
PLE 제어 회로 (227) 는 평균 휘도 레벨에 따라 PLE 제어 데이터를 설정하고, 그 데이터를 입력 인터페이스 신호 처리 회로 (234) 내 휘도 레벨 제어 회로 (미도시) 로 공급한다.
디지털 신호 처리 및 제어 회로 (231) 는 전술한 다양한 입력 신호를 입력 인터페이스 신호 처리 회로 (234) 에서 처리하고, 제어 신호를 패널 부분 (232) 으로 전송한다. 동시에, 메모리 제어 회로 (236) 는 메모리 제어 신호를 패널 부 분 (232) 으로 전송하고, 드라이버 제어 회로 (237) 는 드라이버 제어 신호를 패널 부분 (232) 으로 전송한다.
패널 부분 (232) 은 플라즈마 디스플레이 패널 (250), 플라즈마 디스플레이 패널 (250) 의 주사 전극을 구동하기 위한 주사 드라이버 (238), 플라즈마 디스플레이 패널 (250) 의 데이터 전극을 구동하기 위한 데이터 드라이버 (239), 플라즈마 디스플레이 패널 (250) 및 주사 드라이버 (238) 에 펄스 전압을 공급하기 위한 고압 펄스 회로 (240) 및 고압 펄스 회로 (240) 으로부터의 여분의 전력을 회수하기 위한 전력 회수 회로 (240) 를 포함한다.
플라즈마 디스플레이 패널 (250) 은 예를 들어, 배열된 1365×768 화소를 가지도록 형성된다. 주사 드라이버 (238) 및 데이터 드라이버 (239) 에 의해 주사 전극 및 데이터 전극을 각각 제어함으로써, 플라즈마 디스플레이 패널 (250) 내의 화소 중 원하는 화소가 턴온 또는 턴오프되도록 제어된다. 이러한 방식으로, 원하는 이미지가 디스플레이된다.
로직용 전원은 로직용 전력을 디지털 신호 처리 및 제어 회로 (231) 및 패널 부분 (232) 에 공급한다. 디스플레이 전원은 DC 전력의 전압을 소정 전압으로 변환하여 이 소정 전압을 패널 부분 (232) 으로 공급하는 모듈 내 전원 회로 (233) 에 DC 전력을 공급한다.
전술한 플라즈마 디스플레이 장치에서는, 데이터 드라이버 (239) 가 제 1 내지 제 3 실시형태 중 하나에서 설명한 데이터 드라이버 IC에 의해 형성되고 데이터 드라이버 (239) 의 출력이 R, G 및 B에 각각 대응하는 3 개의 군으로 분할된다. 출력의 각 군에 대해, 전술한 실시형태에서 상세히 설명한 방식으로 블랭킹 제어가 수행된다. 따라서, 각 색에 대해 독립한 데이터 드라이버를 제공하고 데이터 드라이버와 PDP 사이의 상호접속을 복잡하게 구성함으로써 비용을 증가시키지 않고, 전술한 실시형태에 의해 달성된 고유의 효과가 얻어질 수 있다.
제 1 실시형태의 데이터 드라이버 IC의 사용시에, R, G 및 B에 대응하는 디스플레이 데이터에 대해 각 색에 대한 디스플레이 데이터와 무관하게 하이-블랭크 상태가 설정될 수 있다. 또한, 이 기능을 사용함으로써, 예비 방전 주기 동안 데이터 전극과 주사 전극간의 예비 방전의 지속시간이 모든 색에 대해 제어된다. 따라서, R, G 및 B에 대한 형광재간의 전압 특성 차이에 따라 적절한 지속시간을 가지는 예비 방전이 발생될 수 있고, 따라서 디스플레이 품질이 개선될 수 있다.
제 2 또는 제 3 실시형태의 데이터 드라이버 IC의 사용시에, 하이-블랭크 상태 및 로우-블랭크 상태가 R, G 및 B 각각에 대한 디스플레이 데이터에 대해 다른 색에 대한 디스플레이 데이터와 무관하게 설정될 수 있다. 또한, 하이-블랭크 설정 기능을 사용하여 예비 방전 주기 동안 데이터 전극 및 주사 전극간의 역 방전 지속시간이 모든 색에 대해 제어되고, 따라서 R, G 및 B에 대한 형광재간의 전압 특성의 차이에 따라 적절한 지속시간을 가지는 예비 방전을 발생시킨다. 따라서, 디스플레이 품질이 개선될 수 있다. 또한, 잡음을 유발시키는 전자기파의 생성을 억제하기 위해, 로우-블랭크 설정 기능을 사용하여 데이터 펄스의 타이밍이 색들 사이에서 달라질 수 있다.
전술한 설명에서, 본 발명의 바람직한 실시형태들을 도면을 참조하여 상세히 설명하였다. 그러나, 구체적인 구조는 이 실시형태들에 한정되지 않는다. 본 발명의 요점을 벗어나지 않는 변형 등이 된 실시형태는 본 발명의 범주에 속할 수 있다. 예를 들어, 하이-블랭크 상태를 설정하기 위한 게이트 어레이 및 로우-블랭크 상태를 설정하기 위한 게이트 어레이는 전술한 실시형태 각각에서 역순으로 배열될 수도 있다. 또한, 게이트 어레이를 형성하는 게이트들은 NAND 게이트와 다른 게이트 장치에 의해 형성될 수도 있다.
PDP 데이터 드라이버, PDP를 구동하는 방법, 플라즈마 디스플레이 장치 및 본 발명의 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널 및 TV용 플라즈마 디스플레이 장치에 적용될 수 있고, 임의의 종류의 컴퓨터 장치, 제어 장치, 측정 장치, 엔터테인먼트 장치 및 다른 다양한 장치의 디스플레이로서 사용되는 플라즈마 디스플레이 패널 및 플라즈마 디스플레이 장치에도 적용될 수 있다.
본 출원은 본 명세서에서 참조로 통합된 일본 특허 출원 제 2004-217645 호에 기초한다.
본 발명에 따르면, PDP 데이터 드라이버는 배열된 복수의 데이터 드라이버 IC에 의해 형성된다. 각 데이터 드라이버 IC의 출력 제어 회로에서, 입력 및 출력 단자들은 스크린을 형성하는 복수의 원색 순서로 배열되고 복수의 군으로 분할된다. 각 군에 대해, 출력 제어 회로가 제어 입력에 따라 변경없이 입력 데이터를 출력하거나 하이 레벨을 출력하도록 제어가 수행된다. 따라서, 각 색에 대해 데이터 드라이버를 독립적으로 제공할 필요가 없다. 즉, 데이터 드라이버 IC와 PDP 사이의 상호접속을 복잡하게 하지 않고, 예비 방전 주기 동안 예비 방전 펄스가 인가되면서 데이터 전극을 하이로 설정하도록 각 군의 데이터 전극에 대한 제어를 수행함으로써 PDP의 예비 방전을 제거할 수 있다. 따라서, 모든 원색에 대한 예비 방전의 제거 시간을 제어할 수 있다.
또한, 본 발명에 따르면, PDP 데이터 드라이버는 배열된 복수의 데이터 드라이버 IC에 의해 형성된다. 각 데이터 드라이버 IC의 출력 제어 회로에서, 입력 및 출력 단자는, 스크린을 형성하는 복수의 원색 순서로 배열되고 복수의 군으로 분할된다. 각 군에 대해, 출력 제어 회로가 변경없이 입력 데이터를 출력하거나 하이 레벨을 출력하도록 제어가 수행되고, 변경없이 입력 데이터를 출력하거나 로우 레벨을 출력하도록 제어가 수행된다. 따라서, 각 색에 대해 데이터 드라이버를 독립적으로 제공할 필요가 없다. 즉, 데이터 드라이버 IC와 PDP 사이의 상호접속을 복잡하게 하지 않고, 예비 방전을 제거하기 위해 예비 방전 펄스가 인가되면서 데이터 전극을 하이로 설정하도록 각 군에 대한 제어를 수행함으로써 모든 색에 대한 PDP 예비 방전의 제거 시간을 제어할 수 있다. 또한, 디스플레이 데이터를 데이터 전극에 입력하면서 데이터 전극을 군들 사이에서 다른 타이밍에 로우로 설정하기 위한 제어를 수행함으로써, 데이터 펄스의 데이터 전극으로의 인가 타이밍을 군들 사이에서 다르게 하는 제어를 수행할 수 있다.

Claims (18)

  1. 디스플레이 데이터에 따라 PDP의 데이터 전극을 구동하는 플라즈마 디스플레이 패널 (PDP) 데이터 드라이버로서,
    상기 데이터 드라이버는 순차적으로 배열된 복수의 데이터 드라이버 IC를 구비하며,
    상기 데이터 드라이버 IC 각각은 출력 제어 회로를 포함하고,
    상기 출력 제어 회로의 입력 및 출력 단자는, PDP의 스크린을 형성하는 복수의 원색의 디스플레이 셀 순서로 순차적으로 배열되며, 상기 복수의 원색에 대응하는 복수의 군으로 각각 분할되고,
    상기 출력 제어 회로는, 제 1 어레이 및 제 2 어레이 각각의 게이트가 상기 입력 및 출력 단자에 각각 대응하는 방식으로 상기 제 1 어레이의 게이트 및 상기 제 2 어레이의 게이트를 포함하고,
    상기 출력 제어 회로는, 제 1 제어 입력에 따라서 상기 복수의 군 각각에 대하여 입력 데이터를 변경하지 않은채 출력하거나 상기 입력 데이터를 하이 레벨로 설정하도록 상기 제 1 어레이의 게이트를 제어하고,
    상기 출력 제어 회로는, 제 2 제어 입력에 따라서 상기 제 1 어레이의 게이트의 모든 출력을 변경하지 않은채 전송하거나 상기 출력을 로우 레벨로 설정하도록 상기 제 2 어레이의 게이트를 더 제어하는, PDP 데이터 드라이버.
  2. 제 1 항에 있어서,
    상기 스크린을 형성하는 복수의 원색은 적, 녹, 및 청색이고, 상기 복수의 군은 적, 녹, 및 청에 각각 대응하는 3 개의 군인, PDP 데이터 드라이버.
  3. 디스플레이 데이터에 따라 PDP의 데이터 전극을 구동하는 PDP 데이터 드라이버로서,
    상기 데이터 드라이버는 순차적으로 배열된 복수의 데이터 드라이버 IC를 구비하며,
    상기 데이터 드라이버 IC 각각은 출력 제어 회로를 포함하고,
    상기 출력 제어 회로의 입력 및 출력 단자는, PDP의 스크린을 형성하는 복수의 원색의 디스플레이 셀 순서로 순차적으로 배열되며, 상기 복수의 원색에 대응하는 복수의 군으로 분할되고,
    상기 출력 제어 회로는, 제 1 어레이 및 제 2 어레이 각각의 게이트가 상기 입력 및 출력 단자에 각각 대응하는 방식으로 상기 제 1 어레이의 게이트 및 상기 제 2 어레이의 게이트를 포함하고,
    상기 출력 제어 회로는, 제 1 제어 입력에 따라서 상기 복수의 군 각각에 대하여 입력 데이터를 변경하지 않은채 출력하거나 상기 입력 데이터를 하이 레벨로 설정하도록 제 1 어레이의 게이트를 제어하고,
    상기 출력 제어 회로는, 제 2 제어 입력에 따라서 상기 복수의 군 각각에 대하여 대응하는 제 1 어레이의 게이트의 출력을 변경하지 않은채 전송하거나 상기 출력을 로우 레벨로 설정하도록 제 2 어레이의 게이트를 더 제어하는, PDP 데이터 드라이버.
  4. 디스플레이 데이터에 따라 PDP의 데이터 전극을 구동하는 PDP 데이터 드라이버로서,
    상기 데이터 드라이버는 순차적으로 배열된 복수의 데이터 드라이버 IC를 구비하며,
    상기 데이터 드라이버 IC 각각은 출력 제어 회로를 포함하고,
    상기 출력 제어 회로의 입력 및 출력 단자는, PDP의 스크린을 형성하는 복수의 원색의 디스플레이 셀 순서로 순차적으로 배열되며, 상기 복수의 원색에 대응하는 복수의 군으로 각각 분할되고,
    상기 출력 제어 회로는, 제 1 어레이 및 제 2 어레이 각각의 게이트가 상기 입력 및 출력 단자에 각각 대응하는 방식으로 상기 제 1 어레이의 게이트 및 상기 제 2 어레이의 게이트를 포함하고,
    상기 출력 제어 회로는, 제 1 제어 입력에 따라서 제 1 군에 대하여 입력 데이터를 변경하지 않은채 출력하거나 상기 입력 데이터를 하이 레벨로 설정하고, 또한 제 1 타이밍 조절 입력에 따라서 상기 하이 레벨의 설정 타이밍을 설정하도록 상기 제 1 어레이의 게이트를 제어하고,
    상기 출력 제어 회로는, 제 2 제어 입력에 따라서 상기 제 1 군에 대하여 대응하는 제 1 어레이의 게이트의 출력을 변경하지 않은채 전송하거나 상기 출력을 로우 레벨로 설정하고, 또한 상기 제 1 타이밍 조절 입력에 따라서 상기 로우 레벨의 설정 타이밍을 설정하도록 상기 제 2 어레이의 게이트를 제어하고,
    상기 출력 제어 회로는, 제 1 제어 입력에 따라서 제 2 군에 대하여 입력 데이터를 변경하지 않은채 출력하거나 상기 입력 데이터를 하이 레벨로 설정하고, 또한 제 2 타이밍 조절 입력에 따라서 상기 하이 레벨의 설정 타이밍을 설정하도록 상기 제 1 어레이의 게이트를 제어하고,
    상기 출력 제어 회로는, 제 2 제어 입력에 따라서 상기 제 2 군에 대하여 대응하는 제 1 어레이의 게이트의 출력을 변경하지 않은채 전송하거나 상기 출력을 로우 레벨로 설정하고, 또한 상기 제 2 타이밍 조절 입력에 따라서 상기 로우 레벨의 설정 타이밍을 설정하도록 상기 제 2 어레이의 게이트를 제어하고,
    상기 출력 제어 회로는, 제 1 제어 입력에 따라서 상기 제 3 군에 대하여 입력 데이터를 변경하지 않은채 출력하거나 상기 입력 데이터를 하이 레벨로 설정하고, 또한 제 3 타이밍 조절 입력에 따라서 상기 하이 레벨의 설정 타이밍을 설정하도록 상기 제 1 어레이의 게이트를 제어하고,
    상기 출력 제어 회로는, 제 2 제어 입력에 따라서 상기 제 3 군에 대하여 대응하는 제 1 어레이의 게이트의 출력을 변경하지 않은채 전송하거나 상기 출력을 로우 레벨로 설정하고, 또한 상기 제 3 타이밍 조절 입력에 따라서 상기 로우 레벨의 설정 타이밍을 설정하도록 상기 제 2 어레이의 게이트를 제어하는, PDP 데이터 드라이버.
  5. 제 3 항에 있어서,
    상기 스크린을 형성하는 복수의 원색은 적, 녹, 및 청색이고, 상기 복수의 군은 적, 녹, 및 청색에 각각 대응하는 3 개의 군인, PDP 데이터 드라이버.
  6. 제 4 항에 있어서,
    상기 스크린을 형성하는 복수의 원색은 적, 녹, 및 청색이고, 상기 복수의 군은 적, 녹, 및 청색에 각각 대응하는 3 개의 군인, PDP 데이터 드라이버.
  7. 제 1 항에 기재된 PDP 데이터 드라이버를 포함하는 PDP를 구동하는 방법으로서,
    PDP의 예비 방전 주기 동안 주사 전극과 유지 전극 사이 및 상기 주사 전극과 데이터 전극 사이에 예비 방전을 생성하기 위해, 톱니파에 의해 형성되는 예비 방전 펄스를 상기 주사 전극에 인가하는 단계; 및
    상기 예비 방전 펄스를 인가하는 동안 상기 PDP 데이터 드라이버에 의해 복수의 군 각각에 대해 상기 데이터 전극을 하이로 설정하는 제어를 수행함으로써 상기 예비 방전을 종료하여, 복수의 원색 각각에 대한 예비 방전의 종료 시간을 제어하는 단계를 포함하는, PDP 데이터 드라이버를 포함하는 PDP 구동 방법.
  8. 제 2 항에 기재된 PDP 데이터 드라이버를 포함하는 PDP를 구동하는 방법으로서,
    PDP의 예비 방전 주기 동안 주사 전극과 유지 전극 사이 및 상기 주사 전극과 데이터 전극 사이에 예비 방전을 생성하기 위해, 톱니파에 의해 형성되는 예비 방전 펄스를 상기 주사 전극에 인가하는 단계; 및
    상기 예비 방전 펄스를 인가하는 동안 상기 PDP 데이터 드라이버에 의해 복수의 군 각각에 대해 상기 데이터 전극을 하이로 설정하는 제어를 수행함으로써 상기 예비 방전을 종료하여, 상기 복수의 원색 각각에 대한 예비 방전의 종료 시간을 제어하는 단계를 포함하는, PDP 데이터 드라이버를 포함하는 PDP 구동 방법.
  9. 제 3 항에 기재된 PDP 데이터 드라이버를 포함하는 PDP를 구동하는 방법으로서,
    PDP의 기입 방전 주기 동안 디스플레이 데이터가 데이터 전극에 입력되면서, 복수의 군 사이에서 다른 타이밍에 상기 PDP 데이터 드라이버에 의해 데이터 전극을 로우로 설정하는 제어를 수행함으로써, 상기 데이터 전극에 대한 데이터 펄스의 인가 타이밍을 상기 복수의 군 사이에서 상이하게 하는 단계를 포함하는, PDP 데이터 드라이버를 포함하는 PDP 구동 방법.
  10. 제 4 항에 기재된 PDP 데이터 드라이버를 포함하는 PDP를 구동하는 방법으로서,
    PDP의 기입 방전 주기 동안 디스플레이 데이터가 데이터 전극에 입력되면서, 복수의 군 사이에서 다른 타이밍에 상기 PDP 데이터 드라이버에 의해 데이터 전극 을 로우로 설정하는 제어를 수행함으로써, 상기 데이터 전극에 대한 데이터 펄스의 인가 타이밍을 상기 복수의 군 사이에서 상이하게 하는 단계를 포함하는, PDP 데이터 드라이버를 포함하는 PDP 구동 방법.
  11. 제 5 항에 기재된 PDP 데이터 드라이버를 포함하는 PDP를 구동하는 방법으로서,
    PDP의 기입 방전 주기 동안 디스플레이 데이터가 데이터 전극에 입력되면서, 복수의 군 사이에서 다른 타이밍에 상기 PDP 데이터 드라이버에 의해 데이터 전극을 로우로 설정하는 제어를 수행함으로써, 상기 데이터 전극에 대한 데이터 펄스의 인가 타이밍을 상기 복수의 군 사이에서 상이하게 하는 단계를 포함하는, PDP 데이터 드라이버를 포함하는 PDP 구동 방법.
  12. 제 6 항에 기재된 PDP 데이터 드라이버를 포함하는 PDP를 구동하는 방법으로서,
    PDP의 기입 방전 주기 동안 디스플레이 데이터가 데이터 전극에 입력되면서, 복수의 군 사이에서 다른 타이밍에 상기 PDP 데이터 드라이버에 의해 데이터 전극을 로우로 설정하는 제어를 수행함으로써, 상기 데이터 전극에 대한 데이터 펄스의 인가 타이밍을 상기 복수의 군 사이에서 상이하게 하는 단계를 포함하는, PDP 데이터 드라이버를 포함하는 PDP 구동 방법.
  13. 서로 평행한 주사 전극 및 유지 전극의 복수의 전극 쌍을 가지는 제 1 기판, 및 상기 제 1 기판에 대향하여 배열되며, 상기 전극 쌍에 수직으로 교차하도록 배열되는 복수의 데이터 전극을 가지는 제 2 기판을 포함하는 PDP;
    아날로그 영상 신호에 대해 포맷 변환을 수행하여 얻어지는 디지털 이미지 정보를 처리하고, 상기 PDP를 구동하기 위한 신호를 출력하는 디지털 신호 처리 회로;
    제어 회로; 및
    전원 회로를 구비하며,
    상기 전극 쌍 및 상기 데이터 전극은, 상기 제 1 기판과 제 2 기판 사이에서 상기 전극 쌍과 상기 데이터 전극의 각 교차점에 형성되는 디스플레이 셀이 발광하도록 하는 구동 회로에 의해 구동되고,
    상기 데이터 전극을 구동하기 위한 구동 회로는 제 1 항 내지 제 6 항 중 어느 한 항에 기재된 PDP 데이터 드라이버에 의해 형성되는, 플라즈마 디스플레이 장치.
  14. 서로 평행한 주사 전극 및 유지 전극의 복수의 전극 쌍을 가지는 제 1 기판, 및 상기 제 1 기판에 대향하여 배열되며, 상기 전극 쌍에 수직으로 교차하도록 배열되는 복수의 데이터 전극을 가지는 제 2 기판을 포함하는 PDP;
    아날로그 영상 신호에 대해 포맷 변환을 수행하여 얻어지는 디지털 이미지 정보를 처리하고, 상기 PDP를 구동하기 위한 신호를 출력하는 디지털 신호 처리 회 로;
    제어 회로; 및
    전원 회로를 구비하며,
    상기 전극 쌍 및 상기 데이터 전극은, 상기 제 1 기판과 제 2 기판 사이에서 상기 전극 쌍과 상기 데이터 전극의 각 교차점에 형성되는 디스플레이 셀이 발광하도록 하는 구동 회로에 의해 구동되고,
    상기 PDP는 제 7 항 내지 제 12 항 중 어느 한 항에 기재된 구동 방법에 의해 구동되는, 플라즈마 디스플레이 장치.
  15. 디스플레이 데이터에 따라 플라즈마 디스플레이 패널 (PDP) 의 데이터 전극을 구동하기 위한 PDP 데이터 드라이버로서,
    상기 데이터 드라이버는 순차적으로 배열되는 복수의 데이터 드라이버 IC를 구비하며,
    상기 데이터 드라이버 IC 각각은 출력 제어 회로를 포함하고,
    상기 출력 제어 회로의 입력 및 출력 단자는, PDP의 스크린을 형성하는 복수의 원색의 디스플레이 셀 순서로 순차적으로 배열되며, 상기 복수의 원색에 대응하는 복수의 군으로 각각 분할되고,
    상기 출력 제어 회로는 게이트가 상기 입력 및 출력 단자에 대응하는 방식으로 게이트 어레이를 포함하고,
    상기 출력 제어 회로는, 상기 복수의 군 각각에 대한 제어 입력에 따라 입력 데이터를 변경하지 않은채 출력하거나 상기 입력 데이터를 하이 레벨 또는 로우 레벨로 설정하도록 상기 어레이의 게이트를 제어하는, PDP 데이터 드라이버.
  16. 플라즈마 디스플레이 패널 (PDP) 데이터 드라이버로서,
    복수의 출력 단자; 및
    상기 복수의 출력 단자 중 적어도 플라즈마 표시 패널의 제 1 색의 표시셀에 대응하는 제 1 출력 단자를 제 1 제어 신호에 따라 강제적으로 제 1 레벨로 설정하고, 상기 복수의 출력 단자 중 적어도 상기 플라즈마 표시 패널의 상기 제 1 색과는 상이한 제 2 색의 표시셀에 대응하는 제 2 출력 단자를 상기 제 1 제어 신호와 다른 제 2 제어 신호에 따라 상기 제 1 레벨로 강제적으로 설정하는 출력 제어 회로를 구비하는, PDP 데이터 드라이버.
  17. 제 16 항에 있어서,
    상기 출력제어 회로는 상기 제 1 출력 단자 및 상기 제 2 출력 단자를 제 3 제어 신호에 따라 상기 제 1 레벨과 다른 제 2 레벨로 강제적으로 설정하는, PDP 데이터 드라이버.
  18. 플라즈마 디스플레이 패널 (PDP) 데이터 드라이버로서,
    복수의 출력 단자; 및
    상기 복수의 출력 단자 중 적어도 제 1 출력 단자를 제 1 제어 신호에 따라 강제적으로 제 1 레벨로 설정하고, 상기 복수의 출력 단자 중 적어도 제 2 출력 단자를 상기 제 1 제어 신호와는 상이한 제 2 제어 신호에 의해 강제적으로 제 1 레벨로 설정하는 출력 제어 회로를 구비하고,
    상기 출력 제어 회로는 적어도 상기 제 1 및 제 2 출력 단자를 제 3 제어 신호에 따라 강제적으로 상기 제 1 레벨과는 상이한 제 2 레벨로 설정하는, PDP 데이터 드라이버.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100517363B1 (ko) * 2003-11-26 2005-09-28 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동장치
KR100719575B1 (ko) 2005-11-07 2007-05-17 삼성에스디아이 주식회사 디스플레이 패널의 구동방법 및 그 구동장치
KR101083195B1 (ko) * 2006-02-28 2011-11-11 파나소닉 주식회사 플라즈마 디스플레이 패널의 구동 방법 및 플라즈마 디스플레이 장치
KR101265333B1 (ko) * 2006-07-26 2013-05-20 엘지디스플레이 주식회사 액정표시장치 및 그의 구동 방법
KR20090072017A (ko) * 2007-12-28 2009-07-02 삼성에스디아이 주식회사 플라즈마 디스플레이 패널 및 그의 구동방법
KR100922353B1 (ko) * 2008-01-09 2009-10-19 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990001416A (ko) 1997-06-14 1999-01-15 구자홍 피디피(pdp)의 구동회로
JPH11109917A (ja) 1997-09-29 1999-04-23 Nec Corp カラープラズマディスプレイ装置
KR20020066922A (ko) 2001-02-13 2002-08-21 가부시키가이샤 히타치세이사쿠쇼 Ａｃ형 플라즈마 디스플레이 장치
KR20020071604A (ko) 2001-03-07 2002-09-13 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치
KR20030035666A (ko) 2001-11-02 2003-05-09 이석현 어드레스 전극을 이용한 교류형 플라즈마 디스플레이의명암비 향상방법 및 장치
KR20030065286A (ko) 2002-01-31 2003-08-06 후지츠 히다찌 플라즈마 디스플레이 리미티드 디스플레이 패널 구동 회로 및 플라즈마 디스플레이

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04125688A (ja) * 1990-09-18 1992-04-27 Seiko Instr Inc カラー表示装置およびその階調表示方式
JPH1049104A (ja) * 1996-07-31 1998-02-20 Pioneer Electron Corp プラズマディスプレイ装置
DE69937122T2 (de) * 1998-09-04 2008-01-10 Matsushita Electric Industrial Co., Ltd., Kadoma Verfahren und Einrichtung zum Steuern eines Plasmabildschirms mit höherer Bildqualität und hohem Leuchtwirkungsgrad
EP1022713A3 (en) * 1999-01-14 2000-12-06 Nec Corporation Method of driving AC-discharge plasma display panel
JP3915906B2 (ja) * 2002-08-30 2007-05-16 カシオ計算機株式会社 電流駆動装置及びその駆動制御方法並びに電流駆動装置を用いた表示装置
JP4125688B2 (ja) * 2004-03-25 2008-07-30 日鐵住金溶接工業株式会社 ２電極大入熱サブマージアーク溶接方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990001416A (ko) 1997-06-14 1999-01-15 구자홍 피디피(pdp)의 구동회로
JPH11109917A (ja) 1997-09-29 1999-04-23 Nec Corp カラープラズマディスプレイ装置
KR20020066922A (ko) 2001-02-13 2002-08-21 가부시키가이샤 히타치세이사쿠쇼 Ａｃ형 플라즈마 디스플레이 장치
KR20020071604A (ko) 2001-03-07 2002-09-13 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치
KR20030035666A (ko) 2001-11-02 2003-05-09 이석현 어드레스 전극을 이용한 교류형 플라즈마 디스플레이의명암비 향상방법 및 장치
KR20030065286A (ko) 2002-01-31 2003-08-06 후지츠 히다찌 플라즈마 디스플레이 리미티드 디스플레이 패널 구동 회로 및 플라즈마 디스플레이

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