JPH1074059A - プラズマディスプレイの駆動装置 - Google Patents
プラズマディスプレイの駆動装置Info
- Publication number
- JPH1074059A JPH1074059A JP8229916A JP22991696A JPH1074059A JP H1074059 A JPH1074059 A JP H1074059A JP 8229916 A JP8229916 A JP 8229916A JP 22991696 A JP22991696 A JP 22991696A JP H1074059 A JPH1074059 A JP H1074059A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- potential
- output
- display
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】 小型で安価なプラズマディスプレイ（ＰＤ）
の駆動装置を提供する。 【解決手段】 高電圧パルスＰｈを生成する高電圧パル
ス発生器６２の出力信号は、電極駆動回路７０の端子７
１，７２に与えられる。ラッチ回路７８の出力データＤ
１〜Ｄ６４に応じて各ＮＭＯＳ８０がオン／オフする。
ＮＭＯＳ８０がオンすると、高電圧パルス発生器６２の
出力信号の電位によってダイオード８１または８２が順
方向になり、出力端子７６−１〜７６−６４には、高電
圧パルスＰｈの電位が印加される。オフしたＮＭＯＳ８
０においては、ダイオード８２が順方向になることはな
く、出力端子７６−１〜７６−６４の電位が高電圧パル
ス発生器６２の出力信号の電位よりも高い場合には、該
出力端子７６−１〜７６−６４はハイインピーダンス状
態になってハイインピーダンス前の電位に保持される。
の駆動装置を提供する。 【解決手段】 高電圧パルスＰｈを生成する高電圧パル
ス発生器６２の出力信号は、電極駆動回路７０の端子７
１，７２に与えられる。ラッチ回路７８の出力データＤ
１〜Ｄ６４に応じて各ＮＭＯＳ８０がオン／オフする。
ＮＭＯＳ８０がオンすると、高電圧パルス発生器６２の
出力信号の電位によってダイオード８１または８２が順
方向になり、出力端子７６−１〜７６−６４には、高電
圧パルスＰｈの電位が印加される。オフしたＮＭＯＳ８
０においては、ダイオード８２が順方向になることはな
く、出力端子７６−１〜７６−６４の電位が高電圧パル
ス発生器６２の出力信号の電位よりも高い場合には、該
出力端子７６−１〜７６−６４はハイインピーダンス状
態になってハイインピーダンス前の電位に保持される。
Description
【０００１】
【発明の属する技術分野】本発明は、無効電力を回収し
つつ、高電圧パルスを発生する高電圧パルス発生器を備
えたプラズマディスプレイ（以下、ＰＤという）の駆動
装置に関するものである。
つつ、高電圧パルスを発生する高電圧パルス発生器を備
えたプラズマディスプレイ（以下、ＰＤという）の駆動
装置に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次の文献等に記載されるものがある。 文献１；SID 87 DIGEST 、（１９８７）（米国）L.F.We
ber and M.B.Wood“Energy Recovery Sustain Circuit
for the AC Plasma Display ”P.92-95 文献２；特開平６−１３０９１４号公報 図２は、前記文献１に記載された従来の高電圧パルス発
生器の回路図である。この高電圧パルス発生器は、負荷
容量ＣL に比べて十分大きい容量値を有するコンデンサ
１を備えている。コンデンサ１の一方の電極は、接地電
位Ｖｓｓに接続されている。コンデンサ１の他方の電極
には、該コンデンサ１から負荷容量ＣL を充電するため
のスイッチの役割を果たすＰチャネル型ＭＯＳトランジ
スタ（以下、ＰＭＯＳという）２及びダイオード３と、
該コンデンサ１から負荷容量ＣL を放電するためのスイ
ッチの役割を果たすダイオード４及びＮチャネル型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳという）５とが、ルー
プ状に接続されている。ダイオード３とダイオード４と
の接続ノードＮ１には、充放電時に負荷容量ＣL と共振
回路を構成して無効電力を回収するためのインダクタ６
の一方の電極が接続されている。インダクタ６の他方の
電極には、出力電圧を電源電位Ｖ0 に固定するためのＰ
ＭＯＳ７と、出力電圧を接地電位Ｖｓｓに固定するため
のＮＭＯＳ８と、出力端子９とが接続されている。出力
端子９に接続される負荷容量ＣLは、プラズマディスプ
レイパネル（以下、ＰＤＰという）における電極の対向
容量や線間容量等の寄生容量である。駆動周波数をｆ0
とすると、通常ならばｆ0・ＣL ・Ｖ0 2 の電力が無駄
に消費される。ところが、この高電圧パルス発生器は、
負荷容量ＣL に起因した無効電力を回収するものであ
り、その動作を図３及び図４を参照しつつ説明する。
例えば、次の文献等に記載されるものがある。 文献１；SID 87 DIGEST 、（１９８７）（米国）L.F.We
ber and M.B.Wood“Energy Recovery Sustain Circuit
for the AC Plasma Display ”P.92-95 文献２；特開平６−１３０９１４号公報 図２は、前記文献１に記載された従来の高電圧パルス発
生器の回路図である。この高電圧パルス発生器は、負荷
容量ＣL に比べて十分大きい容量値を有するコンデンサ
１を備えている。コンデンサ１の一方の電極は、接地電
位Ｖｓｓに接続されている。コンデンサ１の他方の電極
には、該コンデンサ１から負荷容量ＣL を充電するため
のスイッチの役割を果たすＰチャネル型ＭＯＳトランジ
スタ（以下、ＰＭＯＳという）２及びダイオード３と、
該コンデンサ１から負荷容量ＣL を放電するためのスイ
ッチの役割を果たすダイオード４及びＮチャネル型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳという）５とが、ルー
プ状に接続されている。ダイオード３とダイオード４と
の接続ノードＮ１には、充放電時に負荷容量ＣL と共振
回路を構成して無効電力を回収するためのインダクタ６
の一方の電極が接続されている。インダクタ６の他方の
電極には、出力電圧を電源電位Ｖ0 に固定するためのＰ
ＭＯＳ７と、出力電圧を接地電位Ｖｓｓに固定するため
のＮＭＯＳ８と、出力端子９とが接続されている。出力
端子９に接続される負荷容量ＣLは、プラズマディスプ
レイパネル（以下、ＰＤＰという）における電極の対向
容量や線間容量等の寄生容量である。駆動周波数をｆ0
とすると、通常ならばｆ0・ＣL ・Ｖ0 2 の電力が無駄
に消費される。ところが、この高電圧パルス発生器は、
負荷容量ＣL に起因した無効電力を回収するものであ
り、その動作を図３及び図４を参照しつつ説明する。
【０００３】図３は図２の共振回路の等価回路図、及び
図４は図２の動作波形図である。高電圧パルス発生器の
出力電圧を立上げる場合、図４に示すようにＰＭＯＳ２
をオン状態にして、図３に示す等価回路を形成する。イ
ンダクタ６及び負荷容量ＣL は、共振回路を構成し、該
共振回路によって出力電圧が上昇する。このとき、ＰＭ
ＯＳ７をオン状態にすると、出力電圧がＶ0 に固定され
る。逆に出力電圧を立下げる場合、ＮＭＯＳ５をオン状
態にして図３の共振回路を形成する。この共振回路によ
って出力電圧が接地電位Ｖｓｓに向かって立下がり、Ｎ
ＭＯＳ８をオン状態にすることで、出力電圧がＶｓｓに
固定される。これらの一連の動作は、共振回路の動作で
あり、負荷容量ＣL を充電したエネルギーが再びコンデ
ンサ１に回収される。また、この動作によって、コンデ
ンサ１の電位は自動的にＶ0／２に固定される。この種
の高電圧パルス発生器を用い、複数の電極に別々のパル
スを加えるＰＤの駆動装置が、前記文献２に記載されて
いる。
図４は図２の動作波形図である。高電圧パルス発生器の
出力電圧を立上げる場合、図４に示すようにＰＭＯＳ２
をオン状態にして、図３に示す等価回路を形成する。イ
ンダクタ６及び負荷容量ＣL は、共振回路を構成し、該
共振回路によって出力電圧が上昇する。このとき、ＰＭ
ＯＳ７をオン状態にすると、出力電圧がＶ0 に固定され
る。逆に出力電圧を立下げる場合、ＮＭＯＳ５をオン状
態にして図３の共振回路を形成する。この共振回路によ
って出力電圧が接地電位Ｖｓｓに向かって立下がり、Ｎ
ＭＯＳ８をオン状態にすることで、出力電圧がＶｓｓに
固定される。これらの一連の動作は、共振回路の動作で
あり、負荷容量ＣL を充電したエネルギーが再びコンデ
ンサ１に回収される。また、この動作によって、コンデ
ンサ１の電位は自動的にＶ0／２に固定される。この種
の高電圧パルス発生器を用い、複数の電極に別々のパル
スを加えるＰＤの駆動装置が、前記文献２に記載されて
いる。
【０００４】図５は、前記文献２に記載された従来のＰ
Ｄの駆動装置を示す構成図である。このＰＤの駆動装置
は、クロック信号ＣＫ、データＤＡ、及びラッチイネー
ブル信号ＬＥ等を出力するゲートアレイ１１と、該ゲー
トアレイ１１によってタイミング調整される高電圧パル
ス発生器１２とを備えている。この高電圧パルス発生器
１２は、図２のような回路で構成され、高電圧パルスＰ
ｈを出力して駆動集積回路（以下、ドライバＩＣとい
う）２０の高電圧電源端子２１へ供給するようになって
いる。ドライバＩＣ２０は、例えば、６４ビットのシフ
トレジスタ２２と、該６４ビットのシフトレジスタ２２
の出力側に接続された６４ビットのラッチ回路２３とを
有している。ラッチ回路２３の各ビットの出力側には、
６４個のレベル変換器２４がそれぞれ接続されている。
各レベル変換器２４の出力側は、６４個のＰＭＯＳ２５
のゲートにそれぞれ接続されている。各ＰＭＯＳ２５の
ソースは、高電圧電源端子２１に共通に接続され、該各
ＰＭＯＳ２５のドレインは、６４個のＮＭＯＳ２６のド
レインにそれぞれ接続される共に、６４個の出力端子２
７−１〜２７−６４にそれぞれ接続されている。各ＮＭ
ＯＳ２６のソースは、接地電位Ｖｓｓに共通に接続され
ると共に、ゲートがラッチ回路２３の６４ビットの各出
力側に接続されいている。６４個の出力端子２７−１〜
２７−６４は、ＰＤＰの表示電極に接続されている。
Ｄの駆動装置を示す構成図である。このＰＤの駆動装置
は、クロック信号ＣＫ、データＤＡ、及びラッチイネー
ブル信号ＬＥ等を出力するゲートアレイ１１と、該ゲー
トアレイ１１によってタイミング調整される高電圧パル
ス発生器１２とを備えている。この高電圧パルス発生器
１２は、図２のような回路で構成され、高電圧パルスＰ
ｈを出力して駆動集積回路（以下、ドライバＩＣとい
う）２０の高電圧電源端子２１へ供給するようになって
いる。ドライバＩＣ２０は、例えば、６４ビットのシフ
トレジスタ２２と、該６４ビットのシフトレジスタ２２
の出力側に接続された６４ビットのラッチ回路２３とを
有している。ラッチ回路２３の各ビットの出力側には、
６４個のレベル変換器２４がそれぞれ接続されている。
各レベル変換器２４の出力側は、６４個のＰＭＯＳ２５
のゲートにそれぞれ接続されている。各ＰＭＯＳ２５の
ソースは、高電圧電源端子２１に共通に接続され、該各
ＰＭＯＳ２５のドレインは、６４個のＮＭＯＳ２６のド
レインにそれぞれ接続される共に、６４個の出力端子２
７−１〜２７−６４にそれぞれ接続されている。各ＮＭ
ＯＳ２６のソースは、接地電位Ｖｓｓに共通に接続され
ると共に、ゲートがラッチ回路２３の６４ビットの各出
力側に接続されいている。６４個の出力端子２７−１〜
２７−６４は、ＰＤＰの表示電極に接続されている。
【０００５】図６は、図５のＰＤＰの動作波形図であ
る。ゲートアレイ１１からクロック信号ＣＫ及びデータ
ＤＡが出力されると共に、このゲートアレイ１１でタイ
ミング調整された高電圧パルスＰｈが、高電圧パルス発
生器１２から出力される。高電圧パルスＰｈは、ドライ
バＩＣ２０の高電圧電源端子２１に与えられる。ドライ
バＩＣ２０内のシフトレジスタ２２には、点灯の有無に
対応する論理“１”または“０”のデータＤＡが、ゲー
トアレイ１１から入力される。ラッチ回路２３は、ゲー
トアレイ１１からのラッチイネーブル信号ＬＥが与えら
れると、シフトレジスタ２２が出力するパラレルデータ
をラッチする。例えば、出力端子２７−１に対応するラ
ッチ回路２３のビット出力データが“１”になった場
合、この出力端子２７−１に接続されたＰＭＯＳ２５が
オン状態になり、かつ、それに接続されたＮＭＯＳ２６
がオフ状態になる。よって、出力端子２７−１には、高
電圧電源端子２１に供給された高電圧パルスＰｈの電位
が現われる。逆に、出力端子２７−２のように、対応す
るラッチ回路２３のビット出力データが“０”になった
場合、該出力端子２７−２に接続されたＰＭＯＳ２５が
オフ状態になり、かつ、それに接続されたＮＭＯＳ２６
がオン状態になる。よって、出力端子２７−２は接地電
位Ｖｓｓにクランプされる。
る。ゲートアレイ１１からクロック信号ＣＫ及びデータ
ＤＡが出力されると共に、このゲートアレイ１１でタイ
ミング調整された高電圧パルスＰｈが、高電圧パルス発
生器１２から出力される。高電圧パルスＰｈは、ドライ
バＩＣ２０の高電圧電源端子２１に与えられる。ドライ
バＩＣ２０内のシフトレジスタ２２には、点灯の有無に
対応する論理“１”または“０”のデータＤＡが、ゲー
トアレイ１１から入力される。ラッチ回路２３は、ゲー
トアレイ１１からのラッチイネーブル信号ＬＥが与えら
れると、シフトレジスタ２２が出力するパラレルデータ
をラッチする。例えば、出力端子２７−１に対応するラ
ッチ回路２３のビット出力データが“１”になった場
合、この出力端子２７−１に接続されたＰＭＯＳ２５が
オン状態になり、かつ、それに接続されたＮＭＯＳ２６
がオフ状態になる。よって、出力端子２７−１には、高
電圧電源端子２１に供給された高電圧パルスＰｈの電位
が現われる。逆に、出力端子２７−２のように、対応す
るラッチ回路２３のビット出力データが“０”になった
場合、該出力端子２７−２に接続されたＰＭＯＳ２５が
オフ状態になり、かつ、それに接続されたＮＭＯＳ２６
がオン状態になる。よって、出力端子２７−２は接地電
位Ｖｓｓにクランプされる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
高電圧パルス発生器を用いたＰＤの駆動装置では、次の
ような課題があった。ドライバＩＣ２０の各出力段に
は、一対のＰＭＯＳ２５及びＮＭＯＳ２６が設けられて
いる。これらＰＭＯＳ２５及びＮＭＯＳ２６は、高耐圧
にする必要があると共に大電流駆動を行うため、セル面
積を大きくしなければならない。そのため、複数の出力
端子２７−１〜２７−６４を有するドライバＩＣ２０の
チップ構成面積が大きくなり、駆動装置全体が大型化す
ると共に、コスト高になっていた。本発明は、従来技術
が持っていた課題を解決し、小型で安価なＰＤの駆動装
置を提供するものである。
高電圧パルス発生器を用いたＰＤの駆動装置では、次の
ような課題があった。ドライバＩＣ２０の各出力段に
は、一対のＰＭＯＳ２５及びＮＭＯＳ２６が設けられて
いる。これらＰＭＯＳ２５及びＮＭＯＳ２６は、高耐圧
にする必要があると共に大電流駆動を行うため、セル面
積を大きくしなければならない。そのため、複数の出力
端子２７−１〜２７−６４を有するドライバＩＣ２０の
チップ構成面積が大きくなり、駆動装置全体が大型化す
ると共に、コスト高になっていた。本発明は、従来技術
が持っていた課題を解決し、小型で安価なＰＤの駆動装
置を提供するものである。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１の発明は、所定のタイミン
グで高電圧パルスを出力信号に形成する高電圧パルス発
生器と、ＰＤＰの複数の電極にそれぞれ接続された複数
の出力端子を有し、該各出力端子に対応する複数の制御
信号に基いたタイミングで前記出力信号の電位を該各出
力端子に与え、該複数の電極をそれぞれ電圧駆動する電
極駆動回路とを、備えたＰＤの駆動装置において、前記
電極駆動回路を次のように構成している。即ち、前記電
極駆動回路は、前記出力信号を共通に入力する第１のパ
ルス入力端子及び第２のパルス入力端子と、前記第１の
パルス入力端子にアノードが接続されると共にカソード
が前記各出力端子にそれぞれ接続され、該アノードと該
カソード間が順方向電位になったとき前記出力信号の電
位を該各出力端子にそれぞれ与える複数の第１のダイオ
ードと、前記各出力端子にそれぞれ接続された第１電極
と第２電極と制御電極とを有し、該制御電極に与えられ
た前記各制御信号に選択されて該第１電極と該第２電極
の間がオンまたはオフする複数のトランジスタと、前記
各トランジスタの第２電極にアノードがそれぞれ接続さ
れると共にカソードが前記第２のパルス入力端子に接続
され、該アノードと該カソード間が順方向電位になった
ときに、前記各トランジスタを介して前記出力信号の電
位を前記各出力端子にそれぞれ与える複数の第２のダイ
オードとを、有する構成にしている。
に、本発明のうちの請求項１の発明は、所定のタイミン
グで高電圧パルスを出力信号に形成する高電圧パルス発
生器と、ＰＤＰの複数の電極にそれぞれ接続された複数
の出力端子を有し、該各出力端子に対応する複数の制御
信号に基いたタイミングで前記出力信号の電位を該各出
力端子に与え、該複数の電極をそれぞれ電圧駆動する電
極駆動回路とを、備えたＰＤの駆動装置において、前記
電極駆動回路を次のように構成している。即ち、前記電
極駆動回路は、前記出力信号を共通に入力する第１のパ
ルス入力端子及び第２のパルス入力端子と、前記第１の
パルス入力端子にアノードが接続されると共にカソード
が前記各出力端子にそれぞれ接続され、該アノードと該
カソード間が順方向電位になったとき前記出力信号の電
位を該各出力端子にそれぞれ与える複数の第１のダイオ
ードと、前記各出力端子にそれぞれ接続された第１電極
と第２電極と制御電極とを有し、該制御電極に与えられ
た前記各制御信号に選択されて該第１電極と該第２電極
の間がオンまたはオフする複数のトランジスタと、前記
各トランジスタの第２電極にアノードがそれぞれ接続さ
れると共にカソードが前記第２のパルス入力端子に接続
され、該アノードと該カソード間が順方向電位になった
ときに、前記各トランジスタを介して前記出力信号の電
位を前記各出力端子にそれぞれ与える複数の第２のダイ
オードとを、有する構成にしている。
【０００８】請求項２の発明は、所定のタイミングで高
電圧パルスを出力信号に形成する高電圧パルス発生器
と、ＰＤＰの複数の電極にそれぞれ接続された複数の出
力端子を有し、該各出力端子に対応する複数の制御信号
に基いたタイミングで前記出力信号の電位を該各出力端
子に与え、該複数の電極をそれぞれ電圧駆動する電極駆
動回路とを、備えたＰＤの駆動装置において、前記電極
駆動回路を次のように構成している。即ち、前記電極駆
動回路は、請求項１における第１のパルス入力端子、第
２のパルス入力端子、複数の第１のダイオード及び複数
のトランジスタと、前記各トランジスタの第２電極が共
通にアノードに接続されると共にカソードが前記第２の
パルス入力端子に接続され、該アノードと該カソード間
が順方向電位になったときに、前記各トランジスタを介
して前記出力信号の電位を前記各出力端子にそれぞれ与
える第２のダイオードとを、有する構成にしている。
電圧パルスを出力信号に形成する高電圧パルス発生器
と、ＰＤＰの複数の電極にそれぞれ接続された複数の出
力端子を有し、該各出力端子に対応する複数の制御信号
に基いたタイミングで前記出力信号の電位を該各出力端
子に与え、該複数の電極をそれぞれ電圧駆動する電極駆
動回路とを、備えたＰＤの駆動装置において、前記電極
駆動回路を次のように構成している。即ち、前記電極駆
動回路は、請求項１における第１のパルス入力端子、第
２のパルス入力端子、複数の第１のダイオード及び複数
のトランジスタと、前記各トランジスタの第２電極が共
通にアノードに接続されると共にカソードが前記第２の
パルス入力端子に接続され、該アノードと該カソード間
が順方向電位になったときに、前記各トランジスタを介
して前記出力信号の電位を前記各出力端子にそれぞれ与
える第２のダイオードとを、有する構成にしている。
【０００９】請求項３の発明は、請求項１または２にお
けるトランジスタをＭＯＳトランジスタで構成してい
る。本発明は、以上のようにＰＤの駆動装置を構成した
ので、高電圧パルス発生器の出力信号には高電圧パルス
が形成され、該出力信号が電極駆動回路の第１及び第２
のパルス入力端子に与えられる。制御信号の選択によっ
て第１電極と第２電極の間がオン状態になったトランジ
スタは、導通状態になり、その第１電極に接続された出
力端子の電位が高電圧パルス発生器の出力信号の電位よ
りも高い場合には、第２のダイオードが順方向電位にな
る。逆に、出力端子の電位が高電圧パルス発生器の出力
信号の電位よりも低い場合には、第１のダイオードが順
方向電位になる。これら順方向になったダイオードを通
じて、高電圧パルスが出力端子に印加される。一方、制
御信号の選択によって第１電極と第２電極の間がオフ状
態になったトランジスタは、第２のダイオードと出力端
子の間を遮断する。このとき、出力端子の電位が高電圧
パルス発生器の出力信号の電位よりも高いと、該出力端
子はハイインピーダンス状態になってその電位がハイイ
ンピーダンス状態前の電位に保たれる。
けるトランジスタをＭＯＳトランジスタで構成してい
る。本発明は、以上のようにＰＤの駆動装置を構成した
ので、高電圧パルス発生器の出力信号には高電圧パルス
が形成され、該出力信号が電極駆動回路の第１及び第２
のパルス入力端子に与えられる。制御信号の選択によっ
て第１電極と第２電極の間がオン状態になったトランジ
スタは、導通状態になり、その第１電極に接続された出
力端子の電位が高電圧パルス発生器の出力信号の電位よ
りも高い場合には、第２のダイオードが順方向電位にな
る。逆に、出力端子の電位が高電圧パルス発生器の出力
信号の電位よりも低い場合には、第１のダイオードが順
方向電位になる。これら順方向になったダイオードを通
じて、高電圧パルスが出力端子に印加される。一方、制
御信号の選択によって第１電極と第２電極の間がオフ状
態になったトランジスタは、第２のダイオードと出力端
子の間を遮断する。このとき、出力端子の電位が高電圧
パルス発生器の出力信号の電位よりも高いと、該出力端
子はハイインピーダンス状態になってその電位がハイイ
ンピーダンス状態前の電位に保たれる。
【００１０】
【発明の実施の形態】図７は、本発明の実施形態を示す
ＰＤ装置の構成図である。このＰＤ装置は、例えば、横
８９６×縦５１２ドットの表示を行うＰＤＰ３０を有し
ている。ＰＤＰ３０には、互いに平行な５１２本の走査
電極３１と、該走査電極３１に対して直交する８９６本
の表示電極３２と、該表示電極３２に平行な４４８本の
補助表示電極３３とが配置されている。各走査電極３１
と各表示電極３２との交差箇所には、放電によって表示
を行う表示セル３４が形成されている。各走査電極３１
と補助表示電極３３との交差箇所には、放電によって表
示セル３４の放電を補助する補助セル３５がそれぞれ形
成されている。これら各表示セル３４及び各補助セル３
５には、ヘリウムにキセノンを５％程度混合した放電ガ
スが封入されている。５１２本の走査電極３１は、走査
電極駆動装置４０に接続され、該走査電極駆動装置４０
から、走査パルスＰsc及びそれに続く複数の維持パルス
Ｐsus からなる走査・維持パルス列Ｐｓが時間をずらし
て印加されるようになっている。４４８本の補助電極３
３は、補助電極駆動装置５０に接続され、該補助電極駆
動装置５０から補助パルスＰａが共通に印加されるよう
になっている。８９６本の表示電極３２には、各表示電
極３２にパルスＰｄをそれぞれ印加する表示電極駆動装
置６０が接続されている。
ＰＤ装置の構成図である。このＰＤ装置は、例えば、横
８９６×縦５１２ドットの表示を行うＰＤＰ３０を有し
ている。ＰＤＰ３０には、互いに平行な５１２本の走査
電極３１と、該走査電極３１に対して直交する８９６本
の表示電極３２と、該表示電極３２に平行な４４８本の
補助表示電極３３とが配置されている。各走査電極３１
と各表示電極３２との交差箇所には、放電によって表示
を行う表示セル３４が形成されている。各走査電極３１
と補助表示電極３３との交差箇所には、放電によって表
示セル３４の放電を補助する補助セル３５がそれぞれ形
成されている。これら各表示セル３４及び各補助セル３
５には、ヘリウムにキセノンを５％程度混合した放電ガ
スが封入されている。５１２本の走査電極３１は、走査
電極駆動装置４０に接続され、該走査電極駆動装置４０
から、走査パルスＰsc及びそれに続く複数の維持パルス
Ｐsus からなる走査・維持パルス列Ｐｓが時間をずらし
て印加されるようになっている。４４８本の補助電極３
３は、補助電極駆動装置５０に接続され、該補助電極駆
動装置５０から補助パルスＰａが共通に印加されるよう
になっている。８９６本の表示電極３２には、各表示電
極３２にパルスＰｄをそれぞれ印加する表示電極駆動装
置６０が接続されている。
【００１１】図１は、図７中の表示電極駆動装置６０の
一部を構成する本発明の実施形態のＰＤの駆動装置の概
略の構成図である。このＰＤの駆動装置で構成される表
示電極駆動装置６０は、クロック信号ＣＫ、表示用デー
タＤＡ、及びラッチイネーブル信号ＬＥ等を生成して出
力するゲートアレイ６１と、図２と同様の構成の高電圧
パルス発生器６２とを有している。ゲートアレイ６１及
び高電圧パルス発生器６２には、電極駆動回路７０が接
続されている。電極駆動回路７０は、例えば１４個の同
一構成のドライバＩＣ７０1〜７０14で構成されてい
る。各ドライバＩＣ７０i （ｉ＝１，２，…，１４）
は、８９６本の表示電極３２のうちの６４本をそれぞれ
電圧駆動する構成になっている。各ドライバＩＣ７０i
は、第１のパルス入力端子である高電圧高電位側端子７
１と、第２のパルス入力端子である高電圧低電位側端子
７２と、クロック信号ＣＫを入力するクロック端子７３
と、データＤＡを入力するデータ端子７４と、ラッチイ
ネーブル信号ＬＥを入力するイネーブル端子７５と、６
４個の出力端子７６−１〜７６−６４とを、それぞれ有
している。高電圧パルス発生器６２は、ゲートアレイ６
１でタイミング調整された表示用の高電圧パルスＰｈを
出力信号に形成する回路であり、この高電圧パルス発生
器６２の出力信号が、各ドライバＩＣ７０i の高電圧高
電位側端子７１と高電圧低電位側端子７２とに、共通に
入力されるようになっている。
一部を構成する本発明の実施形態のＰＤの駆動装置の概
略の構成図である。このＰＤの駆動装置で構成される表
示電極駆動装置６０は、クロック信号ＣＫ、表示用デー
タＤＡ、及びラッチイネーブル信号ＬＥ等を生成して出
力するゲートアレイ６１と、図２と同様の構成の高電圧
パルス発生器６２とを有している。ゲートアレイ６１及
び高電圧パルス発生器６２には、電極駆動回路７０が接
続されている。電極駆動回路７０は、例えば１４個の同
一構成のドライバＩＣ７０1〜７０14で構成されてい
る。各ドライバＩＣ７０i （ｉ＝１，２，…，１４）
は、８９６本の表示電極３２のうちの６４本をそれぞれ
電圧駆動する構成になっている。各ドライバＩＣ７０i
は、第１のパルス入力端子である高電圧高電位側端子７
１と、第２のパルス入力端子である高電圧低電位側端子
７２と、クロック信号ＣＫを入力するクロック端子７３
と、データＤＡを入力するデータ端子７４と、ラッチイ
ネーブル信号ＬＥを入力するイネーブル端子７５と、６
４個の出力端子７６−１〜７６−６４とを、それぞれ有
している。高電圧パルス発生器６２は、ゲートアレイ６
１でタイミング調整された表示用の高電圧パルスＰｈを
出力信号に形成する回路であり、この高電圧パルス発生
器６２の出力信号が、各ドライバＩＣ７０i の高電圧高
電位側端子７１と高電圧低電位側端子７２とに、共通に
入力されるようになっている。
【００１２】各ドライバＩＣ７０i 内には、端子７３，
７４に接続された６４ビットのシフトレジスタ７７と、
このシフトレジスタ７７の出力側と端子７５とに接続さ
れた６４ビットのラッチ回路７８とが、それぞれ設けら
れている。シフトレジスタ７７は、例えば６４個の遅延
型フリップフロップが縦従接続されて構成され、クロッ
ク信号ＣＫに同期してデータＤＡをシリアルに入力し、
パラレルにラッチ回路７８に出力する機能を有してい
る。ラッチ回路７８は、ラッチイネーブル信号ＬＥに応
答して、シフトレジスタ７７の出力データ群をラッチ
し、表示用のパラレルなデータＤ１〜Ｄ６４を出力する
構成になっている。ラッチ回路７８の出力側には、デー
タＤ１〜Ｄ６４のレベルをそれぞれ変換する６４個のレ
ベル変換器７９が接続され、これらの各レベル変換器７
９の出力側に、６４個のＮＭＯＳ８０のゲートがそれぞ
れ接続されている。各ＮＭＯＳ８０のドレインは、出力
端子７６−１〜７６−６４にそれぞれ接続される共に、
アノードが端子７１に接続された６４個の第１のダイオ
ード８１のカソードにそれぞれ接続されている。各ＮＭ
ＯＳ８０のソースは、６４個の第２のダイオード８２の
アノードにそれぞれ接続され、これらの各ダイオード８
２のカソードが、端子７２に共通に接続されている。ド
ライバＩＣ７０1 〜７０14の出力端子７６−１〜７６−
６４は、８９６本の表示電極３２に接続されている。
７４に接続された６４ビットのシフトレジスタ７７と、
このシフトレジスタ７７の出力側と端子７５とに接続さ
れた６４ビットのラッチ回路７８とが、それぞれ設けら
れている。シフトレジスタ７７は、例えば６４個の遅延
型フリップフロップが縦従接続されて構成され、クロッ
ク信号ＣＫに同期してデータＤＡをシリアルに入力し、
パラレルにラッチ回路７８に出力する機能を有してい
る。ラッチ回路７８は、ラッチイネーブル信号ＬＥに応
答して、シフトレジスタ７７の出力データ群をラッチ
し、表示用のパラレルなデータＤ１〜Ｄ６４を出力する
構成になっている。ラッチ回路７８の出力側には、デー
タＤ１〜Ｄ６４のレベルをそれぞれ変換する６４個のレ
ベル変換器７９が接続され、これらの各レベル変換器７
９の出力側に、６４個のＮＭＯＳ８０のゲートがそれぞ
れ接続されている。各ＮＭＯＳ８０のドレインは、出力
端子７６−１〜７６−６４にそれぞれ接続される共に、
アノードが端子７１に接続された６４個の第１のダイオ
ード８１のカソードにそれぞれ接続されている。各ＮＭ
ＯＳ８０のソースは、６４個の第２のダイオード８２の
アノードにそれぞれ接続され、これらの各ダイオード８
２のカソードが、端子７２に共通に接続されている。ド
ライバＩＣ７０1 〜７０14の出力端子７６−１〜７６−
６４は、８９６本の表示電極３２に接続されている。
【００１３】図８は、図１の表示電極駆動装置６０及び
図７のＰＤ装置の動作波形図であり、この図８を参照し
つつ、図７のＰＤ装置の全体の動作［Ｉ］と、図１の表
示電極駆動装置の動作［II］とを説明する。 ［Ｉ］ 図７のＰＤ装置の全体の動作 補助電極駆動装置５０は、周期が４μｓ、パルス幅が
１．５μｓ、及び波高値の電位がＶsaの補助パルスＰａ
を出力して各補助電極３３に共通に与える。走査電極駆
動装置４０は、パルス幅が１．５μｓで通常電位がＶｍ
及びパルス電位が負の電位Ｖscn の書込みパルスＰsc
と、該パルスＰscから６μｓ遅れ、周期が４μｓでパル
ス電位が負の電位Ｖｋの２５６個の維持パルスＰsus と
が形成されたパルス列Ｐｓ１を１番目の走査電極３１に
与える。次に、走査電極駆動装置４０は、パルス列Ｐｓ
１とは１周期の４μｓずれた１個の書込みパルスＰscと
２５６個の維持パルスＰsus とが形成されたパルス列Ｐ
ｓ２を２番目の走査電極３１に与える。同様に、４μｓ
ずれた書込みパルスＰscと２５６個の維持パルスＰsus
とが形成されたパルス列Ｐｓ３、Ｐｓ４，…を順次３番
目以降の走査電極３１に与える。
図７のＰＤ装置の動作波形図であり、この図８を参照し
つつ、図７のＰＤ装置の全体の動作［Ｉ］と、図１の表
示電極駆動装置の動作［II］とを説明する。 ［Ｉ］ 図７のＰＤ装置の全体の動作 補助電極駆動装置５０は、周期が４μｓ、パルス幅が
１．５μｓ、及び波高値の電位がＶsaの補助パルスＰａ
を出力して各補助電極３３に共通に与える。走査電極駆
動装置４０は、パルス幅が１．５μｓで通常電位がＶｍ
及びパルス電位が負の電位Ｖscn の書込みパルスＰsc
と、該パルスＰscから６μｓ遅れ、周期が４μｓでパル
ス電位が負の電位Ｖｋの２５６個の維持パルスＰsus と
が形成されたパルス列Ｐｓ１を１番目の走査電極３１に
与える。次に、走査電極駆動装置４０は、パルス列Ｐｓ
１とは１周期の４μｓずれた１個の書込みパルスＰscと
２５６個の維持パルスＰsus とが形成されたパルス列Ｐ
ｓ２を２番目の走査電極３１に与える。同様に、４μｓ
ずれた書込みパルスＰscと２５６個の維持パルスＰsus
とが形成されたパルス列Ｐｓ３、Ｐｓ４，…を順次３番
目以降の走査電極３１に与える。
【００１４】ＰＤＰ３０内の補助セル３５において、補
助電極３３と走査電極３１とに、補助パルスＰａと書込
みパルスＰscとが同時に印加されると、該走査電極３１
と補助電極３３の間の電位差がＶsa＋Ｖscn になる。こ
のとき、放電ガスの放電開始電圧ＶｆがＶsa＋Ｖscn ＞
Ｖｆであると、補助セル３５で放電が開始する。時間が
ずれて単独に補助パルスＰａと維持パルスＰsus が与え
られた補助セル３５では、走査電極３１と補助電極３３
の間の電圧が、Ｖsa＋ＶｍまたはＶｋになるが、これら
が放電維持電圧Ｖsus に対してＶsa＋Ｖｍ＜Ｖsus また
はＶｋ＜Ｖsusであれば、放電しない。よって、書込み
パルスＰscが加えられた時だけ、１番目の走査電極３１
上の補助セル３５、２番目の走査電極３２上の補助セル
３５、…、５１２番目の走査電極３１上の補助セル３５
に、補助放電が形成される。この補助放電により、放電
ガスの一部はイオンや励起原子状態になる。放電ガスの
イオンや励起原子は、補助放電の形成された補助セル３
５の近傍の表示セル３４に拡散される。
助電極３３と走査電極３１とに、補助パルスＰａと書込
みパルスＰscとが同時に印加されると、該走査電極３１
と補助電極３３の間の電位差がＶsa＋Ｖscn になる。こ
のとき、放電ガスの放電開始電圧ＶｆがＶsa＋Ｖscn ＞
Ｖｆであると、補助セル３５で放電が開始する。時間が
ずれて単独に補助パルスＰａと維持パルスＰsus が与え
られた補助セル３５では、走査電極３１と補助電極３３
の間の電圧が、Ｖsa＋ＶｍまたはＶｋになるが、これら
が放電維持電圧Ｖsus に対してＶsa＋Ｖｍ＜Ｖsus また
はＶｋ＜Ｖsusであれば、放電しない。よって、書込み
パルスＰscが加えられた時だけ、１番目の走査電極３１
上の補助セル３５、２番目の走査電極３２上の補助セル
３５、…、５１２番目の走査電極３１上の補助セル３５
に、補助放電が形成される。この補助放電により、放電
ガスの一部はイオンや励起原子状態になる。放電ガスの
イオンや励起原子は、補助放電の形成された補助セル３
５の近傍の表示セル３４に拡散される。
【００１５】例えば、１番目の走査電極３１上の各表示
セル３４の表示電極３２に、表示データに従って表示パ
ルスが選択的に印加され、走査電極３１には書込みパル
スＰscが印加される。表示セル３４に対するデータが点
灯表示を示す“１”の場合、表示電極３２に電位Ｖａが
印加され、走査電極３１と表示電極３２の間の電位差Ｖ
ａ＋Ｖscn が放電開始電圧Ｖｆに対して、Ｖａ＋Ｖscn
＞Ｖｆであれば、電極３１と電極３２の間で、書込み放
電が形成される。放電ガスのイオンや励起原子の存在に
よって、短時間で書込み放電が開始し、書込みパルスＰ
scのパルス幅１．５μｓで十分の書込み放電が行われ
る。表示セル３４に対するデータが非表示の“０”の場
合、表示電極３２に電位０が印加される。このときの走
査電極３１と表示電極３２の間の電位差はＶscn になる
ので、Ｖscn ＜Ｖｆに設定でき、表示セル３４の走査電
極３１と表示電極３２の間では放電が形成されない。
セル３４の表示電極３２に、表示データに従って表示パ
ルスが選択的に印加され、走査電極３１には書込みパル
スＰscが印加される。表示セル３４に対するデータが点
灯表示を示す“１”の場合、表示電極３２に電位Ｖａが
印加され、走査電極３１と表示電極３２の間の電位差Ｖ
ａ＋Ｖscn が放電開始電圧Ｖｆに対して、Ｖａ＋Ｖscn
＞Ｖｆであれば、電極３１と電極３２の間で、書込み放
電が形成される。放電ガスのイオンや励起原子の存在に
よって、短時間で書込み放電が開始し、書込みパルスＰ
scのパルス幅１．５μｓで十分の書込み放電が行われ
る。表示セル３４に対するデータが非表示の“０”の場
合、表示電極３２に電位０が印加される。このときの走
査電極３１と表示電極３２の間の電位差はＶscn になる
ので、Ｖscn ＜Ｖｆに設定でき、表示セル３４の走査電
極３１と表示電極３２の間では放電が形成されない。
【００１６】続いて、走査電極３１に維持パルスＰsus
が印加される。このときには、すべての表示電極３２に
は、電位Ｖａが印加される。よって、各表示セル３４に
おける走査電極３１と表示電極３２の間の電位差はＶａ
＋Ｖｋになる。電位差Ｖａ＋Ｖｋを、放電最低維持電圧
＜Ｖａ＋Ｖｋ＜放電開始電圧Ｖｆとする。書込み放電を
した表示セル３４には、書込み放電で発生した放電ガス
のイオンや励起原子が残留している。このイオンや励起
原子が十分残留しているうちに、電位差Ｖａ＋Ｖｋが印
加されると、放電開始電圧Ｖｆ以下でも再放電する。こ
れが維持放電であり、表示セル３４は点灯する。維持パ
ルスＰsus を２５６個印加すると、２５６回の維持放電
が発生する。表示セル３４の表示輝度は維持放電の数に
比例するので、維持パルスＰsus の数を制御すること
で、該表示セル３４の表示輝度を変更することができ
る。一方、書込み放電が形成されなかった表示セル３４
では、放電ガスのイオンや励起原子が十分にないので、
走査電極３１に維持パルスＰsus を印加しても維持放電
が発生せず、表示セル３４は不灯のままである。以下同
様に、１走査周期４μｓごとにずらして、順次２番目以
降の走査電極３１に書込みパルスＰscを印加することに
より、表示セル３４に選択的に書込み放電を行うことが
できる。そして。順次維持パルスＰsus を走査電極３１
に与えることにより、選択的に維持放電をさせることが
できる。従って、ＰＤＰ３０において、表示データに対
応した表示が行われる。
が印加される。このときには、すべての表示電極３２に
は、電位Ｖａが印加される。よって、各表示セル３４に
おける走査電極３１と表示電極３２の間の電位差はＶａ
＋Ｖｋになる。電位差Ｖａ＋Ｖｋを、放電最低維持電圧
＜Ｖａ＋Ｖｋ＜放電開始電圧Ｖｆとする。書込み放電を
した表示セル３４には、書込み放電で発生した放電ガス
のイオンや励起原子が残留している。このイオンや励起
原子が十分残留しているうちに、電位差Ｖａ＋Ｖｋが印
加されると、放電開始電圧Ｖｆ以下でも再放電する。こ
れが維持放電であり、表示セル３４は点灯する。維持パ
ルスＰsus を２５６個印加すると、２５６回の維持放電
が発生する。表示セル３４の表示輝度は維持放電の数に
比例するので、維持パルスＰsus の数を制御すること
で、該表示セル３４の表示輝度を変更することができ
る。一方、書込み放電が形成されなかった表示セル３４
では、放電ガスのイオンや励起原子が十分にないので、
走査電極３１に維持パルスＰsus を印加しても維持放電
が発生せず、表示セル３４は不灯のままである。以下同
様に、１走査周期４μｓごとにずらして、順次２番目以
降の走査電極３１に書込みパルスＰscを印加することに
より、表示セル３４に選択的に書込み放電を行うことが
できる。そして。順次維持パルスＰsus を走査電極３１
に与えることにより、選択的に維持放電をさせることが
できる。従って、ＰＤＰ３０において、表示データに対
応した表示が行われる。
【００１７】［II］ 図１の表示電極駆動装置の動作 高電圧パルス発生器６２は、ゲートアレイ６１から指示
されたタイミングに基づき、高レベル側の電位がＶａ、
低レベル側の電位が０、及び周期が４μｓの高電圧パル
スＰｈを出力信号に形成する。この高電圧パルス発生器
６２の出力信号は、端子７１，７２に与えられる。一
方、点灯ドットの有無に対応した“１”または“０”の
データＤＡとクロック信号ＣＫが、ゲートアレイ６１か
らシフトレジスタ７７へ出力され、該シフトレジスタ７
７がクロック信号ＣＫに同期してデータＤＡを順次取り
込む。シフトレジスタ７７の出力するパラレルなデータ
は、ラッチイネーブル信号ＬＥによって、ラッチ回路７
８にパラレルにラッチされる。ラッチ回路７８からラッ
チ出力データＤ１〜Ｄ６４が出力される。各ラッチ出力
データＤ１〜Ｄ６４は、各レベル変換器７９によって極
性反転されると共にレベルがシフトされ、各ＮＭＯＳ８
０のゲートに与えられる。ラッチ出力データＤ１〜Ｄ６
４が“０”のとき、それらに対応する出力端子７６−１
〜７６−６４に接続された各ＮＭＯＳ８０は、オンして
導通状態になる。例えば、図８の出力端子７６−１のよ
うに、選択されて対応するラッチ出力データＤ１が
“０”の端子では、それに接続された各ＮＭＯＳ８０
は、オンして導通状態になる。
されたタイミングに基づき、高レベル側の電位がＶａ、
低レベル側の電位が０、及び周期が４μｓの高電圧パル
スＰｈを出力信号に形成する。この高電圧パルス発生器
６２の出力信号は、端子７１，７２に与えられる。一
方、点灯ドットの有無に対応した“１”または“０”の
データＤＡとクロック信号ＣＫが、ゲートアレイ６１か
らシフトレジスタ７７へ出力され、該シフトレジスタ７
７がクロック信号ＣＫに同期してデータＤＡを順次取り
込む。シフトレジスタ７７の出力するパラレルなデータ
は、ラッチイネーブル信号ＬＥによって、ラッチ回路７
８にパラレルにラッチされる。ラッチ回路７８からラッ
チ出力データＤ１〜Ｄ６４が出力される。各ラッチ出力
データＤ１〜Ｄ６４は、各レベル変換器７９によって極
性反転されると共にレベルがシフトされ、各ＮＭＯＳ８
０のゲートに与えられる。ラッチ出力データＤ１〜Ｄ６
４が“０”のとき、それらに対応する出力端子７６−１
〜７６−６４に接続された各ＮＭＯＳ８０は、オンして
導通状態になる。例えば、図８の出力端子７６−１のよ
うに、選択されて対応するラッチ出力データＤ１が
“０”の端子では、それに接続された各ＮＭＯＳ８０
は、オンして導通状態になる。
【００１８】この状態で、端子７１，７２の電位よりも
出力端子７６−１の電位が低いときには、出力端子７６
−１に接続されたダイオード８１が順方向、ダイオード
８２が逆方向になるため、高電圧パルス発生器６２の出
力信号の電位が高電圧パルスＰｈとして、端子７１から
ダイオード８１を介して出力端子７６−１に出力され
る。逆に、端子７１，７２の電位よりも出力端子７６−
１の電位が高いときには、ダイオード８１が逆方向電
位、ダイオード８２が順方向電位になるため、高電圧パ
ルス発生器６２の出力信号の電位が高電圧パルスＰｈと
して、端子７２からダイオード８２を介して出力端子７
６−１に出力される。つまり、表示データが選択されて
“０”のとき、表示電極３２に通常状態の電位がＶａ、
パルス電位が０のパルスＰｄが印加されることになる。
走査電極３１に書込みパルスＰscが与えられたとき、出
力端子７６−１に接続された表示セル３４には、高電圧
パルスＰｈに基づいた電位０が与えられているので、書
込み放電は形成されない。
出力端子７６−１の電位が低いときには、出力端子７６
−１に接続されたダイオード８１が順方向、ダイオード
８２が逆方向になるため、高電圧パルス発生器６２の出
力信号の電位が高電圧パルスＰｈとして、端子７１から
ダイオード８１を介して出力端子７６−１に出力され
る。逆に、端子７１，７２の電位よりも出力端子７６−
１の電位が高いときには、ダイオード８１が逆方向電
位、ダイオード８２が順方向電位になるため、高電圧パ
ルス発生器６２の出力信号の電位が高電圧パルスＰｈと
して、端子７２からダイオード８２を介して出力端子７
６−１に出力される。つまり、表示データが選択されて
“０”のとき、表示電極３２に通常状態の電位がＶａ、
パルス電位が０のパルスＰｄが印加されることになる。
走査電極３１に書込みパルスＰscが与えられたとき、出
力端子７６−１に接続された表示セル３４には、高電圧
パルスＰｈに基づいた電位０が与えられているので、書
込み放電は形成されない。
【００１９】図８のように、選択されて対応するラッチ
出力データが“１”の出力端子（例えば、７６−２）で
は、それに接続された各ＮＭＯＳ８０は、オフして非導
通状態になる。ここで、各端子７１，７２の電位よりも
出力端子７６−２の電位が低いと、ダイオード８１が順
方向電位、ダイオード８２が逆方向電位になる。よっ
て、高電圧パルスＰｈは端子７１からダイオード８１を
通じて出力端子７６−２に出力される。しかし、各端子
７１，７２の電位よりも出力端子７６−２の電位が高い
と、ダイオード８１が逆方向電位で非導通になり、ＮＭ
ＯＳ８０が非導通状態なので、出力端子７６−２は、ハ
イインピーダンス状態になる。出力端子７６−２は表示
電極３２に接続されているから、表示電極３２と走査電
極３１あるいは補助電極３３との間の電極間寄生容量Ｃ
L の負荷が接続されていることになる。その電極間寄生
容量ＣL には、高電圧パルスＰｈによる電荷Ｑ＝Ｖａ・
ＣLが蓄積されているので、出力端子７６−２の電位は
Ｖａが保たれる。この状態で走査電極３１に書込みパル
スＰscが印加されると、表示セル３４で書込み放電が形
成される。書込み放電によって放電電流Ｉｗが流れるの
で、電極間寄生容量ＣL に蓄積された電荷Ｑが減少し、
出力端子７６−２の電位は降下する。
出力データが“１”の出力端子（例えば、７６−２）で
は、それに接続された各ＮＭＯＳ８０は、オフして非導
通状態になる。ここで、各端子７１，７２の電位よりも
出力端子７６−２の電位が低いと、ダイオード８１が順
方向電位、ダイオード８２が逆方向電位になる。よっ
て、高電圧パルスＰｈは端子７１からダイオード８１を
通じて出力端子７６−２に出力される。しかし、各端子
７１，７２の電位よりも出力端子７６−２の電位が高い
と、ダイオード８１が逆方向電位で非導通になり、ＮＭ
ＯＳ８０が非導通状態なので、出力端子７６−２は、ハ
イインピーダンス状態になる。出力端子７６−２は表示
電極３２に接続されているから、表示電極３２と走査電
極３１あるいは補助電極３３との間の電極間寄生容量Ｃ
L の負荷が接続されていることになる。その電極間寄生
容量ＣL には、高電圧パルスＰｈによる電荷Ｑ＝Ｖａ・
ＣLが蓄積されているので、出力端子７６−２の電位は
Ｖａが保たれる。この状態で走査電極３１に書込みパル
スＰscが印加されると、表示セル３４で書込み放電が形
成される。書込み放電によって放電電流Ｉｗが流れるの
で、電極間寄生容量ＣL に蓄積された電荷Ｑが減少し、
出力端子７６−２の電位は降下する。
【００２０】書込み放電時間をｔｗとすると、減少電荷
量ΔＱはΔＱ＝Ｉｗ・ｔｗになる。また、その時の降下
電位をΔＶとすると、ΔＱ＝ΔＶ・ＣL である。１表示
セル３４当たりの表示電極３２と補助電極３３との間の
電極間寄生容量をＣas＝０．１ｐＦ、表示電極３２と走
査電極３１との間の電極間寄生容量をＣak＝０．０１ｐ
Ｆとすると、１本の表示電極３２の電極間寄生容量ＣL
は、ＣL ＝５１２（Ｃas＋Ｃak）＝５６ｐＦになる。書
込み放電電流Ｉｗを０．１ｍＡ、書込み放電時間ｔｗを
ｔｗ＝１．５μｓとすると、降下電位ΔＶは、 ΔＶ＝Ｉｗ・ｔｗ／ＣL ＝２．７Ｖ になる。この電位ΔＶは、例えば高電圧パルスＰｈのＶ
ａ＝５０Ｖに対して十分小さな値であり、書込み放電を
確実に行える。維持放電時には、高電圧パルス発生器６
２のタイミングを調整して高電圧パルスＰｈの電位を高
レベル側に保つことで、ダイオード８１を順方向電位に
保つことができるので、表示データに係わらず出力端子
７６−１〜７６−６４から各表示電極３２に電位Ｖａを
印加することができる。このとき、走査電極３１に維持
パルスＰsus を加えることで、書込み放電をした表示セ
ル３４は維持放電を行い、書込み放電をしない表示セル
３４では維持放電を行わない。
量ΔＱはΔＱ＝Ｉｗ・ｔｗになる。また、その時の降下
電位をΔＶとすると、ΔＱ＝ΔＶ・ＣL である。１表示
セル３４当たりの表示電極３２と補助電極３３との間の
電極間寄生容量をＣas＝０．１ｐＦ、表示電極３２と走
査電極３１との間の電極間寄生容量をＣak＝０．０１ｐ
Ｆとすると、１本の表示電極３２の電極間寄生容量ＣL
は、ＣL ＝５１２（Ｃas＋Ｃak）＝５６ｐＦになる。書
込み放電電流Ｉｗを０．１ｍＡ、書込み放電時間ｔｗを
ｔｗ＝１．５μｓとすると、降下電位ΔＶは、 ΔＶ＝Ｉｗ・ｔｗ／ＣL ＝２．７Ｖ になる。この電位ΔＶは、例えば高電圧パルスＰｈのＶ
ａ＝５０Ｖに対して十分小さな値であり、書込み放電を
確実に行える。維持放電時には、高電圧パルス発生器６
２のタイミングを調整して高電圧パルスＰｈの電位を高
レベル側に保つことで、ダイオード８１を順方向電位に
保つことができるので、表示データに係わらず出力端子
７６−１〜７６−６４から各表示電極３２に電位Ｖａを
印加することができる。このとき、走査電極３１に維持
パルスＰsus を加えることで、書込み放電をした表示セ
ル３４は維持放電を行い、書込み放電をしない表示セル
３４では維持放電を行わない。
【００２１】このような［Ｉ］［II］で説明した動作に
より、各駆動装置４０，５０，６０を用いて、表示デー
タに従って各表示セル３４に選択的に書込み放電とそれ
に続く維持放電が形成され、ＰＤＰ３０上に表示セル３
４の点灯と非点灯を選択できる。以上のように、本実施
形態では、次のような効果がある。容量性負荷の無効電
力を回収できる高電圧パルス発生器を利用した従来の図
５のドライバＩＣ２０では、出力段をセルサイズの大き
いＰＭＯＳ２５とＮＭＯＳ２６とで構成している。これ
に対し、本実施形態では、そのＰＭＯＳ２５とＮＭＯＳ
２６を有した出力段に対応する回路を、１個のＮＭＯＳ
８１とセルサイズの小さい２個のダイオード８１，８２
で構成している。よって、ドライバＩＣ７０i を小型化
でき、コストを低減できる。
より、各駆動装置４０，５０，６０を用いて、表示デー
タに従って各表示セル３４に選択的に書込み放電とそれ
に続く維持放電が形成され、ＰＤＰ３０上に表示セル３
４の点灯と非点灯を選択できる。以上のように、本実施
形態では、次のような効果がある。容量性負荷の無効電
力を回収できる高電圧パルス発生器を利用した従来の図
５のドライバＩＣ２０では、出力段をセルサイズの大き
いＰＭＯＳ２５とＮＭＯＳ２６とで構成している。これ
に対し、本実施形態では、そのＰＭＯＳ２５とＮＭＯＳ
２６を有した出力段に対応する回路を、１個のＮＭＯＳ
８１とセルサイズの小さい２個のダイオード８１，８２
で構成している。よって、ドライバＩＣ７０i を小型化
でき、コストを低減できる。
【００２２】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 図１の表示電極駆動装置では、各ＮＭＯＳ８０
と端子７２との間に、複数のダイオード８２を挿入して
構成しているが、これらは、各ＮＭＯＳ８０のソースが
アノードに接続され、カソードが端子７２に接続された
１個のダイオードで構成することもできる。このように
することで、上記実施形態の安価なＰＤ装置を実現でき
る。 （２） 図１の表示電極駆動装置は、図示以外の構成に
変更することが可能である。例えば、ダイオード８２の
アノードと出力端子７６−１〜７６−６４の間をオン、
オフするトランジスタをＮＭＯＳ８０で構成している
が、レベル変換器７９がラッチ出力データＤ１〜Ｄ６４
の極性を反転しない構成にすれば、ＰＭＯＳで構成する
ことも可能である。また、ＮＭＯＳ８０に変えて、バイ
ポーラトランジスタで構成することも可能である。 （３） 上記実施形態では、表示電極駆動装置６０に本
発明を適用した例を説明しているが、各電極３１，３
２，３３の電圧駆動方法によっては、図７の他の電極駆
動装置４０，５０に適用することも可能である。
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 図１の表示電極駆動装置では、各ＮＭＯＳ８０
と端子７２との間に、複数のダイオード８２を挿入して
構成しているが、これらは、各ＮＭＯＳ８０のソースが
アノードに接続され、カソードが端子７２に接続された
１個のダイオードで構成することもできる。このように
することで、上記実施形態の安価なＰＤ装置を実現でき
る。 （２） 図１の表示電極駆動装置は、図示以外の構成に
変更することが可能である。例えば、ダイオード８２の
アノードと出力端子７６−１〜７６−６４の間をオン、
オフするトランジスタをＮＭＯＳ８０で構成している
が、レベル変換器７９がラッチ出力データＤ１〜Ｄ６４
の極性を反転しない構成にすれば、ＰＭＯＳで構成する
ことも可能である。また、ＮＭＯＳ８０に変えて、バイ
ポーラトランジスタで構成することも可能である。 （３） 上記実施形態では、表示電極駆動装置６０に本
発明を適用した例を説明しているが、各電極３１，３
２，３３の電圧駆動方法によっては、図７の他の電極駆
動装置４０，５０に適用することも可能である。
【００２３】
【発明の効果】以上詳細に説明したように、請求項１及
び３の発明によれば、電極駆動回路を、複数のトランジ
スタと複数の第１のトランジスタと複数の第１のダイオ
ードと複数の第２のダイオードを有する構成にしたの
で、このＰＤＰの電極を駆動する電極駆動回路のチップ
サイズを小さくできる。従って、ＰＤの駆動装置を小型
化できるとともに、安価なＰＤの駆動装置を実現でき
る。請求項２の発明によれば、電極駆動回路を、複数の
トランジスタと複数の第１のトランジスタと複数の第１
のダイオードと第２のダイオードを有する構成にしたの
で、請求項１の発明と同様に、ＰＤの駆動装置を小型化
できるとともに、安価なＰＤの駆動装置を実現できる。
び３の発明によれば、電極駆動回路を、複数のトランジ
スタと複数の第１のトランジスタと複数の第１のダイオ
ードと複数の第２のダイオードを有する構成にしたの
で、このＰＤＰの電極を駆動する電極駆動回路のチップ
サイズを小さくできる。従って、ＰＤの駆動装置を小型
化できるとともに、安価なＰＤの駆動装置を実現でき
る。請求項２の発明によれば、電極駆動回路を、複数の
トランジスタと複数の第１のトランジスタと複数の第１
のダイオードと第２のダイオードを有する構成にしたの
で、請求項１の発明と同様に、ＰＤの駆動装置を小型化
できるとともに、安価なＰＤの駆動装置を実現できる。
【図１】本発明の実施形態を示す表示電極駆動装置の構
成図である。
成図である。
【図２】従来の高電圧パルス発生器の回路図である。
【図３】図２の共振回路の等価回路図である。
【図４】図２の動作波形図である。
【図５】従来のＰＤの駆動装置を示す構成図である。
【図６】図５のＰＤＰの動作波形図である。
【図７】本発明の実施形態を示すＰＤ装置の構成図であ
る。
る。
【図８】図１及び図７の動作波形図である。
３０ ＰＤＰ ３１ 走査電極 ３２ 表示電極 ３３ 補助電極 ３４ 表示セル ３５ 補助セル ４０ 走査電極駆動装置 ５０ 補助電極駆動装置 ６０ 表示電極駆動装置 ６１ ゲートアレイ ６２ 高電圧パルス発生器 ７０ 電極駆動回路 ７１ 高電圧高電位側端子（第１の
パルス入力端子） ７２ 高電圧低電位側端子（第２の
パルス入力端子） ７６−１〜７６−６４ 出力端子 ８０ ＮＭＯＳ ８１，８２ 第１及び第２のダイオード
パルス入力端子） ７２ 高電圧低電位側端子（第２の
パルス入力端子） ７６−１〜７６−６４ 出力端子 ８０ ＮＭＯＳ ８１，８２ 第１及び第２のダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 敦 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (3)
- 【請求項１】 所定のタイミングで高電圧パルスを出力
信号に形成する高電圧パルス発生器と、プラズマディス
プレイパネルの複数の電極にそれぞれ接続された複数の
出力端子を有し、該各出力端子に対応する複数の制御信
号に基いたタイミングで前記出力信号の電位を該各出力
端子に与え、該複数の電極をそれぞれ電圧駆動する電極
駆動回路とを、備えたプラズマディスプレイの駆動装置
において、 前記電極駆動回路は、 前記出力信号を共通に入力する第１のパルス入力端子及
び第２のパルス入力端子と、 前記第１のパルス入力端子にアノードが接続されると共
にカソードが前記各出力端子にそれぞれ接続され、該ア
ノードと該カソード間が順方向電位になったとき前記出
力信号の電位を該各出力端子にそれぞれ与える複数の第
１のダイオードと、 前記各出力端子に接続された第１電極と第２電極と制御
電極とをそれぞれ有し、該制御電極に与えられた前記各
制御信号に選択されて該第１電極と該第２電極の間をオ
ンまたはオフする複数のトランジスタと、 前記各トランジスタの第２電極にアノードがそれぞれ接
続されると共にカソードが前記第２のパルス入力端子に
接続され、該アノードと該カソード間が順方向電位にな
ったときに、前記各トランジスタを介して前記出力信号
の電位を前記各出力端子にそれぞれ与える複数の第２の
ダイオードとを、有することを特徴とするプラズマディ
スプレイの駆動装置。 - 【請求項２】 所定のタイミングで高電圧パルスを出力
信号に形成する高電圧パルス発生器と、プラズマディス
プレイパネルの複数の電極にそれぞれ接続された複数の
出力端子を有し、該各出力端子に対応する複数の制御信
号に基いたタイミングで前記出力信号の電位を該各出力
端子に与え、該複数の電極をそれぞれ電圧駆動する電極
駆動回路とを、備えたプラズマディスプレイの駆動装置
において、 前記電極駆動回路は、 請求項１記載の第１のパルス入力端子、第２のパルス入
力端子、複数の第１のダイオード及び複数のトランジス
タと、 前記各トランジスタの第２電極が共通にアノードに接続
されると共にカソードが前記第２のパルス入力端子に接
続され、該アノードと該カソード間が順方向電位になっ
たときに、前記各トランジスタを介して前記出力信号の
電位を前記各出力端子に与える第２のダイオードとを、
有することを特徴とするプラズマディスプレイの駆動装
置。 - 【請求項３】 前記トランジスタは、ＭＯＳトランジス
タで構成したことを特徴とする請求項１または２記載の
プラズマディスプレイの駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229916A JPH1074059A (ja) | 1996-08-30 | 1996-08-30 | プラズマディスプレイの駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229916A JPH1074059A (ja) | 1996-08-30 | 1996-08-30 | プラズマディスプレイの駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074059A true JPH1074059A (ja) | 1998-03-17 |
Family
ID=16899756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8229916A Withdrawn JPH1074059A (ja) | 1996-08-30 | 1996-08-30 | プラズマディスプレイの駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074059A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030065286A (ko) * | 2002-01-31 | 2003-08-06 | 후지츠 히다찌 플라즈마 디스플레이 리미티드 | 디스플레이 패널 구동 회로 및 플라즈마 디스플레이 |
| US7116289B2 (en) | 2000-08-28 | 2006-10-03 | Matsushita Electric Industrial Co., Ltd. | Plasma display driving method and device |
-
1996
- 1996-08-30 JP JP8229916A patent/JPH1074059A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116289B2 (en) | 2000-08-28 | 2006-10-03 | Matsushita Electric Industrial Co., Ltd. | Plasma display driving method and device |
| US7852287B2 (en) | 2000-08-28 | 2010-12-14 | Panasonic Corporation | Plasma display panel exhibiting excellent luminescence characteristics |
| KR20030065286A (ko) * | 2002-01-31 | 2003-08-06 | 후지츠 히다찌 플라즈마 디스플레이 리미티드 | 디스플레이 패널 구동 회로 및 플라즈마 디스플레이 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7242373B2 (en) | Circuit for driving flat display device | |
| US7102598B2 (en) | Predrive circuit, drive circuit and display device | |
| JPH09325734A (ja) | 電力を有効に使えるプラズマパネルの駆動方法 | |
| JP2001013917A (ja) | ディスプレイ装置 | |
| TWI267045B (en) | Drive circuit and plasma display device | |
| JPH05265397A (ja) | 交流駆動型プラズマディスプレイパネル用ドライバ及びその制御方法 | |
| JP2003122300A (ja) | プラズマディスプレイ装置 | |
| JP2006047953A (ja) | 半導体集積回路、駆動回路及びプラズマディスプレイ装置 | |
| US20070046659A1 (en) | Drive circuit and display apparatus including the same | |
| KR100828975B1 (ko) | Ｐｄｐ 의 구동 장치 | |
| JP2004325705A (ja) | 半導体集積回路装置 | |
| KR20060133462A (ko) | 구동 회로 및 표시 장치 | |
| JPH1011011A (ja) | プラズマディスプレイの駆動装置 | |
| JPH1074059A (ja) | プラズマディスプレイの駆動装置 | |
| US20050184977A1 (en) | Capacitive load drive circuit, method for driving the same, and plasma display apparatus | |
| JP4866540B2 (ja) | プラズマ・ディスプレイの複数の列又は行に短持続時間パルスを生成する方法及び該方法を実施するデバイス | |
| JPH08314406A (ja) | 気体放電型表示装置の駆動装置 | |
| KR100430089B1 (ko) | 플라즈마 디스플레이 패널의 구동장치 | |
| US7859528B2 (en) | Power module for energy recovery and discharge sustain of plasma display panel | |
| JP2007122049A (ja) | プラズマ表示装置及びその駆動装置と駆動方法 | |
| JP2003318716A (ja) | プリドライブ回路、ドライブ回路および表示装置 | |
| JP2000066631A (ja) | 表示パネル駆動装置 | |
| JP2001154632A (ja) | プラズマディスプレイの走査電極駆動ｉｃ | |
| KR100786876B1 (ko) | 플라즈마 표시 장치 및 그 구동 방법 | |
| KR100433233B1 (ko) | 플라즈마 디스플레이 패널의 구동방법 및 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |