KR100828975B1 - Ｐｄｐ 의 구동 장치 - Google Patents

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Abstract

(과제) PDP 의 구동 장치의 전력 회수율을 향상시킨다.
(해결수단) 출력 버퍼 회로 (10) 는, 2 개의 NchMOS 트랜지스터 (Q1, Q2) 를 종속 접속한 토템폴 회로로 구성되며, 2 개의 MOS 트랜지스터의 접속점 (VOUT) 을 표시 셀의 데이터 전극 (C0) 에 접속한다. 레벨 시프트 회로 (11) 는, CMOS 회로로 구성되어, 출력 버퍼 회로 (10) 를 구동한다. 전하 회수 회로 (13) 는, 출력 버퍼 회로 (10) 의 전원 (VDD2) 에 접속되며, 표시 셀의 방전 후의 데이터 전극 (C0) 에 잔존하는 전하를 회수하여 재이용한다. 전원 제어 회로 (12) 는, 전하 회수 회로 (13) 에 있어서의 회수·재이용의 사이클의 일부 기간에 있어서, 레벨 시프트 회로 (11) 의 전원 전압이 출력 버퍼 회로 (10) 의 전원 전압과 MOS 트랜지스터의 임계치 전압의 합을 초과하도록 제어한다.
플라즈마 디스플레이 패널, 구동 장치

Description

ＰＤＰ 의 구동 장치{DRIVER DEVICE OF PLASMA DISPLAY PANEL}
도 1 은 본 발명의 제 1 실시예에 관련되는 PDP 의 구동 장치의 구성을 나타낸 회로도.
도 2 는 본 발명의 제 1 실시예에 관련되는 PDP 의 구동 장치의 각 부의 동작 파형을 나타낸 도면.
도 3 은 Nch 트랜지스터 (Q1) 의 전압 전류 특성의 예를 나타낸 도면.
도 4 는 Nch 트랜지스터 (Q1) 의 온 저항 특성의 예를 나타낸 도면.
도 5 는 본 발명의 제 2 실시예에 관련되는 PDP 의 구동 장치의 구성을 나타낸 회로도.
도 6 은 본 발명의 제 2 실시예에 관련되는 PDP 의 구동 장치의 각 부의 동작 파형을 나타낸 도면.
도 7 은 본 발명의 제 2 실시예에 관련되는 PDP 의 구동 장치의 각 부의 다른 동작 파형을 나타낸 도면.
도 8 은 종래의 PDP 의 구동 장치의 일례를 나타낸 블록도.
도 9 는 데이터 드라이버 IC 의 구성을 나타낸 블록도.
도 10 은 CM0S 회로 및 토템폴 회로에 의한 출력 회로의 온 저항 특성의 예를 나타낸 도면.
도 11 은 Nch 트랜지스터의 저전류 영역의 온 특성의 예를 나타낸 도면.
도 12 는 일반적인 Nch 트랜지스터의 전압 전류 특성의 예를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명 *
10 … 출력 버퍼 회로
11 … 레벨 시프트 회로
12, 12a … 전원 제어 회로
13 … 전하 회수 회로
C0 … 데이터 전극
D1 … 제너 다이오드
D2, D3, D5, D6 … 다이오드
INV1, INV2, INV3 … 인버터 회로
L … 인덕터
MCON … 콘덴서
Q1, Q2, Q3, Q4 … Nch 트랜지스터
Q5, Q6 … Pch 트랜지스터
SW1, SW2, SW3, SW4, SW5, SW6 … 스위치
V0, V0a … 전원부
VADR … 고압 전원
VDD2, VDDLS … 전원
VOUT … 출력 단자
[특허 문헌 1] 일본 공개특허공보 2001－51648호
[특허 문헌 2] 일본 공개특허공보 2004－310108호
[특허 문헌 3] 일본 공개특허공보 평11－68540호
본 발명은, PDP (플라즈마 디스플레이 패널) 의 구동 장치에 관한 것이며, 특히, 표시 셀의 방전 후의 데이터 전극에 잔존하는 전하를 회수하여 재이용하는 PDP 의 구동 장치에 관한 것이다.
일반적으로, PDP 는, 박형 구조로 깜박거림이 없이 표시 콘트라스트비가 크다는 점, 비교적 대화면화가 가능하고, 응답속도가 빠르며, 자발광형이며 형광체의 이용에 의해 다색 발광도 가능하다는 점 등, 수 많은 특징을 갖고 있다. 이 때문에, 최근 컴퓨터 관련의 표시 장치 분야 및 컬러 화상 표시 분야 등에 있어서, 널리 이용되고 있다.
도 8 은, 종래의 PDP 의 구동 장치의 일례를 나타내는 블록도이다. PDP 는, 그 일방의 면에, 서로 평행한 유지 전극군 (42) 및 주사 전극군 (53) 이 형성되고, 대향 면에 이들 전극과 직각인 방향으로 데이터 전극군 (32) 이 형성되어 있다. 이 교점의 위치에 표시 셀 (22) 이 형성된다. 유지 전극 X 는, 각 주사 전극 Y1, Y2, Y3, …, Yn (n 은 임의의 양의 정수) 에 대응하여, 이것에 접근하 여 형성되고, 일단이 서로 공통으로 접속되어 있다.
다음으로, 표시 셀 (22) 을 구동하기 위한 복수 종류의 드라이버 회로나, 이들 드라이버 회로를 제어하기 위한 제어 회로의 구성을 설명한다. 표시 셀 (22) 의 어드레스 방전을 목적으로 1 라인 분의 데이터 전극군 (32) 의 데이터 구동을 하는 데이터 드라이버 (31) 와, 표시 셀 (22) 의 유지 방전을 목적으로 유지 전극군 (42) 에 대하여 공통의 유지 방전을 하는 유지측 드라이버회로 (40) 와, 주사 전극군 (53) 에 대하여 공통의 유지 방전을 하는 주사측 드라이버 회로 (50) 가 형성되어 있다. 또한, 어드레스 기간에 있어서 선택 기입 방전을 할 목적으로, 주사 전극 (Y1∼Yn) 의 주사 전극군 (53) 에 대하여 순차 주사를 하는 주사 드라이버 (55) 가 형성되어 있다. 주사 드라이버 (55) 는, 주사측 드라이버 회로 (50) 에 의해서 자신의 공급 전원에 유지 펄스를 인가하여 유지 방전을 한다. 제어 회로부 (61) 는, 데이터 드라이버 (31), 유지측 드라이버 회로 (40), 주사측 드라이버 회로 (50), 주사 드라이버 (55), 및 PDP (21) 의 동작 모두를 제어한다. 제어 회로부 (61) 의 주요부는, 표시 데이터 제어부 (62), 구동 타이밍 제어부 (63) 로 구성된다. 표시 데이터 제어부 (62) 는, 외부에서 입력되는 표시 데이터를, PDP (21) 를 구동하기 위한 데이터로 재배열하는 기능과, 재배열한 표시 데이터 열을 일단 저장해 두고, 어드레스 방전시에 주사 드라이버 (55) 의 순차 주사에 맞추어 데이터 드라이버 (31) 에 표시 데이터 (DATA) 로서 전송한다. 구동 타이밍 제어부 (63) 는, 외부에서 입력되는 도트 클록 등의 각종 신호를, PDP (21) 를 구동하기 위한 내부 제어 신호로 변환하여, 각 드라이버, 드라이버 회로를 제어 한다.
여기서, 본 발명과 관계가 깊은 어드레스 드라이버 회로에 관해서 조금 상세히 설명한다. 도 8 에 나타낸 데이터 드라이버 (31) 는, 일반적으로 표시 데이터 출력 단자를 수십에서 수백 갖는 PDP 데이터 드라이버 IC 를 복수 개 사용하여 구성되어 있다.
PDP 데이터 드라이버 IC (이하, 데이터 드라이버 IC) 는, PDP 패널에 표시 데이터에 따른 데이터 펄스를 출력하는 기능을 갖는다. 일반적으로, 데이터 드라이버 IC 는, 데이터 펄스를 출력하는 단자를 수십에서 수백 갖고, 데이터 펄스는 하이 레벨 또는 로우 레벨의 두 값이다. 데이터 드라이버 IC 는, 예를 들어, 도 9 와 같이, 시프트 레지스터 (101), 래치 회로 (102), 출력 제어 회로 (103) 및 레벨 시프터＋고내압 버퍼 (104) 로 구성된다.
시프트 레지스터 (101) 는, 1 개 또는 복수의 표시 데이터 입력 단자로부터 입력되는 표시 데이터 (106) 를 CLK (105) 으로 전송하고, 유지하는 기능을 갖는다. 또한, 래치 회로 (102) 는, 시프트 레지스터 (101) 에 저장된 표시 데이터를 래치 입력 단자 (107) 에 의해서 레지스터에 입력하는 기능을 갖는다. 래치 회로 (102) 에 입력된 표시 데이터는, 출력 제어 회로 (103), 레벨 시프터＋고내압 버퍼 (104) 를 경유하여 데이터 펄스로서 출력단자 (108) 에서 출력된다. 일반적으로, 출력 제어 회로 (103) 는, 데이터 드라이버 IC 의 전체 데이터 펄스 출력을 하이 레벨로 설정하는 제어 단자 (109) 와 전체 출력을 로우 레벨로 설정하는 제어 단자 (110) 를 구비한다. 그리고, 레벨 시프터＋고내압 버퍼 (104) 는, 출력 제어 회로 (103) 의 신호 레벨을 변환하고, 출력단에 공급하는 레벨 시프터를 포함한다.
그런데, 최근의 PDP 에서는, 다계조 표시화 및 대화면화에 수반하여 표시 셀의 증가가 현저하다. 이 때문에, 기입되는 점등 셀 수가 증가하여, 기입 방전시에 주사 전극에 흐르는 피크 전류치가 증대하여, 전극 및 구동 회로의 임피던스에 의한 전압 강하가 커진다. 이것을 막고, 안정된 기입 방전을 하려면, 보다 높은 전압치의 주사 펄스 및 데이터 펄스를 인가해야만 한다. 그러나, 높은 전압치에 의한 주사 펄스 및 데이터 펄스의 인가는, 장치의 소비전력을 증대시킬 염려가 있다.
그래서, PDP 의 구동에 있어서의 소비 전력을 삭감하는 방법으로서, 전력 회수 (전하 회수) 라는 수법이 알려져 있다 (특허 문헌 1 참조). 이 방법은, PDP 가 발광하고 있을 때의 전하를 비발광시에 회수하여, 다음 발광시에 재이용하는 것이다. 이 경우, 표시 셀에 축적된 전하는, 상기한 레벨 시프터＋고내압 버퍼 (104) 등에 있어서의 출력단을 경유하여 회수된다.
이러한 고내압 버퍼의 출력단에는, CMOS 회로로 구성된 것과, 2 개의 NchMOS 트랜지스터를 종속 접속한 토템폴 회로로 구성된 것이 알려져 있다. 예를 들어, CMOS 회로로 구성된 것은, 특허 문헌 1 에 개시되어 있고, 토템폴 회로로 구성된 것은, 특허 문헌 2, 3 등에 개시되어 있다. 두 회로 구성 모두에 있어서, 전력 회수를 하는 경우에, 출력단의 고전위측의 트랜지스터를 통해서 표시 셀에 축적된 전하를 회수한다.
그런데, 고내압 버퍼의 출력단 (드라이버 출력단) 이 CMOS 회로로 구성되는 경우와, 2 개의 NchMOS 트랜지스터를 종속 접속한 토템폴 회로로 구성되는 경우를 비교하면, 전력 회수율에 있어서 토템폴 회로 쪽이 유리하다. CMOS 회로의 경우, 고전위측의 Pch 트랜지스터의 온 저항이 드라이버 출력단의 전원 전압 (VDD2) 에 의존하여, 도 10 의「CMOS 출력」에 나타나는 바와 같이 VDD2 가 낮아지면 온 저항 (RON) 이 커지는 특성을 나타낸다. 한편, 토템폴 회로의 경우, 고전위측의 Nch 트랜지스터는, 도 10 의「N－N 출력」에 나타나는 바와 같이 드라이버 출력단의 전원 전압 (VDD2) 에 의존하지 않는 온 저항 특성을 나타낸다. 또한, PDP 의 전력 회수에 있어서, 드라이버 출력단의 전원 전압 (VDD2) 은, 변동하기 때문에, 토템폴 회로 쪽이 전력 회수에는 유리해진다.
그러나, 토템폴 회로이더라도, 도 10 에 나타나는 바와 같이 전류가 작은 영역에서는, 고전위측의 Nch 트랜지스터의 온 저항 (RON) 이 커져 버린다. 그리고, 비록 고전위측의 Nch 트랜지스터의 W 사이즈를 크게 하여 전류 능력을 향상시키려고 해도, 트랜지스터의 임계치 (Threshold) 전압 (VT) 이 변하지 않기 때문에, 저전류 영역의 온 저항은, 도 11 에 나타나는 바와 같이 높은 채로 저하되지 않는다 (개선되지 않는다).
저전류 영역에서 온 저항이 큰 것은, 고전위측의 Nch 트랜지스터의 게이트 전압 (VGS) 과 드레인 전압 (VDS) 이 동일해지기 때문에, 도 12 에 나타나는 바와 같이 Nch 트랜지스터의 임계치 전압 (VT) 이하의 영역 (드레인 소스간 전압 VDS＝ VDD2－VOUT＜VT) 에서는 전류가 거의 흐르지 않기 때문이다. 또한, 드레인 전압이 작은 경우, 게이트 전압도 작아져, 전류가 흐르기 어렵기 때문이다.
그런데, PDP 에서 표시 셀에 축적된 전하를 회수·재이용할 때, 출력단의 고전위측의 트랜지스터를 흐르는 전류는 매우 작다. 따라서, 다계조 표시화 및 대화면화에 수반되는 표시 셀의 증가에 대응하여 전력 회수율을 높이는 방법이 요구되었음에도 불구하고, 트랜지스터의 저전류 영역에서의 높은 온 저항의 존재에 의해서 전력 회수율을 거의 향상시키지 못했다.
본 발명의 1 개의 애스펙트에 관련되는 PDP 의 구동 장치는, 동일한 도전형인 2 개의 MOS 트랜지스터를 종속 접속하여 이루어지며, 2 개의 MOS 트랜지스터의 접속점을 표시 셀의 데이터 전극에 접속하는 출력 버퍼 회로와, 출력 버퍼 회로를 구동하는 레벨 시프트 회로와, 출력 버퍼 회로의 전원 단자에 접속되어, 표시 셀의 방전 후의 데이터 전극에 잔존하는 전하를 회수하여 재이용하는 전하 회수 회로와, 전하 회수 회로에서의 회수·재이용의 사이클의 적어도 일부 기간에 있어서, 레벨 시프트 회로의 전원 전압이 출력 버퍼 회로의 전원 전압과 MOS 트랜지스터의 임계치 전압의 합을 초과하도록 제어하는 전원 제어 회로를 구비한다.
본 발명의 제 2 애스펙트에 있어서,
상기 전원 제어회로는,
소정의 양의 전압을 출력하는 전원부와,
애노드를 상기 전원부의 출력에 접속하고, 캐소드를 상기 레벨 시프트 회로 의 전원 단자에 접속하는 제 1 다이오드와,
애노드를 상기 출력 버퍼 회로의 전원 단자에 접속하고, 캐소드를 상기 레벨 시프트 회로의 전원 단자에 접속하는 제 2 다이오드를 구비하는 것을 특징으로 한다.
본 발명의 제 3 애스펙트에 있어서,
상기 전원 제어회로는,
소정의 양의 전압을 출력하는 전원부와,
상기 전원부의 출력과 상기 레벨 시프트 회로의 전원 단자 사이를 온오프하는 제 1 스위치 소자와,
상기 출력 버퍼 회로의 전원 단자와 상기 레벨 시프트 회로의 전원 단자 사이를 온오프하는 제 2 스위치 소자를 구비하고,
상기 전하 회수 회로에 축적되어 있는 전하를 상기 데이터 전극에 부여하는 제 1 기간에 있어서 상기 제 1 스위치 소자를 온으로 하고, 상기 데이터 전극에 잔존하는 전하를 상기 전하 회수 회로에 회수하는 제 2 기간에서는, 상기 제 1 및 제 2 스위치 소자를 오프로 하여, 상기 제 1 및 제 2 스위치 소자는 동시에는 온이 되지 않도록 제어되는 것을 특징으로 한다.
본 발명의 제 4 애스펙트에 있어서,
상기 전원부는, 상기 제 1 및 제 2 기간의 적어도 일부에 있어서, 상기 소정의 양의 전압 대신에 상기 소정의 양의 전압보다 높은 가변이 되는 전압을 출력하는 것을 특징으로 한다.
본 발명의 제 5 애스펙트에 있어서,
상기 일부 기간에서는, 상기 출력 버퍼 회로의 고전위측의 MOS 트랜지스터가 온이 되고, 온으로 된 MOS 트랜지스터를 사이에 두고 상기 전하 회수 회로가 상기 데이터 전극과 접속되는 것을 특징으로 한다.
본 발명의 제 6 애스펙트에 있어서,
상기 레벨 시프트 회로는, CMOS 회로로 구성되는 것을 특징으로 한다.
본 발명의 제 7 애스펙트에 있어서,
상기 레벨 시프트 회로의 출력은, 상기 출력 버퍼 회로의 고전위측의 MOS 트랜지스터의 게이트에 접속되며, 그 게이트에 캐소드를 접속하고, 그 MOS 트랜지스터의 소스에 애노드를 접속하는 제너 다이오드를 구비하는 것을 특징으로 한다.
본 발명의 제 8 애스펙트에 있어서,
제 1 내지 제 3 애스펙트 기재의 PDP 의 구동 장치와, 이 구동 장치로 구동되는 표시 셀을 갖는 PDP 를 구비하는 것을 특징으로 하는 표시장치가 제공된다.
발명을 실시하기 위한 최선의 형태
본 발명의 실시 형태에 관련되는 PDP 의 구동 장치는, 2 개의 NchMOS 트랜지스터 (도 1 의 Q1, Q2) 를 종속 접속한 토템폴 회로로 구성되며, 2 개의 MOS 트랜지스터의 접속점 (도 1 의 VOUT) 을 표시 셀의 데이터 전극 (도 1 의 C0) 에 접속하는 출력 버퍼 회로 (도 1 의 10) 를 구비한다. 또한, 출력 버퍼 회로를 구동하는 CMOS 회로로 구성되는 레벨 시프트 회로 (도 1 의 11) 와, 출력 버퍼 회로의 전원 단자 (도 1 의 VDD2) 에 접속되어, 표시 셀의 방전 후의 데이터 전극에 잔존 하는 전하를 회수하여 재이용하는 전하 회수 회로 (도 1 의 13) 를 구비한다. 또한, 전하 회수 회로에서의 회수·재이용의 사이클의 일부 기간에 있어서, 레벨 시프트 회로의 전원 전압이 출력 버퍼 회로의 전원 전압과 MOS 트랜지스터의 임계치 전압의 합을 초과하도록 제어하는 전원 제어 회로 (도 1 의 12) 를 구비한다.
이러한 구성의 구동 장치에 있어서, 출력 버퍼 회로의 전원과 출력 버퍼 회로의 전단이 되는 레벨 시프트 회로의 전원이 분리 가능하게 되어, 출력 버퍼 회로의 전원과는 무관하게 출력 버퍼 회로 고전위측 Nch 트랜지스터의 게이트 전압을 제어할 수 있다. 그리고, 전하 회수 회로에서의 회수·재이용의 사이클의 적어도 일부 기간에 있어서, 출력 버퍼 회로의 전원 전압보다 Nch 트랜지스터의 임계치 전압 이상이 되는 높은 전압이 레벨 시프트 회로의 전원 전압에 인가되도록 한다. 이것에 의해서 드레인 소스간 전압이, 임계치 전압 이하가 되는 영역이더라도 고전위측 Nch 트랜지스터를 온으로 하는 것이 가능해진다. 따라서, 저전류 영역에서의 온 저항이 개선되어, 전력 회수율이 향상된다.
(실시예 1)
도 1 은, 본 발명의 제 1 실시예에 관련되는 PDP 의 구동 장치의 구성을 나타내는 회로도이다. 도 1 에 있어서, 구동 장치는, 출력 버퍼 회로 (10) 와, 레벨 시프트 회로 (11) 와, 전원 제어 회로 (12) 와, 전하 회수 회로 (13) 를 구비한다.
출력 버퍼 회로 (10) 는, Nch 트랜지스터 (Q1, Q2), 제너 다이오드 (D1), 인버터 회로 (INV3) 를 구비한다. Nch 트랜지스터 (Q1) 는, 드레인을 전원 (VDD2) 에 접속하고, 소스를 Nch 트랜지스터 (Q2) 의 드레인, 제너 다이오드 (D1) 의 애노드 및 출력 단자 (VOUT) 에 접속하고, 게이트를 제너 다이오드 (D1) 의 캐소드 및 레벨 시프트 회로 (11) 의 출력에 접속한다. Nch 트랜지스터 (Q2) 는, 게이트를 인버터 회로 (INV3) 의 출력에 접속하고, 소스를 접지하여, Nch 트랜지스터 (Q1) 와 함께 토템폴 회로를 형성한다. 또, 출력단자 (VOUT) 에는, 표시 셀의 데이터 전극 (C0) 이 접속되어, 출력 버퍼 회로 (10) 에 의해서 구동된다.
레벨 시프트 회로 (11) 는, Nch 트랜지스터 (Q3, Q4), Pch 트랜지스터 (Q5, Q6), 인버터 회로 (INV1, INV2) 를 구비하는 CMOS 회로로 구성된다. Nch 트랜지스터 (Q3) 의 드레인은, Pch 트랜지스터 (Q5) 의 드레인 및 Pch 트랜지스터 (Q6) 의 게이트에 접속되고, 소스는 접지되며, 게이트에는 데이터 (IN) 가 공급된다. Nch 트랜지스터 (Q4) 의 드레인은, Pch 트랜지스터 (Q6) 의 드레인 및 Pch 트랜지스터 (Q5) 의 게이트에 접속되어 레벨 시프트 회로 (11) 의 출력이 된다. 또한, 소스는 접지되며, 게이트에는 인버터 회로 (INV1) 를 사이에 두고 반전된 데이터 (IN) 가 공급된다. Pch 트랜지스터 (Q5, Q6) 의 소스는, 전원 (VDDLS) 에 접속된다. 또한, 인버터 회로 (INV1) 의 출력은, 인버터 회로 (INV2) 를 사이에 두고, 인버터 회로 (INV3) 에 입력된다.
전원 제어 회로 (12) 는, 전원부 (V0), 다이오드 (D2, D3) 를 구비한다. 전원부 (V0) 는, 일단에 양의 소정의 전압을 발생시켜, 애노드가 접속된 다이오드 (D3) 를 사이에 두고 레벨 시프트 회로 (11) 에 전원 (VDDLS) 을 부여한다. 다이오드 (D2) 는, 애노드를 전원 (VDD2) 에 접속하고, 캐소드를 전원 (VDDLS) 에 접 속한다.
전하 회수 회로 (13) 는, 스위치 (SW1, SW2, SW3, SW4), 인덕터 (L), 다이오드 (D5, D6), 콘덴서 (MCON) 를 구비한다. 스위치 (SW1) 는, 일단을 접지하고, 타단을 전하 회수 회로 (13) 의 입출력으로서 전원 (VDD2) 에 접속한다. 스위치 (SW3) 는, 일단을 고압 전원 (VADR) 에 접속하고, 타단을 전원 (VDD2) 에 접속한다. 인덕터 (L) 는, 일단을 다이오드 (D5) 의 캐소드 및 다이오드 (D6) 의 애노드에 접속하고, 타단을 전원 (VDD2) 에 접속한다. 다이오드 (D5) 의 애노드는, 스위치 (SW2) 를 사이에 두고 콘덴서 (MCON) 의 일단에 접속한다. 다이오드 (D6) 의 캐소드는, 스위치 (SW4) 를 사이에 두고 콘덴서 (MCON) 의 일단에 접속한다. 콘덴서 (MCON) 의 타단은 접지된다. 이러한 구성의 전하 회수 회로 (13) 는, 뒤에서 설명하듯이 스위치 (SW1, SW2, SW3, SW4) 를 전력 공급, 회수·재이용의 사이클에 따라서 시분할로 개폐한다. 이들 스위치의 개폐에 의해서, 고압 전원 (VADR) 에서 전력을 출력 버퍼 회로 (10) 를 사이에 두고 표시 셀의 데이터 전극 (C0) 에 공급하여, 표시 셀의 방전 후의 데이터 전극 (C0) 에 잔존하는 전하를 콘덴서 (MCON) 에 회수하여 재이용한다.
이러한 구성의 구동 장치에 있어서, 데이터 (IN) 가 하이 레벨인 경우에 Nch 트랜지스터 (Q3), Pch 트랜지스터 (Q6) 가 온이 되어, Nch 트랜지스터 (Q1) 의 게이트에 전원 (VDDLS) 의 전위가 주어진다. 따라서, Nch 트랜지스터 (Q1) 는, 온이 되도록 제어된다. 한편, Nch 트랜지스터 (Q4), Pch 트랜지스터 (Q5), Nch 트랜지스터 (Q2) 는, 오프가 된다. 또, 데이터 (IN) 가 로우 레벨인 경우에 Nch 트랜지스터 (Q1) 는, 오프가 되지만, 본 발명에 관계되지 않으므로, 이하에서는 데이터 (IN) 가 하이 레벨인 경우에 한정하여 설명한다.
다음으로, 이상과 같은 구성의 구동 장치의 동작에 관해서 설명한다. 도 2 는, 본 발명의 제 1 실시예에 관련되는 PDP 의 구동 장치의 각 부의 동작 파형을 나타내는 도면이다. 도 2 에, 초기 상태의 페이즈 T1, 및 출력 단자 (VOUT) 의 전압의 상승에서 하강까지의 1 사이클에 상당하는 T2, T3, T4, T5 의 각 페이즈를 나타낸다.
T1 은, 초기 상태이고, SW1＝ON, SW2＝OFF, SW3＝OFF, SW4＝OFF 이다. 전원 (VDD2) 의 전압은 0V, 전원 (VDDLS) 의 전압은, Nch 트랜지스터의 임계치 전압 (VT) 이상이며 또한 제너 다이오드 (D1) 의 내압 이하의 전압이 바람직하다 (예를 들어 5V). 이 상태에서는, 콘덴서 (MCON) 에 전하가 축적되어 있다.
T2 는, 전하 회수 회로에서의 재이용의 페이즈에 상당하며, SW1＝OFF, SW2＝ON 이 된다. 콘덴서 (MCON) 에 축적되어 있던 전하가, 스위치 (SW2), 다이오드 (D5), 인덕터 (L), 전원 (VDD2), Nch 트랜지스터 (Q1) 를 통하여 표시 셀의 데이터 전극 (C0) 으로 이동한다. 따라서, 출력 단자 (VOUT) 의 전위가 상승한다. 전원 (VDD2) 의 전위가 전원 (VDDLS) 의 전위보다 높아지면, 전원 (VDDLS) 의 전위는, 다이오드 (D2) 를 사이에 두고 전원 (VDD2) 의 전위에 추종하여 상승한다.
T3 에서는, SW2＝OFF, SW3＝ON 이 된다. 고압 전원 (VADR) 의 전압이 온이 된 스위치 (SW3), Nch 트랜지스터 (Q1) 를 통하여 표시 셀의 데이터 전극 (C0) 에 공급된다. 전원 (VDD2) 의 전위는, 고압 전원 (VADR) 의 전위까지 상승하 여, 포화한다.
T4 는, 전하 회수 회로에서의 회수의 페이즈에 상당하며, SW3＝OFF, SW4＝ON 이 된다. 표시 셀의 데이터 전극 (C0) 에 축적된 전하가 Nch 트랜지스터 (Q1), 인덕터 (L), 다이오드 (D6), 스위치 (SW4) 를 통하여 콘덴서 (MCON) 로 이동한다. 레벨 시프트 회로 (11) 가 CMOS 회로로 구성되고, 또한 VDD2 는 T4 의 사이 VDDLS 보다 빠르게 강하하여 VDD2＜VDDLS 가 되므로, 높은 전위에 있는 전원 (VDDLS) 으로부터는 다이오드 (D2) 에 의해 어디에도 전류가 흐르지 않고, 전원 (VDDLS) 의 VDD2 에 대한 고전위 관계는 유지된다. 또한, 출력 단자 (VOUT) 의 전위가 제너 다이오드 (D1) 의 내압 (제너 전압) 이상 내려가면, 그에 수반하여 전원 (VDDLS) 의 전위도 내려가기 시작한다. 이것은 제너 다이오드 (D1) 가 VOUT (애노드) 와 트랜지스터 (Q1) 의 게이트 (캐소드) 사이에 존재하는 것에 의한다.
T5 에서는, SW4＝OFF, SW1＝ON 이 된다. 온이 된 스위치 (SW1) 에 의해서 여분의 전하가 방전된다. 또한, VDD2＝VOUT＝0V 가 된다. 이 상태는, T1 의 상태와 동일하며, 콘덴서 (MCON) 에는 전하가 축적된 상태에 있다.
이상의 T2∼T5 를 반복한다.
상기에 있어서 T1 에서 T2 로 전환되는 타이밍 t1 에서 전원 (VDD2) 의 전위가 전원 (VDDLS) 의 전위와 거의 동일해지는 타이밍 t2 까지의 기간에서, Nch 트랜지스터 (Q1) 는 온 상태에 있다. 따라서, 출력 버퍼 회로 (10) 의 출력의 상승 개시시의 온 저항은 낮아진다.
또한, T3 에서 T4 로 전환되는 타이밍 t3 에서 전원 (VDD2) 의 전위가 거의 0V 가 되는 타이밍 t4 까지의 기간에서, Nch 트랜지스터 (Q1) 의 게이트 소스간에는, Nch 트랜지스터의 임계치 전압 이상의 전압이 공급된다. 이러한 상태에 있어서, 지금, 제너 다이오드 (D1) 의 제너 전압을 예를 들어 5V 로 하면, 전원 (VDDLS) 의 전위는, 전원 (VDD2) 의 전위에 5V 를 가한 값이 된다. 이 경우, 도 3 에 나타내는 바와 같이 드레인 소스간 전압 (VDS) 이 충분히 작은 영역에 있더라도, 도 12 의 경우와는 달리 충분한 드레인 전류 (IDS) 가 흐르게 된다. 또한, 도 4 에 나타내는 바와 같이, 전원 (VDDLS) 이 전원 (VDD2) 과 분리되어, 전원 (VDDLS) 의 전위가 전원 (VDD2) 의 전위에 대하여 높게 설정됨으로써 Nch 트랜지스터 (Q1) 의 온 저항 (RON) 도 낮아진다.
이상과 같이 회수·재이용 사이클의 일부 기간에 있어서, Nch 트랜지스터 (Q1) 의 저전류 영역에서의 온 저항이 낮게 억제된다. 따라서, Nch 트랜지스터 (Q1) 에서의 전력 손실이 줄고 전력 회수율이 향상되어, 구동 장치의 소비전력을 저감할 수 있다.
(실시예 2)
도 5 는, 본 발명의 제 2 실시예에 관련된 PDP 의 구동 장치의 구성을 나타내는 회로도이다. 도 5 에 있어서, 도 1 과 동일한 부호는 동일한 물체를 나타내며, 그 설명을 생략한다. 도 5 에 있어서, 전원 제어 회로 (12a) 는, 전원부 (V0a), 스위치 (SW5, SW6) 를 구비한다. 전원부 (V0a) 는, 일단에 양의 고정 또는 가변하는 전압을 발생시켜, 스위치 (SW5) 를 사이에 두고 레벨 시프트 회로 (11) 에 전원 (VDDLS) 을 공급한다. 또한, 스위치 (SW6) 는, 전원 (VDD2) 과 전원 (VDDLS) 사이에 형성된다. 스위치 (SW5, SW6) 는, 이하에 설명하는 것과 같은 타이밍에 있어서, 도시되지 않은 제어 회로에 의해서 온 오프 제어된다.
다음으로, 이러한 구성의 PDP 의 구동 장치의 동작에 관해서 설명한다. 도 6 은, 본 발명의 제 2 실시예에 관련된 PDP 의 구동 장치의 각 부의 동작 파형을 나타내는 도면으로, 전원부 (V0a) 가 일단에 양의 고정 전압을 발생시키는 경우를 나타낸다. T1∼T5 의 각 페이즈에 관해서는, 도 2 와 거의 동일하므로 그 설명을 생략한다. 스위치 (SW5) 는, 타이밍 t2 에 있어서 온에서 오프로 제어되며, 저하된 전원 (VDDLS) 의 전압이 전원부 (V0a) 가 발생시키는 고정 전압과 일치하는 타이밍 t7 에 있어서 오프에서 온으로 제어된다. 한편, 스위치 (SW6) 는, 타이밍 t2 에 있어서 오프에서 온으로 제어되며, 타이밍 t3 에 있어서 온에서 오프로 제어된다. 따라서, 타이밍 t2 에서 타이밍 t3 에 있어서, 전원 (VDDLS) 의 전위는, 전원 (VDD2) 의 전위와 같다.
이상과 같이 동작하는 구동 장치는, 실시예 1 과 마찬가지로 타이밍 t1, t2 의 사이, 및 타이밍 t3, t4 의 사이에서, Nch 트랜지스터 (Q1) 의 온 저항이 낮아지도록 제어된다.
다음으로, 동일한 구성을 갖는 구동 장치의 다른 동작에 관해서 설명한다. 도 7 은, 본 발명의 제 2 실시예에 관련된 PDP 의 구동 장치의 각 부의 다른 동작 파형을 나타내는 도면이며, 전원부 (V0a) 가 일단에 양의 가변 전압을 발생시키는 경우를 나타낸다. T1∼T5 의 각 페이즈에 관해서는, 도 2 와 거의 동일하므로 그 설명을 생략한다. 스위치 (SW5) 는, 전원 (VDD2) 의 전위가 고압 전원 (VADR) 의 전위에 거의 도달하는 타이밍 t6 에 있어서 온에서 오프로 제어된다. 전원부 (V0a) 는, 타이밍 t1, t6 의 사이에서 전원 (VDD2) 의 전위를 상회하도록 가변 전압을 발생시킨다. 또한, 스위치 (SW5) 는, 전원 (VDD2) 의 전압이 저하하기 시작하여 거의 0V 가 될 때까지의 사이, 즉 타이밍 t7a, t7b 의 사이의 어딘가에서 오프에서 온으로 제어된다. 전원부 (V0a) 는, 스위치 (SW5) 가 온이 되어 타이밍 t4 까지의 사이에서 전원 (VDD2) 의 전위를 상회하도록 가변 전압을 발생한다. 한편, 스위치 (SW6) 는, 타이밍 t6 에 있어서 오프에서 온으로 제어되며, 타이밍 t3 에 있어서 온에서 오프로 제어된다. 따라서, 타이밍 t6 에서 타이밍 t3 에 있어서, 전원 (VDDLS) 의 전위는, 전원 (VDD2) 의 전위와 같다.
이상과 같이 동작하는 구동 장치는, 타이밍 t1 에서 전원 (VDDLS) 의 전위가 고압 전원 (VADR) 의 전위에 거의 도달한 타이밍 t5 의 사이, 및 타이밍 t3, t4 의 사이에서, Nch 트랜지스터 (Q1) 의 온 저항이 낮아진다. 이 경우에는, 도 6 의 타이밍 t1, t2 사이보다도 긴 타이밍 t1, t5 사이에서 온 저항이 낮아진다. 이와 같이, 전원부 (V0a) 가 가변 전압을 발생시킴으로써, 전원 (VDDLS) 의 전위가 제어 가능해지므로, Nch 트랜지스터 (Q1) 의 온 저항의 제어의 자유도가 향상되고 있다.
이상 본 발명을 상기 실시예에 의거하여 설명하였지만, 본 발명은, 상기 실시예에만 한정되는 것이 아니라, 본원 특허청구범위의 각 청구항의 발명의 범위 내에서 당업자라면 이룰 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.
본 발명에 의하면, 회수·재이용의 사이클의 일부 기간에 있어서 고전위측의 Nch 트랜지스터의 저전류 영역에서의 온 저항이 낮게 억제되므로, 전력 회수율이 향상되며 구동 장치의 소비 전력을 저감할 수 있다. 또한, 구동 장치의 발열을 억제할 수 있기 때문에, 이 구동 장치를 구비한 표시장치에 있어서의 방열 기구를 간략화하는 것이 가능해진다.

Claims (8)

  1. 동일한 도전형인 2 개의 MOS 트랜지스터를 종속 접속하여 이루어지며, 상기 2 개의 MOS 트랜지스터의 접속점을 표시 셀의 데이터 전극에 접속하는 출력 버퍼 회로,
    상기 출력 버퍼 회로를 구동하는 레벨 시프트 회로,
    상기 출력 버퍼 회로의 전원 단자에 접속되고, 상기 표시 셀의 방전 후의 데이터 전극에 잔존하는 전하를 회수하여 재이용하는 전하 회수 회로, 및
    상기 전하 회수 회로에서의 회수·재이용의 사이클의 적어도 일부 기간에 있어서, 상기 레벨 시프트 회로의 전원 전압이 상기 출력 버퍼 회로의 전원 전압과 상기 MOS 트랜지스터의 임계치 전압과의 합을 초과하도록 제어하는 전원 제어 회로를 구비하는 것을 특징으로 하는 PDP 의 구동 장치.
  2. 제 1 항에 있어서,
    상기 전원 제어회로는,
    소정의 양의 전압을 출력하는 전원부,
    애노드를 상기 전원부의 출력에 접속하고, 캐소드를 상기 레벨 시프트 회로의 전원 단자에 접속하는 제 1 다이오드, 및
    애노드를 상기 출력 버퍼 회로의 전원 단자에 접속하고, 캐소드를 상기 레벨 시프트 회로의 전원 단자에 접속하는 제 2 다이오드를 구비하는 것을 특징으로 하 는 PDP 의 구동 장치.
  3. 제 1 항에 있어서,
    상기 전원 제어 회로는,
    소정의 양의 전압을 출력하는 전원부,
    상기 전원부의 출력과 상기 레벨 시프트 회로의 전원 단자 사이를 온 오프하는 제 1 스위치 소자, 및
    상기 출력 버퍼 회로의 전원 단자와 상기 레벨 시프트 회로의 전원 단자 사이를 온 오프하는 제 2 스위치 소자를 구비하며,
    상기 전하 회수 회로에 축적되어 있는 전하를 상기 데이터 전극에 부여하는 제 1 기간에 있어서 상기 제 1 스위치 소자를 온으로 하고, 상기 데이터 전극에 잔존하는 전하를 상기 전하 회수 회로에 회수하는 제 2 기간에서는, 상기 제 1 및 제 2 스위치 소자를 오프로 하여, 상기 제 1 및 제 2 스위치 소자는 동시에는 온이 되지 않도록 제어되는 것을 특징으로 하는 PDP 의 구동 장치.
  4. 제 3 항에 있어서,
    상기 전원부는, 상기 제 1 및 제 2 기간의 적어도 일부에 있어서, 상기 소정의 양의 전압 대신에 상기 소정의 양의 전압보다 높은 가변이 되는 전압을 출력하는 것을 특징으로 하는 PDP 의 구동 장치.
  5. 제 1 항에 있어서,
    상기 일부 기간에서는, 상기 출력 버퍼 회로의 고전위측의 MOS 트랜지스터가 온이 되고, 온으로 된 MOS 트랜지스터를 사이에 두고 상기 전하 회수 회로가 상기 데이터 전극과 접속되는 것을 특징으로 하는 PDP 의 구동 장치.
  6. 제 1 항에 있어서,
    상기 레벨 시프트 회로는, CMOS 회로로 구성되는 것을 특징으로 하는 PDP 의 구동 장치.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 레벨 시프트 회로의 출력은, 상기 출력 버퍼 회로의 고전위측의 MOS 트랜지스터의 게이트에 접속되며, 그 게이트에 캐소드를 접속하고, 그 MOS 트랜지스터의 소스에 애노드를 접속하는 제너 다이오드를 구비하는 것을 특징으로 하는 PDP 의 구동 장치.
  8. 제 1 항 내지 제 6 항 중 어느 하나의 항에 기재된 PDP 의 구동 장치와, 이 구동 장치로 구동되는 표시 셀을 갖는 PDP 를 구비하는 것을 특징으로 하는 표시장치.
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