KR20030041755A

KR20030041755A - 전압 발생 회로, 레벨 시프트 회로 및 반도체 장치

Info

Publication number: KR20030041755A
Application number: KR1020020021124A
Authority: KR
Inventors: 스즈키히사오
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2001-11-19
Filing date: 2002-04-18
Publication date: 2003-05-27
Also published as: US6621322B2; JP2003152525A; KR100812878B1; JP3916931B2; US20030094988A1

Abstract

본 발명은 입력측의 저전위측 전원 전압이 저전압화되더라도 출력측의 고내압 소자를 확실하게 구동 가능하게 하여 안정적으로 동작하는 레벨 시프트 회로를 제공하는 것을 목적으로 한다.

본 발명의 레벨 시프트 회로는, 입력단 인버터 회로(2)와, 입력단에 공급되는 제2 고전위측 전원 전압(VD2)과는 다른 제1 고전위측 전원 전압(VD1)으로 동작하는 출력단 인버터 회로(4b)와, 입력단 인버터 회로(2)와 출력단 인버터 회로(4b)와의 사이에 개재되어 입력단 인버터 회로(2)의 출력 신호에 기초하여 출력단 인버터 회로(4b)를 구동하는 레벨 시프트부를 구비한다. 레벨 시프트부는, 입력단 인버터 회로(4b)의 출력 신호에 기초하여 제1 고전위측 전원 전압(VD1)을 분압한 출력 전압을 출력하는 전압 발생 회로(3a)와, 전압 발생 회로의 출력 전압을 전원으로 하여 동작하고 입력단 인버터 회로(2)의 출력 신호에 기초하여 출력단 인버터 회로(4b)를 구동하는 레벨 시프트용 인버터 회로(4a)로 구성된다.

Description

전압 발생 회로, 레벨 시프트 회로 및 반도체 장치{VOLTAGE GENERATING CIRCUIT, LEVEL SHIFT CIRCUIT AND SEMICONDUCTOR DEVICE}

본 발명은 상이한 전원 전압 사이에서 신호를 전달하는 레벨 시프트 회로에 관한 것이다.

최근, 반도체 집적 회로 장치의 다기능화와 함께 전원 전압의 저전압화 또는 복수 전원화가 진행되고 있다. 이러한 반도체 집적 회로 장치에 있어서, 상이한 전원 전압으로 동작하는 회로 사이에 인터페이스 회로로서 레벨 시프트 회로가 사용된다. 그리고, 저전원 전압이라도 안정적으로 동작하는 레벨 시프트 회로가 필요해 지고 있다.

도 6은 레벨 시프트 회로의 종래예를 나타낸 것이다. 입력 신호(IN)가 입력되는 인버터 회로(1)에는, 고전위측 전원으로서 예컨대 1 V의 전원(VD2)이 공급되고, 저전위측 전원으로서 접지(GND) 전위가 공급된다.

상기 인버터 회로(1)의 출력 단자는 N 채널 MOS 트랜지스터(Tr1)의 게이트에 입력되고, 그 트랜지스터(Tr1)의 드레인은 P 채널 MOS 트랜지스터(Tr2)의 드레인에 접속되며, 소스는 접지(GND)에 접속된다. 그리고, 트랜지스터(Tr1, Tr2)의 드레인으로부터 출력 신호(OUT)가 출력된다.

상기 입력 신호(IN)는 N 채널 MOS 트랜지스터(Tr3)의 게이트에 입력되고, 그 트랜지스터(Tr3)의 드레인은 P 채널 MOS 트랜지스터(Tr4)의 드레인에 접속되며, 소스는 접지(GND)에 접속된다.

상기 트랜지스터(Tr2, Tr4)의 소스에는 예컨대 3 V의 전원(VD1)이 공급되고,트랜지스터(Tr2)의 게이트가 트랜지스터(Tr4)의 드레인에 접속되는 동시에, 트랜지스터(Tr4)의 게이트가 트랜지스터(Tr2)의 드레인에 접속되어 있다.

이러한 레벨 시프트 회로에서는, 입력 신호(IN)가 H 레벨, 즉 약 1 V가 되면 인버터 회로(1)의 출력 신호는 L 레벨이 되어 거의 접지(GND) 레벨이 되고, 트랜지스터(Tr1)는 오프되고 트랜지스터(Tr4)가 오프된다. 또한, 트랜지스터(Tr3)는 온되고 트랜지스터(Tr2)가 온된다.

이 결과, 출력 신호(OUT)는 H 레벨, 즉 거의 전원(VD1) 레벨이 된다.

입력 신호(IN)가 L 레벨, 즉 거의 접지(GND) 레벨이 되면, 인버터 회로(1)의 출력 신호는 H 레벨이 되어 거의 전원(VD2) 레벨이 되고, 트랜지스터(Tr1)가 온되고 트랜지스터(Tr4)가 온된다. 또한, 트랜지스터(Tr3)가 오프되고 트랜지스터(Tr2)가 오프된다.

이 결과, 출력 신호(OUT)는 L 레벨, 즉 접지(GND) 레벨이 된다.

따라서, 전원(VD2)과 접지(GND) 레벨과의 사이에서 변화되는 입력 신호(IN)에 기초하여, 전원(VD1)과 접지(GND)와의 사이에서 변화되는 출력 신호(OUT)가 출력되고, 이러한 회로는 전원(VD1)으로 동작하는 회로와 전원(VD2)으로 동작하는 회로의 사이에 개재되는 인터페이스 회로로서 사용된다.

상기와 같은 레벨 시프트 회로에서는, 트랜지스터(Tr1)가 오프될 때, 트랜지스터(Tr2)는 온되고, 트랜지스터(Tr1)의 드레인-소스간 전압은 약 3 V가 된다.

마찬가지로, 트랜지스터(Tr3)가 오프될 때, 트랜지스터(Tr4)는 온되어 트랜지스터(Tr3)의 드레인-소스간 전압은 약 3 V가 된다.

따라서, 트랜지스터(Tr1, Tr3)는 3 V의 드레인-소스간 전압에 견딜 수 있는 고내압 트랜지스터로 구성되는 것에 대해, 인버터 회로(1)를 구성하는 트랜지스터는 약 1 V의 내압을 갖는 저내압 트랜지스터로 구성된다.

그런데, 도 7에 도시한 바와 같이, 상기와 같은 고내압 트랜지스터는 저내압 트랜지스터에 비해 보다 높은 게이트-소스간 전압으로 온 동작이 시작된다.

따라서, 전원(VD2)이 저전압화되면, 입력 신호(IN)가 H 레벨이 되더라도 트랜지스터(Tr3)를 충분히 온 시킬 수 없는 경우, 또는 인버터 회로(1)의 H 레벨의 출력 신호로 트랜지스터(Tr1)를 충분히 온 시킬 수 없는 경우가 생기고, 이러한 경우에는 출력 신호(OUT)를 확실하게 반전시킬 수 없게 된다.

한편, 트랜지스터(Tr1, Tr3)를 저내압 트랜지스터로 구성하면, 입력 신호(IN) 및 인버터 회로(1)의 출력 신호에 기초하여 트랜지스터(Tr1, Tr3)를 확실하게 온/오프 시킬 수 있다.

그런데, 트랜지스터(Tr1, Tr3)가 오프될 때, 그 드레인-소스간에는 전원(VD1)과 접지(GND)와의 전위차가 인가되기 때문에, 그 전위차가 트랜지스터(Tr1, Tr3)의 내압을 넘으면, 트랜지스터(Tr1, Tr3)가 파괴될 우려가 있다.

본 발명의 목적은, 입력측의 저전위측 전원 전압이 저전압화되더라도 출력측의 고내압 소자를 확실하게 구동 가능하게 하여, 안정적으로 동작하는 레벨 시프트 회로 및 그 레벨 시프트 회로를 구성하는 전압 발생 회로를 제공하는 것에 있다.

도 1은 제1 실시예를 나타낸 회로도.

도 2는 제1 실시예의 동작을 나타낸 타이밍 파형도.

도 3은 P 채널 MOS 트랜지스터를 나타낸 회로도.

도 4는 P 채널 MOS 트랜지스터의 특성을 나타낸 설명도.

도 5는 제2 실시예를 나타낸 회로도.

도 6은 종래예를 나타낸 회로도.

도 7은 저내압 트랜지스터 및 고내압 트랜지스터의 특성을 나타낸 설명도.

<도면의 주요 부분에 대한 부호의 설명>

2, 5a : 입력단 인버터 회로

3a, 3b : 전압 발생 회로

4a, 6a∼6d : 레벨 시프트용 인버터 회로

4b, 6e : 출력단 인버터 회로

VD1 : 제1 고전위측 전원

VD2 : 제2 고전위측 전원

도 1에 도시하는 전압 발생 회로는, 고전위측 전원과 저전위측 전원과의 사이에 복수의 분압 소자를 직렬로 접속하여 고전위측 전원과 저전위측 전원과의 전위차를 분압한 출력 전압을 출력 가능하게 하고, 상기 분압 소자 중 적어도 하나는 게이트 전압의 제어에 기초하여 온 저항을 제어 가능하게 한 MOS 트랜지스터로 구성한다. 그리고, MOS 트랜지스터의 온 저항을 제어함으로써 상기 출력 전압 레벨을 승강(昇降) 가능하게 하고 있다.

또한, 도 1에 도시하는 레벨 시프트 회로는, 입력 신호가 입력되는 입력단 인버터 회로와, 상기 입력단에 공급되는 제2 고전위측 전원 전압과는 다른 제1 고전위측 전원 전압으로 동작하는 출력단 인버터 회로와, 상기 입력단 인버터 회로와 출력단 인버터 회로와의 사이에 개재되어 상기 입력단 인버터 회로의 출력 신호에 기초하여 상기 출력단 인버터 회로를 구동하는 레벨 시프트부를 구비한다. 상기 레벨 시프트부는, 상기 입력단 인버터 회로의 출력 신호에 기초하여 상기 제1 고전위측 전원 전압을 분압한 출력 전압을 출력하는 전압 발생 회로와, 상기 전압 발생 회로의 출력 전압을 전원으로 하여 동작하고 상기 입력단 인버터 회로의 출력 신호에 기초하여 상기 출력단 인버터 회로를 구동하는 레벨 시프트용 인버터 회로로 구성된다.

(제1 실시예)

도 1은 본 발명을 구체화한 레벨 시프트 회로의 제1 실시예를 도시한다. 입력 신호(IN)는 인버터 회로(2)를 구성하는 P 채널 MOS 트랜지스터(Tr5) 및 N 채널MOS 트랜지스터(Tr6)의 게이트에 입력된다. 상기 트랜지스터(Tr5)의 소스에는 제2 고전위측 전원으로서 예컨대 1.5 V의 전원(VD2)이 공급되고, 트랜지스터(Tr6)의 소스는 접지(GND)에 접속된다.

상기 트랜지스터(Tr5, Tr6)는 내압 약 1.5 V의 저내압 트랜지스터로 구성되고, 트랜지스터(Tr5)의 백 게이트에는 상기 전원(VD2)이 공급되며, 트랜지스터(Tr6)의 백 게이트에는 접지(GND)가 공급된다.

이와 같이 구성된 인버터 회로(2)에서는, 입력 신호(IN)가 H 레벨이 되면, L 레벨, 즉 거의 접지(GND) 레벨의 출력 신호(Va)를 출력하고, 입력 신호(IN)가 L 레벨이 되면, H 레벨, 즉 거의 전원(VD2) 레벨의 출력 신호(Va)를 출력한다.

상기 인버터 회로(2)의 출력 신호(Va)는 P 채널 MOS 트랜지스터(Tr7)의 게이트에 입력되고, 그 트랜지스터(Tr7)의 드레인은 접지(GND)에 접속된다.

상기 트랜지스터(Tr7)의 소스는 P 채널 MOS 트랜지스터(Tr8)의 드레인 및 게이트에 접속되고, 그 트랜지스터(Tr8)의 소스에는 제1 고전위측 전원인 예컨대 3 V의 전원(VD1)이 공급된다.

상기 트랜지스터(Tr8)의 백 게이트에는 전원(VD1)이 공급되고, 상기 트랜지스터(Tr7)의 백 게이트는 동 트랜지스터(Tr7)의 소스에 접속된다. 그리고, 상기 트랜지스터(Tr7, Tr8)는 내압 약 3 V의 고내압 트랜지스터로 구성된다.

상기 트랜지스터(Tr7, Tr8)는 인버터 회로(2)의 출력 신호(Va)에 기초하여 트랜지스터(Tr7)의 소스로부터 소정의 출력 전압(Vb)을 출력하는 전압 발생 회로(3a)로서 동작한다.

즉, 상기 인버터 회로(2)의 출력 신호(Va)가 L 레벨이 되면, 트랜지스터(Tr7)의 게이트 및 드레인이 거의 동일한 전위가 되고, 트랜지스터(Tr7)가 온된다.

그렇게 되면, 트랜지스터(Tr7, Tr8)는 동일 조건에서 온되는 상태가 되고, 전압 발생 회로(3a)의 출력 전압(Vb)은 제1 고전위측 전원(VD1)의 전압을 2 등분한 분압 전압, 즉 제2 고전위측 전원(VD2)과 거의 같은 1.5 V를 출력한다.

또한, 인버터 회로(2)의 출력 신호(Va)가 H 레벨이 되면, 트랜지스터(Tr7)의 게이트-드레인간 전압이 거의 1.5 V가 되기 때문에, 트랜지스터(Tr8)에 대하여 트랜지스터(Tr7)의 온 저항이 증대한다.

즉, 도 3에 도시한 바와 같이, 고전위측 전원(VD)이 소스에 공급되고, 저전위측 전원으로서 접지(GND)가 드레인에 공급된 P 채널 MOS 트랜지스터(Trp)는, 도 4에 도시한 바와 같이, 게이트 전압(Vg)이 고전위측 전원(VD)에 근접함에 따라 소스-드레인간의 온 저항이 증대한다.

따라서, 인버터 회로(2)의 출력 신호(Va)가 H 레벨이 되면, 트랜지스터(Tr8)의 온 저항에 대해 트랜지스터(Tr7)의 온 저항이 증대하여, 전압 발생 회로(3a)의 출력 전압(Vd)은 제1 고전위측 전원(VD1)과 제2 고전위측 전원(VD2)과의 거의 중간 레벨이 되도록 설정되어 있다.

상기 입력 신호(IN)는 레벨 시프트용의 인버터 회로(4a)에 입력된다. 상기 인버터 회로(4a)는 P 채널 MOS 트랜지스터(Tr9)와 N 채널 MOS 트랜지스터(Tr10)로 구성되고, 상기 트랜지스터(Tr9)의 소스에 상기 전압 발생 회로(3a)의 출력전압(Vb)이 고전위측 전원으로서 공급된다.

트랜지스터(Tr10)의 소스는 접지(GND)에 접속되고, 트랜지스터(Tr9, Tr10)의 게이트에 상기 입력 신호(IN)가 입력된다. 또한, 트랜지스터(Tr9)의 백 게이트에는 제1 고전위측 전원(VD1)이 공급되며, 트랜지스터(Tr10)의 백 게이트에는 접지(GND) 전위가 공급된다. 상기 트랜지스터(Tr9, Tr1O)는 고내압 트랜지스터로 구성된다.

이와 같이 구성된 인버터 회로(4a)에서는, 입력 신호(IN)가 H 레벨이 되면, 출력 신호(Vc)는 L 레벨, 즉 접지(GND) 레벨이 되며, 입력 신호(IN)가 L 레벨이 되면, 출력 신호(Vc)는 H 레벨, 즉 전압 발생 회로(3a)의 출력 전압(Vb) 레벨이 된다.

상기 인버터 회로(4a)의 출력 신호(Vc)는 출력단의 인버터 회로(4b)에 입력된다. 상기 인버터 회로(4b)는 P 채널 MOS 트랜지스터(Tr11)와 N 채널 MOS 트랜지스터(Tr12)로 구성되며, 상기 트랜지스터(Tr11)의 소스에 제1 고전위측 전원(VD1)이 공급된다.

트랜지스터(Tr12)의 소스는 접지(GND)에 접속되고, 트랜지스터(Tr11, Tr12)의 게이트에 상기 인버터 회로(4a)의 출력 신호(Vc)가 입력된다. 또한, 트랜지스터(Tr11)의 백 게이트에는 제1 고전위측 전원(VD1)이 공급되고, 트랜지스터(Tr12)의 백 게이트에는 접지(GND) 전위가 공급된다. 상기 트랜지스터(Tr11, Tr12)는 고내압 트랜지스터로 구성된다.

이와 같이 구성된 인버터 회로(4b)에서는, 입력 신호(Vc)가 H 레벨이 되면,출력 신호(OUT)는 L 레벨, 즉 접지(GND) 레벨이 되고, 입력 신호(Vc)가 L 레벨이 되면, 출력 신호(OUT)는 H 레벨, 즉 제1 고전위측 전원(VD1)레벨이 된다.

상기 인버터 회로(4a, 4b)는 고전위측 전원 전압의 1/2의 전압 레벨을 문턱값으로 하여 출력 신호를 반전시키도록 설정되어 있다.

다음에, 상기한 바와 같이 구성된 레벨 시프트 회로의 동작을 도 2에 따라서 설명한다.

입력 신호(IN)가 H 레벨이 되면, 인버터 회로(2)의 출력 신호(Va)는 L 레벨, 즉 접지(GND) 레벨이 된다. 그렇게 되면, 전압 발생 회로(3a)의 출력 전압(Vb)은 제1 고전위측 전원(VD1)의 1/2의 전압 레벨, 즉 거의 제2 고전위측 전원(VD2) 레벨이 된다.

또한, H 레벨의 입력 신호(IN)에 기초하여 인버터 회로(4a)의 출력 신호(Vc)는 L 레벨, 즉 접지(GND) 레벨이 되고, 그 출력 신호(Vc)에 기초하여 인버터 회로(4b)의 출력 신호(OUT)는 H 레벨, 즉 제1 고전위측 전원(VD1) 레벨이 된다.

입력 신호(IN)가 L 레벨이 되면, 인버터 회로(2)의 출력 신호(Va)는 H 레벨, 즉 제2 고전위측 전원(VD2) 레벨이 된다. 그렇게 되면, 전압 발생 회로(3a)의 출력 전압(Vb)은 제1 고전위측 전원(VD1)과 제2 고전위측 전원(VD2)과의 중간 레벨이 된다.

또한, L 레벨의 입력 신호(IN)에 기초하여 인버터 회로(4a)의 출력 신호(Vc)는 전압 발생 회로(3a)의 출력 전압(Vb) 레벨이 되고, 그 출력 신호(Vc)에 기초하여 인버터 회로(4b)의 출력 신호(OUT)는 L 레벨, 즉 접지(GND) 레벨이 된다.

상기한 바와 같이 구성된 레벨 시프트 회로에서는, 다음에 나타낸 작용 효과를 얻을 수 있다.

(1) 제2 고전위측 전원(VD2)과 접지(GND)와의 사이에서 반전하는 입력 신호(IN)를 제1 고전위측 전원(VD1)과 접지(GND)와의 사이에서 반전하는 출력 신호(OUT)로 레벨 시프트하여 출력할 수 있다.

(2) 제1 고전위측 전원(VD1)이 공급되는 트랜지스터(Tr8∼Tr12)는 고내압 트랜지스터로 구성되기 때문에, 제1 고전위측 전원(VD1)의 인가에 의한 파괴를 방지할 수 있다.

(3) 인버터 회로(2)의 출력 신호(Va)의 반전에 의해 전압 발생 회로(3a)의 출력 전압(Vb)을 제1 고전위측 전원(VD1)의 1/2의 전압 레벨, 즉 제2 고전위측 전원(VD2)의 전압 레벨과, 제1 고전위측 전원(VD1)과 제2 고전위측 전원(VD2)과의 중간 레벨 중 어느 하나로 절환하여 출력할 수 있다.

(4) 입력 신호(IN)가 H 레벨, 즉 제2 고전위측 전원(VD2) 레벨이 될 때, 인버터 회로(4a)에는 제1 고전위측 전원(VD1)의 1/2의 전압 레벨이 되는 전압 발생 회로(3a)의 출력 전압(Vb)이 고전위측 전원으로서 공급된다. 따라서, 인버터 회로(4a)는 입력 신호(IN)를 확실하게 H 레벨이라고 판정하여 L 레벨, 즉 접지(GND) 레벨의 출력 신호(Vc)를 출력할 수 있다.

(5) 입력 신호(IN)가 L 레벨, 즉 접지(GND) 레벨이 되었을 때, 인버터 회로(4a)의 출력 신호(Vc)는 H 레벨, 즉 전압 발생 회로(3a)의 출력 전압(Vb) 레벨이 된다. 이 때, 전압 발생 회로(3a)의 출력 전압(Vb)은 제1 고전위측 전원(VD1)과 제2 고전위측 전원(VD2)과의 중간 레벨이기 때문에, 인버터 회로(4b)는 인버터 회로(4a)의 H 레벨의 출력 신호(Vc)를 확실하게 H 레벨이라고 판정하여 L 레벨, 즉 접지(GND) 레벨의 출력 신호(OUT)를 출력할 수 있다. 따라서, 입력 신호(IN)와 전압 발생 회로(3a)의 출력 전압(Vb)에 기초하여 인버터 회로(4a, 4b)를 확실하게 동작시켜 입력 신호(IN)를 레벨 시프트한 출력 신호(OUT)를 출력할 수 있다.

(제2 실시예)

도 5는 제2 실시예를 도시한다. 인버터 회로(5a, 5b)에는 1 V의 제2 고전위측 전원(VD2)이 공급되는 동시에, 저전위측 전원으로서 접지(GND)가 공급된다. 그리고, 인버터 회로(5a, 5b)는 제2 고전위측 전원(VD2)과 접지(GND) 레벨과의 중간 전위를 문턱값으로 하여 출력 신호를 반전시킨다.

입력 신호(IN)는 인버터 회로(5a)에 입력되고, 인버터 회로(5a)의 출력 신호(Vd)가 인버터 회로(5b)에 입력된다. 따라서, 입력 신호(IN)가 H 레벨이 되면, 인버터 회로(5a)의 출력 신호(Vd)는 L 레벨, 즉 접지(GND) 레벨이 되고, 인버터 회로(5b)의 출력 신호(Ve)는 H 레벨, 즉 전원(VD2) 레벨이 된다.

또한, 입력 신호(IN)가 L 레벨이 되면, 인버터 회로(5a)의 출력 신호(Vd)는 H 레벨, 즉 전원(VD2) 레벨이 되고, 인버터 회로(5b)의 출력 신호(Ve)는 L 레벨, 즉 접지(GND) 레벨이 된다.

상기 인버터 회로(5a, 5b)를 구성하는 트랜지스터는 내압 1 V의 저내압 트랜지스터로 구성된다.

전압 발생 회로(3b)는, 내압 3 V의 고내압 트랜지스터로 구성되는 P 채널MOS 트랜지스터(Tr13∼Tr15)가 제1 고전위측 전원(VD1)과 접지(GND)의 사이에서 직렬로 접속되고, 트랜지스터(Tr13, Tr14)의 게이트는 각 드레인에 접속되며, 트랜지스터(Tr15)의 게이트에는 상기 인버터 회로(5b)의 출력 신호(Ve)가 입력된다.

또한, 각 트랜지스터(Tr13∼Tr15)의 백 게이트에는 각각 그 소스 전위가 공급된다. 그리고, 트랜지스터(Tr14)의 소스로부터 제1 출력 전압(Vref1)이 출력되며, 트랜지스터(Tr15)의 소스로부터 제2 출력 전압(Vref2)이 출력된다.

이러한 전압 발생 회로(3b)는, 인버터 회로(5b)의 출력 신호(Ve)가 L 레벨이 되면, 트랜지스터(Tr13∼Tr15)는 동일 조건에서 온되는 상태가 되고, 제1 및 제2 출력 전압(Vref1, Vref2)은 제1 고전위측 전원(VD1)의 전압을 3등분한 분압 전압이 된다. 따라서, 제1 출력 전압(Vref1)은 2 V, 제2 출력 전압(Vref2)은 1 V가 된다.

또한, 인버터 회로(5b)의 출력 신호(Ve)가 H 레벨이 되면, 트랜지스터(Tr15)의 온 저항이 증대한다. 이 때, 제2 출력 전압(Vref2)은 1.6 V 가 되도록 설정되고, 제1 출력 전압(Vref1)은 제1 고전위측 전원(VD1)과 1.6 V와의 중간 레벨인 2.3 V가 된다.

직렬로 접속된 인버터 회로(6a∼6e)는 내압 3 V의 고내압용 트랜지스터로 구성되고, 인버터 회로(6a∼6d)는 레벨 시프트용으로서 동작하며, 인버터 회로(6e)는 출력단 인버터 회로로서 동작한다.

인버터 회로(6a)에는 고전위측 전원으로서 상기 전압 발생 회로(3b)의 제2 출력 전압(Vref2)이 입력되고, 저전위측 전원으로서 접지(GND)가 공급되며, 상기 인버터 회로(5a)의 출력 신호(Vd)가 입력된다.

따라서, 입력 신호(IN)가 H 레벨이 되면, 인버터 회로(6a)의 입력 신호(Vd)는 L 레벨이 되고, 전압 발생 회로(3b)의 제2 출력 전압(Vref2)은 1.6 V가 된다. 그렇게 되면, 인버터 회로(6a)는 H 레벨, 즉 1.6 V의 출력 신호(Vf)를 인버터 회로(6b)에 출력한다.

또한, 입력 신호(IN)가 L 레벨이 되면, 인버터 회로(6a)의 입력 신호(Vd)는 H 레벨이 되고, 전압 발생 회로(3b)의 제2 출력 전압(Vref2)은 1 V가 된다. 그렇게 되면, 인버터 회로(6a)는 입력 신호(Vd)를 확실하게 H 레벨이라고 판정하여 L레벨, 즉 접지(GND) 레벨의 출력 신호(Vf)를 인버터 회로(6b)에 출력한다.

상기 인버터 회로(6b, 6c)에는 고전위측 전원으로서 전압 발생 회로(3b)의 제1 출력 전압(Vref1)이 공급되고, 저전위측 전원으로서 접지(GND)가 공급된다.

그리고, 인버터 회로(6b)의 입력 신호(Vf)가 H 레벨, 즉 1.6 V가 되었을 때, 고전위측 전원으로서 입력되는 제1 출력 전압(Vref1)은 2.3 V가 되기 때문에, 인버터 회로(6b)는 1.6 V의 입력 신호(Vf)를 확실하게 H 레벨이라고 판정하여 L 레벨, 즉 접지(GND) 레벨의 출력 신호(Vg)를 인버터 회로(6c)에 출력한다.

또한, 인버터 회로(6b)의 입력 신호(Vf)가 L 레벨이 되면, 고전위측 전원으로서 입력되는 제1 출력 전압(Vref1)은 2 V가 되기 때문에, 인버터 회로(6b)는 H 레벨, 즉 2 V의 출력 신호(Vg)를 인버터 회로(6c)에 출력한다.

인버터 회로(6c)는 입력 신호(Vg)가 H 레벨이 되면, 고전위측 전원으로서 입력되는 제1 출력 전압(Vref1)은 2 V가 되기 때문에, 입력 신호(Vg)를 확실하게 H 레벨이라고 판정하여 L 레벨, 즉 접지(GND) 레벨의 출력 신호(Vh)를 인버터회로(6d)에 출력한다.

또한, 입력 신호(Vg)가 L 레벨이 되면, 고전위측 전원으로서 입력되는 제1 출력 전압(Vref1)은 2.3 V가 되기 때문에, H 레벨, 즉 2.3 V의 출력 신호(Vh)를 인버터 회로(6d)에 출력한다.

인버터 회로(6d, 6e)에는 고전위측 전원으로서 제1 고전위측 전원(VD1)이 공급되고, 저전위측 전원으로서 접지(GND)가 공급된다.

인버터 회로(6d)의 입력 신호(Vh)가 H 레벨, 즉 2.3 V가 되면, 그 입력 신호(Vh)는 제1 고전위측 전원(VD1)과 접지(GND)와의 중간 레벨보다 고전위이기 때문에, 인버터 회로(6d)는 입력 신호(Vh)를 확실하게 H 레벨이라고 판정하여 L 레벨, 즉 접지(GND) 레벨의 출력 신호(Vi)를 인버터 회로(6e)에 출력한다.

또한, 입력 신호(Vh)가 L 레벨, 즉 접지(GND) 레벨이 되면, 인버터 회로(6d)는 H 레벨, 즉 제1 고전위측 전원(VD1) 레벨의 출력 신호(Vi)를 인버터 회로(6e)에 출력한다.

인버터 회로(6e)는 입력 신호(Vi)를 반전시켜 출력 신호(OUT)로서 출력한다.

이러한 동작에 의해 입력 신호(IN)는 6단의 인버터 회로(5a, 6a∼6e)를 통해 출력 신호(OUT)로서 출력되기 때문에, 입력 신호(IN)와 출력 신호(OUT)는 동상(同相)의 신호가 된다.

상기한 바와 같이 구성된 레벨 시프트 회로에서는, 다음에 나타내는 작용 효과를 얻을 수 있다.

(1) 제2 고전위측 전원(VD2)과 접지(GND)와의 사이에서 반전하는 입력신호(IN)를 제1 고전위측 전원(VD1)과 접지(GND)와의 사이에서 반전하는 출력 신호(OUT)로 레벨 시프트하여 출력할 수 있다.

(2) 제1 고전위측 전원(VD1)이 공급되는 트랜지스터(Tr13∼Tr15) 및 인버터 회로(6a∼6e)는 고내압 트랜지스터로 구성되기 때문에, 제1 고전위측 전원(VD1)의 인가에 의한 파괴를 방지할 수 있다.

(3) 인버터 회로(5b)의 출력 신호(Ve)의 반전에 의해, 전압 발생 회로(3b)의 제1 및 제2 출력 전압(Vref1, Vref2)을 제1 고전위측 전원(VD1)과 접지(GND)와의 전위차를 3등분한 전압 레벨과, 그보다 고전위측으로 시프트한 전압 레벨 중 어느 하나로 절환하여 출력할 수 있다.

(4) 입력 신호(IN)가 L 레벨이 되고 인버터 회로(5a)의 출력 신호(Vd)가 H 레벨, 즉 제2 고전위측 전원(VD2) 레벨인 1 V가 될 때, 인버터 회로(6a)에는 전압 발생 회로(3b)로부터 제1 고전위측 전원(VD1)의 1/3의 전압 레벨, 즉 1 V의 출력 전압(Vref2)이 고전위측 전원으로서 공급된다. 따라서, 인버터 회로(6a)는 입력 신호(Vd)를 확실하게 H 레벨이라고 판정하여 L레벨, 즉 접지(GND) 레벨의 출력 신호(Vf)를 출력할 수 있다.

(5) 입력 신호(IN)가 H 레벨이 되고 인버터 회로(5a)의 출력 신호(Vd)가 접지(GND) 레벨이 되었을 때, 인버터 회로(6a)에는 전압 발생 회로(3b)로부터 1.6 V의 제2 출력 전압(Vref2)이 고전위측 전원으로서 입력되고, 인버터 회로(6b)에는 2.3 V의 제1 출력 전압(Vref1)이 고전위측 전원으로서 입력된다. 그렇게 되면, 인버터 회로(6a)에서 출력되는 H 레벨의 출력 신호(Vf)는 1.6 V 가 되어 제1 출력 신호(Vref1)의 중간 레벨보다 고전위가 되기 때문에, 인버터 회로(6b)에서는 입력 신호(Vf)를 확실하게 H 레벨이라고 판정하여 L 레벨의 출력 신호(Vg)를 출력할 수 있다.

(6) 인버터 회로(6b)가 L 레벨의 출력 신호(Vg)를 출력할 때, 인버터 회로(6c)의 출력 신호(Vh)는 H 레벨, 즉 2.3 V가 된다. 그렇게 되면, 인버터 회로(6d)에서는, 입력 신호(Vh)가 제1 고전위측 전원(VD1)의 중간 레벨보다 고전위이기 때문에, 입력 신호(Vh)를 확실하게 H 레벨이라고 판정하여 L 레벨의 출력 신호(Vi)를 출력할 수 있다.

(7) 전압 발생 회로(3b)에서 제1 고전위측 전원(VD1)을 분압하여 인버터 회로(6a∼6e)를 3 단계의 전원으로 구동할 수 있다. 따라서, 상기 제1 실시예에 비해 제1 고전위측 전원(VD1)과 제2 고전위측 전원(VD2)과의 전위차가 커지더라도, 즉 제2 고전위측 전원(VD2)이 저전압화되더라도, 고내압 트랜지스터로 구성되는 인버터 회로(6a∼6d)를 확실하게 동작시킬 수 있다.

(8) 입력단 인버터 회로의 출력 신호는 전압 발생 회로 및 레벨 시프트용 인버터 회로를 구성하는 트랜지스터의 게이트에만 입력된다. 따라서, 전압 발생 회로 및 레벨 시프트용 인버터 회로의 동작에 기초하여 저내압 트랜지스터로 구성되는 입력단 인버터 회로가 파괴되는 일은 없다.

상기 실시예는 다음에 나타낸 바와 같이 변경할 수도 있다.

- 전압 발생 회로는 더 많은 수의 P 채널 MOS 트랜지스터를 직렬로 접속하여 더 많은 종류의 출력 전압을 생성하도록 해도 좋다.

- 전압 발생 회로는 P 채널 MOS 트랜지스터 대신에 N 채널 MOS 트랜지스터로 구성해도 좋다. 이 경우에는 가장 고전위측인 트랜지스터의 게이트 전압을 제어하고, 다른 트랜지스터의 게이트를 드레인에 접속한다.

- 상기 전압 생성 회로를 구성하는 트랜지스터 중 게이트를 드레인에 접속한 트랜지스터를 고정 저항으로 치환해도 좋다.

(부기 1) 고전위측 전원과 저전위측 전원과의 사이에 복수의 분압 소자를 직렬로 접속하여 고전위측 전원과 저전위측 전원과의 전위차를 분압한 출력 전압을 출력 가능하게 하고, 상기 분압 소자 중 적어도 하나는 게이트 전압의 제어에 기초하여 온 저항을 제어 가능하게 한 MOS 트랜지스터로 구성하고, 상기 MOS 트랜지스터의 온 저항을 제어함으로써 상기 출력 전압 레벨을 승강 가능하게 한 것을 특징으로 하는 전압 발생 회로.

(부기 2) 고전위측 전원과 저전위측 전원과의 사이에 복수의 MOS 트랜지스터를 직렬로 접속하고, 상기 MOS 트랜지스터는 게이트 단자와 드레인 단자를 단락함으로써 상기 각 트랜지스터의 드레인으로부터 상기 고전위측 전원과 저전위측 전원과의 전위차를 분압한 출력 전압을 출력 가능하게 하며, 적어도 하나의 MOS 트랜지스터의 게이트 전압을 제어함으로써 상기 출력 전압 레벨을 승강 가능하게 한 것을 특징으로 하는 전압 발생 회로.

(부기 3) 상기 MOS 트랜지스터는 P 채널 MOS 트랜지스터로 구성하고, 저전위측에 접속된 P 채널 MOS 트랜지스터의 게이트 전압의 제어에 기초하여 온 저항을 제어하는 것을 특징으로 하는 부기 2 기재의 전압 발생 회로.

(부기 4) 고전위측 전원과 저전위측 전원과의 사이에 3 개의 P 채널 MOS 트랜지스터를 직렬로 접속하고, 가장 저전위측에 접속된 P 채널 MOS 트랜지스터의 게이트 전압을 제어하는 동시에, 저전위측에 접속된 2개의 P 채널 MOS 트랜지스터의 소스로부터 출력 전압을 출력하는 것을 특징으로 하는 부기 2 기재의 전압 발생 회로.

(부기 5) 상기 분압 소자는 고정 저항 소자로 형성한 것을 특징으로 하는 부기 1 기재의 전압 발생 회로.

(부기 6) 입력 신호가 입력되는 입력단 인버터 회로와, 출력단 인버터 회로와, 상기 입력단 인버터 회로의 출력 신호에 기초하여 상기 출력단 인버터 회로를 구동하는 레벨 시프트부를 구비한 레벨 시프트 회로로서, 상기 레벨 시프트부는, 상기 입력단 인버터 회로의 출력 신호에 기초하여 상기 제1 고전위측 전원 전압을 분압한 출력 전압을 출력하는 전압 발생 회로와, 상기 전압 발생 회로의 출력 전압을 전원으로 하여 동작하고 상기 입력 신호에 기초하여 상기 출력단 인버터 회로를 구동하는 레벨 시프트용 인버터 회로로 구성한 것을 특징으로 하는 레벨 시프트 회로.

(부기 7) 상기 전압 발생 회로는, 제1 고전위측 전원과 저전위측 전원과의 사이에 복수의 분압 소자를 직렬로 접속하여 제1 고전위측 전원과 저전위측 전원과의 전위차를 분압한 출력 전압을 출력 가능하게 하고, 상기 분압 소자 중 적어도 하나는 게이트 전압의 제어에 기초하여 온 저항을 제어 가능하게 한 MOS 트랜지스터로 구성하고, 상기 MOS 트랜지스터의 온 저항을 제어함으로써 상기 출력 전압 레벨을 승강 가능하게 한 것을 특징으로 하는 부기 6 기재의 레벨 시프트 회로.

(부기 8) 상기 전압 발생 회로는, 제1 고전위측 전원과 저전위측 전원과의 사이에 복수의 MOS 트랜지스터를 직렬로 접속하고, 상기 MOS 트랜지스터는 게이트 단자와 드레인 단자를 단락함으로써 상기 각 트랜지스터의 드레인으로부터 상기 제1 고전위측 전원과 저전위측 전원과의 전위차를 분압한 출력 전압을 출력 가능하게 하며, 적어도 하나의 MOS 트랜지스터의 게이트 전압을 제어함으로써 상기 출력 전압 레벨을 승강 가능하게 한 것을 특징으로 하는 부기 6 기재의 레벨 시프트 회로.

(부기 9) 상기 게이트 전압과 상기 레벨 시프트용 인버터 회로에 입력되는 전압을 역상으로 한 것을 특징으로 하는 부기 7 또는 8 기재의 레벨 시프트 회로.

(부기 10) 상기 MOS 트랜지스터는 P 채널 MOS 트랜지스터로 구성하고, 가장 저전위측에 접속된 P 채널 MOS 트랜지스터의 게이트 전압의 제어에 기초하여 온 저항을 제어하는 것을 특징으로 하는 부기 7 기재의 레벨 시프트 회로.

(부기 11) 상기 레벨 시프트용 인버터 회로는 직렬로 접속된 복수의 인버터 회로로 구성하고, 상기 각 인버터 회로는 상기 전압 발생 회로의 복수의 출력 전압 중 어느 하나를 각각 전원으로 하여 동작하는 것을 특징으로 하는 부기 6 내지 9 중 어느 하나에 기재한 레벨 시프트 회로.

(부기 12) 상기 전압 발생 회로의 동일 레벨의 출력 전압을 전원으로 하여 동작하는 복수의 레벨 시프트용 인버터 회로 중 최종단의 인버터 회로의 입력 신호는 상기 레벨 시프트용 인버터 회로의 초단의 입력 신호와 동상으로 한 것을 특징으로 하는 부기 11 기재의 레벨 시프트 회로.

(부기 13) 상기 입력단 인버터 회로는 저내압 트랜지스터로 구성하고, 상기 전압 발생 회로 및 레벨 시프트용 인버터 회로는 고내압 트랜지스터로 구성한 것을 특징으로 하는 부기 6 내지 12 중 어느 하나에 기재한 레벨 시프트 회로.

(부기 14) 상기 입력단 인버터 회로는 그 출력 신호를 상기 전압 발생 회로 및 레벨 시프트용 인버터 회로를 구성하는 트랜지스터의 게이트에 출력하여 상기 전압 발생 회로 및 레벨 시프트용 인버터 회로를 제어하는 것을 특징으로 하는 부기 6 내지 13 중 어느 하나에 기재한 레벨 시프트 회로.

(부기 15) 상이한 전원 전압으로 동작하는 내부 회로 사이에 부기 6 내지 15 중 어느 하나에 기재한 레벨 시프트 회로를 탑재한 것을 특징으로 하는 반도체 장치.

전술한 바와 같이, 본 발명은 입력측의 저전위측 전원 전압이 저전압화되더라도 출력측의 고내압 소자를 확실하게 구동 가능하게 하여 안정적으로 동작하는 레벨 시프트 회로 및 그 레벨 시프트 회로를 구성하는 전압 발생 회로를 제공할 수 있다.

Claims

고전위측 전원과 저전위측 전원과의 사이에 복수의 분압 소자를 직렬로 접속하여 고전위측 전원과 저전위측 전원과의 전위차를 분압한 출력 전압을 출력 가능하게 하고, 상기 분압 소자 중 적어도 하나는 게이트 전압의 제어에 기초하여 온 저항을 제어 가능하게 한 MOS 트랜지스터로 구성하고, 상기 MOS 트랜지스터의 온 저항을 제어함으로써 상기 출력 전압 레벨을 승강(昇降) 가능하게 한 것을 특징으로 하는 전압 발생 회로.
고전위측 전원과 저전위측 전원과의 사이에 복수의 MOS 트랜지스터를 직렬로 접속하고, 상기 MOS 트랜지스터는 게이트 단자와 드레인 단자를 단락함으로써 상기 각 트랜지스터의 드레인으로부터 상기 고전위측 전원과 저전위측 전원과의 전위차를 분압한 출력 전압을 출력 가능하게 하고, 적어도 하나의 MOS 트랜지스터의 게이트 전압을 제어함으로써 상기 출력 전압 레벨을 승강 가능하게 한 것을 특징으로 하는 전압 발생 회로.
제1항 또는 제2항에 있어서, 상기 MOS 트랜지스터는 P 채널 MOS 트랜지스터로 구성되고, 저전위측에 접속된 P 채널 MOS 트랜지스터의 게이트 전압의 제어에 기초하여 온 저항을 제어하는 것인 전압 발생 회로.
제2항에 있어서, 고전위측 전원과 저전위측 전원과의 사이에 3개의 P 채널 MOS 트랜지스터를 직렬로 접속하고, 가장 저전위측에 접속된 P 채널 MOS 트랜지스터의 게이트 전압을 제어하는 동시에, 저전위측에 접속된 2개의 P 채널 MOS 트랜지스터의 소스로부터 출력 전압을 출력하는 것인 전압 발생 회로.
입력 신호가 입력되는 입력단 인버터 회로와, 출력단 인버터 회로와, 상기 입력단 인버터 회로의 출력 신호에 기초하여 상기 출력단 인버터 회로를 구동하는 레벨 시프트부를 포함하는 레벨 시프트 회로로서,

상기 레벨 시프트부는,

상기 입력단 인버터 회로의 출력 신호에 기초하여 제1 고전위측 전원 전압을 분압한 출력 전압을 출력하는 전압 발생 회로와,

상기 전압 발생 회로의 출력 전압을 전원으로 하여 동작하고, 상기 입력 신호에 기초하여 상기 출력단 인버터 회로를 구동하는 레벨 시프트용 인버터 회로로 구성된 것인 레벨 시프트 회로.
제5항에 있어서, 상기 전압 발생 회로는 제1 고전위측 전원과 저전위측 전원과의 사이에 복수의 분압 소자를 직렬로 접속하여 제1 고전위측 전원과 저전위측 전원과의 전위차를 분압한 출력 전압을 출력 가능하게 하고, 상기 분압 소자 중 적어도 하나는 게이트 전압의 제어에 기초하여 온 저항을 제어 가능하게 한 MOS 트랜지스터로 구성하고, 상기 MOS 트랜지스터의 온 저항을 제어함으로써 상기 출력 전압 레벨을 승강 가능하게 한 것인 레벨 시프트 회로.
제5항에 있어서, 상기 전압 발생 회로는 제1 고전위측 전원과 저전위측 전원과의 사이에 복수의 MOS 트랜지스터를 직렬로 접속하고, 상기 MOS 트랜지스터는 게이트 단자와 드레인 단자를 단락함으로써 상기 각 트랜지스터의 드레인으로부터 상기 제1 고전위측 전원과 저전위측 전원과의 전위차를 분압한 출력 전압을 출력 가능하게 하고, 적어도 하나의 MOS 트랜지스터의 게이트 전압을 제어함으로써 상기 출력 전압 레벨을 승강 가능하게 한 것인 레벨 시프트 회로.
제6항에 있어서, 상기 게이트 전압과, 상기 레벨 시프트용 인버터 회로에 입력되는 전압을 역상으로 한 것인 레벨 시프트 회로.
제5항에 있어서, 상기 레벨 시프트용 인버터 회로는 직렬로 접속된 복수의 인버터 회로로 구성하고, 상기 각 인버터 회로는 상기 전압 발생 회로의 복수의 출력 전압 중 어느 하나를 각각 전원으로 하여 동작하는 것인 레벨 시프트 회로.
상이한 전원 전압으로 동작하는 내부 회로 사이에 청구항 제5항 내지 제9항 중 어느 한 항에 기재된 레벨 시프트 회로를 탑재한 것을 특징으로 하는 반도체 장치.