CN100447841C - Pdp驱动装置 - Google Patents

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Abstract

本发明提高PDP驱动装置的电力回收率。输出缓冲器电路(10)由将两个NchMOS晶体管(Q1、Q2)级联连接的推拉输出电路构成，将两个MOS晶体管的连接点(VOUT)与显示单元的数据电极(C0)连接。电平移位电路(11)由CMOS电路构成，驱动输出缓冲器电路(10)。电荷回收电路(13)与输出缓冲器电路(10)的电源(VDD2)连接，对显示单元放电后残存在数据电极(C0)上的电荷进行回收再利用。电源控制电路(12)进行控制，使得在电荷回收电路(13)中的回收、再利用的周期的一部分期间，电平移位电路(11)的电源电压超过输出缓冲器电路(10)的电源电压和MOS晶体管的阈值电压之和。

Description

PDP驱动装置
技术领域
本发明涉及PDP(等离子体显示面板)的驱动装置，特别涉及对显示单元放电后残存在数据电极上的电荷进行回收再利用的PDP驱动装置。
背景技术
一般PDP为薄型结构、没有闪烁、显示对比度高；能够实现比较大的画面；响应速度快；为自发光型、利用荧光体还能多色发光等许多特点。因此，近年来，在计算机相关的显示装置领域和彩色图像显示领域等得到广泛利用。
图8是表示以往的PDP驱动装置的一例的框图。PDP在它的一边的面上，设有互相平行的维持电极组42和扫描电极组53，在相对的面上，在和该电极成直角的方向设有数据电极组32。在其交点的位置形成显示单元22。维持电极X和各扫描电极Y1、Y2、Y3、…、Yn(n为任意的正整数)相对应，靠近它而设置，一端相互共同连接。
下面，说明用于驱动显示单元22的多种驱动电路和用于控制该驱动电路的控制电路的构成。设置有：数据驱动器31，以显示单元22的地址放电为目的，进行一条线的数据电极组32的数据驱动；维持侧驱动电路40，以显示单元22的维持放电为目的，对维持电极组42进行共同的维持放电；和扫描侧驱动电路50，对扫描电极组53进行共同的维持放电。并设置有扫描驱动器55，以在地址期间进行选择写入放电为目的，对扫描电极Y1～Yn的扫描电极组53进行依次扫描。扫描驱动器55由扫描侧驱动电路50对自身的供给电源施加维持脉冲而进行维持放电。控制电路部61控制数据驱动器31、维持侧驱动电路40、扫描侧驱动电路50、扫描驱动器55和PDP 21的所有动作。控制电路部61的主要部分由显示数据控制部62和驱动时序控制部63构成。显示数据控制部62具有将从外部输入的显示数据重新排列成用于驱动PDP 21的数据的功能，并将重新排列了的显示数据列暂时存储起来，在地址放电时配合扫描驱动器55的依次扫描，作为显示数据DATA传送给数据驱动器31。驱动时序控制部63将从外部输入的点时钟等各种信号转换成用于驱动PDP 21的内部控制信号，对各驱动器、驱动电路进行控制。
在此，就和本发明关系较深的地址驱动电路略做详细说明。图8所示的数据驱动器31一般用多个具有几十到几百个显示数据输出端子的PDP数据驱动IC构成。
PDP数据驱动IC(以下称数据驱动IC)具有对PDP面板输出和显示数据相应的数据脉冲的功能。一般，数据驱动IC具有几十到几百个输出数据脉冲的端子，数据脉冲为高电平或低电平的2值。数据驱动IC例如如图9所示，由移位寄存器101、锁存电路102、输出控制电路103和电平移位+高耐压缓冲器104构成。
移位寄存器101具有将从一个或多个显示数据输入端子输入的显示数据106通过CLK 105传送、保持的功能。另外，锁存电路102具有将储存在移位寄存器101中的显示数据由锁存输入端子107取入到寄存器的功能。被锁存电路102取入的显示数据，经由输出控制电路103和电平移位+高耐压缓冲器104，作为数据脉冲从输出端子108输出。一般，输出控制电路103具有控制端子109和控制端子110，该控制端子109将数据驱动IC的所有数据脉冲输出设定成高电平，该控制端子110将所有输出设定成低电平。另外，电平移位+高耐压缓冲器104包含电平移位器，该电平移位器转换输出控制电路103的信号电平，并供给到输出级。
然而，在近年的PDP中，随着多灰度等级显示化和大画面化，显示单元显著增加。因此，被写入的点灯单元数量增加，写入放电时流过扫描电极的峰值电流值增大，电极和驱动电路的阻抗导致的电压下降变大。为了防止这一点，进行稳定的写入放电，必须施加更高电压值的扫描脉冲和数据脉冲。但是，在高电压值下施加扫描脉冲和数据脉冲，有可能会使装置的耗电增大。
对此，作为减少PDP驱动中的耗电，公知的有电力回收(电荷回收)的方法(参照专利文献1)。该方法是将PDP发光时的电荷在非发光时进行回收，并在下一次的发光时再利用的方法。此时，积蓄在显示单元中的电荷，经由上述电平移位+高耐压缓冲器104等中的输出级得到回收。
该高耐压缓冲器104的输出级，公知的有由CMOS电路构成的、和由将两个NchMOS晶体管进行了级联连接的推拉输出(ト一テムポ一ル)电路构成的。例如，由CMOS电路构成的输出级，在专利文献1中公开，由推拉输出电路构成的输出级，在专利文献2、3等中公开。在任何一种电路构成中，在进行电力回收时，都是通过输出级的高电位侧的晶体管回收积蓄在显示单元中的电荷。
专利文献1：日本特开2001-51648号公报
专利文献2：日本特开2004-310108号公报
专利文献3：日本特开平11-68540号公报
但是，如果对高耐压缓冲器的输出级(驱动器输出级)由CMOS电路构成时和由将两个NchMOS晶体管进行了级联连接的推拉输出电路构成时进行比较，关于电力回收率，是推拉输出电路的方式更有利。为CMOS电路时，高电位侧的Pch晶体管的导通电阻依存于驱动器输出级的电源电压VDD2，如图10的“CMOS输出”所示，呈现如果VDD2变低，则导通电阻RON变大的特性。另一方面，为推拉输出电路时，高电位侧的Nch晶体管如图10的“N-N输出”所示，呈现不依存于驱动器输出级的电源电压VDD2的导通电阻特性。而且，在PDP的电力回收中，因为驱动器输出级的电源电压VDD2会变动，所以是推拉输出电路的方式在电力回收中有利。
但是，即使是推拉输出电路，如图10所示，在电流小的区域，高电位侧的Nch晶体管的导通电阻RON也会变大。并且，例如要想增大高电位侧的Nch晶体管的W尺寸，提高电流能力，因为晶体管的临界电压(VT)不变，所以低电流区域的导通电阻如图11所示，仍然很高而不降低(得不到改善)。
在低电流区域导通电阻大，是因为由于高电位侧的Nch晶体管的栅极电压VGS和漏极电压VDS变成相等，所以如图12所示，在Nch晶体管的临界电压VT以下的区域(漏极源极间电压VDS＝VDD2-VOUT＜VT)，几乎没有电流流过。另外，因为在漏极电压小时，栅极电压也变小，电流难以流过。
可是，在PDP中对积蓄在显示单元的电荷进行回收、再利用时，流过输出级的高电位侧的晶体管的电流很小。因此，尽管为了对应伴随多灰度等级显示化和大画面化的显示单元的增加，寻求了提高电力回收率的方法，但是因在晶体管的低电流区域中的高导通电阻的存在，几乎没有能够提高电力回收率。
发明内容
本发明第一方面所涉及的PDP驱动装置，具有：输出缓冲器电路，将相同导电类型的两个MOS晶体管级联连接而构成，将上述两个MOS晶体管的连接点与显示单元的数据电极连接；电平移位电路，驱动上述输出缓冲器电路；电荷回收电路，与上述输出缓冲器电路的电源端子连接，对上述显示单元放电后残存在数据电极上的电荷进行回收再利用；和电源控制电路，进行控制，使得在上述电荷回收电路中回收、再利用的周期的至少一部分期间，上述电平移位电路的电源电压超过上述输出缓冲器电路的电源电压和上述MOS晶体管的阈值电压之和。
本发明的第二方面所涉及的PDP驱动装置，其特征在于，上述电源控制电路具有：输出预定的正电压的电源部；第一二极管，正极与上述电源部的输出连接，负极与上述电平移位电路的电源端子连接；和第二二极管，正极与上述输出缓冲器电路的电源端子连接，负极与上述电平移位电路的电源端子连接。
本发明的第三方面所涉及的PDP驱动装置，其特征在于，上述电源控制电路具有：输出预定的正电压的电源部；第一开关元件，对上述电源部的输出和上述电平移位电路的电源端子之间进行接通/断开；和第二开关元件，对上述输出缓冲器电路的电源端子和上述电平移位电路的电源端子之间进行接通/断开，在将积蓄在上述电荷回收电路中的电荷赋予给上述数据电极的第一期间，使上述第一开关元件接通，在将残存在上述数据电极上的电荷回收到上述电荷回收电路中的第二期间，使上述第一和第二开关元件断开，上述第一和第二开关元件被控制成不同时接通。
本发明的第四方面所涉及的PDP驱动装置，其特征在于，上述电源部在上述第一和第二期间的至少一部分期间，输出高于上述预定的正电压的可变的电压，代替上述预定的正电压。
本发明的第五方面所涉及的PDP驱动装置，其特征在于，在上述一部分期间，上述输出缓冲器电路的高电位侧的MOS晶体管被导通，通过导通了的MOS晶体管，上述电荷回收电路与上述数据电极连接。
本发明的第六方面所涉及的PDP驱动装置，其特征在于，上述电平移位电路由CMOS电路构成。
本发明的第七方面所涉及的PDP驱动装置，其特征在于，上述电平移位电路的输出与上述输出缓冲器电路的高电位侧的MOS晶体管的栅极连接，并具有齐纳二极管，该齐纳二极管的负极与该MOS晶体管的栅极连接，正极与该MOS晶体管的源极连接。
本发明的第八方面提供一种显示装置，其特征在于，具有：第一至第三方面所述的PDP驱动装置；和具有由该驱动装置驱动的显示单元的PDP。
根据本发明，在回收、再利用的周期的一部分期间，高电位侧的Nch晶体管的低电流区域的导通电阻被抑制得很低，所以电力回收率提高，能够降低驱动装置的消费电力。另外，因为能够抑制驱动装置的发热，所以能够简化具有该驱动装置的显示装置中的散热机构。
附图说明
图1是表示本发明的第一实施例所涉及的PDP驱动装置的构成的电路图。
图2是表示本发明的第一实施例所涉及的PDP驱动装置的各部的工作波形的图。
图3是表示Nch晶体管Q1的电压电流特性的例子的图。
图4是表示Nch晶体管Q1的导通电阻特性的例子的图。
图5是表示本发明的第二实施例所涉及的PDP驱动装置的构成的电路图。
图6是表示本发明的第二实施例所涉及的PDP驱动装置的各部的工作波形的图。
图7是表示本发明的第二实施例所涉及的PDP驱动装置的各部的另外的工作波形的图。
图8是表示现有的PDP驱动装置的一例的框图。
图9是表示数据驱动IC的构成的框图。
图10是表示基于CMOS电路和推拉输出电路的输出电路的导通电阻特性的例子的图。
图11是表示Nch晶体管的低电流区域的导通特性的例子的图。
图12是表示一般性的Nch晶体管的电压电流特性的例子的图。
具体实施方式
本发明的实施方式所涉及的PDP驱动装置，具有输出缓冲器电路，该输出缓冲器电路由将两个NchMOS晶体管(图1的Q1、Q2)级联连接的推拉输出电路构成，两个MOS晶体管的连接点(图1的VOUT)与显示单元的数据电极(图1的C0)连接。另外，具有电平移位电路(图1的11)和电荷回收电路(图1的13)，该电平移位电路驱动输出缓冲器电路，由CMOS电路构成，该电荷回收电路与输出缓冲器电路的电源端子(图1的VDD2)连接，对显示单元放电后残存在数据电极上的电荷进行回收再利用。而且具有电源控制电路(图1的12)，该电源控制电路进行控制，使得在电荷回收电路中的回收、再利用的周期的一部分期间，电平移位电路的电源电压超过输出缓冲器电路的电源电压和MOS晶体管的阈值电压之和。
在该构成的驱动装置中，输出缓冲器电路的电源和作为输出缓冲器电路的前级的电平移位电路的电源为能够分离，能够和输出缓冲器电路的电源无关地对输出缓冲器电路的高电位侧的Nch晶体管的栅极电压进行控制。并且，在电荷回收电路中的回收、再利用的周期的至少一部分期间，使得在电平移位电路的电源电压上施加作为Nch晶体管的阈值电压以上的、高于输出缓冲器电路的电源电压的电压。从而，即使是漏极源极间电压为阈值电压以下的区域，也能够使高电位侧的Nch晶体管导通。因此，在低电流区域的导通电阻得到改善，电力回收率提高。
[实施例1]
图1是表示本发明的第一实施例所涉及的PDP驱动装置的构成的电路图。在图1中，驱动装置具有输出缓冲器电路10、电平移位电路11、电源控制电路12和电荷回收电路13。
输出缓冲器电路10具有：Nch晶体管Q1、Q2；齐纳二极管D1；和反相器电路INV3。Nch晶体管Q1的漏极与电源VDD2连接，源极与Nch晶体管Q2的漏极、齐纳二极管D1的正极以及输出端子VOUT连接，栅极与齐纳二极管D1的负极以及电平移位电路11的输出连接。Nch晶体管Q2的栅极与反相器电路INV3的输出连接，源极接地，和Nch晶体管Q1一起形成推拉输出电路。另外，在输出端子VOUT上，连接显示单元的数据电极C0，由输出缓冲器电路10进行驱动。
电平移位电路11由CMOS电路构成，该CMOS电路具有：Nch晶体管Q3、Q4；Pch晶体管Q5、Q6；和反相器电路INV1、INV2。Nch晶体管Q3的漏极与Pch晶体管Q5的漏极以及Pch晶体管Q6的栅极连接，源极接地，栅极被供给数据IN。Nch晶体管Q4的漏极与Pch晶体管Q6的漏极和Pch晶体管Q5的栅极连接，成为电平移位电路11的输出。另外，源极接地，栅极通过反相器电路INV1被供给被倒置了的数据IN。Pch晶体管Q5、Q6的源极与电源VDDLS连接。另外，反相器电路INV1的输出通过反相器电路INV2，输入到反相器电路INV3。
电源控制电路12具有电源部V0和二极管D2、D3。电源部V0在一端产生正的预定电压，通过连接了正极的二极管D3，对电平移位电路11施加电源VDDLS。二极管D2的正极与电源VDD2连接，负极与电源VDDLS连接。
电荷回收电路13具有：开关SW1、SW2、SW3、SW4；电感器L；二极管D5、D6；和电容器MCON。开关SW1的一端接地，另一端作为电荷回收电路13的输入输出与电源VDD2连接。开关SW3的一端与高压电源VADR连接，另一端与电源VDD2连接。电感器L的一端与二极管D5的负极和二极管D6的正极连接，另一端与电源VDD2连接。二极管D5的正极通过开关SW2，与电容器MCON的一端连接。二极管D6的负极通过开关SW4，与电容器MCON的一端连接。电容器MCON的另一端接地。该构成的电荷回收电路13如后面的说明所述，按照电力供给、回收、再利用的周期，分时段地对开关SW1、SW2、SW3、SW4进行接通/断开。借助这些开关的接通/断开，将电力从高压电源VADR通过输出缓冲器电路10，供给到显示单元的数据电极C0，将显示单元放电后残存在数据电极C0上的电荷回收到电容器MCON再利用。
在该构成的驱动装置中，在数据IN为高电平时，Nch晶体管Q3和Pch晶体管Q6成为导通，在Nch晶体管Q1的栅极上被施加电源VDDLS的电位。因此，Nch晶体管Q1被控制为导通。另一方面，Nch晶体管Q4、Pch晶体管Q5和Nch晶体管Q2成为截止。另外，在数据IN为低电平时，Nch晶体管Q1成为截止，但是因为与本发明无关，所以在下面限定数据IN为高电平时进行说明。
下面，说明如上所述构成的驱动装置的工作。图2是表示本发明第一实施例所涉及的PDP驱动装置的各部的工作波形的图。在图2中，表示初始状态的阶段T1和相当于从输出端子VOUT的电压的上升到下降的一个周期的T2、T3、T4、T5的各阶段。
T1是初始状态，为SW1＝ON，SW2＝OFF，SW3＝OFF，SW4＝OFF。电源VDD2的电压为0V，优选电源VDDLS的电源是Nch晶体管的阈值电压(VT)以上，而且是齐纳二极管D1的耐压以下的电压(例如5V)。在该状态下，电荷被积蓄在电容器MCON。
T2相当于电荷回收电路中的再利用的阶段，使SW1＝OFF，SW2＝ON。在电容器MCON积蓄的电荷通过开关SW2、二极管D5、电感器L、电源VDD2和Nch晶体管Q1移动到显示单元的数据电极C0。因此，输出端子VOUT的电位上升。电源VDD2的电位变得高于电源VDDLS的电位后，电源VDDLS的电位通过二极管D2，跟随电源VDD2的电位而上升。
在T3，使SW2＝OFF，SW3＝ON。高压电源VADR的电压通过接通了的开关SW3和Nch晶体管Q1，供给到显示单元的数据电极C0。电源VDD2的电位上升到高压电源VADR的电位而饱和。
T4相当于电荷回收电路中的回收的阶段，使SW3＝OFF，SW4＝ON。在显示单元的数据电极C0积蓄的电荷通过Nch晶体管Q1、电感器L、二极管D6和开关SW4向电容器MCON移动。因为电平移位电路11由CMOS电路构成，并且VDD2在T4间比VDDLS早下降，成为VDD2＜VDDLS，所以电流不会从处于高电位的电源VDDLS通过二极管D2流到任何地方，电源VDDLS相对VDD2保持高电位关系。而且，如果输出端子VOUT的电位降到齐纳二极管D1的耐压(齐纳电压)以上，随之电源VDDLS的电位也开始下降。这是因为齐纳二极管D1位与VOUT(正极)与晶体管Q1的栅极(负极)之间。
在T5，使SW4＝OFF，SW1＝ON。由接通了的开关SW1对多余的电荷进行放电。另外，成为VDD2＝VOUT＝0V。该状态和T1的状态相同，处于电荷积蓄在电容器MCON的状态。
重复以上的T2～T5。
在从上述中的从T1切换到T2的时序t1开始到电源VDD2的电位变成和电源VDDLS的电位大致相等的时序t2为止的期间，Nch晶体管Q1处于导通状态。因此，输出缓冲器电路10的输出的上升开始时的导通电阻变低。
另外，在从从T3切换到T4的时序t3开始到电源VDD2的电位大致变为0V的时序t4为止的期间，在Nch晶体管Q1的栅极源极间，被供给Nch晶体管的阈值电压以上的电压。在该状态下，现在如果设齐纳二极管D1的齐纳电压为例如5V，那么电源VDDLS的电位成为在电源VDD2的电位上加了5V的值。此时，如图3所示，即使在漏极源极间电压VDS非常小的区域，也和图12时不同，变成有充分的漏极电流IDS流过。另外，如图4所示，通过电源VDDLS和电源VDD2分离，电源VDDLS的电位相对于电源VDD2的电位设定得高一些，Nch晶体管Q1的导通电阻RON也变低。
如上所述，在回收、再利用的周期的一部分期间，Nch晶体管Q1的低电流区域的导通电阻被抑制得很低。因此，Nch晶体管Q1的电力损失减少，电力回收率提高，能够降低驱动装置的耗电。
[实施例2]
图5是表示本发明的第二实施例所涉及的PDP驱动装置的构成的电路图。在图5中，和图1相同的标号表示相同的部分，省略其说明。在图5中，电源控制电路12a具有电源部V0a和开关SW5、SW6。电源部V0a在一端产生正的固定或可变的电压，通过开关SW5对电平移位电路11供给电源VDDLS。另外，开关SW6设置在电源VDD2和电源VDDLS之间。开关SW5、SW6在如以下所说明的时序，由未图示的控制电路进行接通/断开控制。
下面，说明该构成的PDP驱动装置的工作。图6是表示本发明的第二实施例所涉及的PDP驱动装置的各部的工作波形的图，表示电源部V0a在一端产生正的固定电压的情况。关于T1～T5的各阶段，和图2大致等同，所以省略其说明。开关SW5在时序t2从接通被控制成断开，在降低了的电源VDDLS的电压和电源部V0a产生的固定电压一致的时序t7，从断开被控制成接通。另一方面，开关SW6在时序t2从断开被控制成接通，在时序t3从接通被控制成断开。因此，在从时序t2到时序t3，电源VDDLS的电位和电源VDD2的电位相等。
如上所述工作的驱动装置，和实施例1一样，被控制为，在时序t1、t2之间和时序t3、t4之间，使Nch晶体管Q1的导通电阻降低。
下面，说明为相同构成的PDP驱动装置的另外的工作。图7是表示本发明的第二实施例所涉及的PDP驱动装置的各部的另外的工作波形的图，表示电源部V0a在一端产生正的可变电压的情况。关于T1～T5的各阶段，和图2大致等同，所以省略其说明。开关SW5在电源VDD2的电位大致达到高压电源VADR的电位的时序t6，从接通被控制成断开。电源部V0a在时序t1、t6之间，产生可变电压，使之超过电源VDD2的电位。另外，开关SW5在电源VDD2的电压开始降低到大致变成0V之间，即在时序t7a、t7b之间的某处，从断开被控制成接通。电源部V0a在开关SW5成为接通到时序t4之间，产生可变电压，使之超过电源VDD2的电位。另一方面，开关SW6在时序t6从断开被控制成接通，在时序t3从接通被控制成断开。因此，在从时序t6到时序t3，电源VDDLS的电位和电源VDD2的电位相等。
如上所述工作的驱动装置，在从时序t1到电源VDDLS的电位大致达到了高压电源VADR的电位的时序t5之间，和时序t3、t4之间，Nch晶体管Q1的导通电阻变低。在此时，在比图6的时序t1、t2间长的时序t1、t5间，导通电阻变低。如此，通过电源部V0a产生可变电压，能够控制电源VDDLS的电位，所以Nch晶体管Q1的导通电阻的控制自由度提高了。
以上结合上述实施例说明了本发明，但是本发明不只限定于上述实施例，毋庸置疑，本发明包含在本申请的权利要求范围的各权利要求项的发明的范围内、本领域的技术人员可能做到的各种变形、修改。

Claims (8)

1.一种等离子体显示面板驱动装置，其特征在于，
具有：
输出缓冲器电路，将相同导电类型的两个MOS晶体管级联连接而构成，将上述两个MOS晶体管的连接点与显示单元的数据电极连接；
电平移位电路，驱动上述输出缓冲器电路；
电荷回收电路，与上述输出缓冲器电路的电源端子连接，对上述显示单元放电后残存在数据电极上的电荷进行回收再利用；和
电源控制电路，进行控制，使得在上述电荷回收电路中回收、再利用的周期的至少一部分期间，上述电平移位电路的电源电压超过上述输出缓冲器电路的电源电压和上述MOS晶体管的阈值电压之和。
2.根据权利要求1所述的等离子体显示面板驱动装置，其特征在于，
上述电源控制电路具有：
输出预定的正电压的电源部；
第一二极管，正极与上述电源部的输出连接，负极与上述电平移位电路的电源端子连接；和
第二二极管，正极与上述输出缓冲器电路的电源端子连接，负极与上述电平移位电路的电源端子连接。
3.根据权利要求1所述的等离子体显示面板驱动装置，其特征在于，
上述电源控制电路具有：
输出预定的正电压的电源部；
第一开关元件，对上述电源部的输出和上述电平移位电路的电源端子之间进行接通/断开；和
第二开关元件，对上述输出缓冲器电路的电源端子和上述电平移位电路的电源端子之间进行接通/断开，
在将积蓄在上述电荷回收电路中的电荷提供给上述数据电极的第一期间，使上述第一开关元件接通，在将残存在上述数据电极上的电荷回收到上述电荷回收电路中的第二期间，使上述第一和第二开关元件断开，上述第一和第二开关元件被控制成不同时接通。
4.根据权利要求3所述的等离子体显示面板驱动装置，其特征在于，上述电源部在上述第一和第二期间的至少一部分期间，输出高于上述预定的正电压的可变的电压，代替上述预定的正电压。
5.根据权利要求1所述的等离子体显示面板驱动装置，其特征在于，在上述一部分期间，上述输出缓冲器电路的高电位侧的MOS晶体管被导通，通过导通了的MOS晶体管，上述电荷回收电路与上述数据电极连接。
6.根据权利要求1所述的等离子体显示面板驱动装置，其特征在于，上述电平移位电路由CMOS电路构成。
7.根据权利要求1或6所述的等离子体显示面板驱动装置，其特征在于，上述电平移位电路的输出与上述输出缓冲器电路的高电位侧的MOS晶体管的栅极连接，并具有齐纳二极管，该齐纳二极管的负极与该MOS晶体管的栅极连接，正极与该MOS晶体管的源极连接。
8.一种显示装置，其特征在于，具有：权利要求1～6中任意一项所述的等离子体显示面板驱动装置；和具有由该驱动装置驱动的显示单元的等离子体显示面板。
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