JPH1168540A - 高耐圧パワーｉｃの出力段回路 - Google Patents
高耐圧パワーｉｃの出力段回路Info
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- JPH1168540A JPH1168540A JP10066761A JP6676198A JPH1168540A JP H1168540 A JPH1168540 A JP H1168540A JP 10066761 A JP10066761 A JP 10066761A JP 6676198 A JP6676198 A JP 6676198A JP H1168540 A JPH1168540 A JP H1168540A
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Abstract
(57)【要約】
【課題】トーテムポール回路の上アーム側のデバイスを
駆動するレベルシフタ回路の駆動電源として従来不可欠
とされた個別の別電源を不要とし、アーム短絡を起きに
くく、逆電流を通電できる高耐圧パワーＩＣの出力段回
路を提供すること。 【解決手段】定電流方式のレベルシフタ回路１ａの出力
端子２６が高耐圧ｐチャネルＭＯＳＦＥＴであるＰ１の
ゲート部２１と接続し、Ｐ１のドレイン部２２が高抵抗
体Ｒ２を介してトーテムポール回路を構成する高電位側
の高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１のゲート部
２３に接続し、トーテムポール回路２ａは高電位側の高
耐圧ｎチャネルＭＯＳＦＥＴであるＮ１と低電位側の高
耐圧ｎチャネルＭＯＳＦＥＴであるＮ２で構成される。
駆動するレベルシフタ回路の駆動電源として従来不可欠
とされた個別の別電源を不要とし、アーム短絡を起きに
くく、逆電流を通電できる高耐圧パワーＩＣの出力段回
路を提供すること。 【解決手段】定電流方式のレベルシフタ回路１ａの出力
端子２６が高耐圧ｐチャネルＭＯＳＦＥＴであるＰ１の
ゲート部２１と接続し、Ｐ１のドレイン部２２が高抵抗
体Ｒ２を介してトーテムポール回路を構成する高電位側
の高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１のゲート部
２３に接続し、トーテムポール回路２ａは高電位側の高
耐圧ｎチャネルＭＯＳＦＥＴであるＮ１と低電位側の高
耐圧ｎチャネルＭＯＳＦＥＴであるＮ２で構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、インバータ負荷
やプラズマディスプレーパネル（負荷は放電管である）
などを駆動する回路で、レベルシフト回路およびトーテ
ムポール回路等で構成される高耐圧パワーＩＣの出力段
回路に関する。
やプラズマディスプレーパネル（負荷は放電管である）
などを駆動する回路で、レベルシフト回路およびトーテ
ムポール回路等で構成される高耐圧パワーＩＣの出力段
回路に関する。
【０００２】
【従来の技術】近年、接合分離や誘電体分離などの分離
技術の進歩により、ダイオードや絶縁ゲート型バイポー
ラトランジスタ（以下、ＩＧＢＴと略す）、ＭＯＳＦＥ
Ｔなどの高耐圧デバイスとその駆動・制御・保護回路を
一つのシリコン基板上に集積した高耐圧パワーＩＣの開
発が盛んになっている。特に、貼り合わせ基板（以下、
ＳＯＩと略す）とトレンチ技術を組み合わせた誘電体分
離技術の進歩は、複数の高耐圧バイポーラデバイスおよ
びユニポーラデバイスの集積化を可能とし、パワーＩＣ
の適用分野を大幅に拡げた。例えば、ＩＧＢＴなどの高
耐圧の絶縁ゲート型バイポーラデバイスを適用したトー
テムポール回路や、そのトーテムポール回路を何段にも
組み合わせた集積回路がワンチップ上に形成されてい
る。
技術の進歩により、ダイオードや絶縁ゲート型バイポー
ラトランジスタ（以下、ＩＧＢＴと略す）、ＭＯＳＦＥ
Ｔなどの高耐圧デバイスとその駆動・制御・保護回路を
一つのシリコン基板上に集積した高耐圧パワーＩＣの開
発が盛んになっている。特に、貼り合わせ基板（以下、
ＳＯＩと略す）とトレンチ技術を組み合わせた誘電体分
離技術の進歩は、複数の高耐圧バイポーラデバイスおよ
びユニポーラデバイスの集積化を可能とし、パワーＩＣ
の適用分野を大幅に拡げた。例えば、ＩＧＢＴなどの高
耐圧の絶縁ゲート型バイポーラデバイスを適用したトー
テムポール回路や、そのトーテムポール回路を何段にも
組み合わせた集積回路がワンチップ上に形成されてい
る。
【０００３】図３４は従来のトーテムポール回路を含む
高耐圧ＩＣの出力段回路である。この回路は２つの高耐
圧ｎチャネルＭＯＳＦＥＴであるＮ１、Ｎ２で構成され
たトーテムポール回路２ａと高電位側の高耐圧ｎチャネ
ルＭＯＳＦＥＴであるＮ１のゲートを駆動する従来のレ
ベルシフト回路１ｃから構成されている。このトーテム
ポール回路２ａはモータを駆動するインバータＩＣやデ
ィスプレイ駆動用ＩＣなどに広範に適当されている。こ
のレベルシフト回路１ｃは、高耐圧ｎチャネルＭＯＳＦ
ＥＴであるＮ７と高抵抗体Ｒ２、Ｒ３、Ｒ６と低耐圧ｐ
チャネルＭＯＳＦＥＴであるＰ３の他に低電圧の別電源
ＶL が必要である。
高耐圧ＩＣの出力段回路である。この回路は２つの高耐
圧ｎチャネルＭＯＳＦＥＴであるＮ１、Ｎ２で構成され
たトーテムポール回路２ａと高電位側の高耐圧ｎチャネ
ルＭＯＳＦＥＴであるＮ１のゲートを駆動する従来のレ
ベルシフト回路１ｃから構成されている。このトーテム
ポール回路２ａはモータを駆動するインバータＩＣやデ
ィスプレイ駆動用ＩＣなどに広範に適当されている。こ
のレベルシフト回路１ｃは、高耐圧ｎチャネルＭＯＳＦ
ＥＴであるＮ７と高抵抗体Ｒ２、Ｒ３、Ｒ６と低耐圧ｐ
チャネルＭＯＳＦＥＴであるＰ３の他に低電圧の別電源
ＶL が必要である。
【０００４】図３５は従来のプッシュプル回路を含む高
耐圧ＩＣの出力段回路である。前記のトーテムポール回
路２ａとの違いは、高電位側（上アーム側のこと）が高
耐圧ｎチャネル型ではなく高耐圧ｐチャネル型のデバイ
スで構成されている点であり、図３５ではこの高耐圧ｐ
チャネルデバイスが高耐圧ｐチャネルＭＯＳＦＥＴであ
るＰ４で構成されている点である。このようにｐチャネ
ル型デバイスとｎチャネル型デバイスを用いることでゲ
ート駆動電源の基準電位を出力端子の電位に合わせるこ
とができて、レベルシフト回路１ａを含めて上アーム側
のゲート駆動回路を簡素化することができる。
耐圧ＩＣの出力段回路である。前記のトーテムポール回
路２ａとの違いは、高電位側（上アーム側のこと）が高
耐圧ｎチャネル型ではなく高耐圧ｐチャネル型のデバイ
スで構成されている点であり、図３５ではこの高耐圧ｐ
チャネルデバイスが高耐圧ｐチャネルＭＯＳＦＥＴであ
るＰ４で構成されている点である。このようにｐチャネ
ル型デバイスとｎチャネル型デバイスを用いることでゲ
ート駆動電源の基準電位を出力端子の電位に合わせるこ
とができて、レベルシフト回路１ａを含めて上アーム側
のゲート駆動回路を簡素化することができる。
【０００５】
【発明が解決しようとする課題】しかし、図３４では、
このレベルシフト回路に別電源ＶL を必要とするところ
に問題がある。例えば３相インバータＩＣのように出力
段回路が少なければ、この別電源の配置はさほど問題に
ならないが、ディスプレイ駆動ＩＣなどのように、図示
していないが、このレベルシフト回路の代わりにチャー
ジポンプ回路を用いることも考えられ、数十個の出力段
回路を必要とする場合は大きな問題となる。またトーテ
ムポール回路では、上アームのデバイスと下アーム側
（低電位側のこと）のデバイスが同一型のｎチャネルデ
バイスを使用するため、上下アームが同時にオン状態と
なる所謂アーム短絡が起こりやすく、このアーム短絡を
防止する方策をとらねばならないという問題が生ずる。
またトーテムポール回路を構成するデバイスには負荷の
状態によって逆電流が流れるため、その逆電流を流す方
策が必要になる。特に、ＩＧＢＴを使用した場合にこの
問題が発生する。
このレベルシフト回路に別電源ＶL を必要とするところ
に問題がある。例えば３相インバータＩＣのように出力
段回路が少なければ、この別電源の配置はさほど問題に
ならないが、ディスプレイ駆動ＩＣなどのように、図示
していないが、このレベルシフト回路の代わりにチャー
ジポンプ回路を用いることも考えられ、数十個の出力段
回路を必要とする場合は大きな問題となる。またトーテ
ムポール回路では、上アームのデバイスと下アーム側
（低電位側のこと）のデバイスが同一型のｎチャネルデ
バイスを使用するため、上下アームが同時にオン状態と
なる所謂アーム短絡が起こりやすく、このアーム短絡を
防止する方策をとらねばならないという問題が生ずる。
またトーテムポール回路を構成するデバイスには負荷の
状態によって逆電流が流れるため、その逆電流を流す方
策が必要になる。特に、ＩＧＢＴを使用した場合にこの
問題が発生する。
【０００６】一方、図３５では、主電流を流すプッシュ
プル回路を構成する高耐圧ｐチャネルＭＯＳＦＥＴはｐ
チャネルデバイス故にｎチャネルデバイスと比べて通電
能力が劣る。そのため、下アームの高耐圧ｎチャネルＭ
ＯＳＦＥＴと同じ大きさの電流を通電するためには、通
電面積を増加させねばならない。この面積の増加分はゲ
ート駆動回路が簡略化した効果を上回り、結果としてト
ーテムポール回路と比べてチップサイズが大きくなり、
チップコストが増大するという問題がある。
プル回路を構成する高耐圧ｐチャネルＭＯＳＦＥＴはｐ
チャネルデバイス故にｎチャネルデバイスと比べて通電
能力が劣る。そのため、下アームの高耐圧ｎチャネルＭ
ＯＳＦＥＴと同じ大きさの電流を通電するためには、通
電面積を増加させねばならない。この面積の増加分はゲ
ート駆動回路が簡略化した効果を上回り、結果としてト
ーテムポール回路と比べてチップサイズが大きくなり、
チップコストが増大するという問題がある。
【０００７】この発明の目的は、前記の課題を解決し
て、別電源を不要とし、アーム短絡を起きにくく、逆電
流を通電できて、且つ、チップサイズを小さくできる高
耐圧パワーＩＣの出力段回路を提供することにある。
て、別電源を不要とし、アーム短絡を起きにくく、逆電
流を通電できて、且つ、チップサイズを小さくできる高
耐圧パワーＩＣの出力段回路を提供することにある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めに、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴおよび
低電位側の高耐圧ｎチャネルＭＯＳＦＥＴによりトーテ
ムポール回路が構成され、レベルシフト回路により、高
電位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される高
耐圧パワーＩＣの出力段回路において、高電位側の高耐
圧ｎチャネルＭＯＳＦＥＴのゲート部と、前記レベルシ
フト回路の出力部との間に少なくとも高耐圧ｐチャネル
ＭＯＳＦＥＴを介在させ、レベルシフト回路の出力部と
高耐圧ｐチャネルＭＯＳＦＥＴのゲート部とが接続さ
れ、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート
部と高耐圧ｐチャネルＭＯＳＦＥＴのドレイン部とが少
なくとも第１抵抗体を介して接続され、前記高耐圧ｐチ
ャネルＭＯＳＦＥＴのソース部が電源の高電位側に接続
される構成とする。
めに、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴおよび
低電位側の高耐圧ｎチャネルＭＯＳＦＥＴによりトーテ
ムポール回路が構成され、レベルシフト回路により、高
電位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される高
耐圧パワーＩＣの出力段回路において、高電位側の高耐
圧ｎチャネルＭＯＳＦＥＴのゲート部と、前記レベルシ
フト回路の出力部との間に少なくとも高耐圧ｐチャネル
ＭＯＳＦＥＴを介在させ、レベルシフト回路の出力部と
高耐圧ｐチャネルＭＯＳＦＥＴのゲート部とが接続さ
れ、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート
部と高耐圧ｐチャネルＭＯＳＦＥＴのドレイン部とが少
なくとも第１抵抗体を介して接続され、前記高耐圧ｐチ
ャネルＭＯＳＦＥＴのソース部が電源の高電位側に接続
される構成とする。
【０００９】前記内容をさらに具体的に説明すると、高
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と低
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのドレイン部と
が接続され、該接続点が出力端子となるトーテムポール
回路で、レベルシフト回路により、高電位側の高耐圧ｎ
チャネルＭＯＳＦＥＴが駆動される高耐圧パワーＩＣの
出力段回路において、レベルシフト回路の出力部と高耐
圧ｐチャネルＭＯＳＦＥＴのゲート部とが接続され、高
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と高
耐圧ｐチャネルＭＯＳＦＥＴのドレイン部との間に第１
抵抗体が接続され、高耐圧ｐチャネルＭＯＳＦＥＴのソ
ース部が電源の高電位側に接続され、高電位側の高耐圧
ｎチャネルＭＯＳＦＥＴのゲート部と第２抵抗体の一端
およびダイオードのカソード部とが接続され、高電位側
の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と第２抵抗
体の他端およびダイオードのアノード部とが接続される
構成とする。
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と低
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのドレイン部と
が接続され、該接続点が出力端子となるトーテムポール
回路で、レベルシフト回路により、高電位側の高耐圧ｎ
チャネルＭＯＳＦＥＴが駆動される高耐圧パワーＩＣの
出力段回路において、レベルシフト回路の出力部と高耐
圧ｐチャネルＭＯＳＦＥＴのゲート部とが接続され、高
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と高
耐圧ｐチャネルＭＯＳＦＥＴのドレイン部との間に第１
抵抗体が接続され、高耐圧ｐチャネルＭＯＳＦＥＴのソ
ース部が電源の高電位側に接続され、高電位側の高耐圧
ｎチャネルＭＯＳＦＥＴのゲート部と第２抵抗体の一端
およびダイオードのカソード部とが接続され、高電位側
の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と第２抵抗
体の他端およびダイオードのアノード部とが接続される
構成とする。
【００１０】このようにすると、従来必要とされた別電
源が不要となり、１つの電源でレベルシフト回路とトー
テムポール回路を動作させることができる。また高電位
側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部とダイオ
ードのアノード部とが接続され、ダイオードのカソード
部と低電位側の高耐圧ｎチャネルＭＯＳＦＥＴのドレイ
ン部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳ
ＦＥＴのソース部とダイオードのアノード部との接続点
が出力端子となるトーテムポール回路で、レベルシフト
回路により、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
が駆動される高耐圧パワーＩＣの出力段回路において、
レベルシフト回路の出力部と高耐圧ｐチャネルＭＯＳＦ
ＥＴのゲート部とが接続され、高電位側の高耐圧ｎチャ
ネルＭＯＳＦＥＴのゲート部と高耐圧ｐチャネルＭＯＳ
ＦＥＴのドレイン部との間に第１抵抗体が接続され、高
耐圧ｐチャネルＭＯＳＦＥＴのソース部が電源の高電位
側に接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥ
Ｔのゲート部とソース部との間に第３抵抗体が接続さ
れ、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート
部とダイオードのカソード部とが接続される構成として
もよい。
源が不要となり、１つの電源でレベルシフト回路とトー
テムポール回路を動作させることができる。また高電位
側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部とダイオ
ードのアノード部とが接続され、ダイオードのカソード
部と低電位側の高耐圧ｎチャネルＭＯＳＦＥＴのドレイ
ン部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳ
ＦＥＴのソース部とダイオードのアノード部との接続点
が出力端子となるトーテムポール回路で、レベルシフト
回路により、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
が駆動される高耐圧パワーＩＣの出力段回路において、
レベルシフト回路の出力部と高耐圧ｐチャネルＭＯＳＦ
ＥＴのゲート部とが接続され、高電位側の高耐圧ｎチャ
ネルＭＯＳＦＥＴのゲート部と高耐圧ｐチャネルＭＯＳ
ＦＥＴのドレイン部との間に第１抵抗体が接続され、高
耐圧ｐチャネルＭＯＳＦＥＴのソース部が電源の高電位
側に接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥ
Ｔのゲート部とソース部との間に第３抵抗体が接続さ
れ、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート
部とダイオードのカソード部とが接続される構成として
もよい。
【００１１】このようにすると、低電位側の高耐圧ｎチ
ャネルＭＯＳＦＥＴをオンさせて、前記のダイオードに
電流を流すことにより、ダイオードのカソード部に接続
された高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲー
ト部の電位がソース部の電位より低くなり、低電位側の
高耐圧ｎチャネルＭＯＳＦＥＴがオン状態の時は高電位
側の高耐圧ｎチャネルＭＯＳＦＥＴは確実にオフ状態と
なり、アーム短絡を確実に防止できる。
ャネルＭＯＳＦＥＴをオンさせて、前記のダイオードに
電流を流すことにより、ダイオードのカソード部に接続
された高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲー
ト部の電位がソース部の電位より低くなり、低電位側の
高耐圧ｎチャネルＭＯＳＦＥＴがオン状態の時は高電位
側の高耐圧ｎチャネルＭＯＳＦＥＴは確実にオフ状態と
なり、アーム短絡を確実に防止できる。
【００１２】また高電位側の高耐圧ｎチャネルＭＯＳＦ
ＥＴのソース部とダイオードのアノード部とが接続し、
ダイオードのカソード部と第１補助ダイオードのアノー
ド部とが接続し、第１補助ダイオードのカソード部と低
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのドレイン部と
が接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のソース部と第２補助ダイオードのカソード部とが接続
され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソー
ス部とダイオードのアノード部との接続点が出力端子と
なるトーテムポール回路で、レベルシフト回路により、
高電位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される
高耐圧パワーＩＣの出力段回路において、レベルシフト
回路の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート
部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳＦ
ＥＴのゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレ
イン部との間に第１抵抗体が接続され、高耐圧ｐチャネ
ルＭＯＳＦＥＴのソース部が電源の高電位側に接続さ
れ、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート
部とソース部との間に第３抵抗体が接続され、高電位側
の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部とダイオー
ドのカソード部とが接続される構成としてもよい。
ＥＴのソース部とダイオードのアノード部とが接続し、
ダイオードのカソード部と第１補助ダイオードのアノー
ド部とが接続し、第１補助ダイオードのカソード部と低
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのドレイン部と
が接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のソース部と第２補助ダイオードのカソード部とが接続
され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソー
ス部とダイオードのアノード部との接続点が出力端子と
なるトーテムポール回路で、レベルシフト回路により、
高電位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される
高耐圧パワーＩＣの出力段回路において、レベルシフト
回路の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート
部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳＦ
ＥＴのゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレ
イン部との間に第１抵抗体が接続され、高耐圧ｐチャネ
ルＭＯＳＦＥＴのソース部が電源の高電位側に接続さ
れ、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート
部とソース部との間に第３抵抗体が接続され、高電位側
の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部とダイオー
ドのカソード部とが接続される構成としてもよい。
【００１３】このようにすると、アーム短絡防止および
低電位の高耐圧ｎチャネルＭＯＳＦＥＴの寄生ダイオー
ドを通って電源の高電位側に流れる電流を防止しでき、
また第１補助ダイオードにフリホイールダイオードの役
割をさせることができる。また高電位側の高耐圧ｎチャ
ネルＭＯＳＦＥＴのソース部と低電位側の高耐圧ｎチャ
ネルＭＯＳＦＥＴのドレイン部とが接続され、該接続点
が出力端子となるトーテムポール回路で、レベルシフト
回路により、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
が駆動される高耐圧パワーＩＣの出力段回路において、
レベルシフト回路の出力部と高耐圧ｐチャネルＭＯＳＦ
ＥＴのゲート部とが接続され、高電位側の高耐圧ｎチャ
ネルＭＯＳＦＥＴのゲート部と高耐圧ｐチャネルＭＯＳ
ＦＥＴのドレイン部との間に第１抵抗体が接続され、高
耐圧ｐチャネルＭＯＳＦＥＴのソース部が電源の高電位
側に接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥ
Ｔのゲート部とソース部との間に第３抵抗体が接続さ
れ、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース
部とダイオードのアノード部とが接続され、ダイオード
のカソード部と高電位側の高耐圧ｎチャネルＭＯＳＦＥ
Ｔのゲート部と第１補助高耐圧ｎチャネルＭＯＳＦＥＴ
のドレイン部とが接続され、該第１補助高耐圧ｎチャネ
ルＭＯＳＦＥＴのゲート部とソース部とが低電位側の高
耐圧ｎチャネルＭＯＳＦＥＴのゲート部とソース部とに
それぞれ接続される構成としてもよい。
低電位の高耐圧ｎチャネルＭＯＳＦＥＴの寄生ダイオー
ドを通って電源の高電位側に流れる電流を防止しでき、
また第１補助ダイオードにフリホイールダイオードの役
割をさせることができる。また高電位側の高耐圧ｎチャ
ネルＭＯＳＦＥＴのソース部と低電位側の高耐圧ｎチャ
ネルＭＯＳＦＥＴのドレイン部とが接続され、該接続点
が出力端子となるトーテムポール回路で、レベルシフト
回路により、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
が駆動される高耐圧パワーＩＣの出力段回路において、
レベルシフト回路の出力部と高耐圧ｐチャネルＭＯＳＦ
ＥＴのゲート部とが接続され、高電位側の高耐圧ｎチャ
ネルＭＯＳＦＥＴのゲート部と高耐圧ｐチャネルＭＯＳ
ＦＥＴのドレイン部との間に第１抵抗体が接続され、高
耐圧ｐチャネルＭＯＳＦＥＴのソース部が電源の高電位
側に接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥ
Ｔのゲート部とソース部との間に第３抵抗体が接続さ
れ、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース
部とダイオードのアノード部とが接続され、ダイオード
のカソード部と高電位側の高耐圧ｎチャネルＭＯＳＦＥ
Ｔのゲート部と第１補助高耐圧ｎチャネルＭＯＳＦＥＴ
のドレイン部とが接続され、該第１補助高耐圧ｎチャネ
ルＭＯＳＦＥＴのゲート部とソース部とが低電位側の高
耐圧ｎチャネルＭＯＳＦＥＴのゲート部とソース部とに
それぞれ接続される構成としてもよい。
【００１４】このようにすると、第１補助高耐圧ｎチャ
ネルＭＯＳＦＥＴを低電位側の高耐圧ｎチャネルＭＯＳ
ＦＥＴと同時にオンさせ、前記のダイオードに電流を流
すことにより、ダイオードのカソード部に接続された高
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部の電
位がソース部の電位より低くなり、低電位側の高耐圧ｎ
チャネルＭＯＳＦＥＴがオン状態の時は高電位側の高耐
圧ｎチャネルＭＯＳＦＥＴは確実にオフ状態となり、ア
ーム短絡を確実に防止できる。
ネルＭＯＳＦＥＴを低電位側の高耐圧ｎチャネルＭＯＳ
ＦＥＴと同時にオンさせ、前記のダイオードに電流を流
すことにより、ダイオードのカソード部に接続された高
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部の電
位がソース部の電位より低くなり、低電位側の高耐圧ｎ
チャネルＭＯＳＦＥＴがオン状態の時は高電位側の高耐
圧ｎチャネルＭＯＳＦＥＴは確実にオフ状態となり、ア
ーム短絡を確実に防止できる。
【００１５】また高電位側の高耐圧ｎチャネルＭＯＳＦ
ＥＴのソース部と低電位側の高耐圧ｎチャネルＭＯＳＦ
ＥＴのドレイン部とが接続され、該接続点が出力端子と
なるトーテムポール回路で、レベルシフト回路により、
高電位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される
高耐圧パワーＩＣの出力段回路において、レベルシフト
回路の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート
部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳＦ
ＥＴのゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレ
イン部との間に第１抵抗体が接続され、高耐圧ｐチャネ
ルＭＯＳＦＥＴのソース部が電源の高電位側に接続さ
れ、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート
部とソース部との間に第３抵抗体が接続され、高電位側
の高耐圧ｎチャネルＭＯＳＦＥＴのソース部とダイオー
ドのアノード部とが接続され、ダイオードのカソード部
と高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部
とが接続され、ダイオードのカソード部と第１補助ダイ
オードのアノード部とが接続され、第１補助ダイオード
部のカソード部と第１補助高耐圧ｎチャネルＭＯＳＦＥ
Ｔのドレイン部とが接続され、第１補助高耐圧ｎチャネ
ルＭＯＳＦＥＴのゲート部とソース部とが低電位側の高
耐圧ｎチャネルＭＯＳＦＥＴのゲート部とソース部とに
それぞれ接続される構成としてもよい。
ＥＴのソース部と低電位側の高耐圧ｎチャネルＭＯＳＦ
ＥＴのドレイン部とが接続され、該接続点が出力端子と
なるトーテムポール回路で、レベルシフト回路により、
高電位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される
高耐圧パワーＩＣの出力段回路において、レベルシフト
回路の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート
部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳＦ
ＥＴのゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレ
イン部との間に第１抵抗体が接続され、高耐圧ｐチャネ
ルＭＯＳＦＥＴのソース部が電源の高電位側に接続さ
れ、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート
部とソース部との間に第３抵抗体が接続され、高電位側
の高耐圧ｎチャネルＭＯＳＦＥＴのソース部とダイオー
ドのアノード部とが接続され、ダイオードのカソード部
と高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部
とが接続され、ダイオードのカソード部と第１補助ダイ
オードのアノード部とが接続され、第１補助ダイオード
部のカソード部と第１補助高耐圧ｎチャネルＭＯＳＦＥ
Ｔのドレイン部とが接続され、第１補助高耐圧ｎチャネ
ルＭＯＳＦＥＴのゲート部とソース部とが低電位側の高
耐圧ｎチャネルＭＯＳＦＥＴのゲート部とソース部とに
それぞれ接続される構成としてもよい。
【００１６】このようにすると、前記のアーム短絡防止
の他に、第１補助高耐圧ｎチャネルＭＯＳＦＥＴの寄生
ダイオードを介して電源の高電位側に流入する電流を第
１補助ダイオードで防止することができる。高電位側の
高耐圧ｎチャネルＭＯＳＦＥＴのソース部と低電位側の
高耐圧ｎチャネルＭＯＳＦＥＴのドレイン部とが接続さ
れ、該接続点が出力端子となるトーテムポール回路で、
レベルシフト回路により、高電位側の高耐圧ｎチャネル
ＭＯＳＦＥＴが駆動される高耐圧パワーＩＣの出力段回
路において、レベルシフト回路の出力部と高耐圧ｐチャ
ネルＭＯＳＦＥＴのゲート部とが接続され、高電位側の
高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と高耐圧ｐチ
ャネルＭＯＳＦＥＴのドレイン部との間に第１抵抗体が
接続され、高耐圧ｐチャネルＭＯＳＦＥＴのソース部が
電源の高電位側に接続され、高電位側の高耐圧ｎチャネ
ルＭＯＳＦＥＴのゲート部と第２抵抗体の一端およびダ
イオードのカソード部とが接続され、高電位側の高耐圧
ｎチャネルＭＯＳＦＥＴのソース部と第２抵抗体の他端
およびダイオードのアノード部とが接続され、低電位側
のｎチャネルＭＯＳＦＥＴのドレイン部が第１ドレイン
部および第２ドレイン部の２個の独立したマルチドレイ
ン部で形成され、主電流を流す第１ドレイン部が高電位
側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と接続さ
れ、主電流の一部を流す第２ドレイン部が高電位側のｎ
チャネルＭＯＳＦＥＴのゲート部と接続される構成とす
るとよい。また前記の第１抵抗体は削除じてもよい。
の他に、第１補助高耐圧ｎチャネルＭＯＳＦＥＴの寄生
ダイオードを介して電源の高電位側に流入する電流を第
１補助ダイオードで防止することができる。高電位側の
高耐圧ｎチャネルＭＯＳＦＥＴのソース部と低電位側の
高耐圧ｎチャネルＭＯＳＦＥＴのドレイン部とが接続さ
れ、該接続点が出力端子となるトーテムポール回路で、
レベルシフト回路により、高電位側の高耐圧ｎチャネル
ＭＯＳＦＥＴが駆動される高耐圧パワーＩＣの出力段回
路において、レベルシフト回路の出力部と高耐圧ｐチャ
ネルＭＯＳＦＥＴのゲート部とが接続され、高電位側の
高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と高耐圧ｐチ
ャネルＭＯＳＦＥＴのドレイン部との間に第１抵抗体が
接続され、高耐圧ｐチャネルＭＯＳＦＥＴのソース部が
電源の高電位側に接続され、高電位側の高耐圧ｎチャネ
ルＭＯＳＦＥＴのゲート部と第２抵抗体の一端およびダ
イオードのカソード部とが接続され、高電位側の高耐圧
ｎチャネルＭＯＳＦＥＴのソース部と第２抵抗体の他端
およびダイオードのアノード部とが接続され、低電位側
のｎチャネルＭＯＳＦＥＴのドレイン部が第１ドレイン
部および第２ドレイン部の２個の独立したマルチドレイ
ン部で形成され、主電流を流す第１ドレイン部が高電位
側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と接続さ
れ、主電流の一部を流す第２ドレイン部が高電位側のｎ
チャネルＭＯＳＦＥＴのゲート部と接続される構成とす
るとよい。また前記の第１抵抗体は削除じてもよい。
【００１７】また、高電位側ｎチャネルＭＯＳＦＥＴが
ｎチャネルＩＧＢＴとフリーホイールダイオードとに置
換されてもよい。また、低電位側ｎチャネルＭＯＳＦＥ
ＴがｎチャネルＩＧＢＴとフリーホイールダイオードと
に置換され、ｎチャネルＩＧＢＴのコレクタが２つの独
立した第１コレクタと第２コレクタのマルチコレクタ部
で構成されるとよい。
ｎチャネルＩＧＢＴとフリーホイールダイオードとに置
換されてもよい。また、低電位側ｎチャネルＭＯＳＦＥ
ＴがｎチャネルＩＧＢＴとフリーホイールダイオードと
に置換され、ｎチャネルＩＧＢＴのコレクタが２つの独
立した第１コレクタと第２コレクタのマルチコレクタ部
で構成されるとよい。
【００１８】さらに、高電位側ｎチャネルＭＯＳＦＥＴ
がｎチャネルＩＧＢＴとフリーホイールダイオードとに
置換され、且つ低電位側ｎチャネルＭＯＳＦＥＴがｎチ
ャネルＩＧＢＴとフリーホイールダイオードとに置換さ
れ、低電位側ｎチャネルＩＧＢＴのコレクタが２つの独
立した第１コレクタと第２コレクタのマルチコレクタ部
で構成されてもよい。
がｎチャネルＩＧＢＴとフリーホイールダイオードとに
置換され、且つ低電位側ｎチャネルＭＯＳＦＥＴがｎチ
ャネルＩＧＢＴとフリーホイールダイオードとに置換さ
れ、低電位側ｎチャネルＩＧＢＴのコレクタが２つの独
立した第１コレクタと第２コレクタのマルチコレクタ部
で構成されてもよい。
【００１９】このようにすると、トーテムポール回路の
低電位側デバイスをマルチコレクタあるいはマルチドレ
インとし、その一端を高電位側デバイスのゲート部と接
続することで、低電位側デバイスはアーム短絡防止用の
素子を兼ねるために、請求項５および６で説明した第１
補助高耐圧ｎチャネルＭＯＳＦＥＴを取り除くことがで
きる。これによってアーム短絡を防止し、出力段回路の
占有面積を小さくすることができる。
低電位側デバイスをマルチコレクタあるいはマルチドレ
インとし、その一端を高電位側デバイスのゲート部と接
続することで、低電位側デバイスはアーム短絡防止用の
素子を兼ねるために、請求項５および６で説明した第１
補助高耐圧ｎチャネルＭＯＳＦＥＴを取り除くことがで
きる。これによってアーム短絡を防止し、出力段回路の
占有面積を小さくすることができる。
【００２０】また前記のレベルシフト回路が、少なくと
も低耐圧ｐチャネルＭＯＳＦＥＴと高抵抗体および２個
の高耐圧ｎチャネルＭＯＳＦＥＴとからなる電流ミラー
回路で構成されるとよい。このようにすると、高耐圧ｐ
チャネルＭＯＳＦＥＴを安定に駆動できる。また前記の
レベルシフト回路が、少なくとも２個の高抵抗体と高耐
圧ｎチャネルＭＯＳＦＥＴとからなる抵抗分圧回路で構
成されてもよい。
も低耐圧ｐチャネルＭＯＳＦＥＴと高抵抗体および２個
の高耐圧ｎチャネルＭＯＳＦＥＴとからなる電流ミラー
回路で構成されるとよい。このようにすると、高耐圧ｐ
チャネルＭＯＳＦＥＴを安定に駆動できる。また前記の
レベルシフト回路が、少なくとも２個の高抵抗体と高耐
圧ｎチャネルＭＯＳＦＥＴとからなる抵抗分圧回路で構
成されてもよい。
【００２１】このようにすると、回路部品点数が少ない
抵抗分圧方式のレベルシフト回路が得られる。また前記
の高耐圧ｐチャネルＭＯＳＦＥＴを高耐圧ｐｎｐトラン
ジスタに置換してもアーム短絡の防止には効果的であ
る。また前記のトーテムポール回路を構成する高耐圧ｎ
チャネルＭＯＳＦＥＴの内、少なくとも１個をＩＧＢＴ
で置き換えること効果的である。
抵抗分圧方式のレベルシフト回路が得られる。また前記
の高耐圧ｐチャネルＭＯＳＦＥＴを高耐圧ｐｎｐトラン
ジスタに置換してもアーム短絡の防止には効果的であ
る。また前記のトーテムポール回路を構成する高耐圧ｎ
チャネルＭＯＳＦＥＴの内、少なくとも１個をＩＧＢＴ
で置き換えること効果的である。
【００２２】このようにすると、電流容量を増大させる
ことができる。また、上下アームで通電電流の異なるプ
ラズマディスプレイのような負荷の場合に、大きな電流
が流れるアームにＩＧＢＴを使うことで、全部ＭＯＳＦ
ＥＴを使用する場合よりもチップサイズを小さくでき
る。前記のトーテムポール回路を構成する高耐圧ｎチャ
ネルＭＯＳＦＥＴの内、少なくとも１個をＩＧＢＴおよ
びフリーホイールダイオードで置き換えることもよい。
ことができる。また、上下アームで通電電流の異なるプ
ラズマディスプレイのような負荷の場合に、大きな電流
が流れるアームにＩＧＢＴを使うことで、全部ＭＯＳＦ
ＥＴを使用する場合よりもチップサイズを小さくでき
る。前記のトーテムポール回路を構成する高耐圧ｎチャ
ネルＭＯＳＦＥＴの内、少なくとも１個をＩＧＢＴおよ
びフリーホイールダイオードで置き換えることもよい。
【００２３】このようにすると、ＩＧＢＴの逆方向に流
れれる電流をフリーホイールダイオードを介して流すこ
とができる。また前記のトーテムポール回路を構成する
高耐圧ｎチャネルＭＯＳＦＥＴの内、少なくとも１個
を、並列接続されたＩＧＢＴおよび第２補助高耐圧ｎチ
ャネルＭＯＳＦＥＴで置き換えてもよい。
れれる電流をフリーホイールダイオードを介して流すこ
とができる。また前記のトーテムポール回路を構成する
高耐圧ｎチャネルＭＯＳＦＥＴの内、少なくとも１個
を、並列接続されたＩＧＢＴおよび第２補助高耐圧ｎチ
ャネルＭＯＳＦＥＴで置き換えてもよい。
【００２４】このようにすると、第２補助高耐圧ｎチャ
ネルＭＯＳＦＥＴの寄生ダイオードで逆電流を流し、Ｉ
ＧＢＴと第２補助高耐圧ｎチャネルＭＯＳＦＥＴの両方
に順電流を流すことができる。つまり、大きな順電流を
流すことができる。前記のレベルシフト回路が、少なく
とも低耐圧ｐチャネルＭＯＳＦＥＴと高抵抗体および２
個の高耐圧ｎチャネルＭＯＳＦＥＴとからなる電流ミラ
ー回路で構成され、且つ、トーテムポール回路を構成す
る高耐圧ｎチャネルＭＯＳＦＥＴの内少なくとも１個
を、ＩＧＢＴ又は、ＩＧＢＴおよびフリーホイールダイ
オード又は、並列接続されたＩＧＢＴおよび第２補助高
耐圧ｎチャネルＭＯＳＦＥＴのいずれかで置き換える構
成とするとよい。
ネルＭＯＳＦＥＴの寄生ダイオードで逆電流を流し、Ｉ
ＧＢＴと第２補助高耐圧ｎチャネルＭＯＳＦＥＴの両方
に順電流を流すことができる。つまり、大きな順電流を
流すことができる。前記のレベルシフト回路が、少なく
とも低耐圧ｐチャネルＭＯＳＦＥＴと高抵抗体および２
個の高耐圧ｎチャネルＭＯＳＦＥＴとからなる電流ミラ
ー回路で構成され、且つ、トーテムポール回路を構成す
る高耐圧ｎチャネルＭＯＳＦＥＴの内少なくとも１個
を、ＩＧＢＴ又は、ＩＧＢＴおよびフリーホイールダイ
オード又は、並列接続されたＩＧＢＴおよび第２補助高
耐圧ｎチャネルＭＯＳＦＥＴのいずれかで置き換える構
成とするとよい。
【００２５】このようにすると、前記と同様の効果が得
られる。また前記のレベルシフト回路が、少なくとも２
個の高抵抗体と高耐圧ｎチャネルＭＯＳＦＥＴとからな
る抵抗分圧回路で構成され、且つ、トーテムポール回路
を構成する高耐圧ｎチャネルＭＯＳＦＥＴを寄生ダイオ
ードを有するもの、又は、トーテムポール回路を構成す
る高耐圧ｎチャネルＭＯＳＦＥＴの内少なくとも１個
を、ＩＧＢＴ又は、ＩＧＢＴおよびフリーホイールダイ
オード又は、並列接続されたＩＧＢＴおよび第２補助高
耐圧ｎチャネルＭＯＳＦＥＴのいずれかで置き換える構
成としてもよい。
られる。また前記のレベルシフト回路が、少なくとも２
個の高抵抗体と高耐圧ｎチャネルＭＯＳＦＥＴとからな
る抵抗分圧回路で構成され、且つ、トーテムポール回路
を構成する高耐圧ｎチャネルＭＯＳＦＥＴを寄生ダイオ
ードを有するもの、又は、トーテムポール回路を構成す
る高耐圧ｎチャネルＭＯＳＦＥＴの内少なくとも１個
を、ＩＧＢＴ又は、ＩＧＢＴおよびフリーホイールダイ
オード又は、並列接続されたＩＧＢＴおよび第２補助高
耐圧ｎチャネルＭＯＳＦＥＴのいずれかで置き換える構
成としてもよい。
【００２６】このようにすると、前記と同様の効果が得
られる。前記のレベルシフト回路が、該回路を構成する
高耐圧ｎチャネルＭＯＳＦＥＴのドレインに直列に接続
された電流制限用の高抵抗体を有すること効果的であ
る。このようにすると、高電位側デバイス駆動回路を構
成するレベルシフト回路の消費電流は高耐圧ｎチャネル
ＭＯＳＦＥＴのドレインに電流制限用高抵抗を接続する
ことで低減できる。
られる。前記のレベルシフト回路が、該回路を構成する
高耐圧ｎチャネルＭＯＳＦＥＴのドレインに直列に接続
された電流制限用の高抵抗体を有すること効果的であ
る。このようにすると、高電位側デバイス駆動回路を構
成するレベルシフト回路の消費電流は高耐圧ｎチャネル
ＭＯＳＦＥＴのドレインに電流制限用高抵抗を接続する
ことで低減できる。
【００２７】また、このレベルシフト回路が高耐圧ｎチ
ャネルＭＯＳＦＥＴと該ＭＯＳＦＥＴと同一耐圧構造を
した別の高耐圧ｎチャネルＭＯＳＦＥＴから構成される
ミラー回路を含む定電流回路を有するとよい。さらに、
このレベルシフト回路が高耐圧ｎチャネルＭＯＳＦＥＴ
と該ＭＯＳＦＥＴと同一耐圧構造をした別の高耐圧ｎチ
ャネルＭＯＳＦＥＴから構成されるミラー回路を含む定
電流回路を有し、前記ミラー回路を構成する２つの高耐
圧ｎチャネルＭＯＳＦＥＴのチャネル幅が異なると効果
的である。
ャネルＭＯＳＦＥＴと該ＭＯＳＦＥＴと同一耐圧構造を
した別の高耐圧ｎチャネルＭＯＳＦＥＴから構成される
ミラー回路を含む定電流回路を有するとよい。さらに、
このレベルシフト回路が高耐圧ｎチャネルＭＯＳＦＥＴ
と該ＭＯＳＦＥＴと同一耐圧構造をした別の高耐圧ｎチ
ャネルＭＯＳＦＥＴから構成されるミラー回路を含む定
電流回路を有し、前記ミラー回路を構成する２つの高耐
圧ｎチャネルＭＯＳＦＥＴのチャネル幅が異なると効果
的である。
【００２８】このように、ミラー回路を構成する２個の
高耐圧ｎチャネルＭＯＳＦＥＴの内、出力段回路側に接
続された高耐圧ｎチャネルＭＯＳＦＥＴのチャネル幅を
入力側に接続された高耐圧ｎチャネルＭＯＳＦＥＴのチ
ャネル幅よりも小さくすること、つまりチャネル抵抗を
大きくすることにより、定電流回路の消費電流を増加さ
せることなくミラー回路の遅延時間を改善することがで
きる。
高耐圧ｎチャネルＭＯＳＦＥＴの内、出力段回路側に接
続された高耐圧ｎチャネルＭＯＳＦＥＴのチャネル幅を
入力側に接続された高耐圧ｎチャネルＭＯＳＦＥＴのチ
ャネル幅よりも小さくすること、つまりチャネル抵抗を
大きくすることにより、定電流回路の消費電流を増加さ
せることなくミラー回路の遅延時間を改善することがで
きる。
【００２９】
【発明の実施の形態】図１はこの発明の第１実施例で、
高耐圧ｐチャネルＭＯＳＦＥＴを定電流方式のレベルシ
フト回路の出力端子と接続した高耐圧パワーＩＣの出力
段回路である。図１において、定電流方式のレベルシフ
ト回路１ａの出力端子が高耐圧ｐチャネルＭＯＳＦＥＴ
であるＰ１のゲート部２１と接続し、Ｐ１のドレイン部
２７が高抵抗体Ｒ２を介してトーテムポール回路を構成
する高電位側（上アーム側のこと）の高耐圧ｎチャネル
ＭＯＳＦＥＴであるＮ１のゲート部２３に接続する。レ
ベルシフト回路は、３個のｎチャネルＭＯＳＦＥＴであ
るＮ３、Ｎ４、Ｎ５と高抵抗体Ｒ４と低耐圧ｐチャネル
ＭＯＳＦＥＴであるＰ２で構成される。この回路は定電
流回路、所謂、電流ミラー回路といわれるもである。こ
こで、Ｎ３は高耐圧素子である。Ｎ４はＮ３は同一スペ
ックの素子である。抵抗体Ｒ３、Ｒ４は数十ｋΩの抵抗
値を有し、Ｒ４は定電流回路に流す電流値を抑制し、Ｒ
３はＰ１のゲート駆動電圧を抑制する。Ｒ３と並列接続
されるツェナーダイオードＤ２はＲ３で発生するゲート
過電圧を抑制する。レベルシフト回路の入力端子ＩＮ１
はＰ２およびＮ５のゲート部２４、２５と接続し、出力
端子２６は高耐圧ｐチャネルＭＯＳＦＥＴのゲート部２
１と接続する。Ｐ２のソース部２２ａは例えば５Ｖの電
源ＶDLと接続する。またトーテムポール回路２ａは高電
位側の高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１と低電
位側（下アーム側のこと）の高耐圧ｎチャネルＭＯＳＦ
ＥＴであるＮ２で構成され、Ｎ１のドレイン部２８は高
電圧電源ＶDHと接続し、Ｎ２のソース部２９ａはアース
であるＧＮＤと接続する。Ｎ１のソース部２９とＮ２の
ドレイン部３０の接続点３１はトーテムポール回路の出
力端子ＯＵＴと接続し、Ｎ２のゲート部３２は入力端子
ＩＮ２と接続する。
高耐圧ｐチャネルＭＯＳＦＥＴを定電流方式のレベルシ
フト回路の出力端子と接続した高耐圧パワーＩＣの出力
段回路である。図１において、定電流方式のレベルシフ
ト回路１ａの出力端子が高耐圧ｐチャネルＭＯＳＦＥＴ
であるＰ１のゲート部２１と接続し、Ｐ１のドレイン部
２７が高抵抗体Ｒ２を介してトーテムポール回路を構成
する高電位側（上アーム側のこと）の高耐圧ｎチャネル
ＭＯＳＦＥＴであるＮ１のゲート部２３に接続する。レ
ベルシフト回路は、３個のｎチャネルＭＯＳＦＥＴであ
るＮ３、Ｎ４、Ｎ５と高抵抗体Ｒ４と低耐圧ｐチャネル
ＭＯＳＦＥＴであるＰ２で構成される。この回路は定電
流回路、所謂、電流ミラー回路といわれるもである。こ
こで、Ｎ３は高耐圧素子である。Ｎ４はＮ３は同一スペ
ックの素子である。抵抗体Ｒ３、Ｒ４は数十ｋΩの抵抗
値を有し、Ｒ４は定電流回路に流す電流値を抑制し、Ｒ
３はＰ１のゲート駆動電圧を抑制する。Ｒ３と並列接続
されるツェナーダイオードＤ２はＲ３で発生するゲート
過電圧を抑制する。レベルシフト回路の入力端子ＩＮ１
はＰ２およびＮ５のゲート部２４、２５と接続し、出力
端子２６は高耐圧ｐチャネルＭＯＳＦＥＴのゲート部２
１と接続する。Ｐ２のソース部２２ａは例えば５Ｖの電
源ＶDLと接続する。またトーテムポール回路２ａは高電
位側の高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１と低電
位側（下アーム側のこと）の高耐圧ｎチャネルＭＯＳＦ
ＥＴであるＮ２で構成され、Ｎ１のドレイン部２８は高
電圧電源ＶDHと接続し、Ｎ２のソース部２９ａはアース
であるＧＮＤと接続する。Ｎ１のソース部２９とＮ２の
ドレイン部３０の接続点３１はトーテムポール回路の出
力端子ＯＵＴと接続し、Ｎ２のゲート部３２は入力端子
ＩＮ２と接続する。
【００３０】このレベルシフト回路の動作は次の通りで
ある。トーテムポール回路の上アームのＮ１を駆動する
ための入力信号が入力端子であるＩＮ１から定電流方式
のレベルシフト回路１ａの定電流回路を構成するＰ２お
よびＮ５のゲート部２４、２５に入力されると、Ｐ２が
オンし、Ｎ５はオフする。Ｐ２がオンすると、Ｒ４、Ｎ
４、Ｎ３で構成される電流ミラー回路である定電流回路
が動作して、Ｎ３とＮ４に同一電流が流れる。Ｎ３に流
れる電流がＲ３を流れることによりＰ１のゲート部２１
がバイアスされＰ１はオンする。このＰ１に流れる電流
がＲ１を通って流れ、Ｒ１に発生した電圧がＮ１のゲー
ト部２３に印加されて、Ｎ１が導通する。ここで保護ダ
イオードであるＤ１はＮ１のゲート・ソース間電位の上
昇を抑えるために必要である。このＤ１は通常ツェナー
ダイオードが用いられる。また抵抗体Ｒ２は数ｋΩから
数十ｋΩの値であり、Ｎ１のゲート部２３の充電速度を
制御する。この充電速度を早めたいときにはＲ２の抵抗
値を小さくする。場合によってはこのＲ２はなしでも動
作上は差し支えない。尚、以下の実施例でもＲ２を省い
ても動作上は問題ないが、回路が異常動作した場合の回
路保護用としてＲ２は付けた方が好ましい。
ある。トーテムポール回路の上アームのＮ１を駆動する
ための入力信号が入力端子であるＩＮ１から定電流方式
のレベルシフト回路１ａの定電流回路を構成するＰ２お
よびＮ５のゲート部２４、２５に入力されると、Ｐ２が
オンし、Ｎ５はオフする。Ｐ２がオンすると、Ｒ４、Ｎ
４、Ｎ３で構成される電流ミラー回路である定電流回路
が動作して、Ｎ３とＮ４に同一電流が流れる。Ｎ３に流
れる電流がＲ３を流れることによりＰ１のゲート部２１
がバイアスされＰ１はオンする。このＰ１に流れる電流
がＲ１を通って流れ、Ｒ１に発生した電圧がＮ１のゲー
ト部２３に印加されて、Ｎ１が導通する。ここで保護ダ
イオードであるＤ１はＮ１のゲート・ソース間電位の上
昇を抑えるために必要である。このＤ１は通常ツェナー
ダイオードが用いられる。また抵抗体Ｒ２は数ｋΩから
数十ｋΩの値であり、Ｎ１のゲート部２３の充電速度を
制御する。この充電速度を早めたいときにはＲ２の抵抗
値を小さくする。場合によってはこのＲ２はなしでも動
作上は差し支えない。尚、以下の実施例でもＲ２を省い
ても動作上は問題ないが、回路が異常動作した場合の回
路保護用としてＲ２は付けた方が好ましい。
【００３１】前記のように、高耐圧ｐチャネルＭＯＳＦ
ＥＴであるＰ１をレベルシフト回路１ａの出力端子２６
と接続することで従来技術で説明した別電源ＶL が不要
となる。図２はこの発明の第２実施例で、高耐圧ｐチャ
ネルＭＯＳＦＥＴを抵抗分割方式のレベルシフト回路の
出力端子と接続した高耐圧パワーＩＣの出力段回路であ
る。
ＥＴであるＰ１をレベルシフト回路１ａの出力端子２６
と接続することで従来技術で説明した別電源ＶL が不要
となる。図２はこの発明の第２実施例で、高耐圧ｐチャ
ネルＭＯＳＦＥＴを抵抗分割方式のレベルシフト回路の
出力端子と接続した高耐圧パワーＩＣの出力段回路であ
る。
【００３２】図２において、図１との違いは、抵抗分割
方式のレベルシフト回路１ｂを適用してＰ１のゲート駆
動を行う点である。この回路は高耐圧ｎチャネルＭＯＳ
ＦＥＴであるＮ６と数十ｋΩの抵抗体Ｒ３および数千ｋ
Ωから数ＭΩの抵抗Ｒ５から構成される。またＲ５はＮ
６に流れる電流を制御する働きもさせる。図１より回路
が簡略で、部品点数が少ない。
方式のレベルシフト回路１ｂを適用してＰ１のゲート駆
動を行う点である。この回路は高耐圧ｎチャネルＭＯＳ
ＦＥＴであるＮ６と数十ｋΩの抵抗体Ｒ３および数千ｋ
Ωから数ＭΩの抵抗Ｒ５から構成される。またＲ５はＮ
６に流れる電流を制御する働きもさせる。図１より回路
が簡略で、部品点数が少ない。
【００３３】この回路の動作は、Ｎ６にトーテムポール
回路２ａのＮ１を駆動するための入力信号がＩＮ１から
入力されるとＲ３に電流が流れ、このＲ３の電圧降下に
よりＰ１を駆動する。これ以降の動作は図１と同じであ
る。図３はこの発明の第３実施例で、図１のトーテムポ
ール回路２ａの上アーム側のデバイスをＩＧＢＴである
Ｎ１１に置き換えた回路図である。
回路２ａのＮ１を駆動するための入力信号がＩＮ１から
入力されるとＲ３に電流が流れ、このＲ３の電圧降下に
よりＰ１を駆動する。これ以降の動作は図１と同じであ
る。図３はこの発明の第３実施例で、図１のトーテムポ
ール回路２ａの上アーム側のデバイスをＩＧＢＴである
Ｎ１１に置き換えた回路図である。
【００３４】図３において、この回路の動作は図１と同
じである。尚、ＩＧＢＴの代わりに電圧駆動型サイリス
タなどを適用することも可能である。この回路では定電
流回路のレベルシフト回路１ａの代わりに図２と同じく
抵抗分割方式のレベルシフト回路１ｂを適用しても問題
ない。その時の動作は第２図と同じである。ＭＯＳＦＥ
ＴをＩＧＢＴや電圧駆動型サイリスタに代えることで大
きな電流を流すことができる。特に、プラズマディスプ
レイなどの場合は上アーム側と下アーム側で流れる電流
の大きさが異なるので、大きな電流が流れるアームにＩ
ＧＢＴや電圧駆動型サイリスタを適用すると有効であ
る。
じである。尚、ＩＧＢＴの代わりに電圧駆動型サイリス
タなどを適用することも可能である。この回路では定電
流回路のレベルシフト回路１ａの代わりに図２と同じく
抵抗分割方式のレベルシフト回路１ｂを適用しても問題
ない。その時の動作は第２図と同じである。ＭＯＳＦＥ
ＴをＩＧＢＴや電圧駆動型サイリスタに代えることで大
きな電流を流すことができる。特に、プラズマディスプ
レイなどの場合は上アーム側と下アーム側で流れる電流
の大きさが異なるので、大きな電流が流れるアームにＩ
ＧＢＴや電圧駆動型サイリスタを適用すると有効であ
る。
【００３５】図４はこの発明の第４実施例で、図１のト
ーテムポール回路の下アーム側のデバイスをＩＧＢＴで
あるＮ２１に置き換えた回路図である。図４において、
この回路の動作は図１と同じである。尚ＩＧＢＴの代わ
りに電圧駆動型サイリスタなどを適用することも可能で
ある。この回路では定電流方式のレベルシフト回路１ａ
を適用しているが図２と同じく抵抗分圧方式のレベルシ
フト回路１ｂを適用しても問題ない。その時の動作は図
２と同じである。
ーテムポール回路の下アーム側のデバイスをＩＧＢＴで
あるＮ２１に置き換えた回路図である。図４において、
この回路の動作は図１と同じである。尚ＩＧＢＴの代わ
りに電圧駆動型サイリスタなどを適用することも可能で
ある。この回路では定電流方式のレベルシフト回路１ａ
を適用しているが図２と同じく抵抗分圧方式のレベルシ
フト回路１ｂを適用しても問題ない。その時の動作は図
２と同じである。
【００３６】図５はこの発明の第５実施例で、定電流方
式のレベルシフト回路１ａを適用し、図１のトーテムポ
ール回路の上アーム側のデバイスおよび下アーム側のデ
バイスをＩＧＢＴに置き換えた回路図である。図５にお
いて、この回路の動作は図１と同じである。尚ＩＧＢＴ
の代わりに電圧駆動型サイリスタなどを適用することも
可能である。また図２と同じく抵抗分割回路１ｂを適用
しても問題ない。そのときの動作は図２と同じである。
上下アームにＩＧＢＴを適用することで、電流容量を増
大できる。また、モータなどの駆動には上下アームで等
しい電流が流れるのでこの回路は有効である。
式のレベルシフト回路１ａを適用し、図１のトーテムポ
ール回路の上アーム側のデバイスおよび下アーム側のデ
バイスをＩＧＢＴに置き換えた回路図である。図５にお
いて、この回路の動作は図１と同じである。尚ＩＧＢＴ
の代わりに電圧駆動型サイリスタなどを適用することも
可能である。また図２と同じく抵抗分割回路１ｂを適用
しても問題ない。そのときの動作は図２と同じである。
上下アームにＩＧＢＴを適用することで、電流容量を増
大できる。また、モータなどの駆動には上下アームで等
しい電流が流れるのでこの回路は有効である。
【００３７】図６はこの発明の第６実施例で、アーム短
絡を防止したトーテムポール回路図である。図６におい
て、トーテムポール回路２ｂでは、下アーム側のデバイ
スの高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２のドレイ
ン部３０が上アーム側のデバイスＮ１のゲート部２３と
接続され、Ｎ２のドレイン部とＮ１のソース部２９の間
にＤ１が挿入され、Ｄ１とソース部２９の接続点３１が
出力端子ＯＵＴと接続されている。そのため、Ｎ２がオ
ンした場合、Ｎ２に流れる電流はＤ１を通過する。その
Ｄ１の順方向電圧降下でＮ１のゲート電位は必ずソース
電位よりも低くなる。そのためＮ２がオン状態の時には
Ｎ１はオンすることはない。つまりアーム短絡を確実に
防止できる。また半導体基板内にＤ１とＮ２を作り込む
ことでＩＧＢＴが構成され、下アーム側の電流駆動能力
がＮ２を単独を形成した場合よりも向上できる。尚、図
６の上アーム側のデバイスであるＮ１の動作は図１にお
ける動作と同じである。
絡を防止したトーテムポール回路図である。図６におい
て、トーテムポール回路２ｂでは、下アーム側のデバイ
スの高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２のドレイ
ン部３０が上アーム側のデバイスＮ１のゲート部２３と
接続され、Ｎ２のドレイン部とＮ１のソース部２９の間
にＤ１が挿入され、Ｄ１とソース部２９の接続点３１が
出力端子ＯＵＴと接続されている。そのため、Ｎ２がオ
ンした場合、Ｎ２に流れる電流はＤ１を通過する。その
Ｄ１の順方向電圧降下でＮ１のゲート電位は必ずソース
電位よりも低くなる。そのためＮ２がオン状態の時には
Ｎ１はオンすることはない。つまりアーム短絡を確実に
防止できる。また半導体基板内にＤ１とＮ２を作り込む
ことでＩＧＢＴが構成され、下アーム側の電流駆動能力
がＮ２を単独を形成した場合よりも向上できる。尚、図
６の上アーム側のデバイスであるＮ１の動作は図１にお
ける動作と同じである。
【００３８】図７はこの発明の第７実施例で、図６のト
ーテムポール回路２ｂの上アーム側のデバイスをＩＧＢ
Ｔに置き換えた回路図である。図７において、この回路
の動作は図６と同じである。尚、ＩＧＢＴの代わりに電
圧駆動サイリスタなどを適用することも可能である。こ
うすることで電流容量を増大できる。
ーテムポール回路２ｂの上アーム側のデバイスをＩＧＢ
Ｔに置き換えた回路図である。図７において、この回路
の動作は図６と同じである。尚、ＩＧＢＴの代わりに電
圧駆動サイリスタなどを適用することも可能である。こ
うすることで電流容量を増大できる。
【００３９】図８はこの発明の第８実施例で、アーム短
絡防止用デバイスを低電位側の高耐圧ｎチャネルＭＯＳ
ＦＥＴであるＮ２に並列に配置した場合の回路図であ
る。図８において、アーム短絡防止用デバイスは第１補
助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２２であり，
このＮ２２のドレイン部３３は上アーム側の高耐圧ｎチ
ャネルＭＯＳＦＥＴであるＮ１のゲート部２３と接続さ
れ、Ｎ２２のゲート部３４は下アーム側の高耐圧ｎチャ
ネルＭＯＳＦＥＴであるＮ２のゲート部３２と接続され
ている。このＮ２２はＮ２と同期してスイッチングする
ために、短絡保護動作は図６に示した回路動作と同じで
ある。この場合、Ｎ２２には大きな電流を流す必要がな
いため、デバイス面積はＮ２よりも小さくできる。尚、
図８のＮ１の駆動動作は図１における動作と同じであ
る。
絡防止用デバイスを低電位側の高耐圧ｎチャネルＭＯＳ
ＦＥＴであるＮ２に並列に配置した場合の回路図であ
る。図８において、アーム短絡防止用デバイスは第１補
助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２２であり，
このＮ２２のドレイン部３３は上アーム側の高耐圧ｎチ
ャネルＭＯＳＦＥＴであるＮ１のゲート部２３と接続さ
れ、Ｎ２２のゲート部３４は下アーム側の高耐圧ｎチャ
ネルＭＯＳＦＥＴであるＮ２のゲート部３２と接続され
ている。このＮ２２はＮ２と同期してスイッチングする
ために、短絡保護動作は図６に示した回路動作と同じで
ある。この場合、Ｎ２２には大きな電流を流す必要がな
いため、デバイス面積はＮ２よりも小さくできる。尚、
図８のＮ１の駆動動作は図１における動作と同じであ
る。
【００４０】図９はこの発明の第９実施例で、図８のト
ーテムポール回路２ａの下アーム側のデバイスをＩＧＢ
Ｔに置き換えた回路図である。図９において、この回路
の動作は図８と同じである。尚、ＩＧＢＴの代わりに電
圧駆動型サイリスタなどを適用することも可能である。
図１０はこの発明の第１０実施例で、図８のトーテムポ
ール回路２ａの上アームの側デバイスをＩＧＢＴに置き
換えた回路図である。
ーテムポール回路２ａの下アーム側のデバイスをＩＧＢ
Ｔに置き換えた回路図である。図９において、この回路
の動作は図８と同じである。尚、ＩＧＢＴの代わりに電
圧駆動型サイリスタなどを適用することも可能である。
図１０はこの発明の第１０実施例で、図８のトーテムポ
ール回路２ａの上アームの側デバイスをＩＧＢＴに置き
換えた回路図である。
【００４１】図１０において、この回路の動作はは図８
と同じである。尚、ＩＧＢＴの代わりに電圧駆動型サイ
リスタなどを適用することも可能である。図１１はこの
発明の第１１実施例で、図９のトーテムポール回路の上
アーム側のデバイスをＩＧＢＴに置き換えた回路図であ
る。図１１において、この回路の動作は図８と同じであ
る。尚、ＩＧＢＴの代わりに電圧駆動型サイリスタなど
を適用することも可能である。
と同じである。尚、ＩＧＢＴの代わりに電圧駆動型サイ
リスタなどを適用することも可能である。図１１はこの
発明の第１１実施例で、図９のトーテムポール回路の上
アーム側のデバイスをＩＧＢＴに置き換えた回路図であ
る。図１１において、この回路の動作は図８と同じであ
る。尚、ＩＧＢＴの代わりに電圧駆動型サイリスタなど
を適用することも可能である。
【００４２】図１２はこの発明の第１２実施例で、図３
のトーテムポール回路２ａの上アーム側デバイスである
ＩＧＢＴと並列に逆通電用のフリーホイールダイオード
を配置した回路図である。図１２において、フリーホイ
ールダイオードであるＤ６のカソード部３５はＩＧＢＴ
であるＮ１１のコレクタ部３６と接続され、アノード部
３７はＮ１１のエミッタ部３８と接続されている。尚、
下アーム側では高耐圧ｎチャネルＭＯＳＦＥＴであるＮ
２の寄生ダイオード（点線で示す）であるＤ９を通して
逆電流を流すことができるため、新たに逆通電用のフリ
ーホイールダイオードを配置する必要はない。
のトーテムポール回路２ａの上アーム側デバイスである
ＩＧＢＴと並列に逆通電用のフリーホイールダイオード
を配置した回路図である。図１２において、フリーホイ
ールダイオードであるＤ６のカソード部３５はＩＧＢＴ
であるＮ１１のコレクタ部３６と接続され、アノード部
３７はＮ１１のエミッタ部３８と接続されている。尚、
下アーム側では高耐圧ｎチャネルＭＯＳＦＥＴであるＮ
２の寄生ダイオード（点線で示す）であるＤ９を通して
逆電流を流すことができるため、新たに逆通電用のフリ
ーホイールダイオードを配置する必要はない。
【００４３】図１３はこの発明の第１３実施例で、図４
のトーテムポール回路の下アーム側のデバイスであるＩ
ＧＢＴと並列に逆通電用のフリーホイールダイオードを
配置した回路図である。図１３において、フリーホイー
ルダイオードであるＤ４のカソード部３９はＩＧＢＴで
あるＮ２１のコレクタ部４０と接続され、アノード部４
１はＮ２１のエミッタ部４２と接続されている。尚、上
アーム側では高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１
の寄生ダイオード（点線で示す）であるＤ５を通して逆
電流を流すことができるため、新たに逆通電用のフリー
ホイールダイオードを配置する必要はない。
のトーテムポール回路の下アーム側のデバイスであるＩ
ＧＢＴと並列に逆通電用のフリーホイールダイオードを
配置した回路図である。図１３において、フリーホイー
ルダイオードであるＤ４のカソード部３９はＩＧＢＴで
あるＮ２１のコレクタ部４０と接続され、アノード部４
１はＮ２１のエミッタ部４２と接続されている。尚、上
アーム側では高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１
の寄生ダイオード（点線で示す）であるＤ５を通して逆
電流を流すことができるため、新たに逆通電用のフリー
ホイールダイオードを配置する必要はない。
【００４４】図１４はこの発明の第１４実施例で、図５
のトーテムポール回路の上下アームのＩＧＢＴにフリー
ホイールダイオードを配置した回路図である。図１４に
おいて、フリーホイールダイオードであるＤ６のカソー
ド部３５はＩＧＢＴであるＮ１１のコレクタ部３６と接
続され、アノード部３７はＮ１１のエミッタ部３８と接
続されている。またフリーホイールダイオードであるＤ
４のカソード部３９はＩＧＢＴであるＮ２１のコレクタ
部４０と接続され、アノード部４１はＮ２１のエミッタ
部４２と接続されている。
のトーテムポール回路の上下アームのＩＧＢＴにフリー
ホイールダイオードを配置した回路図である。図１４に
おいて、フリーホイールダイオードであるＤ６のカソー
ド部３５はＩＧＢＴであるＮ１１のコレクタ部３６と接
続され、アノード部３７はＮ１１のエミッタ部３８と接
続されている。またフリーホイールダイオードであるＤ
４のカソード部３９はＩＧＢＴであるＮ２１のコレクタ
部４０と接続され、アノード部４１はＮ２１のエミッタ
部４２と接続されている。
【００４５】図１５はこの発明の第１５実施例で、図６
のトーテムポール回路の下アーム側に逆通電用の高耐圧
ダイオードを配置した回路図である。図１５において、
この高耐圧ダイオードの第２補助ダイオードであるＤ４
のカソード部４３は上アーム側デバイスの高耐圧ｎチャ
ネルＭＯＳＦＥＴであるＮ１のソース部２９と接続さ
れ、アノード部４４はＧＮＤに接続される。この回路で
は下アームの高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２
の寄生ダイオードＤ９を通してアース側から高電圧電源
ＶDHの高電位側に電流が流れるという不都合が生じるた
め、この電流経路を遮断する目的から第１補助ダイオー
ドであるＤ３のカソード部４５がＮ２のドレイン部３０
と接続され、Ｄ３とＮ２とは直列接続されている。尚、
上アーム側ではＮ１の寄生ダイオードであるＤ５を通し
て逆電流を流すことができるため、新たに逆通電用のフ
リーホイールダイオードを配置する必要はない。
のトーテムポール回路の下アーム側に逆通電用の高耐圧
ダイオードを配置した回路図である。図１５において、
この高耐圧ダイオードの第２補助ダイオードであるＤ４
のカソード部４３は上アーム側デバイスの高耐圧ｎチャ
ネルＭＯＳＦＥＴであるＮ１のソース部２９と接続さ
れ、アノード部４４はＧＮＤに接続される。この回路で
は下アームの高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２
の寄生ダイオードＤ９を通してアース側から高電圧電源
ＶDHの高電位側に電流が流れるという不都合が生じるた
め、この電流経路を遮断する目的から第１補助ダイオー
ドであるＤ３のカソード部４５がＮ２のドレイン部３０
と接続され、Ｄ３とＮ２とは直列接続されている。尚、
上アーム側ではＮ１の寄生ダイオードであるＤ５を通し
て逆電流を流すことができるため、新たに逆通電用のフ
リーホイールダイオードを配置する必要はない。
【００４６】図１６はこの発明の第１６実施例で、図７
のトーテムポール回路の上下アームに逆通電用の高耐圧
ダイオードを配置した例である。図１６において、フリ
ーホイールダイオードであるＤ６のカソード部３５は上
アームのＩＧＢＴであるＮ１１のコレクタ部３６と接続
され、アノード部３７はＮ１１のエミッタ部３８と接続
されている。また下アームの第２補助ダイオードである
Ｄ４のカソード部４３はＮ１１のエミッタ部３８と接続
され、アノード部４４はＧＮＤに接続される。この回路
では下アームの高耐圧ｎチャネルＭＯＳＦＥＴであるＮ
２の寄生ダイオードＤ９を通してＧＮＤから高電圧電源
ＶDHの高電位側に電流が流れるという不都合が生じるた
め、この電流経路を遮断する目的から第１補助ダイオー
ドであるＤ３のカソード部４５がＮ２のドレイン部３０
と接続され、Ｄ３とＮ２とは直列接続されている。
のトーテムポール回路の上下アームに逆通電用の高耐圧
ダイオードを配置した例である。図１６において、フリ
ーホイールダイオードであるＤ６のカソード部３５は上
アームのＩＧＢＴであるＮ１１のコレクタ部３６と接続
され、アノード部３７はＮ１１のエミッタ部３８と接続
されている。また下アームの第２補助ダイオードである
Ｄ４のカソード部４３はＮ１１のエミッタ部３８と接続
され、アノード部４４はＧＮＤに接続される。この回路
では下アームの高耐圧ｎチャネルＭＯＳＦＥＴであるＮ
２の寄生ダイオードＤ９を通してＧＮＤから高電圧電源
ＶDHの高電位側に電流が流れるという不都合が生じるた
め、この電流経路を遮断する目的から第１補助ダイオー
ドであるＤ３のカソード部４５がＮ２のドレイン部３０
と接続され、Ｄ３とＮ２とは直列接続されている。
【００４７】図１７はこの発明の第１７実施例で、図９
のトーテムポール回路の下アーム側のＩＧＢＴと並列に
逆通電用のフリーホイールダイオードを配置した回路図
である。図１７において、フリーホイールダイオードで
あるＤ４のカソード部４３はＩＧＢＴであるＮ２１のコ
レクタ部４０とが接続され、アノード部４４とエミッタ
部４２とが接続される。この回路では下アームの第１補
助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２２の寄生ダ
イオードを通してＧＮＤから高電圧電源ＶDHの高電位側
に電流が流れるという不都合が生じるため、この電流経
路を遮断する目的から第１補助ダイオードであるＤ３の
カソード部４５がＮ２２のドレイン部３０と接続され、
Ｄ３とＮ２２とは直列接続されている。尚、上アーム側
ではＮ１の寄生ダイオードであるＤ５を通して逆電流を
流すことができるため、新たに逆通電用のフリーホイー
ルダイオードを配置する必要はない。
のトーテムポール回路の下アーム側のＩＧＢＴと並列に
逆通電用のフリーホイールダイオードを配置した回路図
である。図１７において、フリーホイールダイオードで
あるＤ４のカソード部４３はＩＧＢＴであるＮ２１のコ
レクタ部４０とが接続され、アノード部４４とエミッタ
部４２とが接続される。この回路では下アームの第１補
助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２２の寄生ダ
イオードを通してＧＮＤから高電圧電源ＶDHの高電位側
に電流が流れるという不都合が生じるため、この電流経
路を遮断する目的から第１補助ダイオードであるＤ３の
カソード部４５がＮ２２のドレイン部３０と接続され、
Ｄ３とＮ２２とは直列接続されている。尚、上アーム側
ではＮ１の寄生ダイオードであるＤ５を通して逆電流を
流すことができるため、新たに逆通電用のフリーホイー
ルダイオードを配置する必要はない。
【００４８】図１８はこの発明の第１８実施例で、図１
０のトーテムポール回路の上アームのＩＧＢＴであるＮ
１１と並列に逆通電用のフリーホイールダイオードであ
るＤ６を配置した回路図である。図１８において、Ｄ６
のカソード部３５はＮ１１のコレクタ部３６と接続さ
れ、アノード部３７はＮ１１のエミッタ部３８と接続さ
れる。この回路では下アームの第１補助高耐圧ｎチャネ
ルＭＯＳＦＥＴであるＮ２２の寄生ダイオードを通して
ＧＮＤから高電圧電源ＶDHの高電位側に電流が流れると
いう不都合が生じるため、この電流経路を遮断する目的
から第１補助ダイオードであるＤ３とＮ２２と直列に接
続されている。尚、下アーム側ではＮ２の寄生ダイオー
ドであるＤ９を通して逆電流を流すことができるため、
新たに逆通電用のフリーホイールダイオードを配置する
必要はない。
０のトーテムポール回路の上アームのＩＧＢＴであるＮ
１１と並列に逆通電用のフリーホイールダイオードであ
るＤ６を配置した回路図である。図１８において、Ｄ６
のカソード部３５はＮ１１のコレクタ部３６と接続さ
れ、アノード部３７はＮ１１のエミッタ部３８と接続さ
れる。この回路では下アームの第１補助高耐圧ｎチャネ
ルＭＯＳＦＥＴであるＮ２２の寄生ダイオードを通して
ＧＮＤから高電圧電源ＶDHの高電位側に電流が流れると
いう不都合が生じるため、この電流経路を遮断する目的
から第１補助ダイオードであるＤ３とＮ２２と直列に接
続されている。尚、下アーム側ではＮ２の寄生ダイオー
ドであるＤ９を通して逆電流を流すことができるため、
新たに逆通電用のフリーホイールダイオードを配置する
必要はない。
【００４９】図１９はこの発明の第１９実施例で、図１
１のトーテムポール回路の上下アームのＩＧＢＴに逆通
電用のフリーホイールダイオードを配置した例である。
図１９において、フリーホイールダイオードであるＤ６
のカソード部３５は上アームのＩＧＢＴであるＮ１１の
コレクタ部３６と接続され、アノード部３７はＮ１１の
エミッタ部３８と接続されている。またフリーホイール
ダイオードであるＤ４のカソード部４３は下アームのＩ
ＧＢＴであるＮ２１のコレクタ部４０と接続され、アノ
ード部４４はＮ２１のエミッタ部４２と接続されてい
る。この回路では下アームの第１補助高耐圧ｎチャネル
ＭＯＳＦＥＴであるＮ２２の寄生ダイオードを通してア
ース側から高電圧電源ＶDHの高電位側に電流が流れると
いう不都合が生じるため、この電流経路を遮断する目的
から第１補助ダイオードであるＤ３がＮ２２と直列に接
続されている。
１のトーテムポール回路の上下アームのＩＧＢＴに逆通
電用のフリーホイールダイオードを配置した例である。
図１９において、フリーホイールダイオードであるＤ６
のカソード部３５は上アームのＩＧＢＴであるＮ１１の
コレクタ部３６と接続され、アノード部３７はＮ１１の
エミッタ部３８と接続されている。またフリーホイール
ダイオードであるＤ４のカソード部４３は下アームのＩ
ＧＢＴであるＮ２１のコレクタ部４０と接続され、アノ
ード部４４はＮ２１のエミッタ部４２と接続されてい
る。この回路では下アームの第１補助高耐圧ｎチャネル
ＭＯＳＦＥＴであるＮ２２の寄生ダイオードを通してア
ース側から高電圧電源ＶDHの高電位側に電流が流れると
いう不都合が生じるため、この電流経路を遮断する目的
から第１補助ダイオードであるＤ３がＮ２２と直列に接
続されている。
【００５０】図２０はこの発明の第２０実施例で、図１
２のトーテムポール回路において、上アームのＩＧＢＴ
の逆通電用のフリーホイールダイオードの代わりに第２
補助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の回
路図である。図２０において、上アーム側の第２補助高
耐圧ｎチャネルＭＯＳＦＥＴであるＮ１２の寄生ダイオ
ードＤ８を通して逆電流を流すことができ、また順方向
通電時はＮ１１とＮ１２とに電流を流すことができるの
で、通電能力は図１９のフリーホイールダイオードであ
るＤ６を配置した場合よりも向上する。尚、下アーム側
ではＮ２の寄生ダイオードであるＤ９を通して逆電流を
流すことができるため、新たに逆導通用のフリーホイー
ルダイオードを配置する必要はない。
２のトーテムポール回路において、上アームのＩＧＢＴ
の逆通電用のフリーホイールダイオードの代わりに第２
補助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の回
路図である。図２０において、上アーム側の第２補助高
耐圧ｎチャネルＭＯＳＦＥＴであるＮ１２の寄生ダイオ
ードＤ８を通して逆電流を流すことができ、また順方向
通電時はＮ１１とＮ１２とに電流を流すことができるの
で、通電能力は図１９のフリーホイールダイオードであ
るＤ６を配置した場合よりも向上する。尚、下アーム側
ではＮ２の寄生ダイオードであるＤ９を通して逆電流を
流すことができるため、新たに逆導通用のフリーホイー
ルダイオードを配置する必要はない。
【００５１】図２１はこの発明の第２１実施例で、図１
３のトーテムポール回路において、下アームのＩＧＢＴ
に逆通電用のフリーホイールダイオードの代わり第２補
助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路
図である。図２１において、下アーム側の逆電流は第２
補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２３の寄生
ダイオード（Ｄ７）を通して流すことができる。Ｎ２３
のドレイン部４６は下アームのＩＧＢＴであるＮ２１の
コレクタ部４０と接続され、ソース部４７およびゲート
部４８はＮ２１のエミッタ部４２とゲート部４９と接続
され、Ｎ２３はＮ２１と同期して動作するため、下アー
ム側の順方向導通時における通電能力は図１９のフリー
ホイールダイオードであるＤ４を配置した場合よりも向
上する。尚、上アーム側ではＮ１の寄生ダイオードであ
るＤ５を通して逆電流を流すすことができるために、新
たに逆通電用のフリーホイールダイオードを配置する必
要がない。
３のトーテムポール回路において、下アームのＩＧＢＴ
に逆通電用のフリーホイールダイオードの代わり第２補
助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路
図である。図２１において、下アーム側の逆電流は第２
補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２３の寄生
ダイオード（Ｄ７）を通して流すことができる。Ｎ２３
のドレイン部４６は下アームのＩＧＢＴであるＮ２１の
コレクタ部４０と接続され、ソース部４７およびゲート
部４８はＮ２１のエミッタ部４２とゲート部４９と接続
され、Ｎ２３はＮ２１と同期して動作するため、下アー
ム側の順方向導通時における通電能力は図１９のフリー
ホイールダイオードであるＤ４を配置した場合よりも向
上する。尚、上アーム側ではＮ１の寄生ダイオードであ
るＤ５を通して逆電流を流すすことができるために、新
たに逆通電用のフリーホイールダイオードを配置する必
要がない。
【００５２】図２２はこの発明の第２２実施例で、図１
４のトーテムポール回路において、上下アームの逆通電
用デバイスとして配置したフリーホイールダイオードの
代わりに第２補助高耐圧ｎチャネルＭＯＳＦＥＴを配置
した場合の回路図である。図２２において、上下アーム
の逆電流は第２補助高耐圧ｎチャネルＭＯＳＦＥＴであ
るＮ１２およびＮ２３の寄生ダイオード（Ｄ８、Ｄ７）
を通して流すことができる。
４のトーテムポール回路において、上下アームの逆通電
用デバイスとして配置したフリーホイールダイオードの
代わりに第２補助高耐圧ｎチャネルＭＯＳＦＥＴを配置
した場合の回路図である。図２２において、上下アーム
の逆電流は第２補助高耐圧ｎチャネルＭＯＳＦＥＴであ
るＮ１２およびＮ２３の寄生ダイオード（Ｄ８、Ｄ７）
を通して流すことができる。
【００５３】Ｎ１２のドレイン部６１は上アームのＩＧ
ＢＴであるＮ１１のコレクタ部３６と接続されている。
Ｎ１２デバイスは上アームのＩＧＢＴであるＮ１１と同
期して動作するため、上アーム側の順方向導通時におけ
る通電能力はフリーホイールダイオードであるＤ６を配
置した場合よりも向上する。またＮ２３のドレイン部４
６は下アームのＩＧＢＴのＮ２１のコレクタ部４０と接
続され、ソース部４７およびゲート部４８はＮ２１のエ
ミッタ部４２およびゲート部４９と接続されている。Ｎ
２３はＮ２１と同期して動作するため、下アーム側の順
方向導通時における通電能力はダイオードＤ４を配置し
た場合よりも向上する。
ＢＴであるＮ１１のコレクタ部３６と接続されている。
Ｎ１２デバイスは上アームのＩＧＢＴであるＮ１１と同
期して動作するため、上アーム側の順方向導通時におけ
る通電能力はフリーホイールダイオードであるＤ６を配
置した場合よりも向上する。またＮ２３のドレイン部４
６は下アームのＩＧＢＴのＮ２１のコレクタ部４０と接
続され、ソース部４７およびゲート部４８はＮ２１のエ
ミッタ部４２およびゲート部４９と接続されている。Ｎ
２３はＮ２１と同期して動作するため、下アーム側の順
方向導通時における通電能力はダイオードＤ４を配置し
た場合よりも向上する。
【００５４】図２３はこの発明の第２３実施例で、図１
７のトーテムポール回路において、下アームのＩＧＢＴ
の逆通電用のフリーホイールダイオードの代わりに第２
補助高耐圧ｎチャネルＭＯＦＥＴを配置した場合の回路
図である。図２３において、下アーム側の逆電流は第２
補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２３の寄生
ダイオード（Ｄ７）を通して流すことができる。
７のトーテムポール回路において、下アームのＩＧＢＴ
の逆通電用のフリーホイールダイオードの代わりに第２
補助高耐圧ｎチャネルＭＯＦＥＴを配置した場合の回路
図である。図２３において、下アーム側の逆電流は第２
補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２３の寄生
ダイオード（Ｄ７）を通して流すことができる。
【００５５】Ｎ２３と下アームのＩＧＢＴであるＮ２１
の接続は図２２と同じである。Ｎ２３はＮ２１と同期し
て動作するために、下アーム側の順方向導通時における
通電能力はフリーホイールダイオードであるＤ４を配置
した場合よりも向上する。尚、上アームの高耐圧ｎチャ
ネルＭＯＳＦＥＴであるＮ１の寄生ダイオード（Ｄ５）
を通して逆電流を流すことができるため、新たに逆通電
用のフリーホイールダイオードを配置する必要はない。
の接続は図２２と同じである。Ｎ２３はＮ２１と同期し
て動作するために、下アーム側の順方向導通時における
通電能力はフリーホイールダイオードであるＤ４を配置
した場合よりも向上する。尚、上アームの高耐圧ｎチャ
ネルＭＯＳＦＥＴであるＮ１の寄生ダイオード（Ｄ５）
を通して逆電流を流すことができるため、新たに逆通電
用のフリーホイールダイオードを配置する必要はない。
【００５６】図２４はこの発明の第２４実施例で、図１
９のトーテムポール回路において、上下アームの逆通電
用のフリーホイールダイオードの代わりに第２補助高耐
圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路図であ
る。図２４において、上下のアームの逆電流は第２補助
高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１２およびＮ２
３の寄生ダイオード（Ｄ８、Ｄ７）を通して流すことが
できる。
９のトーテムポール回路において、上下アームの逆通電
用のフリーホイールダイオードの代わりに第２補助高耐
圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路図であ
る。図２４において、上下のアームの逆電流は第２補助
高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１２およびＮ２
３の寄生ダイオード（Ｄ８、Ｄ７）を通して流すことが
できる。
【００５７】Ｎ１２と上アームのＩＧＢＴであるＮ１１
との接続は図２２と同じである。Ｎ１２はＮ１１と同期
して動作するために、上アーム側の順方向導通時におけ
る通電能力は図１９のフリーホイールダイオードＤ６の
みを配置した場合よりも向上する。Ｎ２３と下アームの
ＩＧＢＴであるＮ２１との接続は図２２と同じである。
２３はＮ２１と同期して動作するため、下アーム側の順
方向導通時における通電能力は図１９のフリーホイール
ダイオードＤ４のみを配置した場合よりも向上する。
との接続は図２２と同じである。Ｎ１２はＮ１１と同期
して動作するために、上アーム側の順方向導通時におけ
る通電能力は図１９のフリーホイールダイオードＤ６の
みを配置した場合よりも向上する。Ｎ２３と下アームの
ＩＧＢＴであるＮ２１との接続は図２２と同じである。
２３はＮ２１と同期して動作するため、下アーム側の順
方向導通時における通電能力は図１９のフリーホイール
ダイオードＤ４のみを配置した場合よりも向上する。
【００５８】図２５は図２０の上アームのＩＧＢＴ（Ｎ
１１）と第２補助高耐圧ｎチャネルＭＯＳＦＥＴ（Ｎ１
２）をＳＯＩ基板を用いた誘電体分離基板上の１つの半
導体領域に形成した場合の断面図である。図２５におい
て、第１または第２導電形半導体基板３上に貼り合わせ
酸化膜４を介して第１導電形半導体基板５を形成し、第
１導電形半導体基板５の表面から貼り合わせ酸化膜４に
達する溝で分割し、溝の側壁に側壁酸化膜１５を形成
し、さらに多結晶半導体１６で溝を充填して、ＳＯＩ基
板５０を製作する。
１１）と第２補助高耐圧ｎチャネルＭＯＳＦＥＴ（Ｎ１
２）をＳＯＩ基板を用いた誘電体分離基板上の１つの半
導体領域に形成した場合の断面図である。図２５におい
て、第１または第２導電形半導体基板３上に貼り合わせ
酸化膜４を介して第１導電形半導体基板５を形成し、第
１導電形半導体基板５の表面から貼り合わせ酸化膜４に
達する溝で分割し、溝の側壁に側壁酸化膜１５を形成
し、さらに多結晶半導体１６で溝を充填して、ＳＯＩ基
板５０を製作する。
【００５９】このＳＯＩ基板５０の第１導電形半導体基
板５の表面層に第２導電形ベース領域６を形成し、この
第２導電形ベース領域６の表面層に第１導電形ソース領
域８ａおよび第１導電形エミッタ領域８ｂ（尚、８ａと
８ｂは繋がっており、第１導電形拡散領域を、単に、Ｍ
ＯＳＦＥＴ領域側をソース領域、ＩＧＢＴ領域側をエミ
ッタ領域と名付けただけである）と第２導電形コンタク
ト領域７を形成する。第２導電形ベース領域６の表面に
ゲート酸化膜（図では示されていない）を介してゲート
電極１０を形成する。第２導電形ベース領域６と離し
て、２個の第１導電形バッファ領域１１を形成し、また
一方の第１導電形バッファ領域１１の表面層に高濃度の
第１導電形ドレイン領域１２を形成してＭＯＳＦＥＴ領
域１１０のドレイン側１０１とし、他方の第１導電形バ
ッファ領域１１の表面層に高濃度の第２導電形コレクタ
領域１３を形成してＩＧＢＴ領域１１１のコレクタ側１
０２とする。尚、第１導電形、第２導電形はｎ形でｐ形
でもよいが、通常は第１導電形がｎ形、第２導電形がｐ
形である。
板５の表面層に第２導電形ベース領域６を形成し、この
第２導電形ベース領域６の表面層に第１導電形ソース領
域８ａおよび第１導電形エミッタ領域８ｂ（尚、８ａと
８ｂは繋がっており、第１導電形拡散領域を、単に、Ｍ
ＯＳＦＥＴ領域側をソース領域、ＩＧＢＴ領域側をエミ
ッタ領域と名付けただけである）と第２導電形コンタク
ト領域７を形成する。第２導電形ベース領域６の表面に
ゲート酸化膜（図では示されていない）を介してゲート
電極１０を形成する。第２導電形ベース領域６と離し
て、２個の第１導電形バッファ領域１１を形成し、また
一方の第１導電形バッファ領域１１の表面層に高濃度の
第１導電形ドレイン領域１２を形成してＭＯＳＦＥＴ領
域１１０のドレイン側１０１とし、他方の第１導電形バ
ッファ領域１１の表面層に高濃度の第２導電形コレクタ
領域１３を形成してＩＧＢＴ領域１１１のコレクタ側１
０２とする。尚、第１導電形、第２導電形はｎ形でｐ形
でもよいが、通常は第１導電形がｎ形、第２導電形がｐ
形である。
【００６０】上アームのＩＧＢＴであるＮ１１と第２補
助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１２はエミッ
タ電極９ｂとソース電極９ａとは共通電極にできて、ま
たコレクタ電極１４ｂとドレイン電極１４ａも共通電極
にできるため、同一の半導体領域にＮ１１とＮ１２とを
形成することができる。この構造では隣接するＩＧＢＴ
部のエミッタ領域８ａとＭＯＳＦＥＴ部のソース領域８
ｂが共通化される。またＩＧＢＴ部のコレクタ電極１４
ａとＭＯＳＦＥＴ部のドレイン電極１４ｂが配線によっ
て接続される。これにより、デバイス作成に必要な面積
をＮ１１とＮ１２を個別の素子領域に形成する場合より
も小さくできる。
助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１２はエミッ
タ電極９ｂとソース電極９ａとは共通電極にできて、ま
たコレクタ電極１４ｂとドレイン電極１４ａも共通電極
にできるため、同一の半導体領域にＮ１１とＮ１２とを
形成することができる。この構造では隣接するＩＧＢＴ
部のエミッタ領域８ａとＭＯＳＦＥＴ部のソース領域８
ｂが共通化される。またＩＧＢＴ部のコレクタ電極１４
ａとＭＯＳＦＥＴ部のドレイン電極１４ｂが配線によっ
て接続される。これにより、デバイス作成に必要な面積
をＮ１１とＮ１２を個別の素子領域に形成する場合より
も小さくできる。
【００６１】この方式は逆通電用に配置されるフリーホ
イールダイオードにも適用できる。この場合は、隣接す
るＩＧＢＴ部のエミッタ領域とダイオード部のアノード
領域が共通化される。またＩＧＢＴ部のコレクタ電極と
ダイオード部のカソード電極が配線によって接続され
る。図２６は図２５に示した素子の順バイアス導通時に
おける電流分布をシミュレーションによって求めた図
で、同図（ａ）は正孔電流分布図、同図（ｂ）は電子電
流分布図である。
イールダイオードにも適用できる。この場合は、隣接す
るＩＧＢＴ部のエミッタ領域とダイオード部のアノード
領域が共通化される。またＩＧＢＴ部のコレクタ電極と
ダイオード部のカソード電極が配線によって接続され
る。図２６は図２５に示した素子の順バイアス導通時に
おける電流分布をシミュレーションによって求めた図
で、同図（ａ）は正孔電流分布図、同図（ｂ）は電子電
流分布図である。
【００６２】図２６において、右半分はＩＧＢＴ領域１
１１であり、左半分はＭＯＳＦＥＴ領域１１０である。
また図示されている番号に対応する名称は図２５と同じ
である。正孔電流ｉh はＩＧＢＴ部のみに流れ、電子電
流ｉe はＩＧＢＴ部とＭＯＳＦＥＴ部の両方を流れてい
ることがよく分かる。すなわち逆通電用に配置した第２
補助高耐圧ｎチャネルＭＯＳＦＥＴであるＤ１２は順バ
イアス時にも電流を流すことができる。これにより順バ
イアス時の通電能力はフリーホイールダイオードを並列
に配置する場合よりも向上する。
１１であり、左半分はＭＯＳＦＥＴ領域１１０である。
また図示されている番号に対応する名称は図２５と同じ
である。正孔電流ｉh はＩＧＢＴ部のみに流れ、電子電
流ｉe はＩＧＢＴ部とＭＯＳＦＥＴ部の両方を流れてい
ることがよく分かる。すなわち逆通電用に配置した第２
補助高耐圧ｎチャネルＭＯＳＦＥＴであるＤ１２は順バ
イアス時にも電流を流すことができる。これにより順バ
イアス時の通電能力はフリーホイールダイオードを並列
に配置する場合よりも向上する。
【００６３】図２７はこの発明の第２５実施例で、下ア
ームのＩＧＢＴにマルチコレクタ構造を採用した高耐圧
パワーＩＣの出力段回路である。これは図２の上アーム
のｎチャネルＭＯＳＦＥＴであるＮ１をＩＧＢＴである
Ｎ１１とフリーホイールダイオードであるＤ６に置き換
え、下アームのｎチャネルＭＯＳＦＥＴであるＮ２をマ
ルチコレクタ構造のＩＧＢＴであるＮ８１とフリーホイ
ールダイオードであるＤ４に置き換えたものである。マ
ルチコレクタは主電流を流す主コレクタ部であるＣＭ部
と主電流を分流する補助コレクタ部であるＣＳ部で構成
される。主コレクタ端子をＣＭ端子、補助コレクタ端子
をＣＳ端子とする。ＣＭ端子は出力端子ＯＵＴと接続し
た主電流を流すための端子であり、ＣＳ端子はＮ１１の
ゲート部と接続して、アーム短絡防止用として利用され
る端子である。尚、ＩＧＢＴは勿論ｎチャネル型であ
る。
ームのＩＧＢＴにマルチコレクタ構造を採用した高耐圧
パワーＩＣの出力段回路である。これは図２の上アーム
のｎチャネルＭＯＳＦＥＴであるＮ１をＩＧＢＴである
Ｎ１１とフリーホイールダイオードであるＤ６に置き換
え、下アームのｎチャネルＭＯＳＦＥＴであるＮ２をマ
ルチコレクタ構造のＩＧＢＴであるＮ８１とフリーホイ
ールダイオードであるＤ４に置き換えたものである。マ
ルチコレクタは主電流を流す主コレクタ部であるＣＭ部
と主電流を分流する補助コレクタ部であるＣＳ部で構成
される。主コレクタ端子をＣＭ端子、補助コレクタ端子
をＣＳ端子とする。ＣＭ端子は出力端子ＯＵＴと接続し
た主電流を流すための端子であり、ＣＳ端子はＮ１１の
ゲート部と接続して、アーム短絡防止用として利用され
る端子である。尚、ＩＧＢＴは勿論ｎチャネル型であ
る。
【００６４】この回路の動作について説明する。Ｎ８１
がオンした場合、Ｎ８１にＣＭ端子とＣＳ端子を経由し
て電流が流れ込む。ＣＭ端子を経由する電流はＤ１のツ
ェナーダイオードを通過する。したがってＮ１１のエミ
ッタ電位は必ずＤ１の電圧降下分だけゲート電位よりも
高くなる。このためＮ１１のゲート電圧はエミッタ電位
以下に抑えられ、Ｎ８１がオン状態の時にはＮ１１がオ
ンすることはない。これによりアーム短絡を防ぐことが
できる。
がオンした場合、Ｎ８１にＣＭ端子とＣＳ端子を経由し
て電流が流れ込む。ＣＭ端子を経由する電流はＤ１のツ
ェナーダイオードを通過する。したがってＮ１１のエミ
ッタ電位は必ずＤ１の電圧降下分だけゲート電位よりも
高くなる。このためＮ１１のゲート電圧はエミッタ電位
以下に抑えられ、Ｎ８１がオン状態の時にはＮ１１がオ
ンすることはない。これによりアーム短絡を防ぐことが
できる。
【００６５】またオン抵抗の小さいＮ８１を短絡防止を
兼ねた素子として用いるため、Ｐ１経由による短絡電流
が発生した場合でもＮ８１の電圧降下によるＮ１１のゲ
ート電位上昇を小さく抑えることができる。よってＰ１
経由の短絡電流が主回路のＮ８１とＮ１１のアーム短絡
を引き起こすことはない。次にレベルシフト回路を含む
上アーム側デバイス駆動回路の動作について説明する。
トーテムポール回路２ａの上アーム側デバイスであるＮ
１１を動作させるための信号がＮ６に入力されると、Ｎ
６に流れる電流が抵抗Ｒ３を流れることによりＰ１がオ
ンする。そしてこのＰ１に流れる電流と抵抗Ｒ１によっ
てＮ１１を駆動するゲート電圧が作られる。
兼ねた素子として用いるため、Ｐ１経由による短絡電流
が発生した場合でもＮ８１の電圧降下によるＮ１１のゲ
ート電位上昇を小さく抑えることができる。よってＰ１
経由の短絡電流が主回路のＮ８１とＮ１１のアーム短絡
を引き起こすことはない。次にレベルシフト回路を含む
上アーム側デバイス駆動回路の動作について説明する。
トーテムポール回路２ａの上アーム側デバイスであるＮ
１１を動作させるための信号がＮ６に入力されると、Ｎ
６に流れる電流が抵抗Ｒ３を流れることによりＰ１がオ
ンする。そしてこのＰ１に流れる電流と抵抗Ｒ１によっ
てＮ１１を駆動するゲート電圧が作られる。
【００６６】ここでツェナーダイオードであるＤ１はＮ
１１のエミッタ・ゲート間電位の上昇をおさえるために
必要である。また抵抗Ｒ２はＮ１１のゲート充電速度を
制御する抵抗である。この抵抗値は回路特性に応じて調
整するため、ショートしても問題はない。また上アーム
側デバイス駆動回路の高耐圧ｎチャネルＭＯＳＦＥＴ
（Ｎ６）のドレイン端子に抵抗Ｒ３と直列に接続される
抵抗Ｒ５は、電圧分割の意味の他に上アーム側デバイス
駆動回路の消費電流を抑制する働きもする。通常、この
抵抗は数ＭΩ程度である。
１１のエミッタ・ゲート間電位の上昇をおさえるために
必要である。また抵抗Ｒ２はＮ１１のゲート充電速度を
制御する抵抗である。この抵抗値は回路特性に応じて調
整するため、ショートしても問題はない。また上アーム
側デバイス駆動回路の高耐圧ｎチャネルＭＯＳＦＥＴ
（Ｎ６）のドレイン端子に抵抗Ｒ３と直列に接続される
抵抗Ｒ５は、電圧分割の意味の他に上アーム側デバイス
駆動回路の消費電流を抑制する働きもする。通常、この
抵抗は数ＭΩ程度である。
【００６７】図２８はこの発明の第２６実施例で、図２
７のマルチコレクタ構造を持つ横形ＩＧＢＴの断面構造
である。第２８図では横型構造になっているが、トーテ
ムポール回路を適用した出力段回路を多数集積したパワ
ーＩＣを１チップ上に構成するためには横型構造とする
必要がある。
７のマルチコレクタ構造を持つ横形ＩＧＢＴの断面構造
である。第２８図では横型構造になっているが、トーテ
ムポール回路を適用した出力段回路を多数集積したパワ
ーＩＣを１チップ上に構成するためには横型構造とする
必要がある。
【００６８】このデバイス構造について説明する。ＳＯ
Ｉ基板や接合分離基板を適用した基板を第１導電形基板
２０１とする。この第１導電形基板２０１の表面層に第
２導電形のベース領域２０２を形成し、ベース領域２０
２の表面層に第１導電形のソース領域２０３と第２導電
形のコンタクト領域２０４とを形成する。エミッタ電極
２０７はこの第２導電形のコンタクト領域２０４と第１
導電形のソース領域２０３の一部と接触する。またゲー
ト絶縁膜２１０を介してゲート電極２０８が存在し、ゲ
ート絶縁膜直下の第１導電形のソース領域２０３と第１
導電形基板２０１に挟まれた第２導電形のベース領域２
０２がチャネル領域２１１となる。
Ｉ基板や接合分離基板を適用した基板を第１導電形基板
２０１とする。この第１導電形基板２０１の表面層に第
２導電形のベース領域２０２を形成し、ベース領域２０
２の表面層に第１導電形のソース領域２０３と第２導電
形のコンタクト領域２０４とを形成する。エミッタ電極
２０７はこの第２導電形のコンタクト領域２０４と第１
導電形のソース領域２０３の一部と接触する。またゲー
ト絶縁膜２１０を介してゲート電極２０８が存在し、ゲ
ート絶縁膜直下の第１導電形のソース領域２０３と第１
導電形基板２０１に挟まれた第２導電形のベース領域２
０２がチャネル領域２１１となる。
【００６９】第２導電形のベース領域２０２とある距離
だけ離して第１導電形のバッファ領域２０５が形成され
る。このバッファ領域２０５内に第２導電形の主コレク
タ領域２０６と補助コレクタ領域２６６が形成される。
ここで主コレクタ領域２０６は主回路を形成する素子領
域であり、第２７図の出力端子ＯＵＴと繋がるＣＭ端子
が接触する。一方、補助コレクタ領域２６６はアーム短
絡防止用回路を構成する素子領域であり、主電流の一部
を流す補助コレクタ端子であるＣＳ端子と接触する。こ
の２つのコレクタ領域２０６と２６６は同一のバッファ
領域２０５内に、相互干渉を避けるために、所定の距離
を離して拡散で形成されている。
だけ離して第１導電形のバッファ領域２０５が形成され
る。このバッファ領域２０５内に第２導電形の主コレク
タ領域２０６と補助コレクタ領域２６６が形成される。
ここで主コレクタ領域２０６は主回路を形成する素子領
域であり、第２７図の出力端子ＯＵＴと繋がるＣＭ端子
が接触する。一方、補助コレクタ領域２６６はアーム短
絡防止用回路を構成する素子領域であり、主電流の一部
を流す補助コレクタ端子であるＣＳ端子と接触する。こ
の２つのコレクタ領域２０６と２６６は同一のバッファ
領域２０５内に、相互干渉を避けるために、所定の距離
を離して拡散で形成されている。
【００７０】尚、この主コレクタ領域２０６と補助コレ
クタ領域２６６から構成されるそれぞれの素子は、エミ
ッタ端子Ｅとゲート端子Ｇが共通となっている。第２９
図は第２８図のデバイスにおける電極パターンの平面図
を示したものである。平面パターンは様々なパターンが
可能である。第２８図ではアーム短絡防止用回路に適用
される素子領域を全素子領域のエッジ部に形成した例で
ある。２０７がエミッタ電極、２０８がゲート電極、２
０９が主コレクタ電極、２９９が補助コレクタ電極であ
る。この補助コレクタ電極２９９がアーム短絡防止用に
利用される。
クタ領域２６６から構成されるそれぞれの素子は、エミ
ッタ端子Ｅとゲート端子Ｇが共通となっている。第２９
図は第２８図のデバイスにおける電極パターンの平面図
を示したものである。平面パターンは様々なパターンが
可能である。第２８図ではアーム短絡防止用回路に適用
される素子領域を全素子領域のエッジ部に形成した例で
ある。２０７がエミッタ電極、２０８がゲート電極、２
０９が主コレクタ電極、２９９が補助コレクタ電極であ
る。この補助コレクタ電極２９９がアーム短絡防止用に
利用される。
【００７１】第３０図はこの発明の第２７実施例で、ト
ーテムポール回路の下アーム側デバイスにマルチドレイ
ン構造を持つ高耐圧ｎチャネルＭＯＳＦＥＴを適用した
回路例である。図２７のマルチコレクタ構造のＩＧＢＴ
であるＮ８１とフリーホイールダイオードであるＤ４を
マルチドレイン構造の高耐圧ｎチャネルＭＯＳＦＥＴで
あるＮ７１に置き換えたものである。
ーテムポール回路の下アーム側デバイスにマルチドレイ
ン構造を持つ高耐圧ｎチャネルＭＯＳＦＥＴを適用した
回路例である。図２７のマルチコレクタ構造のＩＧＢＴ
であるＮ８１とフリーホイールダイオードであるＤ４を
マルチドレイン構造の高耐圧ｎチャネルＭＯＳＦＥＴで
あるＮ７１に置き換えたものである。
【００７２】この回路例における上アーム側デバイス駆
動回路１ｄは、この発明の一つである高耐圧ｐチャネル
ＭＯＳＦＥＴであるＰ１を適用した回路構成となってい
る。またこの駆動回路１ｄはシフトレジスタ回路１ａに
Ｐ１等を含めた点線で示す領域の回路をいう。マルチド
レイン構造のｎチャネルＭＯＳＦＥＴ（Ｎ７１）のドレ
イン端子はＤＭ端子とＤＳ端子で構成されている。ＤＭ
端子は出力端子ＯＵＴと接続した主電流を流す端子であ
り、ＤＳ端子は上アーム側デバイスであるＮ１１のゲー
ト端子と接続して、アーム短絡防止用デバイスとして動
作するための端子である。この場合、ＤＳ端子とＤＳ端
子が接触する拡散層は低濃度の拡散層内に形成され、両
拡散層は十分な距離を離して配置される。
動回路１ｄは、この発明の一つである高耐圧ｐチャネル
ＭＯＳＦＥＴであるＰ１を適用した回路構成となってい
る。またこの駆動回路１ｄはシフトレジスタ回路１ａに
Ｐ１等を含めた点線で示す領域の回路をいう。マルチド
レイン構造のｎチャネルＭＯＳＦＥＴ（Ｎ７１）のドレ
イン端子はＤＭ端子とＤＳ端子で構成されている。ＤＭ
端子は出力端子ＯＵＴと接続した主電流を流す端子であ
り、ＤＳ端子は上アーム側デバイスであるＮ１１のゲー
ト端子と接続して、アーム短絡防止用デバイスとして動
作するための端子である。この場合、ＤＳ端子とＤＳ端
子が接触する拡散層は低濃度の拡散層内に形成され、両
拡散層は十分な距離を離して配置される。
【００７３】この回路の動作は第２７図と同じである。
第３１図はこの発明の第２８実施例で、第２７図の回路
において、上アーム側デバイス駆動回路の高耐圧ｐチャ
ネルＭＯＳＦＥＴであるＰ１を高耐圧ｐｎｐトランジス
タであるＰ１１に置き換えた回路である。この回路では
第２７図の抵抗Ｒ３がＰ１１のプルアップ抵抗ＲP にな
る。プルアップ抵抗ＲP とはこの抵抗で発生した電圧で
ｐｎｐトランジスタが駆動させられる抵抗のことであ
る。またこの回路では電圧分割用の抵抗Ｒ５は不要であ
る。回路の動作は第２７図と同じである。この回路では
先に説明したように、上アーム側デバイス駆動回路１ｄ
に起因する主回路のアーム短絡を防止することができ
る。
第３１図はこの発明の第２８実施例で、第２７図の回路
において、上アーム側デバイス駆動回路の高耐圧ｐチャ
ネルＭＯＳＦＥＴであるＰ１を高耐圧ｐｎｐトランジス
タであるＰ１１に置き換えた回路である。この回路では
第２７図の抵抗Ｒ３がＰ１１のプルアップ抵抗ＲP にな
る。プルアップ抵抗ＲP とはこの抵抗で発生した電圧で
ｐｎｐトランジスタが駆動させられる抵抗のことであ
る。またこの回路では電圧分割用の抵抗Ｒ５は不要であ
る。回路の動作は第２７図と同じである。この回路では
先に説明したように、上アーム側デバイス駆動回路１ｄ
に起因する主回路のアーム短絡を防止することができ
る。
【００７４】第３２図は、この発明の第２９実施例で、
上アーム側デバイス駆動回路の消費電流低減を目的とし
て、上アーム側デバイス駆動回路１ｄの前段に、Ｎ３と
同一耐圧構造を有するデバイスＮ３１を用いたミラー回
路を含む定電流回路３ｆを接続した回路例である。この
回路方式では数十ｋΩ程度の抵抗Ｒ４によって上アーム
側デバイス駆動回路１ｄのＮ３に流れる電流を制御でき
る。
上アーム側デバイス駆動回路の消費電流低減を目的とし
て、上アーム側デバイス駆動回路１ｄの前段に、Ｎ３と
同一耐圧構造を有するデバイスＮ３１を用いたミラー回
路を含む定電流回路３ｆを接続した回路例である。この
回路方式では数十ｋΩ程度の抵抗Ｒ４によって上アーム
側デバイス駆動回路１ｄのＮ３に流れる電流を制御でき
る。
【００７５】この回路方式ではミラー回路を構成するデ
バイスのうちＮ３のチャネル幅をＮ３１に対して小さく
することで上アーム側駆動回路の消費電流を増加させる
ことなく、Ｒ４の調整による定電流回路部の遅延時間の
改善ができる。第３３図はこの発明の第３０実施例で、
アーム短絡防止回路を示す。アーム短絡防止素子として
ＩＧＢＴ（Ｎ２４）を用いる。このＮ２４のコレクタ端
子が上アーム側デバイスであるＮ１１のゲート端子と接
続され、Ｎ２４のエミッタ端子およびゲート端子がグラ
ンドおよび下アーム側デバイスＮ２１のゲート端子とそ
れぞれ接続され、下アーム側デバイスであるＮ２１と並
列に配置することでアーム短絡防止回路を構成してい
る。この方式では、Ｎ２４のオンと同時に上アーム側デ
バイスのエミッタ・ゲート間に配置されたＤ１を介して
Ｎ２４に電流を流すため、上アーム側デバイスであるＮ
１１のエミッタ電位が必ずゲート電位よりも高くなる。
これにより下アーム側デバイスであるＮ２１がオン状態
の時には上アーム側デバイスであるＮ１１がオンするこ
とは通常ではない。
バイスのうちＮ３のチャネル幅をＮ３１に対して小さく
することで上アーム側駆動回路の消費電流を増加させる
ことなく、Ｒ４の調整による定電流回路部の遅延時間の
改善ができる。第３３図はこの発明の第３０実施例で、
アーム短絡防止回路を示す。アーム短絡防止素子として
ＩＧＢＴ（Ｎ２４）を用いる。このＮ２４のコレクタ端
子が上アーム側デバイスであるＮ１１のゲート端子と接
続され、Ｎ２４のエミッタ端子およびゲート端子がグラ
ンドおよび下アーム側デバイスＮ２１のゲート端子とそ
れぞれ接続され、下アーム側デバイスであるＮ２１と並
列に配置することでアーム短絡防止回路を構成してい
る。この方式では、Ｎ２４のオンと同時に上アーム側デ
バイスのエミッタ・ゲート間に配置されたＤ１を介して
Ｎ２４に電流を流すため、上アーム側デバイスであるＮ
１１のエミッタ電位が必ずゲート電位よりも高くなる。
これにより下アーム側デバイスであるＮ２１がオン状態
の時には上アーム側デバイスであるＮ１１がオンするこ
とは通常ではない。
【００７６】しかしノイズなどで誤動作する恐れがある
ために、図示するように２個のインバータＩＮＶ１、Ｉ
ＮＶ２をＮ２１のゲートに直列に接続して、回路的にＮ
２１のターンオン開始時間をＮ２４に対して数ｎ秒遅ら
せ、確実にアーム短絡を防止することが有効である。こ
の開始時間はＩＮＶ２の駆動能力で調整する。またこの
インバータＩＮＶ１、ＩＮＶ２を設ける方式はデバイス
サイズによる調整よりも確実に遅延させることができ
る。また、この方式は第８実施例ないし第１１実施例、
第１７実施例ないし第１９実施例、第２３実施例および
第２４実施例に適用しても勿論有効である。
ために、図示するように２個のインバータＩＮＶ１、Ｉ
ＮＶ２をＮ２１のゲートに直列に接続して、回路的にＮ
２１のターンオン開始時間をＮ２４に対して数ｎ秒遅ら
せ、確実にアーム短絡を防止することが有効である。こ
の開始時間はＩＮＶ２の駆動能力で調整する。またこの
インバータＩＮＶ１、ＩＮＶ２を設ける方式はデバイス
サイズによる調整よりも確実に遅延させることができ
る。また、この方式は第８実施例ないし第１１実施例、
第１７実施例ないし第１９実施例、第２３実施例および
第２４実施例に適用しても勿論有効である。
【００７７】
【発明の効果】この発明によれば、トーテムポール回路
のレベルシフト回路に高耐圧のｐチャネルＭＯＳＦＥＴ
のような高耐圧で且つｐチャネル型デバイスを適用する
ことで、従来回路で不可欠とされた別電源を使用するこ
となくレベルシフト回路を構成できる。これにより、ト
ーテムポール回路のマルチ出力が１チップ上に集積形成
することが可能となる。
のレベルシフト回路に高耐圧のｐチャネルＭＯＳＦＥＴ
のような高耐圧で且つｐチャネル型デバイスを適用する
ことで、従来回路で不可欠とされた別電源を使用するこ
となくレベルシフト回路を構成できる。これにより、ト
ーテムポール回路のマルチ出力が１チップ上に集積形成
することが可能となる。
【００７８】また上アーム側（高電位側）デバイスのソ
ース・ゲート間あるいはエミッタ・ゲート間に配置され
たダイオードを介して下アーム側（低電位側）デバイス
に電流を流すことにより、下アーム側デバイスがオン状
態の場合には、上アームデバイスのソース電位あるいは
エミッタ電位が必ずゲート電位より高くすることで、下
アーム側デバイスがオン状態のときには上アーム側デバ
イスがオンしないようにできる。これによりアーム短絡
を防止できる。またこのアーム短絡防止回路には下アー
ム側デバイスを直接利用する方法と、下アーム側デバイ
スとは別に個別の補助デバイスを設ける方法がある。下
アーム側デバイスを用いると回路部品点数が少なくてよ
く、一方補助デバイスを用いる場合は、下アーム側デバ
イスと同期して動作させることで、アーム短絡を防止で
きる。この場合は下アーム側デバイスより補助デバイス
を多少早めにオン動作させることで、より確実にアーム
短絡を防止できる。
ース・ゲート間あるいはエミッタ・ゲート間に配置され
たダイオードを介して下アーム側（低電位側）デバイス
に電流を流すことにより、下アーム側デバイスがオン状
態の場合には、上アームデバイスのソース電位あるいは
エミッタ電位が必ずゲート電位より高くすることで、下
アーム側デバイスがオン状態のときには上アーム側デバ
イスがオンしないようにできる。これによりアーム短絡
を防止できる。またこのアーム短絡防止回路には下アー
ム側デバイスを直接利用する方法と、下アーム側デバイ
スとは別に個別の補助デバイスを設ける方法がある。下
アーム側デバイスを用いると回路部品点数が少なくてよ
く、一方補助デバイスを用いる場合は、下アーム側デバ
イスと同期して動作させることで、アーム短絡を防止で
きる。この場合は下アーム側デバイスより補助デバイス
を多少早めにオン動作させることで、より確実にアーム
短絡を防止できる。
【００７９】トーテムポール回路をＩＧＢＴなどの電圧
駆動型バイポーラデバイスで構成した場合の逆方向通電
は、カソード部がＩＧＢＴのコレクタ部と接続され、ア
ノード部がＩＧＢＴのエミッタ部と接続されたフリーホ
イールダイオードをＩＧＢＴと逆並列に配置することで
確保することができる。このフリーホイールダイオード
の代わりに高耐圧ｎチャネルＭＯＳＦＥＴを並列に配置
すると、逆方向電流は高耐圧ｎチャネルＭＯＳＦＥＴの
寄生ダイオードを通して流れ、順方向電流はＩＧＢＴの
他にこの高耐圧ｎチャネルＭＯＳＦＥＴを通しても流れ
るため、順方向の通電能力を高めることができる。
駆動型バイポーラデバイスで構成した場合の逆方向通電
は、カソード部がＩＧＢＴのコレクタ部と接続され、ア
ノード部がＩＧＢＴのエミッタ部と接続されたフリーホ
イールダイオードをＩＧＢＴと逆並列に配置することで
確保することができる。このフリーホイールダイオード
の代わりに高耐圧ｎチャネルＭＯＳＦＥＴを並列に配置
すると、逆方向電流は高耐圧ｎチャネルＭＯＳＦＥＴの
寄生ダイオードを通して流れ、順方向電流はＩＧＢＴの
他にこの高耐圧ｎチャネルＭＯＳＦＥＴを通しても流れ
るため、順方向の通電能力を高めることができる。
【００８０】さらに、この発明によれば、トーテムポー
ル回路の下アーム側デバイスをマルチコレクタ構造ある
いはマルチドレイン構造とし、その一端を上アーム側デ
バイスのゲート端子と接続する。これにより下アーム側
デバイスはアーム短絡防止用の素子も兼ね、下アーム側
デバイスと並列に配置されるアーム短絡防止用の素子を
取り除くことができる。よって、この方法によりアーム
短絡の防止だけでなく出力段回路の占有面積も小さくす
ることが可能となる。
ル回路の下アーム側デバイスをマルチコレクタ構造ある
いはマルチドレイン構造とし、その一端を上アーム側デ
バイスのゲート端子と接続する。これにより下アーム側
デバイスはアーム短絡防止用の素子も兼ね、下アーム側
デバイスと並列に配置されるアーム短絡防止用の素子を
取り除くことができる。よって、この方法によりアーム
短絡の防止だけでなく出力段回路の占有面積も小さくす
ることが可能となる。
【００８１】また上アーム側デバイス駆動回路の課題に
関しては、この駆動回路に高耐圧のｐチャネル型デバイ
スを適用することで簡易な駆動回路を構成できる。レベ
ルシフト回路の消費電流はレベルシフト回路を構成する
高耐圧ｎチャネルＭＯＳＦＥＴのドレイン側に電流制限
用高抵抗を接続することで低減できる。また高耐圧ｎチ
ャネルＭＯＳＦＥＴとこれと同一構造のデバイスを用い
たミラー回路を含む定電流回路を組み込むことでも達成
できる。
関しては、この駆動回路に高耐圧のｐチャネル型デバイ
スを適用することで簡易な駆動回路を構成できる。レベ
ルシフト回路の消費電流はレベルシフト回路を構成する
高耐圧ｎチャネルＭＯＳＦＥＴのドレイン側に電流制限
用高抵抗を接続することで低減できる。また高耐圧ｎチ
ャネルＭＯＳＦＥＴとこれと同一構造のデバイスを用い
たミラー回路を含む定電流回路を組み込むことでも達成
できる。
【００８２】上記の定電流回路を組み込む方式において
は、ミラー回路を構成するデバイスのうち出力段回路側
に接続された高耐圧ｎチャネルＭＯＳＦＥＴのチャネル
幅を小さくすることにより、上アーム側デバイス駆動回
路の消費電流を増加させることなく定電流回路部の遅延
時間を改善することが可能である。高耐圧ｐチャネルＭ
ＯＳＦＥＴを適用した上アーム側デバイス駆動回路にお
いて、高耐圧ｐチャネルＭＯＳＦＥＴを高耐圧ｐｎｐト
ランジスタに置き換えることもアーム短絡の防止に効果
的である。
は、ミラー回路を構成するデバイスのうち出力段回路側
に接続された高耐圧ｎチャネルＭＯＳＦＥＴのチャネル
幅を小さくすることにより、上アーム側デバイス駆動回
路の消費電流を増加させることなく定電流回路部の遅延
時間を改善することが可能である。高耐圧ｐチャネルＭ
ＯＳＦＥＴを適用した上アーム側デバイス駆動回路にお
いて、高耐圧ｐチャネルＭＯＳＦＥＴを高耐圧ｐｎｐト
ランジスタに置き換えることもアーム短絡の防止に効果
的である。
【図１】この発明の第１実施例で、高耐圧ｐチャネルＭ
ＯＳＦＥＴを定電流方式のレベルシフト回路の出力端子
と接続した高耐圧パワーＩＣの出力段回路図
ＯＳＦＥＴを定電流方式のレベルシフト回路の出力端子
と接続した高耐圧パワーＩＣの出力段回路図
【図２】この発明の第２実施例で、高耐圧ｐチャネルＭ
ＯＳＦＥＴを抵抗分割方式のレベルシフト回路の出力端
子と接続した高耐圧パワーＩＣの出力段回路図
ＯＳＦＥＴを抵抗分割方式のレベルシフト回路の出力端
子と接続した高耐圧パワーＩＣの出力段回路図
【図３】この発明の第３実施例で、図１のトーテムポー
ル回路の上アーム側のデバイスをＩＧＢＴであるＮ１１
に置き換えた回路図
ル回路の上アーム側のデバイスをＩＧＢＴであるＮ１１
に置き換えた回路図
【図４】この発明の第４実施例で、図１のトーテムポー
ル回路の下アーム側のデバイスをＩＧＢＴであるＮ２１
に置き換えた回路図
ル回路の下アーム側のデバイスをＩＧＢＴであるＮ２１
に置き換えた回路図
【図５】この発明の第５実施例で、定電流方式のレベル
シフト回路１ａを適用し、図１のトーテムポール回路の
上アーム側のデバイスおよび下アーム側のデバイスをＩ
ＧＢＴに置き換えた回路図
シフト回路１ａを適用し、図１のトーテムポール回路の
上アーム側のデバイスおよび下アーム側のデバイスをＩ
ＧＢＴに置き換えた回路図
【図６】この発明の第６実施例で、アーム短絡を防止し
たトーテムポール回路図
たトーテムポール回路図
【図７】この発明の第７実施例で、図６のトーテムポー
ル回路の上アーム側のデバイスをＩＧＢＴに置き換えた
回路図
ル回路の上アーム側のデバイスをＩＧＢＴに置き換えた
回路図
【図８】この発明の第８実施例で、アーム短絡防止用デ
バイスを低電位側の高耐圧ｎチャネルＭＯＳＦＥＴに並
列に配置した場合の回路図
バイスを低電位側の高耐圧ｎチャネルＭＯＳＦＥＴに並
列に配置した場合の回路図
【図９】この発明の第９実施例で、図８のトーテムポー
ル回路の下アーム側のデバイスをＩＧＢＴに置き換えた
回路図
ル回路の下アーム側のデバイスをＩＧＢＴに置き換えた
回路図
【図１０】この発明の第１０実施例で、図８のトーテム
ポール回路の上アーム側のデバイスをＩＧＢＴに置き換
えた回路図
ポール回路の上アーム側のデバイスをＩＧＢＴに置き換
えた回路図
【図１１】この発明の第１１実施例で、図９のトーテム
ポール回路の上アーム側のデバイスをＩＧＢＴに置き換
えた回路図
ポール回路の上アーム側のデバイスをＩＧＢＴに置き換
えた回路図
【図１２】この発明の第１２実施例で、図３のトーテム
ポール回路の上アーム側のデバイスであるＩＧＢＴと並
列に逆通電用のフリーホイールダイオードを配置した回
路図
ポール回路の上アーム側のデバイスであるＩＧＢＴと並
列に逆通電用のフリーホイールダイオードを配置した回
路図
【図１３】この発明の第１３実施例で、図４のトーテム
ポール回路の下アーム側のデバイスであるＩＧＢＴと並
列に逆通電用のフリーホイールダイオードを配置した回
路図
ポール回路の下アーム側のデバイスであるＩＧＢＴと並
列に逆通電用のフリーホイールダイオードを配置した回
路図
【図１４】この発明の第１４実施例で、図５のトーテム
ポール回路の上下アームのＩＧＢＴにフリーホイールダ
イオードを配置した回路図
ポール回路の上下アームのＩＧＢＴにフリーホイールダ
イオードを配置した回路図
【図１５】この発明の第１５実施例で、図６のトーテム
ポール回路の下アーム側に逆通電用の高耐圧ダイオード
を配置した回路図
ポール回路の下アーム側に逆通電用の高耐圧ダイオード
を配置した回路図
【図１６】この発明の第１６実施例で、図７のトーテム
ポール回路の上下アーム側に逆通電用の高耐圧ダイオー
ドを配置した回路図
ポール回路の上下アーム側に逆通電用の高耐圧ダイオー
ドを配置した回路図
【図１７】この発明の第１７実施例で、図９のトーテム
ポール回路の下アーム側のＩＧＢＴと並列に逆通電用の
フリーホイールダイオードを配置した回路図
ポール回路の下アーム側のＩＧＢＴと並列に逆通電用の
フリーホイールダイオードを配置した回路図
【図１８】この発明の第１８実施例で、図１０のトーテ
ムポール回路の上アーム側のＩＧＢＴであるＮ１１と並
列に逆通電用のフリーホイールダイオードであるＤ６を
配置した回路図
ムポール回路の上アーム側のＩＧＢＴであるＮ１１と並
列に逆通電用のフリーホイールダイオードであるＤ６を
配置した回路図
【図１９】この発明の第１９実施例で、図１１のトーテ
ムポール回路の上下アームのＩＧＢＴに逆通電用のフリ
ーホイールダイオードを配置した回路図
ムポール回路の上下アームのＩＧＢＴに逆通電用のフリ
ーホイールダイオードを配置した回路図
【図２０】この発明の第２０実施例で、図１２のトーテ
ムポール回路において、上アーム側のＩＧＢＴの逆通電
用のフリーホイールダイオードの代わりに第２補助高耐
圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路図
ムポール回路において、上アーム側のＩＧＢＴの逆通電
用のフリーホイールダイオードの代わりに第２補助高耐
圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路図
【図２１】この発明の第２１実施例で、図１３のトーテ
ムポール回路において、下アーム側のＩＧＢＴに逆通電
用のフリーホイールダイオードの代わり第２補助高耐圧
ｎチャネルＭＯＳＦＥＴを配置した場合の回路図
ムポール回路において、下アーム側のＩＧＢＴに逆通電
用のフリーホイールダイオードの代わり第２補助高耐圧
ｎチャネルＭＯＳＦＥＴを配置した場合の回路図
【図２２】この発明の第２２実施例で、図１４のトーテ
ムポール回路において、上下アームの逆通電用デバイス
として配置したフリーホイールダイオードの代わりに第
２補助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の
回路図
ムポール回路において、上下アームの逆通電用デバイス
として配置したフリーホイールダイオードの代わりに第
２補助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の
回路図
【図２３】この発明の第２３実施例で、図１７のトーテ
ムポール回路において、下アーム側のＩＧＢＴの逆通電
用のフリーホイールダイオードの代わりに第２補助高耐
圧ｎチャネルＭＯＦＥＴを配置した場合の回路図
ムポール回路において、下アーム側のＩＧＢＴの逆通電
用のフリーホイールダイオードの代わりに第２補助高耐
圧ｎチャネルＭＯＦＥＴを配置した場合の回路図
【図２４】この発明の第２４実施例で、図１９のトーテ
ムポール回路において、上下アームの逆通電用のフリー
ホイールダイオードの代わりに第２補助高耐圧ｎチャネ
ルＭＯＳＦＥＴを配置した場合の回路図
ムポール回路において、上下アームの逆通電用のフリー
ホイールダイオードの代わりに第２補助高耐圧ｎチャネ
ルＭＯＳＦＥＴを配置した場合の回路図
【図２５】図２０の上アーム側のＩＧＢＴと第２補助高
耐圧ｎチャネルＭＯＳＦＥＴをＳＯＩ基板を用いた誘電
体分離基板上の１つの半導体領域に形成した場合の断面
図
耐圧ｎチャネルＭＯＳＦＥＴをＳＯＩ基板を用いた誘電
体分離基板上の１つの半導体領域に形成した場合の断面
図
【図２６】図２５に示した素子の順バイアス導通時にお
ける電流分布をシミュレーションによって求めた図で、
（ａ）は正孔電流分布図、（ｂ）は電子電流分布図
ける電流分布をシミュレーションによって求めた図で、
（ａ）は正孔電流分布図、（ｂ）は電子電流分布図
【図２７】この発明の第２５実施例で、下アームのＩＧ
ＢＴにマルチコレクタ構造を採用した高耐圧パワーＩＣ
の出力段回路図
ＢＴにマルチコレクタ構造を採用した高耐圧パワーＩＣ
の出力段回路図
【図２８】この発明の第２６実施例で、図２７のマルチ
コレクタ構造を持つ横形ＩＧＢＴの断面構造の斜視図
コレクタ構造を持つ横形ＩＧＢＴの断面構造の斜視図
【図２９】第２８図のデバイスにおける電極パターンの
平面図
平面図
【図３０】この発明の第２７実施例で、トーテムポール
回路の下アーム側デバイスにマルチドレイン構造を持つ
高耐圧ｎチャネルＭＯＳＦＥＴを適用した回路図
回路の下アーム側デバイスにマルチドレイン構造を持つ
高耐圧ｎチャネルＭＯＳＦＥＴを適用した回路図
【図３１】この発明の第２８実施例で、第２７図の回路
において、上アーム側デバイス駆動回路の高耐圧ｐチャ
ネルＭＯＳＦＥＴであるＰ１を高耐圧ｐｎｐトランジス
タであるＰ１１に置き換えた回路図
において、上アーム側デバイス駆動回路の高耐圧ｐチャ
ネルＭＯＳＦＥＴであるＰ１を高耐圧ｐｎｐトランジス
タであるＰ１１に置き換えた回路図
【図３２】この発明の第２９実施例で、上アーム側デバ
イス駆動回路の前段に、Ｎ３と同一耐圧構造を有するデ
バイスＮ３１を用いたミラー回路を含む定電流回路を接
続した回路図
イス駆動回路の前段に、Ｎ３と同一耐圧構造を有するデ
バイスＮ３１を用いたミラー回路を含む定電流回路を接
続した回路図
【図３３】この発明の第３０実施例で、アーム短絡防止
回路図
回路図
【図３４】従来のトーテムポール回路を含む高耐圧ＩＣ
の出力段回路図
の出力段回路図
【図３５】従来のプッシュプル回路を含む高耐圧ＩＣの
出力段回路図
出力段回路図
Ｎ１ 高耐圧ｎチャネルＭＯＳＦＥＴ Ｎ１１ ＩＧＢＴ Ｎ１２ 高耐圧ｎチャネルＭＯＳＦＥＴ Ｎ２ 高耐圧ｎチャネルＭＯＳＦＥＴ Ｎ２１ ＩＧＢＴ Ｎ２２ 高耐圧ｎチャネルＭＯＳＦＥＴ Ｎ２３ 高耐圧ｎチャネルＭＯＳＦＥＴ Ｎ２４ ＩＧＢＴ Ｎ３ 高耐圧ｎチャネルＭＯＳＦＥＴ Ｎ３１ 高耐圧ｎチャネルＭＯＳＦＥＴ Ｎ４ 高耐圧ｎチャネルＭＯＳＦＥＴ Ｎ５ 低耐圧ｎチャネルＭＯＳＦＥＴ Ｎ６ 高耐圧ｎチャネルＭＯＳＦＥＴ Ｎ７１ マルチドレイン構造の高耐圧ｎチャネルＭＯＳ
ＦＥＴ Ｎ８１ マルチドレイン構造の高耐圧ＩＧＢＴ Ｐ１ 高耐圧ｐチャネルＭＯＳＦＥＴ Ｐ２ 低耐圧ｐチャネルＭＯＳＦＥＴ Ｐ３ 低耐圧ｐチャネルＭＯＳＦＥＴ Ｐ４ 高耐圧ｐチャネルＭＯＳＦＥＴ Ｐ１１ ｐｎｐトランジスタ Ｒ１ 抵抗体 Ｒ２ 抵抗体 Ｒ３ 抵抗体 Ｒ４ 抵抗体 Ｒ５ 抵抗体 Ｒ６ 抵抗体 Ｄ１ 保護用のダイオード Ｄ２ 保護用のダイオード Ｄ３ 第１補助ダイオード Ｄ４ 第２補助ダイオード（フリーホイールダイオー
ド） Ｄ５ 寄生ダイオード Ｄ６ フリーホイールダイオード Ｄ７ 寄生ダイオード Ｄ８ 寄生ダイオード Ｄ９ 寄生ダイオード ＶDH 高電圧側電源 ＶDL 低電圧側電源 ＶL レベルシフト回路用外部電源 ＩＮ１ 上アーム側入力端子 ＩＮ２ 下アーム側入力端子 ＯＵＴ 出力端子 ＩＮＶ１ インバータ１ ＩＮＶ２ インバータ２ １ａ 定電流方式のレベルシフト回路 １ｂ 抵抗分割方式のレベルシフト回路 １ｃ 従来のレベルシフト回路 １ｄ 上アーム側デバイス駆動回路 ２ａ トーテムポール回路 ２ｂ トーテムポール回路 ２ｃ トーテムポール回路 ２ｄ プッシュプル回路 ３ 第１または第２導電形半導体基板 ３ｆ ミラー回路を含む定電流回路 ４ 貼り合わせ酸化膜 ５ 第１導電形基板 ５０ 貼り合わせ基板 ６ 第２導電形ベース領域 ７ 第２導電形コンタクト領域 ８ａ 第１導電形ソース領域 ８ｂ 第１導電形エミッタ領域 ９ エミッタ電極 １０ ゲート電極 １１ 第１導電形バッファ領域 １２ 第１導電形ドレイン領域 １３ 第２導電形コレクタ領域 １４ａ ドレイン電極 １４ｂ コレクタ電極 １５ 側壁酸化膜 １６ 多結晶半導体 １７ トレンチ分離領域 ｉh 正孔電流 ｉe 電子電流 ２１、２３〜２５、３２、３４、４８ ゲート部 ２７、２８、３０、３３、３６、４０、４６、６１
ドレイン部 ２２、２２ａ、２９、２９ａ、３８、４２、４７ ソ
ース部 ２６ レベルシフト回路の出力部子 ３１ 接続点 ３５、３９、４３、４５ カソード部 ３６、４０ コレクタ部 ３７、４１、４４ アノード部 ３８、４２ エミッタ部 １００ エミッタ（ソース）領域 １０１ ドレイン領域 １０２ コレクタ領域 １１０ ＭＯＳＦＥＴ領域 １１１ ＩＧＢＴ領域 ２０１ 第１導電形基板 ２０２ ベース領域 ２０３ ソース領域 ２０４ コンタクト領域 ２０５ バッファ領域 ２０６ 主コレクタ領域 ２６６ 補助コレクタ領域 ２０７ エミッタ電極 ２０８ ゲート電極 ２０９ 主コレクタ電極 ２９９ 補助コレクタ電極 ＣＭ端子 主コレクタ端子 ＣＳ端子 補助コレクタ端子 ＤＭ端子 主ドレイン端子 ＤＳ端子 補助ドレイン端子
ＦＥＴ Ｎ８１ マルチドレイン構造の高耐圧ＩＧＢＴ Ｐ１ 高耐圧ｐチャネルＭＯＳＦＥＴ Ｐ２ 低耐圧ｐチャネルＭＯＳＦＥＴ Ｐ３ 低耐圧ｐチャネルＭＯＳＦＥＴ Ｐ４ 高耐圧ｐチャネルＭＯＳＦＥＴ Ｐ１１ ｐｎｐトランジスタ Ｒ１ 抵抗体 Ｒ２ 抵抗体 Ｒ３ 抵抗体 Ｒ４ 抵抗体 Ｒ５ 抵抗体 Ｒ６ 抵抗体 Ｄ１ 保護用のダイオード Ｄ２ 保護用のダイオード Ｄ３ 第１補助ダイオード Ｄ４ 第２補助ダイオード（フリーホイールダイオー
ド） Ｄ５ 寄生ダイオード Ｄ６ フリーホイールダイオード Ｄ７ 寄生ダイオード Ｄ８ 寄生ダイオード Ｄ９ 寄生ダイオード ＶDH 高電圧側電源 ＶDL 低電圧側電源 ＶL レベルシフト回路用外部電源 ＩＮ１ 上アーム側入力端子 ＩＮ２ 下アーム側入力端子 ＯＵＴ 出力端子 ＩＮＶ１ インバータ１ ＩＮＶ２ インバータ２ １ａ 定電流方式のレベルシフト回路 １ｂ 抵抗分割方式のレベルシフト回路 １ｃ 従来のレベルシフト回路 １ｄ 上アーム側デバイス駆動回路 ２ａ トーテムポール回路 ２ｂ トーテムポール回路 ２ｃ トーテムポール回路 ２ｄ プッシュプル回路 ３ 第１または第２導電形半導体基板 ３ｆ ミラー回路を含む定電流回路 ４ 貼り合わせ酸化膜 ５ 第１導電形基板 ５０ 貼り合わせ基板 ６ 第２導電形ベース領域 ７ 第２導電形コンタクト領域 ８ａ 第１導電形ソース領域 ８ｂ 第１導電形エミッタ領域 ９ エミッタ電極 １０ ゲート電極 １１ 第１導電形バッファ領域 １２ 第１導電形ドレイン領域 １３ 第２導電形コレクタ領域 １４ａ ドレイン電極 １４ｂ コレクタ電極 １５ 側壁酸化膜 １６ 多結晶半導体 １７ トレンチ分離領域 ｉh 正孔電流 ｉe 電子電流 ２１、２３〜２５、３２、３４、４８ ゲート部 ２７、２８、３０、３３、３６、４０、４６、６１
ドレイン部 ２２、２２ａ、２９、２９ａ、３８、４２、４７ ソ
ース部 ２６ レベルシフト回路の出力部子 ３１ 接続点 ３５、３９、４３、４５ カソード部 ３６、４０ コレクタ部 ３７、４１、４４ アノード部 ３８、４２ エミッタ部 １００ エミッタ（ソース）領域 １０１ ドレイン領域 １０２ コレクタ領域 １１０ ＭＯＳＦＥＴ領域 １１１ ＩＧＢＴ領域 ２０１ 第１導電形基板 ２０２ ベース領域 ２０３ ソース領域 ２０４ コンタクト領域 ２０５ バッファ領域 ２０６ 主コレクタ領域 ２６６ 補助コレクタ領域 ２０７ エミッタ電極 ２０８ ゲート電極 ２０９ 主コレクタ電極 ２９９ 補助コレクタ電極 ＣＭ端子 主コレクタ端子 ＣＳ端子 補助コレクタ端子 ＤＭ端子 主ドレイン端子 ＤＳ端子 補助ドレイン端子
Claims (24)
- 【請求項１】高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
および低電位側の高耐圧ｎチャネルＭＯＳＦＥＴにより
トーテムポール回路が構成され、レベルシフト回路によ
り、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動さ
れる高耐圧パワーＩＣの出力段回路において、高電位側
の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と、前記レ
ベルシフト回路の出力部との間に少なくとも高耐圧ｐチ
ャネルＭＯＳＦＥＴを介在させ、レベルシフト回路の出
力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート部とが接
続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲ
ート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレイン部と
が少なくとも第１抵抗体を介して接続され、前記高耐圧
ｐチャネルＭＯＳＦＥＴのソース部が電源の高電位側に
接続されることを特徴とする高耐圧パワーＩＣの出力段
回路。 - 【請求項２】高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のソース部と低電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のドレイン部とが接続され、該接続点が出力端子となる
トーテムポール回路で、レベルシフト回路により、高電
位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される高耐
圧パワーＩＣの出力段回路において、レベルシフト回路
の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート部と
が接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレイン
部との間に第１抵抗体が接続され、高耐圧ｐチャネルＭ
ＯＳＦＥＴのソース部が電源の高電位側に接続され、高
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と第
２抵抗体の一端およびダイオードのカソード部とが接続
され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソー
ス部と第２抵抗体の他端およびダイオードのアノード部
とが接続されることを特徴とする高耐圧パワーＩＣの出
力段回路。 - 【請求項３】高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のソース部とダイオードのアノード部とが接続され、ダ
イオードのカソード部と低電位側の高耐圧ｎチャネルＭ
ＯＳＦＥＴのドレイン部とが接続され、高電位側の高耐
圧ｎチャネルＭＯＳＦＥＴのソース部とダイオードのア
ノード部との接続点が出力端子となるトーテムポール回
路で、レベルシフト回路により、高電位側の高耐圧ｎチ
ャネルＭＯＳＦＥＴが駆動される高耐圧パワーＩＣの出
力段回路において、レベルシフト回路の出力部と高耐圧
ｐチャネルＭＯＳＦＥＴのゲート部とが接続され、高電
位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と高耐
圧ｐチャネルＭＯＳＦＥＴのドレイン部との間に第１抵
抗体が接続され、高耐圧ｐチャネルＭＯＳＦＥＴのソー
ス部が電源の高電位側に接続され、高電位側の高耐圧ｎ
チャネルＭＯＳＦＥＴのゲート部とソース部との間に第
３抵抗体が接続され、高電位側の高耐圧ｎチャネルＭＯ
ＳＦＥＴのゲート部とダイオードのカソード部とが接続
されることを特徴とする高耐圧パワーＩＣの出力段回
路。 - 【請求項４】高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のソース部とダイオードのアノード部とが接続し、ダイ
オードのカソード部と第１補助ダイオードのアノード部
とが接続し、第１補助ダイオードのカソード部と低電位
側の高耐圧ｎチャネルＭＯＳＦＥＴのドレイン部とが接
続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソ
ース部と第２補助ダイオードのカソード部とが接続さ
れ、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース
部とダイオードのアノード部との接続点が出力端子とな
るトーテムポール回路で、レベルシフト回路により、高
電位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される高
耐圧パワーＩＣの出力段回路において、レベルシフト回
路の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート部
とが接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥ
Ｔのゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレイ
ン部との間に第１抵抗体が接続され、高耐圧ｐチャネル
ＭＯＳＦＥＴのソース部が電源の高電位側に接続され、
高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と
ソース部との間に第３抵抗体が接続され、高電位側の高
耐圧ｎチャネルＭＯＳＦＥＴのゲート部とダイオードの
カソード部とが接続されることを特徴とする高耐圧パワ
ーＩＣの出力段回路。 - 【請求項５】高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のソース部と低電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のドレイン部とが接続され、該接続点が出力端子となる
トーテムポール回路で、レベルシフト回路により、高電
位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される高耐
圧パワーＩＣの出力段回路において、レベルシフト回路
の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート部と
が接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレイン
部との間に第１抵抗体が接続され、高耐圧ｐチャネルＭ
ＯＳＦＥＴのソース部が電源の高電位側に接続され、高
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部とソ
ース部との間に第３抵抗体が接続され、高電位側の高耐
圧ｎチャネルＭＯＳＦＥＴのソース部とダイオードのア
ノード部とが接続され、ダイオードのカソード部と高電
位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と第１
補助高耐圧ｎチャネルＭＯＳＦＥＴのドレイン部とが接
続され、該第１補助高耐圧ｎチャネルＭＯＳＦＥＴのゲ
ート部とソース部とが低電位側の高耐圧ｎチャネルＭＯ
ＳＦＥＴのゲート部とソース部とにそれぞれ接続される
ことを特徴とする高耐圧パワーＩＣの出力段回路。 - 【請求項６】高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のソース部と低電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のドレイン部とが接続され、該接続点が出力端子となる
トーテムポール回路で、レベルシフト回路により、高電
位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される高耐
圧パワーＩＣの出力段回路において、レベルシフト回路
の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート部と
が接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレイン
部との間に第１抵抗体が接続され、高耐圧ｐチャネルＭ
ＯＳＦＥＴのソース部が電源の高電位側に接続され、高
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部とソ
ース部との間に第３抵抗体が接続され、高電位側の高耐
圧ｎチャネルＭＯＳＦＥＴのソース部とダイオードのア
ノード部とが接続され、ダイオードのカソード部と高電
位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部とが接
続され、ダイオードのカソード部と第１補助ダイオード
のアノード部とが接続され、第１補助ダイオード部のカ
ソード部と第１補助高耐圧ｎチャネルＭＯＳＦＥＴのド
レイン部とが接続され、第１補助高耐圧ｎチャネルＭＯ
ＳＦＥＴのゲート部とソース部とが低電位側の高耐圧ｎ
チャネルＭＯＳＦＥＴのゲート部とソース部とにそれぞ
れ接続されることを特徴とする高耐圧パワーＩＣの出力
段回路。 - 【請求項７】高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のソース部と低電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のドレイン部とが接続され、該接続点が出力端子となる
トーテムポール回路で、レベルシフト回路により、高電
位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される高耐
圧パワーＩＣの出力段回路において、レベルシフト回路
の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート部と
が接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレイン
部との間に第１抵抗体が接続され、高耐圧ｐチャネルＭ
ＯＳＦＥＴのソース部が電源の高電位側に接続され、高
電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と第
２抵抗体の一端およびダイオードのカソード部とが接続
され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソー
ス部と第２抵抗体の他端およびダイオードのアノード部
とが接続され、低電位側のｎチャネルＭＯＳＦＥＴのド
レイン部が第１ドレイン部および第２ドレイン部の２個
の独立したドレイン部で形成され、主電流を流す第１ド
レイン部が高電位側の高耐圧ｎチャネルＭＯＳＦＥＴの
ソース部と接続され、主電流の一部を流す第２ドレイン
部が高電位側のｎチャネルＭＯＳＦＥＴのゲート部と接
続されることを特徴とする高耐圧パワーＩＣの出力段回
路。 - 【請求項８】高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のソース部と低電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のドレイン部とが接続され、該接続点が出力端子となる
トーテムポール回路で、レベルシフト回路により、高電
位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される高耐
圧パワーＩＣの出力段回路において、レベルシフト回路
の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート部と
が接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴ
のゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレイン
部とが直接接続され、高耐圧ｐチャネルＭＯＳＦＥＴの
ソース部が電源の高電位側に接続され、高電位側の高耐
圧ｎチャネルＭＯＳＦＥＴのゲート部と第２抵抗体の一
端およびダイオードのカソード部とが接続され、高電位
側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と第２抵
抗体の他端およびダイオードのアノード部とが接続さ
れ、低電位側のｎチャネルＭＯＳＦＥＴのドレイン部が
第１ドレイン部および第２ドレイン部の２個の独立した
マルチドレイン部で形成され、主電流を流す第１ドレイ
ン部が高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソー
ス部と接続され、主電流の一部を流す第２ドレイン部が
高電位側のｎチャネルＭＯＳＦＥＴのゲート部と接続さ
れることを特徴とする高耐圧パワーＩＣの出力段回路。 - 【請求項９】レベルシフト回路が、少なくとも低耐圧ｐ
チャネルＭＯＳＦＥＴと高抵抗体および２個の高耐圧ｎ
チャネルＭＯＳＦＥＴとからなる電流ミラー回路で構成
されることを特徴とする請求項１ないし８のいずれかに
記載の高耐圧パワーＩＣの出力段回路。 - 【請求項１０】レベルシフト回路が、少なくとも２個の
高抵抗体と高耐圧ｎチャネルＭＯＳＦＥＴとからなる抵
抗分圧回路で構成されることを特徴とする請求項１ない
し８のいずれかに記載の高耐圧パワーＩＣの出力段回
路。 - 【請求項１１】高耐圧ｐチャネルＭＯＳＦＥＴが高耐圧
ｐｎｐトランジスタに置換されることを特徴とする請求
項１ないし８のいずれかに記載の高耐圧パワーＩＣの出
力段回路。 - 【請求項１２】トーテムポール回路を構成する高耐圧ｎ
チャネルＭＯＳＦＥＴが寄生ダイオードを有することを
特徴とする請求項１ないし８のいずれかに記載の高耐圧
パワーＩＣの出力段回路。 - 【請求項１３】トーテムポール回路を構成する高耐圧ｎ
チャネルＭＯＳＦＥＴの内、少なくとも１個をＩＧＢＴ
で置き換えることを特徴とする請求項１ないし６のいず
れかに記載の高耐圧パワーＩＣの出力段回路。 - 【請求項１４】トーテムポール回路を構成する高耐圧ｎ
チャネルＭＯＳＦＥＴの内、少なくとも１個をＩＧＢＴ
およびフリーホイールダイオードで置き換えることを特
徴とする請求項１ないし６のいずれかに記載の高耐圧パ
ワーＩＣの出力段回路。 - 【請求項１５】トーテムポール回路を構成する高耐圧ｎ
チャネルＭＯＳＦＥＴの内、少なくとも１個を、並列接
続されたＩＧＢＴおよび第２補助高耐圧ｎチャネルＭＯ
ＳＦＥＴで置き換えることを特徴とする請求項１ないし
６のいずれかに記載の高耐圧パワーＩＣの出力段回路。 - 【請求項１６】ダイオードがツェナーダイオードである
ことを特徴とする請求項２ないし８のいずれかに記載の
高耐圧パワーＩＣの出力段回路。 - 【請求項１７】レベルシフト回路が、少なくとも低耐圧
ｐチャネルＭＯＳＦＥＴと高抵抗体および２個の高耐圧
ｎチャネルＭＯＳＦＥＴとからなる電流ミラー回路で構
成され、且つ、トーテムポール回路を構成する高耐圧ｎ
チャネルＭＯＳＦＥＴの内、少なくとも１個をＩＧＢＴ
で置き換えるか、又は、トーテムポール回路を構成する
高耐圧ｎチャネルＭＯＳＦＥＴの内、少なくとも１個を
ＩＧＢＴおよびフリーホイールダイオードで置き換える
か、又は、トーテムポール回路を構成する高耐圧ｎチャ
ネルＭＯＳＦＥＴの内、少なくとも１個を、並列接続さ
れたＩＧＢＴおよび第２補助高耐圧ｎチャネルＭＯＳＦ
ＥＴで置き換えることを特徴とする請求項１ないし６の
いずれかに記載の高耐圧パワーＩＣの出力段回路。 - 【請求項１８】レベルシフト回路が、少なくとも２個の
高抵抗体と高耐圧ｎチャネルＭＯＳＦＥＴとからなる抵
抗分圧回路で構成され、且つ、トーテムポール回路を構
成する高耐圧ｎチャネルＭＯＳＦＥＴが寄生ダイオード
を有するか、又は、トーテムポール回路を構成する高耐
圧ｎチャネルＭＯＳＦＥＴの内、少なくとも１個をＩＧ
ＢＴで置き換えるか、又は、トーテムポール回路を構成
する高耐圧ｎチャネルＭＯＳＦＥＴの内、少なくとも１
個をＩＧＢＴおよびフリーホイールダイオードで置き換
えるか、又は、トーテムポール回路を構成する高耐圧ｎ
チャネルＭＯＳＦＥＴの内、少なくとも１個を、並列接
続されたＩＧＢＴおよび第２補助高耐圧ｎチャネルＭＯ
ＳＦＥＴで置き換えることを特徴とする請求項１ないし
６のいずれかに記載の高耐圧パワーＩＣの出力段回路。 - 【請求項１９】高電位側ｎチャネルＭＯＳＦＥＴがｎチ
ャネルＩＧＢＴとフリーホイールダイオードとに置換さ
れることを特徴とする請求項７または８記載の高耐圧パ
ワーＩＣの出力段回路。 - 【請求項２０】低電位側ｎチャネルＭＯＳＦＥＴがｎチ
ャネルＩＧＢＴとフリーホイールダイオードとに置換さ
れ、ｎチャネルＩＧＢＴのコレクタが２つの独立した第
１コレクタと第２コレクタのマルチコレクタ部で構成さ
れることを特徴とする請求項７または８記載の高耐圧パ
ワーＩＣの出力段回路。 - 【請求項２１】高電位側ｎチャネルＭＯＳＦＥＴがｎチ
ャネルＩＧＢＴとフリーホイールダイオードとに置換さ
れ、且つ低電位側ｎチャネルＭＯＳＦＥＴがｎチャネル
ＩＧＢＴとフリーホイールダイオードとに置換され、ｎ
チャネルＩＧＢＴのコレクタが２つの独立した第１コレ
クタと第２コレクタのマルチコレクタ部で構成されるこ
とを特徴とする請求項７または８記載の高耐圧パワーＩ
Ｃの出力段回路。 - 【請求項２２】レベルシフト回路が、該回路を構成する
高耐圧ｎチャネルＭＯＳＦＥＴのドレインに直列に接続
された電流制限用の高抵抗体を有することを特徴とする
請求項７または８記載の高耐圧パワーＩＣの出力段回
路。 - 【請求項２３】レベルシフト回路が高耐圧ｎチャネルＭ
ＯＳＦＥＴと該ＭＯＳＦＥＴと同一耐圧構造をした別の
高耐圧ｎチャネルＭＯＳＦＥＴから構成されるミラー回
路を含む定電流回路を有することを特徴とする請求項７
または８記載の高耐圧パワーＩＣの出力段回路。 - 【請求項２４】レベルシフト回路が高耐圧ｎチャネルＭ
ＯＳＦＥＴと該ＭＯＳＦＥＴと同一耐圧構造をした別の
高耐圧ｎチャネルＭＯＳＦＥＴから構成されるミラー回
路を含む定電流回路を有し、前記ミラー回路を構成する
２つの高耐圧ｎチャネルＭＯＳＦＥＴのチャネル幅が異
なることを特徴とする請求項７または８記載の高耐圧パ
ワーＩＣの出力段回路。
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|---|---|---|---|
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| JP9-151740 | 1997-06-10 | ||
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