JP2004128369A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】チップサイズの増加の防止と変位電流の有効利用ができる誘電体分離基板上にトーテムポール回路を形成した半導体集積回路装置を提供する。
【解決手段】トーテムポール回路１を構成するＮ１とＮ２の間にダイオードＤ１を誘電体分離した領域に形成し、このＤ１形成領域とＮ２形成領域を隣接して形成することで、これらの領域の間にある誘電体分離領域が隣接間容量ＣＩＳＯ となり、このＣＩＳＯ を介して流れる変位電流Ｉｄｉｓを負荷電流として利用することで、Ｎ２の電流駆動能力（占有面積）を増大させることなく、つまりチップサイズを増大させることなく、負荷電流を増大させることができる。
【選択図】 図１
【解決手段】トーテムポール回路１を構成するＮ１とＮ２の間にダイオードＤ１を誘電体分離した領域に形成し、このＤ１形成領域とＮ２形成領域を隣接して形成することで、これらの領域の間にある誘電体分離領域が隣接間容量ＣＩＳＯ となり、このＣＩＳＯ を介して流れる変位電流Ｉｄｉｓを負荷電流として利用することで、Ｎ２の電流駆動能力（占有面積）を増大させることなく、つまりチップサイズを増大させることなく、負荷電流を増大させることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、トーテムポール回路を出力回路として備えた誘電体分離基板上の集積回路に関する。
【０００２】
【従来の技術】
貼り合わせ基板（以下、ＳＯＩ基板と略す）とトレンチ分離技術を組み合わせた誘電体分離技術の進歩により、ダイオードや絶縁ゲート形バイポーラトランジスタ（以下，ＩＧＢＴと略す）、ＭＯＳＦＥＴなどの高耐圧ＭＯＳデバイスとその駆動・制御・保護回路を一つのシリコン基板上に集積したパワーＩＣ（ＩＣ：集積回路）の開発が活発に行われている。この誘電体分離方式では複数の高耐圧バイポーラデバイスの集積化が可能であり、パワーＩＣに搭載される回路構成に制限がない。その結果、例えば、ＩＧＢＴを適用したトーテムポール回路や、そのトーテムポール回路を何段も搭載した集積回路が１チップ上（一つの半導体基板上）に形成されている。
【０００３】
図６に２つのｎチャネル形ＭＯＳＦＥＴ（Ｎ１、Ｎ２）で構成されたトーテムポール回路１を有するパワーＩＣの回路構成例を示す（例えば、特許文献１など）。図中のＮ１、Ｎ２、Ｎ３は高耐圧ｎチャネル形ＭＯＳＦＥＴであり、Ｐ１は高耐圧ｐチャネルＭＯＳＦＥＴである。この回路では、入力端子Ｖｉｎから入力された信号によってトーテムポール回路１の出力端子Ｄｏから出力される信号が制御される。このトーテムポール回路１はモータ駆動用インバータＩＣやディスプレイ駆動用ＩＣなど広範に適用されている。
【０００４】
図中のｐチャネル形ＭＯＳＦＥＴ（Ｐ１）とｎチャネル形ＭＯＳＦＥＴ（Ｎ３）、また抵抗Ｒと定電圧ダイオードＺＤは上アーム側ＭＯＳＦＥＴ（Ｎ２）を駆動するための信号Ｖｇ２を形成するための回路素子である。Ｐ１は前段のレベルシフト回路３からの出力信号を受けて動作し、このレベルシフト回路３はさらにその前段の制御回路４によって制御されている。一方、Ｎ３は制御回路４からの信号Ｖｇ３によって駆動される。Ｖｇ３はＮ１を駆動する信号Ｖｇ１と同期している。
【０００５】
制御回路４の電源は制御回路側端子ＶＬから供給され、その電圧は１５Ｖ以下の低電圧である。一方、トーテムポール回路１とレベルシフト回路３を駆動する電源は出力側電源端子ＶＨから供給される。この出力側電源端子ＶＨには制御回路側電源端子ＶＬを超える高電圧電源が接続され、その電源電圧の大きさは駆動する負荷によって変わる。
【０００６】
ＶＨから出力側電源電圧が印加されるＮ１およびＮ２、そしてＰ１とＮ３ならびにレベルシフト回路３を構成するデバイスは高耐圧デバイスであり、これらによって高耐圧回路部５が構成される。
【０００７】
Ｄｏに接続された負荷を駆動する電流はＮ２とＮ１から供給されることになる。Ｎ１を経由して流れる電流は負荷からグランドに流れる電流となり、Ｎ２を経由して流れる電流はＶＨから負荷に流れこむ電流となる。したがって、負荷に流す電流はＮ１とＮ２の電流駆動能力で決まる。尚、トーテムポール回路では、切替え時点を除いて、Ｎ１とＮ２を同時に流れる電流はない。
【０００８】
図６の回路において高耐圧出力回路部５を、ＳＯＩ基板とトレンチ分離を組み合わせた誘電体分離基板上に形成した場合について説明する。
【０００９】
図７は各素子の配置例を示す。図７では簡略化のために配線パターンを省略している。また、図７では制御回路４側からレベルシフト回路３、Ｎ２を駆動するための回路領域（Ｐ１、ＺＤ、Ｒ）、Ｎ１、Ｎ３、Ｎ２が順に配置され、これらの領域の互いに隣接する箇所には、誘電体分離領域７が介在している。
【００１０】
尚、Ｎ２を駆動するための回路はＰ１、ＺＤ、Ｒによって構成され、Ｐ１とＺＤは互いに誘電体分離領域によって分離されている。また、レベルシフト回路３も複数個の高耐圧素子によって構成され、誘電体分離されている。しかし、簡略化のために図７ではそれぞれを一つの回路領域として表現している。
【００１１】
さらに、Ｎ１とＮ２の領域面積は、それぞれの素子に要求される駆動電流の大きさで決まる。
【００１２】
図７のＮ１からＮ２にまたがるＢ−Ｂ断面を示したのが図８である。図８では、ｎ形あるいはｐ形半導体基板１００とｎ形半導体基板３００を、酸化膜２００を介して貼り合わせたＳＯＩ基板１２３を用いている。また、図８の素子の端子名は図６の端子名に一致させている。以下、図８の断面図について説明する。
【００１３】
Ｎ２のドレイン電極８はＶＨに接続し、ゲート電極１０は図６のＰ１のドレインと接続し、Ｖｇ２の信号が入力される。そして、ソース電極９は、ＤｏならびにＮ１のドレイン電極に接続している。一方、Ｎ３のゲート電極には図６の制御回路４からＶｇ３の信号が入力される。そして、そのソース電極１４はグランド端子に接続している。Ｎ３とＮ２はそれぞれ、誘電体分離領域７によって完全に囲まれた領域内に形成されている。そのため、両素子間が電気的に相互干渉することはない。
【００１４】
次に、図６の回路においてＤｏに容量負荷を接続し、Ｎ２として電流駆動能力が２００ｍＡのｎチャネル形ＭＯＳＦＥＴを適用した場合のスイッチング波形を図９に示す。図９にはＤｏの出力電圧（Ｖｏｕｔ）の波形とその端子を介して負荷に流れる電流（Ｉｏｕｔ）の波形を表示している。ＶＨに接続される電源電圧の大きさは８０Ｖである。
【００１５】
Ｎ２がオフ時のＶｏｕｔは０Ｖである。そして、Ｎ２のオンと同時に負荷容量を充電する電流が流れ、Ｖｏｕｔが電源電圧まで上昇する。この充電電流の波形がＩｏｕｔであり、図９のＩｏｕｔのピーク値は２００ｍＡである。このピーク値はＮ２の電流駆動能力によって決まる。
【００１６】
【特許文献１】
特開平１１−６８５４０号公報 図１など
【００１７】
【発明が解決しようとする課題】
ここで、Ｖｏｕｔの立ち上がり時間（Ｖｏｕｔが１０％から９０％になる時間）を短縮させたい場合には充電電流を大きくすれば良い。先に述べたように充電電流のピーク値はＮ２の電流駆動能力で決まるため、このピーク値を増加させるためにはＮ２の駆動電流を増加させると良い。しかし、駆動電流を増加するためにはＮ２のチャネル幅を拡大する必要があり、これはＮ２のデバイス領域の増加、すなわちパワーＩＣのチップ面積増加をもたらす。
【００１８】
同様に図６のＤｏに抵抗負荷あるいはインダクタンス負荷を接続した場合においても、ＩＣ側から負荷に流す負荷電流を増加させる場合にはＮ２のデバイス領域拡大を図る必要がある。これはパワーＩＣのチップ面積増加をもたらし、ＩＣのコストアップにつながる。
【００１９】
よって図６の回路では、Ｎ２の駆動電流を増加させたい場合に、それにともなうＩＣのチップ面積増加をいかに抑えるかが課題となる。
【００２０】
また、図８のように誘電体分離された素子は隣接間素子と容量結合している。したがって、例えばＮ２のスイッチング動作によりＮ２側領域の電圧変動が発生すると、Ｎ２とＮ３とを形成する領域間の誘電体分離領域７に形成される隣接間容量ＣＩＳＯ を介した変位電流Ｉｄｉｓが発生する。この変位電流Ｉｄｉｓは負荷に流れ込むのではなく、Ｎ３を介してグランドに流れる。そのため、この隣接間容量ＣＩＳＯ を介して流れる変位電流Ｉｄｉｓは、従来のトーテムポール回路においては、一種のリーク電流となり、無効電流となる。
【００２１】
本発明の目的は、前記の課題を解決し、チップサイズの増加の防止と変位電流の有効利用ができる誘電体分離基板上にトーテムポール回路を形成した半導体集積回路装置を提供することにある。
【００２２】
【課題を解決するための手段】
前記の目的を達成するために、互いに誘電体分離された２つのｎチャネル形ＭＯＳデバイスによって下アーム側と上アーム側が構成されるトーテムポール回路を出力回路として備えた半導体集積回路装置において、上アーム側のｎチャネル形ＭＯＳデバイスと誘電体分離領域をかして形成されたダイオードを有し、前記ダイオードのアノードと前記上アーム側のｎチャネル型ＭＯＳデバイスの低電位側主電極とを電気的に接続し、前記ダイオードのカソードど下アーム側のｎチャネルＭＯＳデバイスの高電位側主電極とを電気的に接続し、該ドレインと前記ダイオードのカソードとの接続点を前記出力回路の出力とする構成とする。
【００２３】
また、互いに誘電体分離された２つのｎチャネル形ＭＯＳデバイスによって下アーム側と上アーム側が構成されるトーテムポール回路を出力回路として備えた半導体集積回路装置において、上アーム側のｎチャネル形ＭＯＳデバイスと誘電体分離領域を介して形成された半導体領域を有し、前記上アーム側のｎチャネル形ＭＯＳデバイスの低電位側主電極と下アーム側のｎチャネル形ＭＯＳデバイスの高電位側主電極との接続点を前記半導体領域と接続し、前記接続点を前記出力回路の出力とする構成とする。
【００２４】
また、互いに誘電体分離された２つのｎチャネル形ＭＯＳデバイスによって下アーム側と上アーム側が構成されるトーテムポール回路を出力回路として備えた半導体集積回路装置において、第１半導体基材と第２半導体基材の間に絶縁膜を介在させた半導体基板の前記第２半導体基材が誘電体分離された複数の半導体領域に分割され、該分割された複数の半導体領域の内、第１の半導体領域に上アーム側のｎチャネル形ＭＯＳデバイスを形成し、第２の半導体領域に下アーム側のｎチャネルＭＯＳ形デバイスを形成し、前記第１の半導体領域と隣接し、第３の半導体領域にダイオードを形成し、前記ダイオードのアノードと前記上アーム側のｎチャネル形ＭＯＳデバイスの低電位主電極とを電気的に接続し、前記ダイオードのカソードと下アーム側のｎチャネルＭＯＳデバイスの高電位主電極とを電気的に接続し、該ドレインと前記ダイオードのカソードとの接続点を前記出力回路の出力とする構成とする。
【００２５】
また、互いに誘電体分離された２つのｎチャネル形ＭＯＳデバイスによって下アーム側と上アーム側が構成されるトーテムポール回路を出力回路として備えた半導体集積回路装置において、第１半導体基材と第２半導体基材の間に絶縁膜を介在させた半導体基板の前記第２半導体基材が誘電体分離された複数の半導体領域に分割され、該分割された複数の半導体領域の内、第１の半導体領域に上アーム側のｎチャネル形ＭＯＳデバイスを形成し、第２の半導体領域に下アーム側のｎチャネルＭＯＳ形デバイスを形成し、前記上アーム側のｎチャネルＭＯＳデバイスの低電位側主電極と下アーム側のｎチャネルＭＯＳデバイスの高電位側主電極との接続点を前記第１の半導体領域と隣接して形成された第３の半導体領域と接続し、前記接続点を前記出力回路の出力とする構成とする。
〔作用〕
このように、トーテムポール回路の上アーム側デバイスと出力端子間に直列にダイオードを接続し、その接続方向を上アーム側デバイスから出力端子が順方向になるようにする。さらに、このダイオードを形成する領域を誘電体分離された領域として単独に形成し、上アーム側デバイスを形成する領域に隣接させる。
【００２６】
上アーム側デバイスがオフ状態の時、すなわち下アーム側デバイスがオン状態の時にはダイオードもグランド電位となる。そして、下アーム側デバイスがオフし、上アーム側デバイスがオンすると、上アーム側デバイス領域の電圧変動によって上アーム側デバイスと隣接するダイオードに、このダイオードを形成する領域と上アーム側デバイスを形成する領域の間に存在する誘電体分離領域で形成される隣接間容量ＣＩＳＯ を介して変位電流Ｉｄｉｓ（＝ＣＩＳＯ ×（ｄＶ／ｄｔ）：ｄＶ／ｄｔは誘電体分離領域の両側に印加される電圧の時間変化）が流れる。この変位電流は出力端子に流れ込むことになり、負荷電流となる。したがって、従来例のような無効な電流とはならない。
【００２７】
また、この変位電流は上アーム側デバイスを介さずに負荷に流れ込むため、上アーム側デバイスの占有面積（デバイス領域）を増加させることなく、負荷電流の増加を図ることができる。
【００２８】
また、ダイオードを形成する領域にダイオードを形成せずに単に半導体領域とすることにより、変位電流を負荷電流として利用することができる。この場合も、上アーム側デバイスの占有面積を増加させることなく、負荷電流の増加を図ることができる。
【００２９】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体集積回路装置の回路構成図である。尚、図６と同一箇所には同一の符号を記した。
【００３０】
この半導体集積回路装置の主要部は、制御回路４と高耐圧回路部５で構成される。高耐圧回路部５は、レベルシフト回路３、Ｐ１、Ｎ３、Ｒ、ＺＤとトーテムポール回路１で構成されている。トーテムポール回路５は、Ｎ１、Ｎ２、Ｄ１で構成される。図６の回路との違いは、ダイオードＤ１が挿入されている点である。Ｄ１はＮ２からＤｏに対して順方向に接続されている。つぎに、この回路の概要を説明する。
【００３１】
制御回路側電源端子ＶＬから制御回路４を駆動する電源が与えられ、入力端子Ｖｉｎから制御回路４へ制御信号が入力される。出力側電源端子ＶＨから、高耐圧回路部５を駆動する電源が与えられ、出力端子Ｄｏから、トーテムポール回路１の出力電流が出力される。制御回路４から、レベルシフト回路３とＮ３とＮ１を制御する信号が出力される。レベルシフト回路３はＰ１のゲート信号を出力する。Ｐ１のドレインからＮ２のゲート信号が出力され、ＺＤはこのゲート信号が過電圧となることを防止する。Ｐ１とＮ３は逆位相でオン・オフする。トーテムポール回路１のＮ１とＮ２は逆位相でオン・オフし、Ｎ２がオンのとき、Ｄ１を介して負荷へ電流が流れる。このとき、誘電体分離領域で形成される隣接間容量ＣＩＳＯ （Ｎ２と後述の図３の半導体領域との間に形成される容量のこと）からＤｏと接続する負荷へ変位電流Ｉｄｉｓが流れる。負荷がコンデンサの場合、このＩｄｉｓが加わるために、コンデンサ電圧の立ち上がりが速くなり、応答速度を速くすることができる。
【００３２】
一方、Ｎ１をオンすると、Ｄｏと接続するコンデンサからＮ１を介して放電電流が流れ、コンデンサの電圧はグランドとなる。このときＮ３は、Ｎ１と同位相もしくはＮ１より多少早めにオンさせる。Ｄ１は、放電電流がＮ３へ流入すことを防止し、Ｎ３の電流容量を小さくする働きをする。このＤ１を設けることで、図６と比べて、Ｎ３の電流駆動能力を小さくでき、半導体チップに占める占有面積を小さくできる。また、Ｄ１の電流駆動能力はＮ２と同等でよく、その占有面積はダイオードであるため、Ｎ２の１／１０以下でよい。
【００３３】
尚、図１の下アーム側のｎチャネル形ＭＯＳデバイスはＭＯＳＦＥＴで示したがＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）としても構わない。
【００３４】
図２は、図１の高耐圧回路部５を誘電体分離基板（ＳＯＩ基板）上に形成した場合の素子配置例を示したものである。図７と同様に配線パターンなどを省略し、素子を形成する領域のみ示す。また、レベルシフト回路３とＰ１、ＺＤ、Ｒは一つの回路領域として表現している。
【００３５】
この素子配置においても、図７と同様に領域間の分離は誘電体分離領域７によって行われている。本図では図７と比較して、Ｎ２形成領域とＮ３形成領域間にＤ１形成領域が設けられている。本発明ではＤ１形成領域をＮ２形成領域と隣接するように配置すること以外は配置について特に制約はない。
【００３６】
ここで、Ｄ１はＮ２と同等の電流駆動能力が必要となるが、ダイオードであるＤ１形成領域はＮ２形成領域に比べてその占有面積は１／１０以下にすることができる。
【００３７】
図３は、図１の半導体集積回路装置の要部断面図である。この図は、図２のＡ−Ａ線で切断した要部断面図である。ｐ形またｎ形の半導体基材１００に酸化膜２００を介して半導体基材３００を貼り合わせたＳＯＩ基板１２３を用いて、その半導体基材３００に誘電体分離領域７を形成して、半導体基材３００を島状に分割し、複数の半導体領域を形成する。別々の島にＮ２、Ｄ１、Ｎ３などを形成する。素子構成は、図８と同じである。Ｎ２の隣接領域に誘電体分離領域７を介してＤ１が形成されている。図１で説明した変位電流Ｉｄｉｓは、Ｎ２とＤ１を形成する領域の間にある誘電体分離領域７に形成される隣接間容量ＣＩＳＯ を介して流れる。尚、この図では、Ｎ１、ＺＤ、Ｒなどの形成領域を省略している。また、端子６はＤ１のアノード電極１２とＮ２のソース電極９と接続している。
【００３８】
以下に、図３の断面構造を用いて、再度、第１実施例の半導体集積回路装置の構成と動作を説明する。
【００３９】
Ｎ２のドレイン電極８はＶＨに接続し、ゲート電極１０はＰ１のドレイン電極に接続している。このゲート電極１０にはＮ２の動作を制御するゲート信号Ｖｇ２が入力される。ソース端子９はＤ１のアノード端子１２およびＮ３のドレイン端子１３に接続している。Ｄ１のカソード端子１１はＤｏとともにＮ１のドレイン端子につながる。本図にはＮ１のドレイン端子を省略している。Ｎ３のゲート端子１５は制御回路４に接続し、ゲート信号Ｖｇ３が入力される。そして、ソース端子はグランドに接続する。
【００４０】
上記接続状態において、Ｎ２がオフ状態、そしてＮ１とＮ３がオン状態を考える。この状態ではＤ１のカソード電極１１ならびにアノード電極１２の電圧はグランド電圧となるため、Ｄ１の領域はグランド電圧となる。一方、Ｎ２のｐウエル領域とｎドリフト領域のｐｎ接合は逆バイアス印加状態となり、Ｎ２の領域内は空乏層が広がり、電位勾配をもつことになる。
【００４１】
そして、Ｎ１とＮ３がオフし、Ｎ２がオン状態に変化すると、Ｎ２の領域内が電源電圧まで上昇する。この電位上昇は瞬間的に発生し、その電圧変化によって隣接するＤ１との容量結合（図１のＣＩＳＯ ）を通して変位電流Ｉｄｉｓが発生する。そして、この電流はＤ１のカソード電極１１からＤｏに流れ込むことになる。
【００４２】
したがって、Ｎ２のスイッチングにともなう変位電流を負荷電流として利用することができる。そして、Ｎ２がオンした時にＶＨから負荷に流れる電流にはＮ２の駆動電流とこの変位電流分が加算されることになり、Ｎ２のデバイス領域を拡大することなく負荷に供給する電流を増加させることが可能となる。
【００４３】
図４は、図１の回路を図３のような構成で半導体基板に実際に試作した場合の評価結果を示す。評価条件およびＮ２のデバイス条件（諸元）は図９の場合と同じである。
【００４４】
Ｉｏｕｔのピーク値を観察すると３８０ｍＡの電流が流れている。この電流はＮ２の駆動能力の約２倍に相当する。すなわち、Ｎ２の占有面積（デバイス領域）を２倍に拡大することなく負荷電流を２倍まで増やすことができている。これは、Ｎ２のスイッチングによって発生する変位電流Ｉｄｉｓを負荷電流として利用した結果であり、本発明の効果を本結果から確認できる。
【００４５】
なお、この変位電流Ｉｄｉｓは隣接間容量ＣＩＳＯ に依存するため、Ｎ２とＤ１が接する面積を変化させることによって調整することができる。
【００４６】
図５は、この発明の第２実施例の半導体集積回路装置の要部断面図である。
【００４７】
図３との違いは、Ｄ１を形成しないでその箇所を半導体領域とした点であり、この場合も、ＣＩＳＯ が図３と同じように形成されるために、図３と同様の効果が得られる。しかし、Ｎ１、Ｎ３がオンしたとき、負荷側からＮ１に流入する電流が、ＺＤを介して隣接素子であるＮ３にも多少流入するため、Ｎ３の電流駆動能力（占有面積）を多少大きくする必要がある。しかし、この場合でも、Ｎ２の占有面積の増加が防止できるので、従来構造に対しては、チップサイズを小さくできる。以上ではＳＯＩ基板がｎ形の場合を示したがｐ形であってもよい。
【００４８】
【発明の効果】
本発明によれば、誘電体分離基板上の２つのｎチャネル形ＭＯＳデバイスによって構成されるトーテムポール回路において、上アーム側デバイスと出力端子間に誘電体分離されたダイオードを直列に挿入し、このダイオードの接続は上アーム側デバイスから出力端子方向を順方向とし、上アーム側デバイスの隣接領域に配置することにより、
上アーム側デバイスがオンした時に発生する変位電流を、この上アーム側デバイスと隣接するダイオードを介して負荷電流として利用することができる。その結果、上アーム側デバイスの占有面積（デバイス領域）を増加させることなく、負荷電流の増加を図ることができる。さらに、ダイオードにより、負荷から流出する電流が、下アーム側デバイスと同位相で動作する隣接素子であるＮ３を介してグランドに流れることを防止できるために、隣接素子（Ｎ３）の占有面積を小さくできる。
【００４９】
また、誘電体分離基板上の２つのｎチャネル形ＭＯＳデバイスによって構成されるトーテムポール回路において、上アーム側デバイスと出力端子間に誘電体分離された半導体領域を形成し、この半導体領域と上アーム側デバイス形成領域とを隣接配置することにより、
上アーム側デバイスがオンした時に、誘電体分離領域で形成される隣接間容量ＣＩＳＯ を介して流れる変位電流を、負荷電流として利用することで、上アーム側デバイスの占有面積（デバイス領域）を増加させることなく、負荷電流の増加を図ることができる。
【００５０】
このように、変位電流を負荷電流として利用することにより、負荷がコンデンサであるプラズマディスプレイ装置などの応答速度を速めることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体集積回路装置の要部構成図
【図２】図１の回路において高耐圧回路部を誘電体分離基板上に形成した場合の素子配置例の図
【図３】図２のＡ−Ａ線で切断した要部断面図。
【図４】本発明を適用したトーテムポール回路の試作結果を示す図
【図５】この発明の第２実施例の半導体集積回路装置の要部断面図
【図６】トーテムポール回路の従来例の図
【図７】図６の回路において高耐圧回路部を誘電体分離基板上に形成した場合の素子配置例を示す図
【図８】図７のＢ−Ｂ線で切断した要部断面図
【図９】従来技術のトーテムポール回路を用いた場合の試作結果を示す図
【符号の説明】
１ トーテムポール回路
３ レベルシフト回路
４ 制御回路
５ 高耐圧回路部
６ 端子
７ 誘電体分離領域
８、１３ ドレイン電極
９ １４ ソース電極
１０、１５ ゲート電極
１１ カソード電極
１２ アノード電極
１００、３００ 半導体基材
１２３ ＳＯＩ基板
２００ 酸化膜
Ｎ１、Ｎ２、Ｎ３ ｎチャネル形ＭＯＳＦＥＴ
Ｐ１ ｐチャネル形ＭＯＳＦＥＴ
ＺＤ 定電圧ダイオード
Ｒ 抵抗体
ＣＩＳＯ 隣接間容量
Ｄ１ ダイオード
ＶＨ 出力側電源端子
Ｄｏ 出力端子
ＶＬ 制御回路側電源端子
Ｖｉｎ 入力端子
Ｖｇ１ Ｎ１を制御するゲート信号
Ｖｇ２ Ｎ２を制御するゲート信号
Ｖｇ３ Ｎ３を制御するゲート信号
Ｉｄｉｓ 変位電流
Ｖｏｕｔ Ｄｏ端子の出力電圧
Ｉｏｕｔ Ｄｏ端子の出力電流
【発明の属する技術分野】
本発明は、トーテムポール回路を出力回路として備えた誘電体分離基板上の集積回路に関する。
【０００２】
【従来の技術】
貼り合わせ基板（以下、ＳＯＩ基板と略す）とトレンチ分離技術を組み合わせた誘電体分離技術の進歩により、ダイオードや絶縁ゲート形バイポーラトランジスタ（以下，ＩＧＢＴと略す）、ＭＯＳＦＥＴなどの高耐圧ＭＯＳデバイスとその駆動・制御・保護回路を一つのシリコン基板上に集積したパワーＩＣ（ＩＣ：集積回路）の開発が活発に行われている。この誘電体分離方式では複数の高耐圧バイポーラデバイスの集積化が可能であり、パワーＩＣに搭載される回路構成に制限がない。その結果、例えば、ＩＧＢＴを適用したトーテムポール回路や、そのトーテムポール回路を何段も搭載した集積回路が１チップ上（一つの半導体基板上）に形成されている。
【０００３】
図６に２つのｎチャネル形ＭＯＳＦＥＴ（Ｎ１、Ｎ２）で構成されたトーテムポール回路１を有するパワーＩＣの回路構成例を示す（例えば、特許文献１など）。図中のＮ１、Ｎ２、Ｎ３は高耐圧ｎチャネル形ＭＯＳＦＥＴであり、Ｐ１は高耐圧ｐチャネルＭＯＳＦＥＴである。この回路では、入力端子Ｖｉｎから入力された信号によってトーテムポール回路１の出力端子Ｄｏから出力される信号が制御される。このトーテムポール回路１はモータ駆動用インバータＩＣやディスプレイ駆動用ＩＣなど広範に適用されている。
【０００４】
図中のｐチャネル形ＭＯＳＦＥＴ（Ｐ１）とｎチャネル形ＭＯＳＦＥＴ（Ｎ３）、また抵抗Ｒと定電圧ダイオードＺＤは上アーム側ＭＯＳＦＥＴ（Ｎ２）を駆動するための信号Ｖｇ２を形成するための回路素子である。Ｐ１は前段のレベルシフト回路３からの出力信号を受けて動作し、このレベルシフト回路３はさらにその前段の制御回路４によって制御されている。一方、Ｎ３は制御回路４からの信号Ｖｇ３によって駆動される。Ｖｇ３はＮ１を駆動する信号Ｖｇ１と同期している。
【０００５】
制御回路４の電源は制御回路側端子ＶＬから供給され、その電圧は１５Ｖ以下の低電圧である。一方、トーテムポール回路１とレベルシフト回路３を駆動する電源は出力側電源端子ＶＨから供給される。この出力側電源端子ＶＨには制御回路側電源端子ＶＬを超える高電圧電源が接続され、その電源電圧の大きさは駆動する負荷によって変わる。
【０００６】
ＶＨから出力側電源電圧が印加されるＮ１およびＮ２、そしてＰ１とＮ３ならびにレベルシフト回路３を構成するデバイスは高耐圧デバイスであり、これらによって高耐圧回路部５が構成される。
【０００７】
Ｄｏに接続された負荷を駆動する電流はＮ２とＮ１から供給されることになる。Ｎ１を経由して流れる電流は負荷からグランドに流れる電流となり、Ｎ２を経由して流れる電流はＶＨから負荷に流れこむ電流となる。したがって、負荷に流す電流はＮ１とＮ２の電流駆動能力で決まる。尚、トーテムポール回路では、切替え時点を除いて、Ｎ１とＮ２を同時に流れる電流はない。
【０００８】
図６の回路において高耐圧出力回路部５を、ＳＯＩ基板とトレンチ分離を組み合わせた誘電体分離基板上に形成した場合について説明する。
【０００９】
図７は各素子の配置例を示す。図７では簡略化のために配線パターンを省略している。また、図７では制御回路４側からレベルシフト回路３、Ｎ２を駆動するための回路領域（Ｐ１、ＺＤ、Ｒ）、Ｎ１、Ｎ３、Ｎ２が順に配置され、これらの領域の互いに隣接する箇所には、誘電体分離領域７が介在している。
【００１０】
尚、Ｎ２を駆動するための回路はＰ１、ＺＤ、Ｒによって構成され、Ｐ１とＺＤは互いに誘電体分離領域によって分離されている。また、レベルシフト回路３も複数個の高耐圧素子によって構成され、誘電体分離されている。しかし、簡略化のために図７ではそれぞれを一つの回路領域として表現している。
【００１１】
さらに、Ｎ１とＮ２の領域面積は、それぞれの素子に要求される駆動電流の大きさで決まる。
【００１２】
図７のＮ１からＮ２にまたがるＢ−Ｂ断面を示したのが図８である。図８では、ｎ形あるいはｐ形半導体基板１００とｎ形半導体基板３００を、酸化膜２００を介して貼り合わせたＳＯＩ基板１２３を用いている。また、図８の素子の端子名は図６の端子名に一致させている。以下、図８の断面図について説明する。
【００１３】
Ｎ２のドレイン電極８はＶＨに接続し、ゲート電極１０は図６のＰ１のドレインと接続し、Ｖｇ２の信号が入力される。そして、ソース電極９は、ＤｏならびにＮ１のドレイン電極に接続している。一方、Ｎ３のゲート電極には図６の制御回路４からＶｇ３の信号が入力される。そして、そのソース電極１４はグランド端子に接続している。Ｎ３とＮ２はそれぞれ、誘電体分離領域７によって完全に囲まれた領域内に形成されている。そのため、両素子間が電気的に相互干渉することはない。
【００１４】
次に、図６の回路においてＤｏに容量負荷を接続し、Ｎ２として電流駆動能力が２００ｍＡのｎチャネル形ＭＯＳＦＥＴを適用した場合のスイッチング波形を図９に示す。図９にはＤｏの出力電圧（Ｖｏｕｔ）の波形とその端子を介して負荷に流れる電流（Ｉｏｕｔ）の波形を表示している。ＶＨに接続される電源電圧の大きさは８０Ｖである。
【００１５】
Ｎ２がオフ時のＶｏｕｔは０Ｖである。そして、Ｎ２のオンと同時に負荷容量を充電する電流が流れ、Ｖｏｕｔが電源電圧まで上昇する。この充電電流の波形がＩｏｕｔであり、図９のＩｏｕｔのピーク値は２００ｍＡである。このピーク値はＮ２の電流駆動能力によって決まる。
【００１６】
【特許文献１】
特開平１１−６８５４０号公報 図１など
【００１７】
【発明が解決しようとする課題】
ここで、Ｖｏｕｔの立ち上がり時間（Ｖｏｕｔが１０％から９０％になる時間）を短縮させたい場合には充電電流を大きくすれば良い。先に述べたように充電電流のピーク値はＮ２の電流駆動能力で決まるため、このピーク値を増加させるためにはＮ２の駆動電流を増加させると良い。しかし、駆動電流を増加するためにはＮ２のチャネル幅を拡大する必要があり、これはＮ２のデバイス領域の増加、すなわちパワーＩＣのチップ面積増加をもたらす。
【００１８】
同様に図６のＤｏに抵抗負荷あるいはインダクタンス負荷を接続した場合においても、ＩＣ側から負荷に流す負荷電流を増加させる場合にはＮ２のデバイス領域拡大を図る必要がある。これはパワーＩＣのチップ面積増加をもたらし、ＩＣのコストアップにつながる。
【００１９】
よって図６の回路では、Ｎ２の駆動電流を増加させたい場合に、それにともなうＩＣのチップ面積増加をいかに抑えるかが課題となる。
【００２０】
また、図８のように誘電体分離された素子は隣接間素子と容量結合している。したがって、例えばＮ２のスイッチング動作によりＮ２側領域の電圧変動が発生すると、Ｎ２とＮ３とを形成する領域間の誘電体分離領域７に形成される隣接間容量ＣＩＳＯ を介した変位電流Ｉｄｉｓが発生する。この変位電流Ｉｄｉｓは負荷に流れ込むのではなく、Ｎ３を介してグランドに流れる。そのため、この隣接間容量ＣＩＳＯ を介して流れる変位電流Ｉｄｉｓは、従来のトーテムポール回路においては、一種のリーク電流となり、無効電流となる。
【００２１】
本発明の目的は、前記の課題を解決し、チップサイズの増加の防止と変位電流の有効利用ができる誘電体分離基板上にトーテムポール回路を形成した半導体集積回路装置を提供することにある。
【００２２】
【課題を解決するための手段】
前記の目的を達成するために、互いに誘電体分離された２つのｎチャネル形ＭＯＳデバイスによって下アーム側と上アーム側が構成されるトーテムポール回路を出力回路として備えた半導体集積回路装置において、上アーム側のｎチャネル形ＭＯＳデバイスと誘電体分離領域をかして形成されたダイオードを有し、前記ダイオードのアノードと前記上アーム側のｎチャネル型ＭＯＳデバイスの低電位側主電極とを電気的に接続し、前記ダイオードのカソードど下アーム側のｎチャネルＭＯＳデバイスの高電位側主電極とを電気的に接続し、該ドレインと前記ダイオードのカソードとの接続点を前記出力回路の出力とする構成とする。
【００２３】
また、互いに誘電体分離された２つのｎチャネル形ＭＯＳデバイスによって下アーム側と上アーム側が構成されるトーテムポール回路を出力回路として備えた半導体集積回路装置において、上アーム側のｎチャネル形ＭＯＳデバイスと誘電体分離領域を介して形成された半導体領域を有し、前記上アーム側のｎチャネル形ＭＯＳデバイスの低電位側主電極と下アーム側のｎチャネル形ＭＯＳデバイスの高電位側主電極との接続点を前記半導体領域と接続し、前記接続点を前記出力回路の出力とする構成とする。
【００２４】
また、互いに誘電体分離された２つのｎチャネル形ＭＯＳデバイスによって下アーム側と上アーム側が構成されるトーテムポール回路を出力回路として備えた半導体集積回路装置において、第１半導体基材と第２半導体基材の間に絶縁膜を介在させた半導体基板の前記第２半導体基材が誘電体分離された複数の半導体領域に分割され、該分割された複数の半導体領域の内、第１の半導体領域に上アーム側のｎチャネル形ＭＯＳデバイスを形成し、第２の半導体領域に下アーム側のｎチャネルＭＯＳ形デバイスを形成し、前記第１の半導体領域と隣接し、第３の半導体領域にダイオードを形成し、前記ダイオードのアノードと前記上アーム側のｎチャネル形ＭＯＳデバイスの低電位主電極とを電気的に接続し、前記ダイオードのカソードと下アーム側のｎチャネルＭＯＳデバイスの高電位主電極とを電気的に接続し、該ドレインと前記ダイオードのカソードとの接続点を前記出力回路の出力とする構成とする。
【００２５】
また、互いに誘電体分離された２つのｎチャネル形ＭＯＳデバイスによって下アーム側と上アーム側が構成されるトーテムポール回路を出力回路として備えた半導体集積回路装置において、第１半導体基材と第２半導体基材の間に絶縁膜を介在させた半導体基板の前記第２半導体基材が誘電体分離された複数の半導体領域に分割され、該分割された複数の半導体領域の内、第１の半導体領域に上アーム側のｎチャネル形ＭＯＳデバイスを形成し、第２の半導体領域に下アーム側のｎチャネルＭＯＳ形デバイスを形成し、前記上アーム側のｎチャネルＭＯＳデバイスの低電位側主電極と下アーム側のｎチャネルＭＯＳデバイスの高電位側主電極との接続点を前記第１の半導体領域と隣接して形成された第３の半導体領域と接続し、前記接続点を前記出力回路の出力とする構成とする。
〔作用〕
このように、トーテムポール回路の上アーム側デバイスと出力端子間に直列にダイオードを接続し、その接続方向を上アーム側デバイスから出力端子が順方向になるようにする。さらに、このダイオードを形成する領域を誘電体分離された領域として単独に形成し、上アーム側デバイスを形成する領域に隣接させる。
【００２６】
上アーム側デバイスがオフ状態の時、すなわち下アーム側デバイスがオン状態の時にはダイオードもグランド電位となる。そして、下アーム側デバイスがオフし、上アーム側デバイスがオンすると、上アーム側デバイス領域の電圧変動によって上アーム側デバイスと隣接するダイオードに、このダイオードを形成する領域と上アーム側デバイスを形成する領域の間に存在する誘電体分離領域で形成される隣接間容量ＣＩＳＯ を介して変位電流Ｉｄｉｓ（＝ＣＩＳＯ ×（ｄＶ／ｄｔ）：ｄＶ／ｄｔは誘電体分離領域の両側に印加される電圧の時間変化）が流れる。この変位電流は出力端子に流れ込むことになり、負荷電流となる。したがって、従来例のような無効な電流とはならない。
【００２７】
また、この変位電流は上アーム側デバイスを介さずに負荷に流れ込むため、上アーム側デバイスの占有面積（デバイス領域）を増加させることなく、負荷電流の増加を図ることができる。
【００２８】
また、ダイオードを形成する領域にダイオードを形成せずに単に半導体領域とすることにより、変位電流を負荷電流として利用することができる。この場合も、上アーム側デバイスの占有面積を増加させることなく、負荷電流の増加を図ることができる。
【００２９】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体集積回路装置の回路構成図である。尚、図６と同一箇所には同一の符号を記した。
【００３０】
この半導体集積回路装置の主要部は、制御回路４と高耐圧回路部５で構成される。高耐圧回路部５は、レベルシフト回路３、Ｐ１、Ｎ３、Ｒ、ＺＤとトーテムポール回路１で構成されている。トーテムポール回路５は、Ｎ１、Ｎ２、Ｄ１で構成される。図６の回路との違いは、ダイオードＤ１が挿入されている点である。Ｄ１はＮ２からＤｏに対して順方向に接続されている。つぎに、この回路の概要を説明する。
【００３１】
制御回路側電源端子ＶＬから制御回路４を駆動する電源が与えられ、入力端子Ｖｉｎから制御回路４へ制御信号が入力される。出力側電源端子ＶＨから、高耐圧回路部５を駆動する電源が与えられ、出力端子Ｄｏから、トーテムポール回路１の出力電流が出力される。制御回路４から、レベルシフト回路３とＮ３とＮ１を制御する信号が出力される。レベルシフト回路３はＰ１のゲート信号を出力する。Ｐ１のドレインからＮ２のゲート信号が出力され、ＺＤはこのゲート信号が過電圧となることを防止する。Ｐ１とＮ３は逆位相でオン・オフする。トーテムポール回路１のＮ１とＮ２は逆位相でオン・オフし、Ｎ２がオンのとき、Ｄ１を介して負荷へ電流が流れる。このとき、誘電体分離領域で形成される隣接間容量ＣＩＳＯ （Ｎ２と後述の図３の半導体領域との間に形成される容量のこと）からＤｏと接続する負荷へ変位電流Ｉｄｉｓが流れる。負荷がコンデンサの場合、このＩｄｉｓが加わるために、コンデンサ電圧の立ち上がりが速くなり、応答速度を速くすることができる。
【００３２】
一方、Ｎ１をオンすると、Ｄｏと接続するコンデンサからＮ１を介して放電電流が流れ、コンデンサの電圧はグランドとなる。このときＮ３は、Ｎ１と同位相もしくはＮ１より多少早めにオンさせる。Ｄ１は、放電電流がＮ３へ流入すことを防止し、Ｎ３の電流容量を小さくする働きをする。このＤ１を設けることで、図６と比べて、Ｎ３の電流駆動能力を小さくでき、半導体チップに占める占有面積を小さくできる。また、Ｄ１の電流駆動能力はＮ２と同等でよく、その占有面積はダイオードであるため、Ｎ２の１／１０以下でよい。
【００３３】
尚、図１の下アーム側のｎチャネル形ＭＯＳデバイスはＭＯＳＦＥＴで示したがＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）としても構わない。
【００３４】
図２は、図１の高耐圧回路部５を誘電体分離基板（ＳＯＩ基板）上に形成した場合の素子配置例を示したものである。図７と同様に配線パターンなどを省略し、素子を形成する領域のみ示す。また、レベルシフト回路３とＰ１、ＺＤ、Ｒは一つの回路領域として表現している。
【００３５】
この素子配置においても、図７と同様に領域間の分離は誘電体分離領域７によって行われている。本図では図７と比較して、Ｎ２形成領域とＮ３形成領域間にＤ１形成領域が設けられている。本発明ではＤ１形成領域をＮ２形成領域と隣接するように配置すること以外は配置について特に制約はない。
【００３６】
ここで、Ｄ１はＮ２と同等の電流駆動能力が必要となるが、ダイオードであるＤ１形成領域はＮ２形成領域に比べてその占有面積は１／１０以下にすることができる。
【００３７】
図３は、図１の半導体集積回路装置の要部断面図である。この図は、図２のＡ−Ａ線で切断した要部断面図である。ｐ形またｎ形の半導体基材１００に酸化膜２００を介して半導体基材３００を貼り合わせたＳＯＩ基板１２３を用いて、その半導体基材３００に誘電体分離領域７を形成して、半導体基材３００を島状に分割し、複数の半導体領域を形成する。別々の島にＮ２、Ｄ１、Ｎ３などを形成する。素子構成は、図８と同じである。Ｎ２の隣接領域に誘電体分離領域７を介してＤ１が形成されている。図１で説明した変位電流Ｉｄｉｓは、Ｎ２とＤ１を形成する領域の間にある誘電体分離領域７に形成される隣接間容量ＣＩＳＯ を介して流れる。尚、この図では、Ｎ１、ＺＤ、Ｒなどの形成領域を省略している。また、端子６はＤ１のアノード電極１２とＮ２のソース電極９と接続している。
【００３８】
以下に、図３の断面構造を用いて、再度、第１実施例の半導体集積回路装置の構成と動作を説明する。
【００３９】
Ｎ２のドレイン電極８はＶＨに接続し、ゲート電極１０はＰ１のドレイン電極に接続している。このゲート電極１０にはＮ２の動作を制御するゲート信号Ｖｇ２が入力される。ソース端子９はＤ１のアノード端子１２およびＮ３のドレイン端子１３に接続している。Ｄ１のカソード端子１１はＤｏとともにＮ１のドレイン端子につながる。本図にはＮ１のドレイン端子を省略している。Ｎ３のゲート端子１５は制御回路４に接続し、ゲート信号Ｖｇ３が入力される。そして、ソース端子はグランドに接続する。
【００４０】
上記接続状態において、Ｎ２がオフ状態、そしてＮ１とＮ３がオン状態を考える。この状態ではＤ１のカソード電極１１ならびにアノード電極１２の電圧はグランド電圧となるため、Ｄ１の領域はグランド電圧となる。一方、Ｎ２のｐウエル領域とｎドリフト領域のｐｎ接合は逆バイアス印加状態となり、Ｎ２の領域内は空乏層が広がり、電位勾配をもつことになる。
【００４１】
そして、Ｎ１とＮ３がオフし、Ｎ２がオン状態に変化すると、Ｎ２の領域内が電源電圧まで上昇する。この電位上昇は瞬間的に発生し、その電圧変化によって隣接するＤ１との容量結合（図１のＣＩＳＯ ）を通して変位電流Ｉｄｉｓが発生する。そして、この電流はＤ１のカソード電極１１からＤｏに流れ込むことになる。
【００４２】
したがって、Ｎ２のスイッチングにともなう変位電流を負荷電流として利用することができる。そして、Ｎ２がオンした時にＶＨから負荷に流れる電流にはＮ２の駆動電流とこの変位電流分が加算されることになり、Ｎ２のデバイス領域を拡大することなく負荷に供給する電流を増加させることが可能となる。
【００４３】
図４は、図１の回路を図３のような構成で半導体基板に実際に試作した場合の評価結果を示す。評価条件およびＮ２のデバイス条件（諸元）は図９の場合と同じである。
【００４４】
Ｉｏｕｔのピーク値を観察すると３８０ｍＡの電流が流れている。この電流はＮ２の駆動能力の約２倍に相当する。すなわち、Ｎ２の占有面積（デバイス領域）を２倍に拡大することなく負荷電流を２倍まで増やすことができている。これは、Ｎ２のスイッチングによって発生する変位電流Ｉｄｉｓを負荷電流として利用した結果であり、本発明の効果を本結果から確認できる。
【００４５】
なお、この変位電流Ｉｄｉｓは隣接間容量ＣＩＳＯ に依存するため、Ｎ２とＤ１が接する面積を変化させることによって調整することができる。
【００４６】
図５は、この発明の第２実施例の半導体集積回路装置の要部断面図である。
【００４７】
図３との違いは、Ｄ１を形成しないでその箇所を半導体領域とした点であり、この場合も、ＣＩＳＯ が図３と同じように形成されるために、図３と同様の効果が得られる。しかし、Ｎ１、Ｎ３がオンしたとき、負荷側からＮ１に流入する電流が、ＺＤを介して隣接素子であるＮ３にも多少流入するため、Ｎ３の電流駆動能力（占有面積）を多少大きくする必要がある。しかし、この場合でも、Ｎ２の占有面積の増加が防止できるので、従来構造に対しては、チップサイズを小さくできる。以上ではＳＯＩ基板がｎ形の場合を示したがｐ形であってもよい。
【００４８】
【発明の効果】
本発明によれば、誘電体分離基板上の２つのｎチャネル形ＭＯＳデバイスによって構成されるトーテムポール回路において、上アーム側デバイスと出力端子間に誘電体分離されたダイオードを直列に挿入し、このダイオードの接続は上アーム側デバイスから出力端子方向を順方向とし、上アーム側デバイスの隣接領域に配置することにより、
上アーム側デバイスがオンした時に発生する変位電流を、この上アーム側デバイスと隣接するダイオードを介して負荷電流として利用することができる。その結果、上アーム側デバイスの占有面積（デバイス領域）を増加させることなく、負荷電流の増加を図ることができる。さらに、ダイオードにより、負荷から流出する電流が、下アーム側デバイスと同位相で動作する隣接素子であるＮ３を介してグランドに流れることを防止できるために、隣接素子（Ｎ３）の占有面積を小さくできる。
【００４９】
また、誘電体分離基板上の２つのｎチャネル形ＭＯＳデバイスによって構成されるトーテムポール回路において、上アーム側デバイスと出力端子間に誘電体分離された半導体領域を形成し、この半導体領域と上アーム側デバイス形成領域とを隣接配置することにより、
上アーム側デバイスがオンした時に、誘電体分離領域で形成される隣接間容量ＣＩＳＯ を介して流れる変位電流を、負荷電流として利用することで、上アーム側デバイスの占有面積（デバイス領域）を増加させることなく、負荷電流の増加を図ることができる。
【００５０】
このように、変位電流を負荷電流として利用することにより、負荷がコンデンサであるプラズマディスプレイ装置などの応答速度を速めることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体集積回路装置の要部構成図
【図２】図１の回路において高耐圧回路部を誘電体分離基板上に形成した場合の素子配置例の図
【図３】図２のＡ−Ａ線で切断した要部断面図。
【図４】本発明を適用したトーテムポール回路の試作結果を示す図
【図５】この発明の第２実施例の半導体集積回路装置の要部断面図
【図６】トーテムポール回路の従来例の図
【図７】図６の回路において高耐圧回路部を誘電体分離基板上に形成した場合の素子配置例を示す図
【図８】図７のＢ−Ｂ線で切断した要部断面図
【図９】従来技術のトーテムポール回路を用いた場合の試作結果を示す図
【符号の説明】
１ トーテムポール回路
３ レベルシフト回路
４ 制御回路
５ 高耐圧回路部
６ 端子
７ 誘電体分離領域
８、１３ ドレイン電極
９ １４ ソース電極
１０、１５ ゲート電極
１１ カソード電極
１２ アノード電極
１００、３００ 半導体基材
１２３ ＳＯＩ基板
２００ 酸化膜
Ｎ１、Ｎ２、Ｎ３ ｎチャネル形ＭＯＳＦＥＴ
Ｐ１ ｐチャネル形ＭＯＳＦＥＴ
ＺＤ 定電圧ダイオード
Ｒ 抵抗体
ＣＩＳＯ 隣接間容量
Ｄ１ ダイオード
ＶＨ 出力側電源端子
Ｄｏ 出力端子
ＶＬ 制御回路側電源端子
Ｖｉｎ 入力端子
Ｖｇ１ Ｎ１を制御するゲート信号
Ｖｇ２ Ｎ２を制御するゲート信号
Ｖｇ３ Ｎ３を制御するゲート信号
Ｉｄｉｓ 変位電流
Ｖｏｕｔ Ｄｏ端子の出力電圧
Ｉｏｕｔ Ｄｏ端子の出力電流
Claims (4)
- 互いに誘電体分離された２つのｎチャネル形ＭＯＳデバイスによって下アーム側と上アーム側が構成されるトーテムポール回路を出力回路として備えた半導体集積回路装置において、
上アーム側のｎチャネル形ＭＯＳデバイスと誘電体分離領域をかして形成されたダイオードを有し、
前記ダイオードのアノードと前記上アーム側のｎチャネル型ＭＯＳデバイスの低電位側主電極とを電気的に接続し、前記ダイオードのカソードど下アーム側のｎチャネルＭＯＳデバイスの高電位側主電極とを電気的に接続し、該ドレインと前記ダイオードのカソードとの接続点を前記出力回路の出力とすることを特徴とする半導体集積回路装置。 - 互いに誘電体分離された２つのｎチャネル形ＭＯＳデバイスによって下アーム側と上アーム側が構成されるトーテムポール回路を出力回路として備えた半導体集積回路装置において、
上アーム側のｎチャネル形ＭＯＳデバイスと誘電体分離領域を介して形成された半導体領域を有し、
前記上アーム側のｎチャネル形ＭＯＳデバイスの低電位側主電極と下アーム側のｎチャネル形ＭＯＳデバイスの高電位側主電極との接続点を前記半導体領域と接続し、前記接続点を前記出力回路の出力とすることを特徴とする半導体集積回路装置。 - 互いに誘電体分離された２つのｎチャネル形ＭＯＳデバイスによって下アーム側と上アーム側が構成されるトーテムポール回路を出力回路として備えた半導体集積回路装置において、
第１半導体基材と第２半導体基材の間に絶縁膜を介在させた半導体基板の前記第２半導体基材が誘電体分離された複数の半導体領域に分割され、該分割された複数の半導体領域の内、第１の半導体領域に上アーム側のｎチャネル形ＭＯＳデバイスを形成し、第２の半導体領域に下アーム側のｎチャネルＭＯＳ形デバイスを形成し、前記第１の半導体領域と隣接し、第３の半導体領域にダイオードを形成し、
前記ダイオードのアノードと前記上アーム側のｎチャネル形ＭＯＳデバイスの低電位主電極とを電気的に接続し、前記ダイオードのカソードと下アーム側のｎチャネルＭＯＳデバイスの高電位主電極とを電気的に接続し、該ドレインと前記ダイオードのカソードとの接続点を前記出力回路の出力とすることを特徴とする半導体集積回路装置。 - 互いに誘電体分離された２つのｎチャネル形ＭＯＳデバイスによって下アーム側と上アーム側が構成されるトーテムポール回路を出力回路として備えた半導体集積回路装置において、
第１半導体基材と第２半導体基材の間に絶縁膜を介在させた半導体基板の前記第２半導体基材が誘電体分離された複数の半導体領域に分割され、該分割された複数の半導体領域の内、第１の半導体領域に上アーム側のｎチャネル形ＭＯＳデバイスを形成し、第２の半導体領域に下アーム側のｎチャネルＭＯＳ形デバイスを形成し、
前記上アーム側のｎチャネルＭＯＳデバイスの低電位側主電極と下アーム側のｎチャネルＭＯＳデバイスの高電位側主電極との接続点を前記第１の半導体領域と隣接して形成された第３の半導体領域と接続し、前記接続点を前記出力回路の出力とすることを特徴とする半導体集積回路装置。
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