CN107835003B - 半导体器件和功率控制器件 - Google Patents

半导体器件和功率控制器件 Download PDF

Info

Publication number
CN107835003B
CN107835003B CN201710696190.9A CN201710696190A CN107835003B CN 107835003 B CN107835003 B CN 107835003B CN 201710696190 A CN201710696190 A CN 201710696190A CN 107835003 B CN107835003 B CN 107835003B
Authority
CN
China
Prior art keywords
region
low
power supply
voltage
supply voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710696190.9A
Other languages
English (en)
Other versions
CN107835003A (zh
Inventor
神田良
黑岩洋
户田铁
中原宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN107835003A publication Critical patent/CN107835003A/zh
Application granted granted Critical
Publication of CN107835003B publication Critical patent/CN107835003B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
    • H02H7/08—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for dynamo-electric motors
    • H02H7/0833—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for dynamo-electric motors for electric motors with control arrangements
    • H02H7/0838—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for dynamo-electric motors for electric motors with control arrangements with H-bridge circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H1/00—Details of emergency protective circuit arrangements
    • H02H1/0007—Details of emergency protective circuit arrangements concerning the detecting means
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H1/00—Details of emergency protective circuit arrangements
    • H02H1/04—Arrangements for preventing response to transient abnormal conditions, e.g. to lightning or to short duration over voltage or oscillations; Damping the influence of dc component by short circuits in ac networks
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
    • H02H7/16—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for capacitors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P29/00—Arrangements for regulating or controlling electric motors, appropriate for both AC and DC motors
    • H02P29/02—Providing protection against overload without automatic interruption of supply
    • H02P29/024—Detecting a fault condition, e.g. short circuit, locked rotor, open circuit or loss of load
    • H02P29/027—Detecting a fault condition, e.g. short circuit, locked rotor, open circuit or loss of load the fault being an over-current
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P29/00—Arrangements for regulating or controlling electric motors, appropriate for both AC and DC motors
    • H02P29/02—Providing protection against overload without automatic interruption of supply
    • H02P29/032—Preventing damage to the motor, e.g. setting individual current limits for different drive conditions
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0416—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Power Conversion In General (AREA)
  • Inverter Devices (AREA)

Abstract

本发明涉及一种半导体器件和功率控制器件，以实现包括驱动器IC即半导体器件的系统中的部件数量减少。向电源施加区施加高电位侧电源电压。高侧区由包括驱动高侧晶体管的驱动器并且以浮置电压作为参考在启动电源电压下操作的电路形成。低侧区由以低电位侧电源电压作为参考在电源电压下操作的电路形成。第一端接区设置成包围所述电源施加区的环形式。第二端接区设置成包围所述高侧区的环形式。

Description

半导体器件和功率控制器件
相关申请的交叉引用
包括说明书、附图和摘要的、于2016年9月15日提交的日本专利申请No.2016-180786的公开内容以引用方式并入本文。
技术领域
本发明涉及半导体器件和功率控制器件，例如，用于功率电子器件领域中的半导体器件和功率控制器件。
背景技术
在例如专利文献1中已经表明了以下配置：驱动IC的端子通过外部电阻器和二极管与外部开关元件的集电极耦合并且通过外部电容器与开关元件的发射极耦合。驱动IC基于端子的电压(Vdesat)来检测开关元件的过电流。
[现有技术文献]
[专利文献]
[专利文献1]日本未审专利申请公开No.2013-198185
发明内容
例如，存在以下情况：驱动半桥电路等的驱动器IC(集成电路)配备有监测半桥电路中的每个节点的电压的功能。通常，如专利文献1中示出的，提到了监测半桥电路中的开关元件(例如，IGBT(绝缘栅型双极性晶体管))的发射极-集电极电压以检测过电流的功能等。
这里，高侧开关元件的集电极被施加例如几百伏等的电源电压。因此，为了监测开关元件的发射极-集电极电压，一般需要设置在如专利文献1中所表明的驱动IC之外的满足高击穿电压规范的二极管等。结果，部件的数量增加，并且会出现包括驱动IC的系统扩大、成本增加等。
已经鉴于此情形提出了随后将描述的实施例。根据本说明书的描述和附图，本发明的其他目的和新颖特征将变得清楚。
根据一个实施例的一种半导体器件包括一个半导体芯片并且驱动耦合在高电位侧电源电压和浮置电压之间的外部高侧晶体管以及耦合在浮置电压和低电位侧电源电压之间的外部低侧晶体管。所述半导体器件具有高电位侧电源焊盘、浮置焊盘、低电位侧电源焊盘、电源施加区、高侧区、低侧区以及第一端接区和第二端接区。高电位侧电源焊盘、浮置焊盘和低电位侧电源焊盘分别耦合到高电位侧电源电压、浮置电压和低电位侧电源电压。向电源施加区施加高电位侧电源电压。高侧区包括具有驱动高侧晶体管并且以浮置电压作为参考在第一电源电压下操作的高侧驱动器的电路。低侧区由包括驱动低侧晶体管并且以低电位侧电源电压作为参考在第二电源电压下操作的低侧驱动器的电路形成。第一端接区设置成包围电源施加区的环形式，并且第二端接区设置成包围高侧区的环形式。
根据一个实施例，可以减少包括驱动器IC(半导体器件)的系统中的部件数量。
附图说明
图1是示出根据本发明的实施例1的功率控制器件中的主要部分的基本配置示例的示意图；
图2是示出根据本发明的实施例1的半导体器件中的包括周边部分的示意性配置示例的电路框图；
图3是示出图2中的自举电路的配置示例的电路图；
图4是示出图2的半导体器件中的示意性输入/输出操作的一个示例的波形图；
图5是示出图1和图2中包围的高侧区及其端接区的详细布局配置示例的平面图；
图6是示出图1和图2中包围的电源施加区及其端接区的详细布局配置示例的平面图；
图7是示出图5中的电平移位晶体管的示意性结构示例的(A-A'之间的)剖视图；
图8是示出图5中的电阻元件的示意性结构示例的(B-B'之间的)剖视图；
图9是示出图5中的电阻元件的示意性结构示例的(C-C'之间的)剖视图；
图10是示出图6中的电阻元件的示意性结构示例的(D-D'之间的)剖视图；
图11是示出图2的驱动器IC中的图5和图6的电阻元件的示意性布局配置示例的平面图；
图12是示出根据本发明的实施例2的功率控制器件的包括周边部分的示意性配置示例的电路框图；
图13是示出图12的功率控制器件的驱动器IC的部分的示意性布局配置示例的平面图；
图14是示出根据本发明的实施例3的功率控制器件的包括周边部分的示意性配置示例的电路框图；
图15是示出图14的功率控制器件的示意性封装配置示例的平面图，以及
图16是示出例示了本发明的比较例的功率控制器件的配置示例的示意图。
具体实施方式
为了方便起见，在以下实施例中，无论需要什么情况，都将通过将本发明划分成多个部分或实施例来描述本发明。然而，除非特别另外指明，但它们不是相互无关的。其中之一必定与其他中的一些或全部的修改、细节、补充说明等有关系。另外，当参考下面实施例中的元件等的数字(包括件数、数值、数量、范围等)时，其数字不限于特定数字，而是可以大于或小于或等于特定数字，除非另外特别指明并且原理上肯定限于特定数字等。
更无需说，在下面的实施例中，本文中采用的组件(还包括要素步骤等)不总是必要的，除非特别地另外指定并且被认为在原理上是肯定必要的等。类似地，当在下面的实施例中参考组件等的形状、位置关系等时，它们将包括与它们的形状等基本上类似或相似的形状等，除了除非另外特别指明并且不被认为在原理上是肯定必要的等。这甚至类似地应用于上述的数值和范围。
此外，在实施例中，使用MOSFET(金属氧化物半导体场效应晶体管)(简称为MOS晶体管)作为MISFET(金属绝缘体半导体场效应晶体管)的一个示例，但没有排除将非氧化物膜作为栅绝缘膜，除此之外，在实施例中，n沟道型MOSFET被称为NMOS晶体管，并且p沟道型MOSFET被称为PMOS晶体管。
下文中，将基于附图来详细描述本发明的实施例。顺带一提，在用于说明实施例的所有附图中，相同的参考标号在原理上被分别附于相同的组件，并且将省略对其的重复描述。
(实施例1)
<<关于功率控制器件的概况和问题(比较例)>>
首先，将在描述根据实施例1的功率控制器件之前，描述将成为比较例的功率控制器件。图16是示出本发明的比较例的功率控制器件的配置示例的示意图。除了驱动器IC(半导体器件)(DVIC')、高侧臂HA和低侧臂(LA)之外，图16中示出的功率控制器件还配备有用作驱动器IC的外部部分的二极管Ddesh和Ddesl、电阻器Rdesh和Rdeshl和电容器Cdesh和Cdeshl等。
高侧臂HA配备有高侧晶体管(本文中的IGBT)TH和续流二极管Dh并且耦合在高电位侧电源电压VP和负载驱动引脚OUT之间。低侧臂LA配备有低侧晶体管(本文中的IGBT)TL和续流二极管Dl并且耦合在负载驱动引脚OUT和低电位侧电源电压COM之间。高电位侧电源电压VP的电压值变成150V或更高的值，优选地，基于低电位侧电源电压COM的300V或更高的值。高电位侧电源电压VP的电压值通常是600V等，但在某些情况下可使用超过1000V的值。
驱动器IC(DVIC')包括一个半导体芯片和所谓HVIC(高电压IC)等。驱动器IC(DVIC')配备有高侧区AR_HVBK'、低侧区AR_LVBK'和吸收这两个区之间的电位差的端接区AR_TRMBK'。基于低电位侧电源电压COM在电源电压VCC(例如，10V或15V等)下操作的电路形成在低侧区AR_LVBK'中。具体地，在其中形成驱动低侧晶体管TL的低侧驱动器、检测低侧晶体管TL的集电极-发射极电压的电压检测电路VDET2'等。
基于负载驱动引脚OUT处的电压(浮置电压VS)在启动电源电压VB(VB＝VS+VCC)下操作的电路形成在高侧区AR_HVBK'中。具体地，在其中形成驱动高侧晶体管TH的高侧驱动器和检测高侧晶体管TH的集电极-发射极电压的电压检测电路VDET1'等。电压检测电路VDET1'和VDET2'分别检测在目标晶体管的导通时间段期间通过检测端子DESATh和DESATl的集电极-发射极电压，并且确定对应电压大于预定参考电压(例如，7V等)的状态是过电流状态。
这里，浮置电压VS(即，高侧晶体管TH的发射极电压和低侧晶体管TL的集电极电压)根据每个晶体管(TH、TL)的导通/截止在低电位侧电源电压COM和高电位侧电源电压VP之间移位。另外，当在电压检测电路VDET1'和VDET2'之间出现诸如被大幅超过的电位差(例如，电源电压VCC电平)时，会出现元件破坏。因此，高侧晶体管TH的集电极电压通过反向二极管Ddesh等耦合到电压检测电路VDET1'。低侧晶体管TL的集电极电压通过反向二极管Ddesl等耦合到电压检测电路VDET2'。
然而，担心由于具有外部部件(二极管Ddesh和Ddesl、电阻器Rdesh和Rdesl和电容器Cdesh和Cdesl)的部件的数量增加，导致包括驱动器IC(DVIC')的系统扩大、成本增加等。另外，当系统属于包括三相(u、v、w相)半桥电路的逆变器系统等时，部件的数量进一步增加并且会更显著地出现诸如尺寸增加、成本增加等问题。
<<功率控制器件的基本配置(实施例1)>>
图1是示出根据本发明的实施例1的功率控制器件中的主要部分的基本配置示例的示意图。图1中示出的功率控制器件配备有驱动器IC(半导体器件)(DVIC1)、高侧臂HA和低侧臂LA。如同图16的情况一样，高侧臂HA配备有高侧晶体管TH和续流二极管Dh并且耦合在高电位侧电源电压VP和负载驱动引脚OUT(换句话讲，浮置电压VS)之间。低侧臂LA配备有低侧晶体管TL和续流二极管Dl并且耦合在负载驱动引脚OUT和低电位侧电源电压COM之间。虽然以高侧晶体管TH和低侧晶体管TL(它们是IGBT)为例，但它们可以是诸如高击穿电压MOSFET、高击穿电压双极性晶体管等的高击穿电压元件。
驱动器IC(半导体器件)(DVIC1)配备有多个焊盘PD4至PD9、电源施加区AR_VP、高侧区AR_HVBK、低侧区AR_LVBK和两个端接区AR_TRMBK1和AR_TRMBK2。焊盘PD10是与高电位侧电源电压VP耦合的高电位侧电源焊盘。焊盘PD6是与浮置电压VS耦合的浮置焊盘。焊盘PD9是与低电位侧电源电压COM耦合的低电位侧电源焊盘。
焊盘PD7与15V等的电源电压VCC耦合。焊盘PD4与启动电源电压VB耦合(VB＝VS+VCC)。焊盘PD5是输出为高侧晶体管TH的栅驱动信号的高侧输出信号HO的焊盘。焊盘PD8是输出为低侧晶体管TL的栅驱动信号的低侧输出信号LO的焊盘。
例如600V等的高电位侧电源电压VP通过焊盘PD10施加到电源施加区AR_VP。通过焊盘PD4和PD6向高侧区AR_HVBK供应启动电源电压VB和浮置电压VS，并且高侧区AR_HVBK由代表性的用生成高侧输出信号HO的高侧驱动器(未示出)基于浮置电压VS在启动电源电压VB下操作的电路形成。通过焊盘PD7和PD9向低侧区AR_LVBK供应电源电压VCC和低电位侧电源电压COM(例如，0V的接地电源电压)，并且低侧区AR_LVBK由代表性的用生成低侧输出信号LO的低侧驱动器(未示出)基于低电位侧电源电压COM在电源电压VCC下操作的电路形成。
端接区AR_TRMBK1被设置成包围电源施加区AR_VP的环形式，并且吸收电源施加区AR_VP和低侧区AR_LVBK之间的电位差。端接区AR_TRMBK2被设置成包围高侧区AR_HVBK的环形式，并且吸收高侧区AR_HVBK和低侧区AR_LVBK之间的电位差。另外，端接区AR_TRMBK2设置有电平移位晶体管的形成区AR_MN1和AR_MN2。电平移位晶体管将在低侧区AR_LVBK中生成的并且基于低电位侧电源电压COM的信号分别转换成基于浮置电压VS的信号并且将其输出到高侧区AR_HVBK。
因此，除了高侧区AR_HVBK和端接区AR_TRMBK2之外，图1的驱动器IC(DVIC1)还配备有电源施加区AR_VP和端接区AR_TRMBK1。因此，即使在没有使用诸如图16中示出的二极管Ddesh等的情况下，高电位侧电源电压VP(即，高侧晶体管TH的集电极电压)也可与驱动器IC(DVIC1)耦合。结果，可以减少包括驱动器IC的系统中的部件数量并且实现系统小型化、成本降低等。
顺带一提，虽然随后将描述驱动器IC(DVIC1)的细节，但驱动器IC能够使用高电位侧电源电压VP来监测高侧晶体管TH的集电极-发射极电压。另外，驱动器IC(DVIC1)还能够监测高电位侧电源电压VP本身(即，监测对半桥电路正常执行供电)。以这些作为代表，通过使用图1的配置示例，可以致使驱动器IC(DVIC1)在不增加部件数量的情况下使用高电位侧电源电压VP来执行各种处理。
<<半导体器件的电路配置和电路操作>>
图2是示出根据本发明的实施例1的半导体器件中的包括周边部分的示意性配置示例的电路框图。图3是示出图2中的自举电路的配置示例的电路图。图2中示出的驱动器IC(半导体器件)DVIC1包括一个半导体芯片并且配备有多个焊盘PD1至PD10、输入信号处理电路LGC、自举电路BSC、电平移位电路LSC、高侧驱动电路HSDC和低侧驱动电路LSDC。另外，驱动器IC(DVIC1)配备有电阻元件Rvp和Rvs、NMOS晶体管MNdes和电压检测电路VDET1和VDET2。
另外，除了驱动器IC(DVIC1)之外，这里还示出包括高侧臂HA、低侧臂LA和设置在其外部的自举电容器CB功率控制器件的配置示例和包括负载电路LOD的电子系统的配置示例。高侧臂HA、低侧臂LA和焊盘PD4至PD10类似于图1中的那些。
焊盘PD1与焊盘PD7一起耦合到电源电压VCC。可使焊盘PD1与焊盘PD7一样。焊盘PD2被输入高侧输入信号HIN，并且焊盘PD3被输入低侧输入信号LIN。例如，通过未示出的Micon(MCU：微控制单元)等来生成高侧输入信号HIN和低侧输入信号LIN。如图1中描述的，焊盘PD6是浮置焊盘并且与浮置电压VS耦合并且与负载驱动引脚OUT耦合。负载电路LOD与负载驱动引脚OUT耦合。自举电容器CB设置在焊盘PD4和焊盘PD6之间。
响应于高侧输入信号HIN，输入信号处理电路LGC在其上升沿和下降沿中的一个处生成设置信号ST而在其另一个处生成重置信号RT。设置信号ST和重置信号RT分别是例如单稳态脉冲信号。另外，响应于低侧输入信号LIN，输入信号处理电路LGC为其添加对应于死区时间(dead time)的延迟并且输出后延迟低侧输入信号LINd。
高侧驱动电路HSDC基于焊盘PD6的浮置电压VS在焊盘PD4的启动电源电压VB下操作并且配备有高侧驱动器DVh、SR锁存电路SRLT和高侧低电压检测电路UVLOh。高侧驱动器DVh包括用SR锁存电路SRLT的输出信号(Q)作为其输入的CMOS反相器等并且将高侧输出信号HO输出到焊盘PD5，以驱动高侧晶体管TH。
SR锁存电路SRLT根据设置输入(S)和重置输入(R)借助高侧驱动器DVh来控制高侧输出信号HO。具体地，SR锁存电路SRLT根据设置输入(S)来控制高侧输出信号HO，使其成为启动电源电压VB电平，并且根据重置输入(R)来控制高侧输出信号HO，使其成为浮置电压VS电平。当基于浮置电压VS的启动电源电压VB的值没有达到预定电压值时，高侧低电压检测电路UVLOh对SR锁存电路SRLT执行重置输入(R)。结果，高侧晶体管TH被固定于截止，直到启动电源电压VB的值达到预定电压值。
电平移位电路LSC配备有两个NMOS晶体管MN1和MN2以及两个电阻元件R1和R2。在说明书中，NMOS晶体管MN1和MN2被称为电平移位晶体管。电平移位晶体管MN1具有与低电位侧电源电压COM耦合的源和通过电阻元件R1与焊盘PD4耦合的漏。电平移位晶体管MN2具有与低电位侧电源电压COM耦合的源和通过电阻元件R2与焊盘PD4耦合的漏。结果，基于低电位侧电源电压COM，在电平移位晶体管MN1和MN2的源和漏之间施加启动电源电压VB(＝VS+VCC)。因此，需要电平移位晶体管MN1和MN2是高击穿电压元件。
电平移位晶体管MN2致使预定脉冲电流根据设置信号ST流过电阻元件R2，由此将设置信号ST的电压电平转换成适于SR锁存电路SRLT的设置输入(S)的电压电平。同样地，电平移位晶体管MN1致使预定脉冲电流根据重置信号RT流过电阻元件R1，由此将重置信号RT的电压电平转换成适于SR锁存电路SRLT的重置输入(R)的电压电平。因此，电平移位晶体管MN1和MN2起到将基于低电位侧电源电压COM的信号转换成基于浮置电压VS的信号的作用。
低侧驱动电路LSDC基于低电位侧电源电压COM在电源电压VCC下操作并且配备有低侧驱动器DVl和包括低侧低电压检测电路UVLOl的保护电路PRC。低侧驱动器DVl包括用保护电路PRC的输出信号作为其输入的CMOS反相器等。低侧驱动器DVl向焊盘PD8输出低侧输出信号LO，以驱动低侧晶体管TL。
当用低电位侧电源电压COM作为参考的电源电压VCC的值没有达到预定电压值时，低侧低电压检测电路UVLOl通过低侧驱动器DVl来控制低侧输出信号LO，使其是低电位侧电源电压COM电平。结果，低侧晶体管TL被固定成截止，直到电源电压VCC的值达到预定电压值。保护电路PRC用通过代表性的此低侧低电压检测电路UVLOl的保护对低侧晶体管TL执行各种保护。保护电路PRC特别地在没有检测到故障的时间段期间向低侧驱动器DVl输出后延迟低侧输入信号LINd。
如图3中所示，自举电路BSC配备有两个NMOS晶体管MNb和MNs和比较器电路CMP3，并且酌情对自举电容器CB执行充电，以使得自举电容器CB的电压能够保持在电源电压VCC。也就是说，当“启动电源电压VB<电源电压VCC”时，自举电路BSC将焊盘PD1(电源电压VCC)耦合到焊盘PD4(启动电源电压VB)。当“VB>VCC”时，自举电路BSC使焊盘PD1与焊盘PD4解耦合。作为承担此功能的元件，一般设置自举二极管，自举二极管用作与自举电容器CB串联的外部部件。在本示例中，在半导体芯片内，设置功能与自举二极管的功能等同的自举电路BSC，以实现外部部件的数量减少。
NMOS晶体管MNb具有分别与电源电压VCC和启动电源电压VB耦合的源和漏以及受比较器电路CMP3控制的栅。NMOS晶体管MNs具有分别与感测电压Vsen2和启动电源电压VB耦合的源和漏以及与电源电压VCC耦合的栅。比较器电路CMP3基于低电位侧电源电压COM在电源电压VCC下操作，以控制NMOS晶体管MNb，使其在感测电压Vsen2低于电源电压VCC时导通，并且控制NMOS晶体管MNb，使其在感测电压Vsen2高于电源电压VCC时截止。
NMOS晶体管MNs具有例如耗尽型配置并且将感测电压Vsen2钳位，使其不超过“电源电压VCC(例如，15V)+NMOS晶体管MNs的阈值电压”。结果，比较器电路CMP3可以是低击穿电压元件。另一方面，需要NMOS晶体管MNb和MNs是高击穿电压元件。
在图2中，电阻元件Rvp的两端分别与低电位侧电源电压COM和高电位侧电源电压VP耦合。电阻元件Rvs的两端分别与低电位侧电源电压COM和浮置电压VS耦合。电压检测电路VDET1配备有例如放大器电路AMP1和比较器电路CMP1。放大器电路AMP1检测被电阻元件Rvp电阻分压的电压Vdvp和被电阻元件Rvs电阻分压的电压Vdvs之间的电位差并且以预定增益来放大差电压，之后输出到比较器电路CMP3。当放大器电路AMP1的输出电压大于预定确定电压Vrh时，比较器电路CMP3将故障检测信号FDET1输出到输入信号处理电路LGC。
也就是说，电压检测电路VDET1通过电阻元件Rvp和Rvs来检测高侧晶体管TH的集电极-发射极电压，由此检测流过高侧晶体管TH的过电流。虽然省略了图示，但电压检测电路VDET1严格地检测目的在于高侧晶体管TH的导通时间段的集电极-发射极电压并且输出故障检测信号FDET1。输入信号处理电路LGC根据故障检测信号FDET1来执行预定保护操作。通常，输入信号处理电路LGC通过设置信号ST或重置信号RT来强有力控制高侧晶体管TH，使其截止。
电阻元件Rvp和电阻元件Rvs具有相同的电阻值。该电阻值被设置成例如范围在几十兆欧到几百兆欧(通常，100兆欧)内的值。电压Vdvp是通过将施加在电阻元件Rvp两端的电压(即，诸如600V的高电位侧电源电压VP)电阻分压成“1/K”而得到的电压。电压Vdvs是以相同方式通过将施加在电阻元件Rvs两端的电压(即，在0和VP之间改变的浮置电压VS)电阻分压成“1/K”而得到的电压。当k＝30等时，例如，电压Vdvp和Vdvs二者都变成小于或等于20V的电压值。结果，电压检测电路VDET1可包括低击穿电压元件。
NMOS晶体管MNdes具有分别与感测电压Vsen1和浮置电压VS耦合的源和漏以及与电源电压VCC耦合的栅。电压检测电路VDET2配备有比较器电路CMP2。当感测电压Vsen1大于预定确定电压Vr1(例如，7v等)时，比较器电路CMP2将故障检测信号FDET2输出到保护电路PRC。
也就是说，电压检测电路VDET2通过NMOS晶体管MNdes来检测低侧晶体管TL的集电极-发射极电压，由此检测流过低侧晶体管TL的过电流。虽然省略了图示，但电压检测电路VDET2严格地检测目的在于低侧晶体管TL的导通时间段的集电极-发射极电压并且输出故障检测信号FDET2。保护电路PRC根据故障检测信号FDET2来执行预定保护操作。通常，保护电路PRC通过低侧驱动器DVl来强有力控制低侧晶体管TL，使其截止。
总体上，如图16中所示，用作外部部件的二极管Ddes1等被设置用于检测浮置电压VS。在本示例中，NMOS晶体管MNdes承担与二极管Ddes1等的作用等同的作用，由此实现外部部件的数量减少。如同图2的NMOS晶体管MNs的情况一样，NMOS晶体管MNdes将感测电压Vsen1钳位，使其没有超过“电源电压VCC(例如，15V)+NMOS晶体管MNdes的阈值电压”。结果，电压检测电路VDET2可包括低击穿电压元件。
这里，电阻元件Rvp形成在图1的端接区AR_TRMBK1中，但随后将提到其细节。电平移位电路LSC中的高侧驱动电路HSDC和电阻元件R1和R2形成在图1的高侧区AR_HVBK中。电平移位电路LSC中的电平移位晶体管MN1和MN2和电阻元件Rvs形成在图1的端接区AR_TRMBK2中，但随后将提到其细节。顺带一提，虽然在端接区AR_TRMBK2中另外还形成自举电路BSC中的NMOS晶体管MNdes和NMOS晶体管MNb和MNs，但在说明书中将省略其细节。另外，在图1的低侧区AR_LVBK中形成不包括这些的每个电路。
相比于图16的配置示例，使用如图2中所示的此驱动器IC(DVIC1)使得可以在不设置外部二极管Ddesh和Ddes1等的情况下检测流过高侧晶体管TH和低侧晶体管TL的过电流。结果，可以减少外部部件的数量。另外，特别地，依据高侧晶体管TH，图16的配置示例可致使需要具有将电压检测电路VDET1'的检测结果输出到低侧区AR_LVBK'的电平移位。另一方面，当使用如图2中所示的这样的电阻元件Rvp和Rvs时，可在低侧区AR_LVBK中直接形成电压检测电路VDET1，使得变得不必要进行此电平移位。结果，存在可简化驱动器IC中的布局配置的情况。
具体地描述，如图2的情况一样，通过NMOS晶体管(电平移位晶体管)MN1和MN2来执行从低侧区AR_LVBK'到高侧区AR_HVBK'的电平移位，但是为了执行其反向方向上的电平移位，一般需要PMOS晶体管。虽然容易在实际布局中在图16的端接区AR_TRMBK'中形成NMOS晶体管，但存在需要用复杂布局来另外形成PMOS晶体管的情况。即使从这个观点来说，使用图2的配置示例也变得有益。
顺带一提，还可以在与图2不同的应用中使用电阻元件Rvp和Rvs。例如，设置基于低电位侧电源电压COM来检测电压Vdvp的电压检测电路，由此使得可以检测高电位侧电源电压VP是否正常供应到半桥电路。另外，电压检测电路VDET2还能够通过使用电压Vdvs替代感测电压Vsen1来检测流过低侧晶体管TL的过电流。然而，这种情况是假定了在高侧上只使用电阻元件Rvs基于单个系统进行检测操作，而非使用电阻元件Rvp和Rvs基于差分系统进行检测操作。因此，会需要具有一定准确度的电阻元件Rvs。据此，优选地使用感测电压Vsen1。
图4是示出图2的半导体器件中的示意性输入/输出操作的一个示例的波形图。这里假定互补地输入高侧输入信号HIN和低侧输入信号LIN。高侧输入信号HIN和低侧输入信号LIN中的每个以例如其“L”电平作为低电位侧电源电压COM(接地电源电压0V)并且以其“H”电平作为高电位侧电压VH(例如，5V等)进行移位。
驱动器IC(半导体器件)DVIC1根据以上输入，互补地输出高侧输出信号HO和低侧输出信号LO。高侧输出信号HO以其“L”电平作为浮置电压VS进行移位并且以其“H”电平作为启动电源电压VB进行移位。低侧输出信号LO以其“L”电平作为低电位侧电源电压COM进行移位并且以其“H”电平作为电源电压VCC(例如，15V等)进行移位。顺带一提，在高侧输出信号HO和低侧输出信号LO的过渡时，在其中酌情添加死区时间，以便不造成它们都导通的时间段。
这里，在高侧输出信号HO变成“H”电平(导通电平)并且低侧输出信号LO变成“L”电平(截止电平)的时间段t1期间，浮置电压VS变成“VP-VceH(sat)”。高电位侧电源电压VP是例如600V等。VceH(sat)是高侧晶体管TH的集电极和发射极之间的导通电压。在IGBT中，VceH(sat)变成例如1.5V等的低值。另一方面，在高侧输出信号HO变成“L”电平(截止电平)而低侧输出信号LO变成“H”电平(导通电平)的时间段t3期间，浮置电压VS变成“VceL(sat)”。VceL(sat)是低侧晶体管TL处的导通电压(例如，1.5V等)。
另外，在高侧输出信号HO移位至“L”电平(截止电平)而低侧输出信号LO移位至“H”电平(导通电平)的时间段t2期间，浮置电压VS从“VP-VceH(sat)”降低至“VceL(sat)”。另一方面，在低侧输出信号LO移位至“L”电平(截止电平)而高侧输出信号HO移位至“H”电平(导通电平)的时间段t4期间，浮置电压VS从“VceL(sat)”升高至“VP-VceH(sat)”。示意性地，图2的自举电容器CB在低侧晶体管TL导通的时间段t3期间被充电至电源电压VCC，并且在高侧晶体管TH导通的时间段t1期间将充电的电源电压VCC供应到高侧驱动器DVh等。
<<高侧区周围的布局配置>>
图5是示出图1和图2中包围的高侧区及其端接区的详细布局配置示例的平面图。在图5中，端接区AR_TRMBK2是例如n-型半导体区并且设置成包围高侧区AR_HVBK的环形式。例如，作为p型半导体区的隔离区IDF2设置在端接区AR_TRMBK2和低侧区(未示出)之间的边界部分处。隔离区IDF2沿着端接区AR_TRMBK2的外周设置并且将端接区AR_TRMBK2和低侧区(未示出)彼此隔离。隔离区IDF2被供应低电位侧电源电压COM。
在端接区AR_TRMBK2中形成电平移位晶体管MN1和MN2、均包括多晶硅布线的两个场板布线FP1和FP2和包括多晶硅布线的电阻元件Rvs。在本示例中，端接区AR_TRMBK2设置有与隔离区IDF2耦合的环形图案。因此，在其中设置三个独立区。在其中，两个用作电平移位晶体管MN1和MN2的形成区AR_MN1和AR_MN2，并且剩余一个用作用于电阻元件Rvs的区AR_Rvs。
源电极SE(MN1)、栅层GT(MN1)和漏电极DE(MN1)设置在电平移位晶体管MN1的形成区AR_MN1中。同样地，源电极SE(MN2)、栅层GT(MN2)和漏电极DE(MN2)设置在电平移位晶体管MN2的形成区AR_MN2中。
场板布线FP1设置在至少电平移位晶体管MN1的形成区AR_MN1中。场板布线FP1沿着端接区AR_TRMBK2的周向延伸并且从端接区AR_TRMBK2的内周侧向其外周侧(或从外周侧向内周侧)延伸，同时在预定边界DD12和DD1处折回。另外，场板布线FP1将电平移位晶体管MN1的输出节点(设置在内周侧上的漏电极DE(MN1))与设置在外周侧上的隔离区IDF2相耦合。此时，场板布线FP1通过金属布线ML1耦合到隔离区IDF2。
同样地，场板布线FP2设置在至少电平移位晶体管MN2的形成区AR_MN2中。场板布线FP2沿着端接区AR_TRMBK2的周向延伸并且从端接区AR_TRMBK2的内周侧向其外周侧(或从外周侧向内周侧)延伸，同时在预定边界DD12和DD2处折回。另外，场板布线FP2将电平移位晶体管MN2的输出节点(设置在内周侧上的漏电极DE(MN2))与设置在外周侧上的隔离区IDF2相耦合。此时，场板布线FP2通过金属布线ML2耦合到隔离区IDF2。
被供应浮置电压VS的金属电极MEvs设置在用于电阻元件Rvs的区AR_Rvs中。以与场板布线FP1和FP2类似的方式，电阻元件Rvs(具体地，多晶硅布线)在端接区AR_TRMBK2的周向延伸并且从端接区AR_TRMBK2的内周侧延伸到其外周侧(或从端接区AR_TRMBK2的外周侧延伸到其内周侧)，同时在预定边界DD1和DD2处折回。
然后，电阻元件Rvs将设置在内周侧上的金属电极MEvs(即，浮置电压VS)与设置在外周侧上的隔离区IDF2(即，低电位侧电源电压COM)相耦合。此时，电阻元件Rvs通过金属布线ML3a耦合到隔离区IDF2。另外，金属布线ML3b的一端耦合到电阻元件Rvs的靠近低电位侧电源电压COM侧端部的地点。金属布线ML3b的另一端耦合到图2中示出的电压检测电路VDET1。
<<电源施加区周围的布局配置>>
图6是示出图1和图2中包围的电源施加区及其端接区的详细布局配置示例的平面图。在图6中，端接区AR_TRMBK1是例如n-型半导体区并且设置在包围电源施加区AR_VP的环形式中。例如，作为p型半导体区的隔离区IDF1设置在端接区AR_TRMBK1和低侧区(未示出)之间的边界部分处。隔离区IDF1沿着端接区AR_TRMBK1的外周设置并且将端接区AR_TRMBK1与低侧区(未示出)彼此隔离。隔离区IDF1被供应低电位侧电源电压COM。
在端接区AR_TRMBK1中形成包括多晶硅布线的电阻元件Rvp和包括多晶硅布线的虚拟场板布线DFP。如同电阻元件Rvs的情况一样，电阻元件Rvp沿着端接区AR_TRMBK1的周向延伸，并且从端接区AR_TRMBK1的内周侧延伸到其外周侧(或者从外周侧延伸到内周侧)，同时在预定边界DD3和DD4处折回。
然后，电阻元件Rvp将设置在内周侧上的电源施加区AR_VP(即，高电位侧电源电压VP)和设置在外周侧上的隔离区IDF1(即，低电位侧电源电压COM)相耦合。此时，电阻元件Rvp通过金属布线ML4a耦合到电源施加区AR_VP并且通过金属布线ML4b耦合到隔离区IDF1。另外，金属布线ML4c的一端与电阻元件Rvp的与低电位侧电源电压COM侧的端部靠近的地点耦合。金属布线ML4c的另一端耦合到图2中示出的电压检测电路VDET1。
虚拟场板布线DFP沿着端接区AR_TRMBK1的周向延伸，并且在端接区AR_TRMBK1的内周侧和其外周侧之间延伸，同时在预定边界DD3和DD4处折回，如同电阻元件Rvp一样。在虚拟场板布线DFP中，其内周侧上的其一端通过金属布线ML6耦合到电源施加区AR_VP，并且其外周侧上的其另一端通过金属布线ML5耦合到隔离区IDF1。
这里，图6的电阻元件Rvp具有与包括一定布线长度和布线宽度的图5的电阻元件Rvs的配置类似的配置。另外，图6中的电阻元件Rvp和金属布线ML4c的耦合点设置在与图5中的电阻元件Rvs和金属布线ML3b的耦合点相似的位置处。虚拟场板布线DFP被设置成使针对电阻元件Rvp和电阻元件Rvs的处理条件彼此等同，包括膜厚度方向上的阶梯等。在这些结果中，假设同一半导体芯片内形成的电阻元件Rvp和Rvs是几乎相同的分压电阻器。
另一方面，存在以下这种情况：在半导体芯片之间，例如，特定半导体芯片的电阻元件Rvp和另一个半导体芯片的电阻元件Rvp因制造分散(dispersion in manufacture)而难以被假设为相同的分压电阻器。在这种情况下，会在半导体芯片之间出现电压检测精度的变化。因此，图2的电压检测电路VDET1通过使用同一半导体芯片中的电阻元件Rvp和Rvs的差分系统来检测电压。结果，即使在这些半导体芯片之间出现制造分散的情况下，也可抑制半导体芯片之间的电压检测精度变化。
<<电平移位晶体管的器件结构>>
图7是示出图5中的电平移位晶体管的示意性结构示例的(A-A'线之间的)剖视图。在图7中，在p型半导体衬底SUB上方，设置杂质浓度比n型低的n-型外延层EPI。外延层EPI通过p型隔离区IDF2分开，p型隔离区IDF2从主表面(换句话讲，元件形成表面)侧延伸，以便耦合到半导体衬底SUB。由此分开的一个外延层EPI变成漂移层LDR并且变成图5中示出的电平移位晶体管NM1的形成区AR_MN1。
在低侧区AR_LVBK侧的隔离区IDF2的主表面侧上，设置杂质浓度比p型高的p+型扩散层DF1和杂质浓度比n型高的n+型扩散层SO。扩散层DF1和源扩散层SO都耦合到包括接触层和金属层的源电极SE。源电极SE耦合到低电位侧电源电压COM。包括多晶硅等的栅层GT设置在隔离区IDF2上方，穿过源扩散层SO和漂移层LDR之间的栅绝缘膜GOX。沟道区形成在隔离区IDF2中的栅绝缘膜GOX正下方。栅层GT耦合到包括接触层和金属层的栅电极GE。
在漂移层LDR的主表面侧上，n+型漏扩散层DR设置在靠近高侧区AR_HVBK的侧上。n+型漏扩散层DR耦合到包括接触层和金属层的漏电极DE。虽然省略了图示，但漏电极DE通过高侧区AR_HVBK中形成的图2的电阻元件R1耦合到启动电源电压VB。
在漂移层LDR的主表面侧上，在漏扩散层DR和沟道区之间形成绝缘膜EIS。如图5中描述的，在绝缘膜EIS上方设置用作多晶硅布线的场板布线FP1。场板布线FP1的一端耦合到漏电极DE，其另一端与隔离区IDF2耦合在未示出的地点。
高侧区AR_HVBK中形成的每个电路形成在高侧区AR_HVBK的外延层EPI中。在外延层EPI的主表面侧上，形成扩散层DF2。扩散层DF2耦合到被施加启动电源电压VB的金属电极MEvb。虽然省略了图示，但金属电极MEvb在高侧区AR_HVBK之上延伸并且对高侧区AR_HVBK中的每个电路执行供电。
另外，在高侧区AR_HVBK的整个表面之上延伸的掩埋扩散层BDF1设置在高侧区AR_HVBK中的外延层EPI和半导体衬底SUB之间的边界部分处。掩埋扩散层BDF1承担将半导体衬底SUB和高侧区AR_HVBK电隔离的作用。顺带一提，虽然省略了图示，但酌情在高侧区AR_HVBK中的外延层EPI中形成p型阱。配置高侧区AR_HVBK中的每个电路的NMOS晶体管形成在p型阱中。另外，p型阱耦合到浮置电压VS。
这里，漂移层LDR属于端接区AR_TRMBK2并且承担吸收高侧区AR_HVBK和低侧区AR_LVBK之间的电位差的作用。在本示例中，在浮置电压VS和启动电源电压VB之间移位的电压(例如，暂时超过600V的电压)被施加到设置在端接区AR_TRMBK2的内周侧上的漏扩散层DR。低电位侧电源电压COM被施加到沿着端接区AR_TRMBK2的外周设置的隔离区IDF2。漂移层LDR吸收其间的电位差。另外，隔离区IDF2将端接区AR_TRMBK2和低侧区AR_LVBK彼此隔离。
如上所述，场板布线FP1具有与漏电极DE耦合的一端和与隔离区IDF2耦合的另一端(即，低电位侧电源电压COM)。结果，场板布线FP1的电压从靠近漏电极DE的一侧逐步降低至靠近源电极SE的一侧。给定此电压梯度使得形成在漂移层LDR等中的扩散层能够均匀地展开。
<<电阻元件的器件结构>>
图8是示出图5中的电阻元件的示意性结构示例的(线B-B'之间的)剖视图。在图8中，如图7的情况一样，在p型半导体衬底SUB上方设置n-型外延层EPI。外延层EPI被从主表面侧延伸以耦合到半导体衬底SUB的p型隔离区IDF2分开。由此分开的一个外延层EPI变成用于图5中示出的电阻元件Rvs的区AR_Rvs。
p+型扩散层DF1设置在低侧区AR_LVBK侧的隔离区IDF2的主表面侧上。扩散层DF1耦合到被施加低电位侧电源电压COM的金属电极MEcom。在本示例中，如同图7的情况一样，设置了栅层GT等。栅层GT耦合到金属电极MEcom并且变成没有用作MOS晶体管的栅的虚拟栅。虚拟栅等被设置成减小了本结构示例和图7的结构示例之间的阶梯。
在区AR_Rvs中的外延层EPI的主表面侧上，在与高侧区AR_HVBK靠近的侧上，设置n+型扩散层DF3。扩散层DF3耦合到被施加浮置电压VS的金属电极MEvs。虽然省略了图示，但金属电极MEvs在高侧区AR_HVBK之上延伸并且对高侧区AR_HVBK中的每个电路执行供电。
在区AR_Rvs中的外延层EPI的主表面侧上，在低侧区AR_LVBK侧上的扩散层DF3和隔离区IDF2之间形成绝缘膜EIS。如图5中所描述的，将成为多晶硅布线的电阻元件Rvs设置在绝缘膜EIS上方。电阻元件Rvs的一端耦合到金属电极MEvs，并且其另一端耦合到图9中所示地点处的隔离区IDF2。顺带一提，高侧区AR_HVBK的结构类似于图7的情况。
图9是示出图5中的电阻元件的示意性结构示例的(C-C'线之间的)剖视图。在图9中，如同图7和图8的情况一样，在p型半导体衬底SUB上方，设置n-型外延层EPI。外延层EPI被从主表面侧延伸以便耦合到半导体衬底SUB的p型隔离区IDF2分开。然而，这里，与图7和图8的情况不同，在高侧区AR_HVBK侧上没有设置隔离区IDF2，而是隔离区IDF2只设置在低侧区AR_LVBK侧上。
在隔离区IDF2的主表面侧上，设置p+型扩散层DF1。扩散层DF1耦合到图5中示出的金属布线ML3a。另外，甚至这里，如同图8的情况一样，设置虚拟栅(GT)等。在外延层EPI的主表面侧上，在属于高侧区AR_HVBK的地点处设置n+型扩散层DF2。扩散层DF2耦合到被施加启动电源电压VB的金属电极MEvb。金属电极MEvb在高侧区AR_HVBK之上延伸并且对高侧区AR_HVBK中的每个电路执行供电。
在外延层EPI的主表面侧上，在扩散层DF2和隔离区IDF2之间形成绝缘膜EIS。如图5中描述的，将成为多晶硅布线的电阻元件Rvs设置在绝缘膜EIS上方。电阻元件Rvs的一端耦合到金属电极MEvs，如图8中所示，并且其另一端通过金属布线ML3a耦合到隔离区IDF2(即，低电位侧电源电压COM)，如图9中所示。另外，与图7的情况类似的掩埋扩散层BDF1设置在高侧区AR_HVBK中。
这里，如图8和图9中所示，电阻元件Rvs的起点和终点中的一个变成耦合到金属电极MEvs的点，并且其中另一个变成耦合到金属布线ML3a的点。另外，在图5和图8中设置被隔离区IDF2包围的区AR_Rvs。然而，视情形而定，还可以消除包围区AR_Rvs并且与其结合的隔离区IDF2，以消除用于通过图8的扩散层DF3的浮置电压Vs的电源路径。
也就是说，如图8中所示，在不顾及外延层EPI的情况下形成电阻元件Rvs。然而，担心当电阻元件Rvs和外延层EPI之间出现大电位差时，绝缘膜EIS被破坏。因此，在图8中，与用于电阻元件Rvs的浮置电压VS相同的浮置电压VS通过扩散层DF3被供应到外延层EPI。另一方面，如图9中所示，向位于区AR_Rvs之外的区中的外延层EPI供应启动电源电压VB。由于只不过启动电源电压VB和浮置电压VS之间存在电源电压VCC(例如，15V等)的电位差，因此绝缘膜EIS一般没有出现破坏。然而，由于在这种情况下一直向绝缘膜EIS施加大约15V的电压，因此就这个方面而言期望使用诸如图5和图8中的每个中的配置。
图10是示出图6中的电阻元件的示意性结构示例的(D-D'线之间的)剖视图。在图10中，如同图9的情况一样，在p型半导体衬底SUB上方，设置n-型外延层EPI。外延层EPI被从主表面侧延伸以便耦合到半导体衬底SUB的p型隔离区IDF1分开。隔离区IDF1设置在低侧区AR_LVBK侧上。
在隔离区IDF1的主表面侧上，设置p+型扩散层DF1。扩散层DF1耦合到被施加低电位侧电源电压COM的金属电极MEcom。另外，甚至这里，如同图9的情况一样，设置虚拟栅(GT)等。在外延层EPI的主表面侧上，在属于电源施加区AR_VP的地点处设置n+型扩散层DF4。扩散层DF4耦合到图6中示出的金属布线ML4a。金属布线ML4a延伸，以例如覆盖电源施加区AR_VP并且被施加高电位侧电源电压VP。
在外延层EPI的主表面侧上，在扩散层DF4和隔离区IDF1之间形成绝缘膜EIS。如图6中描述的，将成为多晶硅布线的电阻元件Rvp设置在绝缘膜EIS上方。电阻元件Rvp的一端耦合到金属布线ML4a(即，高电位侧电源电压VP)，如图10中所示，并且其另一端与隔离区IDF1(即，低电位侧电源电压COM)耦合于所例示的地点。其另一端周围的结构类似于图9中的结构并且变成用图6的金属布线ML4b取代诸如图9的金属布线ML3a的结构。
另外，在电源施加区AR_VP中，在电源施加区AR_VP的整个表面之上延伸的掩埋扩散层BDF2设置在外延层EPI和半导体衬底SUB之间的边界部分处。掩埋扩散层BDF2承担将半导体衬底SUB和电源施加区AR_VP彼此电隔离的作用。这里，电阻元件Rvp的起点和终点中的一个变成耦合到金属布线ML4a的点，并且其中另一个变成耦合到金属布线ML4b的点。
如上所述，在形成电阻元件Rvs和Rvp时，使用端接区AR_TRMBK1和AR_TRMBK2变得可用。作为比较例，考虑例如通过多晶硅布线在低侧区AR_LVBK中直接形成电阻元件Rvs和Rvp的方法。在这种情况下，由于向电阻元件Rvs和Rvp施加600V等的电压，因此需要诸如在多晶硅布线和半导体衬底(例如，0V电平)等之间设置具有极大膜厚度的绝缘膜的特殊制造过程。
通过使用端接区AR_TRMBK1和AR_TRMBK2，使得即使不使用这种特殊制造过程，也能够将电阻元件Rvs和Rvp安装在半导体芯片上。另外，如从图7至图10中理解的，通过与形成电平移位晶体管MN1和MN2的场板布线FP1和FP2的过程相同的制造过程来形成电阻元件Rvs和Rvp。因此，不需要增加形成电阻元件Rvs和Rvp的新制造过程，甚至从制造成本等的观点来看，也得到有益效果。
<<电阻元件的布置示例>>
图11是示出图2的驱动器IC中的图5和图6的电阻元件的示意性布置配置示例的平面图。在图11的示例中，端接区AR_TRMBK1和AR_TRMBK2按电阻元件Rvp和电阻元件Rvs在驱动器IC(半导体芯片)DVIC1上方彼此相邻这样的方式设置。另外，本文中，电阻元件Rvp和电阻元件Rvs被设置成表现出线性对称布局。从电阻元件Rvp和Rvs引出的相应金属布线(图5和图6中的ML3b和ML4c)耦合到低侧区AR_LVBK中的电压检测电路VDET1。
因此，可以通过使用相邻布置和线性对称布局，以更高精度来确保电阻元件Rvp和电阻元件Rvs的同一性。顺带一提，在本示例中，隔离区IDF1和隔离区IDF2彼此相邻地设置，使低侧区AR_LVBK插入其间。然而，视情形而定，在该相邻地点处，还可以使隔离区IDF1和IDF2是同一个，在其间没有插入低侧区AR_LVBK的情况下加以设置。
如上所述，通常，可通过使用根据实施例1的半导体器件和功率控制器件来减少包括驱动器IC(半导体器件)的系统中的部件数量。结果，可以实现系统小型化，其成本降低等。
<<实施例2>>
<<功率控制器件的示意性电路配置(应用示例[1])>>
图12是示出根据本发明的实施例2的功率控制器件的包括周边部分的示意性配置示例的电路框图。在图12中，示出电子系统的配置示例，电子系统包括由一个封装组成的功率控制器件PCD1、用作其外部部件的三个自举电容器CB[1]至CB[3]和诸如电机MT等的负载电路LOD。虽然不受特别限制，但电子系统是驱动逆变器空气调节器的电机MT等的三相逆变器系统。
功率控制器件PCD1配备有多个外部引脚PN1、PN2(u、v、w)至PN4(u、v、w)、PN6(u、v、w)、PN9(u、v、w)和PN10。另外，功率控制器件PCD1被配备在具有驱动器IC(半导体器件)DVIC2、三相高侧晶体管TH[1]至TH[3]、三相低侧晶体管TL[1]至TL[3]、三相高侧续流二极管Dh[1]至Dh[3]和三相低侧续流二极管Dl[1]至Dl[3]的封装内。每个晶体管(TH[1]至TH[3]和TL[1]至TL[3])是例如IGBT等。每个二极管(Dh[1]至Dh[3]和Dl[1]至Dl[3])是例如FRD(快速恢复二极管)等。
外部引脚(高电位侧电源引脚)PN10耦合到几百伏等(通常，600V等)的高电位侧电源电压VP。外部引脚PN1耦合到例如15V等的电源电压VCC。外部引脚PN2(u、v、w)被分别输入三相(u、v、w相)的高侧输入信号HIN(u、v、w)。外部引脚PN3(u、v、w)被分别输入三相低侧输入信号LIN(u、v、w)。
同样地，外部引脚PN4(u、v、w)分别耦合到三相(u、v和w相)的启动电源电压VB([1]、[2]、[3])。外部引脚(负载驱动引脚)PN6(u、v、w)分别耦合到三相浮置电压VS([1]、[2]、[3])。另外，外部引脚PN6(u、v、w)甚至耦合到负载电路LOD并且将三相负载驱动信号POUT(u、v、w)分别输出到负载电路LOD。外部引脚(低电位侧电源引脚)PN9(u、v、w)一起耦合到低电位侧电源电压COM。可以使外部引脚PN9(u、v、w)是同一个。
分别在外部引脚PN4(u、v、w)和外部引脚PN6(u、v、w)之间设置自举电容器CB([1]、[2]、[3])。高侧晶体管TH[1]和高侧续流二极管Dh[1]配置u相高侧臂并且设置在外部引脚PN10和外部引脚PN6u之间。低侧晶体管TL[1]和低侧续流二极管Dl[1]配置u相低侧臂并且设置在外部引脚PN6u和外部引脚PN9u之间。
同样，高侧晶体管TH[2]和高侧续流二极管Dh[2]配置v相高侧臂并且设置在外部引脚PN10和外部引脚PN6v之间。低侧晶体管TL[2]和低侧续流二极管Dl[2]配置v相低侧臂并且设置在外部引脚PN6v和外部引脚PN9v之间。高侧晶体管TH[3]和高侧续流二极管Dh[3]配置w相高侧臂并且设置在外部引脚PN10和外部引脚PN6w之间。低侧晶体管TL[3]和低侧续流二极管Dl[3]配置w相低侧臂并且设置在外部引脚PN6w和外部引脚PN9w之间。
驱动器IC(半导体器件)DVIC2具有针对三个相的图2中示出的驱动器IC(DVIC1)中的相应电路块的这种配置。换句话讲，驱动器IC(DVIC2)配备有三相驱动电路区，这些三相驱动电路区分别驱动三相(u、v和w相)高侧晶体管和低侧晶体管的相应的相。驱动器IC(DVIC2)被配备在分别具有高侧驱动电路HSDC([1]、[2]、[3])、低侧驱动电路LSDC([1]、[2]、[3])、电平移位电路LSC([1]、[2]、[3])、输入信号处理电路LGC([1]、[2]、[3])和自举电路BSC([1]、[2]、[3])的三相驱动电路区中。
此外，驱动器IC(DVIC2)被配备在分别具有电阻元件Rvs([1]、[2]、[3])、NMOS晶体管MNdes([1]、[2]、[3])和电压检测电路VDET1([1]、[2]、[3])和VDET2([1]、[2]、[3])的三相驱动器电路区中。另外，除了针对每三个相的驱动电路区之外，驱动器IC(DVIC2)配备有三个相公共的电路区。电阻元件Rvp形成在三相公共的电路区中。电压检测电路VDET1([1]、[2]、[3])分别具有与相应电阻元件Rvp耦合在一起的一个输入和分别与电阻元件Rvs([1]、[2]、[3])耦合的其他输入。
例如，在u相驱动电路区中，图2中示出的焊盘PD2至PD4、PD6和PD9通过PD4u、PD6u和PD9u分别耦合到外部引脚PD2u。图2中示出的焊盘PD5耦合到高侧晶体管TH[1]的栅并且输出u相高侧输出信号HO[1]。图2中示出的焊盘PD8耦合到低侧晶体管TL[1]的栅并且输出u相低侧输出信号LO[1]。
同样，即使在v相和w相的相应驱动电路区中，每个相的焊盘耦合到其对应的外部引脚及其对应晶体管的栅。另外，作为每个相公共的焊盘，被施加电源电压VCC的图2的焊盘PD1(和PD7)耦合到图12的外部引脚PN1，并且被施加高电位侧电源电压VP的图2的焊盘PD10耦合到图12中的外部引脚PN10。
<<半导体器件的示意性布局配置(应用示例[1])>>
图13是示出图12的功率控制器件的驱动器IC的部分的示意性布局配置示例的平面图。图13中示出的驱动器IC(半导体器件)DVIC2包括一个半导体芯片并且每三个相配备有端接区AR_TRMBK2([1]、[2]、[3])和高侧区AR_HVBK([1]、[2]、[3])以及这三个相公共的端接区AR_TRMBK1和电源施加区AR_VP。
电阻元件Rvs([1]、[2]、[3])分别形成在端接区AR_TRMBK2([1]、[2]、[3])中，并且电阻元件Rvp形成在端接区AR_TRMBK1中。用于每三个相的电压检测电路VDET1([1]、[2]、[3])设置在低侧区AR_LVBK中。电压检测电路VDET1([1]、[2]、[3])分别具有与电阻元件Rvp耦合在一起的一个输入以及分别与电阻元件Rvs([1]、[2]、[3])耦合的其他输入。
因此，当驱动器IC(DVIC2)是驱动晶体管的多个相的IC时，端接区AR_TRMBK1和电源施加区AR_VP可被公共地设置在多个相中。结果，可以抑制芯片区的开销。另外，虽然对于此驱动器IC而言可能难以如图11的情况下一样将电阻元件Rvp和电阻元件Rvs([1]、[2]、[3])相邻地布置，但如果电阻元件Rvp和Rvs([1]、[2]、[3])在同一半导体芯片内，则它们能够基本上保持同一性。在图13的示例中，为了进一步提高同一性，相应的电阻元件Rvp和Rvs([1]、[2]、[3])被设置成表现出是同一方向。
如上所述，可通过在抑制芯片区的开销的同时使用根据实施例2的半导体器件和功率控制器件来得到实施例1中描述的各种效果。顺带一提，虽然在这里示出驱动三个相的驱动器IC，但即使在驱动两个相的驱动器IC等的情况下，也当然得到类似的效果。
(实施例3)
<<半导体器件的示意性布局配置(应用示例[2])>>
图14是示出根据本发明的实施例3的功率控制器件的包括外围部分的示意性配置示例的电路框图。如图12的情况一样，在图14中示出电子系统的配置示例，电子系统包括与一个封装组成的功率控制器件PCD2、用作功率控制器件PCD2的外部部件的三个自举电容器CB[1]至CB[3]和负载电路LOD。然而，不同于图12的功率控制器件PCD1，图14的功率控制器件PCD2配备有分别驱动三个相的三个驱动器IC(DVIC1[1]、[2]、[3])。由于功率控制器件PCD2在除了以上外的配置方面类似于图12的情况，因此将省略对其的详细描述。
驱动器IC(DVIC1([1]、[2]、[3]))中的每个具有与图2的驱动器IC(DVIC1)的配置类似的配置。结果，不同于图2的情况，驱动器IC(DVIC1([1]、[2]、[3]))被独立地配备有电阻元件Rvp([1]、[2]、[3])并且对应地独立配备有高电位侧电源焊盘(图2的P10)，高电位侧电源焊盘均耦合到高电位侧电源电压VP。驱动器IC(DVIC1([1]、[2]、[3]))的高电位侧电源焊盘公共地耦合到封装内的外部引脚PN10。另外，驱动器IC(DVIC1[1]、[2]、[3])还独立地配备有用于耦合到被供应电源电压VCC的外部引脚PN1的焊盘(图2的PD1)。
<<功率控制器件的示意性封装配置(应用示例[2])>>
图15是示出图14的功率控制器件的示意性封装配置示例的平面图。图15中示出的功率控制器件PCD2配备有多个引线框架LFvp、LFu、LFv、LFw和LFdv和分别与图14中示出的外部引脚对应的多条引线LD并且具有其中这些被诸如环氧树脂的封装PKG密封的配置。引线LD的部分与引线框架LFvp、LFu、LFv、LFw和LFdv集成。
引线框架LFdv配备有三个驱动器IC(DVIC1[1]、[2]、[3])。引线框架LFdv被供应例如接地电源电压GND。引线框架LFvp与耦合到高电位侧电源电压VP的外部引脚(引线LD)PN10集成。引线框架LFvp配备有三个高侧晶体管TH[1]至TH[3]以及三个高侧续流二极管Dh[1]至Dh[3]。
引线框架LFu与输出u相负载驱动信号POUTu的外部引脚PN6u集成。引线框架LFu配备有低侧晶体管TL[1]和低侧续流二极管Dl[1]。引线框架LFv与输出v相负载驱动信号POUTv的外部引脚PN6v集成。引线框架LFv配备有低侧晶体管TL[2]和低侧续流二极管Dl[2]。引线框架LFw与输出w相负载驱动信号POUTw的外部引脚PN6w集成。引线框架LFw配备有低侧晶体管TL[3]和低侧续流二极管Dl[3]。
三个高侧晶体管TH[1]至TH[3]和三个低侧晶体管TL[1]至TL[3]中的每个具有以下垂直器件结构，在其中利用作为集电极焊盘的每个引线框架上的安装表面(即，背表面)，在引线框架的表面上方设置发射极焊盘EP和栅焊盘GP。另外，三个高侧续流二极管Dh[1]至Dh[3]和三个低侧续流二极管Dl[1]至Dl[3]中的每个具有以下垂直器件结构，在其中利用作为阴极焊盘的每个引线框架上的安装表面(即，背表面)，在引线框架的表面上方设置阳极焊盘ANP。
高侧晶体管TH[1]的发射极焊盘EP、高侧续流二极管Dh[1]的阳极焊盘ANP和外部引脚PN6u通过键合引线BW彼此耦合。同样地，高侧晶体管TH[2]的发射极焊盘、高侧续流二极管Dh[2]的阳极焊盘和外部引脚PN6v公共地耦合。高侧晶体管TH[3]的发射极焊盘、高侧续流二极管Dh[3]的阳极焊盘和外部引脚PN6w公共地耦合。
低侧晶体管TL[1]的发射极焊盘EP、低侧续流二极管Dl[1]的阳极焊盘ANP和外部引脚PN9u通过键合引线BW彼此耦合。同样地，低侧晶体管TL[2]的发射极焊盘、低侧续流二极管Dl[2]的阳极焊盘和外部引脚PN9v公共地耦合。低侧晶体管TL[3]的发射极焊盘、低侧续流二极管Dl[3]的阳极焊盘和外部引脚PN9w公共地耦合。
驱动器IC(DVIC1[1])的高侧区AR_HVBK通过键合引线BW耦合到高侧晶体管TH[1]的发射极焊盘EP(即，浮置电压VS[1])和栅焊盘GP。高侧区AR_HVBK向栅焊盘GP输出高侧输出信号HO[1]。另外，除了以上之外，高侧区AR_HVBK通过键合引线BW耦合到外部端子PN4u(即，启动电源电压VB[1])。
驱动器IC(DVIC1[1])的电源施加区AR_VP(具体地，例如，图10的金属布线ML4a)通过键合引线BW耦合到引线框架LFvp。驱动器IC(DVIC1[1])的低侧区AR_LVBK通过键合引线BW耦合到低侧晶体管TL[1]的栅焊盘GP并且将低侧输出信号LO[1]输出到栅焊盘GP。除此之外，低侧区AR_LVBK分别通过键合引线BW耦合到外部端子PN1u、PN2u和PN3u(即，电源电压VCC、高侧输入信号HINu和低侧输入信号LINu)。
驱动器IC(DVIC1[2]、DVIC1[3])的相应布线也类似于驱动器IC(DVIC1[1])的布线。简言之，驱动器IC(DVIC1[2])的高侧区AR_HVBK耦合到高侧晶体管TH[2]的发射极焊盘和栅焊盘，并且另外耦合到外部端子PN4v(即，启动电源电压VB[2])。驱动器IC(DVIC1[2])的电源施加区AR_VP耦合到引线框架LFvp。驱动器IC(DVIC1[2])的低侧区AR_LVBK分别耦合到低侧晶体管TL[2]的栅焊盘和外部端子PN1v、PN2v和PN3v(即，电源电压VCC、高侧输入信号HINv和低侧输入信号LINv)。
同样地，驱动器IC(DVIC1[3])的高侧区AR_HVBK耦合到高侧晶体管TH[3]的发射极焊盘和栅焊盘，并且另外耦合到外部端子PN4w(即，启动电源电压VB[3])。驱动器IC(DVIC1[3])的电源施加区AR_VP耦合到引线框架LFvp。驱动器IC(DVIC1[3])的低侧区AR_LVBK分别耦合到低侧晶体管TL[3]的栅焊盘和外部端子PN1w、PN2w和PN3w(即，电源电压VCC、高侧输入信号HINw和低侧输入信号LINw)。
如上所述，通过使用根据实施例3的半导体器件和功率控制器件PCD2，如同实施例1的情况一样，包括驱动器IC(半导体器件)的系统中的部件数量可减少。具体地描述，当使用如图16中所示的此驱动器IC(DVIC')作为比较例时，必需在系统内设置与三个相对应的诸如高击穿电压二极管Ddesh和Ddesl的部件。当使用驱动器IC(DVIC1([1]、[2]、[3]))时，这些部件变得不必要。
另外，当使用诸如图16中的此驱动器IC(DVIC')时，诸如图14和图15中示出的一个封装PKG(即，一个部件)的功率控制器件PCD2的配置本身在诸如二极管Ddesh、Ddesl等的部件方面变得有困难。具体地描述，诸如高击穿电压二极管Ddesh和Ddesl等的部件一般难以被混合在封装PKG中。因此，作为一种方法，提到的是酌情组合驱动器IC部件、高击穿电压二极管部件、相应的臂(HA、LA)部件等的方法。另外，作为另一种方法，提到的是在封装中设置用于耦合大量的外部部件并且将诸如二极管Ddesh和Ddesl等的部件耦合到外部部件的外部引脚(即，被带到封装外部一次并且再次返回封装内的两个外部引脚)。
然而，在这种方法中，难以充分减少部件的数量。存在不可以实现系统小型化及其成本减少的情况。另外，外部引脚的增加可导致系统扩大且成本增加。因此，使用根据实施例的驱动器IC，由此通过如图14和图15中所示的一个封装PKG来配置功率控制器件PCD2，从而得到益处。
虽然已经基于优选实施例具体描述了本发明的发明人以上作出的本发明，但本发明不限于以上提到的实施例，而是可按各种方式在不偏离其主旨的范围内进行改变。例如，详细描述了以上提到的实施例，以容易理解的方式描述了本发明。它们不一定限于描述了所有配置的实施例。另外，一个实施例的配置的部分可被另一个实施例的配置取代。另外，一个实施例的配置还可与另一个实施例的配置相加。此外，可对每个实施例的配置的部分进行其他配置的添加/删除/取代。
例如，虽然图1和图2中示出的驱动器IC(DVIC1)是驱动高侧晶体管TH和低侧晶体管TL的IC，但驱动器IC没有特别限于此。例如，驱动器IC可以是只驱动高侧晶体管TH的IC。在这种情况下，在图1中，焊盘PD8是不必要的，而在图2中，低侧驱动电路LSDC和焊盘PD3、PD7和PD8是不必要的。此时，来自电压检测电路VDET2的故障检测信号FDET2通过输入信号处理电路LGC被输出到IC的外部(例如，输出低侧输入信号LIN的Micon等)。另外，图12的功率控制器件PCD1和图14的功率控制器件PCD2中的每个还可类似地为没有每个相的低侧晶体管TL[1]至TL[3]或低侧驱动电路LSDC[1]至LSDC[3]的配置。
<<附录>>
(1)一种根据实施例的半导体器件驱动设置在外部并且耦合在高电位侧电源电压和浮置电压之间的高侧晶体管，并且包括一个半导体芯片。所述半导体器件具有高电位侧电源焊盘、浮置焊盘、低电位侧电源焊盘、第一电阻元件和第二电阻元件和电压检测电路。所述高电位侧电源焊盘耦合到所述高电位侧电源电压。所述浮置焊盘耦合到所述浮置电压。所述低电位侧电源焊盘耦合到所述低电位侧电源电压。所述第一电阻元件具有分别与所述高电位侧电源电压和所述低电位侧电源电压耦合的两端。所述第二电阻元件具有分别与所述浮置电压和所述低电位侧电源电压耦合的两端。所述电压检测电路检测通过所述第一电阻元件电阻分压的电压和通过所述第二电阻元件电阻分压的电压之间的差电压。
(2)以上(1)中描述的所述半导体器件还具有电源施加区、高侧区、低侧区、第一端接区和第二端接区、第一隔离区和第二隔离区和高侧驱动器。电源施加区被施加高电位侧电源电压。高侧区由以浮置电压作为参考的情况下在第一电源电压下操作的电路形成。低侧区由以低电位侧电源电压作为参考的情况下在第二电源电压下操作的电路形成。所述第一端接区设置成包围电源施加区的环形式。所述第二端接区设置成包围高侧区的环形式。第一隔离区沿着第一端接区的外周设置并且将第一端接区和低侧区彼此隔离。第二隔离区沿着第二端接区的外周设置并且将第二端接区和低侧区彼此隔离。高侧驱动器形成在高侧区中并且驱动高侧晶体管。然后，所述第一电阻元件形成在所述第一端接区中。所述第二电阻元件形成在所述第二端接区中。所述电压检测电路形成在低侧区中。
(3)以上(2)中描述的所述半导体器件中，所述第一隔离区被供应低电位侧电源电压。所述第一电阻元件由将所述电源施加区和所述第一隔离区相耦合的多晶硅布线形成。
(4)根据实施例的一种半导体器件驱动设置在外部并且耦合在高电位侧电源电压和浮置电压之间的高侧晶体管，并且包括一个半导体芯片。所述半导体器件具有浮置焊盘、低电位侧电源焊盘、高侧区、低侧区、第二端接区、第二隔离区、高侧驱动器、电平移位晶体管、第二电阻元件和电压检测电路。所述浮置焊盘耦合到所述浮置电压。所述低电位侧电源焊盘耦合到低电位侧电源电压。高侧区由以所述浮置电压作为参考在第一电源电压下操作的电路形成。低侧区由以所述低电位侧电源电压作为参考在第二电源电压下操作的电路形成。所述第二端接区设置成包围所述高侧区的环形式。所述第二隔离区沿着所述第二端接区的外周设置并且将所述第二端接区和所述低侧区彼此隔离。所述高侧驱动器形成在所述高侧区中并且驱动所述高侧晶体管。所述电平移位晶体管形成在所述第二端接区中，并且将在低侧区中生成的并且基于低电位侧电源电压的信号转换成基于浮置电压的信号并且将其输出到所述高侧区。第二电阻元件形成在第二端接区中并且具有分别与高侧区中使用的第二隔离区和浮置电压耦合的两端。所述电压检测电路形成在所述低侧区中并且检测被所述第二电阻元件电阻分压的电压。

Claims (20)

1.一种半导体器件，所述半导体器件驱动高侧晶体管，并且由一个半导体芯片构成，所述高侧晶体管布置在外部并且耦合在高电位侧电源电压和浮置电压之间，所述半导体器件包括：
高电位侧电源焊盘，所述高电位侧电源焊盘耦合到所述高电位侧电源电压；
浮置焊盘，所述浮置焊盘耦合到所述浮置电压；
低电位侧电源焊盘，所述低电位侧电源焊盘耦合到低电位侧电源电压；
电源施加区，所述电源施加区被施加所述高电位侧电源电压；
高侧区，所述高侧区由以所述浮置电压作为参考在第一电源电压下操作的电路形成；
低侧区，所述低侧区由以所述低电位侧电源电压作为参考在第二电源电压下操作的电路形成；
第一端接区，所述第一端接区布置成包围所述电源施加区的环形式并且吸收所述电源施加区和所述低侧区之间的电位差；
第二端接区，所述第二端接区布置成包围所述高侧区的环形式并且吸收所述高侧区和所述低侧区之间的电位差；
第一隔离区，所述第一隔离区沿着所述第一端接区的外周布置并且将所述第一端接区和所述低侧区彼此隔离；
第二隔离区，所述第二隔离区沿着所述第二端接区的外周布置并且将所述第二端接区和所述低侧区彼此隔离；以及
高侧驱动器，所述高侧驱动器形成在所述高侧区中并且驱动所述高侧晶体管。
2.根据权利要求1所述的半导体器件，
其中，所述第一隔离区被供应所述低电位侧电源电压，
其中，所述第一端接区由第一电阻元件形成，所述第一电阻元件的两端分别与所述电源施加区和所述第一隔离区耦合，以及
其中，所述低侧区由电压检测电路形成，所述电压检测电路检测由所述第一电阻元件电阻分压的电压。
3.根据权利要求2所述的半导体器件，其中，所述第一电阻元件是多晶硅布线，并且沿着所述第一端接区的周向延伸并且将所述电源施加区与所述第一隔离区耦合，同时在预定边界处折回。
4.根据权利要求2所述的半导体器件，
其中，所述第二隔离区被供应所述低电位侧电源电压，
其中，所述第二端接区由以下形成：
电平移位晶体管，所述电平移位晶体管将在所述低侧区中生成的并且基于所述低电位侧电源电压的信号转换成基于所述浮置电压的信号并且将其输出到所述高侧区；以及
第二电阻元件，所述第二电阻元件的两端分别与在所述高侧区中使用的所述浮置电压和所述第二隔离区耦合，以及
其中，所述电压检测电路检测由所述第一电阻元件电阻分压的电压和由所述第二电阻元件电阻分压的电压之间的差电压。
5.根据权利要求4所述的半导体器件，其中，所述电压检测电路检测流过所述高侧晶体管的过电流。
6.根据权利要求4所述的半导体器件，
其中，所述第二端接区由场板布线形成，
其中，所述场板布线是布置在所述电平移位晶体管的形成区中的多晶硅布线，并且沿着所述第二端接区的周向延伸并且将所述电平移位晶体管的输出节点与所述第二隔离区耦合，同时在预定边界处折回，
其中，所述第二电阻元件是多晶硅布线，并且沿着所述第二端接区的周向延伸并且将所述浮置电压与所述第二隔离区耦合，同时在预定边界处折回，以及
其中，所述第一电阻元件是多晶硅布线，并且沿着所述第一端接区的周向延伸并且将所述电源施加区与所述第一隔离区耦合，同时在预定边界处折回。
7.根据权利要求1所述的半导体器件，
其中，所述半导体芯片还驱动低侧晶体管，所述低侧晶体管布置在外部并且耦合在所述浮置电压和所述低电位侧电源电压之间，以及
其中，所述半导体器件还具有低侧驱动器，所述低侧驱动器形成在所述低侧区中并且驱动所述低侧晶体管。
8.一种半导体器件，所述半导体器件驱动多个相的高侧晶体管，并且由一个半导体芯片构成，所述多个相的高侧晶体管布置在外部并且分别耦合在高电位侧电源电压和多个相的浮置电压之间，所述半导体器件包括：
高电位侧电源焊盘，所述高电位侧电源焊盘耦合到所述高电位侧电源电压；
多个相的浮置焊盘，所述多个相的浮置焊盘分别耦合到所述多个相的浮置电压；
低电位侧电源焊盘，所述低电位侧电源焊盘耦合到低电位侧电源电压；
多个相的驱动电路区，所述多个相的驱动电路区分别驱动所述多个相的高侧晶体管的各个相；
电源施加区，所述电源施加区被施加所述高电位侧电源电压；
第一端接区，所述第一端接区布置成包围所述电源施加区的环形式；以及
第一隔离区，所述第一隔离区沿着所述第一端接区的外周布置，
其中，所述多个相的驱动电路区分别具有高侧区，所述高侧区由以对应相的所述浮置电压作为参考在第一电源电压下操作的电路形成，
低侧区，所述低侧区由以所述低电位侧电源电压作为参考在第二电源电压下操作的电路形成，
第二端接区，所述第二端接区布置成包围所述高侧区的环形式，
第二隔离区，所述第二隔离区沿着所述第二端接区的外周布置并且将所述第二端接区和所述低侧区彼此隔离，以及
高侧驱动器，所述高侧驱动器形成在所述高侧区中并且驱动所述对应相的所述高侧晶体管。
9.根据权利要求8所述的半导体器件，
其中，所述第一隔离区被供应所述低电位侧电源电压，
其中，所述第一端接区由第一电阻元件形成，所述第一电阻元件的两端分别与所述电源施加区和所述第一隔离区耦合，
其中，所述第二端接区由以下形成：
电平移位晶体管，所述电平移位晶体管将在所述低侧区中生成的并且基于所述低电位侧电源电压的信号转换成基于所述对应相的所述浮置电压的信号并且将其输出到所述高侧区；以及
第二电阻元件，所述第二电阻元件的两端分别与所述高侧区中使用的所述对应相的所述浮置电压和所述第二隔离区耦合，以及
其中，所述低侧区由电压检测电路形成，所述电压检测电路检测由所述第一电阻元件电阻分压的电压和由所述第二电阻元件电阻分压的电压之间的差电压。
10.根据权利要求9所述的半导体器件，其中，所述电压检测电路检测流过所述对应相的所述高侧晶体管的过电流。
11.根据权利要求9所述的半导体器件，其中，所述第一电阻元件是多晶硅布线，并且沿着所述第一端接区的周向延伸并且将所述电源施加区与所述第一隔离区耦合，同时在预定边界处折回。
12.根据权利要求8所述的半导体器件，
其中，所述半导体芯片还驱动多个相的低侧晶体管，所述多个相的低侧晶体管布置在外部并且分别耦合在所述多个相的浮置电压和所述低电位侧电源电压之间，以及
其中，所述多个相的驱动电路区中的每个还具有低侧驱动器，所述低侧驱动器形成在所述低侧区中并且驱动所述对应相的所述低侧晶体管。
13.一种功率控制器件，所述功率控制器件由一个封装构成，包括：
高电位侧电源引脚，所述高电位侧电源引脚耦合到高电位侧电源电压；
低电位侧电源引脚，所述低电位侧电源引脚耦合到低电位侧电源电压；
负载驱动引脚，所述负载驱动引脚耦合到浮置电压；
高侧晶体管，所述高侧晶体管设置在所述高电位侧电源引脚和所述负载驱动引脚之间；以及
半导体芯片，所述半导体芯片驱动所述高侧晶体管，
其中，所述半导体芯片包括：
电源施加区，所述电源施加区被施加所述高电位侧电源电压，
高侧区，所述高侧区由以所述浮置电压作为参考在第一电源电压下操作的电路形成，
低侧区，所述低侧区由以所述低电位侧电源电压作为参考在第二电源电压下操作的电路形成，
第一端接区，所述第一端接区布置成包围所述电源施加区的环形式并且吸收所述电源施加区和所述低侧区之间的电位差，
第二端接区，所述第二端接区布置成包围所述高侧区的环形式并且吸收所述高侧区和所述低侧区之间的电位差，
第一隔离区，所述第一隔离区沿着所述第一端接区的外周布置并且将所述第一端接区和所述低侧区彼此隔离，
第二隔离区，所述沿着所述第二端接区的外周布置并且将所述第二端接区和所述低侧区彼此隔离，以及
高侧驱动器，所述高侧驱动器形成在所述高侧区中并且驱动所述高侧晶体管。
14.根据权利要求13所述的功率控制器件，所述功率控制器件包括键合引线，所述键合引线将所述高电位侧电源引脚耦合到所述半导体芯片的所述电源施加区。
15.根据权利要求13所述的功率控制器件，
其中，所述第一隔离区被供应所述低电位侧电源电压，
其中，所述第一端接区由第一电阻元件形成，所述第一电阻元件的两端与所述电源施加区和所述第一隔离区分别耦合，以及
其中，所述低侧区由电压检测电路形成，所述电压检测电路检测由所述第一电阻元件电阻分压的电压。
16.根据权利要求15所述的功率控制器件，其中，所述第一电阻元件是多晶硅布线，并且沿着所述第一端接区的周向延伸并且将所述电源施加区与所述第一隔离区耦合，同时在预定边界处折回。
17.根据权利要求15所述的功率控制器件，
其中，所述第二隔离区被供应所述低电位侧电源电压，
其中，所述第二端接区由以下形成：
电平移位晶体管，所述电平移位晶体管将在所述低侧区中生成的并且基于所述低电位侧电源电压的信号转换成基于所述浮置电压的信号并且将其输出到所述高侧区；以及
第二电阻元件，所述第二电阻元件的两端分别与在所述高侧区中使用的所述浮置电压和所述第二隔离区耦合，以及
其中，所述电压检测电路检测由所述第一电阻元件电阻分压的电压和由所述第二电阻元件电阻分压的电压之间的差电压。
18.根据权利要求17所述的功率控制器件，其中，所述电压检测电路检测流过所述高侧晶体管的过电流。
19.根据权利要求17所述的功率控制器件，其中，所述第二端接区由场板布线形成，
其中，所述场板布线是布置在所述电平移位晶体管的形成区中的多晶硅布线，并且沿着所述第二端接区的周向延伸并且将所述电平移位晶体管的输出节点与所述第二隔离区耦合，同时在预定边界处折回，
其中，所述第二电阻元件是多晶硅布线，并且沿着所述第二端接区的周向延伸并且将所述浮置电压与所述第二隔离区耦合，同时在预定边界处折回，以及
其中，所述第一电阻元件是多晶硅布线，并且沿着所述第一端接区的周向延伸并且将所述电源施加区与所述第一隔离区耦合，同时在预定边界处折回。
20.根据权利要求13所述的功率控制器件，
其中，所述功率控制器件还包括设置在所述负载驱动引脚和所述低电位侧电源引脚之间的低侧晶体管，以及
其中，所述半导体芯片还具有低侧驱动器，所述低侧驱动器形成在所述低侧区中并且驱动所述低侧晶体管。
CN201710696190.9A 2016-09-15 2017-08-15 半导体器件和功率控制器件 Active CN107835003B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016180786A JP2018046685A (ja) 2016-09-15 2016-09-15 半導体装置および電力制御装置
JP2016-180786 2016-09-15

Publications (2)

Publication Number Publication Date
CN107835003A CN107835003A (zh) 2018-03-23
CN107835003B true CN107835003B (zh) 2023-07-25

Family

ID=59846355

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710696190.9A Active CN107835003B (zh) 2016-09-15 2017-08-15 半导体器件和功率控制器件

Country Status (5)

Country Link
US (1) US10396547B2 (zh)
EP (1) EP3297029B1 (zh)
JP (1) JP2018046685A (zh)
CN (1) CN107835003B (zh)
TW (1) TW201826657A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7210928B2 (ja) * 2018-08-06 2023-01-24 富士電機株式会社 高耐圧集積回路
JP7225601B2 (ja) * 2018-08-13 2023-02-21 富士電機株式会社 トーテムポール回路用駆動装置
JP7285102B2 (ja) * 2019-03-26 2023-06-01 ローム株式会社 ハイサイドトランジスタの駆動回路、それを用いたｄｃ／ｄｃコンバータの制御回路、ｄｃ／ｄｃコンバータ
JP7347341B2 (ja) * 2020-06-11 2023-09-20 株式会社デンソー 回転機制御装置
CN115241183B (zh) * 2022-09-15 2023-01-24 北京芯可鉴科技有限公司 电压钳位的超结器件及制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105391440A (zh) * 2014-08-25 2016-03-09 瑞萨电子株式会社 半导体装置、功率控制装置和电子系统

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4489485B2 (ja) * 2004-03-31 2010-06-23 株式会社ルネサステクノロジ 半導体装置
JP5254678B2 (ja) * 2008-06-19 2013-08-07 ルネサスエレクトロニクス株式会社 レベルシフト回路及びパワー半導体装置
JP5503897B2 (ja) * 2009-05-08 2014-05-28 三菱電機株式会社 半導体装置
JP5500192B2 (ja) 2012-03-16 2014-05-21 株式会社デンソー スイッチング素子の駆動回路
JP6228428B2 (ja) * 2013-10-30 2017-11-08 ルネサスエレクトロニクス株式会社 半導体装置
JP6277785B2 (ja) * 2014-03-07 2018-02-14 富士電機株式会社 半導体装置
US9419509B2 (en) * 2014-08-11 2016-08-16 Texas Instruments Incorporated Shared bootstrap capacitor for multiple phase buck converter circuit and methods
US9525411B2 (en) * 2014-11-13 2016-12-20 Analog Devices, Inc. Power supply circuits for gate drivers
JP6591220B2 (ja) * 2015-07-15 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置および電力制御装置
US10394260B2 (en) * 2016-06-30 2019-08-27 Synaptics Incorporated Gate boosting circuit and method for an integrated power stage

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105391440A (zh) * 2014-08-25 2016-03-09 瑞萨电子株式会社 半导体装置、功率控制装置和电子系统

Also Published As

Publication number Publication date
JP2018046685A (ja) 2018-03-22
CN107835003A (zh) 2018-03-23
TW201826657A (zh) 2018-07-16
EP3297029B1 (en) 2019-03-27
US10396547B2 (en) 2019-08-27
US20180076614A1 (en) 2018-03-15
EP3297029A1 (en) 2018-03-21

Similar Documents

Publication Publication Date Title
US9866207B2 (en) Semiconductor device, power control device and electronic system
CN107835003B (zh) 半导体器件和功率控制器件
JP6591220B2 (ja) 半導体装置および電力制御装置
CN106067794B (zh) 半导体装置
CN106911250B (zh) 电力转换系统、功率模块及半导体器件
US9412732B2 (en) Semiconductor device
CN107534017B (zh) 半导体装置
WO2015001926A1 (ja) 半導体装置
JP2005183463A (ja) 半導体装置
JP3384399B2 (ja) 高耐圧ｉｃの高耐圧レベルシフト回路
JP2018157084A (ja) 半導体集積回路装置
US6972475B2 (en) Semiconductor device
CN111030431A (zh) 半导体装置
CN106663658B (zh) 半导体集成电路
JP4622048B2 (ja) 半導体装置
JP5332112B2 (ja) 高耐圧横型ｍｏｓｆｅｔ
JP3431127B2 (ja) 電子装置および電子スイッチ装置
JP4168720B2 (ja) 半導体集積回路装置
JPH11225054A (ja) 容量性負荷駆動回路
US20230155532A1 (en) Power Module with Protection Circuit
JP2002026708A (ja) 高耐圧ｉｃ
JP2003338555A (ja) 電子スイッチ装置及びその製造方法
JP2000299434A (ja) 集積回路用保護装置
JPH0366170A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant