JP6591220B2 - 半導体装置および電力制御装置 - Google Patents

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Description

本発明は、半導体装置および電力制御装置に関し、例えば、パワーエレクトロニクスの分野で用いられる半導体装置および電力制御装置に関する。
例えば、特許文献１には、ドライブＩＣの端子が、外付けの抵抗体およびダイオードを介して外部のスイッチング素子のコレクタに接続されると共に、外付けのコンデンサを介して当該スイッチング素子のエミッタに接続される構成が示される。ドライブＩＣは、当該端子の電圧Ｖｄｅｓａｔに基づいてスイッチング素子の過電流を検出する。
特開２０１３−１９８１８５号公報
例えば、ハーフブリッジ回路等を駆動するドライバＩＣ（Integrated Circuit）等では、ハーフブリッジ回路で過電流が発生した場合に、それを検出する機能が設けられる。当該機能の実現方式の一つとして、特許文献１に示されるように、スイッチング素子（例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor））のエミッタ・コレクタ間電圧を監視することで、間接的に過電流を検出する方式が知られている。
しかし、当該方式では、通常、特許文献１に示されるように、ドライバＩＣの外付け部品となる高耐圧仕様のダイオード等が必要とされ、また、ドライバＩＣに過電流検出用の端子（電圧Ｖｄｅｓａｔ用の端子）を設ける必要がある。その結果、当該ドライバＩＣを含んだ装置の大型化や、コストの増大等が生じ得る。
後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態による半導体装置は、１個の半導体チップで構成され、フローティング電圧に結合されるフローティング端子と、リング状の形状を持つターミネーション領域と、ターミネーション領域の外側に設けられる第１の領域と、ターミネーション領域の内側に設けられる第２の領域とを備える。ターミネーション領域には、フローティング端子と第１のセンスノードとの間に設けられ、第１の電源電圧で駆動される第１のトランジスタが形成される。第１の領域には、外部のロウサイドトランジスタを駆動するロウサイドドライバと、故障検出回路とが形成される。故障検出回路は、ロウサイドドライバがロウサイドトランジスタをオンに駆動している期間で、第１のセンスノードの電圧が予め定めた第１の判定電圧よりも高い場合に故障有りを検出する。
前記一実施の形態によれば、ドライバＩＣ等の半導体装置を含んだ電力制御装置の小型化等が実現可能になる。
本発明の実施の形態１による半導体装置において、その概略構成例を示す回路ブロック図である。 図１の半導体装置における概略的な入出力動作の一例を示す波形図である。 （ａ）は、図１における故障検出部の構成例を示す回路図であり、（ｂ）は、（ａ）におけるコンパレータ回路の構成例を示す回路図である。 図１の半導体装置において、センスＭＯＳの電気的特性の一例を示す図である。 図１の半導体装置における概略的なレイアウト構成例を示す平面図である。 図５におけるターミネーション領域の詳細なレイアウト構成例を示す平面図である。 図６におけるセンスＭＯＳ（Ａ−Ａ’間）の構造例を示す断面図である。 図６におけるセンスＭＯＳ（Ａ−Ａ’間）の、図７とは異なる構造例を示す断面図である。 図６におけるレベルシフトＭＯＳ（Ｂ−Ｂ’間）の構造例を示す断面図である。 本発明の実施の形態２による半導体装置において、図１における故障検出部の構成例を示す回路図である。 本発明の実施の形態３による半導体装置において、図１におけるブートストラップ回路の構成例を示す回路図である。 本発明の実施の形態３による半導体装置において、概略的なレイアウト構成例を示す平面図である。 図１２におけるターミネーション領域の詳細なレイアウト構成例を示す平面図である。 図１３におけるブートＭＯＳ（Ｃ−Ｃ’間）の構造例を示す断面図である。 本発明の実施の形態４による電力制御装置において、それを含めた電子システムの概略構成例を示す回路ブロック図である。 図１５の電力制御装置において、ドライバＩＣの概略的なレイアウト構成例を示す平面図である。 図１５の電力制御装置の概略的なパッケージ構成例を示す平面図である。 （ａ）は、ハイサイドアームおよびロウサイドアームで生じ得る故障の一例を示す説明図であり、（ｂ）は、本発明の比較例として検討した半導体装置における故障検出方式の一例を示す概略図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。さらに、実施の形態では、ｎチャネル型のＭＯＳＦＥＴをＮＭＯＳトランジスタと呼び、ｐチャネル型のＭＯＳＦＥＴをＰＭＯＳトランジスタと呼ぶ。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
《ドライバＩＣの全体構成および全体動作》
図１は、本発明の実施の形態１による半導体装置において、その概略構成例を示す回路ブロック図である。図１に示すドライバＩＣ（半導体装置）ＤＶＩＣ１は、１個の半導体チップで構成され、複数のパッドＰ１〜Ｐ９と、入力信号処理部ＬＧＣと、ブートストラップ回路ＢＳＣと、レベルシフト回路ＬＳＣと、ハイサイド駆動部ＨＳＵと、ロウサイド駆動部ＬＳＵと、故障検出部ＦＤＥＴＵと、を備える。また、ここでは、ドライバＩＣ（ＤＶＩＣ１）に加え、その外部に設けられるハイサイドアームＨＡ、ロウサイドアームＬＡおよびブートストラップコンデンサＣＢを含めた電力制御装置の構成例と、さらに負荷回路ＬＯＤを含めた電子システムの構成例が示される。
パッド（電源端子）Ｐ１は、例えば１５Ｖ等の電源電圧ＶＣＣに結合される。パッドＰ２には、ハイサイド入力信号ＨＩＮが入力され、パッドＰ３には、ロウサイド入力信号ＬＩＮが入力される。ハイサイド入力信号ＨＩＮおよびロウサイド入力信号ＬＩＮは、例えば、図示しないマイコン（MCU：Micro Control Unit）等によって生成される。
パッド（電源端子）Ｐ４は、ブート電源電圧ＶＢに結合される。パッド（負荷駆動端子またはフローティング端子）Ｐ６は、フローティング電圧ＶＳに結合されると共に、負荷駆動端子ＯＵＴを介して負荷回路ＬＯＤにも結合される。パッドＰ５には、ハイサイド出力信号ＨＯが出力される。パッドＰ９は、電源電圧ＶＣＣに結合され、パッド（基準端子）Ｐ８は、０Ｖの基準電圧ＣＯＭに結合される。パッドＰ７には、ロウサイド出力信号ＬＯが出力される。なお、パッドＰ９は、パッドＰ１に統合してもよい。
ここで、ハイサイドアームＨＡは、入力電源電圧ＶＩＮに結合される電源端子と、パッドＰ６との間に設けられ、ハイサイド出力信号ＨＯによってオン・オフが制御される。具体的には、ハイサイドアームＨＡは、ハイサイドトランジスタＴＨおよび還流ダイオードＤｈで構成され、ハイサイドトランジスタＴＨがハイサイド出力信号ＨＯによって駆動される。入力電源電圧ＶＩＮは、０Ｖの基準電圧ＣＯＭを基準として、例えば、１５０Ｖ以上の電圧値を持ち、望ましくは、３００Ｖ以上の電圧値（例えば６００Ｖ）を持つ。ブートストラップコンデンサＣＢは、パッドＰ４と、パッドＰ６との間に設けられる。
ロウサイドアームＬＡは、パッドＰ６とパッドＰ８との間に設けられ、ロウサイド出力信号ＬＯによってオン・オフが制御される。具体的には、ロウサイドアームＬＡは、ロウサイドトランジスタＴＬおよび還流ダイオードＤｌで構成され、ロウサイドトランジスタＴＬがロウサイド出力信号ＬＯによって駆動される。パッド（負荷駆動端子）Ｐ６のフローティング電圧ＶＳは、ハイサイドアームＨＡおよびロウサイドアームＬＡのオン・オフ状態に応じて、略０Ｖ〜略入力電源電圧ＶＩＮの間で推移する。より厳密には、フローティング電圧ＶＳは、負荷回路ＬＯＤの逆起電圧に応じて、一時的に、０Ｖ〜入力電源電圧ＶＩＮの範囲よりも広い範囲で推移することもある。
このため、ハイサイドトランジスタＴＨおよびロウサイドトランジスタＴＬは、ＩＧＢＴを代表に、場合によっては、高耐圧ＭＯＳＦＥＴや、高耐圧バイポーラトランジスタといった高耐圧素子で構成される。また、パッドＰ４のブート電源電圧ＶＢは、ブートストラップコンデンサＣＢにより、パッドＰ６のフローティング電圧ＶＳに追従するように推移する。
入力信号処理部ＬＧＣは、ハイサイド入力バッファＩＢＦｈと、ロウサイド入力バッファＩＢＦｌと、パルス発生回路ＰＧＥＮと、遅延回路ＤＬＹと、を備える。ハイサイド入力バッファＩＢＦｈは、パッドＰ２に入力されたハイサイド入力信号ＨＩＮを電源電圧ＶＣＣレベルの信号に変換し、パルス発生回路ＰＧＥＮに出力する。ロウサイド入力バッファＩＢＦｌは、パッドＰ３に入力されたロウサイド入力信号ＬＩＮを電源電圧ＶＣＣレベルの信号に変換し、遅延回路ＤＬＹに出力する。入力バッファＩＢＦｈ，ＩＢＦｌのそれぞれは、例えば、入力ノイズを除去するためシュミットトリガ回路等で構成される。
パルス発生回路ＰＧＥＮおよび遅延回路ＤＬＹは、基準電圧ＣＯＭを基準として電源電圧ＶＣＣで動作する。パルス発生回路ＰＧＥＮは、ハイサイド入力バッファＩＢＦｈの出力信号を受け、その立ち上がりエッジおよび立ち下がりエッジの一方でセット信号ＳＴを生成し、他方でリセット信号ＲＴを生成する。セット信号ＳＴおよびリセット信号ＲＴのそれぞれは、例えばワンショットパルス信号である。遅延回路ＤＬＹは、ロウサイド入力バッファＩＢＦｌの出力信号に対し、ハイサイドトランジスタＴＨとロウサイドトランジスタＴＬが同時にオンに駆動されないようにするための遅延（所謂デッドタイム）を加え、遅延後のロウサイド入力信号ＬＩＮｄを出力する。
ハイサイド駆動部ＨＳＵは、ハイサイドドライバＤＶｈと、ＳＲラッチ回路ＳＲＬＴと、ハイサイド低電圧検出回路ＵＶＬＯｈとを備え、これらは、パッドＰ６に結合されるフローティング電圧ＶＳを基準として、パッドＰ４に結合されるブート電源電圧ＶＢで動作する。ハイサイドドライバＤＶｈは、ＳＲラッチ回路ＳＲＬＴの出力信号（Ｑ）を入力とするＣＭＯＳインバータ等で構成され、パッドＰ５にハイサイド出力信号ＨＯを出力することで、ハイサイドトランジスタＴＨを駆動する。
ＳＲラッチ回路ＳＲＬＴは、セット入力（Ｓ）およびリセット入力（Ｒ）に応じて、ハイサイドドライバＤＶｈを介してハイサイド出力信号ＨＯを制御する。具体的には、ＳＲラッチ回路ＳＲＬＴは、セット入力（Ｓ）に応じてハイサイド出力信号ＨＯをブート電源電圧ＶＢレベルに制御し、リセット入力（Ｒ）に応じてハイサイド出力信号ＨＯをフローティング電圧ＶＳレベルに制御する。ハイサイド低電圧検出回路ＵＶＬＯｈは、フローティング電圧ＶＳを基準としたブート電源電圧ＶＢの値が所定の電圧値に達しない場合に、ＳＲラッチ回路ＳＲＬＴにリセット入力（Ｒ）を行う。その結果、ハイサイドトランジスタＴＨは、ブート電源電圧ＶＢの値が所定の電圧値に達するまでオフに固定される。
レベルシフト回路ＬＳＣは、２個のＮＭＯＳトランジスタＭＮ１，ＭＮ２と、２個の抵抗Ｒ１，Ｒ２を備える。以降、本実施の形態では、ＮＭＯＳトランジスタＭＮ１，ＭＮ２をレベルシフトＭＯＳと呼ぶ。レベルシフトＭＯＳ（ＭＮ１）は、ソースが基準電圧ＣＯＭに結合され、ドレインが抵抗Ｒ１を介してパッドＰ４に結合される。レベルシフトＭＯＳ（ＭＮ２）は、ソースが基準電圧ＣＯＭに結合され、ドレインが抵抗Ｒ２を介してパッドＰ４に結合される。このように、レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）のソース・ドレイン間には、基準電圧ＣＯＭを基準としてブート電源電圧ＶＢが印加されるため、レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）は、高耐圧素子である必要がある。
レベルシフトＭＯＳ（ＭＮ２）は、セット信号ＳＴに応じて抵抗Ｒ２に所定のパルス電流を流すことで、セット信号ＳＴの電圧レベルを、ＳＲラッチ回路ＳＲＬＴのセット入力（Ｓ）に適合する電圧レベルに変換する。同様に、レベルシフトＭＯＳ（ＭＮ１）は、リセット信号ＲＴに応じて抵抗Ｒ１に所定のパルス電流を流すことで、リセット信号ＲＴの電圧レベルを、ＳＲラッチ回路ＳＲＬＴのリセット入力（Ｒ）に適合する電圧レベルに変換する。このように、レベルシフト回路ＬＳＣは、基準電圧ＣＯＭを基準とする信号を、フローティング電圧ＶＳを基準とする信号に変換する機能を担う。
ロウサイド駆動部ＬＳＵは、ロウサイドドライバＤＶｌと、ロウサイド低電圧検出回路ＵＶＬＯｌを含む保護回路ＰＲＣとを備え、これらは、基準電圧ＣＯＭを基準として電源電圧ＶＣＣで動作する。ロウサイドドライバＤＶｌは、保護回路ＰＲＣの出力信号を入力とするＣＭＯＳインバータ等で構成され、パッドＰ７にロウサイド出力信号ＬＯを出力することで、ロウサイドトランジスタＴＬを駆動する。
ロウサイド低電圧検出回路ＵＶＬＯｌは、基準電圧ＣＯＭを基準とした電源電圧ＶＣＣの値が所定の電圧値に達しない場合に、ロウサイドドライバＤＶｌを介してロウサイド出力信号ＬＯを基準電圧ＣＯＭレベルに制御する。その結果、ロウサイドトランジスタＴＬは、電源電圧ＶＣＣの値が所定の電圧値に達するまでオフに固定される。また、ロウサイド低電圧検出回路ＵＶＬＯｌは、電源電圧ＶＣＣの値が所定の電圧値に達しない場合に、パルス発生回路ＰＧＥＮに向けて通知を行う。パルス発生回路ＰＧＥＮは、当該通知を受けて少なくともセット信号ＳＴの生成を停止し、その結果、ハイサイドトランジスタＴＨも、電源電圧ＶＣＣの値が所定の電圧値に達するまでオフに固定される。
なお、保護回路ＰＲＣは、このようなロウサイド低電圧検出回路ＵＶＬＯｌによる保護を含めて、ロウサイドトランジスタＴＬの各種保護を行う。保護回路ＰＲＣは、例えば、電源電圧ＶＣＣの値が所定の電圧値に達している場合等、特に異常が無い場合には、遅延回路ＤＬＹの出力信号を、ロウサイドドライバＤＶｌに向けて出力する。
ブートストラップ回路ＢＳＣは、ブートストラップコンデンサＣＢの電圧（すなわちパッドＰ６を基準としたパッドＰ４の電圧）が電源電圧ＶＣＣを維持できるように、ブートストラップコンデンサＣＢに対して適宜充電を行う。具体的には、ブートストラップ回路ＢＳＣは、ブート電源電圧ＶＢが電源電圧ＶＣＣよりも低い場合にはパッドＰ１をパッドＰ４に結合し、ブート電源電圧ＶＢが電源電圧ＶＣＣよりも高い場合にはパッドＰ１をパッドＰ４から切り離す。その結果、ブートストラップコンデンサＣＢは、ロウサイドトランジスタＴＬがオン（すなわちパッドＰ６が基準電圧ＣＯＭレベル）の期間で電源電圧ＶＣＣに充電され、当該充電された電源電圧ＶＣＣを、ハイサイドトランジスタＴＨがオンの期間でハイサイドドライバＤＶｈ等に供給する。
故障検出部ＦＤＥＴＵは、センス用のＮＭＯＳトランジスタＭＮｄｅｓと、故障検出回路ＦＤＥＴとを備える。以降、本実施の形態では、ＮＭＯＳトランジスタＭＮｄｅｓをセンスＭＯＳと呼ぶ。センスＭＯＳ（ＭＮｄｅｓ）は、パッド（フローティング端子または負荷駆動端子）Ｐ６と故障検出回路ＦＤＥＴへの入力ノード（センスノード）との間にソース・ドレイン経路が設けられ、ゲートが電源電圧ＶＣＣで駆動される。故障検出回路ＦＤＥＴは、センスノードの電圧に基づいて各種故障の有無を検出する。なお、故障検出部ＦＤＥＴＵの詳細については後述する。
図２は、図１の半導体装置における概略的な入出力動作の一例を示す波形図である。ここでは、ハイサイド入力信号ＨＩＮとロウサイド入力信号ＬＩＮが相補的に入力された場合を想定する。ハイサイド入力信号ＨＩＮおよびロウサイド入力信号ＬＩＮは、例えば、‘Ｌ’レベルを基準電圧ＣＯＭとし、‘Ｈ’レベルを高電位側電圧ＶＨ（例えば５Ｖ等）として遷移する。
ドライバＩＣ（半導体装置）ＤＶＩＣ１は、当該入力に応じて、ハイサイド出力信号ＨＯとロウサイド出力信号ＬＯを相補的に出力する。ハイサイド出力信号ＨＯは、‘Ｌ’レベルをフローティング電圧ＶＳとし、‘Ｈ’レベルをブート電源電圧ＶＢとして遷移する。ロウサイド出力信号ＬＯは、‘Ｌ’レベルを基準電圧ＣＯＭ（０Ｖ）とし、‘Ｈ’レベルを電源電圧ＶＣＣとして遷移する。なお、ハイサイド出力信号ＨＯおよびロウサイド出力信号ＬＯの遷移時には、共にオンとなる期間が生じないように、デットタイムが適宜付加される。
ここで、ハイサイド出力信号ＨＯが‘Ｈ’レベル（オンレベル）でロウサイド出力信号ＬＯが‘Ｌ’レベル（オフレベル）となる期間（ｔ１）では、フローティング電圧ＶＳは、“ＶＩＮ−ＶｃｅＨ（ｓａｔ）”となる。入力電源電圧ＶＩＮは、例えば６００Ｖ等である。ＶｃｅＨ（ｓａｔ）は、ハイサイドトランジスタＴＨにおけるエミッタ・コレクタ間のオン電圧であり、ＩＧＢＴでは、例えば１．５Ｖ等の低い値となる。一方、ハイサイド出力信号ＨＯが‘Ｌ’レベル（オフレベル）でロウサイド出力信号ＬＯが‘Ｈ’レベル（オンレベル）となる期間（ｔ３）では、フローティング電圧ＶＳは、“ＶｃｅＬ（ｓａｔ）”となる。ＶｃｅＬ（ｓａｔ）は、ロウサイドトランジスタＴＬにおけるオン電圧（例えば１．５Ｖ等）である。
また、ハイサイド出力信号ＨＯが‘Ｌ’レベル（オフレベル）に遷移し、ロウサイド出力信号ＬＯが‘Ｈ’レベル（オンレベル）に遷移する期間（ｔ２）では、フローティング電圧ＶＳは、“ＶＩＮ−ＶｃｅＨ（ｓａｔ）”から“ＶｃｅＬ（ｓａｔ）”に向けて低下する。詳細には、ハイサイドトランジスタＴＨがオフに遷移すると、例えば、ロウサイドの還流ダイオードＤｌに還流電流が流れ、これに応じて、フローティング電圧ＶＳは、基準電圧ＣＯＭから還流ダイオードＤｌの電圧降下分だけ下がった電圧に向けて低下する。その後、ロウサイドトランジスタＴＬがオンに遷移すると、フローティング電圧ＶＳは、“ＶｃｅＬ（ｓａｔ）”となる。
同様に、ロウサイド出力信号ＬＯが‘Ｌ’レベル（オフレベル）に遷移し、ハイサイド出力信号ＨＯが‘Ｈ’レベル（オンレベル）に遷移する期間（ｔ４）では、フローティング電圧ＶＳは、“ＶｃｅＬ（ｓａｔ）”から“ＶＩＮ−ＶｃｅＨ（ｓａｔ）”に向けて上昇する。詳細には、ロウサイドトランジスタＴＬがオフに遷移すると、例えば、ハイサイドの還流ダイオードＤｈに還流電流が流れ、これに応じて、フローティング電圧ＶＳは、入力電源電圧ＶＩＮから還流ダイオードＤｈの電圧降下分だけ上がった電圧に向けて上昇する。その後、ハイサイドトランジスタＴＨがオンに遷移すると、フローティング電圧ＶＳは、“ＶＩＮ−ＶｃｅＨ（ｓａｔ）”となる。
《ドライバＩＣの問題点の一例》
図１８（ａ）は、ハイサイドアームおよびロウサイドアームで生じ得る故障の一例を示す説明図であり、図１８（ｂ）は、本発明の比較例として検討した半導体装置における故障検出方式の一例を示す概略図である。図１８（ａ）には、一例として、Ｈブリッジ回路における２相の負荷駆動端子ＯＵＴ１，ＯＵＴ２を用いて負荷回路ＬＯＤを駆動する場合の構成例が示される。負荷駆動端子ＯＵＴ１は、ハイサイドアームＨＡ１およびロウサイドアームＬＡ１によって駆動され、負荷駆動端子ＯＵＴ２は、ハイサイドアームＨＡ２およびロウサイドアームＬＡ２によって駆動される。
このような回路で生じ得る代表的な故障として、出力短絡、天絡、地絡等が知られている。出力短絡は、２相の負荷駆動端子ＯＵＴ１，ＯＵＴ２の間が低抵抗で短絡するような故障である。天絡は、負荷駆動端子（例えばＯＵＴ２）と入力電源電圧ＶＩＮとの間が低抵抗で短絡するような故障であり、地絡は、負荷駆動端子（例えばＯＵＴ２）と基準電圧ＣＯＭとの間が低抵抗で短絡するような故障である。
ここで、例えば、出力短絡を検出する回路として、図１８（ｂ）に示されるような構成を用いることが考えられる。図１８（ｂ）に示すドライバＩＣ（ＤＶＩＣ’）は、検出端子ＤＥＳＡＴと、故障検出部ＦＤＥＴＵ’とを備える。検出端子ＤＥＳＡＴは、ドライバＩＣ（ＤＶＩＣ’）の外付け部品となる抵抗ＲｄｅｓおよびダイオードＤｄｅｓを介してロウサイドアームＬＡを構成するＩＧＢＴのコレクタに結合され、また、外付け部品となるコンデンサＣｄｅｓを介して基準電圧ＣＯＭに結合される。
例えば、図１８（ａ）に示されるように、ハイサイドアームＨＡ１およびロウサイドアームＬＡ２がオンの場合で、出力短絡が生じていない場合、負荷駆動端子ＯＵＴ２の電圧は、ロウサイドトランジスタＴＬにおける通常のオン電圧（例えば１．５Ｖ等）となる。一方、出力短絡が生じている場合、負荷駆動端子ＯＵＴ２の電圧は、ロウサイドトランジスタＴＬのエミッタ・コレクタ間に過大な電流が流れることに伴い、例えば、７．０Ｖを超えるような高い値となる。
そこで、故障検出部ＦＤＥＴＵ’は、例えば、ロウサイドトランジスタＴＬがオフの期間で、コンデンサＣｄｅｓを放電し、ロウサイドトランジスタＴＬがターンオンした場合に、電流源ＩＳＧによる微小な電流を用いてコンデンサＣｄｅｓを充電する。この際に、ロウサイドトランジスタＴＬのコレクタに過大な電圧が生じていれば、ダイオードＤｄｅｓの逆バイアスによってコンデンサＣｄｅｓの充電が進み、過大な電圧が生じていなければダイオードＤｄｅｓの順バイアスによってコンデンサＣｄｅｓの充電が進まない。故障検出部ＦＤＥＴＵ’は、所定の充電期間を経過したのち、検出端子ＤＥＳＡＴの電圧が所定の判定電圧Ｖｒｅｆ１（例えば７．０Ｖ）を超えていれば故障有りを検出し、超えていなければ故障無しを検出する。
しかし、図１８（ｂ）のような構成では、ドライバＩＣ（ＤＶＩＣ’）に検出端子ＤＥＳＡＴを設ける必要があり、さらに、ドライバＩＣの外部に各種外付け部品（Ｄｄｅｓ，Ｒｄｅｓ，Ｃｄｅｓ）を実装する必要がある。その結果、当該ドライバＩＣ（ＤＶＩＣ’）とその外付け部品からなる電力制御装置が大型化し、また、部品コストや実装コストといった各種コストの増大も生じ得る。
一方、例えば、このような各種外付け部品をドライバＩＣ（ＤＶＩＣ’）内に集積することも考えられる。ただし、特に、ダイオードＤｄｅｓは、図２に示したようにフローティング電圧ＶＳが略入力電源電圧ＶＩＮ（例えば６００Ｖ等）の振幅で推移することから、高耐圧仕様である必要がある。このような高耐圧仕様のｐｎ接合ダイオードをドライバＩＣ（ＤＶＩＣ’）内に集積した場合、回路面積が著しく増大する恐れがあり、また、ｐｎ接合の寄生電流に伴い消費電力も増大する恐れがある。そこで、本実施の形態１による故障検出部を用いることが有益となる。
《故障検出部の詳細》
図３（ａ）は、図１における故障検出部の構成例を示す回路図であり、図３（ｂ）は、図３（ａ）におけるコンパレータ回路の構成例を示す回路図である。図３（ａ）に示す故障検出部ＦＤＥＴＵは、前述したセンスＭＯＳ（ＮＭＯＳトランジスタ）ＭＮｄｅｓと、故障検出回路ＦＤＥＴとを備える。センスＭＯＳ（ＭＮｄｅｓ）は、ドレイン（Ｄ）がフローティング電圧ＶＳ（パッドＰ６）に結合され、ソース（Ｓ）がセンスノードＮｓ１に結合され、ゲートが電源電圧ＶＣＣ（パッドＰ１）に結合される。センスＭＯＳ（ＭＮｄｅｓ）は、図１８（ｂ）に示したダイオードＤｄｅｓの代わりに設けられる。
センスＭＯＳ（ＭＮｄｅｓ）は、例えば、ディプレッション型のトランジスタで構成される。この場合、センスＭＯＳ（ＭＮｄｅｓ）は、ディプレッション型に伴う持ち上がり電圧（すなわちしきい値電圧）をＶｓｕｐとして、フローティング電圧ＶＳが“電源電圧ＶＣＣ（例えば１５Ｖ）＋Ｖｓｕｐ”を超えるまでは、フローティング電圧ＶＳをセンスノードＮｓ１に伝達することができる。言い換えれば、フローティング電圧ＶＳが“電源電圧ＶＣＣ＋Ｖｓｕｐ”よりも低い場合、センスノードＮｓ１の電圧（ひいてはセンス電圧Ｖｓｅｎ１）は、フローティング電圧ＶＳに等しくなる。一方、センスＭＯＳ（ＭＮｄｅｓ）は、フローティング電圧ＶＳが“電源電圧ＶＣＣ＋Ｖｓｕｐ”を超える場合には、センスノードＮｓ１の電圧（センス電圧Ｖｓｅｎ１）を“電源電圧ＶＣＣ＋Ｖｓｕｐ”にクランプする。
故障検出回路ＦＤＥＴは、抵抗ＲｄｅｓおよびコンデンサＣｄｅｓを備えるフィルタ回路ＬＰＦと、天絡・出力短絡検出回路ＤＥＴ１とを有する。フィルタ回路ＬＰＦは、センスノードＮｓ１の電圧を平滑化し、例えば、フローティング電圧ＶＳにサージ電圧等が生じた場合でも、当該サージ電圧等から天絡・出力短絡検出回路ＤＥＴ１を保護する役目を担う。
天絡・出力短絡検出回路ＤＥＴ１は、コンパレータ回路ＣＭＰ１を備え、これに加えて、例えば、遅延回路ＤＬＹ２およびアンド演算回路ＡＤ１等を備える。コンパレータ回路ＣＭＰ１は、フィルタ回路ＬＰＦの出力電圧となるセンス電圧Ｖｓｅｎ１と、予め定めた所定の判定電圧Ｖｒｅｆ１（例えば、７．０Ｖ等）とを比較し、その比較結果に応じた出力信号ＣＰｏ１を出力する。ここでは、出力信号ＣＰｏ１は、Ｖｓｅｎ１＞Ｖｒｅｆ１の場合には‘Ｈ’レベルとなり、Ｖｓｅｎ１＜Ｖｒｅｆ１の場合には‘Ｌ’レベルとなる。
遅延回路ＤＬＹ２は、例えば、図１に示した遅延後のロウサイド入力信号ＬＩＮｄを遅延させる。当該遅延回路ＤＬＹ２は、ロウサイド入力信号ＬＩＮｄが‘Ｈ’レベルに遷移してからロウサイドトランジスタＴＬが実際にターンオンするまでの期間を確保する。アンド演算回路ＡＤ１は、遅延回路ＤＬＹ２の出力信号とコンパレータ回路ＣＭＰ１の出力信号ＣＰｏ１とが共に‘Ｈ’レベルの場合に、例えば、図１の保護回路ＰＲＣに向けて故障有りを表す‘Ｈ’レベルを出力する。
当該故障は、図１８（ａ）に示した出力短絡や天絡に該当する。天絡の場合、図１８（ａ）で述べた出力短絡の場合と同様に、ロウサイドトランジスタＴＬ（図１８（ａ）のロウサイドアームＬＡ２）がオンしているにも関わらず、フローティング電圧ＶＳ（図１８（ａ）の負荷駆動端子ＯＵＴ２）に過大な電圧が生じ得る。
このように、天絡・出力短絡検出回路ＤＥＴ１は、ロウサイドドライバＤＶｌがロウサイドトランジスタＴＬをオンに駆動している期間で、センス電圧Ｖｓｅｎ１が判定電圧Ｖｒｅｆ１よりも高い場合に故障有りを検出する。保護回路ＰＲＣは、故障有りが検出された場合、例えば、電流を急激に遮断しないように（これに伴う電圧の跳ね上がりを防止するため）、ロウサイドトランジスタＴＬをある程度低速にターンオフする。
以上、図３（ａ）の故障検出部ＦＤＥＴＵを備えたドライバＩＣ（半導体装置）ＤＶＩＣ１を用いることで、図１８（ｂ）に示したような検出端子ＤＥＳＡＴや、各種外付け部品（Ｄｄｅｓ，Ｒｄｅｓ，Ｃｄｅｓ）を削減することが可能になる。その結果、当該半導体装置を含んだ電力制御装置の小型化が実現でき、また、部品コストや実装コストといった各種コストの低減も実現可能になる。このような効果は、特に、図１８（ｂ）における外付けのダイオードＤｄｅｓの代わりに半導体チップ内蔵のセンスＭＯＳ（ＭＮｄｅｓ）を設けることで得られる。当該センスＭＯＳ（ＭＮｄｅｓ）は、詳細は後述するが、ダイオードと異なり、半導体チップ内に効率的に形成することができる。
また、センスＭＯＳ（ＭＮｄｅｓ）を用いる場合、図１８（ｂ）のダイオードＤｄｅｓを用いる場合と若干動作が異なる。図１８（ｂ）では、例えば、検出端子ＤＥＳＡＴが０Ｖ等の場合、フローティング電圧ＶＳが正の電圧になるとダイオードＤｄｅｓが逆バイアスされるため、フローティング電圧ＶＳを検出端子ＤＥＳＡＴに伝達することは困難となる。そのため、図１８（ｂ）では、電流源ＩＳＧによるコンデンサＣｄｅｓの充電を介して、間接的にフローティング電圧ＶＳを検出する方式となっている。
一方、本実施の形態１の方式では、オン状態で動作するセンスＭＯＳ（ＭＮｄｅｓ）が用いられる。当該センスＭＯＳ（ＭＮｄｅｓ）は、フローティング電圧ＶＳをセンスノードＮｓ１に伝達すると共に、フローティング電圧ＶＳが過大である場合（すなわち“電源電圧ＶＣＣ＋Ｖｓｕｐ”を超える場合）には、それを“電源電圧ＶＣＣ＋Ｖｓｕｐ”にクランプしてセンスノードＮｓ１に伝達する機能を担う。
このため、故障検出部ＦＤＥＴＵは、図１８（ｂ）に示したような電流源ＩＳＧ等を用いずに、フローティング電圧ＶＳを“電源電圧ＶＣＣ＋Ｖｓｕｐ”を超えない範囲内で直接的に検出することができる。その結果、故障検出部ＦＤＥＴＵの回路構成を簡素化すること等が可能になる。さらに、このセンスＭＯＳ（ＭＮｄｅｓ）によるクランプ機能を用いることで、例えば、コンパレータ回路ＣＭＰ１は、入力電源電圧ＶＩＮレベルのような高電圧が印加されないため、低耐圧素子で構成することができる。
図３（ｂ）に示すコンパレータ回路ＣＭＰ１は、基準電圧ＣＯＭを基準として電源電圧ＶＣＣで動作し、ＮＭＯＳトランジスタＭＮ１０〜ＭＮ１３と、ＰＭＯＳトランジスタＭＰ１０，ＭＰ１１，ＭＰ１３と、を備える。ＮＭＯＳトランジスタＭＮ１０〜ＭＮ１２およびＰＭＯＳトランジスタＭＰ１０，ＭＰ１１は、差動増幅回路を構成し、ＮＭＯＳトランジスタＭＮ１３およびＰＭＯＳトランジスタＭＰ１３は、ソース接地増幅回路を構成する。
ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１は、ソースが共通に接続され、差動増幅回路における差動入力部となる。ＮＭＯＳトランジスタＭＮ１２は、ゲート・ソース間に固定電圧Ｖｐが印加されることで差動増幅回路のテール電流源として機能する。ＰＭＯＳトランジスタＭＰ１０，ＭＰ１１は、差動増幅回路の負荷電流源として機能する。ＮＭＯＳトランジスタＭＮ１０のゲートには、センス電圧Ｖｓｅｎ１が入力され、ＮＭＯＳトランジスタＭＮ１１のゲートには、判定電圧Ｖｒｅｆ１が入力される。そして、ＮＭＯＳトランジスタＭＮ１０のドレインから、差動増幅回路の出力信号が生成される。
ＮＭＯＳトランジスタＭＮ１３は、ゲート・ソース間に固定電圧Ｖｐが印加されることでソース接地増幅回路の負荷電流源として機能する。ＰＭＯＳトランジスタＭＰ１３は、ゲート・ソース間に差動増幅回路の出力信号を受けて、ドレインからコンパレータ回路ＣＭＰ１の出力信号ＣＰｏ１を生成する。
このように、コンパレータ回路ＣＭＰ１は、電源電圧ＶＣＣで動作する電圧コンパレータ回路等で構成することができる。コンパレータ回路ＣＭＰ１を構成する各ＭＯＳトランジスタ（ＭＮ１０〜ＭＮ１３，ＭＰ１０，ＭＰ１１，ＭＰ１３）は、エンハンスメント型のＭＯＳトランジスタで構成される。ここで、エンハンスメント型とディプレッション型の違いについて説明する。
エンハンスメント型のＭＯＳトランジスタは、ゲート・ソース間電圧が０Ｖの時にチャネルが形成されず、ソース・ドレイン間に電位差があっても実質的に電流が流れない。これに対し、ディプレッション型のＭＯＳトランジスタは、ゲート直下の半導体表面をドーピングすることで予めチャネルが形成されるため、ソース・ドレイン間に電位差があれば、ゲート・ソース間電圧が０Ｖであっても電流が流れる。
《センスＭＯＳの特性》
図４は、図１の半導体装置において、センスＭＯＳの電気的特性の一例を示す図である。図４に示すように、ディプレッション型のセンスＭＯＳ（ＭＮｄｅｓ）は、ドレイン電圧（すなわちフローティング電圧ＶＳ）が“ゲート電圧Ｖｇ＋Ｖｓｕｐ”を超えない範囲では、ソース電圧（すなわちセンス電圧Ｖｓｅｎ１）をドレイン電圧（ＶＳ）に等しくする特性を持つ。一方、当該センスＭＯＳ（ＭＮｄｅｓ）は、ドレイン電圧（ＶＳ）が“ゲート電圧Ｖｇ＋Ｖｓｕｐ”を超える範囲では、ソース電圧（Ｖｓｅｎ１）を“ゲート電圧Ｖｇ＋Ｖｓｕｐ”にクランプする特性を持つ。
ここで、持ち上がり電圧Ｖｓｕｐを大きくすると（言い換えれば、しきい値電圧を低くすると）、その分だけ、コンパレータ回路ＣＭＰ１への最大入力電圧が高くなるため、コンパレータ回路ＣＭＰ１の耐圧（例えばＮＭＯＳトランジスタＭＮ１０のゲート耐圧）マージンが低下する。一方、持ち上がり電圧Ｖｓｕｐを小さくすると（しきい値電圧を高くすると）、ノイズ等によりセンスＭＯＳ（ＭＮｄｅｓ）がオフ状態になり易くなる。そこで、持ち上がり電圧Ｖｓｕｐは、コンパレータ回路ＣＭＰ１の耐圧を超えない範囲で、可能な限り大きくなるように設定することが望ましい。
すなわち、センスＭＯＳ（ＭＮｄｅｓ）は、オフ状態になると、ソース（Ｓ）電圧を適切に制御できなくなるため、理想的には、常にオン状態で動作することが望ましい。そのためには、ディプレッション型の構成を用い、持ち上がり電圧Ｖｓｕｐを可能な限り大きくすれば（しきい値電圧を低くすれば）よく、これによって、センスＭＯＳ（ＭＮｄｅｓ）は、オフ状態になり難くなる。この観点で、センスＭＯＳ（ＭＮｄｅｓ）には、エンハンスメント型ではなく、ディプレッション型を用いることが有益となる。ただし、必ずしもディプレッション型である必要はなく、場合によっては、エンハンスメント型を用いることも可能である。
《ドライバＩＣの概略レイアウト構成》
図５は、図１の半導体装置における概略的なレイアウト構成例を示す平面図である。図５に示す半導体装置（ドライバＩＣ）ＤＶＩＣ１は、１個の半導体チップによって構成され、当該半導体チップには、ターミネーション領域ＡＲ＿ＴＲＭＢＫと、低電圧領域ＡＲ＿ＬＶＢＫと、高電圧領域ＡＲ＿ＨＶＢＫとが形成される。ターミネーション領域ＡＲ＿ＴＲＭＢＫは、リング状の形状を持ち、電源電圧ＶＣＣで動作する回路と、ブート電源電圧ＶＢで動作する回路と、を分離および結合する領域である。
ターミネーション領域ＡＲ＿ＴＲＭＢＫには、図１のターミネーション部ＴＲＭＢＫに示す各回路が形成される。具体的には、ターミネーション領域ＡＲ＿ＴＲＭＢＫには、レベルシフトＭＯＳ（ＭＮ１）の領域ＡＲ＿ＭＮ１と、レベルシフトＭＯＳ（ＭＮ２）の領域ＡＲ＿ＭＮ２と、センスＭＯＳ（ＭＮｄｅｓ）の領域ＡＲ＿ＭＮｄｅｓとが設けられる。すなわち、ターミネーション領域ＡＲ＿ＴＲＭＢＫには、例えば、ソース・ドレイン間が１５０Ｖ以上の耐圧を持ち、望ましくは、３００Ｖ以上（例えば６００Ｖ等）の耐圧を持つトランジスタが形成される。
低電圧領域ＡＲ＿ＬＶＢＫは、ターミネーション領域ＡＲ＿ＴＲＭＢＫの外側に設けられ、基準電圧ＣＯＭを基準として電源電圧ＶＣＣで動作する回路が形成される。具体的には、低電圧領域ＡＲ＿ＬＶＢＫには、図１の入力信号処理部ＬＧＣ、ロウサイド駆動部ＬＳＵ、故障検出部ＦＤＥＴＵ内の故障検出回路ＦＤＥＴ、およびブートストラップ回路ＢＳＣ内の一部の回路（詳細は後述）が形成される。
高電圧領域ＡＲ＿ＨＶＢＫは、ターミネーション領域ＡＲ＿ＴＲＭＢＫの内側に設けられ、フローティング電圧ＶＳを基準としてブート電源電圧ＶＢで動作する回路が形成される。具体的には、高電圧領域ＡＲ＿ＨＶＢＫには、図１の高電圧回路部ＨＶＢＫに示すように、ハイサイド駆動部ＨＳＵと、レベルシフト回路ＬＳＣ内の抵抗Ｒ１，Ｒ２とが形成される。
図６は、図５におけるターミネーション領域の詳細なレイアウト構成例を示す平面図である。ターミネーション領域ＡＲ＿ＴＲＭＢＫは、リング状の形状を持ち、そのリングの外周に、例えばｐ型の半導体領域である分離層ＩＤＦが配置される。当該分離層ＩＤＦは、さらに、レベルシフトＭＯＳ（ＭＮ１）の領域ＡＲ＿ＭＮ１、レベルシフトＭＯＳ（ＭＮ２）の領域ＡＲ＿ＭＮ２、およびセンスＭＯＳ（ＭＮｄｅｓ）の領域ＡＲ＿ＭＮｄｅｓをそれぞれ囲むようにして配置される。
リングの外周と内周との間に位置する内部領域には、３本のフィールドプレートＦＰ１〜ＦＰ３と、レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）の各ゲート層ＧＴ（ＭＮ１），ＧＴ（ＭＮ２）と、センスＭＯＳ（ＭＮｄｅｓ）のゲート層ＧＴ（ＭＮｄｅｓ）とが形成される。フィールドプレートＦＰ１〜ＦＰ３および各ゲート層ＧＴ（ＭＮ１），ＧＴ（ＭＮ２），ＧＴ（ＭＮｄｅｓ）は、例えば、ポリシリコン等によって構成される。
ここで、ターミネーション領域ＡＲ＿ＴＲＭＢＫは、リングを周回方向で略３等分した３個の区間ＤＤ１〜ＤＤ３を持つ。センスＭＯＳ（ＭＮｄｅｓ）および２個のレベルシフトＭＯＳ（ＭＮ１，ＭＮ２）は、それぞれ、当該３個の区間ＤＤ１〜ＤＤ３の中の互いに異なる区間内の一部の区間に形成される。図１３の例では、センスＭＯＳ（ＭＮｄｅｓ）は、区間ＤＤ３内の分離層ＩＤＦで挟まれた一部の区間に形成される。同様に、レベルシフトＭＯＳ（ＭＮ１）は、区間ＤＤ１内の分離層ＩＤＦで挟まれた一部の区間に形成され、レベルシフトＭＯＳ（ＭＮ２）は、区間ＤＤ２内の分離層ＩＤＦで挟まれた一部の区間に形成される。
フィールドプレートＦＰ１，ＦＰ２，ＦＰ３は、それぞれ、区間ＤＤ１，ＤＤ２，ＤＤ３内に形成される。フィールドプレートＦＰ１は、リングの周回方向に沿って延伸し、かつ、区間ＤＤ１と区間ＤＤ２，ＤＤ３との各境界部で折り返しながら、リングの内周側から外周側（または外周側から内周側）に向けて延伸する。そして、フィールドプレートＦＰ１は、リングの最内周において、レベルシフトＭＯＳ（ＭＮ１）のドレイン電極ＤＥ（ＭＮ１）に結合され、リングの最外周において、メタル配線ＭＬ１を介して分離層ＩＤＦに結合される。
同様に、フィールドプレートＦＰ２は、区間ＤＤ２と区間ＤＤ１，ＤＤ３との各境界部で折り返しながら、リング内を延伸する。フィールドプレートＦＰ２は、リングの最内周において、レベルシフトＭＯＳ（ＭＮ２）のドレイン電極ＤＥ（ＭＮ２）に結合され、リングの最外周において、メタル配線ＭＬ２を介して分離層ＩＤＦに結合される。フィールドプレートＦＰ３は、区間ＤＤ３と区間ＤＤ１，ＤＤ２との各境界部で折り返しながら、リング内を延伸する。フィールドプレートＦＰ３は、リングの最内周において、センスＭＯＳ（ＭＮｄｅｓ）のドレイン電極ＤＥ（ＭＮｄｅｓ）に結合され、リングの最外周において、メタル配線ＭＬ３を介して分離層ＩＤＦに結合される。
ゲート層ＧＴ（ＭＮ１），ＧＴ（ＭＮ２），ＧＴ（ＭＮｄｅｓ）は、それぞれ、最外周のフィールドプレートＦＰ１，ＦＰ２，ＦＰ３と、最外周の分離層ＩＤＦと、の間で、リングの周回方向に向けて延伸するように配置される。レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）およびセンスＭＯＳ（ＭＮｄｅｓ）のそれぞれは、ゲート層ＧＴ（ＭＮ１），ＧＴ（ＭＮ２）およびゲート層ＧＴ（ＭＮｄｅｓ）の配置から判るように、ターミネーション領域ＡＲ＿ＴＲＭＢＫにおけるリングの周回方向をゲート幅として形成される。
このように、ターミネーション領域ＡＲ＿ＴＲＭＢＫに、レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）のみならず、センスＭＯＳ（ＭＮｄｅｓ）を形成することで、図１のドライバＩＣ（ＤＶＩＣ１）を、半導体チップの面積を増大させることなく構成することが可能になる。すなわち、図１８（ｂ）における高耐圧仕様の外付けダイオードＤｄｅｓの代わりとして、高耐圧仕様のセンスＭＯＳ（ＭＮｄｅｓ）を半導体チップに内蔵することで、半導体チップの面積の増大を抑制できる。
《センスＭＯＳのデバイス構造》
図７は、図６におけるセンスＭＯＳ（Ａ−Ａ’間）の構造例を示す断面図である。図７において、ｐ−型の半導体基板ＳＵＢ上には、ｎ−型のエピタキシャル層ＥＰＩが配置される。エピタキシャル層ＥＰＩは、主面（言い換えれば素子形成面）側から半導体基板ＳＵＢに連結するように延伸するｐ型の分離層ＩＤＦによって分離される。この分離されたエピタキシャル層ＥＰＩの一つは、図６で述べたターミネーション領域ＡＲ＿ＴＲＭＢＫを構成するリングの内部領域に対応するドリフト層ＬＤＲとなる。
分離層ＩＤＦの主面側には、ｐ型よりも不純物濃度が高いｐ＋型の拡散層ＤＦ１が配置される。拡散層ＤＦ１は、コンタクト層やメタル層からなる分離電極ＩＥに結合される。分離電極ＩＥは、基準電圧ＣＯＭに結合される。ドリフト層ＬＤＲの主面側で、分離層ＩＤＦに近い側には、ｎ−型よりも不純物濃度が高いｎ＋型のソース拡散層ＳＯが配置される。ソース拡散層ＳＯは、コンタクト層やメタル層からなるソース電極ＳＥに結合される。ソース電極ＳＥは、図３（ａ）に示したように、フィルタ回路ＬＰＦを介してコンパレータ回路ＣＭＰ１に結合される。当該フィルタ回路ＬＰＦおよびコンパレータ回路ＣＭＰ１は、図５の低電圧領域ＡＲ＿ＬＶＢＫに形成される。
ソース拡散層ＳＯに隣接する箇所で、ドリフト層ＬＤＲの上には、ゲート絶縁膜ＧＯＸを介して、ポリシリコン等で構成されるゲート層ＧＴが配置される。ドリフト層ＬＤＲにおけるゲート絶縁膜ＧＯＸの直下は、チャネル領域となる。ゲート層ＧＴは、コンタクト層やメタル層からなるゲート電極ＧＥに結合される。ゲート電極ＧＥは、電源電圧ＶＣＣに結合される。ドリフト層ＬＤＲの主面側で、分離層ＩＤＦから離れた側には、ｎ＋型のドレイン拡散層ＤＲが配置される。ドレイン拡散層ＤＲは、コンタクト層やメタル層からなるドレイン電極ＤＥに結合される。ドレイン電極ＤＥ、ゲート電極ＧＥ、ソース電極ＳＥ、および分離電極ＩＥは、層間絶縁膜ＩＳＬによって適宜分離される。
ドリフト層ＬＤＲの主面側で、ドレイン拡散層ＤＲとチャネル領域との間には、素子分離用絶縁膜ＥＩＳが配置される。素子分離用絶縁膜ＥＩＳの上には、図６で述べたように、ポリシリコン等で構成されるフィールドプレートＦＰ３が配置される。半導体基板ＳＵＢ上で、ソース拡散層ＳＯの下に位置する部分には、ｐ型の埋め込み分離層ＢＩＤＦが配置される。埋め込み分離層ＢＩＤＦは、半導体基板ＳＵＢおよび分離層ＩＤＦに連結される形で配置される。
一方、ドレイン電極ＤＥ側の分離層ＩＤＦを挟んでドリフト層ＬＤＲと対向する側のエピタキシャル層ＥＰＩには、図６で述べた高電圧領域ＡＲ＿ＨＶＢＫに配置される各回路が形成される。当該エピタキシャル層ＥＰＩと半導体基板ＳＵＢとの境界部には、高電圧領域ＡＲ＿ＨＶＢＫのほぼ全面に延伸する埋め込み拡散層ＢＤＦが設けられる。当該埋め込み拡散層ＢＤＦは、ブート電源電圧ＶＢに結合され、半導体基板ＳＵＢと高電圧領域ＡＲ＿ＨＶＢＫとを電気的に分離する役目を担う。
高電圧領域ＡＲ＿ＨＶＢＫにおいて、エピタキシャル層ＥＰＩの主面側には、適宜、ｐ型のｐウェルＰＷＬが形成され、当該ｐウェルＰＷＬを用いてＮＭＯＳトランジスタが形成される。当該ＮＭＯＳトランジスタは、例えば、図１のハイサイドドライバＤＶｈのＮＭＯＳトランジスタ等に該当する。当該ｐウェルＰＷＬ内には、一般的な構造と同様にソースおよびドレインとなるｎ＋型の拡散層が形成され、これに加えて、ｐ＋型の拡散層ＤＦ２が形成される。
ここで、図１のハイサイドドライバＤＶｈ等から判るように、当該ｐウェルＰＷＬ（すなわちＮＭＯＳトランジスタの基板ノード）は、図７では省略されている箇所でフローティング電圧ＶＳに結合される。図７に示すドレイン電極ＤＥは、当該ｐウェルＰＷＬ内のｐ＋型の拡散層ＤＦ２に結合されており、これによって、フローティング電圧ＶＳに結合される。なお、センスＭＯＳ（ＭＮｄｅｓ）のドレイン電圧（すなわちフローティング電圧ＶＳ）と、埋め込み拡散層ＢＤＦの電圧（すなわちブート電源電圧ＶＢ）との間にはある程度の電位差が生じる。このため、図６および図７に示したように、当該センスＭＯＳ（ＭＮｄｅｓ）におけるターミネーション領域ＡＲ＿ＴＲＭＢＫは、高電圧領域ＡＲ＿ＨＶＢＫとの間で分離層ＩＤＦによって分離される。
このような構造を用いることで、ディプレッション型の高耐圧ＮＭＯＳトランジスタを実現できる。ここで、当該ＮＭＯＳトランジスタがオフに制御される際には、埋め込み分離層ＢＩＤＦとドリフト層ＬＤＲとの間に形成される空乏層と、チャネル領域に形成される空乏層とが繋がることで、電流経路が遮断される。この際に、ソース拡散層ＳＯの下側における電流経路を遮断し易くするため、埋め込み分離層ＢＩＤＦを設けることが有益となる。図４で述べたような持ち上がり電圧Ｖｓｕｐの調整は、例えば、チャネル領域の不純物濃度や埋め込み分離層ＢＩＤＦのサイズ等をパラメータとして行うことができる。
また、図７に示すフィールドプレートＦＰ３は、図７では示されていないが、図６で述べたように、ドレイン電極ＤＥに近い方の一端でドレイン電極ＤＥに接続され、ソース電極ＳＥに近い方の一端で、分離層ＩＤＦ（すなわち基準電圧ＣＯＭ）に接続される。その結果、フィールドプレートＦＰ３の電圧は、ドレイン電極ＤＥに近い側からソース電極ＳＥに近い側に向けて段階的に低下する。このような電圧勾配を持たせることによって、ドリフト層ＬＤＲに形成される空乏層の広がりを均一化すること等が可能になる。
ここで、例えば、図６のような複数のフィールドプレートではなく１本のフィールドプレートを設け、その一端をブート電源電圧ＶＢに結合するような構成を用いることも考えられる。ただし、例えば、センスＭＯＳ（ＭＮｄｅｓ）のドレイン電極ＤＥは、ブート電源電圧ＶＢではなくフローティング電圧ＶＳに結合される。この場合、例えば、センスＭＯＳ（ＭＮｄｅｓ）を囲む分離層ＩＤＦにおいて、当該１本のフィールドプレートをゲートとし、ドリフト層ＬＤＲをソース・ドレインとする寄生ＭＯＳがオンとなり、分離層ＩＤＦを介したリーク電流が生じる恐れがある。一方、図６に示したように、ドレインがブート電源電圧ＶＢに結合されないトランジスタに対して専用のフィールドプレートを設け、その一端を、対応するトランジスタのドレインに結合する構成を用いると、このような寄生ＭＯＳの問題を防止できる。
《センスＭＯＳのデバイス構造（変形例）》
図８は、図６におけるセンスＭＯＳ（Ａ−Ａ’間）の、図７とは異なる構造例を示す断面図である。図８に示す構造例は、図７と比較して、埋め込み分離層ＢＩＤＦが配置されない点と、ｐ型の分離層ＩＤＦがソース拡散層ＳＯを超えてゲート絶縁膜ＧＯＸの下まで延伸している点と、ゲート絶縁膜ＧＯＸの直下にｎ型の拡散層ＤＦ３が配置される点と、が異なっている。これに伴い、ソース拡散層ＳＯは、分離層ＩＤＦ内に配置される。これ以外の構造に関しては、図７の場合と同様であるため、詳細な説明は省略する。
ｎ型は、不純物濃度がｎ−型よりも高く、ｎ＋型よりも低い。拡散層ＤＦ３は、ｐ型の分離層ＩＤＦとゲート絶縁膜ＧＯＸとの間で、ソース拡散層ＳＯとドリフト層ＬＤＲとを結合するように配置される。このような構造を用いることでも、ディプレッション型の高耐圧ＮＭＯＳトランジスタを実現できる。持ち上がり電圧Ｖｓｕｐの調整は、例えば、拡散層ＤＦ３の不純物濃度をパラメータとして行われる。
《レベルシフトＭＯＳのデバイス構造》
図９は、図６におけるレベルシフトＭＯＳ（Ｂ−Ｂ’間）の構造例を示す断面図である。図９に示すレベルシフトＭＯＳ（ＭＮ１，ＭＮ２）は、図８の構造例と比較して、主に、拡散層ＤＦ３が配置されない点と、分離電極ＩＥおよびソース電極ＳＥがソース電極ＳＥで共通化されている点とが異なっている。また、図９では、図７等に示した高電圧領域ＡＲ＿ＨＶＢＫのＮＭＯＳトランジスタは省略されている。これ以外の構造に関しては、図８の場合と同様であるため、詳細な説明は省略する。
ソース電極ＳＥは、基準電圧ＣＯＭに結合され、ゲート電極ＧＥは、図５の低電圧領域ＡＲ＿ＬＶＢＫに形成されるパルス発生回路ＰＧＥＮに結合され、ドレイン電極ＤＥは、図５の高電圧領域ＡＲ＿ＨＶＢＫに形成される抵抗Ｒ１，Ｒ２およびハイサイド駆動部ＨＳＵに結合される。レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）の各ドレイン電圧は、埋め込み拡散層ＢＤＦの電圧（すなわちブート電源電圧ＶＢ）とは独立に推移する。このため、図６および図９に示すように、当該レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）におけるターミネーション領域ＡＲ＿ＴＲＭＢＫは、高電圧領域ＡＲ＿ＨＶＢＫとの間で分離層ＩＤＦによって分離される。
図９のレベルシフトＭＯＳ（ＭＮ１，ＭＮ２）は、前述したセンスＭＯＳ（ＭＮｄｅｓ）と異なり、エンハンスメント型のＮＭＯＳトランジスタで構成される。すなわち、レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）は、図９におけるゲート絶縁膜ＧＯＸ直下のｐ型の分離層ＩＤＦをチャネル領域として動作する。例えば、レベルシフトＭＯＳ（ＭＮ１）およびセンスＭＯＳ（ＭＮｄｅｓ）において、それぞれのゲート・ソース間電圧を０Ｖとし、ソース・ドレイン間電圧を同一とした場合、センスＭＯＳ（ＭＮｄｅｓ）のソース・ドレイン間電流は、レベルシフトＭＯＳ（ＭＮ１）のソース・ドレイン間電流よりも大きくなる。
また、図９では、図７で説明したように、フィールドプレートＦＰ１におけるドレイン電極ＤＥ側の一端は、ドレイン電極ＤＥに結合され、ソース電極ＳＥ側の一端は、図９では示されないが、分離層ＩＤＦ（すなわち基準電圧ＣＯＭ）に接続される。その結果、図７の場合と同様に、ドリフト層ＬＤＲに形成される空乏層の広がりを均一化すること等が可能となり、さらに、寄生ＭＯＳがオンする事態を防止することも可能となる。
なお、２個のレベルシフトＭＯＳ（ＭＮ１，ＭＮ２）およびセンスＭＯＳ（ＭＮｄｅｓ）にそれぞれ対応して設けられるフィールドプレートＦＰ１，ＦＰ２，ＦＰ３は、流れる電流を制限するため高い抵抗値である必要があり（すなわち十分な配線長が必要であり）、かつ、均等な長さを持つことが望ましい。そのため、図６で述べたように、ターミネーション領域ＡＲ＿ＴＲＭＢＫに３個の区間ＤＤ１〜ＤＤ３を持たせ、各区間にそれぞれトランジスタを配置するようなレイアウトを用いることが有益となる。
《実施の形態１の代表的な効果》
以上、本実施の形態１の半導体装置（ドライバＩＣ（ＤＶＩＣ１））を用いることで、代表的には、当該半導体装置を含んだ電力制御装置の小型化や、低コスト化等が実現可能になる。このような効果は、特に、ターミネーション領域ＡＲ＿ＴＲＭＢＫにセンスＭＯＳ（ＭＮｄｅｓ）を形成することで得られる。すなわち、これによって、図１８（ｂ）に示したダイオードＤｄｅｓに対応する機能を半導体装置に内蔵することができ、さらに、これに伴い生じる恐れがある半導体装置の回路面積の増大も抑制することができる。
（実施の形態２）
《故障検出部の詳細（応用例）》
図１０は、本発明の実施の形態２による半導体装置において、図１における故障検出部の構成例を示す回路図である。図１０に示す故障検出部ＦＤＥＴＵは、図３（ａ）に示した構成例と比較して、故障検出回路ＦＤＥＴ内に地絡検出回路ＤＥＴ２が追加される点が異なっている。
地絡検出回路ＤＥＴ２は、コンパレータ回路ＣＭＰ２を備え、これに加えて、例えば、遅延回路ＤＬＹ３およびアンド演算回路ＡＤ２等を備える。コンパレータ回路ＣＭＰ２は、フィルタ回路ＬＰＦの出力電圧となるセンス電圧Ｖｓｅｎ１と、予め定めた所定の判定電圧Ｖｒｅｆ２とを比較し、その比較結果に応じた出力信号ＣＰｏ２を出力する。ここでは、出力信号ＣＰｏ２は、Ｖｓｅｎ１＜Ｖｒｅｆ２の場合には‘Ｈ’レベルとなり、Ｖｓｅｎ１＞Ｖｒｅｆ２の場合には‘Ｌ’レベルとなる。
遅延回路ＤＬＹ３は、例えば、図１に示したハイサイド入力バッファＩＢＦｈの出力信号を遅延させる。当該遅延回路ＤＬＹ３は、ハイサイド入力バッファＩＢＦｈの出力信号が‘Ｈ’レベルに遷移してからハイサイドトランジスタＴＨが実際にターンオンするまでの期間を確保する。アンド演算回路ＡＤ２は、遅延回路ＤＬＹ３の出力信号とコンパレータ回路ＣＭＰ２の出力信号ＣＰｏ２とが共に‘Ｈ’レベルの場合で、かつ、前述した遅延回路ＤＬＹ２の出力信号が‘Ｌ’レベルの場合に、例えば、図１のパルス発生回路ＰＧＥＮに向けて故障有りを表す‘Ｈ’レベルを出力する。
当該故障は、図１８（ａ）に示した地絡に該当する。地絡の場合、例えば、ロウサイドトランジスタＴＬ（図１８（ａ）のロウサイドアームＬＡ２）がオフであり、かつ、ハイサイドトランジスタＴＨ（ハイサイドアームＨＡ２）がオンであるにも関わらず、フローティング電圧ＶＳ（負荷駆動端子ＯＵＴ２の電圧）が所定の電圧よりも低くなる。地絡が生じていなければ、フローティング電圧ＶＳは、通常、入力電源電圧ＶＩＮに近いレベルとなるため、判定電圧Ｖｒｅｆ２は、“電源電圧ＶＣＣ＋持ち上がり電圧Ｖｓｕｐ”よりも低い範囲で適宜定めればよい。
このように、地絡検出回路ＤＥＴ２は、ロウサイドドライバＤＶｌがロウサイドトランジスタＴＬをオフに、ハイサイドドライバＤＶｈがハイサイドトランジスタＴＨをオンにそれぞれ駆動している期間で、センス電圧Ｖｓｅｎ１が判定電圧Ｖｒｅｆ２よりも低い場合に故障有りを検出する。パルス発生回路ＰＧＥＮは、故障有りが検出された場合、ハイサイドトランジスタＴＨをターンオフする。
以上、本実施の形態２の半導体装置を用いることで、実施の形態１で述べた各種効果に加えて、当該半導体装置を含む電力変換装置の大型化やコストの増大を招くことなく、地絡に対する検出および保護を実現することが可能になる。
（実施の形態３）
《ブートストラップ回路の構成》
図１１は、本発明の実施の形態３による半導体装置において、図１におけるブートストラップ回路の構成例を示す回路図である。図１１に示すブートストラップ回路ＢＳＣは、２個のＮＭＯＳトランジスタＭＮｂ，ＭＮｓと、コンパレータ回路ＣＭＰ３とを備える。ＮＭＯＳトランジスタＭＮｂは、電源電圧ＶＣＣに結合されるパッド（電源端子）Ｐ１と、ブート電源電圧ＶＢに結合されるパッド（電源端子）Ｐ４と、の間に設けられる。ＮＭＯＳトランジスタＭＮｓは、パッドＰ４（ブート電源電圧ＶＢ）と、センスノードＮｓ２との間に設けられ、電源電圧ＶＣＣで駆動される。以降、本実施の形態では、ＮＭＯＳトランジスタＭＮｂをブートＭＯＳと呼び、ＮＭＯＳトランジスタＭＮｓをブート用センスＭＯＳと呼ぶ。
ブートＭＯＳ（ＭＮｂ）は、ソース（Ｓ）が電源電圧ＶＣＣに結合され、ドレイン（Ｄ）がブート電源電圧ＶＢに結合される。ブート用センスＭＯＳ（ＭＮｓ）は、ソース（Ｓ）がセンスノードＮｓ２に結合され、ドレイン（Ｄ）がブート電源電圧ＶＢに結合される。ブートＭＯＳ（ＭＮｂ）は、一般的なブートストラップ回路が持つブートストラップダイオードと同等の機能を担う。ブートＭＯＳ（ＭＮｂ）およびブート用センスＭＯＳ（ＭＮｓ）は、共に、高耐圧素子である必要がある。
コンパレータ回路ＣＭＰ３は、基準電圧ＣＯＭを基準として電源電圧ＶＣＣで動作する。コンパレータ回路ＣＭＰ３は、センスノードＮｓ２のセンス電圧Ｖｓｅｎ２が電源電圧ＶＣＣよりも低い場合に、ブートＭＯＳ（ＭＮｂ）をオンに駆動する。一方、コンパレータ回路ＣＭＰ３は、センス電圧Ｖｓｅｎ２が電源電圧ＶＣＣよりも高い場合に、ブートＭＯＳ（ＭＮｂ）をオフに駆動する。
ここで、実施の形態１等で述べたセンスＭＯＳ（ＭＮｄｅｓ）の場合と同様に、ブート用センスＭＯＳ（ＭＮｓ）は、ディプレッション型の構成を備える。ブート用センスＭＯＳ（ＭＮｓ）は、ブート電源電圧ＶＢが“電源電圧ＶＣＣ（例えば１５Ｖ）＋持ち上がり電圧Ｖｓｕｐ”を超えるまでは、ブート電源電圧ＶＢをセンスノードＮｓ２に伝達することができる。一方、ブート用センスＭＯＳ（ＭＮｓ）は、ブート電源電圧ＶＢが“ＶＣＣ＋Ｖｓｕｐ”を超える場合には、センスノードＮｓ２の電圧（センス電圧Ｖｓｅｎ２）を“ＶＣＣ＋Ｖｓｕｐ”にクランプする。
その結果、コンパレータ回路ＣＭＰ３は、図３（ｂ）の場合と同様にして、低耐圧素子で構成することができ、ブート電源電圧ＶＢが高電圧ではない範囲で、ブート電源電圧ＶＢが電源電圧ＶＣＣに達したか否かを判定することができる。ブート電源電圧ＶＢが電源電圧ＶＣＣに達していない場合、ブートＭＯＳ（ＭＮｂ）は、コンパレータ回路ＣＭＰ３によってオンに駆動され、図１に示したブートストラップコンデンサＣＢを電源電圧ＶＣＣで充電する。一方、ブート電源電圧ＶＢが電源電圧ＶＣＣを超えた場合、ブートＭＯＳ（ＭＮｂ）は、コンパレータ回路ＣＭＰ３によってオフに駆動され、電源電圧ＶＣＣとブートストラップコンデンサＣＢとの結合を切り離す。
これにより、例えば図２のような実際の動作において、まず、ロウサイドトランジスタＴＬがオンとなる期間ｔ３では、フローティング電圧ＶＳは、ほぼ基準電圧ＣＯＭレベルとなり、ブート電源電圧ＶＢは、通常、電源電圧ＶＣＣよりも小さいため、ブートＭＯＳ（ＭＮｂ）はオンに駆動される。その結果、ブートストラップコンデンサＣＢは、電源電圧ＶＣＣに充電される。一方、ロウサイドトランジスタＴＬがオフになると（期間ｔ４）、フローティング電圧ＶＳが上昇し、これに応じてブート電源電圧ＶＢも電源電圧ＶＣＣを超えるため、ブートＭＯＳ（ＭＮｂ）はオフに駆動される。
次いで、ハイサイドトランジスタＴＨがオンとなる期間ｔ１では、ブートＭＯＳ（ＭＮｂ）はオフを保つ。当該期間ｔ１において、ハイサイドドライバＤＶｈは、予めフローティング電圧ＶＳを基準としてブートストラップコンデンサＣＢに充電された電源電圧ＶＣＣを用いて、ハイサイドトランジスタＴＨをオンに駆動する。そうすると、ブートストラップコンデンサＣＢの充電電圧は、電源電圧ＶＣＣよりも低下していく。その後、ハイサイドトランジスタＴＨがオフになると（期間ｔ２）、フローティング電圧ＶＳが低下し、その分だけ、ブート電源電圧ＶＢも低下する。そして、ブート電源電圧ＶＢが電源電圧ＶＣＣよりも低下した時点で、ブートＭＯＳ（ＭＮｂ）は、再びオンに駆動され、ブートストラップコンデンサＣＢの充電電圧の低下分を補う充電を開始する。以降、期間ｔ３に戻って同様の動作が繰り返される。
《ドライバＩＣの概略レイアウト構成（応用例）》
図１２は、本発明の実施の形態３による半導体装置において、概略的なレイアウト構成例を示す平面図である。図１２に示す半導体装置（ドライバＩＣ）ＤＶＩＣ２は、図５に示した構成例と比較して、ターミネーション領域ＡＲ＿ＴＲＭＢＫ内に、ブートＭＯＳ（ＭＮｂ）の領域ＡＲ１＿ＭＮｂ，ＡＲ２＿ＭＮｂと、ブート用センスＭＯＳ（ＭＮｓ）の領域ＡＲ＿ＭＮｓの領域とが追加される点が異なっている。
図１２において、レベルシフトＭＯＳ（ＭＮ１）とレベルシフトＭＯＳ（ＭＮ２）は、ターミネーション領域ＡＲ＿ＴＲＭＢＫのリングの周回方向において間隔Ｗ１で配置される。センスＭＯＳ（ＭＮｄｅｓ）とレベルシフトＭＯＳ（ＭＮ１）は、当該リングの周回方向において間隔Ｗ１よりも大きい間隔Ｗ２で配置される。センスＭＯＳ（ＭＮｄｅｓ）とレベルシフトＭＯＳ（ＭＮ２）は、当該リングの周回方向において間隔Ｗ２と同等の大きさを持つ間隔Ｗ３で配置される。そして、ブートＭＯＳ（ＭＮｂ）は、間隔Ｗ２に対応する領域と間隔Ｗ３に対応する領域とにそれぞれ配置され、ブート用センスＭＯＳ（ＭＮｓ）は、間隔Ｗ１に対応する領域に配置される。
図１３は、図１２におけるターミネーション領域の詳細なレイアウト構成例を示す平面図である。図１３のターミネーション領域ＡＲ＿ＴＲＭＢＫは、図６に示した構成例と比較して、領域ＡＲ１＿ＭＮｂ，ＡＲ２＿ＭＮｂにそれぞれブートＭＯＳ（ＭＮｂ）のゲート層ＧＴ（ＭＮｂ）が形成される点と、領域ＡＲ＿ＭＮｓにブート用センスＭＯＳ（ＭＮｓ）のゲート層ＧＴ（ＭＮｓ）が形成される点とが異なっている。ブートＭＯＳ（ＭＮｂ）のゲート層ＧＴ（ＭＮｂ）は、ここでは、２個の領域に分割して形成されているが、実際には、図示しない上層の配線層等を介して共通に結合される。同様に、当該２個の領域におけるソースは共通に接続され、ドレインも共通に結合される。
ブートＭＯＳ（ＭＮｂ）およびブート用センスＭＯＳ（ＭＮｓ）のそれぞれは、ゲート層ＧＴ（ＭＮｂ），ＧＴ（ＭＮｓ）の配置から判るように、ターミネーション領域ＡＲ＿ＴＲＭＢＫにおけるリングの周回方向をゲート幅として形成される。ブートＭＯＳ（ＭＮｂ）のゲート幅（すなわちゲート層ＧＴ（ＭＮｂ）の合計配線長）は、ブート用センスＭＯＳ（ＭＮｓ）のゲート幅（すなわちゲート層ＧＴ（ＭＮｓ）の配線長）よりも大きい。図１１で述べたように、ブートＭＯＳ（ＭＮｂ）は、ブートストラップコンデンサＣＢを充電する必要があるため、低抵抗であることが望まれる。一方、ブート用センスＭＯＳ（ＭＮｓ）は、殆ど電流が流れないため、ブートＭＯＳ（ＭＮｂ）に比べて高抵抗であってもよい。そこで、このように、ゲート幅に差を設けることが有益となる。
《ブートＭＯＳおよびブート用センスＭＯＳのデバイス構造》
図１４は、図１３におけるブートＭＯＳ（Ｃ−Ｃ’間）の構造例を示す断面図である。図１４に示す構造例は、図７に示したセンスＭＯＳ（ＭＮｄｅｓ）の構造例と比較して、ターミネーション領域ＡＲ＿ＴＲＭＢＫと高電圧領域ＡＲ＿ＨＶＢＫとの境界部分の構造が異なっている。すなわち、図７では、当該境界部分に分離層ＩＤＦが設けられるのに対して、図１４では、分離層ＩＤＦが設けられず、埋め込み拡散層ＢＤＦがドレイン拡散層ＤＲの下部付近まで延伸している。
ブートＭＯＳ（ＭＮｂ）は、図１１に示したように、ドレイン電極ＤＥがブート電源電圧ＶＢに結合されるため、同じくブート電源電圧ＶＢに結合される埋め込み拡散層ＢＤＦとの間に特に分離層を設ける必要はない。図１４のブートＭＯＳ（ＭＮｂ）において、ソース電極ＳＥは、電源電圧ＶＣＣに結合され、ゲート電極ＤＥは、図１２の低電圧領域ＡＲ＿ＬＶＢＫに設けられるコンパレータ回路ＣＭＰ３に結合され、分離電極ＩＥは、基準電圧ＣＯＭに結合される。
また、ブートＭＯＳ（ＭＮｂ）は、図１４に示されるように、ディプレッション型のトランジスタで構成される。すなわち、図１１から判るように、ブートＭＯＳ（ＭＮｂ）は、ゲートが電源電圧ＶＣＣで駆動された場合にオンする必要があるため、ディプレッション型となっている。なお、図１４において、素子分離用絶縁膜ＥＩＳの上には、レベルシフトＭＯＳ（ＭＮ１）用のフィールドプレートＦＰ１が配置される。ブートＭＯＳ（ＭＮｂ）は、ドレインがブート電源電圧ＶＢに結合されるため、特に専用のフィールドプレートを設ける必要はない。
一方、ブート用センスＭＯＳ（ＭＮｓ）も、図１４と同様の断面構造を備える。ブート用センスＭＯＳ（ＭＮｓ）では、ドレイン電極ＤＥは、ブート電源電圧ＶＢに結合され、ソース電極ＳＥは、図１２の低電圧領域ＡＲ＿ＬＶＢＫに設けられるコンパレータ回路ＣＭＰ３に結合され、ゲート電極ＤＥは、電源電圧ＶＣＣに結合される。なお、ブートＭＯＳ（ＭＮｂ）と同様に、ブート用センスＭＯＳ（ＭＮｓ）にも、特に専用のフィールドプレートを設ける必要はない。
ここで、図１３では、２個のレベルシフトＭＯＳ（ＭＮ１，ＭＮ２）およびセンスＭＯＳ（ＭＮｄｅｓ）のぞれぞれが、分離層ＩＤＦで囲まれている。当該３個のトランジスタを分離層ＩＤＦで囲むことで、ターミネーション領域ＡＲ＿ＴＲＭＢＫに形成される５個のトランジスタ（ＭＮ１，ＭＮ２，ＭＮｄｅｓ，ＭＮｂ，ＭＮｓ）のソース拡散層ＳＯ、ドリフト層ＬＤＲおよびドレイン拡散層ＤＲを効率的に分離することが可能になる。
例えば、ブートＭＯＳ（ＭＮｂ）およびブート用センスＭＯＳ（ＭＮｓ）は、共にドレインがブート電源電圧ＶＢに結合されるため、図１４で述べたように、高電圧領域ＡＲ＿ＨＶＢＫ側において分離層ＩＤＦを備えない。ただし、ソース拡散層ＳＯは、接続先が異なるため、分離される必要がある。図１３では、この分離が、２個のレベルシフトＭＯＳ（ＭＮ１，ＭＮ２）をそれぞれ囲む分離層ＩＤＦを利用して行われている。
以上、本実施の形態３の半導体装置を用いることで、実施の形態１等で述べた各種効果に加えて、当該半導体装置を含んだ電力制御装置の更なる小型化や、低コスト化等が実現可能になる。すなわち、ブートストラップ回路は、一般的には、半導体装置（ドライバＩＣ）の外付け部品となるブートストラップダイオードを用いて構成される。一方、本実施の形態３では、当該ブートストラップダイオードを、半導体装置内蔵のブートＭＯＳ（ＭＮｂ）およびブート用センスＭＯＳ（ＭＮｓ）等を用いて実現しているため、外付けのブートストラップダイオードが不要となる。
さらに、図１２および図１３に示したように、ブートＭＯＳ（ＭＮｂ）およびブート用センスＭＯＳ（ＭＮｓ）は、レベルシフトＭＯＳ（ＭＮ１，ＭＮ２）およびセンスＭＯＳ（ＭＮｄｅｓ）を含めてターミネーション領域ＡＲ＿ＴＲＭＢＫに効率的に形成することができる。その結果、センスＭＯＳ（ＭＮｄｅｓ）に加えて、ブートＭＯＳ（ＭＮｂ）およびブート用センスＭＯＳ（ＭＮｓ）を半導体装置に内蔵した場合であっても、半導体装置の回路面積の増大を十分に抑制することができる。
（実施の形態４）
《電力制御装置の概略回路構成》
図１５は、本発明の実施の形態４による電力制御装置において、それを含めた電子システムの概略構成例を示す回路ブロック図である。図１５に示す電子システム（例えば三相インバータシステム）は、１個のパッケージで構成される電力制御装置ＰＫＧと、その外付け部品となる３個のブートストラップコンデンサＣＢ［１］〜ＣＢ［３］と、負荷回路ＬＯＤと、を備える。負荷回路ＬＯＤは、特に限定はされないが、例えば、インバータエアコンで用いるモータＭＴ等である。モータＭＴは、１５０Ｖ以上で、例えば、６００Ｖ等の外部電源電圧を用いた三相ブリッジインバータによって駆動される。
電力制御装置ＰＫＧは、複数の外部ピンＰＮ１〜ＰＮ１７を備える。また、電力制御装置ＰＫＧは、パッケージ内に、ドライバＩＣ（半導体装置）ＤＶＩＣ３と、３個のハイサイドトランジスタＴＨ［１］〜ＴＨ［３］と、３個のロウサイドトランジスタＴＬ［１］〜ＴＬ［３］と、３個のハイサイド還流ダイオードＤｈ［１］〜Ｄｈ［３］と、３個のロウサイド還流ダイオードＤｌ［１］〜Ｄｌ［３］とを備える。各トランジスタ（ＴＨ［１］〜ＴＨ［３］，ＴＬ［１］〜ＴＬ［３］）は、例えば、ＩＧＢＴ等である。各ダイオード（Ｄｈ［１］〜Ｄｈ［３］，Ｄｌ［１］〜Ｄｌ［３］）は、例えばＦＲＤ（Fast Recovery Diode）等である。
外部ピンＰＮ１は、数百Ｖ（例えば６００Ｖ等）の入力電源電圧ＶＩＮに結合される。外部ピンＰＮ２は、例えば１５Ｖ等の電源電圧ＶＣＣに結合される。外部ピンＰＮ３には、三相（Ｕ，Ｖ，Ｗ）入力信号の中のＵ相のハイサイド入力信号ＨＩＮｕが入力される。外部ピンＰＮ４には、Ｕ相のロウサイド入力信号ＬＩＮｕが入力される。外部ピンＰＮ５は、ブート電源電圧ＶＢ［１］に結合される。外部ピンＰＮ６は、フローティング電圧ＶＳ［１］に結合される。また、外部ピンＰＮ６は、負荷回路ＬＯＤにも結合され、負荷回路ＬＯＤに向けてＵ相の負荷駆動信号ＰＯＵＴｕを出力する。外部ピンＰＮ７は、基準電圧ＣＯＭに結合される。
外部ピンＰＮ８〜ＰＮ１２は、Ｕ相向けの外部ピンＰＮ３〜ＰＮ６にそれぞれ対応するＶ相向けの外部ピンである。同様に、外部ピンＰＮ１３〜ＰＮ１７は、Ｕ相向けの外部ピンＰＮ３〜ＰＮ６にそれぞれ対応するＷ相向けの外部ピンである。なお、外部ピンＰＮ１および外部ピンＰＮ２は、Ｕ相、Ｖ相、Ｗ相で共通に用いられる。
簡単に説明すると、外部ピンＰＮ８，ＰＮ９には、それぞれ、Ｖ相のハイサイド・ロウサイド入力信号ＨＩＮｖ，ＬＩＮｖが入力され、外部ピンＰＮ１０およびＰＮ１２は、それぞれ、ブート電源電圧ＶＢ［２］および基準電圧ＣＯＭに結合される。外部ピンＰＮ１１は、フローティング電圧ＶＳ［２］に結合されると共に、負荷回路ＬＯＤに向けてＶ相の負荷駆動信号ＰＯＵＴｖを出力する。
同様に、外部ピンＰＮ１３，ＰＮ１４には、それぞれ、Ｗ相のハイサイド・ロウサイド入力信号ＨＩＮｗ，ＬＩＮｗが入力され、外部ピンＰＮ１５およびＰＮ１７は、それぞれ、ブート電源電圧ＶＢ［３］および基準電圧ＣＯＭに結合される。外部ピンＰＮ１６は、フローティング電圧ＶＳ［３］に結合されると共に、負荷回路ＬＯＤに向けてＷ相の負荷駆動信号ＰＯＵＴｗを出力する。
ブートストラップコンデンサＣＢ［１］は、外部ピンＰＮ５と、外部ピン（負荷駆動端子）ＰＮ６との間に設けられる。ブートストラップコンデンサＣＢ［２］は、外部ピンＰＮ１０と、外部ピン（負荷駆動端子）ＰＮ１１との間に設けられる。ブートストラップコンデンサＣＢ［３］は、外部ピンＰＮ１５と、外部ピン（負荷駆動端子）ＰＮ１６との間に設けられる。
ハイサイドトランジスタＴＨ［１］およびハイサイド還流ダイオードＤｈ［１］は、Ｕ相向けのハイサイドアームを構成し、外部ピンＰＮ１と、外部ピン（負荷駆動端子）ＰＮ６との間に設けられる。ロウサイドトランジスタＴＬ［１］およびロウサイド還流ダイオードＤｌ［１］は、Ｕ相向けのロウサイドアームを構成し、外部ピン（負荷駆動端子）ＰＮ６と、外部ピンＰＮ７との間に設けられる。
ハイサイドトランジスタＴＨ［２］およびハイサイド還流ダイオードＤｈ［２］は、Ｖ相向けのハイサイドアームを構成し、外部ピンＰＮ１と、外部ピン（負荷駆動端子）ＰＮ１１との間に設けられる。ロウサイドトランジスタＴＬ［２］およびロウサイド還流ダイオードＤｌ［２］は、Ｖ相向けのロウサイドアームを構成し、外部ピン（負荷駆動端子）ＰＮ１１と、外部ピンＰＮ１２との間に設けられる。
ハイサイドトランジスタＴＨ［３］およびハイサイド還流ダイオードＤｈ［３］は、Ｗ相向けのハイサイドアームを構成し、外部ピンＰＮ１と、外部ピン（負荷駆動端子）ＰＮ１６との間に設けられる。ロウサイドトランジスタＴＬ［３］およびロウサイド還流ダイオードＤｌ［３］は、Ｗ相向けのロウサイドアームを構成し、外部ピン（負荷駆動端子）ＰＮ１６と、外部ピンＰＮ１７との間に設けられる。
ドライバＩＣ（半導体装置）ＤＶＩＣ３は、図１に示したドライバＩＣ（ＤＶＩＣ１）内の各回路ブロックを、３個ずつ備えたような構成となっている。すなわち、ドライバＩＣ（ＤＶＩＣ３）は、Ｕ相向けの回路ブロックとして、ハイサイド駆動部ＨＳＵ［１］、ロウサイド駆動部ＬＳＵ［１］、レベルシフト回路ＬＳＣ［１］、入力信号処理部ＬＧＣ［１］、故障検出部ＦＤＥＴＵ［１］およびブートストラップ回路ＢＳＣ［１］を備える。
また、ドライバＩＣ（ＤＶＩＣ３）は、Ｖ相向けの回路ブロックとして、ハイサイド駆動部ＨＳＵ［２］、ロウサイド駆動部ＬＳＵ［２］、レベルシフト回路ＬＳＣ［２］、入力信号処理部ＬＧＣ［２］、故障検出部ＦＤＥＴＵ［２］およびブートストラップ回路ＢＳＣ［２］を備える。同様に、ドライバＩＣ（ＤＶＩＣ３）は、Ｗ相向けの回路ブロックとして、ハイサイド駆動部ＨＳＵ［３］、ロウサイド駆動部ＬＳＵ［３］、レベルシフト回路ＬＳＣ［３］、入力信号処理部ＬＧＣ［３］、故障検出部ＦＤＥＴＵ［３］およびブートストラップ回路ＢＳＣ［３］を備える。
例えば、Ｕ相向けの回路ブロックにおいて、図１に示したパッドＰ２，Ｐ３，Ｐ４，Ｐ６，Ｐ８は、それぞれ、外部ピンＰＮ３，ＰＮ４，ＰＮ５，ＰＮ６，ＰＮ７に結合される。図１に示したパッドＰ５は、ハイサイドトランジスタＴＨ［１］のゲートに結合され、Ｕ相のハイサイド出力信号ＨＯ［１］を出力する。図１に示したパッドＰ７は、ロウサイドトランジスタＴＬ［１］のゲートに結合され、Ｕ相のロウサイド出力信号ＬＯ［１］を出力する。
Ｖ相向けおよびＷ相向けの回路ブロックにおいても同様に、各パッドは、対応する外部ピンと、対応するトランジスタのゲートに結合される。例えば、Ｖ相向けの回路ブロックにおいて、パッドＰ５は、ハイサイドトランジスタＴＨ［２］のゲートに結合され、Ｖ相のハイサイド出力信号ＨＯ［２］を出力する。パッドＰ７は、ロウサイドトランジスタＴＬ［２］のゲートに結合され、Ｖ相のロウサイド出力信号ＬＯ［２］を出力する。
同様に、Ｗ相向けの回路ブロックにおいて、パッドＰ５は、ハイサイドトランジスタＴＨ［３］のゲートに結合され、Ｗ相のハイサイド出力信号ＨＯ［３］を出力する。パッドＰ７は、ロウサイドトランジスタＴＬ［３］のゲートに結合され、Ｗ相のロウサイド出力信号ＬＯ［３］を出力する。なお、図１に示した電源電圧ＶＣＣに結合されるパッドＰ１は、外部ピンＰＮ２に結合されると共に、ドライバＩＣ（ＤＶＩＣ３）内のＵ相向け、Ｖ相向けおよびＷ相向けの各回路ブロックで共通に用いられる。
《ドライバＩＣの概略レイアウト構成（応用例）》
図１６は、図１５の電力制御装置において、ドライバＩＣの概略的なレイアウト構成例を示す平面図である。図１６に示すドライバＩＣ（半導体装置）ＤＶＩＣ３は、１個の半導体チップで構成され、その半導体チップ内に、図１２に示した各領域（ターミネーション領域ＡＲ＿ＴＲＭＢＫ、低電圧領域ＡＲ＿ＬＶＢＫおよび高電圧領域ＡＲ＿ＨＶＢＫ）がそれぞれ３個ずつ設けられる。特に限定はされないが、図１６の例では、図１２に示したターミネーション領域ＡＲ＿ＴＲＭＢＫは、第１方向に並んで３個配置され、低電圧領域ＡＲ＿ＬＶＢＫも、第１方向に並んで３個配置される。
ターミネーション領域ＡＲ＿ＴＲＭＢＫ［１］、低電圧領域ＡＲ＿ＬＶＢＫ［１］および高電圧領域ＡＲ＿ＨＶＢＫ［１］には、図１５で述べたＵ相向けの各回路ブロックが形成される。ターミネーション領域ＡＲ＿ＴＲＭＢＫ［２］、低電圧領域ＡＲ＿ＬＶＢＫ［２］および高電圧領域ＡＲ＿ＨＶＢＫ［２］には、図１５で述べたＶ相向けの各回路ブロックが形成される。ターミネーション領域ＡＲ＿ＴＲＭＢＫ［３］、低電圧領域ＡＲ＿ＬＶＢＫ［３］および高電圧領域ＡＲ＿ＨＶＢＫ［３］には、図１５で述べたＷ相向けの各回路ブロックが形成される。
《電力制御装置の概略パッケージ構成》
図１７は、図１５の電力制御装置の概略的なパッケージ構成例を示す平面図である。図１７に示す電力制御装置ＰＫＧは、例えばガラスエポキシ基板等の配線基板ＰＣＢと、リードフレームＬＦと、図１５に示した各外部ピンＰＮ１〜ＰＮ１７にそれぞれ対応する複数のリードＬＤとを備え、これらがエポキシ樹脂等の封止材によって封止された構成となっている。
配線基板ＰＣＢには、ドライバＩＣ（半導体装置）ＤＶＩＣ３が搭載される。リードフレームＬＦは、図１７の例では、４個（ＬＦ１〜ＬＦ４とする）設けられる。リードフレームＬＦ１は、入力電源電圧ＶＩＮに結合される外部ピンＰＮ１と一体化されている。当該リードフレームＬＦ１には、３個のハイサイドトランジスタＴＨ［１］〜ＴＨ［３］と、３個のハイサイド還流ダイオードＤｈ［１］〜Ｄｈ［３］とが搭載される。
リードフレームＬＦ２は、Ｕ相の負荷駆動信号ＰＯＵＴｕを出力する外部ピンＰＮ６（リードＬＤ）と一体化されている。当該リードフレームＬＦ２には、ロウサイドトランジスタＴＬ［１］と、ロウサイド還流ダイオードＤｌ［１］とが搭載される。リードフレームＬＦ３は、Ｖ相の負荷駆動信号ＰＯＵＴｖを出力する外部ピンＰＮ１１（リードＬＤ）と一体化されている。当該リードフレームＬＦ３には、ロウサイドトランジスタＴＬ［２］と、ロウサイド還流ダイオードＤｌ［２］とが搭載される。リードフレームＬＦ４は、Ｗ相の負荷駆動信号ＰＯＵＴｗを出力する外部ピンＰＮ１６（リードＬＤ）と一体化されている。当該リードフレームＬＦ４には、ロウサイドトランジスタＴＬ［３］と、ロウサイド還流ダイオードＤｌ［３］とが搭載される。
３個のハイサイドトランジスタＴＨ［１］〜ＴＨ［３］および３個のロウサイドトランジスタＴＬ［１］〜ＴＬ［３］のそれぞれは、リードフレームＬＦへの搭載面（すなわち裏面）をコレクタ電極とし、表面にエミッタ電極およびゲート電極が配置された縦型のデバイス構造を持つ。また、３個のハイサイド還流ダイオードＤｈ［１］〜Ｄｈ［３］および３個のロウサイド還流ダイオードＤｌ［１］〜Ｄｌ［３］のそれぞれは、リードフレームＬＦへの搭載面（すなわち裏面）をカソード電極とし、表面にアノード電極が配置された縦型のデバイス構造を持つ。
ハイサイドトランジスタＴＨ［１］のエミッタ電極と、ハイサイド還流ダイオードＤｈ［１］のアノード電極と、外部ピンＰＮ６とは、ボンディングワイヤＢＷ３によって結合される。また、ハイサイドトランジスタＴＨ［２］のエミッタ電極と、ハイサイド還流ダイオードＤｈ［２］のアノード電極と、外部ピンＰＮ１１とは、ボンディングワイヤＢＷ３によって結合される。同様に、ハイサイドトランジスタＴＨ［３］のエミッタ電極と、ハイサイド還流ダイオードＤｈ［３］のアノード電極と、外部ピンＰＮ１６とは、ボンディングワイヤＢＷ３によって結合される。
また、ロウサイドトランジスタＴＬ［１］のエミッタ電極と、ロウサイド還流ダイオードＤｌ［１］のアノード電極と、基準電圧ＣＯＭに結合される外部ピンＰＮ７とは、ボンディングワイヤＢＷ３によって結合される。同様に、ロウサイドトランジスタＴＬ［２］のエミッタ電極と、ロウサイド還流ダイオードＤｌ［２］のアノード電極と、基準電圧ＣＯＭに結合される外部ピンＰＮ１２とは、ボンディングワイヤＢＷ３によって結合される。ロウサイドトランジスタＴＬ［３］のエミッタ電極と、ロウサイド還流ダイオードＤｌ［３］のアノード電極と、基準電圧ＣＯＭに結合される外部ピンＰＮ１７とは、ボンディングワイヤＢＷ３によって結合される。
一方、配線基板ＰＣＢには、Ｕ相、Ｖ相およびＷ相のハイサイド出力信号ＨＯ［１］〜ＨＯ［３］およびロウサイド出力信号ＬＯ［１］〜ＬＯ［３］を伝送するための６本の信号配線ＬＮｓと、フローティング電圧ＶＳ［１］〜ＶＳ［３］を伝送するための３本の電源配線ＬＮｖとがそれぞれ形成される。ドライバＩＣ（ＤＶＩＣ３）の表面には、当該ハイサイド出力信号ＨＯ［１］〜ＨＯ［３］を出力する３個のパッド（図１のパッドＰ５）と、当該ロウサイド出力信号ＬＯ［１］〜ＬＯ［３］を出力する３個のパッド（図１のパッドＰ７）と、が配置される。当該６個のパッドは、それぞれ、ボンディングワイヤＢＷ１を介して、６本の信号配線ＬＮｓの一端に結合される。また、当該６本の信号配線ＬＮｓの他端は、それぞれ、ボンディングワイヤＢＷ２を介して、３個のハイサイドトランジスタＴＨ［１］〜ＴＨ［３］および３個のロウサイドトランジスタＴＬ［１］〜ＴＬ［３］のゲート電極に結合される。
さらに、ハイサイドトランジスタＴＨ［１］，ＴＨ［２］，ＴＨ［３］のエミッタ電極は、ボンディングワイヤＢＷ２を介して配線基板ＰＣＢにも接続される。そして、ハイサイドトランジスタＴＨ［１］，ＴＨ［２］，ＴＨ［３］のエミッタ電極は、それぞれ、配線基板ＰＣＢ上の３本の電源配線ＬＮｖおよびボンディングワイヤＢＷ１を介してドライバＩＣ（ＤＶＩＣ３）の各相毎のパッドＰ６（すなわち図１５のＶＳ［１］，ＶＳ［２］，ＶＳ［３］）にそれぞれ結合される。
また、図示は省略するが、ドライバＩＣ（ＤＶＩＣ３）の表面に配置されるその他のパッドは、ボンディングワイヤおよび配線基板ＰＣＢ上の配線を介して、あるいは、直接、ボンディングワイヤによって、電力制御装置ＰＫＧが備えるその他の外部ピン（ＰＮ２，３〜５，８〜１０，１３〜１５）に結合される。このように、配線基板ＰＣＢを用いることで、例えば、ボンディングワイヤの配置空間を容易に確保すること等が可能になる。
以上、本実施の形態４のドライバＩＣ（半導体装置）ＤＶＩＣ３および電力制御装置ＰＫＧを用いることで、実施の形態１や実施の形態３等で述べた各種効果に加えて、電力制御装置およびそれを含めた電子システムの更なる小型化、低コスト化等が実現可能になる。具体的に説明すると、例えば、従来のように、故障検出用のダイオード（図１８（ｂ）のＤｄｅｓ）やブートストラップダイオードを用いる場合、当該ダイオードを図１７の配線基板ＰＣＢ上に搭載することが考えられる。
ただし、この場合、前述したような配線基板ＰＣＢ上の配線に割り当てる領域が小さくなり、配線の自由度が低下することによって、ボンディングワイヤの配置空間を確保することが困難となる恐れがある。さらに、当該ダイオードの搭載によって、電力制御装置ＰＫＧおよび電子システムのコストが増大する恐れがある。このような問題は、電力制御装置ＰＫＧで制御するハイサイド・ロウサイドトランジスタの数（図１５の例では６個）を増やすほど、より顕著となる。
一方、本実施の形態４の方式を用いると、故障検出用のダイオード（Ｄｄｅｓ）やブートストラップダイオードと同等の機能をドライバＩＣ（半導体装置）ＤＶＩＣ３が備えるため、配線基板ＰＣＢ上の配線の自由度を向上させることができ、また、ダイオードの非搭載によってコストの低減が実現可能になる。さらに、実施の形態１や実施の形態３で述べたように、故障検出用のダイオード（Ｄｄｅｓ）やブートストラップダイオードと同等の機能を、回路面積の増大を抑制しつつドライバＩＣ（ＤＶＩＣ３）に内蔵できるため、ドライバＩＣ（ＤＶＩＣ３）のチップサイズを小さくでき、その結果、配線基板ＰＣＢ上の配線の自由度を更に向上させることができる。
なお、図１５では、三相ブリッジインバータの電力制御を行う半導体装置と、当該半導体半導体装置を含めた電力制御装置を例に説明を行った。本実施の形態の方式は、これに限らず、例えば、三相ブリッジインバータの中の一相分（すなわち一対のハイサイド・ロウサイドトランジスタ）の電力制御を行う装置や、二対のハイサイド・ロウサイドトランジスタで構成される単相ブリッジインバータの電力制御を行う装置等に対して適用してもよい。この場合であっても、同様の効果が得られる。ただし、本実施の形態の方式は、前述したように、１個の半導体装置および１個の電力制御装置によって制御するハイサイド・ロウサイドトランジスタが多いほど、より有益な効果が得られる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
ＡＤ アンド演算回路
ＡＲ＿ＨＶＢＫ 高電圧領域
ＡＲ＿ＬＶＢＫ 低電圧領域
ＡＲ＿ＭＮ１，ＡＲ＿ＭＮ２，ＡＲ＿ＭＮｄｅｓ，ＡＲ＿ＭＮｓ，ＡＲ＿ＭＮｂ 領域
ＡＲ＿ＴＲＭＢＫ ターミネーション領域
ＢＤＦ 埋め込み拡散層
ＢＩＤＦ 埋め込み分離層
ＢＳＣ ブートストラップ回路
ＢＷ ボンディングワイヤ
Ｃ コンデンサ
ＣＢ ブートストラップコンデンサ
ＣＭＰ コンパレータ回路
ＣＯＭ 基準電圧
ＤＥ ドレイン電極
ＤＦ 拡散層
ＤＬＹ 遅延回路
ＤＲ ドレイン拡散層
ＤＶＩＣ ドライバＩＣ
ＤＶｈ ハイサイドドライバ
ＤＶｌ ロウサイドドライバ
Ｄｈ，Ｄｌ 還流ダイオード
ＥＩＳ 素子分離用絶縁膜
ＥＰＩ エピタキシャル層
ＦＤＥＴ 故障検出回路
ＦＤＥＴＵ 故障検出部
ＦＰ フィールドプレート
ＧＥ ゲート電極
ＧＯＸ ゲート絶縁膜
ＧＴ ゲート層
ＨＡ ハイサイドアーム
ＨＩＮ ハイサイド入力信号
ＨＯ ハイサイド出力信号
ＨＳＵ ハイサイド駆動部
ＨＶＢＫ 高電圧回路部
ＩＢＦ 入力バッファ
ＩＤＦ 分離層
ＩＥ 分離電極
ＩＳＬ 層間絶縁膜
ＬＡ ロウサイドアーム
ＬＤ リード
ＬＤＲ ドリフト層
ＬＦ リードフレーム
ＬＧＣ 入力信号処理部
ＬＩＮ ロウサイド入力信号
ＬＯ ロウサイド出力信号
ＬＯＤ 負荷回路
ＬＰＦ フィルタ回路
ＬＳＣ レベルシフト回路
ＬＳＵ ロウサイド駆動部
ＭＬ メタル配線
ＭＮ１，ＭＮ２ ＮＭＯＳトランジスタ（レベルシフトＭＯＳ）
ＭＮｂ ＮＭＯＳトランジスタ（ブートＭＯＳ）
ＭＮｄｅｓ ＮＭＯＳトランジスタ（センスＭＯＳ）
ＭＮｓ ＮＭＯＳトランジスタ（ブート用センスＭＯＳ）
ＭＴ モータ
Ｎｓ センスノード
ＯＵＴ 負荷駆動端子
Ｐ パッド
ＰＣＢ 配線基板
ＰＧＥＮ パルス発生回路
ＰＮ 外部ピン
ＰＯＵＴ 負荷駆動信号
ＰＲＣ 保護回路
ＰＷＬ ｐウェル
Ｒ 抵抗
ＲＴ リセット信号
ＳＥ ソース電極
ＳＯ ソース拡散層
ＳＲＬＴ ＳＲラッチ回路
ＳＴ セット信号
ＳＵＢ 半導体基板
ＴＲＭＢＫ ターミネーション部
ＴＨ ハイサイドトランジスタ
ＴＬ ロウサイドトランジスタ
ＵＶＬＯ 低電圧検出回路
ＶＢ ブート電源電圧
ＶＣＣ 電源電圧
ＶＩＮ 入力電源電圧
ＶＳ フローティング電圧
Ｖｒｅｆ 判定電圧
Ｖｓｅｎ センス電圧
Ｖｓｕｐ 持ち上がり電圧

Claims (17)

  1. フローティング電圧に結合されるフローティング端子と、
    リング状の形状を持つターミネーション領域と、
    前記ターミネーション領域の外側に設けられ、基準電圧を基準として第１の電源電圧で動作する回路が形成される第１の領域と、
    前記ターミネーション領域の内側に設けられ、前記フローティング電圧を基準として第２の電源電圧で動作する回路が形成される第２の領域と、
    が設けられ、１個の半導体チップで構成される半導体装置であって、
    前記第１の領域に形成され、前記半導体装置の外部に設けられるロウサイドトランジスタを駆動するロウサイドドライバと、
    前記第２の領域に形成され、前記半導体装置の外部に設けられるハイサイドトランジスタを駆動するハイサイドドライバと、
    前記第１の領域で生成された、前記基準電圧を基準とする信号を、前記フローティング電圧を基準とする信号に変換して前記第２の領域に出力するレベルシフト回路と、
    前記ターミネーション領域に形成され、前記フローティング端子と第１のセンスノードとの間に設けられ、前記第１の電源電圧で駆動される第１のトランジスタと、
    前記第１の領域に形成され、前記ロウサイドドライバが前記ロウサイドトランジスタをオンに駆動している期間で、前記第１のセンスノードの電圧が予め定めた第１の判定電圧よりも高い場合に故障有りを検出する故障検出回路と、
    を有する、
    半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１のトランジスタは、ディプレッション型のトランジスタである、
    半導体装置。
  3. 請求項１記載の半導体装置において、
    前記故障検出回路は、
    前記第１のセンスノードの電圧を抵抗およびコンデンサを用いて平滑化するフィルタ回路と、
    前記フィルタ回路の出力電圧と前記第１の判定電圧とを比較する第１のコンパレータ回路と、
    を有する、
    半導体装置。
  4. 請求項１記載の半導体装置において、
    前記故障検出回路は、さらに、前記ロウサイドドライバが前記ロウサイドトランジスタをオフに、前記ハイサイドドライバが前記ハイサイドトランジスタをオンにそれぞれ駆動している期間で、前記第１のセンスノードの電圧が予め定めた第２の判定電圧よりも低い場合に故障有りを検出する、
    半導体装置。
  5. 請求項１記載の半導体装置において、さらに、
    前記第１の電源電圧に結合される第１の電源端子と、
    前記第２の電源電圧に結合される第２の電源端子と、
    前記ターミネーション領域に形成され、前記第１の電源端子と前記第２の電源端子との間に設けられる第２のトランジスタと、
    前記ターミネーション領域に形成され、前記第２の電源端子と第２のセンスノードとの間に設けられ、前記第１の電源電圧で駆動される第３のトランジスタと、
    前記第１の領域に形成され、前記第２のセンスノードの電圧が前記第１の電源電圧よりも低い場合に、前記第２のトランジスタをオンに駆動し、前記第２のセンスノードの電圧が前記第１の電源電圧よりも高い場合に、前記第２のトランジスタをオフに駆動する第２のコンパレータ回路と、
    を有し、
    前記第２のトランジスタは、前記半導体装置の外部で、前記第２の電源端子と前記フローティング端子との間に設けられるコンデンサを充電し、
    前記第３のトランジスタは、ディプレッション型のトランジスタである、
    半導体装置。
  6. 請求項５記載の半導体装置において、
    前記レベルシフト回路は、前記ターミネーション領域に形成される第４のトランジスタおよび第５のトランジスタを備え、
    前記ターミネーション領域は、リングの周回方向をトランジスタのゲート幅とし、前記リングを周回方向で略３等分した３個の区間を持ち、
    前記第１のトランジスタ、前記第４のトランジスタおよび前記第５のトランジスタは、それぞれ、前記３個の区間の中の互いに異なる区間内の一部の区間に形成される、
    半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第４のトランジスタと前記第５のトランジスタは、前記リングの周回方向において第１の間隔で配置され、
    前記第１のトランジスタと前記第４のトランジスタは、前記リングの周回方向において前記第１の間隔よりも大きい第２の間隔で配置され、
    前記第１のトランジスタと前記第５のトランジスタは、前記リングの周回方向において前記第２の間隔と同等の大きさを持つ第３の間隔で配置され、
    前記第２のトランジスタは、前記第２の間隔に対応する領域と前記第３の間隔に対応する領域とにそれぞれ配置され、
    前記第３のトランジスタは、前記第１の間隔に対応する領域に配置される、
    半導体装置。
  8. 基準電圧に結合される基準端子と、
    第１の電源電圧に結合される第１の電源端子と、
    第２の電源電圧に結合される第２の電源端子と、
    前記第１の電源電圧よりも高い電圧値を持つ第３の電源電圧に結合される第３の電源端子と、
    負荷駆動端子と、
    前記第３の電源端子と前記負荷駆動端子との間に設けられるハイサイドトランジスタと、
    前記負荷駆動端子と前記基準端子との間に設けられるロウサイドトランジスタと、
    前記ハイサイドトランジスタおよび前記ロウサイドトランジスタを駆動する半導体チップと、
    を備え、１個のパッケージで構成される電力制御装置であって、
    前記半導体チップには、
    リング状の形状を持つターミネーション領域と、
    前記ターミネーション領域の外側に設けられ、前記基準電圧を基準として前記第１の電源電圧で動作する回路が形成される第１の領域と、
    前記ターミネーション領域の内側に設けられ、前記負荷駆動端子の電圧を基準として前記第２の電源電圧で動作する回路が形成される第２の領域と、
    が設けられ、
    前記半導体チップは、
    前記第１の領域に形成され、前記ロウサイドトランジスタを駆動するロウサイドドライバと、
    前記第２の領域に形成され、前記ハイサイドトランジスタを駆動するハイサイドドライバと、
    前記第１の領域で生成された、前記基準電圧を基準とする信号を、前記負荷駆動端子の電圧を基準とする信号に変換して前記第２の領域に出力するレベルシフト回路と、
    前記ターミネーション領域に形成され、前記負荷駆動端子と第１のセンスノードとの間に設けられ、前記第１の電源電圧で駆動される第１のトランジスタと、
    前記第１の領域に形成され、前記ロウサイドドライバが前記ロウサイドトランジスタをオンに駆動している期間で、前記第１のセンスノードの電圧が予め定めた第１の判定電圧よりも高い場合に故障有りを検出する故障検出回路と、
    を有する、
    電力制御装置。
  9. 請求項８記載の電力制御装置において、
    前記第１のトランジスタは、ディプレッション型のトランジスタである、
    電力制御装置。
  10. 請求項８記載の電力制御装置において、
    前記故障検出回路は、
    前記第１のセンスノードの電圧を抵抗およびコンデンサを用いて平滑化するフィルタ回路と、
    前記フィルタ回路の出力電圧と前記第１の判定電圧とを比較する第１のコンパレータ回路と、
    を有する、
    電力制御装置。
  11. 請求項８記載の電力制御装置において、
    前記故障検出回路は、さらに、前記ロウサイドドライバが前記ロウサイドトランジスタをオフに、前記ハイサイドドライバが前記ハイサイドトランジスタをオンにそれぞれ駆動している期間で、前記第１のセンスノードの電圧が予め定めた第２の判定電圧よりも低い場合に故障有りを検出する、
    電力制御装置。
  12. 請求項８記載の電力制御装置において、さらに、
    前記ターミネーション領域に形成され、前記第１の電源端子と前記第２の電源端子との間に設けられる第２のトランジスタと、
    前記ターミネーション領域に形成され、前記第２の電源端子と第２のセンスノードとの間に設けられ、前記第１の電源電圧で駆動される第３のトランジスタと、
    前記第１の領域に形成され、前記第２のセンスノードの電圧が前記第１の電源電圧よりも低い場合に、前記第２のトランジスタをオンに駆動し、前記第２のセンスノードの電圧が前記第１の電源電圧よりも高い場合に、前記第２のトランジスタをオフに駆動する第２のコンパレータ回路と、
    を有し、
    前記第２のトランジスタは、前記電力制御装置の外部で、前記第２の電源端子と前記負荷駆動端子との間に設けられるコンデンサを充電し、
    前記第３のトランジスタは、ディプレッション型のトランジスタである、
    電力制御装置。
  13. 請求項１２記載の電力制御装置において、
    前記レベルシフト回路は、前記ターミネーション領域に形成される第４のトランジスタおよび第５のトランジスタを備え、
    前記ターミネーション領域は、リングの周回方向をトランジスタのゲート幅とし、前記リングを周回方向で略３等分した３個の区間を持ち、
    前記第１のトランジスタ、前記第４のトランジスタおよび前記第５のトランジスタは、それぞれ、前記３個の区間の中の互いに異なる区間内の一部の区間に形成される、
    電力制御装置。
  14. 請求項１３記載の電力制御装置において、
    前記第４のトランジスタと前記第５のトランジスタは、前記リングの周回方向において第１の間隔で配置され、
    前記第１のトランジスタと前記第４のトランジスタは、前記リングの周回方向において前記第１の間隔よりも大きい第２の間隔で配置され、
    前記第１のトランジスタと前記第５のトランジスタは、前記リングの周回方向において前記第２の間隔と同等の大きさを持つ第３の間隔で配置され、
    前記第２のトランジスタは、前記第２の間隔に対応する領域と前記第３の間隔に対応する領域とにそれぞれ配置され、
    前記第３のトランジスタは、前記第１の間隔に対応する領域に配置される、
    電力制御装置。
  15. 請求項８記載の電力制御装置において、
    前記電力制御装置は、前記第２の電源端子、前記負荷駆動端子、前記ハイサイドトランジスタおよび前記ロウサイドトランジスタをそれぞれ３個ずつ備え、
    前記３個のハイサイドトランジスタは、前記第３の電源端子と前記３個の負荷駆動端子との間にそれぞれ設けられ、
    前記３個のロウサイドトランジスタは、前記３個の負荷駆動端子と前記基準端子との間にそれぞれ設けられ、
    前記半導体チップには、前記ターミネーション領域、前記第１の領域および前記第２の領域がそれぞれ３個ずつ設けられる、
    電力制御装置。
  16. 請求項１５記載の電力制御装置において、さらに、
    前記半導体チップが搭載される配線基板と、
    前記配線基板と、前記３個のハイサイドトランジスタおよび前記３個のロウサイドトランジスタのそれぞれとを結合するボンディングワイヤと、
    を有する、
    電力制御装置。
  17. 請求項１６記載の電力制御装置において、
    前記３個のハイサイドトランジスタおよび前記３個のロウサイドトランジスタのそれぞれは、ＩＧＢＴである、
    電力制御装置。
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