JP2019029997A - 半導体装置 - Google Patents

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Abstract

【課題】ＪＦＥＴおよびＭＯＳＦＥＴがカスコード接続された半導体装置において、スイッチングオン動作する際のスイッチング速度と、スイッチングオフ動作する際のスイッチング速度とをそれぞれ調整可能にする。
【解決手段】ＪＦＥＴ１０と、ＭＯＳＦＥＴ２０と、ＪＦＥＴ１０のゲート電極１３とＭＯＳＦＥＴ２０のソース電極２１との間に配置された接合型ＦＥＴ用調整抵抗４２を備え、ＪＦＥＴ１０とＭＯＳＦＥＴ２０がＪＦＥＴ１０のソース電極１１とＭＯＳＦＥＴ２０のドレイン電極２２とが電気的に接続されてカスコード接続されるようにする。そして、接合型ＦＥＴ用調整抵抗４２は、スイッチングオン動作用の第１抵抗回路４２１およびスイッチングオフ動作用の第２抵抗回路４２２を有するようにする。
【選択図】図１

Description

本発明は、接合型ＦＥＴ（Field Effect Transistor：以下では、単にＪＦＥＴという）が形成された第１半導体チップと、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成された第２半導体チップとを有する半導体装置に関するものである。
従来より、特許文献１には、ノーマリオン型のＪＦＥＴが形成された第１半導体チップと、ノーマリオフ型のＭＯＳＦＥＴが形成された第２半導体チップとを有する半導体装置が提案されている。具体的には、この半導体装置では、ＪＦＥＴとＭＯＳＦＥＴとがカスコード接続されており、ＭＯＳＦＥＴのソース電極とＪＦＥＴのゲート電極は、スイッチング速度を調整する１つの抵抗を介して接続されている。
上記半導体装置では、例えば、ＭＯＳＦＥＴのゲート電極に所定のゲート電圧が印加されることにより、ＭＯＳＦＥＴおよびＪＦＥＴに電流が流れてオン状態となる。また、半導体装置は、ＭＯＳＦＥＴのゲート電極に所定の電圧未満のゲート電圧（例えば、０Ｖ）が印加されることにより、ＭＯＳＦＥＴおよびＪＦＥＴに電流が流れないオフ状態となる。
そして、上記半導体装置では、ＭＯＳＦＥＴのソース電極とＪＦＥＴのゲート電極との間に配置された抵抗の抵抗値を調整することにより、スイッチング速度が調整される。なお、以下では、ＪＦＥＴおよびＭＯＳＦＥＴに電流が流れている状態のことを半導体装置がオン状態であるともいい、ＪＦＥＴおよびＭＯＳＦＥＴに流れる電流が遮断された（すなわち、電流が流れない）状態のことを半導体装置がオフ状態であるともいう。
国際公開第２０１５／１１４７２８号
しかしながら、上記のような半導体装置では、ＪＦＥＴ１０のスイッチング速度を調整する抵抗が１つしか備えられていない。このため、半導体装置をオン状態にする際およびオフ状態にする際において、共通の抵抗が用いられる。したがって、上記半導体装置では、オン状態にする際およびオフ状態にする際のそれぞれにおいて、所望のスイッチング速度に調整することが困難である。
なお、オン状態にする際とは、オフ状態からオン状態に切り替わる際（すなわち、過渡状態）のことであり、以下では、スイッチングオン動作する際ともいう。オフ状態にする際とは、オン状態からオフ状態に切り替わる際（すなわち、過渡状態）のことであり、以下ではスイッチングオフ動作する際ともいう。
本発明は上記点に鑑み、ＪＦＥＴおよびＭＯＳＦＥＴがカスコード接続された半導体装置において、スイッチングオン動作する際のスイッチング速度と、スイッチングオフ動作する際のスイッチング速度とをそれぞれ調整可能な半導体装置を提供することを目的とする。
上記目的を達成するための請求項１では、ＪＦＥＴ（１０）が形成された第１半導体チップ（１００）とＭＯＳＦＥＴ（２０）が形成された第２半導体チップ（２００）とを有する半導体装置において、ＪＦＥＴが形成された第１半導体チップと、ＭＯＳＦＥＴが形成された第２半導体チップと、ＪＦＥＴのゲート電極（１３）とＭＯＳＦＥＴのソース電極（２１）との間に配置されたＪＦＥＴ用調整抵抗（４２）と、を備え、ＪＦＥＴとＭＯＳＦＥＴは、ＪＦＥＴのソース電極（１１）とＭＯＳＦＥＴのドレイン電極（２２）とが電気的に接続されてカスコード接続されており、ＪＦＥＴ用調整抵抗は、スイッチングオン動作用の第１抵抗回路（４２１）およびスイッチングオフ動作用の第２抵抗回路（４２２）を有している。
これによれば、ＭＯＳＦＥＴのソース電極とＪＦＥＴのゲート電極との間に配置されるＪＦＥＴ用調整抵抗は、スイッチングオン動作用の第１抵抗回路と、スイッチングオフ動作用の第２抵抗回路とを有している。このため、スイッチングオン動作させる場合およびスイッチングオフ動作させる場合において、それぞれ所望のスイッチング速度となるように個別に調整できる。
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
第１実施形態における半導体装置の回路図である。 半導体装置の平面模式図である。 図２中のIII−III線に沿った断面図である。 第１半導体チップの平面図である。 図４中のV−V線に沿った断面図である。 第２半導体チップの平面図である。 第８中のVII−VII線に沿った断面図である。 第２実施形態における半導体装置の平面模式図である。 第２実施形態における半導体装置の回路図である。 第３実施形態における半導体装置の平面模式図である。 ゲート駆動回路の回路構成を示すブロック図である。 半導体装置に流れる電流と温度変化との関係を示すシミュレーション結果である。 ＭＯＳＦＥＴの温度変化とＪＦＥＴの温度変化との関係を示す図である。 第４実施形態における半導体装置の平面模式図である。 第５実施形態における半導体装置の平面模式図である。 チップサイズと有効面積率との関係を示すシミュレーション結果である。 第６実施形態における半導体装置の平面模式図である。 第７実施形態における半導体装置の断面図である。 第８実施形態における半導体装置の断面図である。 第９実施形態における半導体装置の断面図である。 第１０実施形態における半導体装置の断面図である。 第１１実施形態における半導体装置の断面図である。 第１２実施形態における半導体装置の回路図である。 インバータ回路の回路図である。 図２４中のＵ層の回路図である。 第１３実施形態における半導体装置の回路図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について図面を参照しつつ説明する。まず、本実施形態の半導体装置における回路構成について説明する。図１に示されるように、本実施形態の半導体装置は、第１半導体チップ１００に形成されたノーマリオン型のＪＦＥＴ１０と、第２半導体チップ２００に形成されたノーマリオフ型のＭＯＳＦＥＴ２０とがカスコード接続されて構成されている。なお、本実施形態では、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、それぞれＮチャネル型とされている。
ＪＦＥＴ１０は、具体的な構成については後述するが、ソース電極１１、ドレイン電極１２、ゲート層（すなわち、ゲート電極）１３を有している。ＭＯＳＦＥＴ２０は、具体的な構成については後述するが、ソース電極２１、ドレイン電極２２、およびゲート電極２３を有している。
そして、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、ＪＦＥＴ１０のソース電極１１とＭＯＳＦＥＴ２０のドレイン電極２２とが電気的に接続されている。また、ＪＦＥＴ１０のドレイン電極１２は、第１端子３１と接続され、ＭＯＳＦＥＴ２０のソース電極２１は、第２端子３２と接続されている。
ＭＯＳＦＥＴ２０のゲート電極２３は、ＭＯＳＦＥＴ用調整抵抗４１およびゲートパッド２４を介してゲート駆動回路５１と接続されている。ＪＦＥＴ１０のゲート層１３は、ＭＯＳＦＥＴ２０のソース電極２１と、ＪＦＥＴ用調整抵抗４２およびゲートパッド１４を介して電気的に接続されている。
ＪＦＥＴ用調整抵抗４２は、本実施形態では、第１ダイオード４２１ａと第１抵抗４２１ｂとが直列に接続された第１抵抗回路４２１と、第２ダイオード４２２ａと第２抵抗回路４２２とが直列に接続された第２抵抗回路４２２とを有している。そして、第１抵抗回路４２１および第２抵抗回路４２２は、第１ダイオード４２１ａのカソードおよび第２ダイオード４２２ａのアノードがそれぞれＪＦＥＴ１０のゲート層１３と接続されるように、並列に配置されている。
なお、本実施形態のＪＦＥＴ用調整抵抗４２は、第１抵抗回路４２１および第２抵抗回路４２２を含んでパッケージ化された部品であり、第１半導体チップ１００および第２半導体チップ２００と異なる別部品として構成された外付部品である。また、本実施形態では、第１抵抗４２１ｂは、第２抵抗４２２ｂより大きな値とされている。詳しくは、第１抵抗４２１ｂは、後述するように半導体装置をオン状態にする際のスイッチング速度を制御するものであり、要求される所望の用途に応じた抵抗値とされる。
本実施形態では、このようなＪＦＥＴ用調整抵抗４２を介してＪＦＥＴ１０のゲート層１３とＭＯＳＦＥＴ２０のソース電極２１とが接続されている。このため、ＪＦＥＴ１０のゲート電流は、スイッチングオン動作する場合とスイッチングオフ動作する場合とにおいて、異なる抵抗回路によって調整される。つまり、本実施形態の半導体装置は、スイッチングオン動作する場合とスイッチングオフ動作する場合とにおいて、異なる抵抗回路によってスイッチング速度が調整される。
また、本実施形態では、ＪＦＥＴ１０のドレイン電極１２とソース電極１１との間には、ダイオード１５が接続されている。具体的には後述するが、ＪＦＥＴ１０には、図５に示されるように、Ｎ−型のチャネル層１１４内にＰ型のボディ層１１６が形成されている。そして、ダイオード１５は、当該ボディ層１１６を含んで構成されるものである。このダイオード１５は、カソードがドレイン電極１２と電気的に接続され、アノードがソース電極１１と電気的に接続されている。
また、ＭＯＳＦＥＴ２０のドレイン電極２２とソース電極２１との間には、ダイオード２５が接続されている。このダイオード２５は、ＭＯＳＦＥＴ２０の構成上で形成される寄生ダイオードであり、カソードがドレイン電極２２と電気的に接続され、アノードがソース電極２１と電気的に接続される。
以上が本実施形態における半導体装置の回路構成である。次に、このようにカスコード接続された半導体装置の基本的な作動について説明する。このような半導体装置は、ノーマリオフであるＭＯＳＦＥＴ２０を有しているため、全体としてノーマリオフとして作動する。
まず、半導体装置をスイッチングオン動作させてオン状態とするには、例えば、第１端子３１に正の電圧が印加され、第２端子３２が接地される。そして、ＭＯＳＦＥＴ２０のゲート電極２３には、ゲート駆動回路５１から所定の正のゲート電圧が印加される。これにより、ノーマリオフ型のＭＯＳＦＥＴ２０がオン状態となる。また、ＪＦＥＴ１０は、ゲート層１３が第２端子３２と接続されている。このため、ノーマリオン型のＪＦＥＴ１０は、ゲート層１３とソース電極１１との電位差がほぼゼロとなり、オン状態となる。したがって、第１端子３１と第２端子３２との間に電流が流れ、半導体装置が最終的にオン状態となる。
なお、ＪＦＥＴ１０は、スイッチングオン動作する場合は、第１抵抗回路４２１（すなわち、第１抵抗４２１ｂ）によって当該ＪＦＥＴのゲート充電電流が調整される。つまり、本実施形態では、ＪＦＥ１０は、スイッチングオン動作する場合は、ゲート層１３が第１抵抗回路４２１を介して第２端子３２と接続される。すなわち、第１抵抗回路４２１がＪＦＥＴ１０におけるスイッチングオン動作用の速度調整抵抗として機能する。
ここで、カスコード回路は、一般的に上段側に高耐圧な素子が配置される。すなわち、ＪＦＥＴ１０がＭＯＳＦＥＴ２０より高耐圧とされている。このため、カスコード回路では、ＭＯＳＦＥＴ用調整抵抗４１でスイッチングオン動作の速度調整を行おうとすると、次の現象が発生し得る。すなわち、ＪＦＥＴ１０がＭＯＳＦＥＴ２０より高耐圧とされているため、ＪＦＥＴ１０が少しでもオンすると、オフからオンへの遷移状態にあるＭＯＳＦＥＴ２０が耐圧ブレークして一気にオンしてしまう。つまり、このようなカスコード回路では、ＭＯＳＦＥＴ用調整抵抗４１によってスイッチングオン動作の速度調整を行うことが困難である。したがって、カスコード回路におけるスイッチングオン動作の速度調整は、ＭＯＳＦＥＴ用調整抵抗４１の値を固定し、第１抵抗回路４２１によって調整することが好ましい。この場合、ＭＯＳＦＥＴ用調整抵抗４１は、ＭＯＳＦＥＴ２０が素早くオン状態となるように比較的小さい値とされることが好ましい。
次に、半導体装置をスイッチングオフ動作させてオフ状態とするには、第１端子３１に正の電圧が印加され、第２端子３２が接地されたままの状態で、ＭＯＳＦＥＴ２０のゲート電極２３に印加されるゲート電圧が小さくされる（例えば、０Ｖにされる）。これにより、ノーマリオフ型のＭＯＳＦＥＴ２０は、オフ状態となる。また、ＭＯＳＦＥＴ２０がオフ状態となることでＭＯＳＦＥＴ２０のドレイン電極２２と、それに接続されたＪＦＥＴ１０のソース電極１１の電圧が上昇し、当該ソース電極１１と第２端子３２に接続されているＪＦＥＴ１０のゲート層１３との間に電位差が発生する。そして、ソース電極１１とゲート層１３との間の電位差が閾値に達することにより、ＪＦＥＴ１０がオフ状態となる。これにより、第１端子３１と第２端子３２との間に電流が流れなくなり、半導体装置が最終的にオフ状態となる。
なお、ＪＦＥＴ１０は、スイッチングオフ動作する場合は、第２抵抗回路４２２（すなわち、第２抵抗４２２ｂ）によって当該ＪＦＥＴ１０のゲート放電電流が調整される。つまり、本実施形態では、ＪＦＥ１０は、スイッチングオフ動作する場合は、ゲート層１３が第２抵抗回路４２２を介して第２端子３２と接続される。すなわち、第２抵抗回路４２２がＪＦＥＴ１０におけるスイッチングオフ動作用の速度調整抵抗として機能する。
ここで、カスコード回路におけるスイッチングオフ動作の速度調整は、スイッチングオン動作とは異なり、ＭＯＳＦＥＴ用調整抵抗４１によって調整されることが好ましい。これは、第２抵抗回路４２２でスイッチングオフ動作の速度調整を行おうとすると、ＭＯＳＦＥＴ２０がオフ状態になってもＪＦＥＴ１０が完全にオフ状態にならない限りＭＯＳＦＥＴ２０が耐圧ブレークし、信頼性が低下するためである。したがって、カスコード回路におけるスイッチングオフ動作の速度調整は、第２抵抗回路４２２における第２抵抗４２２ｂの値を固定し、ＭＯＳＦＥＴ用調整抵抗４１によって調整することが好ましい。この場合、第２抵抗４２２ｂは、ＪＦＥＴ１０が素早くオフ状態となるように比較的小さい値とされることが好ましい。
以上が本実施形態における半導体装置の作動である。次に、本実施形態の半導体装置の構成について図２および図３を参照しつつ説明する。
半導体装置は、第１半導体チップ１００、第２半導体チップ２００、基板３００、第１端子３１、第２端子３２、第１〜第３制御端子６１〜６３、ＪＦＥＴ用調整抵抗４２等を有している。そして、これらが適宜モールド樹脂４００によって封止されることで構成されている。なお、具体的には後述するが、ＪＦＥＴ用調整抵抗４２は、モールド樹脂４００の外側に配置されている。また、本実施形態では、上記のように、第１半導体チップ１００にＪＦＥＴ１０が形成され、第２半導体チップ２００にＭＯＳＦＥＴ２０が形成されている。そして、図２は、半導体装置の平面図であるが、モールド樹脂４００内の構成を理解し易くするため、モールド樹脂４００内の構成等を実線で示し、モールド樹脂４００を破線で示している。
基板３００は、本実施形態では、アルミナセラミックス基板にＣｕ（銅）で構成される配線パターン３０１〜３０３がＤＣＢ（すなわち、Direct Copper Bond）法にて形成されたＤＣＢ基板を用いて構成されている。本実施形態では、基板３００には、一面３００ａに第１配線パターン３０１、第２配線パターン３０２、および第３配線パターン３０３が形成されている。そして、第１半導体チップ１００は、第１配線パターン３０１上に配置され、第２半導体チップ２００は、第２配線パターン３０２上に配置されている。
ここで、本実施形態の第１半導体チップ１００および第２半導体チップ２００の構成について説明する。まず、第１半導体チップ１００の構成について、図４および図５を参照しつつ説明する。
第１半導体チップ１００は、図４に示されるように、平面矩形状とされており、セル領域１０１および当該セル領域１０１を囲む外周領域１０２を有している。そして、セル領域１０１に、ＪＦＥＴ１０が形成されている。
具体的には、第１半導体チップ１００は、図５に示されるように、Ｎ＋＋型の炭化珪素（以下では、ＳｉＣという）基板で構成されるドレイン層１１１を有する半導体基板１１０を備えている。そして、ドレイン層１１１上には、ドレイン層１１１よりも低不純物濃度とされたＮ＋型のバッファ層１１２が配置され、バッファ層１１２上には、バッファ層１１２よりも低不純物濃度とされたＮ−型のドリフト層１１３が配置されている。なお、バッファ層１１２は、第１半導体チップ１００のスイッチング時における電圧振動を抑制するために備えられているが、備えられていなくてもよい。また、バッファ層１１２およびドリフト層１１３は、ドレイン層１１１を構成するＳｉＣ基板上にＳｉＣのエピタキシャル膜を成長させることで構成される。
ドリフト層１１３上には、ドリフト層１１３と不純物濃度が等しくされたＮ−型のチャネル層１１４が配置され、チャネル層１１４の表層部にチャネル層１１４よりも高不純物濃度とされたＮ＋型のソース層１１５が形成されている。なお、チャネル層１１４は、ＳｉＣのエピタキシャル膜を成長させることで構成され、ソース層１１５は、例えば、Ｎ型の不純物がイオン注入されて熱処理されることで構成される。
さらに、ソース層１１５を貫通するように、チャネル層１１４よりも高不純物濃度とされたＰ＋型のゲート層（すなわち、ゲート電極）１３およびＰ＋型のボディ層１１６が形成されている。これらゲート層１３およびボディ層１１６は、例えば、ソース層１１５を貫通するようにトレンチが形成され、当該トレンチ内に埋め込まれるようにＳｉＣのエピタキシャル膜を成長させることで構成される。
本実施形態では、ゲート層１３およびボディ層１１６は、半導体基板１１０の面方向における一方向に延設されており、当該面方向であって延設方向と直交する方向に交互に配置されている。つまり、図５中では、ゲート層１３およびボディ層１１６は、紙面垂直方向に延設されている。また、ゲート層１３よびボディ層１１６は、紙面左右方向に交互に配置されている。
ゲート層１３およびボディ層１１６は、本実施形態では、不純物濃度が互いに等しくされていると共に、配列方向に沿った幅が互いに等しくされている。しかしながら、ボディ層１１６は、ゲート層１３よりも深い位置まで形成されている。つまり、ボディ層１１６は、ゲート層１３よりもドレイン層１１１側に突出した構成とされている。
また、半導体基板１１０の一面１１０ａ上には、層間絶縁膜１１７が形成されている。そして、層間絶縁膜１１７には、ソース層１１５およびボディ層１１６を露出させるコンタクトホール１１７ａが形成されている。層間絶縁膜１１７上には、コンタクトホール１１７ａを通じてソース層１１５およびボディ層１１６と電気的に接続されるソース電極１１が形成されている。
なお、ソース電極１１は、セル領域１０１の全面を含んで形成されている。つまり、ソース電極１１は、いわゆるベタ状に形成されている。このため、ソース電極１１は、後述するゲート配線１１８と比較して、断面積が十分に大きくされているといえる。言い換えると、ソース電極１１は、後述するゲート配線１１８より電流容量が十分に大きくされているといえる。
半導体基板１１０の他面１１０ｂ側には、ドレイン層１１１と電気的に接続されるドレイン電極１２が形成されている。
また、外周領域１０２には、図４に示されるように、ゲートパッド１４およびゲート配線１１８が形成されている。そして、ゲート配線１１８は、ゲートパッド１４と接続されていると共に、図５とは別断面において、ゲート層１３と電気的に接続されている。なお、特に図示しないが、外周領域１０２には、耐圧向上を図ることができるように、半導体基板１１０の表層部に、セル領域１０１を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成されている。
以上が本実施形態における第１半導体チップ１００の構成である。なお、本実施形態の第１半導体チップ１００では、Ｎ−型、Ｎ型、Ｎ＋型、Ｎ＋＋型が第１導電型に相当し、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、ドレイン層１１１、バッファ層１１２、ドリフト層１１３、チャネル層１１４、ソース層１１５、ゲート層１３、およびボディ層１１６を含んで半導体基板１１０が構成されている。そして、本実施形態では、上記のように、ドレイン層１１１は、ＳｉＣ基板で構成されており、バッファ層１１２、ドリフト層１１３、チャネル層１１４等は、ＳｉＣのエピタキシャル膜を成長させることで構成されている。このため、本実施形態の半導体装置は、ＳｉＣ半導体装置であるともいえる。また、本実施形態では、第１半導体チップ１００は、Ｐ型のボディ層１１６が形成されている。このため、図１中のダイオード１５は、ボディ層１１６とドリフト層１１３とを有して構成されるダイオードである。
本実施形態では、このようにボディ層１１６を備えている。このため、サージが発生した際、ゲート層１３を介して断面積が小さいゲート配線１１８にサージ電流が流れ難くなり、ゲート配線１１８が溶断して第１半導体チップ１００が破壊されることを抑制できる。
すなわち、上記図１で説明したように、ソース電極１１は、ＭＯＳＦＥＴ２０と接続される。このため、図５に示されるように、ＭＯＳＦＥＴ２０の耐圧をＢｖｄ、ボディ層１１６とゲート層１３との間の耐圧をＢｖｇｂ、ゲート配線１１８の抵抗値をＲｊ、当該ゲート配線１１８を流れる電流をＩｇａｔｅとすると、Ｂｖｄ＝Ｒｊ×Ｉｇａｔｅ＋Ｂｖｇｂで示される。つまり、Ｉｇａｔｅ＝（Ｂｖｄ−Ｂｖｇｂ）／Ｒｊとなる。例えば、Ｂｖｄ＝４０Ｖ、Ｂｖｇｂ＝２０Ｖ、Ｒｊが１０Ωである場合、Ｉｇａｔｅは２Ａとなる。つまり、ゲート配線１１８に流れる電流は、サージ電流の大小（例えば、数百〜数千アンペア）に関わらずに一定電流となり、ゲート層１３およびゲート配線１１８を保護できる。
一方、本実施形態のようにボディ層１１６を備えない場合、サージ電流の多くがゲート層を介してゲート配線に流れるため、ゲート配線が破壊（すなわち、溶断）される懸念がある。
つまり、本実施形態では、ボディ層１１６を備えることにより、ボディ層１１６を備えない場合と比較して、ゲート層１３にサージ電流が流れ難くなる構成とできる。なお、ボディ層１１６へと流れ込んだサージ電流は、ボディ層１１６を介してソース電極１１へと流れ込む。しかしながら、ソース電極１１は、ベタ状に形成されており、ゲート配線１１８に比べて十分に大きくされているため、ソース電極１１が溶断してしまう可能性は低い。
また、本実施形態では、ボディ層１１６は、ゲート層１３よりも深くまで形成されている。つまり、ボディ層１１６は、半導体基板１１０の一面１１０ａから底面までの長さが、半導体基板１１０の一面１１０ａからゲート層１３の底面までの長さより長くされている。つまり、ボディ層１１６は、ゲート層１３よりもドレイン層１１１側に突出した状態となっている。このため、電界強度は、ゲート層１３の底部側よりもボディ層１１６の底部側の方が高くなり易い。したがって、サージが発生した際、ボディ層１１６の底部側の領域でブレークダウンが発生し易くなり、サージ電流はボディ層１１６へと流れ込み易くなる。このため、本実施形態では、さらにゲート層１３にサージ電流が流れ込み難くなり、さらにゲート配線１１８を流れるサージ電流を低減できる。
次に、第２半導体チップ２００の構成について図６および図７を参照しつつ説明する。
第２半導体チップ２００は、図６に示されるように、平面矩形状とされており、セル領域２０１およびセル領域２０１を囲む外周領域２０２を有している。そして、セル領域２０１にＭＯＳＦＥＴ２０が形成されている。
具体的には、第２半導体チップ２００は、図７に示されるように、Ｎ＋型のシリコン（以下では、Ｓｉという）基板で構成されるドレイン層２１１を有する半導体基板２１０を備えている。そして、ドレイン層２１１上には、ドレイン層２１１よりも低不純物濃度とされたＮ−型のドリフト層２１２が配置されている。ドリフト層２１２上には、ドリフト層２１２より高不純物濃度とされたＰ型のチャネル層２１３が配置されている。
また、半導体基板２１０には、チャネル層２１３を貫通してドリフト層２１２に達するように複数のトレンチ２１４が形成され、このトレンチ２１４によってチャネル層２１３が複数個に分離されている。本実施形態では、複数のトレンチ２１４は、半導体基板２１０の一面２１０ａの面方向のうちの一方向（図７中紙面奥行き方向）に沿って等間隔にストライプ状に形成されている。なお、複数のトレンチ２１４は、先端部が引き回されることで環状構造とされていてもよい。
また、各トレンチ２１４内は、各トレンチ２１４の壁面を覆うように形成されたゲート絶縁膜２１５と、このゲート絶縁膜２１５の上に形成されたポリシリコン等により構成されるゲート電極２３とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
そして、チャネル層２１３には、Ｎ＋型のソース層２１６と、ソース層２１６に挟まれるようにＰ＋型のコンタクト層２１７とが形成されている。ソース層２１６は、ドリフト層２１２よりも高不純物濃度で構成され、チャネル層２１３内において終端し、かつ、トレンチ２１４の側面に接するように形成されている。コンタクト層２１７は、チャネル層２１３よりも高不純物濃度で構成され、ソース層２１６と同様に、チャネル層２１３内において終端するように形成されている。
より詳しくは、ソース層２１６は、トレンチ２１４間の領域において、トレンチ２１４の長手方向に沿ってトレンチ２１４の側面に接するように棒状に延設され、トレンチ２１４の先端よりも内側で終端する構造とされている。また、コンタクト層２１７は、２つのソース層２１６に挟まれてトレンチ２１４の長手方向（すなわち、ソース層２１６）に沿って棒状に延設されている。なお、本実施形態のコンタクト層２１７は、半導体基板２１０の一面２１０ａを基準としてソース層２１６よりも深く形成されている。
チャネル層２１３（すなわち、半導体基板２１０の一面２１０ａ）上には、層間絶縁膜２１８が形成されている。そして、層間絶縁膜２１８には、ソース層２１６の一部およびコンタクト層２１７を露出させるコンタクトホール２１８ａが形成されている。層間絶縁膜２１８上には、コンタクトホール２１８ａを通じてソース層２１６およびコンタクト層２１７と電気的に接続されるソース電極２１が形成されている。
半導体基板２１０の他面２１０ｂ側には、ドレイン層２１１と電気的に接続されるドレイン電極２２が形成されている。
また、外周領域２０２には、図６に示されるように、ゲートパッド２４およびゲート配線２１９が形成されている。そして、ゲート配線２１９は、図６とは別断面において、ゲート電極２３と電気的に接続されている。なお、特に図示しないが、外周領域２０２には、耐圧向上を図ることができるように、半導体基板２１０の表層部に、セル領域２０１を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成されている。
以上が第２半導体チップ２００の構成である。なお、本実施形態では、上記のように、ドレイン層２１１、ドリフト層２１２、チャネル層２１３、ソース層２１６、コンタクト層２１７を含んで半導体基板２１０が構成されている。
そして、図２および図３に示されるように、第１半導体チップ１００は、基板３００の一面３００ａ上に、ドレイン電極１２が第１配線パターン３０１と接合部材５０１を介して接続されるように搭載されている。つまり、第１半導体チップ１００は、ゲートパッド１４および図示しないソース電極１１が第１配線パターン３０１側と反対側となるように搭載されている。第２半導体チップ２００は、基板３００の一面３００ａ上に、ドレイン電極２２が第２配線パターン３０２と接合部材５０２を介して接続されるように搭載されている。つまり、第２半導体チップ２００は、ゲートパッド２４および図示しないソース電極２１が第２配線パターン３０２側と反対側となるように搭載されている。なお、第１半導体チップ１００および第２半導体チップ２００は、基板３００と熱的にも接続されている。
また、第１半導体チップ１００のソース電極１１と第２半導体チップ２００のドレイン電極２２とは、接続部材５０３を介して電気的に接続されている。接続部材５０３は、本実施形態では、長手方向を有するＣｕリボン等で構成されており、一端部がソース電極１１と接合部材５０４を介して接続され、他端部が第２配線パターン３０２（すなわち、ドレイン電極２２）と接合部材５０５を介して接続されている。なお、本実施形態では、各接合部材５０１、５０２、５０４、５０５は、例えば、それぞれはんだ等が用いられる。
また、第２半導体チップ２００のソース電極２１は、第３配線パターン３０３と接続部材５０６を介して接続されている。そして、第１配線パターン３０１は、接続部材５０７を介して第１端子３１と接続されている。第３配線パターン３０３は、接続部材５０８を介して第２端子３２と接続されている。
なお、第１端子３１および第２端子３２は、それぞれ平板状とされており、一端部側が基板３００側に配置され、他端部側が基板３００と反対側に配置されている。そして、第１端子３１は、一端部が接続部材５０７と接続され、第２端子３２は、一端部側が接続部材５０８と接続されている。また、接続部材５０６〜５０８は、例えば、Ｃｕリボン等が用いられ、それぞれはんだ等を介して接続されている。さらに、第３配線パターン３０３は、接続部材５０７と接続部材５０８とが同一平面に対して実装されるようにするためのものである。このため、第３配線パターン３０３および接続部材５０８を備えず、第２半導体チップ２００のソース電極２１と第２端子３２とを接続部材５０６を介して直接接続するようにしてもよい。
第１〜第３制御端子６１〜６３は、それぞれ平板状とされており、一端部側が基板３００側に配置され、他端部側が基板３００と反対側に配置されている。そして、第１制御端子６１は、一端部側が第２半導体チップ２００のゲートパッド２４とボンディングワイヤ７１を介して電気的に接続され、他端部側がゲート駆動回路５１とＭＯＳＦＥＴ用調整抵抗４１を介して接続されている。
第２制御端子６２は、一端部側が第２半導体チップ２００のソース電極２１とボンディングワイヤ７２を介して電気的に接続され、他端部側がゲート駆動回路５１と接続されている。
第３制御端子６３は、一端部側が第１半導体チップ１００のゲートパッド１４とボンディングワイヤ７３を介して電気的に接続されている。また、第３制御端子６３は、他端部側において、第２制御端子６２の他端部とＪＦＥＴ用調整抵抗４２を介して接続されている。これにより、上記図１に示されるように、ＭＯＳＦＥＴ２０のソース電極２１と、ＪＦＥＴ１０のゲート層１３とがＪＦＥＴ用調整抵抗４２を介して接続された構成となる。なお、ＪＦＥＴ用調整抵抗４２は、上記のように第１半導体チップ１００および第２半導体チップ２００とは別部品として構成された外付部品である。
そして、第１半導体チップ１００、第２半導体チップ２００、基板３００、第１端子３１、第２端子３２、第１〜第３制御端子６１〜６３等は、モールド樹脂４００に封止されて一体化されている。具体的には、これらは、基板３００の一面３００ａと反対側の他面３００ｂ、第１端子３１、第２端子３２、第１〜第３制御端子６１〜６３の他端部側が露出するように、モールド樹脂４００によって封止されている。これにより、本実施形態では、基板３００におけるモールド樹脂４００から露出する部分において、第１、第２半導体チップ１００、２００に発生した熱が放出される。すなわち、本実施形態の半導体装置は、いわゆる片面放熱構造とされている。また、ＪＦＥＴ用調整抵抗４２は、第２制御端子６２および第３制御端子６３のうちのモールド樹脂４００から露出する部分に備えられている。つまり、ＪＦＥＴ用調整抵抗４２は、容易に着脱、交換可能な状態で備えられている。
以上説明したように、本実施形態では、ＪＦＥＴ用調整抵抗４２は、モールド樹脂４００から露出するように配置されている。このため、用途に応じ、抵抗値を調整したＪＦＥＴ用調整抵抗４２を容易に着脱、交換できる。したがって、汎用性の高い半導体装置とできる。
さらに、ＪＦＥＴ用調整抵抗４２は、第１抵抗回路４２１と第２抵抗回路４２２とを有している。このため、半導体装置をスイッチングオン動作させる際およびスイッチングオフ動作させる場合において、それぞれ所望のスイッチング速度となるように個別に調整できる。したがって、信頼性の高い半導体装置とできる。
また、ＪＦＥＴ用調整抵抗４２は、第２抵抗４２２ｂが第１抵抗４２１ｂより小さな値とされている。このため、例えば、第２抵抗４２２ｂが第１抵抗４２１ｂより大きな値とされている場合と比較して、スイッチングオフ動作する際のスイッチング速度を速くでき、ＪＦＥＴ１０のスイッチングオフ動作をＭＯＳＦＥＴ２０のスイッチングオフ動作に素早く追従させることができる。したがって、ＭＯＳＦＥＴ２０がスイッチングオフしてもＪＦＥＴ１０がスイッチングオフしないために、ＭＯＳＦＥＴ２０に過電圧が印加されてしまうという事態が発生することを抑制できる。これにより、ＭＯＳＦＥＴ２０でアバランシェ降伏が発生することを抑制でき、半導体装置の信頼性を向上できる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して、第１半導体チップ１００に温度センスを備えると共に、第２半導体チップ２００に電流センスを備えるようにしたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図８および図９に示されるように、第１半導体チップ１００には、第１半導体チップ１００の温度を検出する温度センス１２０が形成されていると共に、温度センス１２０と電気的に接続される温度センスパッド１２１、１２２が形成されている。なお、図８は、半導体装置の平面図であるが、モールド樹脂４００内の構成を理解し易くするため、モールド樹脂４００内の構成等を実線で示し、モールド樹脂４００を破線で示している。
第２半導体チップ２００には、第２半導体チップ２００に流れる電流を検出するための電流センス２２０が形成されていると共に、電流センス２２０と電気的に接続される電流センスパッド２２１が形成されている。さらに、第２半導体チップ２００には、ＭＯＳＦＥＴ２０のソース層１１５と電気的に接続され、ソース層１１５と同電位とされたケルビンソースパッド２２２が形成されている。
また、本実施形態では、第１半導体チップ１００および第２半導体チップ２００は、第１半導体チップ１００の方が第２半導体チップ２００よりオン抵抗が高くされている。つまり、ＪＦＥＴ１０の方がＭＯＳＦＥＴ２０よりオン抵抗が高くされている。
基板３００の周囲には、第１、第３制御端子６１、６３に加え、第４〜第７制御端子６４〜６７が配置されている。なお、第４〜第７制御端子６４〜６７は、第１、第３制御端子６１、６３と同様に、平板状とされ、一端部側が基板３００側に配置され、他端部側が基板３００と反対側に配置されている。
そして、第４制御端子６４は、一端部側が第２半導体チップ２００の電流センスパッド２２１とボンディングワイヤ７４を介して電気的に接続され、他端部側がゲート駆動回路５１と電気的に接続されている。これにより、電流センス２２０で検出された検出結果がゲート駆動回路５１に入力される。
第５制御端子６５は、一端部側が第２半導体チップ２００のケルビンソースパッド２２２とボンディングワイヤ７５を介して電気的に接続され、他端部側がゲート駆動回路５１と接続されている。また、第５制御端子６５は、他端部側において、第３制御端子６３の他端部とＪＦＥＴ用調整抵抗４２を介して接続されている。さらに、第５制御端子６５は、他端部側において、第４制御端子６４と抵抗器４３を介して接続されている。
第６、第７制御端子６６、６７は、それぞれ一端部側が第１半導体チップ１００の温度センスパッド１２１、１２２とボンディングワイヤ７６、７７を介して電気的に接続されている。また、第６、第７制御端子６６、６７は、他端部側がゲート駆動回路５１と電気的に接続されている。これにより、温度センス１２０で検出された検出結果がゲート駆動回路５１に入力される。
ゲート駆動回路５１は、電流センス２２０の検出結果、および温度センス１２０の検出結果と閾値とを比較し、各検出結果が閾値未満である場合、外部回路からの入力信号に基づいて印加するゲート電圧を制御する。つまり、ゲート駆動回路５１は、外部回路からの入力信号に基づいて半導体装置をスイッチングオン動作させる場合、またはオン状態に維持する場合には、半導体装置に流れる電流量が適切であって第１半導体チップ１００が適切な温度であると判定すると、所定の正のゲート電圧を印加する。一方、ゲート駆動回路５１は、電流センス２２０の検出結果または温度センス１２０の検出結果が閾値以上であると判定した場合、外部回路からの入力信号に関わらず、ゲート電圧を小さくし（例えば、０Ｖ）、半導体装置をオフ状態にする。つまり、ゲート駆動回路５１は、半導体装置に流れる電流が異常電流（すなわち、過電流）であり、第１半導体チップ１００が異常温度であると判定した場合、外部回路からの入力信号に関わらず、ゲート電圧を小さくし（例えば、０Ｖ）、半導体装置をオフ状態にする。
以上説明したように、本実施形態では、第１半導体チップ１００に温度センス１２０が形成され、第２半導体チップ２００に電流センス２２０が形成されている。このため、まず、第１半導体チップ１００および第２半導体チップ２００にそれぞれ電流センス２２０を形成する場合と比較して、第１半導体チップ１００内の領域を有効に利用できる。また、第１半導体チップ１００および第２半導体チップ２００にそれぞれ温度センス１２０を形成する場合と比較して、第２半導体チップ２００内の領域を有効に利用できる。
また、第２半導体チップ２００に電流センス２２０が配置されている。そして、本実施形態では、第２半導体チップ２００は、Ｓｉ基板を用いて構成されており、ＳｉＣ基板を用いて構成される第１半導体チップ１００より製造工程が容易になり易い。したがって、コストの低減を図ることができる。つまり、第２半導体チップ２００に電流センス２２０を備えることにより、半導体装置全体のコストの低減を図ることができる。
また、オン抵抗の高い第１半導体チップ１００に温度センス１２０を配置している。つまり、温度（すなわち、発熱量）は、オン抵抗に依存し、オン抵抗が大きくなるほど大きくなるため、温度が高くなり易い第１半導体チップ１００に温度センス１２０を形成している。したがって、温度が高い第１半導体チップ１００の温度に基づいてゲート電圧を調整することにより、第１半導体チップ１００が破壊されることを抑制できる。つまり、半導体装置が破壊されることを抑制できる。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対して、第２半導体チップ２００に温度センス１２０を形成したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図１０に示されるように、温度センス１２０は、第２半導体チップ２００に形成されている。そして、第２半導体チップ２００には、温度センス１２０に加え、温度センスパッド１２１、１２２も配置されている。つまり、本実施形態では、温度センス１２０にて第２半導体チップ２００の温度が検出されるようになっている。なお、図１０は、半導体装置の平面図であるが、モールド樹脂４００内の構成を理解し易くするため、モールド樹脂４００内の構成等を実線で示し、モールド樹脂４００を破線で示している。
次に、本実施形態のゲート駆動回路５１について図１１を参照しつつ説明する。本実施形態のゲート駆動回路５１は、図１１に示されるように、第１半導体チップ温度導出回路（以下では、単に温度導出回路という）５１ａ、過熱保護回路５１ｂ、過電流保護回路５１ｃ、ゲート出力回路５１ｄ等を有している。
温度導出回路５１ａは、図示しない記憶部および導出部等を有している。そして、第２半導体チップ２００に形成された温度センス１２０からの検出信号が入力されると、第２半導体チップ２００の温度に基づいて第１半導体チップ１００の温度を導出する。なお、記憶部は、例えば、メモリ等の非遷移的実体的記憶媒体が用いられる。
具体的には、ＪＦＥＴ１０（すなわち、第１半導体チップ１００）とＭＯＳＦＥＴ２０（すなわち、第２半導体チップ２００）は、図１２に示されるように、流れる電流によって温度変化ΔＴが異なる。そして、図１３に示されるように、ＭＯＳＦＥＴ２０の温度変化ΔＴとＪＦＥＴ１０の温度変化ΔＴとの関係は、図１２の関係から導出することができる。したがって、記憶部には、ＭＯＳＦＥＴ２０の温度変化ΔＴと、ＪＦＥＴ１０の温度変化ΔＴとの関係が予め記憶されている。例えば、図１３に示されるＭＯＳＦＥＴ２０の温度変化ΔＴとＪＦＥＴ１０の温度変化ΔＴの関係は、ＭＯＳＦＥＴ２０の温度変化ΔＴの４倍がＪＦＥＴ１０の温度変化ΔＴとなる。
このため、温度導出回路５１ａは、温度センス１２０からの検出信号が入力されると、当該検出信号からＭＯＳＦＥＴ２０の温度変化ΔＴを演算する。そして、温度導出回路５１ａは、ＭＯＳＦＥＴ２０の温度変化ΔＴからＪＦＥＴ１０の温度変化ΔＴを演算し、当該温度変化ΔＴからＪＦＥＴ１０の温度を導出して過熱保護回路５１ｂに出力する。
過熱保護回路５１ｂは、第２半導体チップ２００に形成された温度センス１２０から検出信号が入力されると、第２半導体チップ２００の温度が閾値温度以上であるか否かを判定する。また、過熱保護回路５１ｂは、温度導出回路５１ａから第１半導体チップ１００の温度が入力されると、第１半導体チップ１００の温度が閾値以上であるか否かを判定する。そして、過熱保護回路５１ｂは、少なくともいずれか一方の温度が閾値以上であると判定すると、異常温度であることを示す信号をゲート出力回路５１ｄに出力する。
過電流保護回路５１ｃは、第２半導体チップ２００に形成された電流センス２２０から検出信号が入力されると、第２半導体チップ２００に流れる電流（すなわち、半導体装置に流れる電流）が閾値電流以上であるか否かを判定する。そして、過電流保護回路５１ｃは、第２半導体チップ２００に流れる電流が閾値以上であると判定すると、異常電流が流れていることを示す信号をゲート出力回路５１ｄに出力する。
ゲート出力回路５１ｄは、外部回路５２からの入力信号等に基づいてＭＯＳＦＥＴ２０のゲート電極２３に印加するゲート電圧を制御する。この際、過熱保護回路５１ｂから異常温度であることを示す信号、または過電流保護回路５１ｃから異常電流であることを示す信号を受信した場合には、外部回路５２からの入力信号に関わらず、ＭＯＳＦＥＴ２０のゲート電極２３に印加するゲート電圧を小さくする（例えば、０Ｖにする）。つまり、本実施形態では、温度センス１２０が形成されていない第１半導体チップ１００の温度も加味してゲート電圧を制御する。これにより、上記第２実施形態と同様に、半導体装置が破壊されることを抑制できる。
以上説明したように、本実施形態では、第２半導体チップ２００に温度センス１２０が形成されている。このため、上記のように、第２半導体チップ２００は、Ｓｉ基板を用いて構成されており、ＳｉＣ基板を用いて構成される第１半導体チップ１００より製造工程が容易になり易い。したがって、コストの低減を図ることができる。
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対して、第１半導体チップ１００のソース電極１１と第２配線パターン３０２とをボンディワイヤで接続すると共に、第２半導体チップ２００のソース電極２１と第３配線パターン３０３とをボンディワイヤで接続するようにしたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図１４に示されるように、第１半導体チップ１００と第２配線パターン３０２は、接続部材５０３としての複数のボンディングワイヤで接続されている。また、第２半導体チップ２００と第３配線パターン３０３は、接続部材５０６としての複数のボンディングワイヤで接続されている。なお、図１４は、半導体装置の平面図であるが、モールド樹脂４００内の構成を理解し易くするため、モールド樹脂４００内の構成等を実線で示し、モールド樹脂４００を破線で示している。
このように、接続部材５０３、５０６をボンディングワイヤで構成するようにしてもよい。なお、接続部材５０３、５０６をボンディングワイヤで接続する場合、ボンディングワイヤの本数を変更することによってインダクタンスが変化し、スイッチング速度が変化する。このため、本実施形態では、ボンディングワイヤの本数を調整することによっても容易にスイッチング速度を変化させることができる。
（第５実施形態）
第５実施形態について説明する。本実施形態は、第１実施形態に対して、複数の第１半導体チップ１００と複数の第２半導体チップ２００とを備えたものであり、その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図１５に示されるように、第１配線パターン３０１上には、３つの第１半導体チップ１００が搭載されている。そして、各第１半導体チップ１００は、ドレイン電極１２が第１配線パターン３０１と電気的に接続されている。また、第２配線パターン３０２上には、３つの第２半導体チップ２００が搭載されている。そして、各第２半導体チップ２００は、ドレイン電極２２が第２配線パターン３０２と電気的に接続されている。
また、各第１半導体チップ１００は、各ソース電極１１が第２配線パターン３０２と接続部材５０３を介して電気的に接続されている。また、各第２半導体チップ２００は、各ソース電極２１が第３配線パターン３０３と接続部材５０６を介して電気的に接続されている。つまり、各第１半導体チップ１００および第２半導体チップ２００は、それぞれ並列接続されている。
なお、図１５は、第１端子３１、第２端子３２、ＪＦＥＴ用調整抵抗４２、第１〜第３制御端子６１〜６３、モールド樹脂４００等を省略して示してある。
このように、複数の第１半導体チップ１００および第２半導体チップ２００を基板３００上に搭載した半導体装置としてもよい。また、このように複数の第１半導体チップ１００および複数の第２半導体チップ２００を配置することにより、同じようなサイズとなる１つの第１半導体チップ１００および１つの第２半導体チップ２００を配置した場合と比較して、ウェハの良品効率を高くすることができる。
すなわち、各第１半導体チップ１００および各第２半導体チップ２００は、通常、ウェハに対して所定の製造処理が実行された後、チップ単位に分割されることで構成される。このため、例えば、図１６に示されるように、０．１ｃｍ２である半導体チップの有効面積率（すなわち、歩留まり）が９５％である場合、０．５ｃｍ２の半導体チップを３つ用いると、１．５ｃｍ２の半導体チップを用いた場合より有効面積率を約２倍高くできる。つまり、本実施形態によれば、ウェハの良品効率を高くすることでコストの低減を図ることができる。
（第６実施形態）
第６実施形態について説明する。第６実施形態は、第５実施形態に第２実施形態を組み合わせたものであり、その他に関しては第５実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図１７に示されるように、３つの第１半導体チップ１００は、基板３００の面方向における一方向（すなわち、図１７中の紙面左右方向）に沿って配置されている。そして、３つの第１半導体チップ１００のうちの配列方向に沿って中心に位置する第１半導体チップ１００には、温度センスパッド１２１、１２２が形成されている。なお、温度センスパッド１２１、１２２が形成されている第１半導体チップ１００には、図示していないが、上記温度センス１２０も形成されている。つまり、本実施形態では、３つの第１半導体チップ１００のうち、隣合う第１半導体チップ１００の発熱の影響を受けて最も温度が高くなり易い第１半導体チップ１００に、温度センス１２０および温度センスパッド１２１、１２２が形成されている。
また、３つの第２半導体チップ２００は、基板３００の面方向における一方向（すなわち、図１７中の紙面左右方向）に沿って配置されている。そして、３つの第２半導体チップ２００のうちの１つには、電流センスパッド２２１およびケルビンソースパッド２２２が形成されている。なお、電流センスパッド２２１が形成されている第２半導体チップ２００には、図示していないが、上記電流センス２２０も形成されている。また、図１７は、第１端子３１、第２端子３２、ＪＦＥＴ用調整抵抗４２、第１〜第３制御端子６１〜６３、モールド樹脂４００等を省略して示してある。
このように、第５実施形態に第２実施形態を組み合わせ、温度センス１２０および電流センス２２０を備えるようにしてもよい。また、本実施形態では、１つの第１半導体チップ１００のみに温度センス１２０を形成しているため、残りの第１半導体チップ１００の面積効率を向上できる。同様に、１つの第２半導体チップ２００のみに電流センス２２０を形成しているため、残りの第２半導体チップ２００の面積効率を向上できる。
また、温度センス１２０は、最も温度が高くなり易い第１半導体チップ１００のみに形成されている。このため、各第１半導体チップ１００のうちの最も高温となる温度を検出しつつ、他の第１半導体チップ１００では面積を有効に利用できる。
（第７実施形態）
第７実施形態について説明する。第７実施形態は、第１実施形態に対して両面放熱構造としたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図１８に示されるように、第１半導体チップ１００は、ドレイン電極１２側が第１下側ヒートシンク６０１に接合部材６１１を介して接続されている。また、第２半導体チップ２００は、ドレイン電極２２側が第２下側ヒートシンク６０２に接合部材６１２を介して接続されている。
また、第１半導体チップ１００上には、接合部材６１３を介して直方体状の第１金属ブロック６０３が搭載され、第１金属ブロック６０３上には、接合部材６１４を介して第１上側ヒートシンク６０４が配置されている。なお、第１金属ブロック６０３は、第１半導体チップ１００に形成されたソース電極１１上に配置され、ソース電極１１の平面形状とほぼ等しい平面形状とされる。
第２半導体チップ２００上には、接合部材６１５を介して直方体状の第２金属ブロック６０５が搭載され、第２金属ブロック６０５上には、接合部材６１６を介して第２上側ヒートシンク６０６が配置されている。なお、第２金属ブロック６０５は、第２半導体チップ２００に形成されたソース電極２１上に配置され、ソース電極２１の平面形状とほぼ等しい平面形状とされる。
つまり、本実施形態では、第１半導体チップ１００は、対向して配置される第１下側ヒートシンク６０１と第１上側ヒートシンク６０４との間に配置されている。また、第２半導体チップ２００は、対向して配置される第２下側ヒートシンク６０２と第２上側ヒートシンク６０６との間に配置されている。そして、第１上側ヒートシンク６０４と第２下側ヒートシンク６０２とは、中間部材６０７によって接続されている。本実施形態では、中間部材６０７は、第２下側ヒートシンク６０２と一体的に形成されており、第１上側ヒートシンク６０４と接合部材６１７を介して接合されている。
なお、第１下側ヒートシンク６０１、第２下側ヒートシンク６０２、第１上側ヒートシンク６０４、第２上側ヒートシンク６０６、第１金属ブロック６０３、および第２金属ブロック６０５は、例えば、Ｃｕ等を用いて構成される。また、各接合部材６１１〜６１７は、例えば、はんだを用いて構成される。
第１半導体チップ１００のゲートパッド１４は、第３制御端子６３とボンディングワイヤ７４を介して電気的に接続されている。第２半導体チップ２００のゲートパッド２４は、第１制御端子６１とボンディングワイヤ７１を介して電気的に接続されている。
なお、図１８とは別断面において、第２半導体チップ２００のソース電極２１と電気的に接続される第２制御端子６２が配置されており、当該第２制御端子６２と第３制御端子６３との間にＪＦＥＴ用調整抵抗４２が配置されている。また、図１８とは別断面において、第１下側ヒートシンク６０１は、第１端子３１と接続されており、第２上側ヒートシンク６０６は、第２端子３２と接続されている。但し、第１端子３１は、第１下側ヒートシンク６０１の一部で構成されていてもよいし、第２端子３２は、第２上側ヒートシンク６０６の一部で構成されていてもよい。また、中間部材６０７は、第２下側ヒートシンク６０２とは別部材として構成され、第２下側ヒートシンク６０２に接合部材を介して接合されるようにしてもよい。さらに、中間部材６０７は、第１上側ヒートシンク６０４と一体化され、第２下側ヒートシンク６０２と接合部材を介して接合されるようにしてもよい。
そして、モールド樹脂４００は、第１下側ヒートシンク６０１および第１上側ヒートシンク６０４のうちの第１半導体チップ１００側と反対側の部分が露出するように備えられている。また、モールド樹脂４００は、第２下側ヒートシンク６０２および第２上側ヒートシンク６０６のうちの第２半導体チップ２００側と反対側の部分が露出するように備えられている。これにより、本実施形態では、第１、第２下側ヒートシンク６０１、６０２および第１、第２上側ヒートシンク６０４、６０６におけるモールド樹脂４００から露出する部分において、第１、第２半導体チップ１００、２００に発生した熱が放出される。すなわち、本実施形態の半導体装置は、いわゆる両面放熱構造とされている。
このような構成としても、上記図１に示す回路構成を実現でき、上記第１実施形態と同様の効果を得ることができる。また、両面放熱構造とすることにより、第１半導体チップ１００および第２半導体チップ２００の熱を放出し易くなり、高温になることによって第１半導体チップ１００および第２半導体チップ２００が破壊されることを抑制できる。
なお、ここでは、第１下側ヒートシンク６０１および第２下側ヒートシンク６０２を備える構成としたが、上記第１実施形態のように、基板３００を備え、第１半導体チップ１００および第２半導体チップ２００は、基板３００上に搭載されるようにしてもよい。
（第８実施形態）
第８実施形態について説明する。第８実施形態は、第７実施形態に対し、第１半導体チップ１００と第２半導体チップ２００とを積層して配置したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図１９に示されるように、下側ヒートシンク６０１上に、接合部材６１１を介して第１半導体チップ１００が積層され、第１半導体チップ１００上に接合部材６１３を介して金属ブロック６０３が配置されている。そして、第１金属ブロック６０３上には、はんだ等で構成される接合部材６１８を介して第２半導体チップ２００が配置されている。つまり、第１半導体チップ１００上に第２半導体チップ２００が積層されて配置されている。
第２半導体チップ２００上には、接合部材６１５を介して第２金属ブロック６０５が配置され、第２金属ブロック６０５上には、接合部材６１６を介して上側ヒートシンク６０６が配置されている。
また、本実施形態では、第１半導体チップ１００は、第２半導体チップ２００より平面形状が大きくされている。そして、第１半導体チップ１００は、第１半導体チップ１００と第２半導体チップ２００との積層方向から視たとき、ゲートパッド１４が第２半導体チップの外側に位置するように配置されている。
第１半導体チップ１００は、第３制御端子６３とボンディングワイヤ７３を介して接続されている。第２半導体チップ２００は、第１制御端子６１とボンディングワイヤ７１を介して接続されている。なお、本実施形態では、上記第７実施形態と同様に、図１９とは別断面において、第２半導体チップ２００のソース電極２１と電気的に接続される第２制御端子６２が配置されている。そして、第２制御端子６２と第３制御端子６３との間には、ＪＦＥＴ用調整抵抗４２が配置されている。
また、モールド樹脂４００は、下側ヒートシンク６０１および上側ヒートシンク６０４のうちの第１、第２半導体チップ１００、２００側と反対側の部分が露出するように備えられている。
以上説明したように、第１半導体チップ１００と第２半導体チップ２００とが積層されて配置される構成としても、上記第７実施形態と同様の効果を得ることができる。
（第９実施形態）
第９実施形態について説明する。第９実施形態は、第８実施形態に対し、第１半導体チップ１００を第２半導体チップ２００より小さくしたものであり、その他に関しては第８実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図２０に示されるように、第１半導体チップ１００は、第２半導体チップ２００より小さくされている。このため、直方体状の第１金属ブロック６０３をそのまま第１半導体チップ１００上に配置し、第１金属ブロック６０３上に第２半導体チップ２００を配置すると、第２半導体チップ２００のドレイン電極２２の一部が第１金属ブロック６０３と接続されない構成となってしまう。この場合、第１金属ブロック６０３と第２半導体チップ２００との間で電気的、機械的な接続不良が発生する可能性がある。
このため、本実施形態では、第１半導体チップ１００と第１金属ブロック６０３との間には、スペーサ６０８が配置されている。そして、第１金属ブロック６０３は、はんだ等で構成される接合部材６１９を介してスペーサ６０８と接合されている。
スペーサ６０８は、Ｃｕ等で構成され、平面形状が第１半導体チップ１００に対応する形状とされている。詳しくは、スペーサ６０８は、平面形状が第１半導体チップ１００におけるソース電極１１の大きさとほぼ等しくされている。また、第１金属ブロック６０３は、平面形状が第２半導体チップ２００に対応する形状とされている。詳しくは、第１金属ブロック６０３は、平面形状が第２半導体チップ２００におけるドレイン電極２２の大きさとほぼ等しくされている。これにより、第２半導体チップ２００が金属ブロック６０３と確実に接合され、電気的、機械的な接合不良が発生することが抑制される。
なお、本実施形態では、上記第７実施形態と同様に、図２０とは別断面において、第２半導体チップ２００のソース電極２１と電気的に接続される第２制御端子６２が配置されている。そして、当該第２制御端子６２と第３制御端子６３との間には、ＪＦＥＴ用調整抵抗４２が配置されている。
以上説明したように、本実施形態では、第１半導体チップ１００の方が第２半導体チップ２００より平面形状が小さくされているが、第１半導体チップ１００と第１金属ブロック６０３との間には、スペーサ６０８が配置されている。このため、第１金属ブロック６０３と第２半導体チップ２００におけるドレイン電極２２との接合面積を十分に確保できる。
また、スペーサ６０８を配置することにより、第１半導体チップ１００と第１金属ブロック６０３との間隔を広くすることもできる。このため、第１半導体チップ１００のゲートパッド１４と第３制御端子６３とを接続するボンディングワイヤ７３が配置される空間を確保できる。
さらに、第１半導体チップ１００として第２半導体チップ２００より平面形状が小さいものを用いることもでき、設計の自由度の向上を図ることもできる。
（第１０実施形態）
第１０実施形態について説明する。第１０実施形態は、第７実施形態の半導体装置を並べて配置したものであり、その他に関しては第７実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図２１に示されるように、上記第７実施形態で説明したモールド樹脂４００を除く部分の構成を構成部材とすると、２つの構成部材６３１、６３２が並べて配置されている。そして、各構成部材６３１、６３２がモールド樹脂４００で封止されることで構成されている。
また、構成部材６３１における第２上側ヒートシンク６０６と、構成部材６３２における第１下側ヒートシンク６０１とは、中間部材６０９によって接続されている。本実施形態では、中間部材６０９は、構成部材６３２における第１下側ヒートシンク６０２と一体的に形成されており、構成部材６３１における第１上側ヒートシンク６０４と接合部材６２０を介して接合されている。
なお、中間部材６０９は、構成部材６３２における第１下側ヒートシンク６０１とは別部材として構成され、構成部材６３２における第１下側ヒートシンク６０１に接合部材を介して接合されるようにしてもよい。また、中間部材６０７は、構成部材６３１における第１上側ヒートシンク６０４と一体化され、構成部材６３２における第１下側ヒートシンク６０１と接合部材を介して接合されるようにしてもよい。さらに、図２１とは別断面において、構成部材６３１の第２半導体チップ２００と接続される第１、第２制御端子６１、６２が配置されている。また、構成部材６３２の第１半導体チップ１００と接続される第３制御端子６３、構成部材６３２の第２半導体チップ２００と接続される第２制御端子６２が配置されている。そして、各構成部材６３１、６３２における第２制御端子６２と第３制御端子６３との間には、ＪＦＥＴ用調整抵抗４２が配置されている。
このように、２つの構成部材６３１、６３２を備える半導体装置としてもよい。なお、ここでは、２つの構成部材６３１、６３２を備える構成について説明したが、さらに複数の構成部材が備えられていてもよい。
（第１１実施形態）
第１１実施形態について説明する。第１１実施形態は、第８実施形態の半導体装置を並べて配置したものであり、その他に関しては第８実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図２２に示されるように、上記第８実施形態で説明したモールド樹脂４００を除く部分の構成を構成部材とすると、２つの構成部材６３３、６３４が並べて配置されている。そして、各構成部材６３３、６３４がモールド樹脂４００で封止されることで構成されている。
また、構成部材６３３における上側ヒートシンク６０４と、構成部材６３４における下側ヒートシンク６０１とは、中間部材６１０によって接続されている。本実施形態では、中間部材６１０は、構成部材６３４における下側ヒートシンク６０１と一体的に形成されており、構成部材６３３における上側ヒートシンク６０４と接合部材６２１を介して接合されている。
なお、中間部材６１０は、構成部材６３４における下側ヒートシンク６０１とは別部材として構成され、構成部材６３４における下側ヒートシンク６０１に接合部材を介して接合されるようにしてもよい。また、中間部材６１０は、構成部材６３３における上側ヒートシンク６０４と一体化され、構成部材６３４における下側ヒートシンク６０１と接合部材を介して接合されるようにしてもよい。さらに、図２２とは別断面において、構成部材６３３、６３４の第２半導体チップ２００と接続される各第２制御端子６２が配置されている。そして、各構成部材６３３、６３４における第２制御端子６２と第３制御端子６３との間には、ＪＦＥＴ用調整抵抗４２が配置されている。
このように、２つの構成部材６３３、６３４を備える半導体装置としてもよい。なお、ここでは、２つの構成部材６３４、６３４を備える構成について説明したが、さらに複数の構成部材が備えられていてもよい。
（第１２実施形態）
第１２実施形態について説明する。本実施形態は、第１実施形態に対して、ＭＯＳＦＥＴ用調整抵抗４１の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図２３に示されるように、ＭＯＳＦＥＴ用調整抵抗４１は、第３ダイオード４１１ａと第３抵抗４１１ｂとが直列に接続された第３抵抗回路４１１と、第４ダイオード４１２ａと第４抵抗４１２ｂとが直列に接続された第４抵抗回路４１２とを有している。そして、第３抵抗回路４１１および第４抵抗回路４１２は、第３ダイオード４１１ａのカソードおよび第４ダイオード４１２ａのアノードがそれぞれＭＯＳＦＥＴ２０のゲート電極２３と接続されるように、並列に配置されている。
なお、本実施形態のＭＯＳＦＥＴ用調整抵抗４１は、第３抵抗回路４１１および第４抵抗回路４１２を含んでパッケージ化された部品であり、第１半導体チップ１００および第２半導体チップ２００と異なる別部品として構成された外付部品である。つまり、ＭＯＳＦＥＴ用調整抵抗４１は、モールド樹脂４００から露出するように配置される。このため、用途に応じ、抵抗値を調整したＭＯＳＦＥＴ用調整抵抗４１を容易に着脱、交換できる。
また、本実施形態では、第４抵抗４１２ｂは、第３抵抗４１１ｂより大きな値とされている。詳しくは、第４抵抗４１２ｂは、後述するように半導体装置をオフ状態にする際のスイッチング速度を制御するものであり、要求される所望の用途に応じた抵抗値とされる。
本実施形態では、このようなＭＯＳＦＥＴ用調整抵抗４１を介してＭＯＳＦＥＴ２０のゲート電極２３とゲート駆動回路５１が接続されている。このため、ＭＯＳＦＥＴ２０は、スイッチングオン動作する場合とスイッチングオフ動作する場合とにおいて、異なる抵抗回路によってスイッチング速度が調整される。
具体的には、ＭＯＳＦＥＴ２０のゲート電極２３は、スイッチングオン動作する際には、第３抵抗回路４１１を介してゲート駆動回路５１と接続された状態となる。すなわち、第３抵抗回路４１１がＭＯＳＦＥＴ２０のスイッチングオン動作用の速度調整抵抗として機能する。また、ＭＯＳＦＥＴ２０のゲート電極２３は、スイッチングオフ動作する際には、第４抵抗回路４１２を介してゲート駆動回路５１と接続された状態となる。すなわち、第４抵抗回路４１２がＭＯＳＦＥＴ２０のスイッチングオフ動作用の速度調整抵抗として機能する。このため、各抵抗回路４１１、４１２の抵抗値を調整することにより、ＭＯＳＦＥＴ２０のスイッチング速度を適宜調整できる。
以上が本実施形態における半導体装置の構成である。このような半導体装置は、例えば、図２４に示されるように、三相モータを駆動するインバータ回路のスイッチング素子として用いられる。
すなわち、図２４に示されるように、インバータ回路は、電源７００からの電圧Ｖｃｃが印加される電源ライン７１０とグランドに接続されるグランドライン７２０との間にＵ相、Ｖ相、Ｗ相の３回路が備えられた構成とされている。そして、各層は、それぞれゲート駆動回路５１および三相モータＭと接続されている。以下、Ｕ層の詳細な構成について、図２５を参照しつつ説明する。なお、Ｖ層、Ｗ層の詳細な構成は、Ｕ層と同じであるため、省略する。また、図２５では、理解をし易くするため、第１半導体チップ１００、第２半導体チップ２００、ＭＯＳＦＥＴ用調整抵抗４１、ＪＦＥＴ用調整抵抗４２等を示す囲い線を省略している。
図２５に示されるように、Ｕ層は、図２３に示す半導体装置が２つ備えられた構成とされている。そして、Ｕ層は、上側アームにおけるＪＦＥＴ１０のドレイン電極１２が第１端子３１を介して電源ライン７１０と接続されていると共に、下側アームにおけるＭＯＳＦＥＴ２０のソース電極２１が第２端子３２を介してグランドライン７２０と接続されている。また、上側アームにおけるＭＯＳＦＥＴ２０は、ソース電極２１が下側アームにおけるＪＦＥＴ１０のドレイン電極１２と電気的に接続されている。つまり、上側アームの第２端子３２が下側アームの第１端子３１と電気的に接続されている。そして、上側アームの第２端子３２と下側アームの第１端子３１との間が三相モータＭと接続されている。また、上側アームおよび下側アームにおける各ＭＯＳＦＥＴ２０は、それぞれゲート電極２３がゲート駆動回路と接続されている。
このように、本実施形態の半導体装置をインバータ回路のスイッチング素子として用いることでもきる。
以上説明したように、本実施形態では、ＭＯＳＦＥＴ２０のゲート電極２３は、スイッチングオン動作する際には、第３抵抗回路４１１を介してゲート駆動回路５１と接続される。また、ＭＯＳＦＥＴ２０のゲート電極２３は、スイッチングオフ動作する際には、第４抵抗回路４１２を介してゲート駆動回路５１と接続される。このため、半導体装置をスイッチングオン動作させる際およびスイッチングオフ動作させる場合において、それぞれ所望のスイッチング速度となるように調整できる。したがって、さらに信頼性の高い半導体装置とできる。
なお、上記では、第１２実施形態の半導体装置が三相モータＭを駆動するインバータ回路に用いられる例について説明したが、もちろん上記第１実施形態の半導体装置等も三相モータＭを駆動するインバータ回路に用いられることもできる。
（第１３実施形態）
第１３実施形態について説明する。本実施形態は、第１２実施形態に対して、ＭＯＳＦＥＴ用調整抵抗４１およびＪＦＥＴ用調整抵抗４２の構成を変更したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図２６に示されるように、半導体装置の基本的な構成は第１２実施形態と同様である。但し、本実施形態では、ＪＦＥＴ用調整抵抗４２は、第２抵抗４２２ｂが配線抵抗や寄生抵抗等で構成され、外付け抵抗が使用されていない。例えば、第１抵抗４２１ｂは、数十から数百Ωとされ、第２抵抗４２２ｂは、数Ωのオーダとされる。
また、ＭＯＳＦＥＴ用調整抵抗４１は、第３抵抗４１１ｂが配線抵抗や寄生抵抗等で構成され、外付け抵抗が使用されていない。例えば、第３抵抗４１１ｂは、数Ωとされ、第４抵抗４１２ｂは、数十から数百Ωのオーダとされる。
そして、本実施形態では、ＪＦＥＴ用調整抵抗４２では、第１抵抗回路４２１に第１ダイオード４２１ａが備えられていない。同様に、ＭＯＳＦＥＴ用調整抵抗４１では、第４抵抗回路４１２に第４ダイオード４１２ａが備えられていない。
このような半導体装置では、第２抵抗４２２ｂが第１抵抗４２１ｂよりも極小の値とされている。このため、ＪＦＥＴ１０がスイッチングオフ動作する場合には、第１抵抗回路４２１に第１ダイオード４２１ａを配置しなくても、ＪＦＥＴ１０のゲート層１３が実質的に第２抵抗４２２ｂを介してＭＯＳＦＥＴ２０のソース電極２１と接続された状態となる。同様に、第３抵抗４１１ｂが第４抵抗４１２ｂより極小の値とされている。このため、ＭＯＳＦＥＴ２０をスイッチングオン動作する際には、第４ダイオード４１２ａを配置しなくても、ＭＯＳＦＥＴ２０のゲート電極２３が実質的に第３抵抗４１１ｂを介してゲート駆動回路５１と接続された状態となる。
このため、本実施形態によれば、部品点数の削減を図りつつ、上記第１２実施形態と同様の効果を得ることができる。なお、本実施形態は、ＭＯＳＦＥＴ用調整抵抗４１およびＪＦＥＴ用調整抵抗４２のいずれか一方のみに対しても適用可能である。つまり、例えば、ＪＦＥＴ用調整抵抗４２の第１抵抗回路４２１に第１ダイオード４２１ａが配置されていない構成とし、ＭＯＳＦＥＴ用調整抵抗４１の第４抵抗回路４１２には第４ダイオード４１２ａが配置されるようにしてもよい。また、ＭＯＳＦＥＴ用調整抵抗４１は、上記第１実施形態のように、抵抗成分のみで構成されるようにしてもよい。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態において、第１半導体チップ１００（すなわち、ＪＦＥＴ１０）は、ボディ層１１６を備えない構成としてもよい。
また、上記各実施形態において、ボディ層１１６の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成であれば、ボディ層１１６をゲート層１３より深くしなくてもよい。例えば、ボディ層１１６の底部を先細り形状にしたり、ボディ層１１６の幅をゲート層１３の幅より狭くすることにより、ボディ層１１６の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成としてもよい。また、ボディ層１１６の底面と繋がる領域をゲート層１３の底面と繋がる領域より不純物濃度が高いＮ型領域とすることにより、ボディ層１１６の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成としてもよい。
さらに、上記各実施形態において、ＪＦＥＴ用調整抵抗４２の構成を変更してもよい。例えば、スイッチを備え、半導体装置をスイッチングオン動作させる際に第１抵抗４２１ｂによってゲート電流が調整されるようにし、スイッチングオフ動作させる際に第２抵抗４２２ｂによってゲート電流が調整されるようにしてもよい。
そして、上記各実施形態において、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、適宜Ｐチャネル型とされていてもよい。
さらに、上記第２実施形態において、第１半導体チップ１００および第２半導体チップ２００にそれぞれ温度センス１２０および電流センス２２０等を備えるようにしてもよい。
また、上記第３実施形態では、第１半導体チップ１００の方が第２半導体チップ２００より温度が高くなり易いため、過熱保護回路５１ｂは、温度導出回路５１ａで導出された第１半導体チップ１００の温度のみを判定するようにしてもよい。
そして、上記第６実施形態において、各第１半導体チップ１００にそれぞれ温度センス１２０および温度センスパッド１２１、１２２を形成するようにしてもよい。また、各第２半導体チップ２００にそれぞれ電流センス２２０、電流センスパッド２２１、およびケルビンソースパッド２２２を備えるようにしてもよい。
さらに、上記第９実施形態において、第１金属ブロック６０３とスペーサ６０８とは一体化されていてもよい。例えば、第１金属ブロック６０３は、第１半導体チップ１００側の部分が適宜切削や研磨等されることにより、スペーサ６０８として機能する突出部を有する構成とされていてもよい。
そして、上記各実施形態において、ＪＦＥＴ用調整抵抗４２がモールド樹脂４００の外側に配置されるのであれば、ＪＦＥＴ１０はノーマリオフとなる構成とされていてもよいし、ＭＯＳＦＥＴ２０はノーマリオンとなる構成とされていてもよい。
さらに、上記各実施形態において、ＪＦＥＴ用調整抵抗４２は、第１抵抗回路４２１および第２抵抗回路４２２を有していれば、モールド樹脂４００内に配置されていてもよい。
また、上記第１〜第１２実施形態において、第１抵抗４２１ｂと第２抵抗４２２ｂとは、同じ大きさとされていてもよいし、第１抵抗４２１ｂが第２抵抗４２２ｂより小さくされていてもよい。同様に、上記第１２実施形態では、第３抵抗４１１ｂと第４抵抗４１２ｂとは、同じ大きさとされていてもよいし、第３抵抗４１１ｂが第４抵抗４１２ｂより小さくされていてもよい。
また、上記各実施形態が適宜組み合わされていてもよい。例えば、上記第２実施形態を上記第７〜第１３実施形態に組み合わせ、温度センス１２０や電流センス２２０等を形成するようにしてもよい。同様に、上記第３実施形態を上記第６〜第１３実施形態に組み合わせ、温度センス１２０および電流センス２２０等を第２半導体チップ２００に形成するようにしてもよい。また、上記第５、第６実施形態を上記第７〜第１３実施形態に組み合わせ、複数の第１半導体チップ１００および第２半導体チップ２００を備えるようにしてもよい。そして、上記第７〜第１１実施形態を上記第１２、第１３実施形態に組み合わせるようにしてもよい。さらに、上記各実施形態を組み合わせたもの同士をさらに組み合わせるようにしてもよい。
１０ ＪＦＥＴ
１１ ソース電極
１２ ドレイン電極
１３ ゲート層（ゲート電極）
２０ ＭＯＳＦＥＴ
２１ ソース電極
２２ ドレイン電極
２３ ゲート電極
４２ ＪＦＥＴ用調整抵抗
４２１ 第１抵抗回路
４２２ 第２抵抗回路

Claims (14)

  1. 接合型ＦＥＴ（１０）が形成された第１半導体チップ（１００）とＭＯＳＦＥＴ（２０）が形成された第２半導体チップ（２００）とを有する半導体装置において、
    前記接合型ＦＥＴが形成された前記第１半導体チップと、
    前記ＭＯＳＦＥＴが形成された前記第２半導体チップと、
    前記接合型ＦＥＴのゲート電極（１３）と前記ＭＯＳＦＥＴのソース電極（２１）との間に配置された接合型ＦＥＴ用調整抵抗（４２）と、を備え、
    前記接合型ＦＥＴと前記ＭＯＳＦＥＴは、前記接合型ＦＥＴのソース電極（１１）と前記ＭＯＳＦＥＴのドレイン電極（２２）とが電気的に接続されてカスコード接続されており、
    前記接合型ＦＥＴ用調整抵抗は、スイッチングオン動作用の第１抵抗回路（４２１）およびスイッチングオフ動作用の第２抵抗回路（４２２）を有している半導体装置。
  2. 前記第１半導体チップおよび前記第２半導体チップを封止するモールド樹脂（４００）を備え、
    前記接合型ＦＥＴ用調整抵抗は、前記モールド樹脂から露出する状態で配置されている請求項１に記載の半導体装置。
  3. 前記第１抵抗回路は、第１ダイオード（４２１ａ）と第１抵抗（４２１ｂ）とを有し、前記第１ダイオードと前記第１抵抗とが直列に接続され、
    前記第２抵抗回路は、第２ダイオード（４２２ａ）と第２抵抗（４２２ｂ）とを有し、前記第２ダイオードと前記第２抵抗とが直列に接続され、
    前記第１抵抗回路および前記第２抵抗回路は、前記第１ダイオードのカソードおよび前記第２ダイオードのアノードが前記接合型ＦＥＴのゲート電極と接続されるように並列に接続されている請求項１または２に記載の半導体装置。
  4. 前記ＭＯＳＦＥＴのゲート電極（２３）とゲート駆動回路（５１）との間に配置されるＭＯＳＦＥＴ用調整抵抗（４１）を有し、
    前記ＭＯＳＦＥＴ用調整抵抗は、スイッチングオン動作用の第３抵抗回路（４１１）およびスイッチングオフ動作用の第４抵抗回路（４１２）を有している請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 前記第３抵抗回路は、第３ダイオード（４１１ａ）と第３抵抗（４１１ｂ）とを有し、前記第３ダイオードと前記第３抵抗とが直列に接続され、
    前記第４抵抗回路は、第４ダイオード（４１２ａ）と第４抵抗（４１２ｂ）とを有し、前記第４ダイオードと前記第４抵抗とが直列に接続され、
    前記第３抵抗回路および前記第４抵抗回路は、前記第３ダイオードのカソードおよび前記第４ダイオードのアノードが前記ＭＯＳＦＥＴのゲート電極と接続されるように並列に接続されている請求項４に記載の半導体装置。
  6. 前記第１半導体チップは、
    第１導電型のドリフト層（１１３）と、
    前記ドリフト層上に配置された第１導電型のチャネル層（１１４）と、
    前記チャネル層の表層部に形成され、前記チャネル層よりも高不純物濃度とされた第１導電型のソース層（１１５）と、
    前記チャネル層に前記ソース層よりも深くまで形成され、前記ゲート電極としての第２導電型のゲート層（１３）と、
    前記ドリフト層を挟んで前記ソース層と反対側に配置されるドレイン層（１１１）と、
    前記ゲート層と電気的に接続されるゲート配線（１１８）と、
    前記ソース層と電気的に接続される前記ソース電極と、
    前記ドレイン層と電気的に接続されるドレイン電極（１２）と、を備え、
    前記チャネル層には、前記ソース層よりも深くまで形成され、前記ソース電極と電気的に接続される第２導電型のボディ層（１１６）が形成されている請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 前記ボディ層の底部側では、前記ゲート層の底部側よりも電界強度が高くなる請求項６に記載の半導体装置。
  8. 前記第１半導体チップおよび前記第２半導体チップには、いずれか一方に温度を検出する温度センス（１２０）が形成されていると共に、いずれか一方に電流を検出する電流センス（２２０）が形成されており、
    前記ＭＯＳＦＥＴのゲート電極（２３）には、前記電流センスの検出結果および前記温度センスの検出結果に基づいたゲート電圧が印加される請求項１ないし７のいずれか１つに記載の半導体装置。
  9. 前記第１半導体チップは、炭化珪素基板を用いて構成され、
    前記第２半導体チップは、シリコン基板を用いて構成され、
    前記電流センスは、前記第２半導体チップに形成されている請求項８に記載の半導体装置。
  10. 前記第１半導体チップは、前記第２半導体チップよりオン抵抗が高くされており、
    前記温度センスは、前記第１半導体チップに形成されている請求項８または９に記載の半導体装置。
  11. 前記第１半導体チップは、前記第２半導体チップよりオン抵抗が高くされており、
    前記温度センスは、前記第２半導体チップに形成され、
    前記ＭＯＳＦＥＴのゲート電極に前記ゲート電圧を印加するゲート駆動回路（５１）を有し、
    前記ゲート駆動回路は、前記温度センスで検出された温度から前記第１半導体チップの温度を導出する温度導出回路（５１ａ）を有し、前記温度導出回路で導出された前記第１半導体チップの温度も加味した前記ゲート電圧を印加する請求項８または９に記載の半導体装置。
  12. 対向して配置された第１下側ヒートシンク（６０１）および第１上側ヒートシンク（６０４）と、
    対向して配置された第２下側ヒートシンク（６０２）および第２上側ヒートシンク（６０６）と、
    前記第１半導体チップおよび前記第２半導体チップを封止するモールド樹脂（４００）と、を有し、
    前記第１半導体チップは、前記第１下側ヒートシンクおよび前記第１上側ヒートシンクとの間に配置されて前記第１下側ヒートシンクおよび前記第１上側ヒートシンクと電気的、および熱的に接続されており、
    前記第２半導体チップは、前記第２下側ヒートシンクおよび前記第２上側ヒートシンクとの間に配置されて前記第２下側ヒートシンクおよび前記第２上側ヒートシンクと電気的、および熱的に接続されており、
    前記第１上側ヒートシンクと前記第２下側ヒートシンクとが電気的に接続され、
    前記モールド樹脂は、前記第１下側ヒートシンクおよび前記第１上側ヒートシンクのうちの前記第１半導体チップ側と反対側の部分、および前記第２下側ヒートシンクおよび前記第２上側ヒートシンクのうちの前記第２半導体チップ側と反対側の部分が露出する状態で、前記第１半導体チップおよび前記第２半導体チップを封止している請求項１ないし１１のいずれか１つに記載の半導体装置。
  13. 対向して配置された下側ヒートシンク（６０１）および上側ヒートシンク（６０４）と、
    前記第１半導体チップおよび前記第２半導体チップを封止するモールド樹脂（４００）と、を有し、
    前記第１半導体チップおよび前記第２半導体チップは、前記下側ヒートシンクと前記上側ヒートシンクとの間に積層されて配置され、
    前記モールド樹脂は、前記下側ヒートシンクおよび前記上側ヒートシンクのうちの前記第１半導体チップおよび前記第２半導体チップ側と反対側の部分が露出する状態で、前記第１半導体チップおよび前記第２半導体チップを封止している請求項１ないし１１のいずれか１つに記載の半導体装置。
  14. 前記第１半導体チップは、前記第２半導体チップより平面形状が小さくされており、
    前記第１半導体チップと前記第２半導体チップとの間には、前記第１半導体チップ側に、前記第１半導体チップと接続されると共に前記第１半導体チップの平面形状に対応する形状のスペーサ（６０８）が配置され、前記スペーサと前記第２半導体チップとの間に、前記第２半導体チップと接続されると共に前記第２半導体チップの平面形状に対応する形状の金属ブロック（６０３）が配置されている請求項１３に記載の半導体装置。
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