CN107204762B - 一种高压nmos驱动器死区时间控制电路 - Google Patents

一种高压nmos驱动器死区时间控制电路 Download PDF

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Abstract

本发明公开了一种高压NMOS驱动器死区时间控制电路，包括滞回保护模块、高侧逻辑模块、高侧延时模块、高侧驱动模块、高侧欠压锁定模块、低侧延时模块、低侧逻辑模块、低侧驱动模块和低侧感应模块。本发明通过控制输入信号与输出反馈信号的逻辑关系及时序，解决高、低侧输出信号同时为高的异常状态，避免整流管和驱动管同时开启，提高后级功率放大器的效率。

Description

一种高压NMOS驱动器死区时间控制电路
技术领域
本发明涉及高压驱动器技术领域，特别是涉及一种高压NMOS驱动器死区时间控制电路。
背景技术
由于功率放大器工作时容易发热，需要进行间断供电，以防止功率管烧毁，因此驱动器的输入输出信号为TTL信号，输出分别控制驱动管和整流管。在传统的双输入高压NMOS驱动器中，输入信号直接控制对应的输出信号，一路的输出信号不会对另一路的输出信号进行监测，使导通时间与关断时间难以控制，导致整流管和驱动管会出现同时开启的状况，使后级功率放大器的工作效率降低。
发明内容
本发明要解决的技术问题是针对上述现有技术的不足，提供一种高压NMOS驱动器的死区时间控制电路，消除了高压NMOS驱动器在输入信号切换瞬间可能出现的高、低侧输出信号同时为高电平的异常状态，避免整流管和驱动管同时开启，提高后级功率放大器的效率。
为解决上述技术问题，本发明所采取的技术方案是：
一种高压NMOS驱动器死区时间控制电路，包括滞回保护模块、高侧逻辑模块、高侧延时模块、高侧驱动模块、高侧欠压锁定模块、低侧延时模块、低侧逻辑模块、低侧驱动模块和低侧感应模块；2个滞回保护模块均连接高侧逻辑模块和低侧延时模块，高侧逻辑模块连接高侧延时模块，高侧延时模块连接高侧驱动模块，低侧延时模块连接低侧逻辑模块，低侧逻辑模块连接低侧驱动模块，低侧驱动模块的输出端连接低侧感应模块的输入端，低侧感应模块的输出端连接高侧延时模块的输入端；还包括一个从外部的稳压电源获得的欠压信号，所述欠压信号分别输入高侧欠压锁定模块和低侧逻辑模块，用来实现欠压锁定。
低侧输出信号L_G通过低侧感应模块来控制高侧延时模块，进行死区时间分析，实现对驱动管和整流管同时导通的抑制。
进一步地，滞回保护模块本质上是一滞回比较器，包括：PMOS管MP1和NMOS管MN1、NMOS管MN2、NMOS管MN3以及反相器INV1、反相器INV2、反相器INV3；PMOS管MP1、NMOS管MN1和NMOS管MN2的栅极相连作为所述滞回保护模块的输入端，PMOS管MP1、NMOS管MN1和NMOS管MN2的漏极相连并输出到反相器INV1输入端，反相器INV1、反相器INV2和反相器INV3依次级联并由反相器INV3的输出端作为所述滞回保护模块的输出端，PMOS管MP1的源极接电源，NMOS管MN1的源极接地，NMOS管MN2的源极与NMOS管MN3的漏极相连，NMOS管MN3的栅极连接反相器INV2的输入端，NMOS管MN3的源级接地。
滞回保护模块的输入信号为H_IN和L_IN，输出信号为H_IN_O和L_IN_O。PMOS管MP1的源极接电源VCC2，NMOS管MN1和 NMOS管MN3的源极分别接地GND，电源VCC2的电平为5V，是外部稳压电源的输出电压。
进一步地，高侧逻辑模块的逻辑功能相当于一个或门。
进一步地，高侧延时模块的逻辑功能相当于一个与门，包括：与非门NAND1、与非门NAND2、反相器INV4、反相器INV5和反相器INV6；反相器INV4的输入端和与非门NAND1的B输入端相连并作为所述高侧延时模块的一个输入端，与非门NAND1和与非门NAND2的A输入端相连作为所述高侧延时模块的另一个输入端，反相器INV4的输出端连接与非门NAND2的B输入端，与非门NAND1和与非门NAND2的输出端分别连接反相器INV5和反相器INV6的输入端，反相器INV5和反相器INV6的输出端分别作为所述高侧延时模块的两个输出端。
高侧延时模块的输入信号为HD_IN和L_GO，输出信号为HD_O1和HD_O2，L_GO来源于低侧感应模块的输出端。
进一步地，高侧驱动模块包括：NMOS电流镜NMIR1、NMOS电流镜NMIR2、NMOS电流镜NMIR3、PMOS电流镜PMIR1、PMOS电流镜PMIR2、分压电阻R1、反相器INV7、反相器INV8、反相器INV9、反相器INV10、反相器INV11、反相器INV12、反相器INV13、反相器INV14、反相器INV15、或非门NOR1、与非门NAND3、三极管BJT1、高压NMOS管HVMN4、高压NMOS管HVMN5、NMOS管MN4、NMOS管MN5和PMOS管MP2；NMOS电流镜NMIR1和PMOS电流镜PMIR1通过高压NMOS管HVMN4相连，NMOS电流镜NMIR2和PMOS电流镜PMIR2通过高压NMOS管HVMN5相连，高压NMOS管HVMN4和高压NMOS管HVMN5的栅极相连，PMOS电流镜PMIR1连接NMOS电流镜NMIR3，PMOS电流镜PMIR1和PMOS电流镜PMIR2的漏极短接并分别连接分压电阻R1和PMOS管MP2的栅极，NMOS电流镜NMIR3的输出端、PMOS电流镜PMIR2的输出端和PMOS管MP2的漏极共同连接到反相器INV7的输入端，反相器INV7连接反相器INV8，反相器INV8的输出端分别与或非门NOR1的A端口和与非门NAND3的B端口相连，与非门NAND3的输出经反相器INV9、反相器INV10和反相器INV11输出后分别连接或非门NOR1的B端口和NMOS管MN4的栅极，或非门NOR1的输出端经反相器INV13、反相器INV14输出到三极管BJT1的基极，反相器INV13的输出端分别连接与非门NAND3的A端口和反相器INV15的输入端，反相器INV15的输出端、三极管BJT1的射极和NMOS管MN4的漏极短接，反相器INV12的输出连接NMOS管MN5的栅极，NMOS管MN5的漏极连接反相器INV11的输出端，NMOS管MN5的源极连接NMOS管MN4的源极。
高侧驱动模块的输入信号为HD_O1和HD_O2，输出信号为H_G和H_S，高侧驱动模块中的逻辑门电路，电源端均接驱动电压VDR，低端均接H_S。
进一步地，高侧欠压锁定模块包括反相器IN29、NMOS管MN10和NMOS管MN11，反相器IN29的输出端连接NMOS管MN10的栅极，NMOS管MN10和NMOS管MN11的栅极短接，NMOS管MN10和NMOS管MN11的源极短接。
高侧欠压锁定模块的输入信号为UVLO，输出信号为HD_O1和HD_O2，外部的稳压电源正常工作时UVLO电平为高，稳压电源电压下降到一定程度时，拉低HD_O1与HD_O2的电平，后级的高侧驱动模块停止工作。
进一步地，低侧延时模块包括反相器INV16、反相器INV17、延时电容CD1和与非门NAND4，反相器INV16的输出端分别连接延时电容C1和与非门NAND4的输入端，与非门NAND4的输出端连接反相器INV17的输入端。
低侧延时模块的输入信号为H_IN_O和L_IN_O，输出信号为LD_O1，该模块中的逻辑门电路的电源端均接5V电源VCC2，低端均接地GND。
进一步地，低侧逻辑模块包括级联的与非门NAND8和反相器INV29。
低侧逻辑模块的输入信号为LD_O和UVLO，输出信号为LDB_O1和LDB_O2，该模块中的2个逻辑门电路的电源端均接5V电源VCC2，低端均接地GND。通过UVLO信号实现低侧电路的欠压锁存保护。
进一步地，低侧驱动模块包括PMOS管MP3、PMOS管MP4、NMOS管MN6、NMOS管MN7、NMOS管MN8、NMOS管MN9、反相器INV18、反相器INV19、反相器INV20、反相器INV21、反相器INV22、反相器INV23、反相器INV24、反相器INV25、或非门NOR2、与非门NAND5和三极管BJT2；PMOS管MP3的栅极与PMOS管MP4的漏极相连，PMOS管MP4的栅极与PMOS管MP3的漏极相连，NMOS管MN6的漏极与PMOS管MP3的漏极相连、NMOS管MN7的漏极与PMOS管MP4的漏极相连，PMOS管MP4的漏极和反相器INV18输入端相连，反相器INV18的输出端分别和与非门NAND5的B端、或非门NOR2的A端相连，与非门NAND5的输出经反相器INV19、反相器INV20、反相器INV21输出后分别连接或非门NOR2的B端和NMOS管MN8的栅极，或非门NOR2的输出经反相器INV23、反相器INV24输出到三极管BJT2的基极，反相器INV23的输出端分别连接与非门NAND5的A端口和反相器INV25的输入端，反相器INV25的输出端、三极管BJT2的射极和NMOS管MN8的漏极短接，反相器INV22的输出连接NMOS管MN9的栅极，NMOS管MN9的漏极连接反相器INV21的输出端，NMOS管MN9的源极连接NMOS管MN8的源极。
低侧驱动模块的输入信号为LDB_O1和LDB_O2，输出信号为L_G，该模块中的逻辑门电路的电源端均接驱动电压VCC，低端均接地GND。
进一步地，低侧感应模块包括依次级联的反相器INV26、反相器INV27、与非门NAND6、与非门NAND7和反相器INV28，与非门NAND6的一个输入端和与非门NAND7的输出端短接。
低侧感应模块的输入信号为L_G和H_IN_O，输出信号为L_GO，该模块中的逻辑门电路的电源端均接5V电源VCC2，低端均接地GND。
上述各个模块在电路中增加偶数个反相器保持整体逻辑功能不变，依然能实现整体控制电路的功能。
采用上述技术方案所产生的有益效果在于：本发明通过控制输入信号与输出反馈信号的逻辑关系及时序，解决高、低侧输出信号同时为高的异常状态，避免整流管和驱动管同时开启，提高后级功率放大器的效率。
附图说明
图1是本发明一个实施例的结构示意图；
图2是图1中输入输出信号的真值表；
图3是图1中滞回保护模块的电路图；
图4是图1中高侧延时模块的电路图；
图5是图4中信号的真值表；
图6是图1中高侧驱动模块的电路图；
图7是图6中信号的真值表；
图8是图1中高侧欠压锁定模块的电路图；
图9是图1中低侧延时模块的电路图；
图10是图9中信号的真值表；
图11是图1中低侧逻辑模块的电路图；
图12是图11中信号的真值表；
图13是图1中低侧驱动模块的电路图；
图14是图13中信号的真值表；
图15是图1中低侧感应模块的电路图；
图16是图15中信号的真值表；
图17是四种异常状态的时序图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明。
如图1所示，为本发明一种高压NMOS驱动器死区时间控制电路的一个实施例，包括滞回保护模块、高侧逻辑模块、高侧延时模块、高侧驱动模块、高侧欠压锁定模块、低侧延时模块、低侧逻辑模块、低侧驱动模块和低侧感应模块；所述滞回保护模块连接高侧逻辑模块和低侧延时模块，高侧逻辑模块连接高侧延时模块，高侧延时模块连接高侧驱动模块，低侧延时模块连接低侧逻辑模块，低侧逻辑模块连接低侧驱动模块，低侧驱动模块的输出端连接低侧感应模块的输入端，低侧感应模块的输出端连接高侧延时模块的输入端；还包括一个从外部的稳压电源获得的欠压信号UVLO，所述欠压信号UVLO分别输入高侧欠压锁定模块和低侧逻辑模块，用来实现欠压锁定。
所述死区时间控制电路的负载电路包括驱动管N1与整流管N2构成的驱动级，RL、CL分别为负载电阻和负载电容。
本发明通过控制输入信号与输出反馈信号的逻辑关系及时序，解决高、低侧输出信号同时为高的异常状态，避免整流管和驱动管同时开启，提高后级功率放大器的效率。
输入信号H_IN、L_IN通过滞回保护模块分别输出具有滞回特性的输出信号H_IN_O、L_IN_O。
H_IN_O、L_IN_O信号通过高侧逻辑模块将输出信号HD_IN输出到高侧延时模块输入端，并等待另一个输入信号L_GO，高侧延时模块输出HD_O1、HD_O2信号。高侧延时模块的逻辑电路图及真值表如图4和图5所示。
高侧驱动模块将HD_O1、HD_O2信号的高/低电平从VCC2/GND提高到驱动级所需要的高电平VDR/H_S，并将处理的信号输出。高侧延时电路的输出信号HD_O1、HD_O2控制高侧驱动模块,由图5可知，信号HD_O1、HD_O2不会出现同时为1的情况，因此反相器INV8的输出信号INV8_O及高侧驱动模块的输出信号H_G的真值表如图7所示。如图6所示高侧驱动模块的电路中，若反相器INV8输出高电平信号，则首先通过或非门NOR1输出一个低电平，再通过两个反相器输出到三极管BJT1的基极，进而使输出H_G信号为高电平VDR；若反相器INV8输出低电平信号，则首先通过与非门NAND3输出一个高电平，再经三级反相器输出高电平，使输出H_G信号为低电平H_S。
高侧欠压锁定模块如图8所示，欠压信号UVLO为高电平时，NMOS管NM10和NMOS管NM11关断，HD_O1和HD_O2信号无任何变化。欠压信号UVLO为低电平时，NMOS管NM10和NMOS管NM11打开，HD_O1和HD_O2信号被强制拉到低电平H_S，高侧驱动模块的H_G信号为低电平H_S，负载电路中的驱动管N1关断。
低侧延时模块及真值表如图9和图10所示，H_IN_O、L_IN_O信号分别输入低侧延时模块的输入端，其输出端的LD_O信号输入低侧逻辑模块的输入端。低侧延时模块输出的高、低电平分别为VCC2和GND。
低侧逻辑模块及真值表如图11和图12所示，一个与非门与反相器的级联结构，输入信号分别为LD_O和UVLO，输出信号为LDB_O1与LDB_O2，UVLO信号正常状态下恒为高电平。
低侧驱动模块电路图与真值表如图13和图14所示，将LDB_O1和LDB_O2信号的高电平从VCC2提高到驱动级所需要的高电平VCC。
低侧驱动模块输出信号L_G经低侧感应模块输出信号L_GO，信号L_GO输入到高侧延时模块中。低侧感应模块逻辑电路图及真值表见图15和图16，通过检测L_G信号变化进而控制高侧电路的输出状态。
当H_G信号为高电平时，L_G信号为低电平，负载电路中的驱动管N1开启、整流管N2截止，H_G信号的电平约等于VDR，驱动级输出电压H_S约等于VIN；当H_G为低电平时，L_G为高电平，负载电路中的驱动管N1截止、整流管N2开启， H_G约等于H_S，驱动级输出电压H_S等于GND。
综上所述，整个高压NMOS驱动器死区时间控制电路的真值表见图2。死区时间控制主要针对两种情况：H_G由高电平到低电平时L_G电平变化的时间；L_G由高电平变化到低电平时H_G电平变化的时间。
对于上述异常情况主要通过以下方法抑制：
由图2中的真值表可知，H_IN为高电平时H_G为高电平、L_G为低电平，而H_IN为低电平、L_IN为高电平时L_G为高电平H_G为低电平，因此，异常情况出现在如图17所示的电平跳转过程中，Δt是所要设置的死区时间。
根据上文中对各模块实施方式的分析，在高侧延时模块和低侧延时模块输入端都有一个等待信号，分别来源于L_G和H_S，因此，Δt设置的关键就在于两个延时模块。下面就状态一、状态二、状态三、状态四进行一一阐述。
状态一：H_IN/L_IN信号由1/1变为0/1。当H_IN/L_IN=1/1时，H_G与H_S为高电平，L_G为低电平，因此L_GO=1，此时高侧模块输出高电平，低侧模块输出低电平，电路工作状态正常；当输入信号发生跳变时，由于低侧延时模块中延时电容CD1的影响，L_G暂时不会发生变化，而H_IN的变化使低侧感应模块输入信号为0/0，使L_GO变为低电平，并输出到高侧延时模块中，HD_IN来源高侧逻辑模块输出的高电平，使高侧延时模块输出端HD_O1/HD_O2电平变为0/0，进而通过高侧驱动模块使H_G输出低电平H_S；此时，发生突变的H_IN与L_IN信号开始作用于低侧延时模块使其输出高电平，并通过低侧逻辑模块、低侧驱动模块输出高电平；低侧感应模块输入端L_G/H_IN_O电平由0/1变为1/1，由图16可知输出电平不会发生变化。在状态一的突变过程中，延时电容CD1对Δt的值起决定性影响。
状态二：H_IN/L_IN信号由1/0变为0/1。低侧模块状态与状态一类似，低侧感应模块输入端L_G/H_IN_O电平由0/1变为0/0，由图16可知L_GO电平变为低电平，高侧延时模块输入电平L_GO/HD_IN变为0/0，输出电平HD_O1/HD_O2为0/0，从而使H_G输出低电平。此时，发生突变的H_IN与L_IN信号开始作用于低侧延时模块使其输出高电平，并通过低侧逻辑模块、低侧驱动模块输出高电平；低侧感应模块输入端L_G/H_IN_O电平由0/1变为1/1，由图16可知输出电平不会发生变化。在状态二的突变过程中，延时电容CD1对Δt的值起决定性影响。
状态三：H_IN/L_IN信号由0/1变为1/1。当H_IN/L_IN=0/1时，H_G与H_S为低电平，L_G为高电平，因此L_GO=0，此时高侧模块输出高电平，低侧模块输出低电平，电路工作状态正常；当输入信号发生跳变时，高侧延时模块HD_IN输入端输入高电平;在新的L_G信号到来之前，低侧感应模块输入信号为1/1,因此低侧感应模块输出信号暂时不变，即在L_G变为低电平之前H_G不会发生翻转。当L_G信号变为低电平时，低侧感应模块输入信号变为0/1，由图16中真值表可知，L_GO输出高电平。由图5中真值表可知，高侧延时模块输出端HD_O1、HD_O2输出1/0信号，由图7中真值表可知，高侧驱动模块输出电平为VDR。
状态四：H_IN/L_IN信号由0/1变为1/0。与状态三相比区别在于低侧延时模块的L_IN_O端口，作用在的B输入端，发生跳变时，由于与非门NAND4的B输入端为低电平信号，低侧延时模块输出直接低电平，从而使L_G输出低电平；对于高侧部分在新的L_G信号到来之前，高侧延时模块的输入信号未发生变化，输出H_G保持不变，当L_G变为低电平之后，高侧延时模块输出信号HD_O1/HD_O2输出0/1，经高侧驱动模块输出高电平VDR。
综上所述，以上电路完全可以避免出现L_G、H_G同时为高电平的异常状况。状态一、状态二的抑制通过延时电容来实现，而状态三、状态四的抑制通过控制电路本身逻辑实现。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (7)

1.一种高压NMOS驱动器死区时间控制电路，其特征在于：包括滞回保护模块、高侧逻辑模块、高侧延时模块、高侧驱动模块、高侧欠压锁定模块、低侧延时模块、低侧逻辑模块、低侧驱动模块和低侧感应模块；所述滞回保护模块包括第一滞回保护模块和第二滞回保护模块；
所述第一滞回保护模块的输入端为所述高压NMOS驱动器死区时间控制电路的H_IN输入端，所述第二滞回保护模块的输入端为所述高压NMOS驱动器死区时间控制电路的L_IN输入端；
所述第一滞回保护模块的输出端分别连接所述高侧逻辑模块的H_IN_O输入端、所述低侧延时模块的H_IN_O输入端以及所述低侧感应模块的H_IN_O输入端；
所述第二滞回保护模块的输出端分别连接所述高侧逻辑模块的L_IN_O输入端和所述低侧延时模块的L_IN_O输入端；所述高侧逻辑模块的输出端连接所述高侧延时模块的HD_IN输入端；所述高侧延时模块的HD_O1输出端连接所述高侧驱动模块的HD_O1的输入端，所述高侧延时模块的HD_O2输出端连接所述高侧驱动模块的HD_O2的输入端；所述低侧延时模块的输出端连接所述低侧逻辑模块的LD_O输入端；所述低侧逻辑模块的LDB_O1输出端连接所述低侧驱动模块的LDB_O1输入端，所述低侧逻辑模块的LDB_O2输出端连接所述低侧驱动模块的LDB_O2输入端；所述低侧驱动模块的输出端连接所述低侧感应模块的L_G输入端，所述低侧感应模块的输出端连接所述高侧延时模块的L_GO输入端；
所述高侧欠压锁定模块的HD_O1输出端连接所述高侧驱动模块的HD_O1的输入端，所述高侧欠压锁定模块的HD_O2输出端连接所述高侧驱动模块的HD_O2的输入端；
所述高侧欠压锁定模块的输入端和所述低侧逻辑模块的UVLO输入端分别连接外部的稳压电压，所述外部稳压电压提供欠压信号，所述欠压信号用于实现欠压锁定；
所述高侧逻辑模块的逻辑功能相当于一个或门；所述低侧逻辑模块包括级联的与非门NAND8和反相器INV29；所述与非门NAND8的第一输入端为所述低侧逻辑模块的LD _O输入端，所述与非门NAND8的第二输入端为所述低侧逻辑模块的UVLO输入端，所述与非门NAND8的输出端为所述低侧逻辑模块的LDB_O2输出端；所述反相器INV29的输出端为所述低侧逻辑模块的LDB_O1输出端；
所述低侧感应模块包括依次级联的反相器INV26、反相器INV27、与非门NAND6、与非门NAND7和反相器INV28；所述反相器INV26的输入端为所述低侧感应模块的L_G输入端；所述与非门NAND6的第一输入端连接所述反相器INV27的输出端，所述与非门NAND6的第二输入端连接所述与非门NAND7的输出端；所述与非门NAND7的第一输入端为所述低侧感应模块的H_IN_O输入端，所述与非门NAND7的第二输入端连接所述与非门NAND6的输出端；所述反相器INV28的输出端为所述低侧感应模块的输出端。
2.根据权利要求1所述的一种高压NMOS驱动器死区时间控制电路，其特征在于所述滞回保护模块包括：PMOS管MP1和NMOS管MN1、NMOS管MN2、NMOS管MN3以及反相器INV1、反相器INV2、反相器INV3；PMOS管MP1、NMOS管MN1和NMOS管MN2的栅极相连作为所述滞回保护模块的输入端，PMOS管MP1、NMOS管MN1和NMOS管MN2的漏极相连并输出到反相器INV1输入端，反相器INV1、反相器INV2和反相器INV3依次级联并由反相器INV3的输出端作为所述滞回保护模块的输出端，PMOS管MP1的源极接电源，NMOS管MN1的源极接地，NMOS管MN2的源极与NMOS管MN3的漏极相连，NMOS管MN3的栅极连接反相器INV2的输入端，NMOS管MN3的源极接地。
3.根据权利要求1所述的一种高压NMOS驱动器死区时间控制电路，其特征在于所述高侧延时模块的逻辑功能相当于一个与门，包括：与非门NAND1、与非门NAND2、反相器INV4、反相器INV5和反相器INV6；反相器INV4的输入端和与非门NAND1的B输入端相连并作为所述高侧延时模块的一个输入端，与非门NAND1和与非门NAND2的A输入端相连作为所述高侧延时模块的另一个输入端，反相器INV4的输出端连接与非门NAND2的B输入端，与非门NAND1和与非门NAND2的输出端分别连接反相器INV5和反相器INV6的输入端，反相器INV5和反相器INV6的输出端分别作为所述高侧延时模块的两个输出端。
4.根据权利要求1所述的一种高压NMOS驱动器死区时间控制电路，其特征在于所述高侧驱动模块包括：NMOS电流镜NMIR1、NMOS电流镜NMIR2、NMOS电流镜NMIR3、PMOS电流镜PMIR1、PMOS电流镜PMIR2、分压电阻R1、反相器INV7、反相器INV8、反相器INV9、反相器INV10、反相器INV11、反相器INV12、反相器INV13、反相器INV14、反相器INV15、或非门NOR1、与非门NAND3、三极管BJT1、高压NMOS管HVMN4、高压NMOS管HVMN5、NMOS管MN4、NMOS管MN5和PMOS管MP2；
所述NMOS电流镜NMIR1的输入端为所述高侧驱动模块的HD_01输入端，所述NMOS电流镜NMIR1的输出端连接所述高压NMOS管HVMN4的源极，所述高压NMOS管HVMN4的漏极连接所述PMOS电流镜PMIR1的输入端；所述NMOS电流镜NMIR2的输入端为所述高侧驱动模块的HD_02输入端，所述NMOS电流镜NMIR2的输出端连接所述高压NMOS管HVMN5的源极，所述高压NMOS管HVMN5的漏极连接所述PMOS电流镜PMIR2的输入端；高压NMOS管HVMN4的栅极和高压NMOS管HVMN5的栅极相连， PMOS电流镜PMIR1的输出端连接NMOS电流镜NMIR3的输入端；PMOS电流镜PMIR1和PMOS电流镜PMIR2的漏极短接并分别连接分压电阻R1和PMOS管MP2的栅极，NMOS电流镜NMIR3的输出端、PMOS电流镜PMIR2的输出端和PMOS管MP2的漏极共同连接到反相器INV7的输入端，反相器INV7连接反相器INV8，反相器INV8的输出端分别与或非门NOR1的A端口和与非门NAND3的B端口相连，与非门NAND3的输出经反相器INV9、反相器INV10和反相器INV11输出后分别连接或非门NOR1的B端口和NMOS管MN4的栅极，或非门NOR1的输出端经反相器INV13、反相器INV14输出到三极管BJT1的基极，反相器INV13的输出端分别连接与非门NAND3的A端口和反相器INV15的输入端，反相器INV15的输出端、三极管BJT1的射极和NMOS管MN4的漏极短接后连接所述高侧驱动模块的H_G输出端；反相器INV12的输出连接NMOS管MN5的栅极，NMOS管MN5的漏极连接反相器INV11的输出端，NMOS管MN5的源极连接NMOS管MN4的源极后连接所述高侧驱动模块的H_S输出端。
5.根据权利要求1所述的一种高压NMOS驱动器死区时间控制电路，其特征在于所述高侧欠压锁定模块包括反相器IN29、NMOS管MN10和NMOS管MN11；
所述反相器INV29的输入端为所述高侧欠压锁定模块的输入端，反相器IN29的输出端连接NMOS管MN10的栅极，NMOS管MN10和NMOS管MN11的栅极短接，NMOS管MN10和NMOS管MN11的源极短接；所述NMOS管MN10的漏极为所述高侧欠压锁定模块的HD_O1输出端，所述NMOS管MN11的漏极为所述高侧欠压锁定模块的HD_O2输出端。
6.根据权利要求1所述的一种高压NMOS驱动器死区时间控制电路，其特征在于所述低侧延时模块包括反相器INV16、反相器INV17、延时电容CD1和与非门NAND4；
所述反相器INV16的输入端为所述低侧延时模块的H_IN_O输入端，所述反相器INV16的输出端分别连接延时电容CD1和与非门NAND4的输入端，所述延时电容CD1的另一端连接VCC2，所述与非门NAND4的第二输入端为所述低侧延时模块的L_IN_O输入端，与非门NAND4的输出端连接反相器INV17的输入端；所述反相器INV17的输出端为所述低侧延时模块的输出端。
7.根据权利要求1所述的一种高压NMOS驱动器死区时间控制电路，其特征在于所述低侧驱动模块包括PMOS管MP3、PMOS管MP4、NMOS管MN6、NMOS管MN7、NMOS管MN8、NMOS管MN9、反相器INV18、反相器INV19、反相器INV20、反相器INV21、反相器INV22、反相器INV23、反相器INV24、反相器INV25、或非门NOR2、与非门NAND5和三极管BJT2；
所述NMOS管MN6的栅极为所述低侧驱动模块的LDB _O1输入端，所述NMOS管MN7的栅极为所述低侧驱动模块的LDB _O2输入端；PMOS管MP3的栅极与PMOS管MP4的漏极相连，PMOS管MP4的栅极与PMOS管MP3的漏极相连，所述PMOS管MP3的源极和所述PMOS管MP4的源极共同接电源电压； NMOS管MN6的漏极与PMOS管MP3的漏极相连、NMOS管MN7的漏极与PMOS管MP4的漏极相连，所述NMOS管MN6的源极和所述NMOS管MN7的源极共同接地；PMOS管MP4的漏极和反相器INV18输入端相连，反相器INV18的输出端分别和与非门NAND5的B端、或非门NOR2的A端相连，与非门NAND5的输出经反相器INV19、反相器INV20、反相器INV21输出后分别连接或非门NOR2的B端和NMOS管MN8的栅极，或非门NOR2的输出经反相器INV23、反相器INV24输出到三极管BJT2的基极，反相器INV23的输出端分别连接与非门NAND5的A端口和反相器INV25的输入端，反相器INV25的输出端、三极管BJT2的射极和NMOS管MN8的漏极短接；所述反相器INV22的输入端连接电源电压，反相器INV22的输出连接NMOS管MN9的栅极，NMOS管MN9的漏极连接反相器INV21的输出端，NMOS管MN9的源极连接NMOS管MN8的源极后接地；所述反相器INV25的输出端为所述低侧驱动模块的输出端。
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