CN108242886B - 一种防直通保护自适应死区电路及包含该电路的驱动电路 - Google Patents
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Abstract
本发明公开了一种防直通保护自适应死区电路及包含该电路的驱动电路，属于涉及电机及电源应用场合的集成电路的技术领域。驱动电路包括自适应死区电路、高侧通路逻辑电路和低侧通路逻辑电路，自适应死区电路用于检测高低侧输出信号的电平来实现高低侧输出之间的自适应死区时间，显著降低输出功率管类型、寄生电容以及负载条件变化对驱动电路死区时间的影响，具有很强的稳定性即自适应性，且本发明通过在自适应死区电路的基础上增加窄脉冲防直通控制电路，消除驱动电路在窄脉冲输入情况下可能存在短暂的输出同时为高电平的情况，实现窄脉冲输入防直通保护功能并大大提高自适应死区电路的可靠性和应用频率范围。
Description
技术领域
本发明公开了一种防直通保护自适应死区电路及包含该电路的驱动电路，属于涉及电机及电源应用场合的集成电路的技术领域。
背景技术
单相功率器件栅驱动电路在电机系统和电源系统中应用广泛，其典型应用电路如图1所示，输入一个周期信号，高低侧输出分别连接功率管Q1和Q2的栅极，功率管Q1的漏极连接功率电源VDC，功率管Q1的源极和Q2的漏极互连并连接L1电感，电感L1的另一端连接负载电容CL的一端，负载电容CL的另一端和功率管Q2的源极互连到地，VB和VS之间连接一个自举电容CB，VCC经过一个自举二极管DB连接到VB，VCC连接系统电源。
在单相功率器件栅驱动电路中，为了防止高低侧通路输出信号出现同时为高电平、两个功率管同时打开，此时，功率电源和地之间直通，极易烧毁功率器件，通常设计驱动电路时会采用死区电路来规避这种风险。从结构与设计思路上可以将死区电路大体分为两种，第一种是通过对输入信号增加死区来实现高低侧输出信号存在同时为低电平的死区，第二种是通过对高侧和低侧输出信号的电平进行检测，检测信号经过一定延时后分别反馈到低侧和高侧输入级进行逻辑控制，从而自适应控制高低侧通路输出信号之间的死区。在高频应用如电源系统中，通常采用第二种死区电路。
在现有的技术中，死区电路有很多不同的结构，不同结构死区电路的共同要求都是防止高低侧输出同时为高电平，避免功率管直通，但现有的死区电路仍存在着一些不足。
图2示出了一种采用传统固定死区电路的驱动电路，包括死区时间产生电路001、高侧通路逻辑电路002、低侧通路逻辑电路003和反相器004。其中，高侧通路逻辑电路002包括脉冲产生电路101、电平移位电路102、第一RS触发器103、高侧输出驱动级电路104，低侧通路逻辑电路003包括低侧延时电路105、低侧输出驱动级电路106。死区时间产生电路001的一个输入端和反相器004的输入端接输入信号IN，反相器004输出信号至死区时间产生电路001的另一个输入端，死区时间产生电路001输出HIN信号至脉冲产生电路101的输入端，死区时间产生电路001输出LIN信号至低侧延时电路105的输入端。
脉冲产生电路101的两个输出端分别连接电平移位电路102的两个输入端，电平移位电路102的两个输出端分别连接第一RS触发器103的置位输入端和复位输入端，第一RS触发器103的输出端连接高侧输出驱动级电路104的输入端。
低侧延时电路105的输出端连接低侧输出驱动级电路106的输入端。
采用传统固定死区电路的驱动电路，其工作过程如下：
S1）对驱动电路输入信号IN的下升沿延时，将经延时处理的IN与信号或非之后输出LIN；
S2）对反相器输出信号的下升沿延时，将经延时处理的/>与IN或非之后输出HIN；
上述死区时间产生的波形如图3所示，LIN的下降沿与HIN的上升沿之间产生一个死区时间DT，HIN的下降沿与LIN的上升沿之间产生死区时间DT，HIN和LIN信号分别经过高侧和低侧通路逻辑电路后输出HO和LO，HO和LO之间存在死区，避免了HO和LO同时为高电平引发高低侧功率管直通以至毁坏器件的情形。然而，这种死区产生方式还存在着很多问题，一方面，死区时间取决于功率开关管栅极上升时间tr、下降时间tf和驱动电路传输延时，随着功率管类型、寄生电容和负载条件的变化，tr和tf会随之改变，死区时间也必须重新设置；另一方面，死区时间内，功率器件的体二极管长时间导通带来额外的功耗。因此，有必要针对上面的缺点对传统固定死区电路进行改进。
针对采用传统固定死区电路的驱动电路的不足，图4给出了一种可以根据输出信号自动调整死区时间的自适应死区电路以及包含该自适应死区电路的驱动电路，该驱动电路包括死区时间产生电路001、高侧通路逻辑电路002和低侧通路逻辑电路003。其中，死区时间产生电路001包括反相器004、第一与门005、第二与门006、第一延时电路007、第二延时电路008、第一电平检测电路009、第二电平检测电路010；高侧通路逻辑电路002包括脉冲产生电路101、电平移位电路102、第一RS触发器103、高侧输出驱动级电路104；低侧通路逻辑电路003包括低侧延时电路105、低侧输出驱动级电路106。
第一与门005的一个输入端和反相器004的输入端接输入信号IN，反相器004输出信号至第二与门006的一个输入端，第一电平检测电路009的输入端连接低侧输出驱动级电路106的输出端LO，第一电平检测电路009的输出端连接第一延时电路007的输入端，第一延时电路007的输出端LOCK1连接第一与门005的另一个输入端，第二电平检测电路010的输入端连接高侧输出驱动级电路104的输出端HO，第二电平检测电路010的输出端连接第二延时电路008的输入端，第二延时电路008的输出端LOCK2连接第二与门006的另一个输入端。
脉冲产生电路101的输入端连接第一与门005的输出端，脉冲产生电路101的两个输出端分别连接电平移位电路102的两个输入端，电平移位电路102的两个输出端分别连接第一RS触发器103的置位输入端和复位输入端，第一RS触发器103的输出端连接高侧输出驱动级电路104的输入端。
低侧延时电路105的输入端连接第二与门006的输出端，低侧延时电路105的输出端连接低侧输出驱动级电路106的输入端。
采用自适应死区电路的驱动电路，其工作过程如下：
S1）当高侧输出信号电平由高电平变为低电平时，第二电平检测电路010输出高电平，经过第二延时电路008后与经过反相器004后的输出信号作为第二与门006的两个输入，使得低侧输出高电平，高侧输出下降沿到低侧输出上升沿之间存在死区DT；
S2）当低侧输出信号电平由高电平变为低电平时，第一电平检测电路009输出高电平，经过第一延时电路007后与输入信号IN作为第一与门005的两个输入，使得高侧输出高电平，低侧输出下降沿到高侧输出上升沿之间存在死区DT。
上述死区DT产生过程的波形如图5所示，虽然这种带有自适应死区电路的驱动电路能够根据驱动电路的输出自动调整死区时间DT，解决采用传统固定死区电路的驱动电路在功率管类型或负载条件变化时必须重新设置死区时间的缺陷；但是输出HO和LO在针对高频应用中窄脉冲输入信号下可能存在直通风险，其波形如图6所示，高侧通路逻辑电路传输延时为t1，当负窄脉冲宽度tpw小于输入信号到反馈信号之间的传输延时t2时，高低侧输出同时为高电平会导致功率管直通，高低侧直通时间t3为：t3=t2-tpw。高低侧功率管直通会导致功率管极易被毁坏，大大降低了这种自适应死区电路的可靠性。
发明内容
本发明的发明目的是针对上述背景技术的不足，提供了一种防直通保护自适应死区电路及包含该电路的驱动电路，窄脉冲防直通控制电路在窄脉冲输入下对输入信号进行单边延时，消除高低侧直通时间，进而实现防直通保护功能，解决了高低侧输出死区可自适应调节的驱动电路在窄脉冲输入下存在短暂导通风险的这一技术问题。
本发明为实现上述发明目的采用如下技术方案：
一种防直通保护自适应死区电路，包括：
用于在正窄脉冲输入下调节高低侧输出信号之间死区的第一子模块，其输入端接输入信号和低侧输出信号，在输入信号为正窄脉冲时对输入信号和低侧输出电平检测反馈信号处理后输出高侧通路逻辑电路的输入信号，及，
用于在负窄脉冲输入下调节高低侧输出信号之间死区的第二子模块，其输入端接反相输入信号和高侧输出信号，在输入信号为负窄脉冲时对反相输入信号和高侧输出电平检测反馈信号处理后输出低侧通路逻辑电路的输入信号。
作为防直通保护自适应死区电路的进一步优化方案，第一子模块和第二子模块电路结构相同，均包括：电平检测电路，其输入端接高侧通路逻辑电路的输出端或低侧通路逻辑电路的输出端，输出高侧输出电平跳变检测结果或低侧输出电平跳变检测结果至延时电路，
延时电路，其输入端接电平检测电路的输出端，延时处理高侧输出电平跳变检测结果或低侧输出电平跳变检测结果后输出高侧输出电平检测反馈信号或低侧输出电平检测反馈信号至窄脉冲防直通控制电路，
窄脉冲防直通控制电路，其输入端接高侧输出电平检测反馈信号和反相输入信号或者低侧输出电平检测反馈信号和输入信号，输出低侧输出高电平时的防直通控制信号或高侧输出高电平时的防直通控制信号至与门，及，
与门，其输入端接输入信号和高侧输出高电平时的防直通控制信号以及低侧输出电平检测反馈信号或者反相输入信号和低侧输出高电平时的防直通控制信号以及高侧输出电平检测反馈信号，输出高侧通路逻辑电路的输入信号或低侧通路逻辑电路的输入信号。
作为防直通保护自适应死区电路的再进一步优化方案，窄脉冲防直通控制电路包括：
第一反相器，其输入端接输入信号或反相输入信号，输出反相输入信号或输入信号，
边沿延时电路，其输入端接输入信号和高侧输出电平检测信号或者反相输入信号和低侧输出电平检测信号，在输入信号为正窄脉冲时待低侧输出电平检测反馈信号的下降沿到来时触发输入信号的上升沿，或者在输入信号为负窄脉冲时待高侧输出电平检测反馈信号的下降沿到来时触发反相输入信号的上升沿，
施密特触发器，其输入端接边沿延时电路的输出端，对边沿延时电路的输出信号整形后反转输出，及，
第二反相器，其输入端接触发器的输出端，对施密特触发器的输出信号反转后输出低侧输出高电平时的防直通控制信号或高侧输出高电平时的防直通控制信号。
作为防直通保护自适应死区电路的再进一步优化方案，第二子模块中的电平检测电路包括：
比较器，其同相输入端接参考电平，其反相输入端接高侧通路逻辑电路的输出端，输出比较结果，
降压电平移位电路，其输入端接比较器的输出端，将比较结果转换为低侧通路电源输出范围内的数值后输出，及，
RS触发器，其复位输入端以及置位输入端与降压电平移位电路的输出端连接，将降压电平移位电路的输出信号恢复为一路信号后输出。
包含防直通保护自适应死区电路的驱动电路，驱动电路还包括高侧通路逻辑电路和低侧通路逻辑电路，高侧通路逻辑电路的输入端接第一子模块的输出端，低侧通路逻辑电路的输入端接第二子模块的输出端，
在输入信号为正窄脉冲并检测到低侧输出电平反馈信号发生下跳变时，第一子模块控制高侧通路逻辑电路输出低电平且低侧输出信号的上升沿与高侧输出信号的下降沿之间存在死区，
在输入信号为负窄脉冲并检测到高侧输出电平反馈信号发生下跳变时，第二子模块控制低侧通路逻辑电路输出低电平且高侧输出信号的上升沿与低侧输出信号的下降沿之间存在死区。
作为驱动电路的进一步优化方案，比较器包括：第一PMOS管至第三PMOS管、第一NMOS管至第四NMOS管，第一PMOS管至第三PMOS管的源极都连接低侧通路的电源或高侧通路的高电位电源，第一PMOS管的栅极、第二PMOS管的栅极、第一PMOS管的漏极和第一NMOS管的漏极相连接，第二PMOS管的漏极、第三PMOS管的栅极、第二NMOS管的漏极相连接，第一NMOS管的源极、第二NMOS管的源极、第三NMOS管的漏极相连接，第三NMOS管的栅极和第四NMOS管的栅极都连接偏置电压源，第三NMOS管的源极和第四NMOS管的源极都都连接低侧通路的共接地或高侧通路的低电位电源，第四NMOS管的漏极和第三PMOS管的漏极互连后作为比较器的输出端。
作为驱动电路的更进一步优化方案，RS触发器包括：第四PMOS管至第七PMOS管、第五NMOS管至第八NMOS管，第四PMOS管的源极和第六PMOS管的源极均连接高侧通路高电位电源，第四PMOS管的漏极连接第五PMOS管的源极，第六PMOS管的漏极连接第七PMOS管的源极，第五NMOS管至第八NMOS管的源极均接高侧通路的低电位电源，第五NMOS管的栅极与第四PMOS管的栅极互连后作为RS触发器的置位输入端，第八NMOS管的栅极与第七PMOS管的栅极互连后作为RS触发器的复位输入端，第六NMOS管的栅极、第五PMOS管的栅极、第八NMOS管的漏极、第七NMOS管的漏极、第七PMOS管的漏极连接在一起作为RS触发器的输出端，第六NMOS管的漏极、第五PMOS管的漏极、第五NMOS管的漏极、第七NMOS管的栅极、第六PMOS管的栅极并接在一起。
作为驱动电路的更进一步优化方案，与门包括：第八MPOS管至第十一PMOS管、第九NMOS管至第十二NMOS管，第八PMOS管的栅极和第九NMOS管的栅极互连后作为与门的第一输入端，第九PMOS管的栅极和第十NMOS管的栅极互连后作为与门的第二输入端，第十PMOS管的栅极和第十一NMOS管的栅极互连后作为与门的第三输入端，第八PMOS管的源极和第十一PMOS管的源极均连接低侧通路电源，第八PMOS管的漏极连接第九PMOS管的源极，第九PMOS管的漏极和第十PMOS管的源极连接，第十PMOS管的漏极与第九NMOS管至第十一NMOS管的漏极以及第十一PMOS管的栅极和第十二NMOS管的栅极互连，第九NMOS管至第十二NMOS管的源极均接低侧通路的共接地，第十一PMOS管的漏极和第十二NMOS管的漏极互连后作为与门的输出端。
本发明采用上述技术方案，具有以下有益效果：
(1) 带有本发明防直通保护自适应死区电路的驱动电路中，自适应死区电路用于检测高低侧输出信号的电平来实现高低侧输出之间的自适应死区时间，显著降低输出功率管类型、寄生电容以及负载条件变化对驱动电路死区时间的影响，具有很强的稳定性即自适应性。
(2) 本发明设计的防直通保护自适应死区电路是在自适应死区电路的基础上增加窄脉冲防直通控制电路，消除了在驱动电路窄脉冲输入信号下高低侧输出信号可能存在的短暂直通的风险，实现窄脉冲输入防直通保护功能。
(3) 带有本发明防直通保护自适应死区电路的驱动电路具有窄脉冲输入防直通保护功能，大大提高了电路输入信号频率范围，除了应用于半桥外，还可应用于高频开关电源电路中。
(4) 带有本发明防直通保护自适应死区电路的驱动电路具有很高的可靠性。
附图说明
图1 是单相栅驱动电路的典型应用电路；
图2 是现有技术中的基于传统死区电路的驱动电路；
图3 是图2中死区时间产生的电压波形；
图4 是现有技术中的基于自适应死区电路的驱动电路；
图5 是图4中死区电路产生的电压波形；
图6 是图4中自适应死区电路在窄脉冲输入情况下高低侧功率管直通的电压波形；
图7 是本发明带有窄脉冲输入防直通保护功能自适应死区电路的驱动电路；
图8 是本发明窄脉冲防直通控制电路的结构框图；
图9 是本发明驱动电路工作流程图；
图10 是本发明驱动电路在窄脉冲输入情况下死区产生的电压波形；
图11 是本发明驱动电路的一种实施电路图；
图12 是本发明驱动电路采用的比较器的一种实施电路图；
图13 是本发明驱动电路采用的RS触发器的一种实施电路图；
图14 是本发明驱动电路采用的三输入与门的一种实施电路图。
图中标号说明：DB为自举二极管，CB为自举电容，Q1和Q2为功率管，L1为电感，CL为负载电容，001为死区时间产生电路，002为高侧通路逻辑电路，003为低侧通路逻辑电路，004为反相器，005为第一与门，006为第二与门，007为第一延时电路，008为第二延时电路，009为第一电平检测电路，010为第二电平检测电路，011为第一窄脉冲防直通控制电路，012为第二窄脉冲防直通控制电路，101为脉冲产生电路，102为电平移位电路，103为第一RS触发器，104为高侧输出驱动级电路，105为低侧延时电路，106为低侧输出驱动级电路，201为第二RS触发器，202为降压电平移位电路，203为比较器，301为反相器，302为边沿延时电路，303为施密特触发器，304为反相器，MP1至MP11为第一PMOS管至第十一PMOS管，MN1至MN12为第一NMOS管至第十二NMOS管。
具体实施方式
下面结合附图对发明的技术方案进行详细说明，所举的实例只用于解释本发明而并非用于限定本发明的范围。
本发明在自适应死区电路的基础上增设了能够消除高低侧直通时间的第一窄脉冲防直通控制电路011和第二窄脉冲防直通控制电路012。带有窄脉冲输入防直通保护功能自适应死区电路的驱动电路如图7和图11所示，包括能够自适应调整死区时间的死区时间产生电路001、高侧通路逻辑电路002、低侧通路逻辑电路003，其中，死区时间产生电路001包括反相器004、第一窄脉冲防直通控制电路011、第二窄脉冲防直通控制电路012、具有三个输入端的第一与门005、具有三个输入端的第二与门006、第一延时电路007、第二延时电路008、第一电平检测电路009（图11中选用比较器CMP1实现低侧输出电平跳变的检测）、第二电平检测电路010（图11中选择串联的比较器203、降压电平移位电路202、第二RS触发器201实现高侧输出电平跳变的检测），高侧通路逻辑电路002包括脉冲产生电路101、电平移位电路102、第一RS触发器103、高侧输出驱动级电路104，低侧通路逻辑电路003包括低侧延时电路105、低侧输出驱动级电路106。
死区时间产生电路001中，驱动电路输入信号IN输送至第一与门005的一个输入端、第一窄脉冲防直通控制电路011的一个输入端和反相器004的输入端，反相器004输出信号至第二与门006的一个输入端和第二窄脉冲防直通控制电路012的一个输入端，比较器CMP1的正相输入端连接参考电平V REFL，比较器CMP1的反相输入端连接低侧输出驱动级电路106的输出端LO，比较器CMP1的输出端连接第一延时电路007的输入端，第一延时电路007的输出端LOCK1连接第一窄脉冲防直通控制电路011的另一个输入端和第一与门005的一个输入端，第一窄脉冲防直通控制电路011的输出端连接第一与门005的一个输入端，比较器CMP2的正相输入端连接参考电平V REFH，比较器CMP2的反相输入端连接高侧输出驱动级电路104的输出端HO，比较器CMP2的输出端连接降压电平移位电路202的输入端，降压电平移位电路202的两个输出端分别连接第二RS触发器201的置位输入端和复位输入端，第二RS触发器201的输出端连接第二延时电路008的输入端，第二延时电路008的输出端LOCK2连接第二窄脉冲防直通控制电路012的另一个输入端和第二与门006的一个输入端，第二窄脉冲防直通控制电路012的输出端连接第二与门006的一个输入端。
高侧通路逻辑电路002中，脉冲产生电路101的输入端连接第一与门005的输出端，脉冲产生电路101的两个输出端分别连接电平移位电路102的两个输入端，电平移位电路102的两个输出端分别连接第一RS触发器103的置位输入端和复位输入端，第一RS触发器103的输出端连接高侧输出驱动级电路104的输入端。
低侧通路逻辑电路003中，低侧延时电路105的输入端连接第二与门006的输出端，低侧延时电路105的输出端连接低侧输出驱动级电路106的输入端。
比较器CMP1和CMP2的如图12所示，包括PMOS管MP1~MP3及NMOS管MN1~MN4，PMOS管MP1~MP3的源极都连接VCC或VB，PMOS管MP1和MP2的栅极互连并连接PMOS管MP1的漏极和NMOS管MN1 的漏极，PMOS管MP2的漏极和MP3的栅极互连并连接NMOS管MN2的漏极，NMOS管MN1和MN2的源极互连并连接MN3的漏极，NMOS管MN3和MN4的栅极互连并连接偏置电压VBIAS，NMOS管MN3和MN4的源极都连接COM或VS，NMOS管MN4的漏极和PMOS管MP3的漏极互连并作为比较器的输出端。
RS触发器如图13所示，包括PMOS管MP4~ MP7及NMOS管MN5~ MN8，PMOS管MP4的源极和PMOS管MP6的源极均连接源VCC，PMOS管MP4的漏极连接PMOS管MP5的源极，PMOS管MP6的漏极连接PMOS管MP7的源极，NMOS管MN5~ MN8的源极均接地，NMOS管MN5的栅极与PMOS管MP4的栅极互连并作为RS触发器的置位输入端S，NMOS管MN8的栅极与PMOS管MP7的栅极互连并作为RS触发器的复位输入端R，NMOS管MN6的栅极与PMOS管MP5的栅极互连并与NMOS管MN8的漏极、NMOS管MN7的漏极以及PMOS管MP7的漏极连接在一起作为RS触发器的输出端Q，NMOS管MN6的漏极与PMOS管MP5的漏极互连并与NMOS管MN5的漏极、NMOS管MN7的栅极以及PMOS管MP6的栅极连接在一起。
三输入与门如图14所示，包括PMOS管MP8~MP11及NMOS管MN9~MN12，PMOS管MP8和NMOS管MN9的栅极互连并接输入IN1，PMOS管MP9和NMOS管MN10的栅极互连并接输入IN2，PMOS管MP10和NMOS管MN11的栅极互连并接输入IN3，PMOS管MP8的源极和PMOS管MP11的源极均连接源VCC，PMOS管MP8的漏极连接PMOS管MP9的源极，PMOS管MP9的漏极和PMOS管MP10的源极连接，PMOS管MP10的漏极和NMOS管MN9~MN11的漏极互连并连接到PMOS管MP11和NMOS管MN12的栅极，NMOS管MN9~MN12的源极均接地，PMOS管MP11的漏极和NMOS管MN12的漏极互连并作为三输入与门的输出端。
第一窄脉冲防直通控制电路011和第二窄脉冲防直通控制电路012的电路结构完全相同，第一与门005和第二与门006的电路结构完全相同，高侧输出驱动级电路104和低侧输出驱动级电路106的电路结构完全相同，比较器CMP1和比较器CMP2的电路结构完全相同。
如图7所示，通过分别检测高侧通路输出信号HO和低侧通路输出信号LO的下降沿，电平检测反馈信号经过一定延时后再分别传递到低侧和高侧通路的输入端以及窄脉冲防直通控制电路的输入端，驱动电路输入信号、输出信号的下降沿检测信号和窄脉冲防直通控制电路的输出信号分别作为与门的三个输入信号，两个与门的输出信号分别作为高侧通路和低侧通路的输入信号，从而使得驱动电路实现输出信号死区时间的自适应调节。
如图8所示，本发明增加的第一窄脉冲防直通控制电路011和第二窄脉冲防直通控制电路012的结构框图完全相同，包括反相器301、边沿延时电路302、施密特触发器303和反相器304。
如图7，在窄脉冲输入情况下，上电启动，当输入信号IN为正窄脉冲时，IN和低侧输出级电平检测反馈信号LOCK1输入窄脉冲防直通控制电路1，将IN信号的上升沿单边延时，直到LOCK1由高电平变为低电平时触发IN信号的上升沿，经过高侧通路输出的HO（与IN同相）反馈输入至第二电平检测电路与参考电平比较，第二电平检测电路在HO高于参考电平时输出的LOCK2为低电平，否则反之，LOCK2信号与 信号输入第二窄脉冲防直通控制电路；当输入信号IN为负窄脉冲时，IN和高侧输出电平检测反馈信号LOCK2输入第二窄脉冲防直通控制电路，将/>信号的上升沿单边延时，直到LOCK2由高电平变为低电平时触发/>信号的上升沿，经过低侧通路输出的LO（与IN反相）反馈输入至第一电平检测电路与参考电平比较，第一电平检测电路在LO高于参考电平时输出的LOCK1为低电平，否则反之，LOCK1信号与IN信号输入第一窄脉冲防直通控制电路，如此反复，工作过程如图9所示。
本发明在加上第一窄脉冲防直通控制电路011和第二窄脉冲防直通控制电路012后，在窄脉冲输入情况下的波形如图10所示，t C为边沿延时电路的延时时间。
图11所示驱动电路在窄脉冲输入情况下的工作过程如下：
S1）对于驱动电路的输入信号IN为正窄脉冲且宽度为tpw时，输入信号经过高侧通路逻辑电路002传输延时t1后输出HO的波形与IN同相；
S2）高侧输出HO经过比较器CMP2进行电平检测，当HO低于参考电平V REFH时，比较器输出为高电平，否则，反之，再经过降压电平移位电路202、第二延时电路008后输出高侧输出电平检测反馈信号LOCK2，传输延时为t2-t1；
S3）高侧输出电平检测反馈信号LOCK2和 输入第二窄脉冲防直通控制电路012，/>的上升沿经过边沿延时电路302单边延时处理直到高侧输出电平检测反馈信号LOCK2由高电平变为低电平时才触发；
S4）第二窄脉冲防直通控制电路012的输出信号C、和LOCK2相与后输出的D经过低侧延时电路和低侧输出驱动电路后输出LO；
S5）对于驱动电路输入信号IN为负窄脉冲且宽度为tpw时，驱动电路工作过程同上。
图12是本发明带有窄脉冲输入防直通保护功能自适应死区电路的驱动电路采用的比较器的一种实施电路。MP1、MP2、MN1、MN2和MN3构成五管差分输入级，MP3和MN4构成第二增益级的两级开环运放作为比较器，使比较器对两个输入电压进行比较后输出高电平或低电平。
图13是本发明带有窄脉冲输入防直通保护功能自适应死区电路的驱动电路采用的RS触发器的一种实施电路。在实施例中，基于两个与非门构成的RS触发器。
图14是本发明带有窄脉冲输入防直通保护功能自适应死区电路的驱动电路采用的三输入与门的一种实施电路，该三输入与门由三输入与非门和反相器构成。
在示出的实施例中，其它更改和组合是可能的，本发明并不限定在示出的几种实例中。虽然本发明已经利用特殊实施例在上面进行了描述，但是本领域的技术人员可以在权利要求的范围内进行多种更改。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进均应包含在本发明的保护范围之内。
Claims (6)
1.一种防直通保护自适应死区电路，其特征在于，包括：
用于在正窄脉冲输入下调节高低侧输出信号之间死区的第一子模块，其输入端接输入信号和低侧输出信号，在输入信号为正窄脉冲时对输入信号和低侧输出电平检测反馈信号处理后输出高侧通路逻辑电路的输入信号，及，
用于在负窄脉冲输入下调节高低侧输出信号之间死区的第二子模块，其输入端接反相输入信号和高侧输出信号，在输入信号为负窄脉冲时对反相输入信号和高侧输出电平检测反馈信号处理后输出低侧通路逻辑电路的输入信号；
所述第一子模块和第二子模块电路结构相同，均包括：
电平检测电路，其输入端接高侧通路逻辑电路的输出端或低侧通路逻辑电路的输出端，输出高侧输出电平跳变检测结果或低侧输出电平跳变检测结果至延时电路，
延时电路，其输入端接电平检测电路的输出端，延时处理高侧输出电平跳变检测结果或低侧输出电平跳变检测结果后输出高侧输出电平检测反馈信号或低侧输出电平检测反馈信号至窄脉冲防直通控制电路，
窄脉冲防直通控制电路，其输入端接高侧输出电平检测反馈信号和反相输入信号或者低侧输出电平检测反馈信号和输入信号，输出低侧输出高电平时的防直通控制信号或高侧输出高电平时的防直通控制信号至与门，及，
与门，其输入端接输入信号和高侧输出高电平时的防直通控制信号以及低侧输出电平检测反馈信号或者反相输入信号和低侧输出高电平时的防直通控制信号以及高侧输出电平检测反馈信号，输出高侧通路逻辑电路的输入信号或低侧通路逻辑电路的输入信号
所述窄脉冲防直通控制电路包括：
第一反相器，其输入端接输入信号或反相输入信号，输出反相输入信号或输入信号，
边沿延时电路，其输入端接输入信号和高侧输出电平检测信号或者反相输入信号和低侧输出电平检测信号，在输入信号为正窄脉冲时待低侧输出电平检测反馈信号的下降沿到来时触发输入信号的上升沿，或者在输入信号为负窄脉冲时待高侧输出电平检测反馈信号的下降沿到来时触发反相输入信号的上升沿，
施密特触发器，其输入端接边沿延时电路的输出端，对边沿延时电路的输出信号整形后反转输出，及，
第二反相器，其输入端接触发器的输出端，对施密特触发器的输出信号反转后输出低侧输出高电平时的防直通控制信号或高侧输出高电平时的防直通控制信号。
2.根据权利要求1所述一种防直通保护自适应死区电路，其特征在于，所述第二子模块中的电平检测电路包括：
比较器，其同相输入端接参考电平，其反相输入端接高侧通路逻辑电路的输出端，输出比较结果，
降压电平移位电路，其输入端接比较器的输出端，将比较结果转换为低侧通路电源输出范围内的数值后输出，及，
RS触发器，其复位输入端以及置位输入端与降压电平移位电路的输出端连接，将降压电平移位电路的输出信号恢复为一路信号后输出。
3.包含权利要求2所述防直通保护自适应死区电路的驱动电路，其特征在于，所述驱动电路还包括高侧通路逻辑电路和低侧通路逻辑电路，高侧通路逻辑电路的输入端接第一子模块的输出端，低侧通路逻辑电路的输入端接第二子模块的输出端，
在输入信号为正窄脉冲并检测到低侧输出电平反馈信号发生下跳变时，第一子模块控制高侧通路逻辑电路输出低电平且低侧输出信号的上升沿与高侧输出信号的下降沿之间存在死区，
在输入信号为负窄脉冲并检测到高侧输出电平反馈信号发生下跳变时，第二子模块控制低侧通路逻辑电路输出低电平且高侧输出信号的上升沿与低侧输出信号的下降沿之间存在死区。
4.根据权利要求3所述的驱动电路，其特征在于，所述比较器包括：第一PMOS管至第三PMOS管、第一NMOS管至第四NMOS管，第一PMOS管至第三PMOS管的源极都连接低侧通路的电源或高侧通路的高电位电源，第一PMOS管的栅极、第二PMOS管的栅极、第一PMOS管的漏极和第一NMOS管的漏极相连接，第二PMOS管的漏极、第三PMOS管的栅极、第二NMOS管的漏极相连接，第一NMOS管的源极、第二NMOS管的源极、第三NMOS管的漏极相连接，第三NMOS管的栅极和第四NMOS管的栅极都连接偏置电压源，第三NMOS管的源极和第四NMOS管的源极都连接低侧通路的共接地或高侧通路的低电位电源，第四NMOS管的漏极和第三PMOS管的漏极互连后作为比较器的输出端。
5.根据权利要求3所述的驱动电路，其特征在于，所述RS触发器包括：第四PMOS管至第七PMOS管、第五NMOS管至第八NMOS管，第四PMOS管的源极和第六PMOS管的源极均连接高侧通路高电位电源，第四PMOS管的漏极连接第五PMOS管的源极，第六PMOS管的漏极连接第七PMOS管的源极，第五NMOS管至第八NMOS管的源极均接高侧通路的低电位电源，第五NMOS管的栅极与第四PMOS管的栅极互连后作为RS触发器的置位输入端，第八NMOS管的栅极与第七PMOS管的栅极互连后作为RS触发器的复位输入端，第六NMOS管的栅极、第五PMOS管的栅极、第八NMOS管的漏极、第七NMOS管的漏极、第七PMOS管的漏极连接在一起作为RS触发器的输出端，第六NMOS管的漏极、第五PMOS管的漏极、第五NMOS管的漏极、第七NMOS管的栅极、第六PMOS管的栅极并接在一起。
6.根据权利要求3所述的驱动电路，其特征在于，所述与门包括：第八MPOS管至第十一PMOS管、第九NMOS管至第十二NMOS管，第八PMOS管的栅极和第九NMOS管的栅极互连后作为与门的第一输入端，第九PMOS管的栅极和第十NMOS管的栅极互连后作为与门的第二输入端，第十PMOS管的栅极和第十一NMOS管的栅极互连后作为与门的第三输入端，第八PMOS管的源极和第十一PMOS管的源极均连接低侧通路电源，第八PMOS管的漏极连接第九PMOS管的源极，第九PMOS管的漏极和第十PMOS管的源极连接，第十PMOS管的漏极与第九NMOS管至第十一NMOS管的漏极以及第十一PMOS管的栅极和第十二NMOS管的栅极互连，第九NMOS管至第十二NMOS管的源极均接低侧通路的共接地，第十一PMOS管的漏极和第十二NMOS管的漏极互连后作为与门的输出端。
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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