WO2016185802A1 - 駆動回路 - Google Patents

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WO2016185802A1
WO2016185802A1 PCT/JP2016/059959 JP2016059959W WO2016185802A1 WO 2016185802 A1 WO2016185802 A1 WO 2016185802A1 JP 2016059959 W JP2016059959 W JP 2016059959W WO 2016185802 A1 WO2016185802 A1 WO 2016185802A1
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signal
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input
drive circuit
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赤羽　正志
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富士電機株式会社
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Definitions

  • the present invention relates to a drive circuit.
  • a level shift circuit in the drive circuit converts a low voltage signal into a high voltage signal, and a switch element such as a transistor is controlled based on this signal. When the switch element is turned off, a hard shutdown is performed (see, for example, Patent Documents 1 and 2).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 9-200017
  • Patent Document 2 US Pat. No. 5,919,359
  • a drive circuit may include a level shift circuit and a control unit.
  • the level shift circuit may convert the input signal from the preceding circuit into a signal having a higher voltage than the input signal.
  • the control unit may output a signal for softly shutting down the first switch element based on the output signal of the level shift circuit.
  • the drive circuit may drive the first switch element.
  • the pre-stage circuit may include an abnormality detection circuit.
  • the control unit may determine whether to soft-shut down the first switch based on the output signal of the abnormality detection circuit.
  • the first switch element may be switched on and off according to the input control signal.
  • the drive circuit may further include a latch circuit.
  • the latch circuit may generate a control signal corresponding to a set signal and a reset signal input from the previous stage circuit to the level shift circuit.
  • the control unit may determine whether to soft-shut down the first switch element based on the output of the latch circuit and a state signal generated based on the output signal of the abnormality detection circuit.
  • the control unit may soft-shut down the first switch element when the output signal of the latch circuit indicates that the first switch element should be turned on and the status signal indicates that an abnormality is detected in the preceding circuit. .
  • the set signal may indicate a predetermined logical value when the first switch element is to be turned on.
  • the reset signal may indicate a predetermined logic value when the first switch element is to be hard shut down.
  • the status signal may indicate a predetermined logical value when an abnormality is detected in the preceding circuit. A malfunction that maintains ON or OFF of the first switch element when two or more of the set signal, the reset signal, and the status signal have predetermined logic values, except when the first switch element is softly shut down.
  • the drive circuit may further include a protection circuit.
  • the level shift circuit may include a status signal input circuit, a set signal input circuit, and a reset signal input circuit.
  • the state signal input circuit may shift the level of the state signal.
  • the set signal input circuit may shift the level of the set signal.
  • the reset signal input circuit may shift the level of the reset signal.
  • Each of the state signal input circuit, the set signal input circuit, and the reset signal input circuit may include a resistance element connected to the high potential side and a transistor having a drain connected to the low potential side of the resistance element.
  • the high potential sides of the resistance elements are connected to each other, and the resistance value of the resistance elements and the characteristics of the transistors may be the same.
  • the pre-stage circuit may determine whether to soft-shut down the first switch element based on the signal for controlling the first switch element input from the outside and the output signal of the abnormality detection circuit.
  • the first switch The pre-stage circuit may output a state signal for softly shutting down the element to the level shift circuit.
  • the control unit may shift to a hard shutdown of the first switch element after a predetermined period has elapsed after starting the soft shutdown of the first switch element.
  • the control unit may determine a predetermined period according to the type of abnormality detected in the preceding circuit.
  • the control unit may determine a time constant for soft shutdown according to the type of abnormality detected in the previous circuit.
  • the pre-stage circuit may include a low side control circuit.
  • the low side control circuit may control on and off of the second switch element connected in series to the low potential side of the first switch element.
  • the abnormality detection circuit may include a circuit that detects the state of the second switch element.
  • FIG. 3 is a diagram illustrating a drive circuit 100, a load 80, a power supply 82, a transistor 34, and a transistor 74.
  • FIG. 3 is a diagram showing a part of a low-side control circuit 130. It is a figure which shows the example of the rising differential pulse generation circuit 241 and 247.
  • FIG. 6 is a diagram illustrating an example of a falling differential pulse generation circuit 245.
  • FIG. It is a figure which shows the operation
  • 3 is a diagram illustrating a specific example of a high side control circuit 120.
  • FIG. 4 is a diagram illustrating a first operation example of the drive circuit 100.
  • FIG. 4 is a diagram illustrating a first operation example of the drive circuit 100.
  • FIG. 7 is a diagram illustrating a second operation example of the drive circuit 100.
  • FIG. 3 is a diagram showing a high-side control circuit 120.
  • FIG. 3 is a diagram showing a high-side control circuit 120.
  • FIG. 3 is a diagram showing a high-side control circuit 120.
  • FIG. 10 is a diagram illustrating a first modification of the pre-stage circuit 200.
  • FIG. 10 is a diagram illustrating a second modification of the pre-stage circuit 200.
  • FIG. 10 is a diagram illustrating a third modification of the pre-stage circuit 200.
  • FIG. 1 is a diagram showing a drive circuit 100, a load 80, a power source 82, a transistor 34 as a first switch element, and a transistor 74 as a second switch element.
  • the drive circuit 100 includes a level shift circuit 70, a high side control circuit 120, and a low side control circuit 130 as a pre-stage circuit.
  • the drive circuit 100 of this example is formed by being integrated on one semiconductor chip. However, the high side control circuit 120 and the pre-stage circuit may be formed on separate semiconductor chips as described in other examples.
  • the level shift circuit 70 converts the input signal from the preceding circuit into an output signal having a voltage higher than that of the input signal.
  • the high side control circuit 120 receives an input from the level shift circuit 70 and outputs a control signal HO to the transistor 34.
  • the pre-stage circuit in this example is a low-side control circuit 130.
  • the low side control circuit 130 inputs input signals to the set signal input terminal 12, the reset signal input terminal 14, and the state signal input terminal 16 of the level shift circuit 70.
  • the drive circuit 100 drives the transistor 34 and the transistor 74.
  • Transistor 34 and transistor 74 are connected in series to constitute an inverter circuit.
  • the drive circuit 100 inputs / outputs a control signal to the gates of the transistor 34 and the transistor 74 to turn on / off the transistor 34 and the transistor 74.
  • the transistor 34 is on, the load 80 and the high potential side of the power source 82 are connected.
  • the transistor 74 is on, the load 80 is connected to a reference potential (ground potential).
  • the transistor 34 and the transistor 74 in this example are NMOS transistors.
  • the transistor 34 is provided between the load 80 and the positive electrode of the power source 82.
  • the power source 82 is a power source having a voltage of 400 [V], for example.
  • the drive circuit 100 drives the load 80 with a voltage of 0 [V] to 400 [V] by turning on and off the transistors 34 and 74 in a complementary manner. Note that in this specification, for the sake of brevity, the voltage drop due to the on-resistance of the transistor and the forward voltage of the diode are omitted. The voltage drop due to the on-resistance of the transistor and the forward voltage of the diode may be considered sufficiently smaller than the voltage value of the power supply 82.
  • the potential of the negative electrode of the power source 35 connected to the drive circuit 100 is Vs.
  • Vs may vary in the range of 0 [V] to 400 [V] depending on on / off of the transistor 34 and the transistor 74.
  • the potential of the positive electrode of the power source 35 connected to the drive circuit 100 is Vb.
  • the potential Vb is referred to as a high potential side of the driving circuit 100.
  • Vb may vary in a range from E1 to (E1 + 400 [V]).
  • E1 is, for example, 15 [V].
  • the low side control circuit 130 includes a low side driver 72, a power source 76, a drive control circuit 131, and an abnormality detection circuit 210.
  • the microcomputer 140 is provided outside or inside the drive circuit 100.
  • the microcomputer 140 sends an input signal LIN to the drive control circuit 131.
  • the drive control circuit 131 sends the input signal LIN to the low side driver 72.
  • the low side driver 72 is driven by an input signal LIN of the microcomputer 140, outputs a control signal LO, and drives a transistor 74 as a switch element.
  • the low side driver 72 turns on / off the transistor 74 by inputting the high potential side voltage or the low potential side voltage of the power source 76 to the gate of the transistor 74.
  • the positive and negative electrodes of the power source 76 are connected to the low-side driver 72, the drive control circuit 131, and the abnormality detection circuit 210, respectively.
  • the abnormality detection circuit 210 detects a voltage abnormality of the power supply 76 and outputs a signal to the drive control circuit 131.
  • the drive control circuit 131 receives the input signal HIN from the microcomputer 140 and generates a set signal (set) and a reset signal (reset). set is input to the set signal input terminal 12, and reset is input to the reset signal input terminal 14. Further, the drive control circuit 131 generates a status signal (LER) based on the signal received from the abnormality detection circuit 210. LER is input to the status signal input terminal 16.
  • the drive circuit 100 includes a state signal input circuit 40, a set signal input circuit 50, and a reset signal input circuit 60.
  • the state signal input circuit 40, the set signal input circuit 50, and the reset signal input circuit 60 are collectively referred to as a level shift circuit 70.
  • the state signal input circuit 40 includes a resistance element 42 connected to the high potential side of the drive circuit 100 and a transistor 46 having a drain 47 connected to the low potential side of the resistance element 42.
  • the low potential side of the resistance element 42 means an end portion side of the resistance element 42 having two ends that is not connected to the high potential side.
  • the set signal input circuit 50 also includes a resistance element 52 connected to the high potential side and a transistor 56 connected to the drain 57 on the low potential side of the resistance element 52.
  • the reset signal input circuit 60 includes a resistance element 62 connected to the high potential side and a transistor 66 connected to the drain 67 on the low potential side of the resistance element 62.
  • the high potential sides of the resistance elements 42, 52, and 62 are connected to each other.
  • the resistance values of the resistance elements 42, 52 and 62 and the characteristics of the transistors 46, 56 and 66 are the same.
  • the transistors 46, 56 and 66 in this example are NMOS transistors.
  • the pre-stage circuit (drive control circuit 131) inputs a state signal (LER) to the state signal input terminal 16 which is the gate terminal of the transistor 46.
  • the status signal input circuit 40 shifts the LER level.
  • the state signal input circuit 40 shifts the voltage value of LER to LERdrn having a voltage value higher than LER.
  • LER indicates a predetermined logical value when the transistor 34 is softly shut down to separate the high potential side of the power supply 82 and the load 80.
  • the pre-stage circuit of this example inputs a high level LER to the state signal input terminal 16 when an abnormality is detected. Further, the pre-stage circuit of this example inputs a low-level LER to the state signal input terminal 16 when no abnormality is detected. Therefore, when the pre-stage circuit detects an abnormality, the transistor 34 is soft shut down.
  • the transistor 46 When the transistor 46 is turned on by a high level LER, a voltage drop occurs in the resistance element 42. On the other hand, when the transistor 46 is turned off by the low level LER, no voltage drop occurs in the resistance element 42. Therefore, when a high-level LER is input, the LERdrn that is the potential of the drain 47 is lower than when a low-level LER is input. In summary, when LER is at a high level, LERdrn, which is the potential of the drain 47, is at a low level. On the other hand, when the LER is at a low level, the LERdrn that is the potential of the drain 47 is at a high level.
  • the pre-stage circuit inputs a set signal (set) to the set signal input terminal 12 of the transistor 56.
  • the set signal input circuit 50 shifts the set level.
  • the set signal input circuit 50 shifts the voltage value of set to setdrn, which is a signal having a voltage value higher than set.
  • “Set” indicates a predetermined logic value when the transistor 34 is turned on and the high potential side of the power source 82 and the load 80 are to be connected.
  • the pre-stage circuit of this example may output a high level set to the set signal input circuit 50 when the transistor 34 is turned on.
  • the pre-stage circuit inputs a reset signal (reset) to the reset signal input terminal 14 of the transistor 66.
  • the reset signal input circuit 60 shifts the reset level.
  • the reset signal input circuit 60 shifts the voltage value of reset to resdrn, which is a signal having a voltage value higher than reset.
  • “Reset” indicates a predetermined logical value when the transistor 34 is turned off and the high potential side of the power source 82 and the load 80 should be separated.
  • the pre-stage circuit of this example may output a low level reset to the drive circuit 100 when the transistor 34 is turned on. Note that the transistor 34 is turned on when the set is at a high level and the reset is at a low level.
  • the functions of the resistance elements 52 and 62 are the same as those of the resistance element 42.
  • the potential setdrn of the drain 57 is at a low level.
  • the potential setdrn of the drain 47 is at a high level.
  • the potential resdrn of the drain 67 is at a low level.
  • the potential resdrn of the drain 47 is at a high level.
  • the source 49 of the transistor 46 is grounded.
  • a parasitic capacitance 48 is formed between the drain 47 and the source 49.
  • the source 59 of transistor 46 and the source 69 of transistor 56 are similarly grounded.
  • a parasitic capacitance 58 is formed between the drain 57 and the source 59, and a parasitic capacitance 68 is formed between the drain 67 and the source 69.
  • the capacitances of the parasitic capacitors 48, 58 and 68 are the same.
  • the status signal input circuit 40, the set signal input circuit 50, and the reset signal input circuit 60 have the same characteristics.
  • Surge voltage is an instantaneous voltage change. Due to the switching operation of the transistor 34, current associated with the surge voltage flows from the line at the potential Vs through the diodes 45, 55 and 65 to the sources 49, 59 and 69. The current is represented by the product of the time variation (dv / dt) of the surge voltage and the capacitances (C) of the parasitic capacitors 48, 58 and 68. The current can cause a voltage drop in the resistance elements 42, 52 and 62.
  • LERdrrn, resdrn and setdrn which are output signals of the drains 47, 57 and 67 can be at a low level. That is, the same situation can occur as when high-level LER, reset, and set are input to the transistors 46, 56, and 66, respectively. This is noise due to the surge voltage. The noise causes a malfunction of the drive circuit 100.
  • the status signal input circuit 40, the set signal input circuit 50, and the reset signal input circuit 60 have the same characteristics. Therefore, noise is applied in the same manner in the state signal input circuit 40, the set signal input circuit 50, and the reset signal input circuit 60. Thereby, when noise occurs in the level shift circuit 70, the noise can be determined in a malfunction protection circuit 90 described later.
  • the state signal input circuit 40 includes a diode 44 having a cathode connected to the high potential side of the drive circuit 100 and an anode connected to the low potential side of the resistance element 42.
  • the set signal input circuit 50 includes a diode 54 having a cathode connected to the high potential side of the drive circuit 100 and an anode connected to the low potential side of the resistance element 52.
  • the reset signal input circuit 60 includes a diode 64 having a cathode connected to the high potential side of the drive circuit 100 and an anode connected to the low potential side of the resistance element 62.
  • the diodes 44, 54 and 64 clamp the potential of each anode to the potential of the positive electrode of the power supply 35 (ie, Vb).
  • the drive circuit 100 includes a diode 45, a diode 55, and a diode 65.
  • the anodes of the diodes 45, 55 and 65 are connected to the negative electrode of the power supply 35.
  • the cathode of the diode 45 is connected to the drain 47 of the transistor 46.
  • the cathode of the diode 55 is connected to the drain 57 of the transistor 56, and the cathode of the diode 65 is connected to the drain 67 of the transistor 66.
  • the diodes 45, 55 and 65 clamp the potential of each cathode to the potential of the negative electrode of the power supply 35 (that is, Vs).
  • FIG. 2 is a diagram showing a part of the low-side control circuit 130.
  • 2 is a circuit example of the abnormality detection circuit 210 and the drive control circuit 131 excluding the low side driver 72 in the low side control circuit 130 in FIG.
  • the pre-stage circuit 200 in FIG. 2 may be provided outside the drive circuit 100.
  • the pre-stage circuit 200 inputs the state signal LER, the reset signal reset, and the set signal set to the level shift circuit 70.
  • the pre-stage circuit 200 includes an abnormality detection circuit 210, an input buffer circuit 220, an AND logic circuit 230, and a pulse generation circuit 240.
  • the abnormality detection circuit 210 includes a comparator 211, a reference power supply 212, and a noise filter 213.
  • An abnormality detection signal is input to the abnormality detection circuit 210.
  • the abnormality detection signal is a signal indicating whether or not an abnormality has occurred in another part of the pre-stage circuit 200.
  • the abnormality detection signal is at a high level, it is assumed that an abnormality is detected in another part of the pre-stage circuit 200.
  • the abnormality detection signal is at a low level, it is assumed that no abnormality is detected in other parts of the pre-stage circuit 200.
  • a high level logical value is represented by H
  • a low level logical value is represented by L.
  • the comparator 211 compares the voltage value of the abnormality detection signal at the non-inverting input terminal with the reference voltage of the reference power supply 212 at the inverting input terminal.
  • the comparator 211 outputs an H signal to the noise filter 213 when the voltage value of the abnormality detection signal is larger than the reference voltage of the reference power supply 212.
  • the comparator 211 outputs an L signal to the noise filter 213 when the voltage value of the abnormality detection signal is smaller than the reference voltage of the reference power supply 212.
  • the noise filter 213 removes noise from the output signal of the comparator 211.
  • the input buffer circuit 220 has the same configuration as the abnormality detection circuit 210. However, in the input buffer circuit 220, the input signal HIN is input to the non-inverting input terminal of the comparator 211 instead of the abnormality detection signal.
  • the comparator 221 outputs an H signal to the noise filter 223 when the voltage value of the input signal HIN is larger than the reference voltage of the reference power supply 222.
  • the comparator 221 outputs an L signal to the noise filter 223 when the voltage value of the input signal HIN is smaller than the reference voltage of the reference power supply 222.
  • the input signal HIN is a drive set signal for driving a high side driver 32 described later in the drive circuit 100.
  • the control signal HO of the high side driver 32 of the drive circuit 100 is H.
  • the control signal HO of the high side driver 32 of the drive circuit 100 is L.
  • the output signal of the abnormality detection circuit 210 and the output signal of the input buffer circuit 220 are input to the AND logic circuit 230.
  • both the abnormality detection circuit 210 and the input buffer circuit 220 output H to the AND logic circuit 230. Therefore, in this case, the AND logic circuit 230 outputs an H output signal to the pulse generation circuit 240. Therefore, the AND logic circuit 230 is a circuit that determines whether or not the transistor 34 is softly shut down.
  • the pulse generation circuit 240 includes a rising differential pulse generation circuit 241, a falling differential pulse generation circuit 245, and a rising differential pulse generation circuit 247.
  • the rising differential pulse generation circuits 241 and 247 are circuits that generate a pulse signal at the rising time of the input signal.
  • the falling differential pulse generation circuit 245 is a circuit that generates a pulse signal at the falling time of the input signal.
  • the output signal of the AND logic circuit 230 is input to the rising differential pulse generation circuit 241.
  • the rising differential pulse generation circuit 241 generates a pulse signal.
  • the pulse signal is input to the state signal input terminal 16 of the level shift circuit 70 as the state signal LER.
  • the LER is also input to the subsequent OR logic circuit 248 as an input signal.
  • the output signal of the input buffer circuit 220 is input to the falling differential pulse generation circuit 245.
  • the falling differential pulse generation circuit 245 detects the falling of the input signal HIN. That is, the falling differential pulse generation circuit 245 generates a pulse signal at the falling time of the input signal HIN.
  • the pulse signal is input to the OR logic circuit 248 in the subsequent stage.
  • the OR logic circuit 248 receives the state signal (LER) and the pulse signal output from the falling differential pulse generation circuit 245.
  • LER is a pulse signal that is generated when an abnormality is detected in the pre-stage circuit 200 and the high-side driver 32 is driven.
  • the pulse signal output from the falling differential pulse generation circuit 245 is generated when the input signal HIN changes from H to L. That is, the pulse signal output from the falling differential pulse generation circuit 245 is a pulse signal generated when driving of the high side driver 32 is stopped.
  • the OR logic circuit 248 outputs H when an abnormality is detected in the pre-stage circuit 200, when an abnormality is detected in the pre-stage circuit 200 and the high-side driver 32 is driven, or when driving of the high-side driver 32 is stopped. To do.
  • the output signal of the OR logic circuit 248 is a reset signal (reset).
  • the output signal of the input buffer circuit 220 is input to the rising differential pulse generation circuit 247.
  • the rising differential pulse generation circuit 247 detects the rising edge of the input signal HIN. That is, the rising differential pulse generation circuit 247 generates a pulse signal at the time when the drive of the high side driver 32 is driven. That is, the output of the rising differential pulse generation circuit 247 is a set signal (set).
  • the set, reset, and LER are input to the set signal input terminal 12, the reset signal input terminal 14, and the state signal input terminal 16 of the drive circuit 100, respectively.
  • FIG. 3 is a diagram illustrating an example of the rising differential pulse generation circuit 241.
  • the rising differential pulse generation circuit 241 is an example of a rising differential pulse generation circuit, and the configuration of another rising differential pulse generation circuit may be applied.
  • the rising differential pulse generation circuit 241 of this example includes a delay circuit 242 and an AND logic circuit 243.
  • the AND logic circuit 243 has two input terminals. The same input signal is input to one terminal of the delay circuit 242 and the AND logic circuit 243. A signal obtained by inverting the logic of the output signal DO of the delay circuit 242 is input to the other terminal of the AND logic circuit 243.
  • the AND logic circuit 243 outputs a logical product of the input signal and a signal obtained by inverting the logic of DO as an output signal RISE.
  • the output signal RISE becomes LER in the rising differential pulse generation circuit 241 and becomes set in the rising differential pulse generation circuit 247.
  • FIG. 4 is a diagram illustrating an example of the falling differential pulse generation circuit 245.
  • the falling differential pulse generation circuit 245 is an example of a falling differential pulse generation circuit, and the configuration of another falling differential pulse generation circuit may be applied.
  • the falling differential pulse generation circuit 245 of this example includes a delay circuit 242 and an AND logic circuit 244.
  • An input signal is input to the delay circuit 242.
  • the AND logic circuit 244 has two input terminals. A signal obtained by inverting the logic of the input signal is input to one terminal of the AND logic circuit 244.
  • the output signal DO of the delay circuit 242 is input to the other terminal of the AND logic circuit 243.
  • the AND logic circuit 244 outputs a logical product of a signal obtained by inverting the logic of the input signal and the output signal DO as the output signal FALL.
  • the output signal FALL is reset.
  • FIG. 5 is a diagram showing an operation time chart of RISE and FALL.
  • the vertical axis indicates the voltage values of the input signal, DO, RISE, and FALL in order from the top.
  • the horizontal axis is time. On the horizontal axis, the time on the right is newer than the time on the left.
  • the voltage value of any signal is L at time t0.
  • the input signal transitions from L to H.
  • the delay circuit 242 transitions from L to H with a delay at time t2.
  • the AND logic circuit 243 generates an output signal that is H only during a period when the input signal is H and DO is L. That is, RISE is a pulse signal that is H only between time t1 and time t2. Note that FALL remains L between time t1 and time t2. At time t3, the input signal transitions from H to L.
  • the delay circuit 242 makes a transition from H to L with a delay at time t4.
  • the AND logic circuit 244 generates an output signal that is H only during a period in which the input signal is L and DO is H. That is, FALL is a pulse signal that is H only between time t3 and time t4. Note that RISE remains L between time t3 and time t4.
  • FIG. 6 is a specific example of the high-side control circuit 120.
  • the high side control circuit 120 includes a malfunction protection circuit 90, a control unit 28, and a high side driver 32.
  • the malfunction protection circuit 90, the control unit 28, and the high-side driver 32 are connected to the positive and negative electrodes of the power supply 35 or the output of the high-side internal power supply circuit made from the power supply 35 (not shown).
  • the malfunction protection circuit 90 of this example includes an AND logic circuit 91, an AND logic circuit 92, and an AND logic circuit 93.
  • Each of the AND logic circuits 91, 92, and 93 receives setdrn, resetdrn, and LERdrrn obtained by level-shifting the set, reset, and LER input from the preceding circuit to the level shift circuit 70.
  • the AND logic circuit 91 of this example outputs the logical product of the inverted voltage value of setdrn, the voltage value of resdrn, and the voltage value of LERdrn to the RS latch circuit 23 as ON_SET.
  • the AND logic circuit 92 of this example outputs the logical product of the voltage value of setdrn and LERdrn and the inverted voltage value of resdrn to the RS latch circuit 23 as HSD_IN.
  • the AND logic circuit 93 in this example outputs the logical product of the voltage value of setdrn, the inverted voltage value of resdrn, and the inverted voltage value of LERdrn to the RS latch circuit 26 as LER_SET.
  • the control unit 28 outputs ON_OUT, HSD_OUT and LER_OUT to the high side driver 32 based on the three input signals.
  • the high side driver 32 receives ON_OUT, LER_OUT, and HSD_OUT, and outputs a control signal HO to the transistor 34.
  • the transistor 34 is switched on / off in accordance with HO as an input control signal.
  • the transistor 34 in this example is turned on when HO is at a high level.
  • the control unit 28 of this example includes an RS latch circuit 23, a timer circuit 25, an RS latch circuit 26, an AND logic circuit 27, and an inverter circuit 29.
  • the high side driver 32 of this example includes a p-channel MOSFET 36, an n-channel MOSFET 37, and an n-channel MOSFET 38.
  • the on-resistance of the n-channel MOSFET 37 is smaller than the on-resistance of the n-channel MOSFET 38.
  • the RS latch circuit 23 outputs an output signal ON_FB to the inverter circuit 29 and the AND logic circuit 27 in response to the output signals of ON_SET and HSD_IN.
  • the RS latch circuit 26 outputs LER_OUT, which is a control signal for the AND logic circuit 27 and the n-channel MOSFET 38, in accordance with LER_SET and the timer output signal TM.
  • the inverter circuit 29 outputs ON_OUT, which is a control signal for the p-channel MOSFET 36.
  • the AND logic circuit 27 outputs HSD_OUT that is a control signal of the n-channel MOSFET 37.
  • the AND logic circuit 27 receives ON_FB and LER_OUT.
  • the AND logic circuit 27 of this example outputs the logical product of the inverted voltage value of ON_FB and the inverted voltage value of LER_OUT to the gate of the n-channel MOSFET 37 as HSD_OUT. Note that ON_SET, HSD_IN, LER_SET, ON_OUT, and HSD_OUT, LER_OUT have high level or low level voltage values.
  • the high level logical value is represented by 1 and the low level logical value is represented by 0.
  • the timer circuit 25 outputs 1 as the output signal TM after a lapse of a predetermined period from the time point when LER_OUT changes from 0 to 1. In other cases, the output signal TM of the timer circuit 25 is zero. This state continues until the output TM of the timer circuit 25 becomes 1. When the output TM of the timer circuit 25 becomes 1, LER_OUT becomes 0, HSD_OUT becomes 1, and the n-channel MOSFET 37 is turned on and the n-channel MOSFET 38 is turned off. As a result, the soft shutdown Ls shifts to the hard shutdown Lh.
  • drive soft shutdown reset in the “input signal instruction content” column in Lh means a hard shutdown after a soft shutdown.
  • FIG. 7 is a diagram showing the state transition of the control unit 28.
  • the IDLE state means that the output OUT of the control unit 28 is set to a low level in response to a drive reset or drive soft shutdown reset instruction.
  • the DRV state means that OUT is set to a high level according to an instruction from the drive set.
  • the SS state means that OUT is set to a low level according to an instruction from the drive soft shutdown set.
  • One route is a route that enters the IDLE state by performing a hard shutdown from the DRV state. This corresponds to “drive reset” in the “input signal instruction content” column of Table 1.
  • the high level logical value is represented by H
  • the low level logical value is represented by L.
  • the other path is a path that enters the IDLE state by hard shutdown from the SS state. This corresponds to “drive soft shutdown reset” in the “input signal instruction content” column of Table 1.
  • the control unit 28 controls the high side driver 32 so as to maintain the current output state.
  • FIG. 8 is a diagram illustrating a first operation example of the drive circuit 100.
  • the vertical axis indicates the voltage value of the input signal HIN, abnormality detection signal, set, reset, LER, TM, ON_OUT, HSD_OUT, and LER_OUT, and the voltage value of the control signal HO for the high-side driver 32 in order from the top.
  • the horizontal axis is time. On the horizontal axis, the right side is newer than the left side.
  • the high level logical value is represented by H and the low level logical value is represented by L.
  • the state of the high side control circuit 120 at time T0 is the IDLE state.
  • (set, reset, LER) (H, L, L) is input.
  • the state of the high side control circuit 120 becomes the DRV state.
  • the control signal HO of the high side driver 32 becomes H.
  • the set pulse signal at time T1 is generated by the input signal HIN that rises earlier than time T1.
  • the set pulse signal at time T3 is generated by an input signal HIN that rises earlier than time T3.
  • FIG. 8 shows the rising timings of the input signals HIN and set as substantially the same time.
  • the reset pulse signal at time T2 is generated by the input signal HIN that falls earlier than time T2.
  • the reset pulse signal at time T5 is generated by the input signal HIN that falls earlier than time T5.
  • the falling timing of the input signal HIN and the rising timing of the reset are shown as substantially the same time.
  • the reset pulse signal at time T4 is generated by an abnormality detection signal that rises earlier than time T4.
  • the LER pulse signal at time T4 is generated by the abnormality detection signal that rises earlier than time T4 and the input signal that is H at time T4.
  • the rise timing of the abnormality detection signal and the LER is shown as substantially the same time.
  • the state of the high-side control circuit 120 becomes the IDLE state. That is, the control signal HO of the high side driver 32 is hard shut down. As a result, the control signal HO of the high side driver 32 becomes L.
  • FIG. 9 is a diagram illustrating a second operation example of the drive circuit 100.
  • this example is different from the example of FIG.
  • the other points are the same as the example of FIG.
  • a predetermined period from when the control unit 28 starts soft shutdown of the transistor 34 to when the control unit 28 shifts to hard shutdown of the transistor 34 is abbreviated as “SS state period” of the control unit 28.
  • the period between T4 and T5 which is the SS state period, is several ⁇ sec to several tens ⁇ sec.
  • the control unit 28 may determine the SS state period according to the type of abnormality detected in the preceding circuit.
  • the abnormality detected in the preceding circuit may be one or more of a voltage abnormality (for example, a voltage drop) of the power supply 76 in the preceding circuit, an overcurrent or overheating of the transistor 74 as the second switching element.
  • the control unit 28 may determine the SS state period by considering these abnormalities in the preceding circuit together.
  • the control unit 28 may determine a time constant for soft shutdown according to the type of abnormality detected in the preceding circuit.
  • the time constant may be appropriately determined according to applications such as industrial motors, air conditioners, and car motors.
  • the operating voltage may be different depending on the operating voltage of each application. As an example, the time constant may be made smaller when shutting down earlier without generating a surge voltage.
  • the high side control circuit 120 may be provided with a signal determination unit that determines the type of abnormality in the preceding circuit.
  • the signal determination unit may count the number of LER pulses in a period after a reset pulse signal is input and until a reset pulse signal is input next.
  • the signal determination unit may count the pulse width of LER.
  • the signal determination unit may determine the type of abnormality according to the counted number of LER pulses.
  • the signal determination unit may notify the control unit 28 of the type of abnormality corresponding to the number of pulses. Thereby, the control unit 28 can determine the time constant of the soft shutdown according to the type of abnormality detected in the previous circuit.
  • FIG. 10 is a diagram showing a first modification of the high-side control circuit 120. As shown in FIG. If it is not necessary to consider the noise caused by the surge voltage described above, the malfunction protection circuit 90 of FIG. 3 may not be provided.
  • FIG. 10 includes an inverter circuit 85, an inverter circuit 86, and an inverter circuit 87 instead of the malfunction protection circuit 90 of FIG. Other configurations are the same as those in FIG.
  • the inverter circuit 85 inputs the signal setdrn which is the potential of the drain 57 and outputs ON_SET which is an inverted signal to the RS latch circuit 23.
  • the inverter circuit 86 inputs a resdrn signal that is the potential of the drain 67 and outputs HSD_IN that is an inverted signal to the RS latch circuit 23.
  • the inverter circuit 87 inputs a signal LERdrn which is the potential of the drain 47 and outputs an inverted signal LER_SET to the RS latch circuit 26.
  • the operation of the high-side control circuit 120 in FIG. 10 is the same as that in FIGS. 8 and 9 which is the operation in the case of FIG.
  • FIG. 11 is a diagram showing a second modification of the high-side control circuit 120. As shown in FIG. The difference from FIG. 3 is that an AND logic circuit 22 and an OR logic circuit 96 are provided. In this case, the AND logic circuit 230 and the OR logic circuit 248 are unnecessary in the pre-stage circuit 200 of FIG. In FIG. 2, the output of the noise filter 213 is directly input to the rising differential pulse generation circuit 241. The output of the falling differential pulse generation circuit 245 is set as reset.
  • the AND logic circuit 22 of this example outputs the logical product of the inverted voltage value of LERdrn and the voltage value of the output signal ON_FB of the RS latch circuit 23 to the malfunction protection circuit 90 as LER_SET.
  • LER_SET is also output to the OR logic circuit 96.
  • the AND logic circuit 22 is a circuit that determines whether or not the transistor 34 is softly shut down. The operation of the high-side control circuit 120 in FIG. 11 is the same as that in FIGS.
  • FIG. 12 shows a third modification of the high side control circuit 120.
  • This example is an example in the case where it is not necessary to consider noise caused by a surge voltage as in the high-side control circuit 120 of FIG. 10, and does not include the malfunction protection circuit 90.
  • an AND logic circuit 22 and an OR logic circuit 96 are provided as in the high side control circuit 120 of FIG.
  • the AND logic circuit 230 and the OR logic circuit 248 are unnecessary in the pre-stage circuit 200 in FIG.
  • the operation of the high-side control circuit 120 in FIG. 12 is the same as that in FIGS.
  • FIG. 13 is a diagram showing a pre-stage circuit 202 as a first modification of the pre-stage circuit 200.
  • the pre-stage circuit 202 of this example includes a first semiconductor chip 260 and a second semiconductor chip 270.
  • the first semiconductor chip 260 includes a voltage detection circuit 250, an overheat detection circuit 251, an overcurrent detection circuit 252 and an OR logic circuit 248, and a rising differential pulse generation circuit 241 that is a part of the drive control circuit 131.
  • the voltage detection circuit 250 receives an abnormality detection signal indicating a voltage abnormality in other parts of the pre-stage circuit 202.
  • An abnormality detection signal indicating overheating of the transistor 74 in FIG. 1 is input to the overheat detection circuit 251.
  • the overcurrent detection circuit 252 receives an abnormality detection signal indicating an overcurrent of the transistor 74 in FIG.
  • the configurations of the voltage detection circuit 250, the overheat detection circuit 251 and the overcurrent detection circuit 252 are the same as those of the abnormality detection circuit 210 shown in FIG.
  • the overheat detection circuit 251 and the overcurrent detection circuit 252 input the presence / absence of voltage abnormality, overheat, and overcurrent as an H signal to the OR logic circuit 248, respectively.
  • the high level logical value is represented by H
  • the low level logical value is represented by L.
  • the OR logic circuit 248 outputs an H signal to the rising differential pulse generation circuit 241 when any one of the signals output from the voltage detection circuit 250, the overheat detection circuit 251 and the overcurrent detection circuit 252 is H. . Based on this, the rising differential pulse generation circuit 241 outputs an H signal indicating that there is an abnormality to the state signal input terminal 16 as LER.
  • the second semiconductor chip 270 includes an input buffer circuit 220, a falling differential pulse generation circuit 245, and a rising differential pulse generation circuit 247. These functions are the same as those described in FIG.
  • the input signal HIN is input to the input buffer circuit 220 from the other part of the pre-stage circuit 202.
  • the falling differential pulse generation circuit 245 inputs reset to the reset signal input terminal 14, and the rising differential pulse generation circuit 247 inputs set to the set signal input terminal 12.
  • the low side driver 72 of the drive circuit 100 may be provided in the first semiconductor chip 260 or the second semiconductor chip 270.
  • the low-side driver 72 may be provided in a third semiconductor chip different from the first semiconductor chip 260 and the second semiconductor chip 270.
  • FIG. 14 is a diagram showing a pre-stage circuit 204 as a second modification of the pre-stage circuit 200.
  • the first semiconductor chip 260 is provided with a voltage detection circuit 250, an overheat detection circuit 251, an overcurrent detection circuit 252, and an OR logic circuit 248.
  • the second semiconductor chip 270 is provided with an input buffer circuit 220, an AND logic circuit 230, and a pulse generation circuit 240.
  • the configurations of the first semiconductor chip 260 and the second semiconductor chip 270 are different from those of the first modification. However, the function of each circuit is as described above.
  • FIG. 15 is a diagram showing a pre-stage circuit 206 as a third modification of the pre-stage circuit 200.
  • a voltage detection circuit 250 and an overheat detection circuit 251 are provided in the first semiconductor chip 260.
  • the second semiconductor chip 270 is provided with an overcurrent detection circuit 252, an input buffer circuit 220, an OR logic circuit 248, an AND logic circuit 230, and a pulse generation circuit 240.
  • the configurations of the first semiconductor chip 260 and the second semiconductor chip 270 are different from those of the first modification and the second modification. However, the function of each circuit is as described above.

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Abstract

駆動回路のドライバの出力をハードシャットダウンしたことに伴うサージ電圧の発生を抑制する。これにより、駆動回路内の素子がサージ電圧により破壊されることを防ぐ。前段回路からの入力信号を、入力信号よりも高い電圧の出力信号に変換するレベルシフト回路と、前段回路の状態を示す状態信号に基づいて、スイッチ素子をソフトシャットダウンするか否かを決定する制御部とを備え、スイッチ素子を駆動する駆動回路を提供する。

Description

駆動回路
　本発明は、駆動回路に関する。
　駆動回路中のレベルシフト回路により低電圧の信号を高電圧の信号に変換し、この信号を基にトランジスタ等のスイッチ素子を制御していた。スイッチ素子をオフする際は、ハードシャットダウンしていた（例えば、特許文献１および２参照）。
［先行技術文献］
［特許文献］
　［特許文献１］　特開平９－２０００１７号公報
　［特許文献２］　米国特許第５９１７３５９号明細書
　駆動回路のドライブ出力をハードシャットダウンすると、スイッチ素子のオフ動作に伴うサージ電圧が発生する。当該サージ電圧により、駆動回路内の素子が破壊される問題がある。
　本発明の第１の態様においては、駆動回路を提供する。駆動回路は、レベルシフト回路と、制御部とを備えてよい。レベルシフト回路は、前段回路からの入力信号を、入力信号よりも高い電圧の信号に変換してよい。制御部は、レベルシフト回路の出力信号に基づいて、第１スイッチ素子をソフトシャットダウンするための信号を出力してよい。駆動回路は、第１スイッチ素子を駆動してよい。
　前段回路は、異常検出回路を備えてよい。制御部は、異常検出回路の出力信号に基づいて第１スイッチをソフトシャットダウンするか否かを決定してよい。
　第１スイッチ素子は、入力される制御信号に応じてオンおよびオフを切り替えてよい。駆動回路は、ラッチ回路を更に備えてよい。ラッチ回路は、前段回路からレベルシフト回路に入力されるセット信号およびリセット信号に応じた制御信号を生成してよい。制御部は、ラッチ回路の出力と、異常検出回路の出力信号に基づいて生成される状態信号とに基づいて第１スイッチ素子をソフトシャットダウンするか否かを決定してよい。
　制御部は、ラッチ回路の出力信号が第１スイッチ素子をオンすべきことを示し、且つ、状態信号が前段回路において異常を検出したことを示す場合に、第１スイッチ素子をソフトシャットダウンさせてよい。
　セット信号は、第１スイッチ素子をオンすべき場合に予め定められた論理値を示してよい。リセット信号は、第１スイッチ素子をハードシャットダウンすべき場合に予め定められた論理値を示してよい。状態信号は、前段回路において異常を検出した場合に予め定められた論理値を示してよい。第１スイッチ素子をソフトシャットダウンさせる場合を除き、セット信号、リセット信号および状態信号のうちの２つ以上が予め定められた論理値である場合に、第１スイッチ素子のオンまたはオフを維持させる誤動作保護回路を駆動回路はさらに備えてよい。
　レベルシフト回路は、状態信号入力回路、セット信号入力回路およびリセット信号入力回路を備えてよい。状態信号入力回路は、状態信号のレベルをシフトしてよい。セット信号入力回路は、セット信号のレベルをシフトしてよい。リセット信号入力回路は、リセット信号のレベルをシフトしてよい。状態信号入力回路、セット信号入力回路およびリセット信号入力回路の各々は、高電位側に接続された抵抗素子、および、抵抗素子の低電位側にドレインが接続されたトランジスタを有してよい。状態信号入力回路、セット信号入力回路およびリセット信号入力回路において、抵抗素子の高電位側は互いに接続されており、抵抗素子の抵抗値およびトランジスタの特性は同じであってよい。
　前段回路は、外部から入力された第１スイッチ素子を制御するための信号と、異常検出回路の出力信号とに基づいて第１スイッチ素子をソフトシャットダウンするか否かを決定してよい。
　外部から入力された第１スイッチ素子を制御するための信号が第１スイッチ素子をオンすべきことを示し、且つ、異常検出回路の出力信号が異常を検出したことを示す場合に、第１スイッチ素子をソフトシャットダウンさせる状態信号を前段回路はレベルシフト回路に出力してよい。
　制御部は、第１スイッチ素子のソフトシャットダウンを開始してから、予め定められた期間が経過した後に第１スイッチ素子のハードシャットダウンに移行してよい。
　制御部は、前段回路で検出された異常の種別に応じて、予め定められた期間を定めてよい。
　制御部は、前段回路で検出された異常の種別に応じて、ソフトシャットダウンの時定数を定めてよい。
　前段回路は、ローサイド制御回路を備えてよい。ローサイド制御回路は、第１スイッチ素子の低電位側に直列接続される第２スイッチ素子のオンおよびオフを制御してよい。異常検出回路は、第２スイッチ素子の状態を検出する回路を備えてよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
駆動回路１００、負荷８０および電源８２ならびにトランジスタ３４およびトランジスタ７４を示す図である。 ローサイド制御回路１３０の一部を示す図である。 立上り微分パルス生成回路２４１及び２４７の例を示す図である。 立下り微分パルス生成回路２４５の例を示す図である。 ＲＩＳＥおよびＦＡＬＬの動作タイムチャートを示す図である。 ハイサイド制御回路１２０の具体例を示す図である。 制御部２８の状態遷移を示す図である。 駆動回路１００の第１の動作例を示す図である。 駆動回路１００の第２の動作例を示す図である。 ハイサイド制御回路１２０を示す図である。 ハイサイド制御回路１２０を示す図である。 ハイサイド制御回路１２０を示す図である。 前段回路２００の第１変形例を示す図である。 前段回路２００の第２変形例を示す図である。 前段回路２００の第３変形例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、駆動回路１００、負荷８０および電源８２、ならびに、第１スイッチ素子としてのトランジスタ３４および第２スイッチ素子としてのトランジスタ７４を示す図である。駆動回路１００は、レベルシフト回路７０、ハイサイド制御回路１２０および前段回路としてのローサイド制御回路１３０を有する。なお、本例の駆動回路１００は、一つの半導体チップに集積して形成される。しかし、ハイサイド制御回路１２０と前段回路とは、他の例に記載するように別個の半導体チップに形成されてもよい。
　レベルシフト回路７０は、前段回路からの入力信号を、当該入力信号よりも高い電圧の出力信号に変換する。ハイサイド制御回路１２０は、レベルシフト回路７０からの入力を受けて、トランジスタ３４に制御信号ＨＯを出力する。本例の前段回路は、ローサイド制御回路１３０である。ローサイド制御回路１３０は、レベルシフト回路７０のセット信号入力端子１２、リセット信号入力端子１４および状態信号入力端子１６に入力信号を入力する。
　駆動回路１００は、トランジスタ３４およびトランジスタ７４を駆動する。トランジスタ３４およびトランジスタ７４は直列接続されておりインバータ回路を構成する。駆動回路１００はトランジスタ３４およびトランジスタ７４のゲートに制御信号を入力することにより、トランジスタ３４およびトランジスタ７４をオン／オフする。トランジスタ３４がオンの場合に、負荷８０と電源８２の高電位側が接続される。トランジスタ７４がオンの場合に、負荷８０が基準電位（グランド電位）と接続される。なお、本例のトランジスタ３４およびトランジスタ７４はＮＭＯＳのトランジスタである。
　トランジスタ３４は、負荷８０と電源８２の正極との間に設けられる。
　電源８２は、例えば、４００［Ｖ］の電圧を有する電源である。駆動回路１００は、トランジスタ３４およびトランジスタ７４を相補的にオン／オフすることにより、負荷８０を０［Ｖ］から４００［Ｖ］の電圧で駆動する。なお、本明細書では簡潔に記載することを目的として、トランジスタのオン抵抗による電圧降下およびダイオードの順方向電圧を省略して説明している。トランジスタのオン抵抗による電圧降下およびダイオードの順方向電圧は、電源８２の電圧値と比較して十分に小さいと見なしてよい。
　本例では、駆動回路１００に接続された電源３５の負極の電位をＶｓとする。トランジスタ３４およびトランジスタ７４のオン／オフに応じて、Ｖｓは０［Ｖ］から４００［Ｖ］の範囲で変動してよい。駆動回路１００に接続された電源３５の正極の電位をＶｂとする。本明細書において、電位Ｖｂを駆動回路１００の高電位側と称する。電源３５の電源電圧値をＥ１とすると、Ｖｂは、Ｅ１から（Ｅ１＋４００［Ｖ］）の範囲で変動してよい。Ｅ１は、例えば１５［Ｖ］である。
　ローサイド制御回路１３０は、ローサイドドライバ７２、電源７６、駆動制御回路１３１および異常検出回路２１０を有する。
　マイコン（ｍｉｃｒｏｃｏｍｐｕｔｅｒ）１４０は、駆動回路１００の外又は内に設けられる。ローサイドドライバ７２を駆動する場合、マイコン１４０は駆動制御回路１３１に入力信号ＬＩＮを送る。駆動制御回路１３１は、入力信号ＬＩＮをローサイドドライバ７２に送る。ローサイドドライバ７２は、マイコン１４０の入力信号ＬＩＮにより駆動されて、制御信号ＬＯを出力し、スイッチ素子としてのトランジスタ７４を駆動する。ローサイドドライバ７２は、トランジスタ７４のゲートに電源７６の高電位側電圧または低電位側電圧を入力することにより、トランジスタ７４をオン／オフする。
　ローサイドドライバ７２、駆動制御回路１３１および異常検出回路２１０のそれぞれには、電源７６の正極および負極が接続される。
　異常検出回路２１０は、電源７６の電圧異常などを検出し、駆動制御回路１３１へ信号を出力する。駆動制御回路１３１は、マイコン１４０からの入力信号ＨＩＮを受けて、セット信号（ｓｅｔ）およびリセット信号（ｒｅｓｅｔ）を生成する。ｓｅｔはセット信号入力端子１２に入力され、ｒｅｓｅｔはリセット信号入力端子１４に入力される。また、駆動制御回路１３１は、異常検出回路２１０から受けた信号により状態信号（ＬＥＲ）を生成する。ＬＥＲは状態信号入力端子１６に入力される。
　駆動回路１００は、状態信号入力回路４０、セット信号入力回路５０およびリセット信号入力回路６０を有する。本例において、状態信号入力回路４０、セット信号入力回路５０およびリセット信号入力回路６０をまとめて、レベルシフト回路７０と称する。状態信号入力回路４０は、駆動回路１００の高電位側に接続された抵抗素子４２および抵抗素子４２の低電位側にドレイン４７が接続されたトランジスタ４６を有する。抵抗素子４２の低電位側とは、２つの端部を有する抵抗素子４２のうち、高電位側に接続されていない端部の側を意味する。
　セット信号入力回路５０も、高電位側に接続された抵抗素子５２および抵抗素子５２の低電位側にドレイン５７が接続されたトランジスタ５６を有する。リセット信号入力回路６０も同様に、高電位側に接続された抵抗素子６２および抵抗素子６２の低電位側にドレイン６７が接続されたトランジスタ６６を有する。
　状態信号入力回路４０、セット信号入力回路５０およびリセット信号入力回路６０において、各抵抗素子４２，５２および６２の高電位側は互いに接続されている。また本例では、各抵抗素子４２，５２および６２の抵抗値および各トランジスタ４６、５６および６６の特性は同じである。なお、本例のトランジスタ４６、５６および６６はＮＭＯＳのトランジスタである。
　前段回路（駆動制御回路１３１）は、トランジスタ４６のゲート端子である状態信号入力端子１６に状態信号（ＬＥＲ）を入力する。この場合、状態信号入力回路４０はＬＥＲのレベルをシフトする。状態信号入力回路４０は、ＬＥＲの電圧値を、ＬＥＲよりも高い電圧値を有するＬＥＲｄｒｎにシフトさせる。ＬＥＲは、トランジスタ３４をソフトシャットダウンし電源８２の高電位側と負荷８０とを分離する場合に予め定められた論理値を示す。
　本例の前段回路は、異常を検出した場合に、ハイレベルのＬＥＲを状態信号入力端子１６に入力する。また、本例の前段回路は、異常を検出していない場合にローレベルのＬＥＲを状態信号入力端子１６に入力する。よって、前段回路が異常を検出した場合に、トランジスタ３４はソフトシャットダウンされる。
　ハイレベルのＬＥＲによりトランジスタ４６がオンする場合、抵抗素子４２で電圧降下が生じる。これに対して、ローレベルのＬＥＲによりトランジスタ４６がオフする場合、抵抗素子４２で電圧降下は生じない。それゆえ、ハイレベルのＬＥＲが入力される場合、ドレイン４７の電位であるＬＥＲｄｒｎは、ローレベルのＬＥＲが入力される場合よりも低い電位となる。要約すると、ＬＥＲがハイレベルである場合、ドレイン４７の電位であるＬＥＲｄｒｎはローレベルとなる。これに対して、ＬＥＲがローレベルである場合、ドレイン４７の電位であるＬＥＲｄｒｎはハイレベルとなる。
　前段回路は、トランジスタ５６のセット信号入力端子１２にセット信号（ｓｅｔ）を入力する。この場合、セット信号入力回路５０はｓｅｔのレベルをシフトする。セット信号入力回路５０は、ｓｅｔの電圧値を、ｓｅｔよりも高い電圧値を有する信号であるｓｅｔｄｒｎにシフトさせる。
　ｓｅｔは、トランジスタ３４をオンし電源８２の高電位側と負荷８０を接続すべき場合に予め定められた論理値を示す。本例の前段回路は、トランジスタ３４をオンする場合には、ハイレベルのｓｅｔをセット信号入力回路５０に出力してよい。
　前段回路は、トランジスタ６６のリセット信号入力端子１４にリセット信号（ｒｅｓｅｔ）を入力する。この場合、リセット信号入力回路６０はｒｅｓｅｔのレベルをシフトする。リセット信号入力回路６０は、ｒｅｓｅｔの電圧値を、ｒｅｓｅｔよりも高い電圧値を有する信号であるｒｅｓｄｒｎにシフトさせる。
　ｒｅｓｅｔは、トランジスタ３４をオフし電源８２の高電位側と負荷８０とを分離すべき場合に予め定められた論理値を示す。本例の前段回路は、トランジスタ３４をオンする場合に、ローレベルのｒｅｓｅｔを駆動回路１００に出力してよい。なお、ｓｅｔがハイレベルかつｒｅｓｅｔがローレベルである場合に、トランジスタ３４はオンする。
　抵抗素子５２および６２の機能は、抵抗素子４２と同じである。ｓｅｔがハイレベルである場合、ドレイン５７の電位ｓｅｔｄｒｎはローレベルとなる。これに対して、ｓｅｔがローレベルである場合、ドレイン４７の電位ｓｅｔｄｒｎはハイレベルとなる。同様に、ｒｅｓｅｔがハイレベルである場合、ドレイン６７の電位ｒｅｓｄｒｎはローレベルとなる。これに対して、ｒｅｓｅｔがローレベルである場合、ドレイン４７の電位ｒｅｓｄｒｎはハイレベルとなる。
　トランジスタ４６のソース４９は接地される。ドレイン４７とソース４９との間には寄生容量４８が形成される。トランジスタ４６のソース５９およびトランジスタ５６のソース６９も同様に接地される。ドレイン５７とソース５９との間には寄生容量５８が形成され、ドレイン６７とソース６９との間には寄生容量６８が形成される。本例では各トランジスタ４６、５６および６６の特性は同じであるので、寄生容量４８、５８および６８の容量は同じである。このように、状態信号入力回路４０、セット信号入力回路５０およびリセット信号入力回路６０は同じ特性を有する。
　サージ電圧は瞬間的な電圧の変化である。トランジスタ３４のスイッチング動作に起因して、電位Ｖｓであるラインからダイオード４５、５５および６５を経てソース４９、５９および６９へサージ電圧に伴う電流が流れる。当該電流は、サージ電圧の時間変化（ｄｖ／ｄｔ）と寄生容量４８、５８および６８の容量（Ｃ）との積で表される。当該電流により、抵抗素子４２、５２および６２において電圧降下が生じ得る。
　これにより、各ドレイン４７、５７および６７の出力信号であるＬＥＲｄｒｎ、ｒｅｓｄｒｎおよびｓｅｔｄｒｎは、ローレベルとなりうる。つまり、ハイレベルのＬＥＲ、ｒｅｓｅｔおよびｓｅｔが、各トランジスタ４６、５６および６６に入力された場合と同じ状況が発生しうる。これは、サージ電圧に起因するノイズである。当該ノイズは駆動回路１００の誤動作の原因となる。
　本例では、状態信号入力回路４０、セット信号入力回路５０およびリセット信号入力回路６０は同じ特性を有する。それゆえ、ノイズは、状態信号入力回路４０、セット信号入力回路５０およびリセット信号入力回路６０において同じように乗る。これにより、レベルシフト回路７０においてノイズが発生する場合には、後述する誤動作保護回路９０においてノイズを判定することができる。
　状態信号入力回路４０は、駆動回路１００の高電位側にカソードが接続され、抵抗素子４２の低電位側にアノードが接続されたダイオード４４を有する。セット信号入力回路５０は、駆動回路１００の高電位側にカソードが接続され、抵抗素子５２の低電位側にアノードが接続されたダイオード５４を有する。リセット信号入力回路６０は、駆動回路１００の高電位側にカソードが接続され、抵抗素子６２の低電位側にアノードが接続されたダイオード６４を有する。ダイオード４４、５４および６４は、各々のアノードの電位を電源３５の正極の電位（すなわちＶｂ）にクランプする。
　駆動回路１００は、ダイオード４５、ダイオード５５およびダイオード６５を有する。ダイオード４５、５５および６５のアノードは電源３５の負極に接続される。ダイオード４５のカソードは、トランジスタ４６のドレイン４７に接続される。ダイオード５５のカソードはトランジスタ５６のドレイン５７に接続され、ダイオード６５のカソードはトランジスタ６６のドレイン６７に接続される。ダイオード４５、５５および６５は、各々のカソードの電位を電源３５の負極の電位（すなわちＶｓ）にクランプする。
　図２は、ローサイド制御回路１３０の一部を示す図である。図２の前段回路２００は、図１におけるローサイド制御回路１３０のうち、ローサイドドライバ７２を除いた、異常検出回路２１０および駆動制御回路１３１の回路例である。図２の前段回路２００は、図１におけるローサイド制御回路１３０とは異なり、駆動回路１００の外に設けられてもよい。前段回路２００は、状態信号ＬＥＲ、リセット信号ｒｅｓｅｔおよびセット信号ｓｅｔをレベルシフト回路７０に入力する。前段回路２００は、異常検出回路２１０、入力バッファ回路２２０、ＡＮＤ論理回路２３０およびパルス生成回路２４０を有する。
　異常検出回路２１０は、コンパレータ２１１、レファレンス電源２１２およびノイズフィルタ２１３を有する。異常検出回路２１０には、異常検出信号が入力される。異常検出信号は、前段回路２００の他の部分において異常が発生したか否かを示す信号である。本例では、異常検出信号がハイレベルのとき、前段回路２００の他の部分において異常が検出されたものとする。これに対して、異常検出信号がローレベルのとき、前段回路２００の他の部分において異常が検出されなかったものとする。以下、本例では、ハイレベルの論理値をＨで、ローレベルの論理値をＬで表現する。
　コンパレータ２１１は、非反転入力端子における異常検出信号の電圧値と反転入力端子におけるレファレンス電源２１２の参照電圧とを比較する。コンパレータ２１１は、異常検出信号の電圧値がレファレンス電源２１２の参照電圧よりも大きい場合に、ノイズフィルタ２１３へＨの信号を出力する。コンパレータ２１１は、異常検出信号の電圧値がレファレンス電源２１２の参照電圧よりも小さい場合に、ノイズフィルタ２１３へＬの信号を出力する。ノイズフィルタ２１３は、コンパレータ２１１の出力信号のノイズを取り除く。
　入力バッファ回路２２０は、異常検出回路２１０と同じ構成である。ただし、入力バッファ回路２２０では、コンパレータ２１１の非反転入力端子には、異常検出信号ではなく入力信号ＨＩＮが入力される。コンパレータ２２１は、入力信号ＨＩＮの電圧値がレファレンス電源２２２の参照電圧よりも大きい場合に、ノイズフィルタ２２３へＨの信号を出力する。コンパレータ２２１は、入力信号ＨＩＮの電圧値がレファレンス電源２２２の参照電圧よりも小さい場合に、ノイズフィルタ２２３へＬの信号を出力する。
　入力信号ＨＩＮは、駆動回路１００における後述のハイサイドドライバ３２を駆動するためのドライブセット信号である。本例では、入力信号ＨＩＮがＨのとき、駆動回路１００のハイサイドドライバ３２の制御信号ＨＯはＨとなる。また、入力信号ＨＩＮがＬのとき、駆動回路１００のハイサイドドライバ３２の制御信号ＨＯはＬとなる。
　異常検出回路２１０の出力信号と入力バッファ回路２２０の出力信号とは、ＡＮＤ論理回路２３０に入力される。前段回路２００で異常が検出され、かつ、ハイサイドドライバ３２を駆動する場合に、異常検出回路２１０および入力バッファ回路２２０は共にＨをＡＮＤ論理回路２３０に出力する。それゆえこの場合に、ＡＮＤ論理回路２３０はＨの出力信号をパルス生成回路２４０に出力する。よって、ＡＮＤ論理回路２３０は、トランジスタ３４をソフトシャットダウンするか否かを判定する回路である。
　パルス生成回路２４０は、立上り微分パルス生成回路２４１、立下り微分パルス生成回路２４５および立上り微分パルス生成回路２４７を有する。立上り微分パルス生成回路２４１および２４７は、入力信号の立上り時刻においてパルス信号を発生する回路である。同様に、立下り微分パルス生成回路２４５は、入力信号の立下り時刻においてパルス信号を発生する回路である。
　立上り微分パルス生成回路２４１には、ＡＮＤ論理回路２３０の出力信号が入力される。ＡＮＤ論理回路２３０からのＨが入力される時刻において、立上り微分パルス生成回路２４１はパルス信号を生成する。当該パルス信号は、状態信号ＬＥＲとしてレベルシフト回路７０の状態信号入力端子１６に入力される。ＬＥＲは、入力信号として後段のＯＲ論理回路２４８にも入力される。
　立下り微分パルス生成回路２４５には、入力バッファ回路２２０の出力信号が入力される。立下り微分パルス生成回路２４５は、入力信号ＨＩＮの立下りを検出する。つまり、入力信号ＨＩＮの立下り時刻において、立下り微分パルス生成回路２４５はパルス信号を生成する。当該パルス信号は、後段のＯＲ論理回路２４８に入力される。
　ＯＲ論理回路２４８には、状態信号（ＬＥＲ）と立下り微分パルス生成回路２４５が出力するパルス信号とが入力される。上述の様に、ＬＥＲは、前段回路２００で異常が検出され、かつ、ハイサイドドライバ３２を駆動する場合に生成されるパルス信号である。立下り微分パルス生成回路２４５が出力するパルス信号は、入力信号ＨＩＮがＨからＬになる場合に生成される。つまり、立下り微分パルス生成回路２４５が出力するパルス信号は、ハイサイドドライバ３２の駆動を止める場合に生成されるパルス信号である。
　ＯＲ論理回路２４８は、前段回路２００で異常が検出された場合、前段回路２００で異常が検出され且つハイサイドドライバ３２を駆動する場合、または、ハイサイドドライバ３２の駆動を止める場合にＨを出力する。ＯＲ論理回路２４８の出力信号を、リセット信号（ｒｅｓｅｔ）とする。
　立上り微分パルス生成回路２４７には、入力バッファ回路２２０の出力信号が入力される。立上り微分パルス生成回路２４７は、入力信号ＨＩＮの立上りを検出する。つまり、ハイサイドドライバ３２の駆動を駆動する時刻において、立上り微分パルス生成回路２４７はパルス信号を生成する。つまり、立上り微分パルス生成回路２４７の出力は、セット信号（ｓｅｔ）となる。ｓｅｔ、ｒｅｓｅｔおよびＬＥＲは、駆動回路１００のセット信号入力端子１２、リセット信号入力端子１４および状態信号入力端子１６にそれぞれ入力される。
　図３は、立上り微分パルス生成回路２４１の例を示す図である。立上り微分パルス生成回路２４１は立上り微分パルス生成回路としての一例であり、他の立上り微分パルス生成回路の構成を適用してよい。
　本例の立上り微分パルス生成回路２４１は、遅延回路２４２およびＡＮＤ論理回路２４３を有する。ＡＮＤ論理回路２４３は２つの入力端子を有する。遅延回路２４２とＡＮＤ論理回路２４３の一方の端子とには、同じ入力信号が入力される。ＡＮＤ論理回路２４３の他の一方の端子には、遅延回路２４２の出力信号ＤＯの論理を反転した信号が入力される。ＡＮＤ論理回路２４３は、入力信号とＤＯの論理を反転した信号との論理積を出力信号ＲＩＳＥとして出力する。なお、出力信号ＲＩＳＥは、立上り微分パルス生成回路２４１ではＬＥＲとなり、立上り微分パルス生成回路２４７ではｓｅｔとなる。
　図４は、立下り微分パルス生成回路２４５の例を示す図である。立下り微分パルス生成回路２４５は立下り微分パルス生成回路としての一例であり、他の立下り微分パルス生成回路の構成を適用してよい。
　本例の立下り微分パルス生成回路２４５は、遅延回路２４２およびＡＮＤ論理回路２４４を有する。遅延回路２４２には、入力信号が入力される。ＡＮＤ論理回路２４４は２つの入力端子を有する。ＡＮＤ論理回路２４４の一方の端子には、入力信号の論理を反転した信号が入力される。ＡＮＤ論理回路２４３の他の一方の端子には、遅延回路２４２の出力信号ＤＯが入力される。ＡＮＤ論理回路２４４は、入力信号の論理を反転した信号と出力信号ＤＯとの論理積を出力信号ＦＡＬＬとして出力する。出力信号ＦＡＬＬは、ｒｅｓｅｔとなる。
　図５は、ＲＩＳＥおよびＦＡＬＬの動作タイムチャートを示す図である。縦軸は、上から順に、入力信号、ＤＯ、ＲＩＳＥおよびＦＡＬＬの電圧値を示す。横軸は時間である。横軸において、右側の方が左側よりも新しい時間である。
　本例では、時刻ｔ０ではいずれの信号の電圧値もＬである。時刻ｔ１において、入力信号がＬからＨへと遷移する。遅延回路２４２は、時刻ｔ２において遅れてＬからＨへと遷移する。
　ＡＮＤ論理回路２４３は、入力信号がＨであり且つＤＯがＬであるの期間においてのみＨである出力信号を生成する。つまりＲＩＳＥは、時刻ｔ１と時刻ｔ２との間においてのみＨであるパルス信号となる。なお、ＦＡＬＬは、時刻ｔ１と時刻ｔ２との間においてはＬのままである。時刻ｔ３において、入力信号がＨからＬへと遷移する。遅延回路２４２は、時刻ｔ４において遅れてＨからＬへと遷移する。
　ＡＮＤ論理回路２４４は、入力信号がＬであり且つＤＯがＨであるの期間においてのみＨである出力信号を生成する。つまりＦＡＬＬは、時刻ｔ３と時刻ｔ４との間においてのみＨであるパルス信号となる。なお、ＲＩＳＥは、時刻ｔ３と時刻ｔ４との間においてはＬのままである。
　図６は、ハイサイド制御回路１２０の具体例である。ハイサイド制御回路１２０は、誤動作保護回路９０、制御部２８およびハイサイドドライバ３２を有する。誤動作保護回路９０、制御部２８およびハイサイドドライバ３２のそれぞれには、電源３５の正極および負極又は図示しない電源３５から作られたハイサイド内部電源回路の出力が接続される。
　本例の誤動作保護回路９０は、ＡＮＤ論理回路９１、ＡＮＤ論理回路９２およびＡＮＤ論理回路９３を有する。ＡＮＤ論理回路９１、９２および９３のそれぞれには、前段回路からレベルシフト回路７０に入力されるｓｅｔ、ｒｅｓｅｔおよびＬＥＲをそれぞれレベルシフトした、ｓｅｔｄｒｎ、ｒｅｓｄｒｎおよびＬＥＲｄｒｎが入力される。
　本例のＡＮＤ論理回路９１は、ｓｅｔｄｒｎの反転された電圧値とｒｅｓｄｒｎの電圧値とＬＥＲｄｒｎの電圧値との論理積をＯＮ＿ＳＥＴとしてＲＳラッチ回路２３に出力する。
　本例のＡＮＤ論理回路９２は、ｓｅｔｄｒｎとＬＥＲｄｒｎの電圧値とｒｅｓｄｒｎの反転された電圧値の論理積をＨＳＤ＿ＩＮとしてＲＳラッチ回路２３に出力する。
　本例のＡＮＤ論理回路９３は、ｓｅｔｄｒｎの電圧値とｒｅｓｄｒｎの反転された電圧値とＬＥＲｄｒｎの反転された電圧値との論理積をＬＥＲ＿ＳＥＴとしてＲＳラッチ回路２６に出力する。
　制御部２８は、３つの入力信号に基づいてＯＮ＿ＯＵＴ、ＨＳＤ＿ＯＵＴおよびＬＥＲ_ＯＵＴをハイサイドドライバ３２へ出力する。ハイサイドドライバ３２は、ＯＮ＿ＯＵＴ、ＬＥＲ＿ＯＵＴおよびＨＳＤ＿ＯＵＴを受けて、トランジスタ３４に制御信号ＨＯを出力する。トランジスタ３４は、入力される制御信号としてのＨＯに応じてオン／オフを切り替える。本例のトランジスタ３４は、ＨＯがハイレベルである場合にオンする。
　つぎに、制御部２８およびハイサイドドライバ３２の動作について詳しく述べる。本例の制御部２８は、ＲＳラッチ回路２３、タイマー回路２５、ＲＳラッチ回路２６、ＡＮＤ論理回路２７およびインバータ回路２９を有する。本例のハイサイドドライバ３２は、ｐチャネルＭＯＳＦＥＴ３６、ｎチャネルＭＯＳＦＥＴ３７およびｎチャネルＭＯＳＦＥＴ３８を有する。ｎチャネルＭＯＳＦＥＴ３７のオン抵抗は、ｎチャネルＭＯＳＦＥＴ３８のオン抵抗より小さい。
　ＲＳラッチ回路２３およびＲＳラッチ回路２６は、一般的なＲＳラッチ回路と同様に機能する。つまり、ＲＳラッチ回路２３は、（ＯＮ＿ＳＥＴ，ＨＳＤ＿ＩＮ）＝（１，０）および（０，１）の場合に、異なる状態への遷移を指示す。また、ＲＳラッチ回路２３は、（ＯＮ＿ＳＥＴ，ＨＳＤ＿ＩＮ）＝（０，０）の場合に、以前の出力信号（ＯＮ＿ＦＢ）の値を保持する。ＲＳラッチ回路２６は、（ＬＥＲ＿ＳＥＴ，ＴＭ）＝（１，０）および（０，１）の場合に、異なる状態への遷移を指示す。また、ＲＳラッチ回路２６は、（ＬＥＲ＿ＳＥＴ，ＴＭ）＝（０，０）の場合に、以前の出力信号（ＬＥＲ＿ＯＵＴ）の値を保持する。
　ＲＳラッチ回路２３は、ＯＮ＿ＳＥＴおよびＨＳＤ＿ＩＮの出力信号に応じでインバータ回路２９およびＡＮＤ論理回路２７に出力信号ＯＮ＿ＦＢを出力する。ＲＳラッチ回路２６はＬＥＲ＿ＳＥＴとタイマーの出力信号ＴＭに応じてＡＮＤ論理回路２７およびｎチャネルＭＯＳＦＥＴ３８の制御信号であるＬＥＲ＿ＯＵＴを出力する。インバータ回路２９はｐチャネルＭＯＳＦＥＴ３６の制御信号であるＯＮ_ＯＵＴを出力する。
　ＡＮＤ論理回路２７はｎチャネルＭＯＳＦＥＴ３７の制御信号であるＨＳＤ＿ＯＵＴを出力する。ＡＮＤ論理回路２７には、ＯＮ＿ＦＢおよびＬＥＲ＿ＯＵＴが入力される。本例のＡＮＤ論理回路２７は、ＯＮ＿ＦＢの反転された電圧値とＬＥＲ＿ＯＵＴの反転された電圧値との論理積をＨＳＤ＿ＯＵＴとしてｎチャネルＭＯＳＦＥＴ３７のゲートに出力する。なお、ＯＮ＿ＳＥＴ、ＨＳＤ＿ＩＮ、ＬＥＲ＿ＳＥＴ、ＯＮ＿ＯＵＴおよびＨＳＤ＿ＯＵＴ、ＬＥＲ＿ＯＵＴは、ハイレベルまたはローレベルの電圧値を有する。
　本例では、ハイレベルの論理値を１で、ローレベルの論理値を０で表現する。なお、他の例では、ハイレベルの論理値をＨで、ローレベルの論理値をＬで表現することがある。ｓｅｔｄｒｎ＝０の場合、ｓｅｔ＝１となる。逆に、ｓｅｔｄｒｎ＝０の場合、ｓｅｔ＝０となる。ｒｅｓｄｒｎおよびｒｅｓｅｔならびにＬＥＲｄｒｎおよびＬＥＲも同様の対応関係となる。
　（ドライブセット）ＯＮ＿ＦＢは、（ＯＮ＿ＳＥＴ，ＨＳＤ＿ＩＮ，ＬＥＲ＿ＳＥＴ）＝（１，０，０）の場合のみ１となる。ＯＮ＿ＦＢが1である場合、インバータ回路２９の出力ＯＮ＿ＯＵＴは０となりｐチャネルＭＯＳＦＥＴ３６をオンし、ＡＮＤ論理回路２７の出力ＨＳＤ＿ＯＵＴも０となりｎチャネルＭＯＳＦＥＴ３７をオフする。ＬＥＲ＿ＯＵＴも０であるためｎチャネルＭＯＳＦＥＴ３８もオフする。よって、ＨＯが１となりトランジスタ３４はオンする。
　（ハードシャットダウン：Ｌｈ）ＨＳＤ＿ＯＵＴは、（ＯＮ＿ＳＥＴ，ＨＳＤ＿ＩＮ，ＬＥＲ＿ＳＥＴ）＝（０，１，０）の場合のみ１となる。この場合、ＯＮ＿ＯＵＴが１となりｐチャネルＭＯＳＦＥＴ３６をオフし、ＨＳＤ＿ＯＵＴが１となりｎチャネルＭＯＳＦＥＴ３７をオンしＬＥＲ＿ＯＵＴが０となりｎチャネルＭＯＳＦＥＴ３８がオフする。よって、ＨＯが０となりトランジスタ３４をハードシャットダウンする。
　（ソフトシャットダウン：Ｌｓ）本例において、ＬＥＲ＿ＳＥＴは、（異常検出回路２１０の出力，入力ＨＩＮ信号のセット信号）＝（１，１）の場合のみ１となる。その他の入力信号の場合、ＬＥＲ＿ＳＥＴは０となる。ＬＥＲ＿ＳＥＴが１である場合に、ＬＥＲ＿ＯＵＴは１となる。本例では、ＬＥＲ＿ＯＵＴ＝１の場合のみ、トランジスタ３４をソフトシャットダウンするべく、ハイサイドドライバ３２のＨＯを制御する。
　ＬＥＲ＿ＳＥＴが１となると、（ＯＮ＿ＳＥＴ，ＨＳＤ＿ＩＮ，ＬＥＲ＿ＳＥＴ）＝（０，０，１）となりＯＮ＿ＦＢが０となる。ＬＥＲ＿ＯＵＴが１でＯＮ＿ＦＢが０となると、ＯＮ＿ＯＵＴが１となりｐチャネルＭＯＳＦＥＴ３６をオフし、ＨＳＤ＿ＯＵＴは０であり、ｎチャネルＭＯＳＦＥＴ３７はオフのままである。そして、ＬＥＲ＿ＯＵＴが１であるためｎチャネルＭＯＳＦＥＴ３８がオンする。
　タイマー回路２５は、ＬＥＲ＿ＯＵＴが０から１に変化した時点から所定期間経過後に出力信号ＴＭとして１を出力する。その他の場合はタイマー回路２５の出力信号ＴＭは0となる。タイマー回路２５の出力ＴＭが１になるまでこの状態が続く。タイマー回路２５の出力ＴＭが１になるとＬＥＲ＿ＯＵＴが０になり、ＨＳＤ＿ＯＵＴが１となりｎチャネルＭＯＳＦＥＴ３７をオンしｎチャネルＭＯＳＦＥＴ３８をオフする。これにより、ソフトシャットダウンＬｓからハードシャットダウンＬｈへ移行する。
　本例における上述した制御の態様を、下記の表１に、まとめて示す。なお、Ｌｈにおける「入力信号の指示内容」の欄の「ドライブソフトシャットダウンリセット」とは、ソフトシャットダウン後にハードシャットダウンすることを意味する。
Figure JPOXMLDOC01-appb-T000001
　図７は、制御部２８の状態遷移を示す図である。ＩＤＬＥ状態は、ドライブリセットまたはドライブソフトシャットダウンリセットの指示により、制御部２８の出力ＯＵＴをローレベルにすることを意味する。本例において、ＯＵＴのローレベルをＯＵＴ＝０と表す。ＤＲＶ状態は、ドライブセットの指示により、ＯＵＴをハイレベルにすることを意味する。本例において、ＯＵＴのハイレベルをＯＵＴ＝１と表す。ＳＳ状態は、ドライブソフトシャットダウンセットの指示により、ＯＵＴをローレベルにすることを意味する。
　ＩＤＬＥ状態になるには２つの経路が存在する。１つの経路は、ＤＲＶ状態からハードシャットダウンすることによりＩＤＬＥ状態となる経路である。これは、表１の「入力信号の指示内容」の欄の「ドライブリセット」に対応する。本例の入力信号ｓｅｔ、ｒｅｓｅｔおよびＬＥＲにおいては、ハイレベルの論理値をＨで、ローレベルの論理値をＬで表現する。（ｓｅｔ，ｒｅｓｅｔ，ＬＥＲ）＝（Ｌ，Ｈ，Ｌ）の入力信号により、ＤＲＶ状態はＩＤＬＥ状態に遷移する。
　他の１つの経路は、ＳＳ状態からハードシャットダウンすることによりＩＤＬＥ状態となる経路である。これは、表１の「入力信号の指示内容」の欄の「ドライブソフトシャットダウンリセット」に対応する。（ｓｅｔ，ｒｅｓｅｔ，ＬＥＲ）＝（Ｌ，Ｈ，Ｌ）の入力信号により、ＳＳ状態はＩＤＬＥ状態に遷移する。
　ＩＤＬＥ状態である場合に、（ｓｅｔ，ｒｅｓｅｔ，ＬＥＲ）＝（Ｈ，Ｌ，Ｌ）の入力信号により、ＩＤＬＥ状態からＤＲＶ状態に遷移する。また、ＤＲＶ状態である場合に、（ｓｅｔ，ｒｅｓｅｔ，ＬＥＲ）＝（Ｌ，Ｈ，Ｈ）の入力信号により、ＤＲＶ状態からＳＳ状態に遷移する。なお、他の入力信号の組み合わせにおいては、現在の出力状態を保持するよう、制御部２８はハイサイドドライバ３２を制御する。
　図８は、駆動回路１００の第１の動作例を示す図である。縦軸は、上から順に、入力信号ＨＩＮ、異常検出信号、ｓｅｔ、ｒｅｓｅｔ、ＬＥＲ、ＴＭ、ＯＮ＿ＯＵＴ、ＨＳＤ＿ＯＵＴおよびＬＥＲ＿ＯＵＴの電圧値、ならびに、ハイサイドドライバ３２の制御信号ＨＯの電圧値を示す。横軸は時間である。横軸において、右側の方が左側よりも新しい。本例のｓｅｔ、ｒｅｓｅｔ、ＬＥＲ、ＴＭ、ＯＮ＿ＯＵＴ、ＨＳＤ＿ＯＵＴ、ＬＥＲ＿ＯＵＴおよびＨＯにおいては、ハイレベルの論理値をＨで、ローレベルの論理値をＬで表現する。
　時刻Ｔ０のハイサイド制御回路１２０の状態は、ＩＤＬＥ状態である。時刻Ｔ１において、（ｓｅｔ，ｒｅｓｅｔ，ＬＥＲ）＝（Ｈ，Ｌ，Ｌ）が入力される。これにより、ハイサイド制御回路１２０の状態は、ＤＲＶ状態となる。またこれにより、ハイサイドドライバ３２の制御信号ＨＯはＨとなる。
　時刻Ｔ１のｓｅｔのパルス信号は、時刻Ｔ１よりも早く立ち上がった入力信号ＨＩＮにより生成される。時刻Ｔ３のｓｅｔのパルス信号は、時刻Ｔ３よりも早く立ち上がった入力信号ＨＩＮにより生成される。なお、図面の見易さを考慮して、図８では、入力信号ＨＩＮおよびｓｅｔの立上りタイミングをほぼ同じ時間として示す。
　時刻Ｔ２において、（ｓｅｔ，ｒｅｓｅｔ，ＬＥＲ）＝（Ｌ，Ｈ，Ｌ）が入力される。これにより、ハイサイド制御回路１２０の状態は、ＩＤＬＥ状態となる。つまり、ハイサイドドライバ３２の制御信号ＨＯはハードシャットダウンされる。これにより、ハイサイドドライバ３２の制御信号ＨＯはＬとなる。
　時刻Ｔ２のｒｅｓｅｔのパルス信号は、時刻Ｔ２よりも早く立ち下がった入力信号ＨＩＮにより生成される。時刻Ｔ５のｒｅｓｅｔのパルス信号は、時刻Ｔ５よりも早く立ち下がった入力信号ＨＩＮにより生成される。なお、図面の見易さを考慮して、図８では、入力信号ＨＩＮの立下りタイミングとｒｅｓｅｔの立上りタイミングとをほぼ同じ時間として示す。
　時刻Ｔ３において、（ｓｅｔ，ｒｅｓｅｔ，ＬＥＲ）＝（Ｈ，Ｌ，Ｌ）が入力される。これにより、ハイサイド制御回路１２０の状態は、ＤＲＶ状態となる。つまり、ハイサイドドライバ３２の制御信号ＨＯはドライブセットされる。これにより、ハイサイドドライバ３２の制御信号ＨＯはＨとなる。
　時刻Ｔ４において、（ｓｅｔ，ｒｅｓｅｔ，ＬＥＲ）＝（Ｌ，Ｈ，Ｈ）が入力される。これにより、ハイサイド制御回路１２０の状態は、ＳＳ状態となる。つまり、ハイサイドドライバ３２の制御信号ＨＯはソフトシャットダウンされる。これにより、ハイサイドドライバ３２の制御信号ＨＯは、ハードシャットダウンの場合よりも長い時間をかけて、Ｌとなる。
　時刻Ｔ４のｒｅｓｅｔのパルス信号は、時刻Ｔ４よりも早く立ち上がった異常検出信号により生成される。
　また、時刻Ｔ４のＬＥＲのパルス信号は、時刻Ｔ４よりも早く立ち上がった異常検出信号と時刻Ｔ４においてＨである入力信号とにより生成される。なお、図面の見易さを考慮して、図８では、異常検出信号およびＬＥＲの立上りタイミングをほぼ同じ時間として示す。
　時刻Ｔ５において、ＴＭ＝Ｈが入力される。これにより、ハイサイド制御回路１２０の状態は、ＩＤＬＥ状態となる。つまり、ハイサイドドライバ３２の制御信号ＨＯはハードシャットダウンされる。これにより、ハイサイドドライバ３２の制御信号ＨＯはＬとなる。ただし、本例では、時刻Ｔ５において、既に制御信号ＨＯ＝Ｌである。それゆえ、時刻Ｔ５において、ＨＯの論理値は変更されない。
　図９は、駆動回路１００の第２の動作例を示す図である。ハイサイド制御回路１２０は、トランジスタ３４のソフトシャットダウンを開始してから、タイマー回路２５により予め定められた期間が経過した後にＴＭ＝Ｈが入力されトランジスタ３４のハードシャットダウンに移行する。係る点において本例は、図８の例と異なる。他の点は、図８の例と同じである。本明細書では、制御部２８が、トランジスタ３４のソフトシャットダウンを開始してから、トランジスタ３４のハードシャットダウンに移行するまでの予め定められた期間を、制御部２８の「ＳＳ状態期間」と略記する。本例において、ＳＳ状態期間であるＴ４とＴ５との間の期間は、数μｓｅｃから数十μｓｅｃである。
　制御部２８は、前段回路で検出された異常の種別に応じて、ＳＳ状態期間を定めてよい。前段回路で検出された異常とは、前段回路における電源７６の電圧異常（例えば、電圧低下）、第２スイッチ素子としてのトランジスタ７４の過電流または過熱等の１以上であってよい。制御部２８は、前段回路におけるこれらの異常を合わせて考慮することにより、ＳＳ状態期間を定めてよい。
　制御部２８は、前段回路で検出された異常の種別に応じて、ソフトシャットダウンの時定数を定めてよい。時定数は、産業用モータ、エアコンおよび車用モータ等のアプリケーションに応じて適宜定めてよい。動作電圧は各アプリケーションの動作電圧に応じて異なるとしてよい。一例であるが、サージ電圧を発生させずにより早くシャットダウンする場合に、時定数をより小さくしてもよい。
　ハイサイド制御回路１２０は、前段回路における異常の種別を判定する信号判定部を設けてもよい。信号判定部は、一例として、ｒｅｓｅｔのパルス信号が入力された後であって次にｒｅｓｅｔのパルス信号が入力されるまでの期間におけるＬＥＲのパルス数をカウントしてよい。信号判定部は、ＬＥＲのパルス幅をカウントしてもよい。信号判定部は、カウントされたＬＥＲのパルス数に応じて、異常の種別を定めてよい。信号判定部は、パルス数に応じた異常の種別を制御部２８に通知してよい。これにより、制御部２８は、前段回路で検出された異常の種別に応じて、ソフトシャットダウンの時定数を定めることができる。
　図１０は、ハイサイド制御回路１２０の第１の変形例を示す図である。前述したサージ電圧に起因するノイズなどを考慮しなくてもよい場合は、図３の誤動作保護回路９０を設けなくてもよい。図１０は、図３の誤動作保護回路９０の代わりにインバータ回路８５、インバータ回路８６およびインバータ回路８７を備える。その他の構成は、図３と同様である。
　インバータ回路８５は、ドレイン５７の電位であるｓｅｔｄｒｎの信号を入力して反転された信号であるＯＮ＿ＳＥＴをＲＳラッチ回路２３に出力する。インバータ回路８６は、ドレイン６７の電位であるｒｅｓｄｒｎの信号を入力して反転された信号であるＨＳＤ＿ＩＮをＲＳラッチ回路２３に出力する。インバータ回路８７は、ドレイン４７の電位であるＬＥＲｄｒｎの信号を入力して反転された信号であるＬＥＲ＿ＳＥＴをＲＳラッチ回路２６に出力する。図１０のハイサイド制御回路１２０の動作も、図３の場合の動作である図８および図９と同様である。
　図１１は、ハイサイド制御回路１２０の第２の変形例を示す図である。図３と異なる点は、ＡＮＤ論理回路２２およびＯＲ論理回路９６が設けられている点である。この場合、図２の前段回路２００において、ＡＮＤ論理回路２３０およびＯＲ論理回路２４８が不要となる。そして、図２において、ノイズフィルタ２１３の出力は直接、立上り微分パルス生成回路２４１に入力される。また、立下り微分パルス生成回路２４５の出力をｒｅｓｅｔとする。
　図１１のＡＮＤ論理回路２２には、ＬＥＲｄｒｎおよびＲＳラッチ回路２３の出力信号ＯＮ＿ＦＢが入力される。本例のＡＮＤ論理回路２２は、ＬＥＲｄｒｎの反転された電圧値とＲＳラッチ回路２３の出力信号ＯＮ＿ＦＢの電圧値の論理積をＬＥＲ＿ＳＥＴとして誤動作保護回路９０に出力する。ＬＥＲ＿ＳＥＴはＯＲ論理回路９６にも出力される。ＡＮＤ論理回路２２は、トランジスタ３４をソフトシャットダウンするか否かを判定する回路である。図１１のハイサイド制御回路１２０の動作も、図８および図９と同様である。
　図１２は、ハイサイド制御回路１２０の第３の変形例である。この例は、図１０のハイサイド制御回路１２０と同様にサージ電圧に起因するノイズなどを考慮しなくてもよい場合の例であり、誤動作保護回路９０を備えていない。さらに、図１１のハイサイド制御回路１２０と同様に、ＡＮＤ論理回路２２とＯＲ論理回路９６を備えている。図１２のハイサイド制御回路１２０の場合も図２の前段回路２００において、ＡＮＤ論理回路２３０およびＯＲ論理回路２４８は不要である。図１２のハイサイド制御回路１２０の動作も、図８および図９と同様である。
　図１３は、前段回路２００の第１変形例としての前段回路２０２を示す図である。本例の前段回路２０２は、第１の半導体チップ２６０および第２の半導体チップ２７０を有する。第１の半導体チップ２６０は、電圧検出回路２５０、過熱検出回路２５１、過電流検出回路２５２およびＯＲ論理回路２４８を有する異常検出回路２１０と駆動制御回路１３１の一部である立上り微分パルス生成回路２４１を有する。
　電圧検出回路２５０には、前段回路２０２の他の部分の電圧異常を示す異常検出信号が入力される。過熱検出回路２５１には、図１のトランジスタ７４の過熱を示す異常検出信号が入力される。過電流検出回路２５２には、図１のトランジスタ７４の過電流を示す異常検出信号が入力される。
　電圧検出回路２５０、過熱検出回路２５１および過電流検出回路２５２の構成は、図２で示した異常検出回路２１０と同じである。過熱検出回路２５１および過電流検出回路２５２は、それぞれ電圧異常、過熱および過電流の有無を、Ｈの信号としてＯＲ論理回路２４８に入力する。なお、本例においてもハイレベルの論理値をＨで、ローレベルの論理値をＬで表現する。
　ＯＲ論理回路２４８は、電圧検出回路２５０、過熱検出回路２５１および過電流検出回路２５２から出力された信号のいずれか一つがＨである場合に、立上り微分パルス生成回路２４１にＨの信号を出力する。これを元に、立上り微分パルス生成回路２４１は、異常があることを示すＨの信号をＬＥＲとして状態信号入力端子１６に出力する。
　第２の半導体チップ２７０は、入力バッファ回路２２０、立下り微分パルス生成回路２４５および立上り微分パルス生成回路２４７を有する。これらの機能は図２で記載した機能と同じである。入力バッファ回路２２０には、前段回路２０２の他の部分から入力信号ＨＩＮが入力される。立下り微分パルス生成回路２４５はｒｅｓｅｔをリセット信号入力端子１４に入力し、立上り微分パルス生成回路２４７はｓｅｔをセット信号入力端子１２に入力する。
　本例において、駆動回路１００のローサイドドライバ７２は、第１の半導体チップ２６０または第２の半導体チップ２７０に設けられてよい。これに代えて、ローサイドドライバ７２は、第１の半導体チップ２６０および第２の半導体チップ２７０とは別の第３の半導体チップに設けられてもよい。
　図１４は、前段回路２００の第２変形例としての前段回路２０４を示す図である。本例では、第１の半導体チップ２６０に、電圧検出回路２５０、過熱検出回路２５１、過電流検出回路２５２、ＯＲ論理回路２４８が設けられる。また、第２の半導体チップ２７０に、入力バッファ回路２２０、ＡＮＤ論理回路２３０およびパルス生成回路２４０が設けられる。このように、第１の半導体チップ２６０および第２の半導体チップ２７０の構成が、第１の変形例と異なる。ただし、各回路の機能は前述したとおりである。
　図１５は、前段回路２００の第３変形例としての前段回路２０６を示す図である。本例では、第１の半導体チップ２６０に、電圧検出回路２５０および過熱検出回路２５１が設けられる。また、第２の半導体チップ２７０に、過電流検出回路２５２、入力バッファ回路２２０、ＯＲ論理回路２４８、ＡＮＤ論理回路２３０およびパルス生成回路２４０が設けられる。このように、第１の半導体チップ２６０および第２の半導体チップ２７０の構成が、第１の変形例および第２変形例と異なる。ただし、各回路の機能は前述したとおりである。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
　１２・・セット信号入力端子、１４・・リセット信号入力端子、１６・・状態信号入力端子、２２・・ＡＮＤ論理回路、２３・・ＲＳラッチ回路、２５・・タイマー回路、２６・・ＲＳラッチ回路、２７・・ＡＮＤ論理回路、２８・・制御部、２９・・インバータ回路、３２・・ハイサイドドライバ、３４・・トランジスタ、３５・・電源、３６・・ｐチャネルＭＯＳＦＥＴ、３７・・ｎチャネルＭＯＳＦＥＴ、３８・・ｎチャネルＭＯＳＦＥＴ、４０・・状態信号入力回路、４２・・抵抗素子、４４・・ダイオード、４５・・ダイオード、４６・・トランジスタ、４７・・ドレイン、４８・・寄生容量、４９・・ソース、５０・・セット信号入力回路、５２・・抵抗素子、５４・・ダイオード、５５・・ダイオード、５６・・トランジスタ、５７・・ドレイン、５８・・寄生容量、５９・・ソース、６０・・リセット信号入力回路、６２・・抵抗素子、６４・・ダイオード、６５・・ダイオード、６６・・トランジスタ、６７・・ドレイン、６８・・寄生容量、６９・・ソース、７０・・レベルシフト回路、７２・・ローサイドドライバ、７４・・トランジスタ、７６・・電源、８０・・負荷、８２・・電源、８５・・インバータ回路、８６・・インバータ回路、８７・・インバータ回路、９０・・誤動作保護回路、９１・・ＡＮＤ論理回路、９２・・ＡＮＤ論理回路、９３・・ＡＮＤ論理回路、９６・・ＯＲ論理回路、１００・・駆動回路、１２０・・ハイサイド制御回路、１３０・・ローサイド制御回路、１３１・・・駆動制御回路、１４０・・マイコン、２００・・前段回路、２０２・・前段回路、２０４・・前段回路、２０６・・前段回路、２１０・・異常検出回路、２１１・・コンパレータ、２１２・・レファレンス電源、２１３・・ノイズフィルタ、２２０・・入力バッファ回路、２２１・・コンパレータ、２２２・・レファレンス電源、２２３・・ノイズフィルタ、２３０・・ＡＮＤ論理回路、２４０・・パルス生成回路、２４１・・立上り微分パルス生成回路、２４２・・遅延回路、２４３・・ＡＮＤ論理回路、２４４・・ＡＮＤ論理回路、２４５・・立下り微分パルス生成回路、２４７・・立上り微分パルス生成回路、２４８・・ＯＲ論理回路、２５０・・電圧検出回路、２５１・・過熱検出回路、２５２・・過電流検出回路、２６０・・第１の半導体チップ、２７０・・第２の半導体チップ

Claims (12)

  1. 　前段回路からの入力信号を、前記入力信号よりも高い電圧の信号に変換するレベルシフト回路と、
    　前記レベルシフト回路の出力信号に基づいて、第１スイッチ素子をソフトシャットダウンするための信号を出力する制御部と
    を備え、
    　前記第１スイッチ素子を駆動する、駆動回路。
  2. 　前記前段回路は、異常検出回路を備え、
    　前記制御部は、前記異常検出回路の出力信号に基づいて前記第１スイッチをソフトシャットダウンするか否かを決定する
    　請求項１に記載の駆動回路。
  3. 　前記第１スイッチ素子は、入力される制御信号に応じてオンおよびオフを切り替え、
    　前記駆動回路は、前記前段回路から前記レベルシフト回路に入力されるセット信号およびリセット信号に応じた前記制御信号を生成するラッチ回路を更に備え、
    　前記制御部は、前記ラッチ回路の出力と、前記異常検出回路の出力信号に基づいて生成される状態信号とに基づいて、前記第１スイッチ素子をソフトシャットダウンするか否かを決定する
    請求項２に記載の駆動回路。
  4. 　前記制御部は、前記ラッチ回路の出力信号が前記第１スイッチ素子をオンすべきことを示し、且つ、前記状態信号が前記前段回路において異常を検出したことを示す場合に、前記第１スイッチ素子をソフトシャットダウンさせる
    　請求項３に記載の駆動回路。
  5. 　前記セット信号は、前記第１スイッチ素子をオンすべき場合に予め定められた論理値を示し、
    　前記リセット信号は、前記第１スイッチ素子をハードシャットダウンすべき場合に予め定められた論理値を示し、
    　前記状態信号は、前記前段回路において異常を検出した場合に予め定められた論理値を示し、
    　前記第１スイッチ素子をソフトシャットダウンさせる場合を除き、前記セット信号、前記リセット信号および前記状態信号のうちの２つ以上が前記予め定められた論理値である場合に、前記第１スイッチ素子のオンまたはオフを維持させる誤動作保護回路を更に備える
    　請求項３に記載の駆動回路。
  6. 　前記レベルシフト回路は、前記状態信号のレベルをシフトする状態信号入力回路、前記セット信号のレベルをシフトするセット信号入力回路および前記リセット信号のレベルをシフトするリセット信号入力回路を備え、
    　前記状態信号入力回路、前記セット信号入力回路および前記リセット信号入力回路の各々は、高電位側に接続された抵抗素子、および、前記抵抗素子の低電位側にドレインが接続されたトランジスタを有し、
    　前記状態信号入力回路、前記セット信号入力回路および前記リセット信号入力回路において、
    　前記抵抗素子の前記高電位側は互いに接続されており、
    　前記抵抗素子の抵抗値および前記トランジスタの特性は同じである
    　請求項３に記載の駆動回路。
  7. 　前記前段回路は、外部から入力された前記第１スイッチ素子を制御するための信号と、前記異常検出回路の出力信号とに基づいて前記第１スイッチ素子をソフトシャットダウンするか否かを決定する
    　請求項２に記載の駆動回路。
  8. 　外部から入力された前記第１スイッチ素子を制御するための前記信号が前記第１スイッチ素子をオンすべきことを示し、且つ、前記異常検出回路の前記出力信号が異常を検出したことを示す場合に、前記前段回路は、前記第１スイッチ素子をソフトシャットダウンさせる状態信号を前記レベルシフト回路に出力する
    　請求項７に記載の駆動回路。
  9. 　前記制御部は、前記第１スイッチ素子のソフトシャットダウンを開始してから、予め定められた期間が経過した後に前記第１スイッチ素子のハードシャットダウンに移行する
    請求項１に記載の駆動回路。
  10. 　前記制御部は、前記前段回路で検出された異常の種別に応じて、前記予め定められた期間を定める
    請求項９に記載の駆動回路。
  11. 　前記制御部は、前記前段回路で検出された異常の種別に応じて、ソフトシャットダウンの時定数を定める
    請求項９に記載の駆動回路。
  12. 　前記前段回路は、前記第１スイッチ素子の低電位側に直列接続される第２スイッチ素子のオンおよびオフを制御するローサイド制御回路を備え、
    　前記異常検出回路は、前記第２スイッチ素子の状態を検出する回路を備える
    　請求項２に記載の駆動回路。
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