JP4862527B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、サーミスタ等を設置することなく温度保護制御を可能とした、インテリジェントパワーモジュールを有する半導体装置に関するものである。

インテリジェントパワーモジュール（ＩＰＭ）には、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などのパワー半導体素子が搭載されている。一般に、ＩＰＭのモジュール内には、ＩＧＢＴ等の高温化により短絡電流が流れることを防ぐため、サーミスタ等が設置されている。これによりＩＧＢＴ等の温度上昇によるモジュールの熱破壊を防止している（例えば、特許文献１参照）。

特開平１１−５５９３４号公報

上述したＩＰＭ等を含む半導体装置において、半導体モジュール内にサーミスタ等を内蔵すると、半導体装置の製造コストが上昇するという問題があった。

本発明は上記課題を解決するためになされたもので、サーミスタ等を設置することなく、安価に温度保護を可能とする半導体装置を提供することを目的とする。

本発明に係る半導体装置は、正側に設けられた第１のスイッチング素子と、前記第１のスイッチング素子の負側に接続され、前記第１のスイッチング素子とハーフブリッジ回路を構成する第２のスイッチング素子と、前記第１、第２のスイッチング素子と接続され、前記ハーフブリッジ回路に流れる短絡電流を検出する電流検出手段とを備え、前記第１、第２のスイッチング素子は、これらの素子に制御入力信号を与える制御回路に接続され、前記制御入力信号は、前記第１、第２のスイッチング素子に同時にオフ信号が与えられる期間であるデッドタイムを有するように設定され、前記デッドタイムは、前記ハーフブリッジ回路に短絡電流が流れ始める臨界デッドタイム以上の時間に設定され、前記臨界デッドタイムは前記第１、第２のスイッチング素子の温度上昇に伴い長くなり、前記制御回路により、前記第１、第２のスイッチング素子の使用開始温度の前記臨界デッドタイムよりも長い第１のデッドタイムを有する第１の制御入力信号と、前記使用開始温度の前記臨界デッドタイムよりも長く前記第１のデッドタイムよりも短い第２のデッドタイムを有する第２の制御入力信号とが設定され、前記第１、第２のスイッチング素子は、前記制御回路から前記第１の制御入力信号が与えられた際にはその制御入力信号に応じてオン・オフされ、前記第１、第２のスイッチング素子は、前記制御回路から前記第２の制御入力信号が与えられ、前記短絡電流が前記電流検出手段に検出された際には前記制御回路の制御によりターンオフされ、前記第１、第２のスイッチング素子に前記第２の制御入力信号が与えられた時点から、前記電流検出手段に前記短絡電流が検出されるまでの短絡電流発生時間が所定時間よりも短い場合、前記第１、第２のスイッチング素子は、温度異常であることを示す第１の信号に基づいてターンオフされ、前記短絡電流発生時間が前記所定時間以上である場合、前記第１、第２のスイッチング素子は、前記温度異常以外の異常であることを示す第２の信号に基づいてターンオフされることを特徴とする。本発明のその他の特徴については、以下において詳細に説明する。

本発明によれば、サーミスタ等を設置することなく、安価に温度保護を可能とする半導体装置を得ることができる。

以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。

実施の形態１．
本実施の形態１に係る半導体装置の構成について、図１を参照して説明する。この半導体装置は、複数の半導体チップを搭載したインテリジェントパワーモジュール（以下、「ＩＰＭ」という）１を有している。ＩＰＭ１には、高耐圧のＨＶＩＣ１〜３、低耐圧のＬＶＩＣ、スイッチング素子としての絶縁ゲート型バイポーラトランジスタ（以下、「ＩＧＢＴ」という）２ａ〜２ｆが搭載されている。ＩＧＢＴ２ａ〜２ｃにより上側アームが構成され、ＩＧＢＴ２ｄ〜２ｆにより下側アームが構成されている。

すなわち、ＩＰＭ１の正側（プラス側）には、第１のスイッチング素子としてＩＧＢＴ２ａ〜２ｃが設けられている。ＩＧＢＴ２ａ〜２ｃの負側（マイナス側）には、第２のスイッチング素子としてＩＧＢＴ２ｄ〜２ｆが接続されている。これらの第１のスイッチング素子および第２のスイッチング素子により、ハーフブリッジ回路が構成されている。

ＩＰＭ１には、抵抗素子３を含む電流検出手段３ａが設けられている。抵抗素子３の一方の端子は、ＩＧＢＴ２ｄ〜２ｆのエミッタ端子に接続されている。すなわち、第１、第２のスイッチング素子（ＩＧＢＴ２ａ〜２ｆ）と直列に、上記ハーフブリッジ回路に流れる短絡電流を検出するための電流検出手段３ａが接続されている。抵抗素子３の他方の端子とＩＧＢＴ２ａ〜２ｃのコレクタ端子との間には、コンデンサ４ａ、４ｂが接続されている。

ＨＶＩＣ１〜３はそれぞれＨＯ端子を有し、各端子は、それぞれＩＧＢＴ２ａ〜２ｃのゲート端子に接続されている。ＩＧＢＴ２ａ〜２ｃのエミッタ端子は、モータ５に接続されている。ＬＶＩＣはＵ_ＯＵＴ、Ｖ_ＯＵＴ、Ｗ_ＯＵＴ端子を有し、各端子は、それぞれＩＧＢＴ２ｄ〜２ｆのゲート端子に接続されている。

また、ＨＶＩＣ１〜３はそれぞれＩＮ端子を有し、各端子は、マイクロ・コンピュータ等のＣＰＵ ＵＮＩＴに接続されている。ＬＶＩＣはＵ_Ｎ端子、Ｖ_Ｎ端子、Ｗ_Ｎ端子、Ｆo端子を有し、各端子はＣＰＵ ＵＮＩＴに接続されている。ＣＰＵ ＵＮＩＴは、ＨＶＩＣ１〜３、ＬＶＩＣを介して、ＩＧＢＴ２ａ〜２ｆのオン・オフを制御する制御入力信号を与えることができる。すなわち、第１のスイッチング素子（ＩＧＢＴ２ａ〜２ｃ）、第２のスイッチング素子（ＩＧＢＴ２ｄ〜２ｆ）は、これらの素子に制御入力信号を与える制御回路（ＣＰＵ ＵＮＩＴ）に接続されている。

次に、図１のＩＰＭ１の動作について説明する。図１のＩＧＢＴ２ａと、ＩＧＢＴ２ｄに着目すると、ＩＧＢＴ２ａのエミッタ端子とＩＧＢＴ２ｄのコレクタ端子とが接続されている。ＩＧＢＴ２ａ、２ｄが同時にオンすると、ＩＧＢＴ２ａからＩＧＢＴ２ｄを経由して、ハーフブリッジ回路に短絡電流が流れる。このため通常の使用時において、ＣＰＵ ＵＮＩＴは、これらのＩＧＢＴが同時にオンしないような制御入力信号を与える。つまり、ＣＰＵ ＵＮＩＴがＨＶＩＣ１〜３、ＬＶＩＣを介してＩＧＢＴに与える制御入力信号は、上側アームのＩＧＢＴと、下側アームのＩＧＢＴを同時にオフ信号を与える期間、すなわちデッドタイムを有するように設定される。

図１のＩＧＢＴ２ａ〜２ｆのいずれかに、ＰＷＭ（Pulse Width Modulation）信号を入力した場合のＶ_ＣＥ（コレクタ−エミッタ間電圧）、Ｉ_Ｃ（コレクタ電流）の波形を図２に示す。ＰＷＭ信号がオンした時点から、Ｉ_Ｃが安定に出力される値の９０％に達するまでの時間をｔ_ｏｎ、ＰＷＭ信号をオフした時点から、Ｉ_Ｃが安定に出力される値の１０％に下降するまでの時間をｔ_ｏｆｆと定義する。ｔ_ｏｎおよびｔ_ｏｆｆは、ばらつきを有している。このため、上側アームのＩＧＢＴと下側アームのＩＧＢＴを同時にオフさせるために必要なデッドタイムは、ｔ_ｏｆｆの最大値とｔ_ｏｎの最小値との差、すなわちｔ_ｏｆｆ（ｍａｘ）−ｔ_ｏｎ（ｍｉｎ）となる。デッドタイムがこの値よりも小さくなると、上側アームと下側アームとの間に、短絡電流が流れ得る。従って、ＩＰＭの通常の動作においては、制御入力信号が有するデッドタイムは、ハーフブリッジ回路に短絡電流が流れ始めるデッドタイム（以下、「臨界デッドタイム」という）以上の時間に設定される。

ここで、上述した臨界デッドタイムは、図３に示すようにＩＰＭの温度が高くなると増加する。これは、ＩＧＢＴや駆動ＩＣの温度特性によるものである。つまり、上記臨界デッドタイムは第１、第２のスイッチング素子の温度上昇に伴い長くなる。

次に、ＩＰＭの高温化に起因して短絡電流が流れた場合にＩＰＭの素子破壊を防止する方法、すなわちＩＰＭの温度保護を行う方法について説明する。図４は、図１に示した半導体装置の動作を示すフローチャートである。以下、このフローチャートを参照して温度保護の方法を説明する。

まず、ＩＰＭ１を使用開始（Ｓ１）した後、通常の使用状態となる。ＣＰＵ ＵＮＩＴは、ＩＧＢＴ２ａ〜２ｆの使用開始温度における臨界デッドタイムよりも長い、第１のデッドタイム（ｔ_ｄ１）を有するように、第１の制御入力信号を設定する。

さらにＣＰＵ ＵＮＩＴは、ＨＶＩＣ１〜３、ＬＶＩＣを介して、ＩＧＢＴ２ａ〜２ｆに第１の制御入力信号を入力する。すなわち、図５に示すように、上側アーム入力信号と下側アーム入力信号が同時にオフする期間ｔ_ｄ１を有するように、上側アーム、下側アームに信号が入力される。使用開始（Ｓ１）後の通常状態において、ＩＧＢＴ２ａ〜２ｆには、ＣＰＵ ＵＮＩＴから第１のデッドタイムｔ_ｄ１を有する第１の制御入力信号が与えられ、これらのＩＧＢＴは、その制御入力信号に応じてオン・オフされる。

また、ＣＰＵ ＵＮＩＴは、ＩＧＢＴ２ａ〜２ｆの使用開始温度の臨界デッドタイムよりも長く、かつ、第１のデッドタイムｔ_ｄ１よりも短い第２のデッドタイムｔ_ｄ２を有する第２の制御入力信号を設定する。

次にＩＰＭの温度を確認する場合、ＣＰＵ ＵＮＩＴは、ＨＶＩＣ１〜３、ＬＶＩＣを介して、ＩＧＢＴ２ａ〜２ｆに上記第２の制御入力信号を入力する（Ｓ２）。すなわち図６に示すように、上側アーム入力信号と下側アーム入力信号が同時にオフする期間ｔ_ｄ２（但しｔ_ｄ２＜ｔ_ｄ１）を有するように、上側アーム、下側アームに制御入力信号が与えられる。

ここで、図３に示したように、臨界デッドタイムはＩＰＭの温度が高くなると増加する。従って、ＩＰＭの使用開始後、ＩＧＢＴ２ａ〜２ｆの温度が上昇すると、その温度での臨界デッドタイムは、ｔ_ｄ２に到達し得る。臨界デッドタイムがｔ_ｄ２以上となった場合、例えば、上側アームのＩＧＢＴ２ａと下側アームのＩＧＢＴ２ｄが同時にオンする期間が生じ得ることとなる。この結果、図６に示すように、上側アームと下側アームとの間に短絡電流が流れる。

ＩＰＭの温度上昇により、ＩＧＢＴ２ａ、２ｄが同時にオンする期間が存在すると仮定する。この期間では、ＩＧＢＴ２ａのコレクタ端子からエミッタ端子に電流が流れ、さらにＩＧＢＴ２ｄのコレクタ端子、エミッタ端子を経由して流れる。すなわち、ＩＧＢＴ２ａ、２ｄを経由して、短絡電流がハーフブリッジ回路を流れる。この短絡電流は、所定の抵抗値を有する抵抗素子３を含む電流検出手段３ａにより検出される（Ｓ３）。

短絡電流が電流検出手段３ａに検出されると、温度異常信号がＬＶＩＣのＣＩＮおよびＦｏ端子を介してＣＰＵ ＵＮＩＴに送られる。すると、ＣＰＵ ＵＮＩＴは、ＩＰＭの温度が高いと判定する（Ｓ４）。そしてＣＰＵ ＵＮＩＴは、短絡電流によるＩＰＭの破壊を防止するため、ＩＧＢＴ２ａ〜２ｆをターンオフさせる制御を行う。また、上記短絡電流が電流検出手段３ａに検出されない間は、ＣＰＵ ＵＮＩＴは、ＩＰＭの温度が低いと判定し（Ｓ５）、ＩＧＢＴ２ａ〜２ｆに第１の制御入力信号を送り、これらの素子の動作を継続させる。

以上説明したように、本実施の形態１に係る半導体装置は、ＩＰＭの使用開始後に温度確認を行い、モジュールを構成するスイッチング素子温度の上昇により短絡電流が発生した場合、上側アームおよび下側アームに接続された電流検出手段により、短絡電流を検出できるようにした。そして、ＣＰＵ ＵＮＩＴは、ＩＧＢＴ２ａ〜２ｆをターンオフさせる制御を行うようにした。このような構成とすることにより、ＩＰＭの内部に温度検出用の部品（サーミスタ等）を設置することなく、ＩＰＭの温度保護が可能となる。従って、安価に熱破壊防止を可能とする半導体装置を得ることができる。

また、ハーフブリッジ回路に短絡電流が発生したか否かに関わらず、上側アーム、下側アーム用スイッチング素子の温度保護の設定を容易とし、高精度化を図ることができる。さらに、上記スイッチング素子の温度保護のために温度センサを設ける必要がないので、組み立て、配線作業が簡単で、生産性に優れた半導体装置を得ることができる。

なお、本実施の形態１では、ハーフブリッジ回路を構成するスイッチング素子としてＩＧＢＴを用いた例を示したが、他のスイッチング素子であっても同様の効果を得ることができる。また、短絡電流を検出する電流検出手段として、所定の抵抗値を有する抵抗素子を含む例を示したが、抵抗素子以外の素子を含むものであっても同一の作用効果を奏する。また、上記電流検出手段は、センス電流回路等に含まれたものであっても良い。

実施の形態２．
本実施の形態２に係る半導体装置について説明する。ここでは、実施の形態１と異なる点を中心に説明する。

実施の形態１で示したように、第２の制御入力信号は、第２のデッドタイムｔ_ｄ２を有している。そしてＩＰＭの温度が第２のデッドタイムｔ_ｄ２に対応する温度以上となったときに、ＩＧＢＴ２ａ〜２ｆがターンオフされる。すなわち図７に示すように、第２のデッドタイムｔ_ｄ２を有する第２制御入力信号を設定した場合、ＩＰＭを保護動作させる温度はＴ_０となる。

本実施の形態２では、第１の制御入力信号の有する第１のデッドタイムｔ_ｄ１’が、第２の制御入力信号の有する第２のデッドタイムｔ_ｄ２よりも所定時間以上長く設定されるようにする。すなわち、ＩＰＭの通常動作の際には、ＣＰＵ ＵＮＩＴは、第２のデッドタイムｔ_ｄ２よりも十分に長く、余裕のあるデッドタイム（ｔ_ｄ１’）を有する第１の制御入力信号を各ＩＧＢＴに入力する。

次に、本実施の形態２に係る半導体装置の動作について、図８に示すフローチャートを参照しながら説明する。ＩＰＭの使用開始（Ｓ１）後、ＣＰＵ ＵＮＩＴは、上述した第２のデッドタイムｔ_ｄ２と比較して余裕のあるデッドタイムｔ_ｄ１’を設定する。そしてＣＰＵ ＵＮＩＴは、ＩＰＭの通常使用時には、デッドタイムｔ_ｄ１’を有する第１の制御入力信号を、各ＩＧＢＴ２ａ〜２ｆに入力する（Ｓ６）。

次に、ＩＰＭの温度を確認する際には、ＣＰＵ ＵＮＩＴは第２のデッドタイムｔ_ｄ２を有する第２の制御入力信号を設定する。そしてＣＰＵ ＵＮＩＴは、第２の制御入力信号を、各ＩＧＢＴ２ａ〜２ｆに入力する。このとき、第２の制御入力信号が、ＩＧＢＴ２ａ〜２ｆに所定のパルス数で連続的に与えられるようにする。

ここで、ＣＰＵ ＵＮＩＴにより、所定のデッドタイムを有する制御入力信号を入力する場合、そのデッドタイムがＩＰＭの臨界デッドタイムに近い値であると仮定する。このとき、ノイズ等の影響により、実際に入力される制御入力信号のデッドタイムが、上記臨界デッドタイム以下となることがある。しかし本実施の形態２では、通常動作の際には、第２のデッドタイムｔ_ｄ２よりも十分に長い第１のデッドタイムｔ_ｄ１’を有する第１の制御入力信号がＩＧＢＴ２ａ〜２ｆに入力され、ＩＰＭの温度を確認する際にのみ、短いデッドタイムｔ_ｄ２を有する第２の制御信号が入力されるようにした。これにより、ＩＰＭを通常動作させる際にノイズ等の影響を受けることを防止し、余裕をもったデッドタイムを有する制御入力信号を設定できる。

すなわち、ＩＰＭを通常動作させる際のデッドタイムに余裕をもたせることで、上側アーム、下側アーム用スイッチング素子の温度上昇検出ノイズによる誤検出防止を確保しつつ、上記スイッチング素子の温度上昇検出を行うことができる。

また、第２の制御入力信号が、ＩＧＢＴ２ａ〜２ｆに所定のパルス数で連続して与えられるようにしたので、温度検出パルス信号に対するノイズの影響による検出漏れを低減できる。これにより、ハーフブリッジ回路の短絡電流検出の信頼性向上を図ることができる。

本実施の形態２に係る半導体装置によれば、実施の形態１で得られる効果に加えて、ＩＰＭを通常動作させる際にノイズ等の影響を受けることを防止し、余裕をもったデッドタイムを有する制御入力信号を設定できる。

実施の形態３．
本実施の形態３に係る半導体装置について、図９のフローチャートを参照しながら説明する。ここでは、実施の形態１、２と異なる点を中心に説明する。

実施の形態１、２と同様に、ＩＰＭの温度確認を行う際には、ＣＰＵ ＵＮＩＴがＩＧＢＴ２ａ〜２ｆに、第２のデッドタイムｔ_ｄ２を有する第２の制御入力信号をＩＧＢＴ２ａ〜２ｆに送る（Ｓ２）。そして、ハーフブリッジ回路に短絡電流が流れると、図１に示した電流検出手段３ａからＬＶＩＣを経由してＦｏ信号がＣＰＵ ＵＮＩＴに出力される（Ｓ３）。

ＩＧＢＴ２ａ〜２ｆに第２の制御入力信号が入力された時点から、電流検出手段３ａに短絡電流が検出されるまでの時間（短絡電流発生時間）が所定時間よりも短い場合、ＣＰＵ ＵＮＩＴは、検出された短絡電流はＩＰＭの温度異常によるものと判定する。そしてＣＰＵ ＵＮＩＴは、ＩＰＭが温度異常であることを示す第１の信号に基づき、ＩＧＢＴ２ａ〜２ｆをターンオフさせる（Ｓ４）。

上記短絡電流発生時間が上記所定時間以上である場合、ＣＰＵ ＵＮＩＴは、検出された短絡電流がＩＰＭの温度異常以外の異常によるものと判定する。そして、ＣＰＵ ＵＮＩＴは、ＩＰＭが温度異常以外の異常であることを示す第２の信号に基づき、ＩＧＢＴ２ａ〜２ｆをターンオフさせる（Ｓ８）。その他の構成については、実施の形態１、２と同様である。

上記構成とすることにより、ＣＰＵ ＵＮＩＴは、ＩＰＭが温度異常である場合と、それ以外の異常である場合とを判別することができる。従って本実施の形態３によれば、実施の形態１、２の効果に加えて、短絡電流の発生した原因がＩＰＭの温度異常によるものであるか、それ以外の原因によるものであるかを、判別することができる。

実施の形態４．
本実施の形態４に係る半導体装置について、図１０のフローチャートを参照しながら説明する。ここでは、実施の形態３と異なる点を中心に説明する。

実施の形態３と同様に、ＩＰＭの温度確認を行う際に、ＣＰＵ ＵＮＩＴは、ＩＧＢＴ２ａ〜２ｆに第２の制御入力信号が入力された時点から、電流検出手段３ａに短絡電流が検出されるまでの時間（短絡電流発生時間）が、所定時間よりも短い場合、検出された短絡電流はＩＰＭの温度異常によるものと判定する（Ｓ４−１）。

さらに、ＣＰＵ ＵＮＩＴは、この第２のデッドタイムに対応するＩＧＢＴ２ａ〜２ｆの温度が、素子を破壊するレベル（ＩＰＭ破壊温度）以上であるかどうかを判定する。この温度がＩＰＭ破壊温度以上である場合は、ＩＰＭが温度異常であることを示す第１の信号に基づき、ＩＧＢＴ２ａ〜２ｆをターンオフさせる（Ｓ４−２）。第２のデッドタイムに対応する温度が、ＩＰＭ破壊温度未満である場合には、ＩＧＢＴ２ａ〜２ｆの動作を継続させる。

上記短絡電流発生時間が上記所定時間以上である場合、ＣＰＵ ＵＮＩＴは、検出された短絡電流がＩＰＭの温度異常以外の異常によるものと判定する。そして、ＣＰＵ ＵＮＩＴは、ＩＰＭが温度異常以外の異常であることを示す第２の信号に基づき、ＩＧＢＴ２ａ〜２ｆをターンオフさせる（Ｓ８）。その他の構成については、実施の形態３と同様である。

上記構成とすることにより、ＩＰＭの温度が高いと判定された場合であっても、その温度がＩＰＭの破壊温度未満である場合には、ＩＧＢＴの動作を可能とすることができる。

本実施の形態４に係る半導体装置によれば、実施の形態３の効果に加えて、ＬＶＩＣからＦｏ信号が出力された場合であっても、ＩＰＭの温度が破壊温度未満である場合には、ＩＰＭに供給される電力が急遮断されることを防止できる。

実施の形態５．
本実施の形態５に係る半導体装置について、図１１のフローチャートを参照しながら説明する。ここでは、実施の形態３と異なる点を中心に説明する。

実施の形態３と同様に、ＩＰＭの温度確認を行う際に、ＣＰＵ ＵＮＩＴは、ＩＧＢＴ２ａ〜２ｆに第２の制御入力信号が入力された時点から、電流検出手段３ａに短絡電流が検出されるまでの時間（短絡電流発生時間）が、所定時間よりも短い場合、検出された短絡電流はＩＰＭの温度異常によるものと判定する。そしてＣＰＵ ＵＮＩＴは、ＩＧＢＴ２ａ〜２ｆに入力される制御入力信号のスイッチング周波数を小さくしたり、ＩＧＢＴ２ａ〜２ｆがオンしている間の出力電流を小さくしたりする。このようにして、ＣＰＵ ＵＮＩＴは、ＩＧＢＴ２ａ〜２ｆに流れる電流を減少させて、動作を継続させる（Ｓ１０）。

上記短絡電流発生時間が上記所定時間以上である場合、ＣＰＵ ＵＮＩＴは、検出された短絡電流がＩＰＭの温度異常以外の異常によるものと判定する。そして、ＣＰＵ ＵＮＩＴは、ＩＰＭが温度異常以外の異常であることを示す信号に基づき、ＩＧＢＴ２ａ〜２ｆをターンオフさせる（Ｓ８）。その他の構成については、実施の形態３と同様である。

上記構成とすることにより、ＩＰＭの動作を継続させながら、ＩＰＭの温度を低下させることができる。これにより、ＩＰＭの熱破壊を防止しながら、連続運転を可能とすることができる。従って、本実施の形態５に係る半導体装置によれば、実施の形態３の効果に加えて、ＩＰＭの熱破壊を防止しながら、ＩＰＭの動作を継続させることができる。

実施の形態６．
本実施の形態６について説明する。ここでは、実施の形態１と異なる点を中心に説明する。

図１２は、本実施の形態６の半導体装置の動作を示すフローチャートである。ＩＰＭの使用開始（Ｓ１）後、ＣＰＵ ＵＮＩＴは、ＩＧＢＴ２ａ〜２ｆの使用開始温度の臨界デッドタイムよりも長い第３のデッドタイム（ｔ_ｄ３）を有する第３の制御入力信号を設定する。

ＩＧＢＴ２ａ〜２ｆは、ＣＰＵ ＵＮＩＴから第３の制御入力信号が与えられた際には、その制御入力信号に応じてオン・オフされる（Ｓ１１）。次に、ＣＰＵ ＵＮＩＴは、ＩＧＢＴ２ａ〜２ｆに、第３のデッドタイムｔ_ｄ３よりも短い第４のデッドタイムｔ_ｄ４を有する第４の制御入力信号を与える。そして、ＣＰＵ ＵＮＩＴは、電流検出手段３ａに短絡電流が検出されるまで第４のデッドタイムｔ_ｄ４を漸減させながら、ＩＧＢＴ２ａ〜２ｆに第４の制御入力信号を継続して与える（Ｓ１２）。

電流検出手段３ａに短絡電流が検出されると、ＣＰＵ ＵＮＩＴは、短絡電流が検出された時点の第４の制御入力信号が有する第４のデッドタイムｔ_ｄ４に基づき、ＩＧＢＴ２ａ〜２ｆの温度を推定し、その値を出力する。その他の構成については、実施の形態１と同様である。

上記構成とすることにより、図１３に示すように、ｔ_ｄ４の値から、ＩＰＭの温度Ｔ_１を推定することができる。すなわち、ＣＰＵ ＵＮＩＴは、ＩＧＢＴ２ａ〜２ｆに第４の制御入力信号を与え、短絡電流が発生した時点のデッドタイムｔ_ｄ４に基づいて、ＩＰＭの温度を高精度に推定することができる。従って、本実施の形態６に係る半導体装置によれば、ＩＰＭの温度モニターとして用いることも可能である。

実施の形態７．
本実施の形態７に係る半導体装置について説明する。ここでは、実施の形態６と異なる点を中心に説明する。

図１４は、本実施の形態７に係る半導体装置の動作を示すフローチャートである。実施の形態６と同様に、ＩＰＭの使用開始（Ｓ１）後、ＣＰＵ ＵＮＩＴは第３の制御入力信号を設定し、ＩＧＢＴ２ａ〜２ｆに、その制御入力信号を与える（Ｓ１１）。そしてＣＰＵ ＵＮＩＴは、ＩＧＢＴ２ａ〜２ｆに第４の制御入力信号を与え、電流検出手段３ａに短絡電流が検出されるまで第４のデッドタイムｔ_ｄ４を漸減させながら、ＩＧＢＴ２ａ〜２ｆに第４の制御入力信号を継続して与える（Ｓ１２）。

電流検出手段３ａに短絡電流が検出されると、ＣＰＵ ＵＮＩＴにより、その時点の第４制御入力信号の有する第４のデッドタイムに基づいて、ＩＧＢＴ２ａ〜２ｆの温度が推定される。この温度が、保護が必要な所定温度よりも低い場合には、ＣＰＵ ＵＮＩＴは、短絡電流が検出された時点の第４の制御入力信号が有する第４のデッドタイムｔ_ｄ４よりも、所定時間長い第５のデッドタイムｔ_ｄ５を有する第５の制御入力信号を設定する。そして、ＣＰＵ ＵＮＩＴはＩＧＢＴ２ａ〜２ｆに第５の制御入力信号を与え、動作を継続させる（Ｓ１４）。その他の構成については、実施の形態６と同様である。

上記構成とすることにより、図１５に示すように、ｔ_ｄ４よりも僅かに長いデッドタイムを有する第５のデッドタイムｔ_ｄ５にて、ＩＰＭの動作を継続させることができる。これにより、ハーフブリッジ回路に短絡電流が流れないぎりぎりのデッドタイムを有する制御入力信号にて、ＩＰＭを動作させることができる。従って、本実施の形態７に係る半導体装置によれば、図１に示したモータ５の通電効率を向上させることができる。

実施の形態８．
本実施の形態８に係る半導体装置について説明する。ここでは、実施の形態１〜７と異なる点を中心に説明する。

実施の形態１〜７では、ＩＰＭの各温度に対応する臨界デッドタイムは、図３に示した特性により定められ、個々のＩＰＭの有するばらつきが考慮されていないものであった。しかし実際には、ＩＰＭの温度に対応する臨界デッドタイムは、それぞれのＩＰＭごとにばらつきを有している。このため臨界デッドタイムにより推定される温度は、上記ばらつきの分だけ、ＩＰＭの実際の温度からシフトしたものとなっている。

本実施の形態８では、ＩＧＢＴ２ａ〜２ｆのスイッチング特性を測定し、その測定値に基づき臨界デッドタイムのシフトした分を補正して、新たな臨界デッドタイムとしたものである。例えば、ＩＰＭの組み立て後の最終電気試験（ファイナルテスト）では、２５℃でのｔ_ｏｎ、ｔ_ｏｆｆ（図２参照）が測定される。すなわち、ＩＧＢＴ２ａ〜２ｆの所定温度（２５℃）でのスイッチング特性が測定される。

ＣＰＵ ＵＮＩＴは、測定されたｔ_ｏｎ、ｔ_ｏｆｆの値からｔ_ｏｆｆ（ｍａｘ）−ｔ_ｏｎ（ｍｉｎ）の値、すなわち初期デッドタイムｔ_０を算出する。ＣＰＵ ＵＮＩＴは、この初期デッドタイムｔ_０と、図３に示した２５℃での臨界デッドタイムの値ｔ_１との差（ｔ_０−ｔ_１）を算出し、この値を補正値とする。つまり、ＣＰＵ ＵＮＩＴは、２５℃で測定されたＩＧＢＴ２ａ〜２ｆのスイッチング特性に基づいて算出される初期デッドタイムｔ_０と、実施の形態１〜７に示した２５℃での臨界デッドタイムｔ_１との差（ｔ_０−ｔ_１）を、補正値として設定する。

次に、ＣＰＵ ＵＮＩＴは、実施の形態１〜７に示した各温度に対応する臨界デッドタイムに上記補正値を加えた値を、各温度に対応する新たな臨界デッドタイムとする。この結果、図１６に示すように、各温度に対応する新たな臨界デッドタイムは、ｔ_０＞ｔ_１の場合は上記補正値の分だけ上側にシフトし、ｔ_０＜ｔ_１の場合は、上記補正値の分だけ下側にシフトしたものとなる。

上記構成とすることにより、個々のＩＰＭのスイッチング特性のばらつきが補正された臨界デッドタイムを、新たな臨界デッドタイムとして用いることができる。これにより、短絡電流が検知された際のデッドタイムから推定されるＩＰＭの温度を、より正確なものとすることができる。従って、本実施の形態８に係る半導体装置によれば、ＩＰＭの温度をより正確に推定することができる。

実施の形態１〜８に係る半導体装置の構成を示す図である。 ＩＧＢＴのコレクタ−エミッタ間電圧、およびコレクタ電流の波形を示す図である。 ＩＰＭの温度と臨界デッドタイムとの関係を示す図である。 実施の形態１に係る半導体装置の動作を示すフローチャートである。 第１の制御入力信号を説明する図である。 第２の制御入力信号を説明する図である。 ＩＰＭの温度と臨界デッドタイムとの関係を示す図である。 実施の形態２に係る半導体装置の動作を示すフローチャートである。 実施の形態３に係る半導体装置の動作を示すフローチャートである。 実施の形態４に係る半導体装置の動作を示すフローチャートである。 実施の形態５に係る半導体装置の動作を示すフローチャートである。 実施の形態６に係る半導体装置の動作を示すフローチャートである。 ＩＰＭの温度と臨界デッドタイムとの関係を示す図である。 実施の形態７に係る半導体装置の動作を示すフローチャートである。 ＩＰＭの温度と臨界デッドタイムとの関係を示す図である。 ＩＰＭの温度と臨界デッドタイムとの関係を示す図である。

符号の説明

１ インテリジェントパワーモジュール（ＩＰＭ）、２ａ〜２ｆ 絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、３ 抵抗素子、３ａ 電流検出手段、４ａ、４ｂ コンデンサ、５ モータ。

Claims (8)

1. 正側に設けられた第１のスイッチング素子と、
   前記第１のスイッチング素子の負側に接続され、前記第１のスイッチング素子とハーフブリッジ回路を構成する第２のスイッチング素子と、
   前記第１、第２のスイッチング素子と接続され、前記ハーフブリッジ回路に流れる短絡電流を検出する電流検出手段とを備え、
   前記第１、第２のスイッチング素子は、これらの素子に制御入力信号を与える制御回路に接続され、
   前記制御入力信号は、前記第１、第２のスイッチング素子に同時にオフ信号が与えられる期間であるデッドタイムを有するように設定され、
   前記デッドタイムは、前記ハーフブリッジ回路に短絡電流が流れ始める臨界デッドタイム以上の時間に設定され、
   前記臨界デッドタイムは前記第１、第２のスイッチング素子の温度上昇に伴い長くなり、
   前記制御回路により、前記第１、第２のスイッチング素子の使用開始温度の前記臨界デッドタイムよりも長い第１のデッドタイムを有する第１の制御入力信号と、前記使用開始温度の前記臨界デッドタイムよりも長く前記第１のデッドタイムよりも短い第２のデッドタイムを有する第２の制御入力信号とが設定され、
   前記第１、第２のスイッチング素子は、前記制御回路から前記第１の制御入力信号が与えられた際にはその制御入力信号に応じてオン・オフされ、
   前記第１、第２のスイッチング素子は、前記制御回路から前記第２の制御入力信号が与えられ、前記短絡電流が前記電流検出手段に検出された際には前記制御回路の制御によりターンオフされ、
   前記第１、第２のスイッチング素子に前記第２の制御入力信号が与えられた時点から、前記電流検出手段に前記短絡電流が検出されるまでの短絡電流発生時間が所定時間よりも短い場合、前記第１、第２のスイッチング素子は、温度異常であることを示す第１の信号に基づいてターンオフされ、
   前記短絡電流発生時間が前記所定時間以上である場合、前記第１、第２のスイッチング素子は、前記温度異常以外の異常であることを示す第２の信号に基づいてターンオフされることを特徴とする半導体装置。
2. 前記第１の制御入力信号の有する前記第１のデッドタイムは、前記第２の制御入力信号の有する前記第２のデッドタイムよりも所定時間以上長く設定され、
   前記第２の制御入力信号は、前記第１、第２のスイッチング素子に所定のパルス数で連続して与えられることを特徴とする請求項１に記載の半導体装置。
3. 正側に設けられた第１のスイッチング素子と、
   前記第１のスイッチング素子の負側に接続され、前記第１のスイッチング素子とハーフブリッジ回路を構成する第２のスイッチング素子と、
   前記第１、第２のスイッチング素子と接続され、前記ハーフブリッジ回路に流れる短絡電流を検出する電流検出手段とを備え、
   前記第１、第２のスイッチング素子は、これらの素子に制御入力信号を与える制御回路に接続され、
   前記制御入力信号は、前記第１、第２のスイッチング素子に同時にオフ信号が与えられる期間であるデッドタイムを有するように設定され、
   前記デッドタイムは、前記ハーフブリッジ回路に短絡電流が流れ始める臨界デッドタイム以上の時間に設定され、
   前記臨界デッドタイムは前記第１、第２のスイッチング素子の温度上昇に伴い長くなり、
   前記制御回路により、前記第１、第２のスイッチング素子の使用開始温度の前記臨界デッドタイムよりも長い第１のデッドタイムを有する第１の制御入力信号と、前記使用開始温度の前記臨界デッドタイムよりも長く前記第１のデッドタイムよりも短い第２のデッドタイムを有する第２の制御入力信号とが設定され、
   前記第１、第２のスイッチング素子は、前記制御回路から前記第１の制御入力信号が与えられた際にはその制御入力信号に応じてオン・オフされ、
   前記第１、第２のスイッチング素子は、前記制御回路から前記第２の制御入力信号が与えられ、その時点から前記電流検出手段に前記短絡電流が検出されるまでの短絡電流発生時間が所定時間よりも短く、かつ前記第２のデッドタイムに対応する第１、第２のスイッチング素子の温度が、これらの素子を破壊する温度以上である場合、温度異常であることを示す第１の信号に基づいてターンオフされ、
   前記短絡電流発生時間が前記所定時間以上である場合、前記第１、第２のスイッチング素子は、前記温度異常以外の異常であることを示す第２の信号に基づいてターンオフされることを特徴とする半導体装置。
4. 正側に設けられた第１のスイッチング素子と、
   前記第１のスイッチング素子の負側に接続され、前記第１のスイッチング素子とハーフブリッジ回路を構成する第２のスイッチング素子と、
   前記第１、第２のスイッチング素子と接続され、前記ハーフブリッジ回路に流れる短絡電流を検出する電流検出手段とを備え、
   前記第１、第２のスイッチング素子は、これらの素子に制御入力信号を与える制御回路に接続され、
   前記制御入力信号は、前記第１、第２のスイッチング素子に同時にオフ信号が与えられる期間であるデッドタイムを有するように設定され、
   前記デッドタイムは、前記ハーフブリッジ回路に短絡電流が流れ始める臨界デッドタイム以上の時間に設定され、
   前記臨界デッドタイムは前記第１、第２のスイッチング素子の温度上昇に伴い長くなり、
   前記制御回路により、前記第１、第２のスイッチング素子の使用開始温度の前記臨界デッドタイムよりも長い第１のデッドタイムを有する第１の制御入力信号と、前記使用開始温度の前記臨界デッドタイムよりも長く前記第１のデッドタイムよりも短い第２のデッドタイムを有する第２の制御入力信号とが設定され、
   前記第１、第２のスイッチング素子は、前記制御回路から前記第１の制御入力信号が与えられた際にはその制御入力信号に応じてオン・オフされ、
   前記第１、第２のスイッチング素子は、前記制御回路から前記第２の制御入力信号が与えられた際、その時点から前記電流検出手段に前記短絡電流が検出されるまでの短絡電流発生時間が所定時間よりも短い場合、これらの素子に流れる電流が所定の値小さくされて動作が継続され、
   前記短絡電流発生時間が前記所定時間以上である場合、前記第１、第２のスイッチング素子は、前記温度異常以外の異常であることを示す信号に基づいてターンオフされることを特徴とする半導体装置。
5. 正側に設けられた第１のスイッチング素子と、
   前記第１のスイッチング素子の負側に接続され、前記第１のスイッチング素子とハーフブリッジ回路を構成する第２のスイッチング素子と、
   前記第１、第２のスイッチング素子と接続され、前記ハーフブリッジ回路に流れる短絡電流を検出する電流検出手段とを備え、
   前記第１、第２のスイッチング素子は、これらの素子に制御入力信号を与える制御回路に接続され、
   前記制御入力信号は、前記第１、第２のスイッチング素子に同時にオフ信号が与えられる期間であるデッドタイムを有するように設定され、
   前記デッドタイムは、前記ハーフブリッジ回路に短絡電流が流れ始める臨界デッドタイム以上の時間に設定され、
   前記臨界デッドタイムは前記第１、第２のスイッチング素子の温度上昇に伴い長くなり、
   前記制御回路により、前記第１、第２のスイッチング素子の使用開始温度の前記臨界デッドタイムよりも長い第３のデッドタイムを有する第３の制御入力信号が設定され、
   前記第１、第２のスイッチング素子は、前記制御回路から前記第３の制御入力信号が与えられた際にはその制御入力信号に応じてオン・オフされ、
   前記第１、第２のスイッチング素子に、前記第３のデッドタイムよりも短い第４のデッドタイムを有する第４の制御入力信号が与えられた際には、前記電流検出手段に前記短絡電流が検出されるまで前記第４のデッドタイムを漸減させながら、前記第１、第２のスイッチング素子に前記第４の制御入力信号が継続して与えられ、
   前記短絡電流が検出された時点の前記第４のデッドタイムに基づいて推定される温度が、保護が必要な温度未満である場合、前記制御回路により、前記短絡電流が検出された時点の前記第４の制御入力信号が有する前記第４のデッドタイムよりも、所定時間長い第５のデッドタイムを有する第５の制御入力信号が設定され、
   前記第５の制御入力信号により、前記第１、第２のスイッチング素子の動作が継続されることを特徴とする半導体装置。
6. 前記第１、第２のスイッチング素子の所定温度でのスイッチング特性が測定され、
   前記制御回路により、前記スイッチング特性に基づいて算出される初期デッドタイムと、前記所定温度での前記臨界デッドタイムとの差が補正値として設定され、
   前記制御回路により、各温度に対応する前記臨界デッドタイムに前記補正値を加えた値が、前記各温度に対応する新たな臨界デッドタイムとして用いられることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
7. 前記第１、第２のスイッチング素子は、絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
8. 前記電流検出手段は、所定の抵抗値を有する抵抗素子を含むことを特徴とする請求項１〜７のいずれかに記載の半導体装置。

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