JP2008029060A - 半導体装置 - Google Patents
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Abstract
【解決手段】正側に設けられた第1のスイッチング素子2a〜2cと、負側に設けられた第2のスイッチング素子2d〜2fとを含み、ハーフブリッジ回路を構成するインテリジェントパワーモジュール(IPM)1を有する半導体装置において、第1、第2のスイッチング素子2a〜2fに、短絡電流を検出するための電流検出手段3aが接続された構成とする。IPM1の温度を確認する際には、CPU UNITが第1、第2のスイッチング素子2a〜2fにデッドタイムを短くした制御入力信号を入力し、短絡電流が検出された際のデッドタイムに基づいてIPM1の温度を推定する。これにより、IPM1の内部にサーミスタ等を設置することなく、安価に温度保護が可能となる。
【選択図】図1
Description
本実施の形態1に係る半導体装置の構成について、図1を参照して説明する。この半導体装置は、複数の半導体チップを搭載したインテリジェントパワーモジュール(以下、「IPM」という)1を有している。IPM1には、高耐圧のHVIC1〜3、低耐圧のLVIC、スイッチング素子としての絶縁ゲート型バイポーラトランジスタ(以下、「IGBT」という)2a〜2fが搭載されている。IGBT2a〜2cにより上側アームが構成され、IGBT2d〜2fにより下側アームが構成されている。
本実施の形態2に係る半導体装置について説明する。ここでは、実施の形態1と異なる点を中心に説明する。
本実施の形態3に係る半導体装置について、図9のフローチャートを参照しながら説明する。ここでは、実施の形態1、2と異なる点を中心に説明する。
本実施の形態4に係る半導体装置について、図10のフローチャートを参照しながら説明する。ここでは、実施の形態3と異なる点を中心に説明する。
本実施の形態5に係る半導体装置について、図11のフローチャートを参照しながら説明する。ここでは、実施の形態3と異なる点を中心に説明する。
本実施の形態6について説明する。ここでは、実施の形態1と異なる点を中心に説明する。
本実施の形態7に係る半導体装置について説明する。ここでは、実施の形態6と異なる点を中心に説明する。
本実施の形態8に係る半導体装置について説明する。ここでは、実施の形態1〜7と異なる点を中心に説明する。
Claims (10)
- 正側に設けられた第1のスイッチング素子と、
前記第1のスイッチング素子の負側に接続され、前記第1のスイッチング素子とハーフブリッジ回路を構成する第2のスイッチング素子と、
前記第1、第2のスイッチング素子と接続され、前記ハーフブリッジ回路に流れる短絡電流を検出する電流検出手段とを備え、
前記第1、第2のスイッチング素子は、これらの素子に制御入力信号を与える制御回路に接続され、
前記制御入力信号は、前記第1、第2のスイッチング素子に同時にオフ信号が与えられる期間であるデッドタイムを有するように設定され、
前記デッドタイムは、前記ハーフブリッジ回路に短絡電流が流れ始める臨界デッドタイム以上の時間に設定され、
前記臨界デッドタイムは前記第1、第2のスイッチング素子の温度上昇に伴い長くなり、
前記制御回路により、前記第1、第2のスイッチング素子の使用開始温度の前記臨界デッドタイムよりも長い第1のデッドタイムを有する第1の制御入力信号と、前記使用開始温度の前記臨界デッドタイムよりも長く前記第1のデッドタイムよりも短い第2のデッドタイムを有する第2の制御入力信号とが設定され、
前記第1、第2のスイッチング素子は、前記制御回路から前記第1の制御入力信号が与えられた際にはその制御入力信号に応じてオン・オフされ、
前記第1、第2のスイッチング素子は、前記制御回路から前記第2の制御入力信号が与えられ、前記短絡電流が前記電流検出手段に検出された際には前記制御回路の制御によりターンオフされることを特徴とする半導体装置。 - 前記第1の制御入力信号の有する前記第1のデッドタイムは、前記第2の制御入力信号の有する前記第2のデッドタイムよりも所定時間以上長く設定され、
前記第2の制御入力信号は、前記第1、第2のスイッチング素子に所定のパルス数で連続して与えられることを特徴とする請求項1に記載の半導体装置。 - 前記第1、第2のスイッチング素子に前記第2の制御入力信号が与えられた時点から、前記電流検出手段に前記短絡電流が検出されるまでの短絡電流発生時間が所定時間よりも短い場合、前記第1、第2のスイッチング素子は、温度異常であることを示す第1の信号に基づいてターンオフされ、
前記短絡電流発生時間が前記所定時間以上である場合、前記第1、第2のスイッチング素子は、前記温度異常以外の異常であることを示す第2の信号に基づいてターンオフされることを特徴とする請求項1又は2に記載の半導体装置。 - 正側に設けられた第1のスイッチング素子と、
前記第1のスイッチング素子の負側に接続され、前記第1のスイッチング素子とハーフブリッジ回路を構成する第2のスイッチング素子と、
前記第1、第2のスイッチング素子と接続され、前記ハーフブリッジ回路に流れる短絡電流を検出する電流検出手段とを備え、
前記第1、第2のスイッチング素子は、これらの素子に制御入力信号を与える制御回路に接続され、
前記制御入力信号は、前記第1、第2のスイッチング素子に同時にオフ信号が与えられる期間であるデッドタイムを有するように設定され、
前記デッドタイムは、前記ハーフブリッジ回路に短絡電流が流れ始める臨界デッドタイム以上の時間に設定され、
前記臨界デッドタイムは前記第1、第2のスイッチング素子の温度上昇に伴い長くなり、
前記制御回路により、前記第1、第2のスイッチング素子の使用開始温度の前記臨界デッドタイムよりも長い第1のデッドタイムを有する第1の制御入力信号と、前記使用開始温度の前記臨界デッドタイムよりも長く前記第1のデッドタイムよりも短い第2のデッドタイムを有する第2の制御入力信号とが設定され、
前記第1、第2のスイッチング素子は、前記制御回路から前記第1の制御入力信号が与えられた際にはその制御入力信号に応じてオン・オフされ、
前記第1、第2のスイッチング素子は、前記制御回路から前記第2の制御入力信号が与えられ、その時点から前記電流検出手段に前記短絡電流が検出されるまでの短絡電流発生時間が所定時間よりも短く、かつ前記第2のデッドタイムに対応する第1、第2のスイッチング素子の温度が、これらの素子を破壊する温度以上である場合、温度異常であることを示す第1の信号に基づいてターンオフされ、
前記短絡電流発生時間が前記所定時間以上である場合、前記第1、第2のスイッチング素子は、前記温度異常以外の異常であることを示す第2の信号に基づいてターンオフされることを特徴とする半導体装置。 - 正側に設けられた第1のスイッチング素子と、
前記第1のスイッチング素子の負側に接続され、前記第1のスイッチング素子とハーフブリッジ回路を構成する第2のスイッチング素子と、
前記第1、第2のスイッチング素子と接続され、前記ハーフブリッジ回路に流れる短絡電流を検出する電流検出手段とを備え、
前記第1、第2のスイッチング素子は、これらの素子に制御入力信号を与える制御回路に接続され、
前記制御入力信号は、前記第1、第2のスイッチング素子に同時にオフ信号が与えられる期間であるデッドタイムを有するように設定され、
前記デッドタイムは、前記ハーフブリッジ回路に短絡電流が流れ始める臨界デッドタイム以上の時間に設定され、
前記臨界デッドタイムは前記第1、第2のスイッチング素子の温度上昇に伴い長くなり、
前記制御回路により、前記第1、第2のスイッチング素子の使用開始温度の前記臨界デッドタイムよりも長い第1のデッドタイムを有する第1の制御入力信号と、前記使用開始温度の前記臨界デッドタイムよりも長く前記第1のデッドタイムよりも短い第2のデッドタイムを有する第2の制御入力信号とが設定され、
前記第1、第2のスイッチング素子は、前記制御回路から前記第1の制御入力信号が与えられた際にはその制御入力信号に応じてオン・オフされ、
前記第1、第2のスイッチング素子は、前記制御回路から前記第2の制御入力信号が与えられた際、その時点から前記電流検出手段に前記短絡電流が検出されるまでの短絡電流発生時間が所定時間よりも短い場合、これらの素子に流れる電流が所定の値小さくされて動作が継続され、
前記短絡電流発生時間が前記所定時間以上である場合、前記第1、第2のスイッチング素子は、前記温度異常以外の異常であることを示す信号に基づいてターンオフされることを特徴とする半導体装置。 - 正側に設けられた第1のスイッチング素子と、
前記第1のスイッチング素子の負側に接続され、前記第1のスイッチング素子とハーフブリッジ回路を構成する第2のスイッチング素子と、
前記第1、第2のスイッチング素子と接続され、前記ハーフブリッジ回路に流れる短絡電流を検出する電流検出手段とを備え、
前記第1、第2のスイッチング素子は、これらの素子に制御入力信号を与える制御回路に接続され、
前記制御入力信号は、前記第1、第2のスイッチング素子に同時にオフ信号が与えられる期間であるデッドタイムを有するように設定され、
前記デッドタイムは、前記ハーフブリッジ回路に短絡電流が流れ始める臨界デッドタイム以上の時間に設定され、
前記臨界デッドタイムは前記第1、第2のスイッチング素子の温度上昇に伴い長くなり、
前記制御回路により、前記第1、第2のスイッチング素子の使用開始温度の前記臨界デッドタイムよりも長い第3のデッドタイムを有する第3の制御入力信号が設定され、
前記第1、第2のスイッチング素子は、前記制御回路から前記第3の制御入力信号が与えられた際にはその制御入力信号に応じてオン・オフされ、
前記第1、第2のスイッチング素子に、前記第3のデッドタイムよりも短い第4のデッドタイムを有する第4の制御入力信号が与えられた際には、前記電流検出手段に前記短絡電流が検出されるまで前記第4のデッドタイムを漸減させながら、前記第1、第2のスイッチング素子に前記第4の制御入力信号が継続して与えられ、
前記制御回路により、前記短絡電流が検出された時点の前記第4の制御入力信号が有する前記第4のデッドタイムに基づき、前記第1、第2のスイッチング素子の温度が出力されることを特徴とする半導体装置。 - 正側に設けられた第1のスイッチング素子と、
前記第1のスイッチング素子の負側に接続され、前記第1のスイッチング素子とハーフブリッジ回路を構成する第2のスイッチング素子と、
前記第1、第2のスイッチング素子と接続され、前記ハーフブリッジ回路に流れる短絡電流を検出する電流検出手段とを備え、
前記第1、第2のスイッチング素子は、これらの素子に制御入力信号を与える制御回路に接続され、
前記制御入力信号は、前記第1、第2のスイッチング素子に同時にオフ信号が与えられる期間であるデッドタイムを有するように設定され、
前記デッドタイムは、前記ハーフブリッジ回路に短絡電流が流れ始める臨界デッドタイム以上の時間に設定され、
前記臨界デッドタイムは前記第1、第2のスイッチング素子の温度上昇に伴い長くなり、
前記制御回路により、前記第1、第2のスイッチング素子の使用開始温度の前記臨界デッドタイムよりも長い第3のデッドタイムを有する第3の制御入力信号が設定され、
前記第1、第2のスイッチング素子は、前記制御回路から前記第3の制御入力信号が与えられた際にはその制御入力信号に応じてオン・オフされ、
前記第1、第2のスイッチング素子に、前記第3のデッドタイムよりも短い第4のデッドタイムを有する第4の制御入力信号が与えられた際には、前記電流検出手段に前記短絡電流が検出されるまで前記第4のデッドタイムを漸減させながら、前記第1、第2のスイッチング素子に前記第4の制御入力信号が継続して与えられ、
前記短絡電流が検出された時点の前記第4のデッドタイムに基づいて推定される温度が、保護が必要な温度未満である場合、前記制御回路により、前記短絡電流が検出された時点の前記第4の制御入力信号が有する前記第4のデッドタイムよりも、所定時間長い第5のデッドタイムを有する第5の制御入力信号が設定され、
前記第5の制御入力信号により、前記第1、第2のスイッチング素子の動作が継続されることを特徴とする半導体装置。 - 前記第1、第2のスイッチング素子の所定温度でのスイッチング特性が測定され、
前記制御回路により、前記スイッチング特性に基づいて算出される初期デッドタイムと、前記所定温度での前記臨界デッドタイムとの差が補正値として設定され、
前記制御回路により、各温度に対応する前記臨界デッドタイムに前記補正値を加えた値が、前記各温度に対応する新たな臨界デッドタイムとして用いられることを特徴とする請求項1〜7のいずれかに記載の半導体装置。 - 前記第1、第2のスイッチング素子は、絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項1〜8のいずれかに記載の半導体装置。
- 前記電流検出手段は、所定の抵抗値を有する抵抗素子を含むことを特徴とする請求項1〜9のいずれかに記載の半導体装置。
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