JP2003324928A - モータ制御装置 - Google Patents

モータ制御装置

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Abstract

(57)【要約】 【課題】 ＦＥＴの特性が経年変化などで変化してもデ
ッドタイムをアクティブに制御することで最適化が可能
なモータ制御装置を提供すること。 【解決手段】 モータ制御装置２０は、Ｕ，Ｖ，Ｗ各相
毎に対応して設けられたモータ駆動装置２４において、
直列に配置され排他的にオンされる上段ＦＥＴ８１Ｕ、
８１Ｖ、８１Ｗ及び下段ＦＥＴ８２Ｕ、８２Ｖ、８２Ｗ
と、この間に設けられブラシレスＤＣモータ６の各相毎
に駆動電流を供給する接続点８３Ｕ，８３Ｖ，８３Ｗ
と、各相の電流を検出するために回路に挿入されたシャ
ント抵抗ＲＵ、ＲＶ、ＲＷとを備え、貫通電流を監視す
ることでデッドタイムを最適化して制御性がよく効率的
なモータ制御をおこなう。ＣＰＵ２１は、デッドタイム
間に検出した電流値を監視して、異常と判断した場合
は、デッドタイムを延長して貫通電流を防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電動パワーステア
リング装置のアシスト用モータ等に利用する３相ブラシ
レスＤＣモータのモータ制御装置に係り、詳しくは、デ
ッドタイムを極力小さくするようにアクティブにデッド
タイム値を設定し、モータの電源利用率、制御性の向上
と異音低減を図ることができるモータ制御装置に関する
ものである。
【０００２】
【従来の技術】例えば電動パワーステアリング装置のア
シスト用モータには比較的俊敏で高トルクを発生でき、
制御がしやすいＵ，Ｖ，Ｗ相をもった３相ブラシレスＤ
Ｃモータ（以下モータと略記する）が利用されている。
このモータの制御装置では、モータ駆動装置にパワーＭ
ＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect
Transistor）などにより構成されるスイッチ手段を備え
たトランジスタインバータを備える。このモータ駆動装
置では、モータのＵ，Ｖ，Ｗの各相毎に上段のＦＥＴと
下段のＦＥＴを、ＣＰＵを備えたモータ制御装置により
交互にオンすることで電源利用率を高め、且つ円滑に駆
動できるように構成されている。しかし、何らかの理由
でこの上段ＦＥＴと下段ＦＥＴは、同時にオンされた状
態になると、その相の上段ＦＥＴと同相の下段ＦＥＴが
モータを通過しないで、電源から接地ＧＲＤに直接抜け
る回路が形成されていわゆる貫通電流が流れてしまう。
この場合、抵抗の大きなモータの巻線を通過していない
ため回路の抵抗値が低く、大電流が流れ、ＦＥＴを破壊
してしまうことがある。そこで、一方のＦＥＴをオンす
るときには、遅延回路により遅延させデッドタイムを設
けて他方のＦＥＴがオフされてから所定時間経過後にオ
ンすることで貫通電流を防止し、ＦＥＴを保護するよう
にしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、パワー
ＭＯＳＦＥＴ等では、生産時のバラツキが生じるため、
反応時間や信号の立ち上がり等に差を生じる場合があ
る。さらに、温度変化、経年変化により特性に変化を生
じる場合がある。このような場合をすべて考慮し所定の
デッドタイムを余裕を見て大きめに設定したとき、電源
利用率の低下を招き効率が下がるばかりでなく、モータ
駆動の信号の非線形的要素となり、トルクリップル（ト
ルクの脈動）を生じて操作性が悪くなったり、異音が生
じてしまうという問題があった。
【０００４】なお、デッドタイムに起因する非線形性を
修正するため、デッドタイム補償の処理を行うことも考
えられるが、処理が複雑になるにもかかわらず、静的な
処理であるため経年変化や温度変化に対しては適切な対
処ができないという問題があった。
【０００５】上記課題を解決するため、本発明のモータ
制御装置では、各スイッチ手段が生産のバラツキなどの
静的な誤差の他、温度変化や経年変化などの動的な変化
により差を生じても、デッドタイム時の貫通電流の発生
を早期に発見するモータ制御装置を提供することを目的
とする。併せて、デッドタイムを極力小さくするように
アクティブにデッドタイム値を設定し、スイッチ手段の
特性のバラツキに起因する非線形性を小さくし、モータ
の効率と制御性の向上と異音低減を図ることができるモ
ータ制御装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１に係るモータ制
御装置では、電源の印加点と接地点の間にブラシレスＤ
ＣモータのＵ，Ｖ，Ｗ各相毎に対応して設けられた各回
路において、直列に配置され排他的に選択されるスイッ
チ手段である電源側に配置された上段ＦＥＴ及び接地側
に配置された下段ＦＥＴと、当該上段ＦＥＴ及び下段Ｆ
ＥＴの間に設けられ、各相の上段ＦＥＴ及び下段ＦＥＴ
の開閉の組み合わせによりＵ，Ｖ，Ｗ各相のモータ巻線
に駆動電流を供給する接続点と、前記回路の電流を検出
するため電流検出手段と、前記スイッチ手段を制御して
前記ブラシレスＤＣモータを駆動するスイッチ制御手段
とを備えたモータ制御装置において、所定のタイミング
で前記電流検出手段により電流を検出する異常電流検出
手段と、前記異常電流検出手段により検出した電流値に
基づきモータ駆動回路の異常を判定するモータ駆動回路
異常判定手段とを備えたことを要旨とする。
【０００７】この構成に係るモータ制御装置では、モー
タ駆動回路異常判定手段により異常電流検出手段により
検出した電流値に基づきモータ駆動回路の異常を直ちに
判定できるという作用がある。
【０００８】請求項２に係るモータ制御装置では、請求
項１に記載のモータ制御装置の構成に加え、前記異常電
流検出手段により検出した電流値に基づきデッドタイム
設定値を修正する修正手段をさらに備えたことを要旨と
する。
【０００９】この構成に係るモータ制御装置では、請求
項１に記載のモータ制御装置の作用に加え、モータ駆動
回路異常判定手段により異常と判定されたときに修正手
段により異常電流検出手段により検出した電流値に基づ
きデッドタイム設定値を修正することができるという作
用がある。
【００１０】請求項３に係るモータ制御装置では、請求
項１に記載のモータ制御装置の構成に加え、前記異常電
流検出手段は、Ｕ，Ｖ，Ｗ相のいずれかのゲート信号が
少なくともオンからオフする立ち下がりエッジ、若しく
は、オフからオンする立ち上がりエッジのいずれかを検
出して、当該タイミングを基準にして前記電流検出手段
により各相毎のデッドタイムの貫通電流を検出すること
を要旨とする。
【００１１】この構成に係るモータ制御装置では、請求
項１に記載のモータ制御装置の作用に加え、Ｕ，Ｖ，Ｗ
相のいずれかのゲート信号がオンからオフする立ち下が
りエッジ、若しくは、オフからオンする立ち上がりエッ
ジのいずれかを検出して、各相毎の貫通電流をデッドタ
イムに合わせたタイミングで検出するため、精緻な制御
をおこなうことができるという作用がある。
【００１２】請求項４に係るモータ制御装置では、請求
項１に記載のモータ制御装置の構成に加え、前記電流検
出手段は、下段ＦＥＴに流れる電流を検出するように配
置され、前記異常電流検出手段は、前記制御手段がＵ，
Ｖ，Ｗ相のすべての上段ＦＥＴのゲート信号がオンして
おり、かつすべての下段のＦＥＴのゲート信号がオフし
ているタイミングを検出して、そのタイミングで前記電
流検出手段で各相毎の貫通電流を検出することを要旨と
する。
【００１３】この構成に係るモータ制御装置では、請求
項１に記載のモータ制御装置の作用に加え、電流検出手
段のあるＵ，Ｖ，Ｗ相のすべての下段ＦＥＴのゲート信
号がオフしているタイミングで貫通電流を検出するた
め、例えば、１箇所で電流検出をおこなうことで異常を
発見するような簡易な構成とすることもできるという作
用がある。
【００１４】請求項５に係るモータ制御装置では、請求
項１に記載のモータ制御装置の構成に加え、前記電流検
出手段は、上段ＦＥＴに流れる電流を検出するように配
置され、前記異常電流検出手段は、前記制御手段がＵ，
Ｖ，Ｗ相のすべての下段ＦＥＴのゲート信号がオンして
おり、かつすべての上段のＦＥＴのゲート信号がオフし
ているタイミングを検出して、そのタイミングで前記電
流検出手段で各相毎の貫通電流を検出することを特徴と
する請求項１に記載のモータ制御装置 この構成に係るモータ制御装置では、請求項１に記載の
モータ制御装置の作用に加え、電流検出手段のあるＵ，
Ｖ，Ｗ相のすべての上段ＦＥＴのゲート信号がオフして
いるタイミングで貫通電流を検出するため、例えば、１
箇所で電流検出をおこなうことで異常を発見するような
簡易な構成とすることもできるという作用がある。
【００１５】請求項６に係るモータ制御装置では、請求
項２又は請求項３に記載のモータ制御装置では、予め設
定されたターンオフデッドタイムおよびターンオンデッ
ドタイムにより設定されるデッドタイム設定値を、前記
異常電流検出手段に基づいて所定の貫通電流を検出しな
い場合は所定時間短縮し、前記所定の貫通電流を検出し
た場合は所定時間延長することを要旨とした。
【００１６】この構成に係るモータ制御装置では、請求
項２又は請求項３に記載のモータ制御装置の作用に加
え、貫通電流が流れていない場合はデッドタイムを短縮
して、電源利用率を高め、且つトルクリップルや異音を
低減させることができ、貫通電流が流れてしまった場合
は、ターンオフデッドタイムおよびターンオンデッドタ
イムを再設定してデッドタイムを延長することで、ＦＥ
Ｔを安全に保護することができる。
【００１７】請求項７に係るモータ制御装置では、請求
項６に記載のモータ制御装置の構成に加え、前記修正手
段は、所定のデッドタイム設定値で貫通電流を検出した
場合は、当該貫通電流を検出したデッドタイム設定値よ
り短縮しないことを要旨とする。
【００１８】この構成に係るモータ制御装置では、請求
項６に記載のモータ制御装置の作用に加え、修正手段
は、所定のデッドタイム設定値で貫通電流を検出した場
合は、貫通電流を検出したデッドタイム設定値より短縮
しないため、ＦＥＴを安全に保護するという作用があ
る。
【００１９】請求項８に係るモータ制御装置では、請求
項６又は請求項７に記載のモータ制御装置の構成に加
え、前記修正手段は、各相毎に独立してデッドタイム設
定値を設定することを要旨とする。
【００２０】この構成に係るモータ制御装置では、請求
項６又は請求項７に記載のモータ制御装置の作用に加
え、各相毎に独立してデッドタイムを設定するため、個
別のＦＥＴのバラツキに対応した最適な設定とすること
ができるという作用がある。
【００２１】請求項９に係るモータ制御装置では、請求
項６乃至請求項８のいずれか１項に記載のモータ制御装
置記載のモータ制御装置の構成に加え、前記修正手段
は、前記デッドタイム設定値をターンオフデッドタイム
およびターンオフデッドタイム毎に独立して設定するこ
とを要旨とする。
【００２２】この構成に係るモータ制御装置では、請求
項６乃至請求項８のいずれか１項に記載のモータ制御装
置の作用に加え、ターンオフデッドタイムおよびターン
オフデッドタイム毎に独立してデッドタイムを設定する
ため、個別のＦＥＴのバラツキに対応した最適な設定と
することができるという作用がある。
【００２３】
【発明の実施の形態】（第１の実施形態）以下、本発明
のモータ駆動回路異常判定手段を備えたモータ制御装置
を電動パワーステアリング装置におけるモータ制御装置
２０として具体化した第１の実施形態を図１〜図６を参
照して説明する。
【００２４】図１は、電動パワーステアリング装置の概
略を示す。ステアリングホイール１に連結したステアリ
ングシャフト２には、トーションバー３が設けられてい
る。このトーションバー３には、トルクセンサ４が装着
されている。そして、ステアリングシャフト２が回転し
てトーションバー３に力が加わると、加わった力に応じ
てトーションバー３が捩れ、その捩れ、即ちステアリン
グホイール１にかかる操舵トルクτをトルクセンサ４が
検出している。
【００２５】ステアリングシャフト２には減速機５が固
着されている。この減速機５には電動機としてのブラシ
レスＤＣモータ（以下、モータ６という）の回転軸に取
着したギア７が噛合されている。このモータ６は、コア
に永久磁石を用いた三相同期式永久磁石モータとして構
成されている。
【００２６】又、モータ６には、同モータ６の回転角を
検出するためのエンコーダにより構成された回転角セン
サ３０が組み付けられている（図３参照）。回転角セン
サ３０は、モータ６の回転子の回転に応じてπ／２ずつ
位相の異なる２相パルス列信号と基準回転位置を表す零
相パルス列信号を出力する。
【００２７】減速機５にはピニオンシャフト８が固着さ
れている。ピニオンシャフト８の先端には、ピニオン９
が固着されるとともに、このピニオン９はラック１０と
噛合している。ラック１０の両端には、タイロッド１２
が固設されており、そのタイロッド１２の先端部にはナ
ックル１３が回動可能に連結されている。このナックル
１３には、タイヤとしての前輪１４が固着されている。
又、ナックル１３の一端は、クロスメンバ１５に回動可
能に連結されている。
【００２８】従って、モータ６が回転すると、その回転
数は減速機５によって減少されてピニオンシャフト８に
伝達され、ピニオン及びラック機構１１を介してラック
１０に伝達される。そして、ラック１０は、タイロッド
１２を介してナックル１３に設けられた前輪１４の向き
を変更して車両の進行方向を変えることができる。
【００２９】前輪１４には、車速センサ１６が設けられ
ている。この車速センサ１６は、その時の車速を前輪１
４の回転数に相対する周期のパルス信号としてモータ制
御装置２０のＣＰＵ２１にインタフェイスを介して出力
する。また、トルクセンサ４は、ステアリングホイール
１の操舵トルクτに応じた電圧をＣＰＵ２１にインタフ
ェイスを介して出力している。モータ制御装置２０は、
車速センサ１６、トルクセンサ４からの信号に基づいて
モータ６に駆動信号を送って制御する。
【００３０】次に、モータ制御装置２０の電気的構成を
示す。モータ制御装置２０は、ＣＰＵ２１、ＲＯＭ２２
及びＲＡＭ２３、Ｕ，Ｖ，Ｗ各相に駆動電流を供給する
ための電源、インバータ、スイッチ手段からなるモータ
駆動装置２４を備えている。このモータ制御装置２０が
本発明のモータ制御装置の一例に相当する。また、この
ＣＰＵ２１が本発明のスイッチ制御手段に相当する。Ｒ
ＯＭ２２には、ＣＰＵ２１による演算処理を行わせるた
めの制御プログラムや、演算に必要なデータ等が格納さ
れている。また図示しない基本アシストマップもＲＯＭ
２２に格納されている。基本アシストマップは、操舵ト
ルクτ（回動トルク）に対応し、かつ車速に応じた基本
アシスト電流を求めるためのものであり、操舵トルクτ
に対する基本アシスト電流が記憶されている。ＲＡＭ２
３は、ＣＰＵ２１が演算処理を行うときの演算処理結
果、計測値、ターンオフデッドタイム、ターンオンデッ
ドタイムから設定されるデッドタイムＤＴ、デッドタイ
ム最小値ＤＴｍｉｎ等を一時記憶する。なお、ＲＯＭ２
２は、本実施形態ではＥＥＰＲＯＭなどにより書き込み
可能に構成された記憶手段により、電源を落としてもデ
ッドタイムＤＴ、デッドタイム最小値ＤＴｍｉｎが保持
できるように構成されている。
【００３１】図２は、図１に示すモータ制御装置２０を
詳細に示す図である。以下、モータ制御装置２０につい
てさらに詳細に説明する。モータ制御装置２０は、演算
を行うＣＰＵ２１と、モータ６に電流を供給するモータ
駆動装置２４を主要部とする。
【００３２】モータ駆動装置２４は、図２において、モ
ータ制御装置２０のＣＰＵ２１、ＲＯＭ２２、ＲＡＭ２
３を除く部分により構成される。モータ駆動装置２４に
は図２に示すように、スイッチ手段であるパワーＭＯＳ
ＦＥＴ（Metal Oxide Semiconductor Field Effect T
ransistor）により構成されるトランジスタインバータ
を備える。これらのＦＥＴには、寄生ダイオードが生成
されている。そして、このダイオードは、巻線に並列に
接続された逆起電力を吸収するフライホイールダイオー
ドとして機能する。まずＵ相に対応するＦＥＴ８１Ｕ，
ＦＥＴ８２Ｕの直列回路と、Ｖ相に対応するＦＥＴ８１
Ｖ，８２Ｖの直列回路と、Ｗ相に対応するＦＥＴ８１
Ｗ，ＦＥＴ８２Ｗの直列回路とが並列に接続されてい
る。
【００３３】各直列回路のＦＥＴ８１Ｕ、ＦＥＴ８１
Ｖ、ＦＥＴ８１Ｗのドレイン側の印加点Ｐにおいて、車
両に搭載されたＤＣ１２Ｖのバッテリからなる電源Ｂの
電圧が印加されている。また、各直列回路のＦＥＴ８２
Ｕ、ＦＥＴ８２Ｖ、ＦＥＴ８２Ｗのソース側は、接続点
Ｑで合流された接地点である接地ＧＲＤに接続されてい
る。
【００３４】本実施形態において、Ｕ，Ｖ，Ｗ各相の電
源側のＦＥＴ８１Ｕ、ＦＥＴ８１Ｖ、ＦＥＴ８１Ｗを
「上段ＦＥＴ」という。また、接地ＧＲＤ側のＦＥＴ８
２Ｕ、ＦＥＴ８２Ｖ、ＦＥＴ８２Ｗを「下段ＦＥＴ」と
いう。
【００３５】また、ＦＥＴ８１Ｕ，ＦＥＴ８２Ｕ間の接
続点８３Ｕがモータ６のＵ相巻線に接続され、ＦＥＴ８
１Ｖ，ＦＥＴ８２Ｖ間の接続点８３Ｖがモータ６のＶ相
巻線に接続され、そしてＦＥＴ８１Ｗ，ＦＥＴ８２Ｗ間
の接続点８３Ｗがモータ６のＷ相巻線に接続されてい
る。
【００３６】また、下段ＦＥＴのＦＥＴ８２Ｕ、ＦＥＴ
８２Ｖ、ＦＥＴ８２Ｗと接地ＧＲＤへの接続点Ｑとの間
には、シャント抵抗ＲＵ、ＲＶ、ＲＷがそれぞれ挿入さ
れている。シャント抵抗ＲＵ、ＲＶ、ＲＷに両端には、
それぞれオペアンプＡＵ、ＡＶ、ＡＷの差動入力端子が
接続されている。シャント抵抗ＲＵ、ＲＶ、ＲＷの電源
側はオペアンプＡＵ、ＡＶ、ＡＷの非反転入力端子に、
シャント抵抗ＲＵ、ＲＶ、ＲＷの接地側はオペアンプＡ
Ｕ、ＡＶ、ＡＷの反転入力端子にそれぞれ接続されてい
る。シャント抵抗ＲＵ、ＲＶ、ＲＷは、モータ駆動に影
響を与えない極めて小さな抵抗値の抵抗である。そのた
め、シャント抵抗ＲＵ、ＲＶ、ＲＷに電流が流れるとそ
の両端に僅かに電位差が生じる。その電位差をオペアン
プＡＵ、ＡＶ、ＡＷによってそれぞれ増幅し、これをＡ
／Ｄコンバータ８６Ｕ、８６Ｖ、８６Ｗによりディジタ
ル化してシャント抵抗ＲＵ、ＲＶ、ＲＷを通っている電
流をＣＰＵ２１でそれぞれ演算する。
【００３７】ここで、図５は、アンプ回路を詳細に示す
図である。なお、アンプ回路は各相が共通の構成である
ため、ここではＵ相を例に説明する。このアンプ回路
は、差動入力型のオペアンプＡＵを用いて差動増幅回路
として構成されている。各相に流れる電流は双方向に流
れるため、アンプ回路は、抵抗Ｒ２を介して基準電圧Ｖ
１として＋２．５［Ｖ］が供給されている。Ｕ相の回路
のシャント抵抗ＲＵの電源側のＶ０から抵抗Ｒ１を介し
てオペアンプＡＵの非反転入力端子＋に接続される。ま
た、シャント抵抗ＲＵの接地ＧＲＤ側から抵抗Ｒ３を介
してオペアンプの反転入力端子−に接続される。また反
転入力端子−と出力端子には、負帰還抵抗Ｒ４を接続し
ている。ここでは、Ｒ１＝Ｒ３、Ｒ２＝Ｒ４としてい
る。従って、増幅率Ｇは、Ｒ４／Ｒ３により決定され
る。これらはいわゆるシャントアンメータとして構成さ
れ、これらが本発明の電流検出手段に相当する。
【００３８】なお、電流検出手段を構成する各相のシャ
ント抵抗ＲＵ，ＲＶ，ＲＷが配設される場所は、下段Ｆ
ＥＴと接地ＧＲＤの間に限定されるものではなく、上段
ＦＥＴと電源Ｂなど適宜設計変更できる。さらに電流検
出手段は、シャントアンメータにより構成されるものに
限定されず、電流が直接又は間接に検出可能であれば他
の構成によるものでもよい。
【００３９】ＣＰＵ２１は、上段ドライブ回路８７を介
して、上段ＦＥＴであるＦＥＴ８１Ｕ、ＦＥＴ８１Ｖ、
ＦＥＴ８１Ｗのゲートに接続される。そして、ＰＷＭ制
御部６２（図３参照）であるＣＰＵ２１から所定のタイ
ミングでそれぞれＰＷＭ制御信号ＵＵ，ＶＵ，ＷＵ（各
相のＰＷＭ制御信号にはＰＷＭ波信号及びモータ６の回
転方向を表す信号を含む）が入力される。
【００４０】同様に、ＣＰＵ２１は、下段ドライブ回路
８８を介して、下段ＦＥＴであるＦＥＴ８２Ｕ、ＦＥＴ
８２Ｖ、ＦＥＴ８２Ｗのゲートに接続される。そして、
ＣＰＵ２１からそれぞれＰＷＭ制御信号ＵＵ，ＶＵ，Ｗ
Ｕ（各相のＰＷＭ制御信号にはＰＷＭ波信号及びモータ
６の回転方向を表す信号を含む）が入力される。
【００４１】トランジスタインバータとして構成された
モータ駆動装置２４は、ＰＷＭ制御信号ＵＵ，ＶＵ，Ｗ
Ｕに対応した３相の励磁電流を発生して、３相の励磁電
流路を介してモータ６にそれぞれ供給する。
【００４２】ここで図４は、ＣＰＵ２１からＵ、Ｖ、Ｗ
各相の上段ＦＥＴ及び下段ＦＥＴのスイッチングのため
の制御信号であるゲート信号のタイミングを示したタイ
ミングチャートである。ＣＰＵ２１は、図４の上部に示
すようなＰＷＭ周期となる三角波ＰＷを発生させ、Ｕ
相、Ｖ相、Ｗ相に対応するスレッショルドレベルに応じ
て、それぞれのスイッチングのタイミングを決定する。
具体的には、三角波ＰＷがそれぞれのスレッショルドレ
ベルに達すると、上段のＦＥＴから下段のＦＥＴに切り
替えられる。また、スレッショルドレベルを下回れば再
び下段のＦＥＴから上段のＦＥＴに切り替えられる。
【００４３】なお、同相の上段ＦＥＴと下段が同時にオ
ンされた状態になると、モータ６を通過しないで、電源
Ｂから、その相の上段ＦＥＴ、下段ＦＥＴ、接地ＧＲＤ
に直接抜ける回路が形成されていわゆる貫通電流が流れ
てしまう。この場合、抵抗の大きなモータ６の巻線を通
過していないため回路の抵抗値が低く、大電流が流れ、
上段ＦＥＴ、下段ＦＥＴを破壊してしまうことがある。
そこで、下段ＦＥＴ８２Ｗのオンのタイミングについて
は、遅延回路により遅延させデッドタイムｔｄを設けて
貫通電流を防止するようにしている。
【００４４】さらに、ＣＰＵ２１がゲート信号を送出し
ていない場合においても、ＦＥＴが故障して絶縁不良に
なっている場合には、貫通電流が生じることがある。こ
の場合は、デッドタイムの設定の不良の場合と異なり、
初期故障の場合は微弱な電流が流れる場合もある。この
場合も他のＦＥＴ等のさらなる故障を招いたり、著しい
制御不良が生じるため速やかに発見して修理する必要が
生じる。
【００４５】ここで、図４に示すタイミングチャート
は、上段ドライブ回路８７又は下段ドライブ回路８８に
おける制御オン／オフ信号（ゲート信号）についてのも
のであり、ドライブ回路８８、各ＦＥＴの作動について
は、ゲート信号からスイッチング遅延による遅れを生じ
ている。ここで、ターンオフデッドタイムｔｄoffと
は、一方のＦＥＴがゲート信号によりオフされ、このＦ
ＥＴを流れる電流がオフされるまでの時間であり、デッ
ドタイムの開始となる時間である。また、ターンオンデ
ッドタイムｔｄonとは、一方のＦＥＴがゲート信号によ
りオンされ、このＦＥＴを流れる電流がオンされるまで
の時間であり、デッドタイムの終了となる時間である。
いずれもゲート信号を契機に開始される。したがって、
デッドタイムｔｄは、理論的には、ターンオフデッドタ
イムｔｄoffとターンオンデッドタイムｔｄonの合計時
間となる。しかしながら、実際のデッドタイムｔｄに
は、種々の変動が生じうるため、これらのタイムラグに
加えてマージン分がを含められて、ゲート信号のタイミ
ングが決定される。そのため、図４に示すデッドタイム
ｔｄについては、制御オン／オフ信号に非ラップ期間を
設けるだけでなく、所定の余裕を持った時間とする必要
がある。
【００４６】このデッドタイムｔｄの所定時間は、スイ
ッチング遅延の状態などにより異なり、また変化する。
具体的には、ＦＥＴ自体の特性、製品のバラツキ、温度
変化、経年変化、ノイズの影響などにより異なる。そこ
で、従来は安全を見て、全ての相のＦＥＴに貫通電流が
流れないように十分なターンオフデッドタイムｔｄof f
とターンオンデッドタイムｔｄonの設定により一律に十
分な余裕を持った固定的な時間が設定されていた。この
ようにデッドタイムｔｄは必要不可欠な時間であるが、
必要以上に大きなマージンを取ると、電源利用率の低下
を招く他、トルクリップルや異音の原因となるため、可
能な限度で短縮することが好ましい。
【００４７】以下、図４に従って各ＦＥＴへの制御信号
の送出タイミングを説明する。図４の上部に示すよう
に、初期状態であるタイミングｔ０では、三角波ＰＷ
は、Ｕ、Ｖ、Ｗのスレッショルドレベルのいずれにも達
していないため、全ての上段ＦＥＴがオンされ、下段Ｆ
ＥＴがオフとなっている。このタイミングでは、図２に
おいて、電源Ｂから接地ＧＲＤへ閉じた回路は形成され
ない。この初期のタイミングでは、モータ巻線のインダ
クタンスによる逆起電力は生じない。なお、同じ三角波
の谷の部分でもタイミングｔ２のときはモータ６が回転
しているため、電源Ｂからモータ６に電力が供給されて
いないときでも、スイッチオフによりモータ６の巻線に
発生する逆起電力により電流が流れる。
【００４８】このとき、例えば図示しないモータのＵ相
の巻線から発生した電流は、図示しないモータ６内でＶ
相とＷ相とに分岐する。そして、Ｖ相の接続点８３Ｖを
通った電流は上段のＦＥＴ８１Ｖから印加点Ｐに、Ｗ相
の接続点８３Ｗを通った電流は上段のＦＥＴ８１Ｖから
印加点Ｐにそれぞれ流れる。そして印加点Ｐで合流して
Ｕ相の上段のＦＥＴ８１Ｕから接続点８３Ｕを経てモー
タ６のＵ相の巻線に環流する。
【００４９】ｔ２のタイミングの場合には、上段ＦＥＴ
８１Ｕ、８１Ｖ、８１Ｗのみで電流が還流し、シャント
抵抗ＲＵ、ＲＶ、ＲＷのいずれにも電流は流れておら
ず、したがって、いずれのシャント抵抗ＲＵ、ＲＶ、Ｒ
Ｗの両端部にも電位差は生じてない。
【００５０】次に、ｔ１から三角波ＰＷがＷ相に対応す
るレベルになると、制御信号ＷＨが停止してＷ相の上段
ＦＥＴ８１Ｗがオフとなる。次に、デッドタイムｔｄが
経過すると制御信号ＷＬが入力されてＷ相の下段ＦＥＴ
８２Ｗがオンされる。ここで、デッドタイムｔｄをさら
に詳細に説明する。予め設定されたタイミングにより制
御信号ＷＨが停止されるとＷ相の上段ＦＥＴ８１Ｗに起
因するターンオフデッドタイムｔｄoffが経過後、回路
に流れる電流が停止する。ここで、所定のマージンを挟
み、Ｗ相の下段ＦＥＴ８２Ｗに起因するターンオンデッ
ドタイムｔｄonから予め逆算されて設定されたタイミン
グでＦＥＴ８２Ｗに制御信号ＷＬが入力される。このよ
うに、デッドタイムｔｄは、制御信号ＷＨの送出タイミ
ングで決定されるターンオフデッドタイムｔｄoffと、
制御信号ＷＬの送出タイミングで決定されるターンオン
デッドタイムｔｄonから設定される。これら制御信号Ｗ
Ｈ、ＷＬの送出タイミングは、ＣＰＵ２１が三角波ＰＷ
を基準にＲＯＭ２２、ＲＡＭ２３に記憶されたデータに
より決定される。
【００５１】Ｗ相の上段ＦＥＴ８１Ｗに換えて、Ｗ相の
下段ＦＥＴ８２Ｗがオンされると、電源Ｂから印加され
た電圧により、オンされているＵ相の上段ＦＥＴ８１Ｕ
とＶ相の上段ＦＥＴ８１Ｖに電流が流れるが、オフされ
ているＷ相の上段ＦＥＴ８１Ｗは回路が開いているため
電流が流れない。接続点８３Ｕ、８３Ｖからそれぞれモ
ータ６に流れ込んだ電流は、モータ６内で合流し、接続
点８３Ｗに出力されオンされた下段ＦＥＴ８２Ｗからシ
ャント抵抗ＲＷを経て接地ＧＲＤに流れる。このため、
オペアンプＡＷでは、シャント抵抗ＲＷの両端の電位が
入力され、その差を増幅してＡ／Ｄコンバータ８６Ｗに
出力する。Ａ／Ｄコンバータ８６Ｗでディジタル化され
た数値がＣＰＵ２１に入力され、電流値が演算される。
【００５２】なお、Ａ／Ｄコンバータ８６Ｗでは、デッ
ドタイムｔｄを監視するため、三角波ＰＷがＷ相のレベ
ルに達したタイミングｔｗで、制御信号ＷＬのオフを検
出しながら、エッジ検出回路８４Ｗにより制御信号ＷＨ
の立下りのエッジを検出する。このようにして制御信号
ＷＨの立下りのエッジを検出すると、Ａ／Ｄトリガ発生
回路８５でＡ／Ｄトリガ信号及びＡ／Ｄチャンネル選択
信号を発生させて、インタフェイスを介してＣＰＵ２１
に出力し、Ａ／Ｄコンバータ８６Ｗにより直ちにそのチ
ャンネル（相）のサンプリングを開始する。
【００５３】同様に、三角波ＰＷがＶ相のレベルに達す
るタイミングｔｖでは、Ｖ相の上段ＦＥＴ８１Ｖがオフ
される。デッドタイムｔｄの経過後Ｕ相の上段ＦＥＴ８
１Ｕのみがオンされており、下段ではＶ相、Ｗ相のＦＥ
Ｔ８２Ｖ，８２Ｗがオンされた状態になる。そうする
と、シャント抵抗ＲＶ、ＲＷに電流が流れるため、Ｖ
相、Ｗ相の電流を検出できる。
【００５４】また、三角波ＰＷがＵ相のレベルに達する
タイミングｔｕではＵ相の上段ＦＥＴ８１Ｕがオフされ
る。デッドタイムｔｄの経過後、上段ＦＥＴはすべてオ
フとなっており、Ｕ相、Ｖ相、Ｗ相の下段のすべてのＦ
ＥＴ８２Ｕ、８２Ｖ，８２Ｗがオンされた状態になる。
そうすると、タイミングｔｗから三角波ＰＷの山のタイ
ミングｔ１を含む区間では、例えば、図示しないＵ相の
巻線から流れる電流は、モータ６内のＶ相、Ｗ相の巻線
に分岐し接続点８３Ｖ、８３Ｗからそれぞれ下段ＦＥＴ
８２Ｖ、８２Ｗを通り、シャント抵抗ＲＶ、ＲＷを通
る。そしてＧＲＤ側の接続点ＱでＶ相、Ｗ相の電流が合
流してＵ相のシャント抵抗ＲＵ、下段ＦＥＴ８２Ｕを経
て接続点８３ＵからＵ相の巻線に還流する。したがっ
て、この場合は、シャント抵抗ＲＵ、ＲＶ、ＲＷにより
Ｕ相、Ｖ相、Ｗ相の電流を検出できる。また、この場合
であるとシャント抵抗ＲＵに流れる電流は、シャント抵
抗ＲＶ、ＲＷに流れる電流の和に等しい。
【００５５】つまり、三角波ＰＷの山のタイミングｔ１
では、全てのシャント抵抗ＲＵ、ＲＶ、ＲＷに電流が流
れ、一方、三角波ＰＷの谷のタイミングｔ２では、全て
のシャント抵抗ＲＵ、ＲＶ、ＲＷに電流が流れない。
【００５６】さらに所定時間が経過して、三角波ＰＷが
Ｕ相に対応するレベルを下回ると、Ｕ相の下段ＦＥＴ８
２Ｕがオフとなる。そして、所定のデッドタイムｔｄ経
過後、Ｕ相の上段ＦＥＴ８１Ｕがオンになる。次に、三
角波ＰＷがＶ相に対応するレベルを下回ると、Ｖ相の下
段ＦＥＴ８２Ｖがオフとなり、所定のデッドタイムｔｄ
経過後、Ｖ相の上段ＦＥＴ８１Ｖがオンになる。そし
て、三角波ＰＷがＷ相に対応するレベルを下回ると、Ｗ
相の下段ＦＥＴ８２Ｗがオフとなり、所定のデッドタイ
ムｔｄ経過後、ＷＶ相の上段ＦＥＴ８１Ｗがオンにな
る。このようにして三角波ＰＷのＰＷＭ周期に応じて各
ＦＥＴへの制御信号の送出タイミングが制御される。
【００５７】図２に示す、エッジ検出回路８４Ｕは制御
信号ＵＬがオフの時の制御信号ＵＨの立下りのエッジを
検出する。同様に、エッジ検出回路８４Ｖは、制御信号
ＶＬがオフの時の制御信号ＶＨの立下りのエッジを検出
し、エッジ検出回路８４Ｗは、制御信号ＷＬがオフの時
の制御信号ＷＨの立下りのエッジを検出する。このよう
にしてそれぞれのエッジを検出すると、Ａ／Ｄトリガ発
生回路８５でＡ／Ｄトリガ信号及びＡ／Ｄチャンネル選
択信号を発生させて、インタフェイスを介してＣＰＵ２
１に入力する。
【００５８】図３は、ＣＰＵ２１内部において、プログ
ラムで実行される機能を示す制御ブロック図である。以
下、図３に沿って、電動パワーステアリング装置の機能
を説明する。なお、この制御ブロック図で図示されてい
る各部は、独立したハードウエアを示すものではなく、
ＣＰＵ２１で実行される機能を概念的に示すものであ
る。
【００５９】モータ制御装置２０のＣＰＵ２１は、指令
トルクτ＊を計算するための基本アシスト力演算部５
１、戻し力演算部５２及び加算部５３を備える。基本ア
シスト力演算部５１は、トルクセンサ４からの操舵トル
クτ及び車速センサ１６によって検出された車速Ｖを入
力し、操舵トルクτの増加にしたがって増加するととも
に車速Ｖの増加にしたがって減少するアシストトルクを
計算する。
【００６０】戻し力演算部５２は、車速Ｖと共にモータ
６の回転子の電気角θ（回転角に相当）及び角速度ωを
入力し、これらの入力値に基づいてステアリングシャフ
ト２の基本位置への復帰力及びステアリングシャフト２
の回転に対する抵抗力に対応した戻しトルクを計算す
る。加算部５３は、アシストトルクと戻しトルクを加算
することにより指令トルクτ＊を計算し、指令電流設定
部５４に出力する。
【００６１】指令電流設定部５４は、指令トルクτ＊に
基づいて、２相指令電流Ｉd*，Ｉq*を計算する。指令電
流Ｉd*，Ｉq*は、モータ６の回転子上の永久磁石が作り
出す回転磁束と同期した回転座標系において、永久磁石
と同一方向のｄ軸及びこれに直交したｑ軸にそれぞれ対
応する。これらの指令電流Ｉd*，Ｉq*はそれぞれｄ軸及
びｑ軸指令電流という。
【００６２】ｄ軸指令電流Ｉd*，ｑ軸指令電流Ｉq*は減
算器５５，５６に供給される。減算器５５，５６は、ｄ
軸指令電流Ｉd*，ｑ軸指令電流Ｉq*と、ｄ軸及びｑ軸検
出電流Ｉｄ，Ｉｑとのそれぞれの差分値ΔＩd，ΔＩqを
演算し、その結果をＰＩ制御部（比例積分制御部）５
７，５８に供給する。
【００６３】ＰＩ制御部５７，５８は、差分値ΔＩd，
ΔＩqに基づきｄ軸及びｑ軸検出電流Ｉd，Ｉqがｄ軸指
令電流Ｉd*，ｑ軸指令電流Ｉq*に追従するようにｄ軸及
びｑ軸指令電圧Ｖd*，Ｖq*をそれぞれ計算する。
【００６４】ｄ軸及びｑ軸指令電圧Ｖd*，Ｖq*は、非干
渉制御補正値演算部６３及び減算器５９，６０により、
ｄ軸及びｑ軸補正指令電圧Ｖd**，Ｖq**に補正されて２
相／３相座標変換部６１に供給される。
【００６５】非干渉制御補正値演算部６３は、ｄ軸及び
ｑ軸検出電流Ｉd，Ｉq及びモータ６の回転子の角速度ω
に基づいて、ｄ軸及びｑ軸指令電圧Ｖd*，Ｖq*のための
非干渉制御補正値ω・Ｌa・Ｉq，−ω・(φa＋Ｌa・Ｉ
d)を計算する。なお、インダクタンスＬａ、及び磁束φ
ａは、予め決められた定数である。
【００６６】減算器５９，６０は、ｄ軸及びｑ軸指令電
圧Ｖd*，Ｖq*から前記非干渉制御補正値をそれぞれ減算
することにより、ｄ軸及びｑ軸補正指令電圧Ｖd**，Ｖq
**を算出して、２相／３相座標変換部６１に出力する。
２相／３相座標変換部６１は、ｄ軸及びｑ軸補正指令電
圧Ｖd**，Ｖq**を３相指令電圧Ｖu*，Ｖv*，Ｖw*に変換
して、同変換した３相指令電圧Ｖu *，Ｖv*，Ｖw*をＰ
ＷＭ制御部６２に出力する。
【００６７】ＰＷＭ制御部６２は、この３相指令電圧Ｖ
u*，Ｖv*，Ｖw*に対応したＰＷＭ制御信号ＵＵ，ＶＵ，
ＷＵ（ＰＷＭ波信号及びモータ６の回転方向を表す信号
を含む）に変換し、インバータ回路であるモータ駆動装
置２４に出力する。
【００６８】図２に示すように３相の下段ＦＥＴと接地
ＧＲＤの間に配設されたシャント抵抗ＲＵ，ＲＶ，ＲＷ
の両端から検出した電位差を、オペアンプＡＵ，ＡＶ，
ＡＷにより増幅する。そして、Ａ／Ｄコンバータ８６
Ｕ，８６Ｖ，８６ＷによりＡ／Ｄ変換して、ＣＰＵ２１
で電流値を演算してその値を図３に示す３相／２相座標
変換部７３に電流Ｉu，Ｉv，Ｉwを出力する。
【００６９】３相／２相座標変換部７３は、これらの３
相検出励磁電流Ｉu，Ｉv，Ｉwを２相のｄ軸及びｑ軸検
出電流Ｉd，Ｉqに変換し、減算器５５，５６、非干渉制
御補正値演算部６３に入力する。
【００７０】又、回転角センサ３０からの２相パルス列
信号及び零相パルス列信号は、所定のサンプリング周期
で電気角変換部６４に連続的に供給されている。電気角
変換部６４は、前記各パルス列信号に基づいてモータ６
における回転子の固定子に対する電気角θを演算し、演
算された電気角θを角速度変換部６５に入力する。角速
度変換部６５は、電気角θを微分して回転子の固定子に
対する角速度ωを演算する。角速度ωは、正により回転
子の正方向の回転を表し、負により回転子の負方向の回
転を表している。
【００７１】ここで、第１の実施形態のモータ駆動回路
異常判定手段を説明する。なお、このモータ駆動回路異
常判定の手順を実行するＣＰＵ２１が本発明のモータ駆
動回路異常判定手段に相当する。
【００７２】ここで、図６は、モータ駆動回路異常判定
の手順を示すフローチャートである。ここでは説明の便
宜上、Ｕ相について説明し、他の相の手順は同様である
ため省略する。まず、上述した三角波ＰＷ（図４参照）
の谷のタイミングｔ０、ｔ２などでシャント抵抗ＲＵの
両端の電位差をオペアンプＡＵで増幅してＡ／Ｄコンバ
ータ８６Ｕ（図２参照）によりＡ／Ｄ変換してＣＰＵ２
１で演算する。その結果である電流値Ｉｄを読み込み、
ＲＡＭ２３の所定領域に記憶する（Ｓ１）。ここで、読
み込んだ電流値Ｉｄの絶対値を、異常電流が流れている
か否かを判断するため予めＲＯＭ２２に記憶されている
所定の閾値であるＩｏと比較する（Ｓ２）。
【００７３】ここでは、三角波ＰＷ（図４参照）の谷の
タイミングｔ０、ｔ２などでシャント抵抗ＲＵに流れる
電流値Ｉｄを読み込んでいるため、下段ＦＥＴのすべて
がオフの状態で、シャント抵抗ＲＵには、電源Ｂからの
電流が流れていないはずである。但し、下段ＦＥＴが貫
通電流などにより損傷を受けて絶縁不良を生じ、タイミ
ング不良により生じる貫通電流に比較して微弱な貫通電
流が流れる場合がある。さらに、ダイオードなどに電流
が還流することがある。そこで、異常な電流か、正常な
電流かを判断する閾値として、予め設定された電流値Ｉ
ｏと比較して判断する。なお、電流値Ｉｄは、回路を両
方向に流れるため、この絶対値｜Ｉｄ｜を電流値Ｉｏと
比較して、貫通電流か否かを判断する。なお、この所定
のタイミングで異常電流を検出するＣＰＵ２１が、本発
明の異常電流検出手段に相当する。
【００７４】ここでもし、｜Ｉｄ｜＜Ｉｏであれば、Ｕ
相の回路には異常電流が流れていないものと判断し（Ｓ
２；ＹＥＳ）、ＦＥＴ８１Ｕ、ＦＥＴ８２ＵのＭＯＳＦ
ＥＴは正常として処理をし（Ｓ３）、処理を終了する
（終了）。
【００７５】次に、検出された電流値Ｉｄが、｜Ｉｄ｜
＜Ｉｏではない場合（Ｓ２；ＮＯ）、モータ駆動回路に
異常が認められる。そこで、この異常が、微弱な貫通電
流によるものか、大電流が流れるものかを判断するた
め、電流値Ｉｄの絶対値を、予め設定され、ＲＯＭ２２
に記憶されていた電流値Ｉｅと比較をする（Ｓ４）。こ
こで、もし、｜Ｉｄ｜＜Ｉｅの場合には（Ｓ４；ＹＥ
Ｓ）、貫通電流が微弱であると判断され、図示しない報
知手段である表示手段に微弱貫通電流有りの警告を表示
して（Ｓ５）、処理を終了する（終了）。
【００７６】一方、｜Ｉｄ｜＜Ｉｅではない場合には
（Ｓ４；ＮＯ）、貫通電流が微弱ではないと判断され、
ＦＥＴのショート故障が疑われるため、報知手段である
図示しない表示手段にＦＥＴショート故障の警告を表示
して（Ｓ６）、処理を終了する。
【００７７】第１の実施形態のモータ制御装置２０によ
れば、上記のような構成及び作用を備えるため、以下の
ような特徴を得ることができる。 ・ モータ駆動回路異常判定手段であるＣＰＵ２１によ
り、異常電流が流れた場合に表示装置に警告が表示され
るため、直ちに使用の中止、故障の修理等の対処が可能
になるという効果がある。
【００７８】・ 特に、検出されにくい微弱な貫通電流
も直ちに検出できるため、他のＦＥＴが破壊する前に対
処することができるという効果がある。 ・ さらに、異常が発見された場合に、パワーステアリ
ング装置におけるステアリングのアシストを中止するこ
ともできるという効果がある。
【００７９】なお、本実施形態は以下のように構成して
もよい。 ○ 以上のように異常が検出された場合に、表示手段に
よる表示に替えて、若しくは加えてパワーステアリング
装置におけるステアリングのアシストを中止するように
構成にしてもよい。
【００８０】○ 或いは、ＥＥＰＲＰＭなどからなる記
録手段に時間と電流値などを記録しておき、後日のメン
テナンスにより読み出して分析するようにしてもよい。 ○ 上記実施形態では、電流検出手段を構成するシャン
ト抵抗ＲＵ，ＲＶ，ＲＷは、下段ＦＥＴの下流側に流れ
る電流を検出するように配置される。また、ＣＰＵ２１
は、Ｕ，Ｖ，Ｗ相のすべての上段ＦＥＴのゲート信号が
オフしており、かつすべての下段のＦＥＴのゲート信号
がオンしているタイミングを検出して、そのタイミング
で前記電流検出手段で各相毎の貫通電流を検出してい
る。しかしながら本発明の所定のタイミングはこのよう
なタイミングに限定されるものではない。例えば、Ｕ，
Ｖ，Ｗ相のいずれかのゲート信号がオンからオフする立
ち下がりエッジをエッジ検出回路８４Ｕ，８４Ｖ，８４
Ｗで検出して、当該タイミングを基準にしてＣＰＵ２１
により各相毎の貫通電流を独立して検出するようにして
もよい。このように構成することで、各相のデッドタイ
ムを個別に直接監視でき、より正確な判定が可能になる
という効果がある。
【００８１】○ 電流の検出はシャント抵抗ＲＵ，Ｒ
Ｖ，ＲＷ以外の、例えば、ホール素子などを用いて検出
するものなどその方法は限定されるものではない。ま
た、その位置も各相の電流が直接又は間接に検出できれ
ば限定されるものではない。また、２つのセンサから３
相それぞれの電流を求めるような構成のものでもよい。
【００８２】○ さらに、各相毎に電流検出手段を配置
しなくても、全体で１つで構成することもできる。この
ような構成でも異常電流は発見できるからである。 （第２の実施形態）次に、本発明の第２の実施形態を説
明する。第２の実施形態では、第１の実施形態のモータ
制御装置２０の構成に加え、所定タイミングは各相のデ
ッドタイムを直接監視するタイミングである。また、異
常電流検出手段により検出する異常電流は、貫通電流で
あり、この貫通電流の電流値に基づきデッドタイム設定
値をアクティブに修正する修正手段をさらに備えたこと
を特徴とするものである。詳しくは、修正手段であるＣ
ＰＵ２１は、予め設定されたデッドタイムＤＴを、異常
電流検出手段により検出された電流値Ｉｄが、所定の貫
通電流を示す電流値Ｉｏより大きな値を検出しない場合
はΔＴ０時間短縮し、貫通電流を検出した場合はΔＴ１
の時間延長することを特徴とするものである。なお、ハ
ード構成及び基本的な作用は共通するため、この修正手
段における手順のみを説明し、他の説明は省略する。
【００８３】ここで、図７は、第２の実施形態の修正手
段であるＣＰＵ２１によるデッドタイムアクティブ制御
の手順を示すフローチャートである。以下、このフロー
チャートに従って、デッドタイムアクティブ制御の手順
を説明する。なお、この手順は、各相毎に行われるた
め、Ｕ相について説明をし、他の相については説明を省
略する。まず、ＣＰＵ２１では、エッジ検出回路８４Ｕ
によって、上段ドライブ回路８７からの制御信号ＵＨの
立下りエッジの検出するのを待つ（Ｓ１１）。ここで、
図４に示すｔｕのタイミングで制御信号ＵＨの立下りエ
ッジの検出をしたときは（Ｓ１１；ＹＥＳ）、デッドタ
イムｔｄの開始であるので、そのときのＵ相の回路を流
れる電流値ＩｄのＡ／Ｄ値を読み込む（Ｓ１２）。この
読み込みは、シャント抵抗ＲＵ、オペアンプＡＵ、Ａ／
Ｄコンバータ８６Ｕにより行い、ＲＡＭ２３の所定領域
に記憶する。
【００８４】次に、ＲＯＭ２２から予め設定された基準
電圧である電流値Ｉｏを呼び出し、ＲＡＭ２３に記憶さ
れた電流値Ｉｄの絶対値と比較する（Ｓ１３）。ここ
で、｜Ｉｄ｜＜Ｉｏである場合は（Ｓ１３；ＹＥＳ）、
貫通電流が流れていないため、ＤＴ＝ＤＴ−ΔＴ０とし
てデッドタイムＤＴを所定時間ΔＴ０だけ短縮して設定
し（Ｓ１４）、次のエッジ検出を待つ（Ｓ１１）。この
ＤＴの設定変更により、このＤＴに基づいて決定される
図４のデッドタイムｔｄが短縮される。なお、デッドタ
イムｔｄの短縮は、制御信号のオフのタイミングを遅ら
せる方法と、制御信号のオンのタイミングを早める方法
があり、本実施形態では、それぞれを独立して制御する
ことが可能となっている。
【００８５】一方、｜Ｉｄ｜＜Ｉｏでない場合は（Ｓ１
３；ＮＯ）、貫通電流が流れているため、ＤＴ＝ＤＴ＋
ΔＴ１としてデッドタイムＤＴを所定時間ΔＴ１だけ延
長して設定し（Ｓ１５）次のエッジ検出を待つ（Ｓ１
１）。なお、デッドタイムｔｄの延長は、制御信号のオ
フのタイミングを早める方法と、制御信号のオンのタイ
ミングを遅らせる方法があり、本実施形態では、それぞ
れを独立して制御することが可能となっている。この設
定により、図４のデッドタイムｔｄが延長される。な
お、このΔＴ１は、制御を損なわない程度にΔＴ０より
十分大きい数値であると、貫通電流の回数が減少するた
め好ましい。
【００８６】以上の手順を繰り返すことで、デッドタイ
ムＤＴは最短化されるという効果がある。なお、この手
順は以下のようにしてもよい。 ○ 例えば、この処理全体をメインルーチンの途中でカ
ウンターを挿入して所定回数カウントする毎に行うよう
にして、所定時間ごとに行われるようにしてもよい。こ
のようにすることで、デッドタイム設定値が短時間で変
動し、貫通電流が頻繁に流れることを抑制することがで
きる。
【００８７】○ 特に、Ｓ１３で貫通電流を検出したＮ
Ｏの場合には、Ｓ１４のデッドタイム短縮の手順を所定
時間実行しないようなフラグをたてて、貫通電流を検出
して十分な時間が経過してからＳ１４の手順を行わせる
ように構成することも好ましい。このようにすることで
も貫通電流が流れる回数を抑制することができる。
【００８８】（第３の実施形態）第３の実施形態では、
第２の実施形態と比較して、修正手段であるＣＰＵ２１
は、所定のデッドタイム設定値で貫通電流を検出した場
合は、その貫通電流を検出したデッドタイム設定値より
短縮しないことを特徴とする。第２の実施形態では、貫
通電流が繰り返し流れるため、耐圧性のよいＦＥＴであ
れば耐えうるが、耐圧性が低い場合はＦＥＴの破壊を生
じる。そのため、一旦貫通電流が流れた場合には、その
デッドタイムＤＴより短いデッドタイムには設定しない
ように処理をしてＦＥＴの保護を高めるものである。な
お、ハード構成及び基本的な作用は第１、第２の実施形
態と共通するため、この修正手段の手順のみを説明し、
他の説明は省略する。
【００８９】ここで、図８は、第３の実施形態の修正手
段であるＣＰＵ２１によるデッドタイムアクティブ制御
の手順を示すフローチャートである。以下、このフロー
チャートに従って、デッドタイムアクティブ制御の手順
を説明する。なお、この手順は、各相毎に行われるた
め、Ｕ相について説明をし、他の相については説明を省
略する。まず、ＣＰＵ２１では、エッジ検出回路８４Ｕ
によって、上段ドライブ回路８７からの制御信号ＵＨの
立下りエッジの検出するのを待つ（Ｓ２１）。ここで、
図４に示すｔｕのタイミングで制御信号ＵＨの立下りエ
ッジの検出をしたときは（Ｓ２１;ＹＥＳ）、デッドタ
イムｔｄの開始であるので、そのときのＵ相の回路を流
れる電流値ＩｄのＡ／Ｄ値を読み込む（Ｓ２２）。この
読み込みは、シャント抵抗ＲＵ、オペアンプＡＵ、Ａ／
Ｄコンバータ８６Ｕにより行い、ＲＡＭ２３の所定領域
に記憶する。
【００９０】次に、ＲＯＭ２２から予め設定された基準
電圧である電流値Ｉｏを呼び出し、ＲＡＭ２３に記憶さ
れた電流値Ｉｄの絶対値と比較する（Ｓ２３）。ここ
で、｜Ｉｄ｜＜Ｉｏである場合は（Ｓ２３；ＹＥＳ）、
貫通電流が流れていないため、予め設定されているデッ
ドタイム最小値ＤＴｍｉｎと現在設定されているデッド
タイムＤＴとを比較して、デッドタイムＤＴが短縮可能
か否か判断する（Ｓ２４）。ここで、仮に、デッドタイ
ム最小値ＤＴｍｉｎの初期値がＤＴｍｉｎ＝２００ｎｓ
であり、現在のデッドタイムＤＴ＝１００ｎｓであると
する。そうすれば、ＤＴ＜ＤＴｍｉｎであるので（Ｓ２
４；ＹＥＳ）、ＤＴｍｉｎを更新する（Ｓ２５）。
【００９１】ここでは、ＤＴｍｉｎ＝ＤＴと代入するた
め、ＤＴｍｉｎが現在のデッドタイムＤＴ＝１００ｎｓ
となり、ＤＴｍｉｎ＝１００ｎｓに更新される。この場
合、さらに貫通電流が流れるデッドタイムＤＴは、現在
の値より小さいため、所定時間、例えば、１０ｎｓデッ
ドタイムを短くするため、ＤＴ＝ＤＴ−ΔＴ０として、
ＤＴ＝９０ｎｓと短縮設定する（Ｓ２６）。そして、同
様にＳ２１からの処理を繰り返す（ＲＥＴＵＲＮ）。
【００９２】この場合、貫通電流がなければ（Ｓ２３；
ＹＥＳ）、Ｓ２４では、ＤＴ＝９０ｎｓであり、ＤＴｍ
ｉｎ＝１００となるので、デッドタイムＤＴは短縮可能
であるので（Ｓ２４；ＹＥＳ）、ＤＴｍｉｎ＝９０ｎｓ
に更新される（Ｓ２５）。そして、ＤＴ＝８０ｎｓに短
縮設定される。
【００９３】ここで、実際のデッドタイムの最短の値を
５５ｎｓとすると、Ｓ２１〜Ｓ２６で同様の手順が繰り
返されてＤＴが短縮されると、ＤＴ＝５０ｎｓに設定さ
れた時に貫通電流が流れることになる。この状態では、
ＤＴ＝５０ｎｓ、ＤＴｍｉｎ＝６０ｎｓとなっている。
ここで貫通電流が流れたため（Ｓ２３；ＮＯ）、デッド
タイムＤＴは、ＤＴ＝ＤＴ＋ΔＴ１と延長される（Ｓ２
７）。ここで所定時間を、例えばΔＴ１＝１０ｎｓとす
ると、ＤＴ＝６０ｎｓとなる。なお、再び貫通電流を流
さないためには、ΔＴ０≦ΔＴ１である必要がある。こ
こで、ＤＴ＝６０ｎｓに設定されると、他の条件が変化
しなければ、貫通電流は流れない（Ｓ２３；ＹＥＳ）。
ここで、ＤＴ＝６０ｎｓであり、ＤＴｍｉｎ＝６０ｎｓ
であるので、ＤＴ＜ＤＴｍｉｎとなる。前述のようにΔ
Ｔ０≦ΔＴ１であるので、一旦貫通電流が流れた場合は
（Ｓ２３；ＮＯ）、必ずＳ２４はＮＯとなる。したがっ
て、一旦貫通電流が流れた場合は、デッドタイムＤＴは
再びＳ２６の手順で短縮されることはない。
【００９４】ここで、経年変化や温度変化等の条件が変
化して、仮に実際に必要なデッドタイムが６５ｎｓに変
化した場合を考える。現在の設定値であるＤＴ＝６０ｎ
ｓの状態では、貫通電流が再び流れ（Ｓ２３；ＮＯ）、
デッドタイムはＤＴ＝７０ｎｓに延長設定される（Ｓ２
７）。この場合は、ＤＴｍｉｎ＝６０ｎｓの設定は変更
されることはないため、Ｓ２４では、ＤＴ＜ＤＴｍｉｎ
を満たしえず（Ｓ２４；ＮＯ）、デッドタイムＤＴは、
減少することがない。
【００９５】以上説明したように、第３の実施形態で
は、この制御を開始して一回貫通電流が流れると、条件
が変化しない限り、貫通電流は二度と流れることがな
い。またそのときのＤＴは一定の値を示す。また、条件
が変化して再び貫通電流が流れた場合でも、その後は直
ちに貫通電流の流れないデッドタイムに再設定され、条
件が変わらない限り再び貫通電流が流れることはない。
【００９６】第３の実施形態では、デッドタイムの最小
化をしつつ、貫通電流の流れるリスクを最小化し、ＦＥ
Ｔを最も効果的に保護することができるという効果があ
る。そのため、比較的耐圧性の低いＦＥＴであっても破
壊することが少ない。
【００９７】なお、上記第１〜第３の実施形態では、以
下のように変更してもよい。 ○ 例えば、上記実施形態においてデッドタイム設定値
は、各相毎に設定、制御しても、あるいは３相をまとめ
て設定、制御してもよい。
【００９８】○ なお、実施形態は上段ＦＥＴと下段Ｆ
ＥＴを備えたモータ制御装置２０を例に説明したが、モ
ータ制御装置の回路構成はこれに限定されるものではな
い。また、モータ自体も実施形態に限定されず同様の課
題を有するものにも適用できる。
【００９９】○ スイッチ手段として使用するＦＥＴ
は、パワーＭＯＳＦＥＴに限定されるものではなく、本
発明の適用可能なＦＥＴであれば使用できる。 ○ その他、特許請求の範囲を逸脱しない範囲で、当業
者により適宜変更し若しくは改良して実施できることは
言うまでもない。
【０１００】なお、上記実施形態から以下の発明が抽出
できる。 ・報知手段を備えたことを特徴とする請求項１乃至請求
項９に記載のモータ制御装置。報知手段には、例えばＬ
ＥＤ、ブザー等が使用できる。この、構成によるモータ
制御装置では、異常を早期に発見、認識することができ
るという効果がある。
【０１０１】
【発明の効果】以上、詳述したように、本発明のモータ
制御装置では温度変化や経年変化などの動的な変化によ
り差を生じても、デッドタイム時の貫通電流の発生を早
期に発見することができるという効果がある。また、デ
ッドタイムを極力小さくするようにアクティブにデッド
タイム値を設定し、モータの効率と制御性の向上と異音
低減を図ることができるという効果がある。
【図面の簡単な説明】
【図１】 電動パワーステアリング装置の概略を示す
図。
【図２】 図１に示すモータ制御装置２０を詳細に示す
図。
【図３】 ＣＰＵ２１内部において、プログラムで実行
される機能を示す制御ブロック図。
【図４】 ＣＰＵ２１からＵ、Ｖ、Ｗ各相の上段ＦＥＴ
及び下段ＦＥＴのスイッチングのタイミングを示したタ
イミングチャート。
【図５】 アンプ回路を詳細に示す図。
【図６】 ＣＰＵ２１によるモータ駆動回路異常判定の
手順を示すフローチャート。
【図７】 第２の実施形態の修正手段である、ＣＰＵ２
１によるデッドタイムアクティブ制御の手順を示すフロ
ーチャート。
【図８】 第３の実施形態の修正手段である、ＣＰＵ２
１によるデッドタイムアクティブ制御の手順を示すフロ
ーチャート。
【符号の説明】
Ｂ…電源、ＧＲＤ…接地、Ｐ…印加点、Ｑ，８３Ｕ，８
３Ｖ，８３Ｗ…接続点、ＡＵ，ＡＶ，ＡＷ…オペアン
プ、ＲＵ，ＲＶ，ＲＷ…シャント抵抗、ｔ１，ｔ２，ｔ
ｕ，ｔｖ，ｔｗ…タイミング、ｔｄ…デッドタイム、Ｄ
Ｔ…デッドタイム、ＤＴｍｉｎ…最小デッドタイム設定
値、Ｉｄ，Ｉｅ，Ｉｏ…電流値、Ｉｕ，Ｉｖ，Ｉｗ…電
流、６…モータ、２０…モータ制御装置、ＣＰＵ…２
１、２４…モータ駆動回路としてのモータ駆動装置、８
１Ｕ，８１Ｖ，８１Ｗ…スイッチ手段としての上段のＦ
ＥＴ、８２Ｕ，８２Ｖ，８２Ｗ…スイッチ手段としての
下段のＦＥＴ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 電源の印加点と接地点の間にブラシレス
    ＤＣモータのＵ，Ｖ，Ｗ各相毎に対応して設けられた各
    回路において、直列に配置され排他的に選択されるスイ
    ッチ手段である電源側に配置された上段ＦＥＴ及び接地
    側に配置された下段ＦＥＴと、 当該上段ＦＥＴ及び下段ＦＥＴの間に設けられ、各相の
    上段ＦＥＴ及び下段ＦＥＴの開閉の組み合わせにより
    Ｕ，Ｖ，Ｗ各相のモータ巻線に駆動電流を供給する接続
    点と、 前記回路の電流を検出するため電流検出手段と、 前記スイッチ手段を制御して前記ブラシレスＤＣモータ
    を駆動するスイッチ制御手段とを備えたモータ制御装置
    において、 所定のタイミングで前記電流検出手段により電流を検出
    する異常電流検出手段と、 前記異常電流検出手段により検出した電流値に基づきモ
    ータ駆動回路の異常を判定するモータ駆動回路異常判定
    手段とを備えたことを特徴とするモータ制御装置。
  2. 【請求項２】 前記異常電流検出手段により検出した電
    流値に基づきデッドタイム設定値を修正する修正手段を
    さらに備えたことを特徴とする請求項１に記載のモータ
    制御装置。
  3. 【請求項３】 前記異常電流検出手段は、Ｕ，Ｖ，Ｗ相
    のいずれかのゲート信号が少なくともオンからオフする
    立ち下がりエッジ、若しくは、オフからオンする立ち上
    がりエッジのいずれかを検出して、当該タイミングを基
    準にして前記電流検出手段により各相毎のデッドタイム
    の貫通電流を検出することを特徴とする請求項１又は請
    求項２に記載のモータ制御装置。
  4. 【請求項４】 前記電流検出手段は、下段ＦＥＴに流れ
    る電流を検出するように配置され、 前記異常電流検出手段は、前記制御手段がＵ，Ｖ，Ｗ相
    のすべての上段ＦＥＴのゲート信号がオンしており、か
    つすべての下段のＦＥＴのゲート信号がオフしているタ
    イミングを検出して、そのタイミングで前記電流検出手
    段で各相毎の貫通電流を検出することを特徴とする請求
    項１に記載のモータ制御装置。
  5. 【請求項５】 前記電流検出手段は、上段ＦＥＴに流れ
    る電流を検出するように配置され、 前記異常電流検出手段は、前記制御手段がＵ，Ｖ，Ｗ相
    のすべての下段ＦＥＴのゲート信号がオンしており、か
    つすべての上段のＦＥＴのゲート信号がオフしているタ
    イミングを検出して、そのタイミングで前記電流検出手
    段で各相毎の貫通電流を検出することを特徴とする請求
    項１に記載のモータ制御装置。
  6. 【請求項６】 前記修正手段は、予め設定されたターン
    オフデッドタイムおよびターンオンデッドタイムにより
    設定されるデッドタイム設定値を、前記異常電流検出手
    段に基づいて所定の貫通電流を検出しない場合は所定時
    間短縮し、前記所定の貫通電流を検出した場合は所定時
    間延長することを特徴とする請求項２又は請求項３に記
    載のモータ制御装置。
  7. 【請求項７】 前記修正手段は、所定のデッドタイム設
    定値で貫通電流を検出した場合は、当該貫通電流を検出
    したデッドタイム設定値より短縮しないことを特徴とす
    る請求項６に記載のモータ制御装置。
  8. 【請求項８】 前記修正手段は、各相毎に独立してデッ
    ドタイム設定値を設定することを特徴とする請求項６又
    は請求項７に記載のモータ制御装置。
  9. 【請求項９】 前記修正手段は、前記デッドタイム設定
    値をターンオフデッドタイムおよびターンオフデッドタ
    イム毎に独立して設定することを特徴とする請求項６乃
    至請求項８のいずれか１項に記載のモータ制御装置。
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