JP2000252809A - レベルシフト回路 - Google Patents
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/003—Modifications for increasing the reliability for protection
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Abstract
(57)【要約】
【課題】共通電位ＣＯＭにソースが接続された高耐圧Ｍ
ＯＳＦＥＴ１，２に夫々、パルスのオン信号２５，オフ
信号２６を与え、この時の負荷抵抗３，４の電圧降下に
よりＲＳラッチ１５をセット／リセットし、エミッタ電
位が変動するＰＷＭインバータブリッジ回路の上側アー
ムのＩＧＢＴ１７をオン／オフ駆動するレベルシフト回
路で、交流出力端子ＯＵＴ電位の上昇ｄＶ／ｄｔによ
り、高耐圧ＭＯＳＦＥＴ１，２のソース・ドレイン間容
量が充電され、この充電電流による抵抗３，４の電圧降
下でＲＳラッチ１５が誤動作することを、時間遅れの少
ない回路で防ぐ。 【解決手段】ＮＯＴ回路８，１１とＮＯＲ回路１３は正
規のオン信号を、ＮＯＴ回路９，１２とＮＯＲ回路１４
は正規のオフ信号を伝える。ＮＯＴ回路８，９のしきい
値は７，１０のしきい値より低く、抵抗３，４に同時に
電圧降下が生じた時、ＮＯＴ回路７，１０の出力パルス
が８，９の出力パルスをマスクする。
ＯＳＦＥＴ１，２に夫々、パルスのオン信号２５，オフ
信号２６を与え、この時の負荷抵抗３，４の電圧降下に
よりＲＳラッチ１５をセット／リセットし、エミッタ電
位が変動するＰＷＭインバータブリッジ回路の上側アー
ムのＩＧＢＴ１７をオン／オフ駆動するレベルシフト回
路で、交流出力端子ＯＵＴ電位の上昇ｄＶ／ｄｔによ
り、高耐圧ＭＯＳＦＥＴ１，２のソース・ドレイン間容
量が充電され、この充電電流による抵抗３，４の電圧降
下でＲＳラッチ１５が誤動作することを、時間遅れの少
ない回路で防ぐ。 【解決手段】ＮＯＴ回路８，１１とＮＯＲ回路１３は正
規のオン信号を、ＮＯＴ回路９，１２とＮＯＲ回路１４
は正規のオフ信号を伝える。ＮＯＴ回路８，９のしきい
値は７，１０のしきい値より低く、抵抗３，４に同時に
電圧降下が生じた時、ＮＯＴ回路７，１０の出力パルス
が８，９の出力パルスをマスクする。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＰＷＭイ
ンバータ、スイッチング電源等における、電力逆変換用
ブリッジ回路の上側アームの半導体スイッチング素子の
ような、入力する制御駆動信号の電位基準となる電極
（エミッタ、ソース等）の電位がグランドなどの共通電
位に対して変動する可制御半導体素子の制御電極へ、共
通電位に接続された回路から、電位絶縁を行わずにオン
／オフ信号を伝達する場合などに使用されるレベルシフ
ト回路、さらに望ましくはＨＶＩＣ（高耐圧ＩＣ）の形
で利用できるレベルシフト回路に関する。
ンバータ、スイッチング電源等における、電力逆変換用
ブリッジ回路の上側アームの半導体スイッチング素子の
ような、入力する制御駆動信号の電位基準となる電極
（エミッタ、ソース等）の電位がグランドなどの共通電
位に対して変動する可制御半導体素子の制御電極へ、共
通電位に接続された回路から、電位絶縁を行わずにオン
／オフ信号を伝達する場合などに使用されるレベルシフ
ト回路、さらに望ましくはＨＶＩＣ（高耐圧ＩＣ）の形
で利用できるレベルシフト回路に関する。
【０００２】なお、以下各図において同一の符号は同一
もしくは相当部分を示す。
もしくは相当部分を示す。
【０００３】
【従来の技術】ＰＷＭインバータ等の電力逆変換（直流
→交流変換）用ブリッジ回路の上側アームを構成する半
導体スイッチング素子をオン／オフ駆動する回路として
は、最近はコスト低減のため、トランスやフォトカプラ
等による電位絶縁を行わない、いわゆるレベルシフト回
路が使用されている。
→交流変換）用ブリッジ回路の上側アームを構成する半
導体スイッチング素子をオン／オフ駆動する回路として
は、最近はコスト低減のため、トランスやフォトカプラ
等による電位絶縁を行わない、いわゆるレベルシフト回
路が使用されている。
【０００４】図７は、この種の従来のレベルシフト回路
の構成例を示す。同図において、１７と１８は、例えば
４００Ｖの高圧の主直流電源Ｖｄｃ（正極側）と、この
電源の負極側である共通電位ＣＯＭとの間に、直列に接
続されてＰＷＭインバータの電力逆変換用ブリッジ回路
の例えば一相分を形成する出力用ＩＧＢＴである。そし
てＯＵＴは、ブリッジ回路の上側アームのＩＧＢＴ１７
のエミッタと、同じく下側アームのＩＧＢＴ１８のコレ
クタとの接続点であり、ＩＧＢＴ１７と１８の交互のオ
ン／オフによって生成される交流電力の出力端子であ
る。
の構成例を示す。同図において、１７と１８は、例えば
４００Ｖの高圧の主直流電源Ｖｄｃ（正極側）と、この
電源の負極側である共通電位ＣＯＭとの間に、直列に接
続されてＰＷＭインバータの電力逆変換用ブリッジ回路
の例えば一相分を形成する出力用ＩＧＢＴである。そし
てＯＵＴは、ブリッジ回路の上側アームのＩＧＢＴ１７
のエミッタと、同じく下側アームのＩＧＢＴ１８のコレ
クタとの接続点であり、ＩＧＢＴ１７と１８の交互のオ
ン／オフによって生成される交流電力の出力端子であ
る。
【０００５】Ｅ２は負極が共通電位ＣＯＭに接続され
た、例えば１５Ｖの補助直流電源（ドライバ電源ともい
う）、２０は下側アームのＩＧＢＴ１８をオン／オフ駆
動するためのドライバで、この補助直流電源Ｅ２のもと
で動作する。その他の回路部分はブリッジ回路の上側ア
ームのＩＧＢＴ１７を駆動するためのレベルシフト回路
であり、１は図外の回路で作られたパルスのオン信号２
５を入力して導通し、これによる負荷抵抗３の電圧降下
を信号としてＩＧＢＴ１７をオンさせる高耐圧ＭＯＳＦ
ＥＴ、２は同じく図外の回路で作られたパルスのオフ信
号２６を入力して導通し、これによる負荷抵抗４の電圧
降下を信号としてＩＧＢＴ１７をオフさせる高耐圧ＭＯ
ＳＦＥＴである。
た、例えば１５Ｖの補助直流電源（ドライバ電源ともい
う）、２０は下側アームのＩＧＢＴ１８をオン／オフ駆
動するためのドライバで、この補助直流電源Ｅ２のもと
で動作する。その他の回路部分はブリッジ回路の上側ア
ームのＩＧＢＴ１７を駆動するためのレベルシフト回路
であり、１は図外の回路で作られたパルスのオン信号２
５を入力して導通し、これによる負荷抵抗３の電圧降下
を信号としてＩＧＢＴ１７をオンさせる高耐圧ＭＯＳＦ
ＥＴ、２は同じく図外の回路で作られたパルスのオフ信
号２６を入力して導通し、これによる負荷抵抗４の電圧
降下を信号としてＩＧＢＴ１７をオフさせる高耐圧ＭＯ
ＳＦＥＴである。
【０００６】ここで、高耐圧ＭＯＳＦＥＴ１と２、及び
負荷抵抗３と４は通常、それぞれ互いに等しく構成され
ている。なお、負荷抵抗３，４にそれぞれ並列接続され
た定電圧ダイオード５，６は、負荷抵抗３，４の過大な
電圧降下を制限し、以下で述べるＮＯＴ回路８，９等を
保護する役割を持つ。レベルシフト回路のうち、２つの
ＭＯＳＦＥＴ１と２は静止した共通電位ＣＯＭを基準と
した信号を入力する回路部分となる。一方、破線で囲ま
れた回路部分は出力ＩＧＢＴ１７，１８のオン／オフに
より共通電位ＣＯＭと、高圧の主直流電源の電位Ｖdcと
に交互に追従する交流出力端子ＯＵＴの電位を基準とし
て動作する、電位変動する回路部分となる。
負荷抵抗３と４は通常、それぞれ互いに等しく構成され
ている。なお、負荷抵抗３，４にそれぞれ並列接続され
た定電圧ダイオード５，６は、負荷抵抗３，４の過大な
電圧降下を制限し、以下で述べるＮＯＴ回路８，９等を
保護する役割を持つ。レベルシフト回路のうち、２つの
ＭＯＳＦＥＴ１と２は静止した共通電位ＣＯＭを基準と
した信号を入力する回路部分となる。一方、破線で囲ま
れた回路部分は出力ＩＧＢＴ１７，１８のオン／オフに
より共通電位ＣＯＭと、高圧の主直流電源の電位Ｖdcと
に交互に追従する交流出力端子ＯＵＴの電位を基準とし
て動作する、電位変動する回路部分となる。
【０００７】なお、破線で囲まれた回路内のＥ１は、正
極がラインＶcc1 に接続され、負極が交流出力端子ＯＵ
Ｔに接続された例えば１５Ｖの補助直流電源（ドライバ
電源ともいう）であり、ＮＯＴ回路８，９及びその後段
の回路〔ローパスフィルタ回路（ＬＰＦとも略記する）
３０，３１、ＲＳフリップフロップ（ＲＳラッチ、ＲＳ
−ＦＦとも略記する）１５、ドライバ１６等からなる〕
は補助直流電源Ｅ１を電源として動作する。
極がラインＶcc1 に接続され、負極が交流出力端子ＯＵ
Ｔに接続された例えば１５Ｖの補助直流電源（ドライバ
電源ともいう）であり、ＮＯＴ回路８，９及びその後段
の回路〔ローパスフィルタ回路（ＬＰＦとも略記する）
３０，３１、ＲＳフリップフロップ（ＲＳラッチ、ＲＳ
−ＦＦとも略記する）１５、ドライバ１６等からなる〕
は補助直流電源Ｅ１を電源として動作する。
【０００８】しかし、負荷抵抗３，４の上端が補助直流
電源Ｅ１の正極ラインＶcc1 に接続されている高耐圧Ｍ
ＯＳＦＥＴ１と２の負荷抵抗回路の電源電圧は、出力端
子ＯＵＴの電位が共通電位ＣＯＭと直流電源電位Ｖdcと
の間で変化することから、最高は（Ｅ１＋Ｖｄｃ）、最
低はＥ１の間で変化することになる。（但し実際は、Ｉ
ＧＢＴ１７，１８にそれぞれ並列に、図外の還流ダイオ
ードがカソードをコレクタ側として接続されている。こ
れにより還流ダイオードの還流モードにおいて、出力端
子ＯＵＴの電位が共通電位ＣＯＭに対し数Ｖ程度の負の
値となる場合がある。） 次に、このレベルシフト回路の動作を述べる。ＭＯＳＦ
ＥＴ１のゲートに印加されたオン信号２５によりＭＯＳ
ＦＥＴ１に電流が流れ、負荷抵抗３に電圧降下が発生
し、負荷抵抗３の下端の電位がＮＯＴ回路８のしきい値
以下になると、ＮＯＴ回路８の出力はＨｉとなる。
電源Ｅ１の正極ラインＶcc1 に接続されている高耐圧Ｍ
ＯＳＦＥＴ１と２の負荷抵抗回路の電源電圧は、出力端
子ＯＵＴの電位が共通電位ＣＯＭと直流電源電位Ｖdcと
の間で変化することから、最高は（Ｅ１＋Ｖｄｃ）、最
低はＥ１の間で変化することになる。（但し実際は、Ｉ
ＧＢＴ１７，１８にそれぞれ並列に、図外の還流ダイオ
ードがカソードをコレクタ側として接続されている。こ
れにより還流ダイオードの還流モードにおいて、出力端
子ＯＵＴの電位が共通電位ＣＯＭに対し数Ｖ程度の負の
値となる場合がある。） 次に、このレベルシフト回路の動作を述べる。ＭＯＳＦ
ＥＴ１のゲートに印加されたオン信号２５によりＭＯＳ
ＦＥＴ１に電流が流れ、負荷抵抗３に電圧降下が発生
し、負荷抵抗３の下端の電位がＮＯＴ回路８のしきい値
以下になると、ＮＯＴ回路８の出力はＨｉとなる。
【０００９】このＨｉのレベルはＬＰＦ３０を介して、
ＲＳラッチ１５のセット端子Ｓに加わり、ＲＳラッチ１
５の出力ＱはＨｉとなり、出力ＩＧＢＴ１７はドライバ
１６を介してオンされる。同時に（厳密にはアーム間短
絡防止のため、このオン時点の僅か前の時点に）ＩＧＢ
Ｔ１８はドライバ２０を含む図外の回路を介してオフさ
れる。
ＲＳラッチ１５のセット端子Ｓに加わり、ＲＳラッチ１
５の出力ＱはＨｉとなり、出力ＩＧＢＴ１７はドライバ
１６を介してオンされる。同時に（厳密にはアーム間短
絡防止のため、このオン時点の僅か前の時点に）ＩＧＢ
Ｔ１８はドライバ２０を含む図外の回路を介してオフさ
れる。
【００１０】次に、ＭＯＳＦＥＴ２のゲートにオフ信号
２６が印加されてＭＯＳＦＥＴ２に電流が流れ、負荷抵
抗４に電圧降下が発生し、負荷抵抗４の下端の電位がＮ
ＯＴ回路９のしきい値以下になると、ＮＯＴ回路９の出
力はＨｉとなる。このＨｉのレベルはＬＰＦ３１を介し
て、ＲＳラッチ１５のリセット端子Ｒに加わり、ＲＳラ
ッチ１５の出力ＱはＬｏとなり、出力ＩＧＢＴ１７はド
ライバ１６を介してオフされる。同時に（厳密にはアー
ム間短絡防止のため、このオフ時点の僅か後の時点に）
ＩＧＢＴ１８はドライバ２０を含む図外の回路を介して
オンされる。
２６が印加されてＭＯＳＦＥＴ２に電流が流れ、負荷抵
抗４に電圧降下が発生し、負荷抵抗４の下端の電位がＮ
ＯＴ回路９のしきい値以下になると、ＮＯＴ回路９の出
力はＨｉとなる。このＨｉのレベルはＬＰＦ３１を介し
て、ＲＳラッチ１５のリセット端子Ｒに加わり、ＲＳラ
ッチ１５の出力ＱはＬｏとなり、出力ＩＧＢＴ１７はド
ライバ１６を介してオフされる。同時に（厳密にはアー
ム間短絡防止のため、このオフ時点の僅か後の時点に）
ＩＧＢＴ１８はドライバ２０を含む図外の回路を介して
オンされる。
【００１１】ところで、出力ＩＧＢＴ１８のオフ、ある
いはＩＧＢＴ１７のオンの際には、このスイッチングを
起因として、出力端子ＯＵＴに生ずる急峻な電位の上昇
ｄＶ／ｄｔにより、ＭＯＳＦＥＴ１と２のソース・ドレ
イン間容量が充電される。この時の充電電流により、負
荷抵抗３と４に真のオン信号やオフ信号と異なる電圧降
下が発生し、ＲＳラッチ１５を誤動作させ、ＩＧＢＴ１
７を誤ってオンし、ブリッジ回路のアーム間短絡を惹起
したり、あるいはＩＧＢＴ１７を不必要にオフしたりす
るおそれがある。
いはＩＧＢＴ１７のオンの際には、このスイッチングを
起因として、出力端子ＯＵＴに生ずる急峻な電位の上昇
ｄＶ／ｄｔにより、ＭＯＳＦＥＴ１と２のソース・ドレ
イン間容量が充電される。この時の充電電流により、負
荷抵抗３と４に真のオン信号やオフ信号と異なる電圧降
下が発生し、ＲＳラッチ１５を誤動作させ、ＩＧＢＴ１
７を誤ってオンし、ブリッジ回路のアーム間短絡を惹起
したり、あるいはＩＧＢＴ１７を不必要にオフしたりす
るおそれがある。
【００１２】同様な負荷抵抗３，４の異常電圧降下は、
ＩＧＢＴ１７，１８のスイッチング以外に外来ノイズに
よっても発生する可能性がある。ローパスフィルタ回路
（ＬＰＦ）３０と３１は、このようなＲＳラッチ１５の
誤動作を防止するために挿入されており、スイッチング
や外来ノイズに基づくパルス幅の小さい（高い周波数
の）入力信号を異常信号として取り除く役割を持ってい
る。
ＩＧＢＴ１７，１８のスイッチング以外に外来ノイズに
よっても発生する可能性がある。ローパスフィルタ回路
（ＬＰＦ）３０と３１は、このようなＲＳラッチ１５の
誤動作を防止するために挿入されており、スイッチング
や外来ノイズに基づくパルス幅の小さい（高い周波数
の）入力信号を異常信号として取り除く役割を持ってい
る。
【００１３】なお、図７の回路のように、オン／オフの
パルス信号２５，２６を用いて出力ＩＧＢＴ１７をオン
／オフ駆動する理由は以下の通りである。即ち、ＰＷＭ
インバータ等の交流出力中の高調波成分を低コストで低
減するには出力用スイッチング素子をオン／オフするキ
ャリア周波数を高めること、従ってレベルシフト回路を
高速で動かすことが望ましい。
パルス信号２５，２６を用いて出力ＩＧＢＴ１７をオン
／オフ駆動する理由は以下の通りである。即ち、ＰＷＭ
インバータ等の交流出力中の高調波成分を低コストで低
減するには出力用スイッチング素子をオン／オフするキ
ャリア周波数を高めること、従ってレベルシフト回路を
高速で動かすことが望ましい。
【００１４】そこで、レベルシフト回路を高速で動かす
ためには、レベルシフト回路用高耐圧ＭＯＳＦＥＴ１，
２に比較的大きな電流を流す必要がある。特に図７の破
線部分のような電位変動する回路部分が高い電位にある
場合、この電流による損失が増大する。例えば高耐圧Ｍ
ＯＳＦＥＴに電流を１０ｍＡ流すとして、主直流電源Ｖ
dcの電圧を４００Ｖとし、仮に高耐圧ＭＯＳＦＥＴをオ
ンする信号をパルスでない状態信号とした場合（この
時、ＭＯＳＦＥＴは１個のみ使用することになる）、高
耐圧ＭＯＳＦＥＴのオン／オフのデューティサイクルが
平均５０％であるとすると、コレクタ電位が高い状態で
の高耐圧ＭＯＳＦＥＴの平均損失は約２Ｗと大きな値に
なる。
ためには、レベルシフト回路用高耐圧ＭＯＳＦＥＴ１，
２に比較的大きな電流を流す必要がある。特に図７の破
線部分のような電位変動する回路部分が高い電位にある
場合、この電流による損失が増大する。例えば高耐圧Ｍ
ＯＳＦＥＴに電流を１０ｍＡ流すとして、主直流電源Ｖ
dcの電圧を４００Ｖとし、仮に高耐圧ＭＯＳＦＥＴをオ
ンする信号をパルスでない状態信号とした場合（この
時、ＭＯＳＦＥＴは１個のみ使用することになる）、高
耐圧ＭＯＳＦＥＴのオン／オフのデューティサイクルが
平均５０％であるとすると、コレクタ電位が高い状態で
の高耐圧ＭＯＳＦＥＴの平均損失は約２Ｗと大きな値に
なる。
【００１５】そこで、 高耐圧ＭＯＳＦＥＴに流す電流
を、それぞれ出力ＩＧＢＴをオンするパルスとオフする
パルスとに分解し（この時、ＭＯＳＦＥＴはオン用とオ
フ用とで２個使用することになる）、且つこのパルスを
できるだけ短くすることにより高耐圧ＭＯＳＦＥＴの平
均損失を小さくしているのである。なお、 ＲＳラッチ１
５の、もう1 つのリセット入力（リセット端子２１が接
続されている）Ｒは、初期状態でのＲＳラッチ１５のリ
セット、あるいは異常時にＩＧＢＴ１７をオフするため
などに使用される。
を、それぞれ出力ＩＧＢＴをオンするパルスとオフする
パルスとに分解し（この時、ＭＯＳＦＥＴはオン用とオ
フ用とで２個使用することになる）、且つこのパルスを
できるだけ短くすることにより高耐圧ＭＯＳＦＥＴの平
均損失を小さくしているのである。なお、 ＲＳラッチ１
５の、もう1 つのリセット入力（リセット端子２１が接
続されている）Ｒは、初期状態でのＲＳラッチ１５のリ
セット、あるいは異常時にＩＧＢＴ１７をオフするため
などに使用される。
【００１６】
【発明が解決しようとする課題】上述のようなレベルシ
フト回路では交流出力端子ＯＵＴのｄＶ／ｄｔなどによ
る誤動作の原因となる信号の周波数成分が高い場合に
は、ローパスフィルタ３０，３１で除去することが可能
であるが、 周波数成分が低い場合には除去することが困
難になってくる。
フト回路では交流出力端子ＯＵＴのｄＶ／ｄｔなどによ
る誤動作の原因となる信号の周波数成分が高い場合に
は、ローパスフィルタ３０，３１で除去することが可能
であるが、 周波数成分が低い場合には除去することが困
難になってくる。
【００１７】このため、 上記ｄＶ／ｄｔが大きい場合に
は、交流出力端子ＯＵＴが主直流電源の電圧Ｖdcに到達
する時間が短くて誤動作しないが、 逆にｄＶ／ｄｔが小
さい場合にはこの到達時間が長くなり誤動作が発生する
などの問題があった。これを防止するためにローパスフ
ィルタのカットオフ周波数を下げることも可能である
が、 その場合、レベルシフト回路での時間遅れが大きく
なるとか、オン／オフパルスのパルス幅を大きくする必
要が生じてレベルシフト回路での損失が増加する等の問
題があった。
は、交流出力端子ＯＵＴが主直流電源の電圧Ｖdcに到達
する時間が短くて誤動作しないが、 逆にｄＶ／ｄｔが小
さい場合にはこの到達時間が長くなり誤動作が発生する
などの問題があった。これを防止するためにローパスフ
ィルタのカットオフ周波数を下げることも可能である
が、 その場合、レベルシフト回路での時間遅れが大きく
なるとか、オン／オフパルスのパルス幅を大きくする必
要が生じてレベルシフト回路での損失が増加する等の問
題があった。
【００１８】さらに、 従来の回路ではレベルシフト回路
用の高耐圧ＭＯＳＦＥＴ１，２の定電流性が良くないた
めオン／オフパルスにより流れる電流値を大きくする必
要があるという問題があった。これを以下に説明する。
図８はレベルシフト回路用高耐圧ＭＯＳＦＥＴ１，２の
ソース・ドレイン間電圧ＶDS（横軸）とドレイン電流Ｉ
D （縦軸）の特性（ＶDS−ＩD 特性という）を示したも
ので、高耐圧ＭＯＳＦＥＴではドリフト領域の抵抗によ
り図に示すように一般的に定電流性が良くない（ＩD が
増加して定電流ＩH を示すようになるまでのＶDSの値が
大きい）。
用の高耐圧ＭＯＳＦＥＴ１，２の定電流性が良くないた
めオン／オフパルスにより流れる電流値を大きくする必
要があるという問題があった。これを以下に説明する。
図８はレベルシフト回路用高耐圧ＭＯＳＦＥＴ１，２の
ソース・ドレイン間電圧ＶDS（横軸）とドレイン電流Ｉ
D （縦軸）の特性（ＶDS−ＩD 特性という）を示したも
ので、高耐圧ＭＯＳＦＥＴではドリフト領域の抵抗によ
り図に示すように一般的に定電流性が良くない（ＩD が
増加して定電流ＩH を示すようになるまでのＶDSの値が
大きい）。
【００１９】このため電位変動する回路部分の電位が低
い場合、即ち交流出力端子ＯＵＴの電位が共通電位ＣＯ
Ｍに近い場合〔本図は端子ＯＵＴの電位が共通電位ＣＯ
Ｍに等しい場合を示し、ＭＯＳＦＥＴ１，２の負荷抵抗
回路の電源電圧（つまり負荷抵抗３，４が接続された電
源ラインＶcc1 の電圧）を補助直流電源Ｅ１の電圧Ｅ１
としている〕には、負荷抵抗３または４の負荷直線３２
で決定されるドレイン電流ＩL が流れる。
い場合、即ち交流出力端子ＯＵＴの電位が共通電位ＣＯ
Ｍに近い場合〔本図は端子ＯＵＴの電位が共通電位ＣＯ
Ｍに等しい場合を示し、ＭＯＳＦＥＴ１，２の負荷抵抗
回路の電源電圧（つまり負荷抵抗３，４が接続された電
源ラインＶcc1 の電圧）を補助直流電源Ｅ１の電圧Ｅ１
としている〕には、負荷抵抗３または４の負荷直線３２
で決定されるドレイン電流ＩL が流れる。
【００２０】負荷抵抗３または４はこの電流による電圧
降下によってＮＯＴ回路８または９の出力が十分反転す
るような値に設定されている。一方、 電位変動する回路
部分の電位が高い場合、即ち交流出力端子ＯＵＴの電位
が主電源電圧Ｖdcに近い場合〔本図は端子ＯＵＴの電位
が主電源電圧Ｖdcに等しい場合を示し、電源ラインＶcc
1 の電圧を（Ｖdc＋Ｅ１）としている〕には、負荷抵抗
３または４の負荷直線３３で決定されるドレイン電流Ｉ
H が流れる。
降下によってＮＯＴ回路８または９の出力が十分反転す
るような値に設定されている。一方、 電位変動する回路
部分の電位が高い場合、即ち交流出力端子ＯＵＴの電位
が主電源電圧Ｖdcに近い場合〔本図は端子ＯＵＴの電位
が主電源電圧Ｖdcに等しい場合を示し、電源ラインＶcc
1 の電圧を（Ｖdc＋Ｅ１）としている〕には、負荷抵抗
３または４の負荷直線３３で決定されるドレイン電流Ｉ
H が流れる。
【００２１】このドレイン電流ＩH はＩL に比較して大
きい値となり、レベルシフト回路での損失を増加させる
原因となっていた。そこで本発明の目的は、インバータ
ブリッジ回路の半導体スイッチング素子のスイッチング
や外来ノイズ等による交流出力端子ＯＵＴのｄＶ／ｄｔ
の大小に無関係に、またレベルシフト回路での時間遅れ
やオン／オフパルスのパルス幅を大きくすることなく、
レベルシフト回路の誤動作を防ぐ第１の課題と、高耐圧
ＭＯＳＦＥＴの定電流性が良くないために生ずるレベル
シフト回路の損失の増加を防ぐ第２の課題とを解決でき
るレベルシフト回路を提供することにある。
きい値となり、レベルシフト回路での損失を増加させる
原因となっていた。そこで本発明の目的は、インバータ
ブリッジ回路の半導体スイッチング素子のスイッチング
や外来ノイズ等による交流出力端子ＯＵＴのｄＶ／ｄｔ
の大小に無関係に、またレベルシフト回路での時間遅れ
やオン／オフパルスのパルス幅を大きくすることなく、
レベルシフト回路の誤動作を防ぐ第１の課題と、高耐圧
ＭＯＳＦＥＴの定電流性が良くないために生ずるレベル
シフト回路の損失の増加を防ぐ第２の課題とを解決でき
るレベルシフト回路を提供することにある。
【００２２】
【課題を解決するための手段】前記の課題を解決するた
めに、電位の基準となる電極（ソース）が共通電位（Ｃ
ＯＭ）に接続され、この電位基準電極と制御電極（ゲー
ト）との間に導通用信号を入力する期間、電位基準電極
と主電極（ドレイン）との間が導通状態となる第１，第
２の２つの可制御半導体素子（ＭＯＳＦＥＴ１，２）
と、一極（負極）が共通電位と所定の高電位（主直流電
源の電位Ｖdc）との間で変動する外部回路の所定の部位
（交流出力端子ＯＵＴ）に接続され、この二電位間の電
圧より低い電圧を持つ直流電源（補助直流電源Ｅ１）
と、この直流電源の他極（正極のラインＶcc1 ）に一端
を接続され、他端をそれぞれ第１，第２の可制御半導体
素子の主電極に接続された第１，第２の２つの負荷抵抗
（３，４）と、前記直流電源のもとで作動するロジック
回路（ＲＳラッチ１５など）とを備え、第１，第２の可
制御半導体素子の制御電極のそれぞれにタイミングを異
にしてパルス状の導通用信号（オン信号２５，オフ信号
２６）を入力し、このときの可制御半導体素子の前記導
通によって前記第１，第２の負荷抵抗に生ずるパルス状
の電圧降下を信号として前記ロジック回路に伝えるレベ
ルシフト回路において、請求項１のレベルシフト回路
は、第１，第２の負荷抵抗に同時にパルス状の電圧降下
が生じたときは、この電圧降下の信号を前記ロジック回
路へ伝えることを防止する信号無効化手段を備えるよう
にする。
めに、電位の基準となる電極（ソース）が共通電位（Ｃ
ＯＭ）に接続され、この電位基準電極と制御電極（ゲー
ト）との間に導通用信号を入力する期間、電位基準電極
と主電極（ドレイン）との間が導通状態となる第１，第
２の２つの可制御半導体素子（ＭＯＳＦＥＴ１，２）
と、一極（負極）が共通電位と所定の高電位（主直流電
源の電位Ｖdc）との間で変動する外部回路の所定の部位
（交流出力端子ＯＵＴ）に接続され、この二電位間の電
圧より低い電圧を持つ直流電源（補助直流電源Ｅ１）
と、この直流電源の他極（正極のラインＶcc1 ）に一端
を接続され、他端をそれぞれ第１，第２の可制御半導体
素子の主電極に接続された第１，第２の２つの負荷抵抗
（３，４）と、前記直流電源のもとで作動するロジック
回路（ＲＳラッチ１５など）とを備え、第１，第２の可
制御半導体素子の制御電極のそれぞれにタイミングを異
にしてパルス状の導通用信号（オン信号２５，オフ信号
２６）を入力し、このときの可制御半導体素子の前記導
通によって前記第１，第２の負荷抵抗に生ずるパルス状
の電圧降下を信号として前記ロジック回路に伝えるレベ
ルシフト回路において、請求項１のレベルシフト回路
は、第１，第２の負荷抵抗に同時にパルス状の電圧降下
が生じたときは、この電圧降下の信号を前記ロジック回
路へ伝えることを防止する信号無効化手段を備えるよう
にする。
【００２３】また請求項２のレベルシフト回路は、請求
項１に記載のレベルシフト回路において、前記信号無効
化手段が、前記ロジック回路へ伝える第１の負荷抵抗の
電圧降下の信号を、第２の負荷抵抗の電圧降下に基づき
生成したマスク用信号によってマスクし、同じく前記ロ
ジック回路へ伝える第２の負荷抵抗の電圧降下の信号
を、第１の負荷抵抗の電圧降下に基づき生成したマスク
用信号によってマスクするものであるようにする。
項１に記載のレベルシフト回路において、前記信号無効
化手段が、前記ロジック回路へ伝える第１の負荷抵抗の
電圧降下の信号を、第２の負荷抵抗の電圧降下に基づき
生成したマスク用信号によってマスクし、同じく前記ロ
ジック回路へ伝える第２の負荷抵抗の電圧降下の信号
を、第１の負荷抵抗の電圧降下に基づき生成したマスク
用信号によってマスクするものであるようにする。
【００２４】また請求項３のレベルシフト回路は、請求
項２に記載のレベルシフト回路において、前記信号無効
化手段が、前記負荷抵抗の電圧降下を検出してパルスを
生成する際のしきい値を、ロジック回路へ伝える信号の
パルスを（ＮＯＴ回路８，９を介して）生成する際のし
きい値と、マスク用信号のパルスを（ＮＯＴ回路７，１
０を介して）生成する際のしきい値とで異なるように
し、ロジック回路へ伝える信号（ＮＯＴ回路８の出力を
ＮＯＴ回路１１で反転した信号、及びＮＯＴ回路９の出
力をＮＯＴ回路１２で反転した信号）のパルス幅をマス
ク用信号（ＮＯＴ回路７の出力、及びＮＯＴ回路１０の
出力）のパルス幅が（ＮＯＲ回路１３，１４を介し）完
全に覆うようにして前記のマスクを行うようにする。
項２に記載のレベルシフト回路において、前記信号無効
化手段が、前記負荷抵抗の電圧降下を検出してパルスを
生成する際のしきい値を、ロジック回路へ伝える信号の
パルスを（ＮＯＴ回路８，９を介して）生成する際のし
きい値と、マスク用信号のパルスを（ＮＯＴ回路７，１
０を介して）生成する際のしきい値とで異なるように
し、ロジック回路へ伝える信号（ＮＯＴ回路８の出力を
ＮＯＴ回路１１で反転した信号、及びＮＯＴ回路９の出
力をＮＯＴ回路１２で反転した信号）のパルス幅をマス
ク用信号（ＮＯＴ回路７の出力、及びＮＯＴ回路１０の
出力）のパルス幅が（ＮＯＲ回路１３，１４を介し）完
全に覆うようにして前記のマスクを行うようにする。
【００２５】また請求項４のレベルシフト回路は、請求
項２に記載のレベルシフト回路において、前記信号無効
化手段が、前記負荷抵抗の電圧降下を（ＮＯＴ回路８，
９を介して）検出して生成した原パルス信号の前縁を
（フロントエッジ遅延回路５１，５２を介し）遅延して
前記ロジック回路へ伝える信号とし、この原パルス信号
の後縁を（リヤエッジ遅延回路５３，５４を介し）遅延
してマスク用信号として前記のマスクを行うようにす
る。
項２に記載のレベルシフト回路において、前記信号無効
化手段が、前記負荷抵抗の電圧降下を（ＮＯＴ回路８，
９を介して）検出して生成した原パルス信号の前縁を
（フロントエッジ遅延回路５１，５２を介し）遅延して
前記ロジック回路へ伝える信号とし、この原パルス信号
の後縁を（リヤエッジ遅延回路５３，５４を介し）遅延
してマスク用信号として前記のマスクを行うようにす
る。
【００２６】また請求項５のレベルシフト回路は、請求
項３又は４に記載のレベルシフト回路において、前記信
号無効化手段が、前記ロジック回路へ伝える信号とマス
ク用信号との生成の差異をなくして前記のマスクを行う
ようにし、さらにマスクしきれずに残った信号をローパ
スフイルタを介して取り除くようにする。また、請求項
６のレベルシフト回路は、請求項１ないし５の発明の前
提における可制御半導体素子と負荷抵抗との組を１又は
複数組として、この各可制御半導体素子の制御電極にそ
れぞれパルス状の導通用信号を入力するようにしたレベ
ルシフト回路において、各可制御半導体素子の電位基準
電極と共通電位との間にそれぞれ電流負帰還用の抵抗
（４０，４１など）を挿入し、各可制御半導体素子の導
通時における制御電極と共通電位との間の電圧を前記直
流電源の電圧より小さい所定値とする。
項３又は４に記載のレベルシフト回路において、前記信
号無効化手段が、前記ロジック回路へ伝える信号とマス
ク用信号との生成の差異をなくして前記のマスクを行う
ようにし、さらにマスクしきれずに残った信号をローパ
スフイルタを介して取り除くようにする。また、請求項
６のレベルシフト回路は、請求項１ないし５の発明の前
提における可制御半導体素子と負荷抵抗との組を１又は
複数組として、この各可制御半導体素子の制御電極にそ
れぞれパルス状の導通用信号を入力するようにしたレベ
ルシフト回路において、各可制御半導体素子の電位基準
電極と共通電位との間にそれぞれ電流負帰還用の抵抗
（４０，４１など）を挿入し、各可制御半導体素子の導
通時における制御電極と共通電位との間の電圧を前記直
流電源の電圧より小さい所定値とする。
【００２７】また請求項７のレベルシフト回路は、請求
項６に記載のレベルシフト回路において、各可制御半導
体素子の制御電極と共通電位との間の電圧をそれぞれ前
記所定値に制限する定電圧ダイオード（４２，４３な
ど）を備えたものとする。また、請求項８のレベルシフ
ト回路は、請求項１ないし５のいずれかに記載のレベル
シフト回路において、外部回路の半導体スイッチング素
子をオン／オフ駆動するものであるようにする。
項６に記載のレベルシフト回路において、各可制御半導
体素子の制御電極と共通電位との間の電圧をそれぞれ前
記所定値に制限する定電圧ダイオード（４２，４３な
ど）を備えたものとする。また、請求項８のレベルシフ
ト回路は、請求項１ないし５のいずれかに記載のレベル
シフト回路において、外部回路の半導体スイッチング素
子をオン／オフ駆動するものであるようにする。
【００２８】本発明の作用は以下の如くである。第１の
課題に対する発明（第１発明という、請求項１〜５，８
に関連）では、交流出力端子ＯＵＴのｄＶ／ｄｔ等に基
づき、高耐圧ＭＯＳＦＥＴ１，２の負荷抵抗３，４の同
時の電圧降下により、レベルシフト回路のロジック回路
（ＲＳラッチ１５等からなる）へ入力する信号は、正規
のオンパルスあるいはオフパルスとは判断せず、ノイズ
信号として無効とする回路を挿入する。
課題に対する発明（第１発明という、請求項１〜５，８
に関連）では、交流出力端子ＯＵＴのｄＶ／ｄｔ等に基
づき、高耐圧ＭＯＳＦＥＴ１，２の負荷抵抗３，４の同
時の電圧降下により、レベルシフト回路のロジック回路
（ＲＳラッチ１５等からなる）へ入力する信号は、正規
のオンパルスあるいはオフパルスとは判断せず、ノイズ
信号として無効とする回路を挿入する。
【００２９】信号無効化の方法としては負荷抵抗の電圧
降下に基づき、２つの負荷抵抗それぞれに２つずつの信
号（正規の信号になり得る信号とマスク用信号）を作
り、一方の負荷抵抗側のマスク用信号で他方の負荷抵抗
側の正規の信号になり得る信号をマスクし、逆に、一方
の負荷抵抗側の正規の信号になり得る信号が他方の負荷
抵抗側のマスク用信号でマスクされるようにする。
降下に基づき、２つの負荷抵抗それぞれに２つずつの信
号（正規の信号になり得る信号とマスク用信号）を作
り、一方の負荷抵抗側のマスク用信号で他方の負荷抵抗
側の正規の信号になり得る信号をマスクし、逆に、一方
の負荷抵抗側の正規の信号になり得る信号が他方の負荷
抵抗側のマスク用信号でマスクされるようにする。
【００３０】また、 第２の課題に対する発明（第２発明
という、請求項６，７に関連）では、レベルシフト回路
用高電圧ＭＯＳＦＥＴ１，２（又はバイポーラトランジ
スタ）のソース（又はエミツタ）に電流負帰還抵抗を挿
入する、いわゆるソースフォロア（又はエミツタフォロ
ア）の接続として、ドレイン（又はコレクタ）電流の定
電流性を高めると共に、この電流を制限し、且つこの電
流に基づく負荷抵抗３，４の電圧降下信号が充分得られ
るように、この高電圧トランジスタのゲート（又はベー
ス）と共通電位間に印加する電圧を、高電圧トランジス
タの負荷抵抗回路の電源電圧の最低値を与える補助電源
電圧Ｅ１より低い値に設定する。
という、請求項６，７に関連）では、レベルシフト回路
用高電圧ＭＯＳＦＥＴ１，２（又はバイポーラトランジ
スタ）のソース（又はエミツタ）に電流負帰還抵抗を挿
入する、いわゆるソースフォロア（又はエミツタフォロ
ア）の接続として、ドレイン（又はコレクタ）電流の定
電流性を高めると共に、この電流を制限し、且つこの電
流に基づく負荷抵抗３，４の電圧降下信号が充分得られ
るように、この高電圧トランジスタのゲート（又はベー
ス）と共通電位間に印加する電圧を、高電圧トランジス
タの負荷抵抗回路の電源電圧の最低値を与える補助電源
電圧Ｅ１より低い値に設定する。
【００３１】
【発明の実施の形態】〔実施の形態１〕 （実施例１）図１は第１の課題を解決するための第１発
明の第１の実施例としての構成を示す回路図である。同
図において図７と異なるのは、ＮＯＴ回路８，９に追加
してＮＯＴ回路７，１０，１１，１２及びＮＯＲ回路１
３，１４が接続されており、ローパスフィルタが無い点
である。
明の第１の実施例としての構成を示す回路図である。同
図において図７と異なるのは、ＮＯＴ回路８，９に追加
してＮＯＴ回路７，１０，１１，１２及びＮＯＲ回路１
３，１４が接続されており、ローパスフィルタが無い点
である。
【００３２】なお、ＮＯＴ回路７，８，１１及びＮＯＲ
回路１３の組と、ＮＯＴ回路９，１０，１２及びＮＯＲ
回路１４の組とは、ＭＯＳＦＥＴ１（左側）とＭＯＳＦ
ＥＴ２（右側）に対して左右対称の関係に構成されてい
る。ここで、 ＮＯＴ回路８，９のしきい値はＮＯＴ回路
７，１０のしきい値より低い値に設定されている。
回路１３の組と、ＮＯＴ回路９，１０，１２及びＮＯＲ
回路１４の組とは、ＭＯＳＦＥＴ１（左側）とＭＯＳＦ
ＥＴ２（右側）に対して左右対称の関係に構成されてい
る。ここで、 ＮＯＴ回路８，９のしきい値はＮＯＴ回路
７，１０のしきい値より低い値に設定されている。
【００３３】図２のＡ〜Ｌはそれぞれ図１に示すＡ〜Ｌ
各点の信号のタイミングおよび波形を示している。次に
図２の波形図により図１の回路の動作を説明する。ＭＯ
ＳＦＥＴ１のゲート（Ａ点）に入力されるオン信号２５
−１により、ＭＯＳＦＥＴ１に電流が流れ、負荷抵抗３
の下端（Ｃ点）の電位は補助直流電源Ｅ１の正極ライン
Ｖcc1 に対して下降するが、このＣ点の信号波形はＡ点
の波形を反転し、なまらせたような波形になっている。
これはＮＯＴ回路８の入力容量などによる波形のなまり
である。
各点の信号のタイミングおよび波形を示している。次に
図２の波形図により図１の回路の動作を説明する。ＭＯ
ＳＦＥＴ１のゲート（Ａ点）に入力されるオン信号２５
−１により、ＭＯＳＦＥＴ１に電流が流れ、負荷抵抗３
の下端（Ｃ点）の電位は補助直流電源Ｅ１の正極ライン
Ｖcc1 に対して下降するが、このＣ点の信号波形はＡ点
の波形を反転し、なまらせたような波形になっている。
これはＮＯＴ回路８の入力容量などによる波形のなまり
である。
【００３４】一方、 このタイミングではＭＯＳＦＥＴ２
のゲート（Ｂ点）へのオフ信号は入力されていないの
で、負荷抵抗４の下端（Ｄ点）には信号が入っていな
い。このためＮＯＴ回路７の出力（Ｅ点）はＬｏに固定
されており、Ｃ点の信号（Ｌｏ）はＮＯＴ回路８からそ
のしきい値で決まるパルス幅で、Ｆ点に示すＨｉの波形
で出力され、ＮＯＴ回路１１を経てＮＯＲ回路１３の出
力（Ｇ点）にＨｉとして伝送され、ＲＳラッチ１５のセ
ット信号となる。
のゲート（Ｂ点）へのオフ信号は入力されていないの
で、負荷抵抗４の下端（Ｄ点）には信号が入っていな
い。このためＮＯＴ回路７の出力（Ｅ点）はＬｏに固定
されており、Ｃ点の信号（Ｌｏ）はＮＯＴ回路８からそ
のしきい値で決まるパルス幅で、Ｆ点に示すＨｉの波形
で出力され、ＮＯＴ回路１１を経てＮＯＲ回路１３の出
力（Ｇ点）にＨｉとして伝送され、ＲＳラッチ１５のセ
ット信号となる。
【００３５】これにより、ＲＳラッチ１５の出力（Ｌ
点）はＨｉにセットされ、出力ＩＧＢＴ１７はオンす
る。ＭＯＳＦＥＴ２のゲート（Ｂ点）へのオフ信号２６
−１も、オン信号２５−１の場合と同様に、Ｄ点の信号
（Ｌｏ）に変わり、この信号はＮＯＴ回路９からそのし
きい値で決まるパルス幅で、Ｉ点に示すＨｉの波形で出
力され、ＮＯＴ回路１２を経てＮＯＲ回路１４の出力
（Ｊ点）に伝送され、ＲＳラッチ１５のリセット信号と
なる。
点）はＨｉにセットされ、出力ＩＧＢＴ１７はオンす
る。ＭＯＳＦＥＴ２のゲート（Ｂ点）へのオフ信号２６
−１も、オン信号２５−１の場合と同様に、Ｄ点の信号
（Ｌｏ）に変わり、この信号はＮＯＴ回路９からそのし
きい値で決まるパルス幅で、Ｉ点に示すＨｉの波形で出
力され、ＮＯＴ回路１２を経てＮＯＲ回路１４の出力
（Ｊ点）に伝送され、ＲＳラッチ１５のリセット信号と
なる。
【００３６】これにより、ＲＳラッチ１５の出力（Ｌ
点）はＬｏにリセットされ、出力ＩＧＢＴ１７はオフす
る。今、ＩＧＢＴ１８がオンしＩＧＢＴ１７がオフして
いた状態から、ＩＧＢＴ１８がオフしＩＧＢＴ１７がオ
ンした場合を考える。交流出力端子ＯＵＴには、このＩ
ＧＢＴ１７のスイッチングにより正のｄＶ／ｄｔが印加
される。このｄＶ／ｄｔにより高耐圧ＭＯＳＦＥＴ１及
び２のソース・ ドレイン間容量を充電する電流が負荷抵
抗３及び４に流れる。
点）はＬｏにリセットされ、出力ＩＧＢＴ１７はオフす
る。今、ＩＧＢＴ１８がオンしＩＧＢＴ１７がオフして
いた状態から、ＩＧＢＴ１８がオフしＩＧＢＴ１７がオ
ンした場合を考える。交流出力端子ＯＵＴには、このＩ
ＧＢＴ１７のスイッチングにより正のｄＶ／ｄｔが印加
される。このｄＶ／ｄｔにより高耐圧ＭＯＳＦＥＴ１及
び２のソース・ ドレイン間容量を充電する電流が負荷抵
抗３及び４に流れる。
【００３７】この場合、高耐圧ＭＯＳＦＥＴ１及び２は
同じ大きさの素子を使用することが一般的であるため、
ＭＯＳＦＥＴ１と２のソース・ ドレイン間容量を充電す
る電流はほぼ等しく、 図２におけるＣ点及びＤ点に現れ
る波形は、ノイズ信号２７及び２８として示すように、
タイミングも大きさもほぼ等しい。従って、 このタイミ
ングではＮＯＴ回路７〜１０の出力にはそれぞれの入力
しきい値に応じたパルス幅の信号が出力される。
同じ大きさの素子を使用することが一般的であるため、
ＭＯＳＦＥＴ１と２のソース・ ドレイン間容量を充電す
る電流はほぼ等しく、 図２におけるＣ点及びＤ点に現れ
る波形は、ノイズ信号２７及び２８として示すように、
タイミングも大きさもほぼ等しい。従って、 このタイミ
ングではＮＯＴ回路７〜１０の出力にはそれぞれの入力
しきい値に応じたパルス幅の信号が出力される。
【００３８】ところでＮＯＴ回路７の入力しきい値はＮ
ＯＴ回路８の入力しきい値よりも高いため、 ＮＯＴ回路
８の出力パルス（Ｆ点波形）はＮＯＴ回路７の出力パル
ス（Ｅ点波形）の幅の範囲にすべて含まれる。従って、
ＮＯＲ回路１３を介し、ＮＯＴ回路８の反転出力（ＮＯ
Ｔ回路１１の出力）をＮＯＴ回路７の出力でマスクする
ことにより、ＲＳラッチ１５のセット入力（Ｇ点）にノ
イズ信号２７が伝送されることを防ぐことができる。
ＯＴ回路８の入力しきい値よりも高いため、 ＮＯＴ回路
８の出力パルス（Ｆ点波形）はＮＯＴ回路７の出力パル
ス（Ｅ点波形）の幅の範囲にすべて含まれる。従って、
ＮＯＲ回路１３を介し、ＮＯＴ回路８の反転出力（ＮＯ
Ｔ回路１１の出力）をＮＯＴ回路７の出力でマスクする
ことにより、ＲＳラッチ１５のセット入力（Ｇ点）にノ
イズ信号２７が伝送されることを防ぐことができる。
【００３９】同様に、ＮＯＴ回路１０の入力しきい値は
ＮＯＴ回路９の入力しきい値よりも高いため、 ＮＯＲ回
路１４を介し、ＮＯＴ回路９の出力（Ｉ点波形）の反転
出力（ＮＯＴ回路１２の出力）をＮＯＴ回路１０の出力
（Ｈ点波形）でマスクすることにより、ＲＳラッチ１５
のリセット入力（Ｊ点）にノイズ信号２８が伝送される
ことを防ぐことができる。
ＮＯＴ回路９の入力しきい値よりも高いため、 ＮＯＲ回
路１４を介し、ＮＯＴ回路９の出力（Ｉ点波形）の反転
出力（ＮＯＴ回路１２の出力）をＮＯＴ回路１０の出力
（Ｈ点波形）でマスクすることにより、ＲＳラッチ１５
のリセット入力（Ｊ点）にノイズ信号２８が伝送される
ことを防ぐことができる。
【００４０】このようにしてｄＶ／ｄｔによるノイズ等
のように、ＭＯＳＦＥＴ１と２の負荷抵抗３と４に同時
に出現するパルス信号をノイズとして無効化することに
より、ＲＳラッチ１５、従って出力ＩＧＢＴ１７の誤動
作を防止することができる。なお、図１の２３は、レベ
ルシフト回路などの遅れ時間によりＩＧＢＴ１７のスイ
ッチングのタイミングが遅れることを、ＩＧＢＴ１８側
で補正するために設けられたディレイ回路で、図外の回
路からＩＧＢＴ１８をオン／オフ駆動するためにドライ
バ２０へ入力しようとする信号を遅延させる。
のように、ＭＯＳＦＥＴ１と２の負荷抵抗３と４に同時
に出現するパルス信号をノイズとして無効化することに
より、ＲＳラッチ１５、従って出力ＩＧＢＴ１７の誤動
作を防止することができる。なお、図１の２３は、レベ
ルシフト回路などの遅れ時間によりＩＧＢＴ１７のスイ
ッチングのタイミングが遅れることを、ＩＧＢＴ１８側
で補正するために設けられたディレイ回路で、図外の回
路からＩＧＢＴ１８をオン／オフ駆動するためにドライ
バ２０へ入力しようとする信号を遅延させる。
【００４１】本実施例ではローパスフィルタを用いた従
来のレベルシフト回路に比べて、レベルシフト回路の遅
れ時間を短縮することが可能となり、 ディレイ回路２３
に使用される容量を少なくすることが可能となり、ＩＣ
チップの面積を小さくすることが可能となる。 （実施例２）図３は第１発明の第２の実施例としての要
部の構成を示し、図４は図３内の各部Ａ〜Ｄ、Ｆ，Ｍ，
Ｇ，Ｉ，Ｎ，Ｊ，Ｌのタイミングと波形を示す。
来のレベルシフト回路に比べて、レベルシフト回路の遅
れ時間を短縮することが可能となり、 ディレイ回路２３
に使用される容量を少なくすることが可能となり、ＩＣ
チップの面積を小さくすることが可能となる。 （実施例２）図３は第１発明の第２の実施例としての要
部の構成を示し、図４は図３内の各部Ａ〜Ｄ、Ｆ，Ｍ，
Ｇ，Ｉ，Ｎ，Ｊ，Ｌのタイミングと波形を示す。
【００４２】図３においては、図１のＮＯＴ回路７，１
０を省略して、同じしきい値を持つＮＯＴ回路８，９の
みをそれぞれ負荷抵抗３，４の下端Ｃ点，Ｄ点に接続す
ると共に、新設したフロントエッジの遅延回路（ＤＬ１
とも略記する）５１及び５２をＮＯＴ回路８と１１との
間、及び９と１２との間にそれぞれ挿入し、さらに同じ
く新設したリヤエッジの遅延回路（ＤＬ２とも略記す
る）５３及び５４をＮＯＴ回路８の出力とＮＯＲ回路１
４の空いた入力との間、及びＮＯＴ回路９の出力とＮＯ
Ｒ回路１３の空いた入力との間に挿入したものである。
０を省略して、同じしきい値を持つＮＯＴ回路８，９の
みをそれぞれ負荷抵抗３，４の下端Ｃ点，Ｄ点に接続す
ると共に、新設したフロントエッジの遅延回路（ＤＬ１
とも略記する）５１及び５２をＮＯＴ回路８と１１との
間、及び９と１２との間にそれぞれ挿入し、さらに同じ
く新設したリヤエッジの遅延回路（ＤＬ２とも略記す
る）５３及び５４をＮＯＴ回路８の出力とＮＯＲ回路１
４の空いた入力との間、及びＮＯＴ回路９の出力とＮＯ
Ｒ回路１３の空いた入力との間に挿入したものである。
【００４３】図４に示すように、Ｃ点，Ｄ点に同時に現
れたノイズ信号２７，２８により、ＮＯＴ回路８，９は
それぞれの出力点Ｆ，Ｉに同波形のＨｉのパルスを出力
する。Ｆ点の波形は一方ではフロントエッジ遅延回路５
１により、前縁が削られてＭ点に示す波形となり、ＮＯ
Ｔ回路１１を経て反転され、ＮＯＲ回路１３の一方の入
力となる。しかし、ＮＯＲ回路１３へはＩ点の波形の後
縁をリヤエッジ遅延回路５４により延ばした、Ｎ点に示
す波形がもう一方の入力となる。
れたノイズ信号２７，２８により、ＮＯＴ回路８，９は
それぞれの出力点Ｆ，Ｉに同波形のＨｉのパルスを出力
する。Ｆ点の波形は一方ではフロントエッジ遅延回路５
１により、前縁が削られてＭ点に示す波形となり、ＮＯ
Ｔ回路１１を経て反転され、ＮＯＲ回路１３の一方の入
力となる。しかし、ＮＯＲ回路１３へはＩ点の波形の後
縁をリヤエッジ遅延回路５４により延ばした、Ｎ点に示
す波形がもう一方の入力となる。
【００４４】こうして、ＮＯＴ回路１１の出力としての
Ｍ点の反転波形ＬｏはＮ点の波形Ｈｉにマスクされ、Ｒ
Ｓラッチ１５のセット入力（Ｇ点）には現れない。図示
してないが同様に、Ｉ点からフロントエッジ遅延回路５
２及びＮＯＴ回路１２を経てＮＯＲ回路１４に入力する
信号も、Ｆ点からリヤエッジ遅延回路５３を経てＮＯＲ
回路１４に入力する信号にマスクされ、ＲＳラッチ１５
のリセット入力（Ｊ点）には現れない。
Ｍ点の反転波形ＬｏはＮ点の波形Ｈｉにマスクされ、Ｒ
Ｓラッチ１５のセット入力（Ｇ点）には現れない。図示
してないが同様に、Ｉ点からフロントエッジ遅延回路５
２及びＮＯＴ回路１２を経てＮＯＲ回路１４に入力する
信号も、Ｆ点からリヤエッジ遅延回路５３を経てＮＯＲ
回路１４に入力する信号にマスクされ、ＲＳラッチ１５
のリセット入力（Ｊ点）には現れない。
【００４５】負荷抵抗３と４に同時に出現するパルス信
号をマスクする方法としては、以上の実施例の他にも、
図１のＮＯＴ回路７，１０と８，９をそれぞれ異なる参
照電位を持つコンパレータに置き換えるとか、 ＮＯＴ回
路７，８，９，１０のしきい値を同一とし、７と８の出
力同士、及び９と１０の出力同士でそれぞれ互いをマス
クし、マスクしきれない短いパルスをカットオフ周波数
の十分高いローパスフィルタにより除去するとか、さら
には図３の遅延回路５１〜５４を省略してこの遅延回路
部分を短絡した結線とし、ＮＯＲ回路１３，１４からマ
スクしきれずに出力される短いパルスをカットオフ周波
数の十分高いローパスフィルタにより除去するなど、種
々の方法が考えられる。 〔実施の形態２〕図５は第２の課題を解決するための第
２発明の一実施例としての構成を示す回路図である。図
５と従来回路の図７との相違は、高耐圧ＭＯＳＦＥＴ
１，２のソースと共通電位ＣＯＭ間に電流負帰還用の抵
抗４０，４１がそれぞれ接続されて、いわゆるソースフ
ォロア接続になっている点と、高耐圧ＭＯＳＦＥＴ１，
２のゲートに定電圧ダイオード４２，４３、抵抗４４，
４５、同じく抵抗４６，４７がそれぞれ接続されている
点である。
号をマスクする方法としては、以上の実施例の他にも、
図１のＮＯＴ回路７，１０と８，９をそれぞれ異なる参
照電位を持つコンパレータに置き換えるとか、 ＮＯＴ回
路７，８，９，１０のしきい値を同一とし、７と８の出
力同士、及び９と１０の出力同士でそれぞれ互いをマス
クし、マスクしきれない短いパルスをカットオフ周波数
の十分高いローパスフィルタにより除去するとか、さら
には図３の遅延回路５１〜５４を省略してこの遅延回路
部分を短絡した結線とし、ＮＯＲ回路１３，１４からマ
スクしきれずに出力される短いパルスをカットオフ周波
数の十分高いローパスフィルタにより除去するなど、種
々の方法が考えられる。 〔実施の形態２〕図５は第２の課題を解決するための第
２発明の一実施例としての構成を示す回路図である。図
５と従来回路の図７との相違は、高耐圧ＭＯＳＦＥＴ
１，２のソースと共通電位ＣＯＭ間に電流負帰還用の抵
抗４０，４１がそれぞれ接続されて、いわゆるソースフ
ォロア接続になっている点と、高耐圧ＭＯＳＦＥＴ１，
２のゲートに定電圧ダイオード４２，４３、抵抗４４，
４５、同じく抵抗４６，４７がそれぞれ接続されている
点である。
【００４６】なおこの例では、補助直流電源Ｅ１の電圧
は１５Ｖ、定電圧ダイオード４２，４３のツェナー電圧
は５〜７Ｖ程度とする。また、高耐圧ＭＯＳＦＥＴ１，
２のゲートを駆動するオン信号２５，オフ信号２６を生
成する回路の電源には、共通電位ＣＯＭを負極とする補
助直流電源Ｅ２（１５Ｖ）を共用しており、オン信号２
５，オフ信号２６の入力端子（抵抗４４，４５の上端）
には約１５Ｖのパルス信号が入力されるものとする。
は１５Ｖ、定電圧ダイオード４２，４３のツェナー電圧
は５〜７Ｖ程度とする。また、高耐圧ＭＯＳＦＥＴ１，
２のゲートを駆動するオン信号２５，オフ信号２６を生
成する回路の電源には、共通電位ＣＯＭを負極とする補
助直流電源Ｅ２（１５Ｖ）を共用しており、オン信号２
５，オフ信号２６の入力端子（抵抗４４，４５の上端）
には約１５Ｖのパルス信号が入力されるものとする。
【００４７】図６は図５の動作を説明するための特性図
で、４８は高耐圧ＭＯＳＦＥＴ１，２の単独でのＶDS−
ＩD 特性を示し、４９は帰還抵抗４０，４１を挿入した
場合のＶDS−ＩD 特性を示している。４８のＶDS−ＩD
特性は、図８に示した従来のＶDS−ＩD 特性３４に比較
し、ドレイン電流ＩD の絶対値は大きく設計されている
が定電流を示すＶDSの領域は図８とほぼ同じである。こ
れは高耐圧ＭＯＳＦＥＴ１，２のチャネル長を大きくす
ることで実現できる。
で、４８は高耐圧ＭＯＳＦＥＴ１，２の単独でのＶDS−
ＩD 特性を示し、４９は帰還抵抗４０，４１を挿入した
場合のＶDS−ＩD 特性を示している。４８のＶDS−ＩD
特性は、図８に示した従来のＶDS−ＩD 特性３４に比較
し、ドレイン電流ＩD の絶対値は大きく設計されている
が定電流を示すＶDSの領域は図８とほぼ同じである。こ
れは高耐圧ＭＯＳＦＥＴ１，２のチャネル長を大きくす
ることで実現できる。
【００４８】図５のように高耐圧ＭＯＳＦＥＴ１，２の
ソースと共通電位ＣＯＭとの間にそれぞれ帰還抵抗４
０，４１を挿入し、且つ高耐圧ＭＯＳＦＥＴ１，２のゲ
ート電圧をそれぞれ定電圧ダイオード４２，４３でクラ
ンプすると、ＭＯＳＦＥＴ１，２がそれぞれ抵抗４４，
４５へのオン信号２５，オフ信号２６の入力によって導
通したとき、帰還抵抗４０，４１のドレイン電流ＩD に
よる電圧降下により高耐圧ＭＯＳＦＥＴ１，２のゲート
・ソース間電圧が減少するため、帰還抵抗４０，４１の
電圧降下はそれぞれゲート電圧（即ち定電圧ダイオード
４２，４３のツェナー電圧）から高耐圧ＭＯＳＦＥＴ
１，２のゲートしきい値（０．５〜２Ｖ程度）を差し引
いた値を越えることはできず、ドレイン電流ＩD には負
帰還がかかり、図６の４９に示すような定電流領域が広
い特性となり、従来のレベルシフト回路で問題となった
交流出力端子ＯＵＴの電位の高，低の違いによるドレイ
ン電流ＩH ，ＩL の差を小さくすることができ、 過剰な
電流を流す必要がなくなる。
ソースと共通電位ＣＯＭとの間にそれぞれ帰還抵抗４
０，４１を挿入し、且つ高耐圧ＭＯＳＦＥＴ１，２のゲ
ート電圧をそれぞれ定電圧ダイオード４２，４３でクラ
ンプすると、ＭＯＳＦＥＴ１，２がそれぞれ抵抗４４，
４５へのオン信号２５，オフ信号２６の入力によって導
通したとき、帰還抵抗４０，４１のドレイン電流ＩD に
よる電圧降下により高耐圧ＭＯＳＦＥＴ１，２のゲート
・ソース間電圧が減少するため、帰還抵抗４０，４１の
電圧降下はそれぞれゲート電圧（即ち定電圧ダイオード
４２，４３のツェナー電圧）から高耐圧ＭＯＳＦＥＴ
１，２のゲートしきい値（０．５〜２Ｖ程度）を差し引
いた値を越えることはできず、ドレイン電流ＩD には負
帰還がかかり、図６の４９に示すような定電流領域が広
い特性となり、従来のレベルシフト回路で問題となった
交流出力端子ＯＵＴの電位の高，低の違いによるドレイ
ン電流ＩH ，ＩL の差を小さくすることができ、 過剰な
電流を流す必要がなくなる。
【００４９】図５では高耐圧ＭＯＳＦＥＴ１，２のゲー
ト電圧を定電圧ダイオード４２，４３でクランプしてい
るが、 この定電圧ダイオードを省略し、代わりに高耐圧
ＭＯＳＦＥＴ１，２のゲート駆動電源をドライバ電源Ｅ
２とは別の、より電圧の低い５〜７Ｖ程度の電源として
もよい。図５の実施例では高耐圧ＭＯＳＦＥＴとその負
荷抵抗からなる組が２組の場合を示したが、この第２発
明はインバータブリッジ回路の出力ＩＧＢＴに限らず、
対グランド電位の変動する他の各種の回路への信号伝達
にも適用することができ、高耐圧ＭＯＳＦＥＴと負荷抵
抗の組は１ないし任意の複数組であってよい。
ト電圧を定電圧ダイオード４２，４３でクランプしてい
るが、 この定電圧ダイオードを省略し、代わりに高耐圧
ＭＯＳＦＥＴ１，２のゲート駆動電源をドライバ電源Ｅ
２とは別の、より電圧の低い５〜７Ｖ程度の電源として
もよい。図５の実施例では高耐圧ＭＯＳＦＥＴとその負
荷抵抗からなる組が２組の場合を示したが、この第２発
明はインバータブリッジ回路の出力ＩＧＢＴに限らず、
対グランド電位の変動する他の各種の回路への信号伝達
にも適用することができ、高耐圧ＭＯＳＦＥＴと負荷抵
抗の組は１ないし任意の複数組であってよい。
【００５０】
【発明の効果】エミッタ電位が共通電位ＣＯＭに対して
変動する、ＰＷＭインバータブリッジ回路の上側アーム
を構成するＩＧＢＴなどの半導体スイッチング素子を、
共通電位ＣＯＭ側で作られた駆動用信号の電位絶縁なし
の伝達によってオン／オフ駆動するために、この半導体
スイッチング素子の電位変動するエミッタ（交流出力端
子ＯＵＴ）に接続された補助直流電源（ドライブ電源）
Ｅ１のもとで動作し、半導体スイッチング素子を直接駆
動する信号を作るためのＲＳラッチ１５などのロジック
回路へ、この補助直流電源Ｅ１の正極に一端が接続され
た抵抗３，４を負荷とし、ソース（又はエミッタ）を共
通電位ＣＯＭに接続された高耐圧トランジスタ１，２か
ら、その導通による負荷抵抗３，４の電圧降下の信号と
して、それぞれパルスのオン信号２５，オフ信号２６を
送るレベルシフト回路において、第１発明によれば、交
流出力端子ＯＵＴのｄＶ／ｄｔ等に基づき２つの負荷抵
抗３，４から高耐圧トランジスタ１，２のソース・ドレ
イン間容量に流れる充電電流により、負荷抵抗３，４に
同時に発生する電圧降下の信号を、この２つの抵抗３，
４それぞれに作った２つの信号（正規の信号になり得る
信号とマスク用信号）のうちのマスク用信号で、互いに
相手側抵抗の正規の信号になり得る信号をマスクするこ
とにより、ノイズとして無効とし、ロジック回路へ伝わ
ることを防ぐようにしたので、ノイズパルスの時間幅の
長短に関係なく、ロジック回路の誤動作を防止できると
共に、従来用いたローパスフィルタが不要となるため、
レベルシフト回路での遅れ時間を短縮することができ、
さらに高耐圧トランジスタが入力するオン／オフ信号の
パルス幅を長くしてノイズ信号と区別し易くする必要が
ないので消費電流を少なくすることができる。
変動する、ＰＷＭインバータブリッジ回路の上側アーム
を構成するＩＧＢＴなどの半導体スイッチング素子を、
共通電位ＣＯＭ側で作られた駆動用信号の電位絶縁なし
の伝達によってオン／オフ駆動するために、この半導体
スイッチング素子の電位変動するエミッタ（交流出力端
子ＯＵＴ）に接続された補助直流電源（ドライブ電源）
Ｅ１のもとで動作し、半導体スイッチング素子を直接駆
動する信号を作るためのＲＳラッチ１５などのロジック
回路へ、この補助直流電源Ｅ１の正極に一端が接続され
た抵抗３，４を負荷とし、ソース（又はエミッタ）を共
通電位ＣＯＭに接続された高耐圧トランジスタ１，２か
ら、その導通による負荷抵抗３，４の電圧降下の信号と
して、それぞれパルスのオン信号２５，オフ信号２６を
送るレベルシフト回路において、第１発明によれば、交
流出力端子ＯＵＴのｄＶ／ｄｔ等に基づき２つの負荷抵
抗３，４から高耐圧トランジスタ１，２のソース・ドレ
イン間容量に流れる充電電流により、負荷抵抗３，４に
同時に発生する電圧降下の信号を、この２つの抵抗３，
４それぞれに作った２つの信号（正規の信号になり得る
信号とマスク用信号）のうちのマスク用信号で、互いに
相手側抵抗の正規の信号になり得る信号をマスクするこ
とにより、ノイズとして無効とし、ロジック回路へ伝わ
ることを防ぐようにしたので、ノイズパルスの時間幅の
長短に関係なく、ロジック回路の誤動作を防止できると
共に、従来用いたローパスフィルタが不要となるため、
レベルシフト回路での遅れ時間を短縮することができ、
さらに高耐圧トランジスタが入力するオン／オフ信号の
パルス幅を長くしてノイズ信号と区別し易くする必要が
ないので消費電流を少なくすることができる。
【００５１】また、第２発明によれば、レベルシフト回
路用高耐圧トランジスタのソース（又はエミツタ）に電
流負帰還抵抗を挿入して、ソースフォロア（又はエミツ
タフォロア）接続とすると共に、この高耐圧トランジス
タのゲート（又はベース）と共通電位ＣＯＭ間に印加す
る電圧を、高耐圧トランジスタの負荷抵抗側電源電圧の
最低値を与える補助電源電圧Ｅ１より低い値に設定する
ようにしたので、高耐圧トランジスタの定電流性を改善
すると共に、ソース（又はエミツタ）に接続された電流
負帰還抵抗での電圧降下を小さく抑えることができるの
で、高耐圧トランジスタのドレイン・ソース（又はコレ
クタ・エミッタ）間電圧に無関係に、小さく且つ差の少
ないドレイン（又はコレクタ）電流を流すことが可能と
なり、 電位変動する回路部分の電位の高低に関わらず、
負荷抵抗の電圧降下を適切に保って、安定な信号の伝達
を行うことができ。また、 レベルシフト回路の消費電力
を削減することができる。
路用高耐圧トランジスタのソース（又はエミツタ）に電
流負帰還抵抗を挿入して、ソースフォロア（又はエミツ
タフォロア）接続とすると共に、この高耐圧トランジス
タのゲート（又はベース）と共通電位ＣＯＭ間に印加す
る電圧を、高耐圧トランジスタの負荷抵抗側電源電圧の
最低値を与える補助電源電圧Ｅ１より低い値に設定する
ようにしたので、高耐圧トランジスタの定電流性を改善
すると共に、ソース（又はエミツタ）に接続された電流
負帰還抵抗での電圧降下を小さく抑えることができるの
で、高耐圧トランジスタのドレイン・ソース（又はコレ
クタ・エミッタ）間電圧に無関係に、小さく且つ差の少
ないドレイン（又はコレクタ）電流を流すことが可能と
なり、 電位変動する回路部分の電位の高低に関わらず、
負荷抵抗の電圧降下を適切に保って、安定な信号の伝達
を行うことができ。また、 レベルシフト回路の消費電力
を削減することができる。
【図１】第１発明の第１の実施例としてのレベルシフト
回路の要部の構成を示す回路図
回路の要部の構成を示す回路図
【図２】図１のレベルシフト回路の各部の波形図
【図３】第１発明の第２の実施例としてのレベルシフト
回路の要部の構成を示す回路図
回路の要部の構成を示す回路図
【図４】図３のレベルシフト回路の各部の波形図
【図５】第２発明の一実施例としてのレベルシフト回路
の要部の構成を示す回路図
の要部の構成を示す回路図
【図６】図５の動作説明用の特性図
【図７】従来のレベルシフト回路の構成例を示す回路図
【図８】従来のレベルシフト回路の問題点を説明するた
めの特性図
めの特性図
１，２ 高耐圧ＭＯＳＦＥＴ ３，４ 負荷抵抗 ５，６ 定電圧ダイオード ７〜１２ ＮＯＴ回路 １３，１４ ＮＯＲ回路 １５ ＲＳフリップフロップ（ＲＳ−ＦＦ，Ｒ
Ｓラッチ） １６ ドライバ １７，１８ 出力ＩＧＢＴ ２０ ドライバ ２１ リセット端子 ２３ ディレイ回路 ２５（２５−１，２５−２） オン信号 ２６（２６−１，２６−２） オフ信号 ２７，２８ ノイズ信号 ３２，３３ 負荷抵抗３，４の負荷直線 ４０，４１ 電流負帰還抵抗 ４２，４３ 定電圧ダイオード ４４〜４７ 抵抗 ４８ 第２発明における高耐圧ＭＯＳＦＥＴのＶDS−Ｉ
D 特性 ４９ 第２発明における高耐圧ＭＯＳＦＥＴの電流負帰
還時のＶDS−ＩD 特性 ５１，５２ フロントエッジ遅延回路（ＤＬ１） ５３，５４ リヤエッジ遅延回路（ＤＬ２） ＣＯＭ 共通電位 Ｖdc 主直流電源 ＯＵＴ 交流出力端子 Ｅ１，Ｅ２ 補助直流電源（ドライバ電源） Ｖcc1 補助直流電源Ｅ１の正極ライン Ｖcc2 補助直流電源Ｅ２の正極ライン
Ｓラッチ） １６ ドライバ １７，１８ 出力ＩＧＢＴ ２０ ドライバ ２１ リセット端子 ２３ ディレイ回路 ２５（２５−１，２５−２） オン信号 ２６（２６−１，２６−２） オフ信号 ２７，２８ ノイズ信号 ３２，３３ 負荷抵抗３，４の負荷直線 ４０，４１ 電流負帰還抵抗 ４２，４３ 定電圧ダイオード ４４〜４７ 抵抗 ４８ 第２発明における高耐圧ＭＯＳＦＥＴのＶDS−Ｉ
D 特性 ４９ 第２発明における高耐圧ＭＯＳＦＥＴの電流負帰
還時のＶDS−ＩD 特性 ５１，５２ フロントエッジ遅延回路（ＤＬ１） ５３，５４ リヤエッジ遅延回路（ＤＬ２） ＣＯＭ 共通電位 Ｖdc 主直流電源 ＯＵＴ 交流出力端子 Ｅ１，Ｅ２ 補助直流電源（ドライバ電源） Ｖcc1 補助直流電源Ｅ１の正極ライン Ｖcc2 補助直流電源Ｅ２の正極ライン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX12 AX23 AX25 BX16 CX07 CX10 CX19 DX09 DX56 EY01 EY12 EY13 EY21 EZ07 EZ20 EZ25 EZ32 EZ50 EZ51 EZ62 FX04 FX08 GX01 GX04 GX06 5J056 AA37 BB17 BB24 BB32 CC04 CC05 CC14 CC21 CC23 CC25 DD01 DD13 DD38 DD55 DD56 EE07 EE11 KK01
Claims (8)
- 【請求項１】電位の基準となる電極が共通電位に接続さ
れ、この電位基準電極と制御電極との間に導通用信号を
入力する期間、電位基準電極と主電極との間が導通状態
となる第１，第２の２つの可制御半導体素子と、 一極が共通電位と所定の高電位との間で変動する外部回
路の所定の部位に接続され、この二電位間の電圧より低
い電圧を持つ直流電源と、 この直流電源の他極に一端を接続され、他端をそれぞれ
第１，第２の可制御半導体素子の主電極に接続された第
１，第２の２つの負荷抵抗と、 前記直流電源のもとで作動するロジック回路とを備え、 第１，第２の可制御半導体素子の制御電極のそれぞれに
タイミングを異にしてパルス状の導通用信号を入力し、
このときの可制御半導体素子の前記導通によって前記第
１，第２の負荷抵抗に生ずるパルス状の電圧降下を信号
として前記ロジック回路に伝えるレベルシフト回路にお
いて、 第１，第２の負荷抵抗に同時にパルス状の電圧降下が生
じたときは、この電圧降下の信号を前記ロジック回路へ
伝えることを防止する信号無効化手段を備えたことを特
徴とするレベルシフト回路。 - 【請求項２】請求項１に記載のレベルシフト回路におい
て、 前記信号無効化手段が、前記ロジック回路へ伝える第１
の負荷抵抗の電圧降下の信号を、第２の負荷抵抗の電圧
降下に基づき生成したマスク用信号によってマスクし、
同じく前記ロジック回路へ伝える第２の負荷抵抗の電圧
降下の信号を、第１の負荷抵抗の電圧降下に基づき生成
したマスク用信号によってマスクするものであることを
特徴とするレベルシフト回路。 - 【請求項３】請求項２に記載のレベルシフト回路におい
て、 前記信号無効化手段が、前記負荷抵抗の電圧降下を検出
してパルスを生成する際のしきい値を、ロジック回路へ
伝える信号のパルスを生成する際のしきい値と、マスク
用信号のパルスを生成する際のしきい値とで異なるよう
にし、ロジック回路へ伝える信号のパルス幅をマスク用
信号のパルス幅が完全に覆うようにして前記のマスクを
行うようにしたことを特徴とするレベルシフト回路。 - 【請求項４】請求項２に記載のレベルシフト回路におい
て、 前記信号無効化手段が、前記負荷抵抗の電圧降下を検出
して生成した原パルス信号の前縁を遅延して前記ロジッ
ク回路へ伝える信号とし、この原パルス信号の後縁を遅
延してマスク用信号として前記のマスクを行うようにし
たことを特徴とするレベルシフト回路。 - 【請求項５】請求項３又は４に記載のレベルシフト回路
において、 前記信号無効化手段が、前記ロジック回路へ伝える信号
とマスク用信号との生成の差異をなくして前記のマスク
を行うようにし、さらにマスクしきれずに残った信号を
ローパスフイルタを介して取り除くようにしたことを特
徴とするレベルシフト回路。 - 【請求項６】電位の基準となる電極が共通電位に接続さ
れ、この電位基準電極と制御電極との間に導通用信号を
入力する期間、電位基準電極と主電極との間が導通状態
となる１または複数の可制御半導体素子と、 一極が共通電位と所定の高電位との間で変動する外部回
路の所定の部位に接続され、この二電位間の電圧より低
い電圧を持つ直流電源と、 この直流電源の他極に一端を接続され、他端を１対１で
前記可制御半導体素子の主電極に接続された１または複
数の負荷抵抗と、 前記直流電源のもとで作動するロジック回路とを備え、 前記の各可制御半導体素子の制御電極にそれぞれパルス
状の導通用信号を入力し、このときの各当該の可制御半
導体素子の前記導通によってこの可制御半導体素子に対
応する前記負荷抵抗に生ずるパルス状の電圧降下を信号
として前記ロジック回路に伝えるレベルシフト回路にお
いて、 各可制御半導体素子の電位基準電極と共通電位との間に
それぞれ電流負帰還用の抵抗を挿入し、各可制御半導体
素子の導通時における制御電極と共通電位との間の電圧
を前記直流電源の電圧より小さい所定値とするようにし
たことを特徴とするレベルシフト回路。 - 【請求項７】請求項６に記載のレベルシフト回路におい
て、 各可制御半導体素子の制御電極と共通電位との間の電圧
をそれぞれ前記所定値に制限する定電圧ダイオードを備
えたことを特徴とするレベルシフト回路。 - 【請求項８】請求項１ないし５のいずれかに記載のレベ
ルシフト回路において、外部回路の半導体スイッチング
素子をオン／オフ駆動するものであることを特徴とする
レベルシフト回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05348499A JP3635975B2 (ja) | 1999-03-02 | 1999-03-02 | レベルシフト回路 |
| DE60041216T DE60041216D1 (de) | 1999-03-02 | 2000-02-29 | Pegelumsetz Schaltung |
| EP00301636A EP1035654B1 (en) | 1999-03-02 | 2000-02-29 | Level shift circuit |
| US09/517,154 US6326831B1 (en) | 1999-03-02 | 2000-03-02 | Level shift circuit |
| US09/971,457 US6501321B2 (en) | 1999-03-02 | 2001-10-05 | Level shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05348499A JP3635975B2 (ja) | 1999-03-02 | 1999-03-02 | レベルシフト回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004320317A Division JP3900178B2 (ja) | 2004-11-04 | 2004-11-04 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252809A true JP2000252809A (ja) | 2000-09-14 |
| JP3635975B2 JP3635975B2 (ja) | 2005-04-06 |
Family
ID=12944131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05348499A Expired - Fee Related JP3635975B2 (ja) | 1999-03-02 | 1999-03-02 | レベルシフト回路 |
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| Country | Link |
|---|---|
| US (2) | US6326831B1 (ja) |
| EP (1) | EP1035654B1 (ja) |
| JP (1) | JP3635975B2 (ja) |
| DE (1) | DE60041216D1 (ja) |
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| US6529061B1 (en) | 2001-10-30 | 2003-03-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6664822B2 (en) | 2002-05-09 | 2003-12-16 | Mitsubishi Denki Kabushiki Kaisha | Driving device having dummy circuit |
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| JP2007312512A (ja) * | 2006-05-18 | 2007-11-29 | Toyota Industries Corp | 電力変換装置 |
| KR100807205B1 (ko) | 2006-03-08 | 2008-03-03 | 미쓰비시덴키 가부시키가이샤 | 파워 디바이스의 구동회로 |
| DE102010039141A1 (de) | 2009-09-29 | 2011-04-07 | Mitsubishi Electric Corp. | Halbleiterschaltung |
| JP2011109843A (ja) * | 2009-11-19 | 2011-06-02 | Sanken Electric Co Ltd | レベルシフト回路及びスイッチング電源装置 |
| JP2011139423A (ja) * | 2009-12-04 | 2011-07-14 | Fuji Electric Co Ltd | レベルシフト回路 |
| JP2011193419A (ja) * | 2010-03-17 | 2011-09-29 | Hitachi Ltd | レベルシフト回路、および電力変換装置 |
| WO2011152253A1 (ja) * | 2010-06-04 | 2011-12-08 | 富士電機株式会社 | 半導体装置および駆動回路 |
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Also Published As
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|---|---|
| EP1035654A2 (en) | 2000-09-13 |
| DE60041216D1 (de) | 2009-02-12 |
| JP3635975B2 (ja) | 2005-04-06 |
| US6326831B1 (en) | 2001-12-04 |
| EP1035654B1 (en) | 2008-12-31 |
| US6501321B2 (en) | 2002-12-31 |
| EP1035654A3 (en) | 2001-05-02 |
| US20020014905A1 (en) | 2002-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040903 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040914 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041104 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041214 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041227 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3635975 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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