JP2018117069A - 半導体装置 - Google Patents

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Abstract

【課題】安定したレベルシフト動作を行うことができる半導体装置を提供すること。
【解決手段】ＨＶＪＴ１３を構成するｎ-型拡散領域２には、ソースフォロワ構成のＨＶＮＭＯＳ２１が配置される。横型のＨＶＮＭＯＳ２１は、ｐ型バックゲート領域３１、ソースコンタクト領域３６、ｎ+型ドレイン領域３４およびゲート電極３５を備える。ｐ型バックゲート領域３１およびソースコンタクト領域３６は、ｐ-型分離領域４に接し、その内部のｐ+型共通電位領域５と離して設けられる。ソースコンタクト領域３６は、ソースフォロワ抵抗ＲSFを介してＣＯＭ電極パッド４１に電気的に接続される。ｐ+型共通電位領域５と、ＨＶＮＭＯＳ２１のｐ型バックゲート領域３１およびソースコンタクト領域３６と、は、ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のｐ型バックゲート領域３１およびソースコンタクト領域３６との間の拡散抵抗Ｒ’を介して電気的に接続される。
【選択図】図２Ａ

Description

この発明は、半導体装置に関する。
従来、高耐圧集積回路装置（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）では、同一の半導体チップに設けた高電位側（ハイサイド）領域と低電位側（ローサイド）領域とを、これらの領域の間に設けた高耐圧接合終端領域（ＨＶＪＴ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ ｒｅｇｉｏｎ）で電気的に分離する高耐圧接合を利用した素子分離方式が知られている。
ＨＶＩＣは、パワーデバイスを駆動するゲートドライバＩＣとして用いられ、ＨＶＪＴには、ＨＶＩＣのレベルシフト素子として機能する高耐圧のｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ（以下、ＨＶＮＭＯＳとする））が配置され、レベルシフト素子を介して高電位領域と低電位領域との間の信号伝達が行われる。
また、ＨＶＩＣでは、インターフェイスデバイスであるレベルシフト素子を、当該レベルシフト素子のソースと共通電位ＣＯＭ（主直流電源の負極側の電位）との間に抵抗体またはバイポーラ素子などの素子を接続したソースフォロワ構成とした装置が提案されている（例えば、下記特許文献１，２参照。）。レベルシフト素子をソースフォロワ構成とすることで、レベルシフト素子の低電流化、高速化、発熱防止（すなわち損失低減）および信号伝達の安定化等を図っている。従来のＨＶＩＣの回路構成について説明する。
図５は、従来のレベルシフト素子を内蔵したＨＶＩＣの回路構成を示す回路図である。図６は、図５のレベルシフト素子の電圧・電流特性を示す特性図である。図５，６は、下記特許文献１の図５，６である。図５に示す従来のＨＶＩＣ１００は、ブリッジ回路１２０の例えば一相分を形成するＩＧＢＴ１２１，１２２の高電位側（上アーム）のＩＧＢＴ１２１を駆動するゲートドライバＩＣである。ブリッジ回路１２０は、主直流電源の正極側の電位（電源電位）Ｖｄｃと、負極側である共通電位ＣＯＭとの間に、直列に接続されている。
符号ＯＵＴは、ブリッジ回路１２０の上アームのＩＧＢＴ１２１のエミッタと低電位側（下アーム）のＩＧＢＴ１２２のコレクタとの接続点であり、ブリッジ回路１２０の交流出力端子である。ＨＶＮＭＯＳ（レベルシフト素子）１０１，１０２、負荷抵抗（抵抗体）１０３，１０４、定電圧ダイオード１０５，１０６、ＮＯＴ回路１０７，１０８、ＲＳフリップフロップ（ＲＳ−ＦＦ）１０９、高電位側回路部１１０および補助直流電源Ｅ１は、ブリッジ回路１２０の上アームのＩＧＢＴ１２１を駆動するためのレベルシフト回路である。符号Ｖｃｃ１は、高電位側の補助直流電源Ｅ１の正極ラインの電位（ＨＶＩＣ１００の最高電位）である。
ＨＶＮＭＯＳ１０１は制御回路（不図示）により作られたパルスのオン信号１３１の入力を受けて導通し、ＨＶＮＭＯＳ１０１の導通による負荷抵抗１０３の電圧降下を信号としてＩＧＢＴ１２１がオンされる。ＨＶＮＭＯＳ１０２は制御回路で作られたパルスのオフ信号１３２が入力されて導通し、ＨＶＮＭＯＳ１０２の導通による負荷抵抗１０４の電圧降下を信号としてＩＧＢＴ１２１がオフされる。制御回路は、共通電位ＣＯＭを基準とした低電圧側の補助直流電源Ｅ２の正極ラインの電位Ｖｃｃ２から電流を供給される。
レベルシフト回路のうち、２つのＨＶＮＭＯＳ１０１，１０２は、共通電位ＣＯＭを基準とした信号を後段（ＮＯＴ回路１０７，１０８）に入力する回路部分となる。ＨＶＮＭＯＳ１０１とＨＶＮＭＯＳ１０２、および負荷抵抗１０３と負荷抵抗１０４とは通常、それぞれ互いに等しく構成されている。ＨＶＮＭＯＳ１０１，１０２は、ソースと共通電位ＣＯＭとの間に電流負帰還用の抵抗体（以下、電流帰還抵抗とする）１１１，１１２がそれぞれ接続され、ソースフォロア構成になっている。
このようにＨＶＮＭＯＳ１０１，１０２のソースと共通電位ＣＯＭとの間に電流帰還抵抗１１１，１１２を挿入して、ＨＶＮＭＯＳ１０１，１０２をソースフォロア構成にする。かつ、ＨＶＮＭＯＳ１０１，１０２のゲートと共通電位ＣＯＭとの間に印加する電圧を、ＨＶＮＭＯＳ１０１，１０２の負荷抵抗１０３，１０４側電源電圧の最低値を供給する補助直流電源Ｅ１よりも低い電圧値に設定する。これによって、ＨＶＮＭＯＳ１０１，１０２のドレイン電流の定電流性が改善されるとともに、電流帰還抵抗１１１，１１２での電圧降下を小さく抑えることができる。
電流帰還抵抗１１１，１１２での電圧降下を小さく抑えることで、ＨＶＮＭＯＳ１０１，１０２のドレイン・ソース間電圧の値に依らず、ＨＶＮＭＯＳ１０１，１０２のドレイン電流が小さくなり、かつＨＶＮＭＯＳ１０１，１０２のドレイン電流の変動が小さくなる。このため、ＨＶＩＣ１００の内部電位の高電位側への変動および低電位側への変動に依らず、負荷抵抗１０３，１０４の電圧降下を適切に保って、安定した信号伝達を行うことができる。また、レベルシフト回路の消費電力を削減することができる。
図５に示すＨＶＩＣ１００のレベルシフト回路の動作について、図６を参照して説明する。図６の符号１４１は、ＨＶＮＭＯＳ１０１，１０２単独でのドレイン・ソース間電圧ＶDSとドレイン電流ＩDとの関係を示している。図６の符号１４２は、ＨＶＮＭＯＳ１０１，１０２のソースと共通電位ＣＯＭとの間に電流帰還抵抗１１１，１１２を挿入した場合の、ＨＶＮＭＯＳ１０１，１０２単独でのドレイン・ソース間電圧ＶDSとドレイン電流ＩDとの関係を示している。
ＨＶＩＣ１００では、ＭＯＳＦＥＴ１０１，１０２がそれぞれオン信号１３１およびオフ信号１３２の入力によって導通したとき、ドレイン電流ＩDによる電流帰還抵抗１１１，１１２での電圧降下により、ＨＶＮＭＯＳ１０１，１０２のゲート・ソース間電圧が減少する。電流帰還抵抗１１１，１１２の電圧降下はゲート電圧（定電圧ダイオード１１３，１１４のツェナー電圧）からＨＶＮＭＯＳ１０１，１０２のゲートしきい値電圧を減算した電圧値を超えないため、ＭＯＳＦＥＴ１０１，１０２のドレイン電流ＩDに負帰還がかかる。
ＭＯＳＦＥＴ１０１，１０２のドレイン電流ＩDに負帰還がかかることで、図６に示すように定電流領域が広い電圧・電流特性１４２となる。このため、交流出力端子ＯＵＴの電位が共通電位ＣＯＭに近い場合に負荷抵抗１０３または負荷抵抗１０４の負荷直線１４３で決定されるドレイン電流ＩLと、交流出力端子ＯＵＴの電位がブリッジ回路１２０の電源電位Ｖｄｃに近い場合に負荷抵抗１０３または負荷抵抗１０４の負荷直線１４４で決定されるドレイン電流ＩHと、の差が小さくなり、レベルシフト回路の損失の増加が防止される。
図７は、従来のレベルシフト素子を内蔵したＨＶＩＣの別の一例の回路構成を示す回路図である。図７は、引用文献２の図３である。図７に示すＨＶＩＣ１５０は、ｎチャネルＭＯＳＦＥＴ１５１、カレントミラー回路１５２および高電位側回路部１５３を備える。ｎチャネルＭＯＳＦＥＴ１５１は、内部ノード１５４と共通電位ＣＯＭの間に接続されている。カレントミラー回路１５２は、電流供給部１５５，１５６から供給される電流に応じた電流を流す。
高電位側回路部１５３は、カレントミラー回路１５２を流れる電流に応じた電圧信号を発生させて、上アームのＩＧＢＴ１２１のゲート駆動信号を生成する。カレントミラー回路１５２は、ＨＶＮＭＯＳ１５７およびバイポーラトランジスタ１５８，１５９を備える。ＨＶＮＭＯＳ１５７は、ゲートが内部ノード１５４に接続され、ドレインが交流出力端子ＯＵＴに接続されている。また、ＨＶＮＭＯＳ１５７は、ソースと共通電位ＣＯＭとの間にバイポーラトランジスタ１５８が接続され、ソースフォロワ構成になっている。
ＨＶＮＭＯＳ１５７は、ゲート電圧よりもドレイン電圧が高くなり、ソースフォロワモードで動作し、高電圧がバイポーラトランジスタ１５８，１５９へ供給されるのを防止する。また、ＨＶＮＭＯＳ１５７は、電流供給部１５５，１５６から供給される電流Ｉｒに等しい電流を高電位側回路部１５３から引き抜くレベルシフト素子である。符号ＨＩＮは上アームのＩＧＢＴ１２１のオン・オフを制御するパルス信号である。符号ＬＩＮは、下アームのＩＧＢＴ１２２のオン・オフを制御するパルス信号である。
これら図５，７に示すＨＶＩＣ１００，１５０のように、レベルシフト素子であるＨＶＮＭＯＳをソースフォロア構成とすることで、ＨＶＮＭＯＳのソースと共通電位ＣＯＭとの間に何も接続しない場合と比べて、ＨＶＮＭＯＳの飽和電流（ドレイン電流）を小さくし、かつ定電流化することができる。このため、プロセスばらつき（例えばゲート絶縁膜の厚さのばらつきなど）によるＨＶＮＭＯＳの飽和電流のばらつきも抑制され、安定したレベルシフト動作が可能となる。
ＨＶＩＣの別の一例として、ＨＶＩＣチップの内部寄生ダイオードのアノードと共通電位ＣＯＭとの間に当該内部寄生ダイオードに直列に抵抗体を接続した装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、ブリッジ回路の上アームのＩＧＢＴと下アームのＩＧＢＴとの接続点の電位が負電位になりすぎたときに、ＨＶＩＣチップの内部寄生ダイオードの順方向電流を抵抗体で抑制して、ＨＶＩＣチップを保護している。この抵抗体は、ＨＶＩＣチップ上に絶縁層を介して設けられたポリシリコン層で構成される。
従来のＨＶＩＣ１００の構造およびＨＶＮＭＯＳ１０１，１０２の構造について、図８，９を参照して説明する。図８は、従来の半導体装置の平面レイアウトを示す平面図である。平面レイアウトとは、半導体基板（半導体チップ）１６０のおもて面側から見た各部の平面形状および配置構成である。図９は、図８の矩形枠ＡＡにおける断面構造を示す斜視図である。図９には、図８の高電位側回路部のセット（ｓｅｔ）用のレベルシフト回路を構成するＨＶＮＭＯＳ１０１を示す。
図８に示す従来の半導体装置は、同一の半導体基板１６０上に高電位側領域１７１および低電位側領域１７２を備え、これらの領域をＨＶＪＴ１７３で電気的に分離したＨＶＩＣ１００である。ｐ--型の半導体基板１６０のおもて面の表面層には、ｎ-型拡散領域１６２およびｐ-型分離領域１６４がそれぞれ選択的に設けられている（図９参照）。ｐ-型分離領域１６４は、拡散領域である。以下、ｐ--型の半導体基板１６０の、ｎ-型拡散領域１６２およびｐ-型分離領域１６４以外の部分をｐ--型基板領域１６１とする。
高電位側領域１７１は、ｎ-型拡散領域１６２の内部に略矩形状の平面レイアウトに配置されたｎ型拡散領域１６３で構成される。ｐ-型分離領域１６４は、ｎ-型拡散領域１６２およびｐ--型基板領域１６１に接し、かつｎ-型拡散領域１６２の周囲を囲む環状の平面レイアウトに配置されている。ｐ-型分離領域１６４とｎ-型拡散領域１６２とのｐｎ接合で形成される寄生ダイオードでＨＶＪＴ１７３が構成される。ｐ-型分離領域１６４の内部には、ｎ-型拡散領域１６２の周囲を囲む環状の平面レイアウトにｐ+型コンタクト領域１６５が選択的に配置されている。
ｐ+型コンタクト領域１６５は、共通電位ＣＯＭの電極パッド（以下、ＣＯＭ電極パッドとする）１９１に電気的に接続され、ｐ-型分離領域１６４およびｐ--型基板領域１６１を共通電位ＣＯＭに固定する。低電位側領域１７２は、ｐ--型基板領域１６１に選択的に設けられたｎ型拡散領域１６６で構成される。ｎ型拡散領域１６６は、ｐ-型分離領域１６４に対してｎ型拡散領域１６３の反対側に配置され、ｐ-型分離領域１６４によりｎ型拡散領域１６３と電気的に絶縁されている。
ＨＶＩＣ１００の高電位側回路部のセット用およびリセット（ｒｅｓｅｔ）用のレベルシフト回路を構成するＨＶＮＭＯＳ１０１，１０２は、ＨＶＪＴ１７３に配置されている。図９に示すように、ＨＶＮＭＯＳ１０１は、バックゲートとなるｐ型拡散領域（以下、ｐ型バックゲート領域とする）１８１、ｎ+型ソース領域１８２、ｐ+型コンタクト領域１８３、ｎ+型ドレイン領域１８４およびゲート電極１８５を備える。ｐ型バックゲート領域１８１およびｎ+型ドレイン領域１８４は、ｎ-型拡散領域１６２の内部にそれぞれ選択的に設けられている。ｐ型バックゲート領域１８１の深さは、ｎ-型拡散領域１６２の深さよりも浅い。
ｐ型バックゲート領域１８１は、ｐ-型分離領域１６４と離して、ｐ-型分離領域１６４よりもｎ型拡散領域１６３側に配置される。ｎ+型ドレイン領域１８４は、ｐ型バックゲート領域１８１と離して、ｐ型バックゲート領域１８１よりもｎ型拡散領域１６３側に配置される。ｎ+型ソース領域１８２およびｐ+型コンタクト領域１８３は、ｐ型バックゲート領域１８１の内部に選択的に設けられている。ｎ+型ソース領域１８２およびｐ+型コンタクト領域１８３は、抵抗体ＲSFを介してＣＯＭ電極パッド１９１に電気的に接続されている。抵抗体ＲSFは、図５の電流帰還抵抗１１１に相当する。
ＨＶＮＭＯＳ１０１のｐ型バックゲート領域１８１およびｎ+型ソース領域１８２と、共通電位ＣＯＭに固定された領域（ｐ--型基板領域１６１およびｐ-型分離領域１６４）と、はｎ-型拡散領域１６２によって電気的に分離される。これによって、ＨＶＮＭＯＳ１０１のソース電位と、共通電位ＣＯＭと、が電気的に分離される。かつ、これらｎ-型拡散領域１６２で電気的に分離された領域間に抵抗体（以下、ソースフォロワ抵抗とする）ＲSF等の抵抗素子が接続される。これによって、ＨＶＮＭＯＳ１０１がソースフォロワ構成となっている。ＨＶＮＭＯＳ１０２の構成は、ＨＶＮＭＯＳ１０１と同様である。
ｐ型バックゲート領域１８１が共通電位ＣＯＭに固定された領域と電気的に分離されることで、ｐ型バックゲート領域１８１の電位を共通電位ＣＯＭ以外の電位に固定することが可能となる。また、ブリッジ回路を構成するＩＧＢＴ１２１，１２２のスイッチングによりＨＶＮＭＯＳ１０１のドレインが数百ボルトの高電圧に持ち上がったとしても、ｎ-型拡散領域１６２の、ｐ型バックゲート領域１８１とｐ--型基板領域１６１とに挟まれた部分が空乏化し耐圧が確保される。
特許第３９００１７８号公報 特許第５５３０６６９号公報 米国特許第６５９７５５０号明細書
しかしながら、ソースフォロワ構成のＨＶＮＭＯＳが自己分離構造やｐｎ接合分離構造で他の素子と分離されている場合、半導体基板（半導体チップ）内に寄生構造が形成される。このため、意図しない寄生電流によりソースフォロワによるＨＶＮＭＯＳの電流制御ができない虞がある。例えば、半導体基板１６０上のＨＶＮＭＯＳ１０１と他の素子とが自己分離構造で素子分離されている場合（図８，９参照）、次の寄生動作が生じる。
ＨＶＮＭＯＳ１０１がオン状態にあり、ＨＶＮＭＯＳ１０１のドレイン電流が電流帰還抵抗１１１での電圧降下で抑制されたときに、ＨＶＮＭＯＳ１０１のｎ+型ソース領域１８２およびｐ型バックゲート領域１８１の電位が、ｎ-型拡散領域１６２のｐ型バックゲート領域１８１直下の部分（ｐ型バックゲート領域１８１とｐ--型基板領域１６１とに挟まれた部分）の電位よりも０．６Ｖ以上高くなるとする。
この場合、ｐ型バックゲート領域１８１、ｎ-型拡散領域１６２、ｐ--型基板領域１６１およびｐ-型分離領域１６４からなるｐｎｐ寄生バイポーラトランジスタ１９２がｐ--型基板領域１６１に対して動作する。このため、ＨＶＮＭＯＳ１０１のｎ+型ソース領域１８２と共通電位ＣＯＭとの間のインピーダンスが極端に低くなり、ソースフォロワ構成によるＨＶＮＭＯＳ１０１のドレイン電流安定化の効果が失われる虞がある。
この発明は、上述した従来技術による問題点を解消するため、安定したレベルシフト動作を行うことができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の一方の主面側に、第２導電型の第１半導体領域が選択的に設けられている。前記半導体基板と前記第１半導体領域とのｐｎ接合で分離構造が形成されている。前記分離構造は、電位の異なる領域を分離する。前記第１半導体領域に、半導体素子が設けられている。前記半導体素子は、第２導電型の第２，３半導体領域、ゲート絶縁膜およびゲート電極を有し、前記最低電位を基準とした信号を、前記最低電位と異なる電位を基準とした信号に変換する。前記第２半導体領域は、前記半導体基板の一方の主面側に、前記第１半導体領域と離して選択的に設けられている。前記第２半導体領域は、第１抵抗体を介して最低電位の電極に電気的に接続されている。前記第３半導体領域は、前記第１半導体領域の内部が選択的に設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記ゲート絶縁膜は、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板に沿って設けられている。前記ゲート電極は、前記ゲート絶縁膜に沿って設けられている。前記半導体基板の一方の主面側に、所定距離で前記第２半導体領域と離して、第１導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、前記最低電位の電極に電気的に接続されている。前記第４半導体領域は、前記半導体基板よりも不純物濃度が高い。前記第２半導体領域は、第２抵抗体を介して前記第４半導体領域と電気的に接続されている。前記第２抵抗体は、前記半導体基板の、前記第２半導体領域と前記第４半導体領域との間の部分で構成されている。
また、この発明にかかる半導体装置は、上述した発明において、第１導電型の第５半導体領域をさらに備える。前記第５半導体領域は、前記半導体基板の一方の主面側に選択的に設けられ、前記第１半導体領域に接する。前記第５半導体領域は、前記半導体基板よりも不純物濃度が高い。前記分離構造は、前記第５半導体領域と前記第１半導体領域とのｐｎ接合で形成されている。前記第２半導体領域および前記第４半導体領域は、前記第５半導体領域の内部に設けられている。前記ゲート絶縁膜は、前記第１半導体領域と前記第２半導体領域との間の前記第５半導体領域に沿って設けられている。前記第２抵抗体は、前記第５半導体領域の、前記第２半導体領域と前記第４半導体領域との間の部分で構成されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第１導電型の第６半導体領域をさらに備える。前記第６半導体領域は、前記第１半導体領域の内部に選択的に設けられ、前記半導体基板の、前記第２半導体領域と前記第４半導体領域との間の部分に接する。前記第６半導体領域は、前記半導体基板よりも不純物濃度が高い。前記第２半導体領域は、前記第６半導体領域の内部に、前記半導体基板の、前記第２半導体領域と前記第４半導体領域との間の部分に接して設けられている。前記ゲート絶縁膜は、前記第１半導体領域と前記第２半導体領域との間の前記第６半導体領域に沿って設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第１導電型の第６半導体領域をさらに備える。前記第６半導体領域は、前記第１半導体領域の内部に選択的に設けられ、前記第５半導体領域の、前記第２半導体領域と前記第４半導体領域との間の部分に接する。前記第６半導体領域は、前記第５半導体領域よりも不純物濃度が高い。前記第２半導体領域は、前記第６半導体領域の内部に、前記第５半導体領域の、前記第２半導体領域と前記第４半導体領域との間の部分に接して設けられている。前記ゲート絶縁膜は、前記第１半導体領域と前記第２半導体領域との間の前記第６半導体領域に沿って設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の、前記第２半導体領域と前記第４半導体領域との間の部分に選択的に設けられた第２導電型の第７半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の、前記第２半導体領域と前記第４半導体領域との間の部分に選択的に設けられ、前記第６半導体領域に電気的に接続された第２導電型の第７半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域の、前記第２半導体領域と前記第４半導体領域との間の部分に選択的に設けられた第２導電型の第７半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域の、前記第２半導体領域と前記第４半導体領域との間の部分に選択的に設けられ、前記第６半導体領域に電気的に接続された第２導電型の第７半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第７半導体領域の電位は、浮遊電位または電源電位であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１抵抗体は、前記第２抵抗体に並列に接続された抵抗素子であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１抵抗体の抵抗値よりも前記第２抵抗体の抵抗値の方が高いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１抵抗体として、前記第２抵抗体を用いることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子は、前記分離構造を形成するｐｎ接合に沿って配置されている。前記第４半導体領域は、前記半導体基板の一方の主面と平行な方向で、かつ前記分離構造を形成するｐｎ接合のうち、前記半導体素子が配置された部分のｐｎ接合面と直交する方向に、前記第２半導体領域と対向しないことを特徴とする。
上述した発明によれば、自己分離構造やｐｎ接合分離構造で素子分離した半導体基板であっても、半導体基板内に寄生構造が形成されない。このため、ソースフォロワ構成によるＨＶＮＭＯＳの電流制御効果（ドレイン電流安定化）が安定して得られる。
本発明にかかる半導体装置によれば、安定したレベルシフト動作を行うことができるという効果を奏する。
実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。 図１の矩形枠Ａにおける断面構造を示す斜視図である。 実施の形態１にかかる半導体装置の変形例の構造を示す斜視図である。 実施の形態１にかかる半導体装置の変形例の構造を示す斜視図である。 実施の形態１にかかる半導体装置の変形例の構造を示す斜視図である。 実施の形態１にかかる半導体装置の変形例の構造を示す斜視図である。 実施の形態１にかかる半導体装置の変形例の構造を示す斜視図である。 実施の形態２にかかる半導体装置の構造を示す斜視図である。 実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。 実施の形態４にかかる半導体装置の平面レイアウトを示す平面図である。 実施の形態５にかかる半導体装置の平面レイアウトを示す平面図である。 従来のレベルシフト素子を内蔵したＨＶＩＣの回路構成を示す回路図である。 図５のレベルシフト素子の電圧・電流特性を示す特性図である。 従来のレベルシフト素子を内蔵したＨＶＩＣの別の一例の回路構成を示す回路図である。 従来の半導体装置の平面レイアウトを示す平面図である。 図８の矩形枠ＡＡにおける断面構造を示す斜視図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、図１，２Ａ，５を参照して説明する。図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。平面レイアウトとは、半導体基板（半導体チップ）１０のおもて面側から見た各部の平面形状および配置構成である。図２Ａは、図１の矩形枠Ａにおける断面構造を示す斜視図である。図２Ａには、図１の高電位側回路部のセット（ｓｅｔ）用のレベルシフト回路を構成するＨＶＮＭＯＳ２１を示す。
図１，２Ａに示す実施の形態１にかかる半導体装置は、同一の半導体基板１０上に高電位側領域１１および低電位側領域１２を備え、これらの領域を高耐圧接合終端領域（ＨＶＪＴ）１３で電気的に分離した高耐圧集積回路装置（ＨＶＩＣ）２０である。ＨＶＩＣ２０は、例えば、電力変換用のブリッジ回路１２０の一相分を構成するＩＧＢＴ１２１，１２２のうちの上アーム（高電位側）のＩＧＢＴ１２１を駆動するゲートドライバＩＣである。
実施の形態１にかかる半導体装置を適用した回路構成例は、図５に示す回路構成のＨＶＩＣ１００およびＨＶＮＭＯＳ１０１，１０２に代えて、図１，２ＡのＨＶＩＣ２０およびＨＶＮＭＯＳ２１，２２を適用したものである。すなわち、実施の形態１にかかる半導体装置を適用した例えば電力変換装置は、図５の符号１００〜１０２をそれぞれ符号２０〜２２とした回路構成を有する。ブリッジ回路１２０を構成するスイッチング素子として、ＩＧＢＴ２１，２２に代えて、直列接続された２つのＭＯＳＦＥＴを用いてもよい。
ｐ--型の半導体基板１０には、ｎ-型拡散領域（第１半導体領域）２およびｐ-型分離領域（第５半導体領域）４がそれぞれ選択的に配置され自己分離構造が形成されている。ｐ-型分離領域４は、ｐ-型拡散領域である。以下、ｐ--型の半導体基板１０の、拡散領域２，４が形成されていない部分をｐ--型基板領域１とする。図２Ａでは、ｐ--型基板領域１を「ｐ--ｓｕｂ」と図示する（図２Ｂ〜２Ｅにおいても同様）。半導体基板１０は、例えば略矩形状の平面形状を有する。ｎ-型拡散領域２は、例えば略矩形状の平面レイアウトに配置されている。
ｎ-型拡散領域２には、例えば略矩形状の平面レイアウトにｎ型拡散領域３が配置されている。ｐ-型分離領域４は、ｎ-型拡散領域２およびｐ--型基板領域１に接し、かつｎ-型拡散領域２の周囲を囲む環状の平面レイアウトに配置されている。図１には、ｐ-型分離領域４が略矩形状の平面レイアウトでｎ-型拡散領域２の周囲を囲んだ状態を示す。ｎ-型拡散領域２、ｐ-型分離領域４およびｐ--型基板領域１は、ｎ型拡散領域３の周囲を略同心円状に囲む平面レイアウトに配置されている。
以降、半導体基板１０のおもて面（拡散領域２〜４，６側の面）に平行な方向に、ｎ型拡散領域３側を内側（チップ内側）とし、ｎ型拡散領域３側に対して反対側を外側（チップ外側）とする。ｐ--型基板領域１には、ｐ-型分離領域４よりも外側に、例えば略矩形状の平面レイアウトにｎ型拡散領域６が配置されている。ｎ型拡散領域６は、ｐ-型分離領域４に接していてもよい。拡散領域とは、半導体基板１０にイオン注入等により不純物を導入することで形成された領域である。
図１には、半導体基板１０のおもて面の表面層のｎ-型拡散領域２以外の部分全体にｐ-型分離領域４が配置されていてもよい（すなわち、図１のｐ--型基板領域１の部分をｐ-型分離領域４とした状態）。この場合、ｎ型拡散領域６は、ｐ-型分離領域４の、後述するｐ+型共通電位領域（第４半導体領域）５よりも外側に配置される。ｐ--型基板領域１は、半導体基板１０の裏面の表面層（後述する基板裏面側のｐ型領域１ａ：図２参照）のみとなる。
ｐ-型分離領域４に代えて後述するようにｐ--型基板領域１を半導体基板１０のおもて面に露出させてもよいが（図２Ｃ参照）、ｐ-型分離領域４を設けることで正電荷に対する耐性が高くなる。その理由は、ｐ-型分離領域４を配置した部分で半導体基板１０のおもて面側のｐ型不純物濃度が高くなるため、層間絶縁膜に堆積した正電荷の悪影響を受けにくく、半導体基板１０のおもて面側がｎ型に反転しにくくなるからである。
高電位側領域１１は、その周囲をＨＶＪＴ１３で囲まれており、高電位側の補助直流電源Ｅ１の正極ラインの電位（以下、高電位側電源電位とする：ＨＶＩＣ２０の最高電位）Ｖｃｃ１や高電位側回路部１１０の基準電位ＶＳが数百Ｖの高電位になったとしても（図５参照）、ＨＶＪＴ１３により低電位側領域１２と電気的に分離される。高電位側回路部１１０の基準電位ＶＳは、上アームのＩＧＢＴ１２１と下アームのＩＧＢＴ１２２との接続点１２３の電位である。高電位側領域１１は、ｎ型拡散領域３で構成される。
ｎ型拡散領域３は、高電位側電源電位Ｖｃｃ１に電気的に接続されている。ｎ型拡散領域３には、例えば高電位側回路部１１０が配置される。高電位側回路部１１０は、高電位側電源電位Ｖｃｃ１を電源電位とし、基準電位ＶＳで動作し、低電位側回路部１１５からの信号に基づいてブリッジ回路１２０の交流出力端子ＯＵＴから出力される信号を生成する例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路である。
ＨＶＪＴ１３は、ｐ-型分離領域４とｎ-型拡散領域２とのｐｎ接合で形成される寄生ダイオードで構成される耐圧領域である。ｎ-型拡散領域２には、ＨＶＩＣ２０の高電位側回路部のセット用およびリセット（ｒｅｓｅｔ）用のレベルシフト回路を構成するＨＶＮＭＯＳ２１，２２が配置されている。ＨＶＮＭＯＳ２１，２２は、共通電位ＣＯＭを基準とした信号をブリッジ回路１２０の電源電位Ｖｄｃを基準とした信号に変換するレベルシフト素子である。共通電位ＣＯＭは、ブリッジ回路１２０の主直流電源およびＨＶＩＣ２０の補助直流電源Ｅ１，Ｅ２の負極側の電位であり、例えば接地電位であってもよい。ＨＶＮＭＯＳ２１，２２は、例えば高電位側領域１１を中心として点対称に配置されることが好ましい。
ｐ-型分離領域４の内部には、ｎ-型拡散領域２と離して、ｐ+型コンタクト領域（以下、ｐ+型共通電位領域とする）５が選択的に配置されている。ｐ+型共通電位領域５は、ｐ-型分離領域４を共通電位ＣＯＭに固定する。ｐ+型共通電位領域５は、内側から外側へ向かう方向（ｐ-型分離領域４の径方向Ｄ）にＨＶＮＭＯＳ２１，２２に対向しない位置に配置される。
また、ｐ+型共通電位領域５は、ＨＶＮＭＯＳ２１，２２の後述するｐ型バックゲート領域３１およびソースコンタクト領域３６との間で所定の抵抗値の拡散抵抗（抵抗体）Ｒ’が得られる距離Ｘ１で当該ｐ型バックゲート領域３１およびソースコンタクト領域３６と離して配置されている。
例えば、ＨＶＮＭＯＳ２１，２２が、略矩形状のｐ-型分離領域４の１組の対辺４ａ，４ｂにそれぞれ対向する位置に配置されているとする。この場合、ｐ+型共通電位領域５は、ｐ-型分離領域４の他の１組の対辺４ｃ，４ｄに、ｐ-型分離領域４の周方向Ｒに沿って配置される。ｐ+型共通電位領域５は、ｐ-型分離領域４の当該１組の対辺４ｃ，４ｄからもう１組の対辺４ａ，４ｂに延在する略Ｕ字状または略Ｃ字状の平面レイアウトに配置されてもよい。
低電位側領域１２は、ｎ型拡散領域６で構成される。ｎ型拡散領域６は、低電位側回路部１１５の最高電位（低電圧側の補助直流電源Ｅ２の正極ラインの電位Ｖｃｃ２：図５参照）に電気的に接続されている。低電位側領域１２には、図示省略する内部回路（低電位側回路部１１５）などが配置される。低電位側回路部１１５は、例えば、共通電位ＣＯＭを基準電位として動作し、ＨＶＮＭＯＳ２１，２２を駆動するＣＭＯＳ回路である。
次に、セット用およびリセット用のレベルシフト回路を構成するＨＶＮＭＯＳ２１，２２の構成について、図２Ａを参照して説明する。図２Ａには、略矩形状の平面レイアウトを有するｐ-型分離領域４の４辺４ａ〜４ｄのうちの１辺４ａの一部（ＨＶＮＭＯＳ２１が配置された部分：図１の矩形枠Ａ）を示す。
ＨＶＮＭＯＳ２１のソース・ドレイン間には、ＨＶＮＭＯＳ２１のオン時に例えば１０Ｖ程度の電圧が印加される。ＨＶＮＭＯＳ２２のソース・ドレイン間には、ＨＶＮＭＯＳ２２のオン時に例えば最大６００Ｖ程度の電圧が印加される。ここでは、ＨＶＮＭＯＳ２１の構成について説明するが、ＨＶＮＭＯＳ２２の構成はＨＶＮＭＯＳ２１と同様である。
ＨＶＮＭＯＳ２１は、バックゲートとなるｐ型拡散領域（ｐ型バックゲート領域：第６半導体領域）３１、ｎ+型ソース領域（第２半導体領域）３２、ｐ+型コンタクト領域３３、ｎ+型ドレイン領域（第３半導体領域）３４およびゲート電極３５を備えた高耐圧（例えば６００Ｖ以上）の横型のｎチャネル型ＭＯＳＦＥＴである。ｐ型バックゲート領域３１およびｎ+型ドレイン領域３４は、ｎ-型拡散領域２の、基板おもて面側の表面層にそれぞれ選択的に設けられている。
ｐ型バックゲート領域３１は、ｎ型拡散領域３（すなわち高電位側領域１１：図１参照）の周囲を囲む環状の平面レイアウトに配置されていてもよい。ｐ型バックゲート領域３１をｎ型拡散領域３の周囲を囲む環状の平面レイアウトに配置した場合、ｐ型バックゲート領域３１およびｐ-型分離領域４とｎ-型拡散領域２とのｐｎ接合で寄生ダイオードが形成され、当該寄生ダイオードでＨＶＪＴ１３が構成される。
また、ｐ型バックゲート領域３１は、基板裏面側のｐ型領域１ａに達していてもよい。基板裏面側のｐ型領域１ａとは、半導体基板１０のおもて面から拡散領域２，４，６よりも深さ方向Ｚに深い部分に、これらの領域が形成されないことでｐ--型基板領域１として残っている部分（半導体基板１０の裏面の表面層）である。深さ方向Ｚとは、半導体基板１０のおもて面から裏面に向かう方向である。
基板裏面側のｐ型領域１ａの比抵抗は、ＨＶＮＭＯＳ２１のオン時に、基板裏面側のｐ型領域１ａとｎ-型拡散領域２とのｐｎ接合から伸びる空乏層を、基板裏面側のｐ型領域１ａに深く広げることができる程度に高くする。すなわち、基板裏面側のｐ型領域１ａ側に伸びる空乏層の体積を増やしてＨＶＮＭＯＳ２１の耐圧（耐電圧）を確保する。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。基板裏面側のｐ型領域１ａの比抵抗は、例えば１００Ωｃｍ程度であってもよい。
ｎ+型ドレイン領域３４は、ｐ型バックゲート領域３１よりも内側に、ｐ型バックゲート領域３１と離して配置されている。ｎ+型ソース領域３２およびｐ+型コンタクト領域３３は、ｐ型バックゲート領域３１の内部にそれぞれ選択的に設けられ、互いに接する。ｎ+型ソース領域３２とｐ型バックゲート領域３１とは、ｐ+型コンタクト領域３３を介して短絡されている。
ｎ+型ソース領域３２とｐ型バックゲート領域３１とが短絡されていることで、基板おもて面に平行な方向に基板おもて面に沿って形成されるｎ+型ソース領域３２、ｐ型バックゲート領域３１およびｎ-型拡散領域２からなるｎｐｎ寄生バイポーラトランジスタ（以下、横方向のｎｐｎ寄生バイポーラトランジスタとする）が動作することが抑制される。このため、当該横方向のｎｐｎ寄生バイポーラトランジスタによる素子破壊が生じることを防止することができる。
ｎ+型ソース領域３２およびｐ+型コンタクト領域３３は、例えばｐ-型分離領域４の周方向Ｒに交互に繰り返し配置されていてもよい。以下、ｐ-型分離領域４の周方向Ｒに交互に繰り返し配置された１組以上のｎ+型ソース領域３２およびｐ+型コンタクト領域３３をまとめてソースコンタクト領域３６とする。ソースコンタクト領域３６の端部３６ａ，３６ｂは、ｎ+型ソース領域３２およびｐ+型コンタクト領域３３のいずれであってもよい。
ソースコンタクト領域３６は、抵抗体（ソースフォロワ抵抗）ＲSFを介して共通電位ＣＯＭの電極パッド（ＣＯＭ電極パッド）４１に電気的に接続されている。すなわち、ＨＶＮＭＯＳ２１はソースフォロワ構成となっている。ソースフォロワ抵抗ＲSFは、図５の電流帰還抵抗１１１に相当する。ソースフォロワ抵抗ＲSFは、ＨＶＮＭＯＳ２１のオン時に電圧降下して、ＨＶＮＭＯＳ２１のドレイン電流を小さくする機能を有する。
ソースフォロワ抵抗ＲSFは、例えば、半導体基板１０のおもて面上に絶縁層（不図示）を介して設けられたポリシリコン（ｐｏｌｙ−Ｓｉ）層などの抵抗素子で構成される。ソースフォロワ抵抗ＲSFをポリシリコン層で構成する場合、例えば、ソースフォロワ抵抗ＲSFと半導体基板１０とを絶縁する絶縁層のコンタクトホールを介して、当該ポリシリコン層一方の端部がソースコンタクト領域３６に接続され、他方の端部がＣＯＭ電極パッド４１に接続される。ソースフォロワ抵抗ＲSFの抵抗値は、例えば１ｋΩ程度であってもよい。
ｎ-型拡散領域２の、ｐ型バックゲート領域３１とｎ+型ドレイン領域３４とに挟まれた部分がＨＶＮＭＯＳ２１のｎ-型ドリフト領域として機能する。ｐ型バックゲート領域３１の、ｎ-型ドリフト領域とｎ+型ソース領域３２とに挟まれた部分の表面上には、ゲート絶縁膜（不図示）を介してゲート電極３５が設けられている。ｎ+型ドレイン領域３４は、ドレイン電極（不図示）に電気的に接続されている。
ｐ-型分離領域４は、ＨＶＮＭＯＳ２１のｐ型バックゲート領域３１よりも外側に配置されている。ｐ-型分離領域４は、ＨＶＮＭＯＳ２１のｐ型バックゲート領域３１、ｎ+型ソース領域３２およびｐ+型コンタクト領域３３に接し、これらの領域に電気的に接続されている。また、ｐ-型分離領域４は、ｐ--型基板領域１に接し、ｐ--型基板領域１に電気的に接続されている。ｐ-型分離領域４の内部には、ｐ+型共通電位領域５が選択的に設けられている。
ｐ+型共通電位領域５は、ＨＶＪＴ１３に形成される寄生ダイオードのアノードコンタクト領域として機能する。ｐ+型共通電位領域５は、ｐ-型分離領域４の径方向ＤにＨＶＮＭＯＳ２１のｎ+型ソース領域３２およびｐ+型コンタクト領域３３に対向する位置には配置されていない。ｐ+型共通電位領域５は、ＣＯＭ電極パッド４１に電気的に接続され、ｐ-型分離領域４およびｐ--型基板領域１を共通電位ＣＯＭに固定する。
また、ｐ+型共通電位領域５は、ＨＶＮＭＯＳ２１のｐ型バックゲート領域３１およびソースコンタクト領域３６との間に挟まれた部分で所定の抵抗値の拡散抵抗Ｒ’が得られるように、所定の距離Ｘ１で当該ｐ型バックゲート領域３１およびソースコンタクト領域３６と離して配置される。すなわち、ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のｐ型バックゲート領域３１およびソースコンタクト領域３６とは、ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のｐ型バックゲート領域３１およびソースコンタクト領域３６との間の拡散抵抗Ｒ’（または後述する基板抵抗：図２Ｃ，２Ｄ参照）を介して電気的に接続されている。
ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のｐ型バックゲート領域３１およびソースコンタクト領域３６とを上記拡散抵抗Ｒ’ （または基板抵抗）を介して接続することで、ｐ型バックゲート領域３１とｐ--型基板領域１（基板裏面側のｐ型領域１ａ）との間に電位差が生じる。このため、ＨＶＮＭＯＳ２１のソース電位と、共通電位ＣＯＭと、を電気的に分離することができる。ｐ型バックゲート領域３１とｐ--型基板領域１との間の電位差は、ソースコンタクト領域３６の両端部３６ａ，３６ｂに形成される各拡散抵抗Ｒ’の合成抵抗で調整される。
また、ｐ型バックゲート領域３１はｐ-型分離領域４を介してｐ--型基板領域１に短絡（または後述するようにｐ--型基板領域１に直接短絡：図２Ｃ，２Ｄ参照）しているため、半導体基板１０内に寄生構造が形成されない。このため、ＨＶＮＭＯＳ２１のｎ+型ソース領域３２と共通電位ＣＯＭとの間のインピーダンスが極端に低くなることを防止することができる。したがって、ソースフォロワ構成によるＨＶＮＭＯＳ２１の電流制御効果（ドレイン電流安定化）が安定して得られる。
拡散抵抗Ｒ’およびソースフォロワ抵抗ＲSFは、ＣＯＭ電極パッド４１とＨＶＮＭＯＳ２１のソースコンタクト領域３６との間に並列に接続されている。この場合、ＨＶＮＭＯＳ２１，２２のドレイン電流の安定化と（ソースフォロワ抵抗ＲSFで実現）と、寄生動作の防止（拡散抵抗Ｒ’で実現）と、をそれぞれ異なる抵抗体で実現することができる。したがって、ソースフォロワ抵抗ＲSFの抵抗値のばらつきや、ノイズ（変位電流）によるソースフォロワ抵抗ＲSFの抵抗値変動を小さくすることができる。
また、拡散抵抗Ｒ’とソースフォロワ抵抗ＲSFとを並列に接続する場合、拡散抵抗Ｒ’は、ソースフォロワ抵抗ＲSFよりも抵抗値を高くし、数十ｋΩ（例えば１ｋΩ〜１０ｋΩ）程度に高抵抗化する。具体的には、例えば、ｐ+型共通電位領域５と、ソースコンタクト領域３６のｐ-型分離領域４の周方向Ｒにおける端部３６ａ，３６ｂと、の最短距離Ｘ１は、例えば５μｍ以上１００μｍ以下程度とする。かつｐ-型分離領域４の不純物濃度は、例えば１×１０13／ｃｍ3程度とすればよい。
また、ｐ型バックゲート領域３１をｎ型拡散領域３の周囲を囲む環状の平面レイアウトに配置した場合、拡散抵抗Ｒ’は、ｐ-型分離領域４およびｐ型バックゲート領域３１の合成抵抗となる。また、ソースフォロワ抵抗ＲSFを設けずに、拡散抵抗Ｒ’自体をソースフォロワ抵抗として用いてもよい。この場合、拡散抵抗Ｒ’は、ゲート・ソース間への印加電圧（例えば５Ｖ程度）からＨＶＮＭＯＳ２１のゲート閾値電圧を減算した電圧値（＝３Ｖ〜４Ｖ程度）以下の電圧降下を生じさせる抵抗値とすることが好ましい。
次に、ＨＶＮＭＯＳ２１の変形例について説明する。図２Ｂ〜２Ｆは、実施の形態１にかかる半導体装置の変形例の構造を示す斜視図である。図２Ｂ〜２Ｆには、図１の矩形枠Ａにおける断面構造を示す。図２Ｂ〜２Ｆに示すＨＶＮＭＯＳ２１が図２Ａに示すＨＶＮＭＯＳ２１と異なる点は、次の通りである。
図２Ｂに示すように、ＨＶＮＭＯＳ２１のｐ型バックゲート領域として、ｐ-型分離領域４を用いてもよい。この場合、ｐ-型分離領域４に、ＨＶＮＭＯＳ２１のｎ+型ソース領域３２およびｐ+型コンタクト領域３３が配置される。ＨＶＮＭＯＳ２１の一部をｐ-型分離領域４に配置する分だけ、図２Ａの場合よりもｐ-型分離領域４の幅を広くしてもよい。ゲート電極３５は、ｐ-型分離領域４の、ｎ-型ドリフト領域とｎ+型ソース領域３２とに挟まれた部分の表面上にゲート絶縁膜（不図示）を介して設けられる。
また、図２Ｃに示すように、ｎ-型拡散領域２とｎ型拡散領域６（図１参照）との間に基板裏面側のｐ型領域１ａから基板おもて面に露出するようにスリット状に残したｐ--型基板領域１で、ｐ-型分離領域を構成してもよい。この場合、ｐ--型基板領域１とｎ-型拡散領域２とのｐｎ接合で形成される寄生ダイオードでＨＶＪＴ１３が構成される。ＨＶＮＭＯＳ２１のｐ型バックゲート領域３１は、ｐ--型基板領域１とｎ-型拡散領域２との境界に跨って設けられる。ｐ+型共通電位領域５は、基板おもて面に露出するようにスリット状に残るｐ--型基板領域１に図２Ａと同様の構成で配置される。
また、図２Ｃに示すＨＶＮＭＯＳ２１に図２Ｂに示すＨＶＮＭＯＳ２１を適用してもよい（図２Ｄ参照）。すなわち、基板おもて面に露出するようにスリット状に残るｐ--型基板領域１で構成したｐ-型分離領域（図２Ｃ参照）を、ＨＶＮＭＯＳ２１のｐ型バックゲート領域として用いてもよい。この場合、基板おもて面に露出するようにスリット状に残るｐ--型基板領域１に、ＨＶＮＭＯＳ２１のｎ+型ソース領域３２およびｐ+型コンタクト領域３３が配置される。ゲート電極３５は、ｐ--型基板領域１の、ｎ-型ドリフト領域とｎ+型ソース領域３２とに挟まれた部分の表面上にゲート絶縁膜（不図示）を介して設けられる。
図２Ｃ，２Ｄのようにｐ-型分離領域をｐ--型基板領域１で構成する場合、ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のソースコンタクト領域３６との間におけるｐ--型基板領域１の基板抵抗により、寄生動作を防止する効果が得られる。
また、図２Ｅに示すように、ｎ-型拡散領域２に代えて、ｎ-型エピタキシャル層５２を設けてもよい。この場合、例えば、ｐ--型支持基板５１上にｎ-型エピタキシャル層５２をエピタキシャル成長させたエピタキシャル基板５０が用いられる。図２Ｅには、ｐ--型支持基板５１を「ｐ--ｓｕｂ」と図示し、ｎ-型エピタキシャル層５２を「ｎ-エピ」と図示する。このエピタキシャル基板５０に、ｎ-型エピタキシャル層５２を深さ方向Ｚに貫通してｐ--型支持基板５１に達するｐ-型分離領域４が略環状の平面レイアウトに配置される。ｎ-型エピタキシャル層５２の、ｐ-型分離領域４よりも内側に、高電位側領域１１を構成するｎ型拡散領域（不図示：図１の符号３）が配置される。ｎ-型エピタキシャル層５２の、ｐ-型分離領域４よりも外側の部分で低電位側領域１２が構成される。ｎ-型エピタキシャル層５２には、図２Ａと同様の構成でＨＶＮＭＯＳ２１の各部が配置される。
また、図２Ｆに示すように、ｐ-型分離領域４に代えて、ｐ-型エピタキシャル層５３を設けてもよい。図２Ｆには、ｐ-型エピタキシャル層５３を「ｐ-エピ」と図示する。この場合、例えば、ｐ--型支持基板５１上にｐ-型エピタキシャル層５３をエピタキシャル成長させたエピタキシャル基板５０が用いられる。このエピタキシャル基板５０に、ｐ-型エピタキシャル層５３を深さ方向Ｚに貫通してｐ--型支持基板５１に達するｎ-型拡散領域２が略矩形状の平面レイアウトに配置される。このｎ-型拡散領域２には、高電位側領域１１を構成するｎ型拡散領域（不図示：図１の符号３）と、図２Ａと同様の構成でＨＶＮＭＯＳ２１の各部と、が配置される。ｐ-型エピタキシャル層５３の内部には、図２Ａと同様の構成でｐ+型共通電位領域５が配置される。ｐ-型エピタキシャル層５３の、ｐ+型共通電位領域５よりも外側に、低電位側領域１２を構成するｎ型拡散領域（不図示：図１の符号６）が配置される。
以上、説明したように、実施の形態１によれば、セット用およびリセット用のレベルシフト回路を構成する各ＨＶＮＭＯＳ（レベルシフト素子）をソースフォロワ構成とすることで、これら２つのＨＶＮＭＯＳのドレイン電流の定電流性が改善され（図６の電圧・電流特性１４２が得られ）、伝達遅延時間差を小さくすることを防止することができる。また、ＨＶＮＭＯＳ（レベルシフト素子）をソースフォロワ構成とすることで、ドレイン電流を抑制することができるため、高速スイッチングによる発熱を抑制する（熱損失を低減させる）ことができ、高周波化が可能となる。
また、実施の形態１によれば、ｐ+型共通電位領域を、ＨＶＮＭＯＳのｐ型バックゲート領域およびソースコンタクト領域と所定距離で離して配置する。このため、ｐ+型共通電位領域とＨＶＮＭＯＳのｐ型バックゲート領域およびソースコンタクト領域とは、当該ｐ+型共通電位領域とＨＶＮＭＯＳのｐ型バックゲート領域およびソースコンタクト領域との間の拡散抵抗（または基板抵抗）を介して電気的に接続される。これにより、ＨＶＮＭＯＳのソース電位と共通電位とを電気的に分離することができ、ＨＶＮＭＯＳを動作させることができる。
また、実施の形態１によれば、ＨＶＮＭＯＳのｐ型バックゲート領域とｐ--型基板領域とが短絡されるため、自己分離構造やｐｎ接合分離構造で素子分離した半導体基板であっても、半導体基板内に寄生構造が形成されない。このため、ソースフォロワ構成によるＨＶＮＭＯＳの電流制御効果（ドレイン電流安定化）が安定して得られる。したがって、ＨＶＮＭＯＳを備えたレベルシフト回路において、安定したレベルシフト動作を行うことができる。
また、実施の形態１によれば、自己分離構造やｐｎ接合分離構造で素子分離した半導体基板であっても、半導体基板内に寄生構造が形成されないため、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ：浮遊帯）法やＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ：チョクラルスキー）法、エピタキシャル成長法等で製造された安価な半導体基板を用いることができる。これにより、シリコン基板内に厚い絶縁層を埋め込んだＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等の高価な半導体基板を用いる必要がないため、コストを低減させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図３は、実施の形態２にかかる半導体装置の構造を示す斜視図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ-型分離領域４にｎ型拡散領域（第７半導体領域）６１を配置し、ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のソースコンタクト領域３６との間の拡散抵抗Ｒ’を高抵抗化した点である。図示省略するが、実施の形態２においても、ＨＶＮＭＯＳ２２の構成はＨＶＮＭＯＳ２１と同様である。
ｎ型拡散領域６１は、ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のソースコンタクト領域３６との間において、ｐ-型分離領域４の、基板おもて面側の表面層に選択的に設けられている。ｐ-型分離領域４の、ｎ型拡散領域６１との界面付近の部分のシート抵抗で、ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のソースコンタクト領域３６との間の拡散抵抗Ｒ’の抵抗値が決まる。ｐ-型分離領域４にｎ型拡散領域６１を設けることで、ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のソースコンタクト領域３６との間の拡散抵抗Ｒ’が高抵抗化される。その理由は、次の通りである。
ｐ-型分離領域４は、例えばイオン注入等で導入したｐ型不純物を拡散させることで形成される。このため、ｐ-型分離領域４の不純物濃度分布は、ガウス分布に基づいて半導体基板１０のおもて面付近で最も高く、かつ深さ方向Ｚに向かうにしたがって低くなっている。したがって、ｐ-型分離領域４の、基板おもて面側の表面層に例えばイオン注入等でｎ型不純物を導入して拡散させてｎ型拡散領域６１を形成することで、ｐ-型分離領域４の、基板おもて面側の実効的なｐ型不純物濃度が低くなり、ｐ-型分離領域４の基板おもて面側のシート抵抗が高くなるからである。
ｐ-型分離領域４の導電型が反転しない程度に、ｐ-型分離領域４の、基板おもて面側の表面層にｎ型不純物が導入されている場合においても、ｐ-型分離領域４の基板おもて面側のシート抵抗を高くすることができる。すなわち、ｎ型拡散領域６１に代えて、ｐ-型分離領域４にｎ型不純物を導入してなる、ｐ-型分離領域４よりも不純物濃度の低いｐ--型拡散領域が設けられていてもよい。この場合、ｐ-型分離領域４の不純物濃度は、例えば１×１０13／ｃｍ3程度であり、当該ｐ--型拡散領域の不純物濃度は例えば６×１０12／ｃｍ3程度である。
また、後述するようにｐ-型分離領域４がｐ-型エピタキシャル層で構成されている場合（図２Ｅ参照）においても、ｐ-型分離領域４にｎ型拡散領域６１を設けることで、ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のソースコンタクト領域３６との間の拡散抵抗Ｒ’が高抵抗化される。その理由は、ｐ-型分離領域４にｎ型拡散領域６１を設けることで、ｐ-型分離領域４の体積が小さくなり、ｐ-型分離領域４およびｎ型拡散領域６１の単位体積当たりのｐ型不純物濃度が高くなるからである。
このようにｐ-型分離領域４にｎ型拡散領域６１（またはｐ--型拡散領域）を配置することで、ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のソースコンタクト領域３６との最短距離Ｘ１を短くしても所定の抵抗値の拡散抵抗Ｒ’が得られる。また、ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のソースコンタクト領域３６との最短距離Ｘ１を短くすることで、ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のソースコンタクト領域３６との間の無効領域の面積が小さくなるため、チップサイズを縮小化することができる。無効領域とは、配線や回路等が配置されない領域である。
また、ｎ型拡散領域６１は、ｐ-型分離領域４の径方向Ｄに所定距離Ｘ２を空けてＨＶＮＭＯＳ２１のソースコンタクト領域３６に対向する。ｎ型拡散領域６１が距離Ｘ２でソースコンタクト領域３６に対向する部分の長さ（ｐ-型分離領域４の周方向Ｒの長さ）Ｘ３は、可能な限り長いことが好ましい。図３には、ｎ型拡散領域６１が距離Ｘ２でソースコンタクト領域３６に対向する部分を内側に突出させた略Ｔ字状の平面レイアウトにｎ型拡散領域６１を配置した場合を示す（太線で囲む部分）。ｐ-型分離領域４にｎ型拡散領域６１を配置することで拡散抵抗Ｒ’を高抵抗化することができればよく、ｎ型拡散領域６１の平面レイアウトは種々変更可能である。
ｎ型拡散領域６１は、フローティング（浮遊）電位、バックゲート電位および高電位側電源電位Ｖｃｃ１のいずれの電位に固定されてもよい。ｎ型拡散領域６１をバックゲート電位以外の電位に固定する場合、ｎ型拡散領域６１は、上述したようにＨＶＮＭＯＳ２１のｐ型バックゲート領域３１およびソースコンタクト領域３６と距離Ｘ２で離して配置される（すなわちＸ２＞０）。その理由は、例えばｎ型拡散領域６１を高電位側電源電位Ｖｃｃ１に固定したときに、回路全体の耐圧がＨＶＮＭＯＳ２１の横方向の耐圧に律速されてしまうからである。
例えば、ｐ-型分離領域４とｎ型拡散領域６１との間に、高電位側電源電位Ｖｃｃ１から共通電位ＣＯＭを減算した電位差の電圧が印加されるとする（すなわち、ｎ型拡散領域６１を高電位側電源電位Ｖｃｃ１に固定）。この場合に、横方向のｎｐｎ寄生バイポーラトランジスタが動作する、また、ｐ-型分離領域４とｎ型拡散領域６１とのｐｎ接合から伸びる空乏層がＨＶＮＭＯＳ２１のソースコンタクト領域３６にパンチスルーして、２０Ｖ程度のソース・ドレイン間電圧でＨＶＮＭＯＳ２１がブレークダウンし、高電位側電源電位Ｖｃｃ１と共通電位ＣＯＭ間の漏れ電流となる、等によりＨＶＮＭＯＳ２１の横方向の耐圧が低下する。このような問題が生じない程度に、ｎ型拡散領域６１とＨＶＮＭＯＳ２１のソースコンタクト領域３６との距離Ｘ２が設定される。具体的には、ｎ型拡散領域６１とＨＶＮＭＯＳ２１のソースコンタクト領域３６との距離Ｘ２は、例えば５μｍ以上程度であってもよい。
ｎ型拡散領域６１をバックゲート電位に固定する場合には、ｎ型拡散領域６１は、ＨＶＮＭＯＳ２１のｐ型バックゲート領域３１およびソースコンタクト領域３６と接していてもよい（すなわちＸ２＝０）。
図２Ｂに示すＨＶＮＭＯＳ２１に実施の形態２を適用してもよい（すなわちｐ型バックゲート領域３１を設けない構成）。また、図２Ｃ，２Ｄに示すＨＶＮＭＯＳ２１に実施の形態２を適用してもよい（すなわちｐ-型分離領域をｐ--型基板領域１で構成した素子分離構造）。すなわち、ｐ-型分離領域を構成するｐ--型基板領域１の、ｐ+型共通電位領域５とＨＶＮＭＯＳ２１のソースコンタクト領域３６との間にｎ型拡散領域６１を配置してもよい。また、図２Ｅ，２Ｆに示すＨＶＮＭＯＳ２１に実施の形態２を適用してもよい（すなわちｎ-型拡散領域２およびｐ-型分離領域４のいずれかをエピタキシャル層とした構成）。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｐ-型分離領域にｎ型拡散領域を設けることで、ｐ-型分離領域を共通電位に固定するｐ+型共通電位領域と、ＨＶＮＭＯＳのソースコンタクト領域と、の最短距離を短くしても所定の抵抗値の拡散抵抗が得られる。このため、ｐ+型共通電位領域の配置の自由度が高くなり、チップレイアウトの制御が少なくなる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図４Ａは、実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ-型分離領域４を共通電位ＣＯＭに固定するｐ+型共通電位領域６５を、略矩形状の平面レイアウトに配置されたｐ-型分離領域４の頂点付近のみに配置した点である。
以上、説明したように、実施の形態３によれば、ｐ+型共通電位領域の配置に依らず、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図４Ｂは、実施の形態４にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、次の２点である。１つ目の相違点は、ＨＶＮＭＯＳ２１，２２がｎ-型拡散領域２からｎ型拡散領域３にわたって設けられている点である。２つ目の相違点は、ＨＶＮＭＯＳ２１，２２の周囲をそれぞれ囲むようにｐ-型スリット領域７１，７２が設けられている点である。
具体的には、ｐ-型スリット領域７１，７２は、ｎ-型拡散領域２およびｎ型拡散領域３からなるｎ型領域に略Ｕ字状の平面レイアウトに設けられ、ＨＶＮＭＯＳ２１，２２の周囲をそれぞれ囲む。ｐ-型スリット領域７１，７２は、半導体基板１０のおもて面から深さ方向にｐ--型基板領域１に達する深さで設けられている。すなわち、ｐ-型スリット領域７１，７２は、ｎ-型拡散領域２およびｎ型拡散領域３を、ＨＶＮＭＯＳ２１，２２が配置された部分と、それ以外の部分と、に分離している。
また、ｐ-型スリット領域７１，７２は、略Ｕ字状の両端部でｐ-型分離領域４と接している。すなわち、ＨＶＮＭＯＳ２１は、ｐ-型スリット領域７１と３辺とし、ｐ-型分離領域４を残りの１辺とする略矩形状のｐ-型領域に囲まれている。ＨＶＮＭＯＳ２２は、ｐ-型スリット領域７２と３辺とし、ｐ-型分離領域４を残りの１辺とする略矩形状のｐ-型領域に囲まれている。ＨＶＮＭＯＳ２１，２２のｎ+型ドレイン領域３４は、ｎ型拡散領域３に設けられる。
ｐ-型スリット領域７１，７２は、ｐ--型基板領域１（ｐ--型の半導体基板１０の、拡散領域２，３を形成しない部分）を半導体基板１０のおもて面に露出させて構成されていてもよい。また、ｐ-型スリット領域７１，７２は、当該ｐ--型基板領域１や拡散領域２，３にイオン注入等により不純物を導入することで形成されたｐ-型拡散領域であってもよい。
図示省略するが、ｐ-型スリット領域７１，７２は、ｎ-型拡散領域２のみに設けられていてもよい。この場合、ＨＶＮＭＯＳ２１，２２のｎ+型ドレイン領域３４は、実施の形態１と同様にｎ-型拡散領域２に設けられる。ｐ-型スリット領域７１，７２は、ｎ-型拡散領域２を、ＨＶＮＭＯＳ２１，２２が配置された部分と、それ以外の部分と、に分離する。
このｐ-型スリット領域７１，７２は、ＨＶＮＭＯＳ２１，２２のｎ+型ドレイン領域３４に高電圧が印加された際（例えば、図５の回路に用いた場合において、上アームのＩＧＢＴ１２１がオン状態となり交流出力端子ＯＵＴの電位がブリッジ回路１２０の略電源電位Ｖｄｃとなったとき）には空乏化される。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。実施の形態４によれば、ＨＶＮＭＯＳのｎ+型ドレイン領域に高電圧が印加されたとしても、ＨＶＮＭＯＳの周囲を囲むｐ-型スリット領域が空乏化され、耐圧が確保される。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図４Ｃは、実施の形態５にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態５にかかる半導体装置は、ｐ-型スリット領域７３の配置が実施の形態４にかかる半導体装置と異なる。具体的には、ｐ-型スリット領域７３は、ｎ-型拡散領域２に、ｎ型拡散領域３の周囲を囲むように設けられている。
ｐ-型スリット領域７３は、ｎ-型拡散領域２に略Ｃ字状（一部が開口した略矩形状）の平面レイアウトに設けられ、ｎ型拡散領域３の周囲を囲む。ｐ-型スリット領域７３は、半導体基板１０のおもて面から深さ方向にｐ--型基板領域１に達する深さで設けられている。すなわち、ｎ-型拡散領域２は、ｐ-型スリット領域７３が配置された部分で、ｎ型拡散領域３と分離されている。
図示省略するが、ｐ-型スリット領域７３は、ｎ型拡散領域３に設けられていてもよい。この場合、ｐ-型スリット領域７３は、ｎ型拡散領域３の中央部を囲む略Ｃ字状の平面レイアウトに配置される。
このｐ-型スリット領域７３は、ＨＶＮＭＯＳ２１，２２のｎ+型ドレイン領域３４に高電圧が印加された際（例えば、図５の回路に用いた場合において、上アームのＩＧＢＴ１２１がオン状態となり交流出力端子ＯＵＴの電位がブリッジ回路１２０の略電源電位Ｖｄｃとなったとき）には空乏化される。
以上、説明したように、実施の形態５によれば、実施の形態１〜４と同様の効果を得ることができる。実施の形態５によれば、ＨＶＮＭＯＳのｎ+型ドレイン領域に高電圧が印加されたとしても、ｎ型拡散領域の周囲を囲むｐ-型領域が空乏化され、耐圧が確保される。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ｐ+型共通電位領域とＨＶＮＭＯＳのソースコンタクト領域およびｐ型バックゲート領域とが、ｐ-型分離領域の拡散抵抗（または基板抵抗）を介して接続さればよく、ｐ+型共通電位領域と、ＨＶＮＭＯＳのソースコンタクト領域およびｐ型バックゲート領域と、の位置関係（平面レイアウト）は種々変更可能である。また、上述した各実施の形態では、パワーデバイスを駆動するゲートドライバＩＣを例に説明しているが、ＭＯＳＦＥＴをソースフォロワ構成とした様々な回路に適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などに用いる電源装置などに使用される半導体装置に有用である。
１ ｐ--型基板領域
２ ｎ-型拡散領域
３，６，６１ ｎ型拡散領域
４ ｐ-型分離領域
５ ｐ+型共通電位領域
１０ 半導体基板
１１ 高電位側領域
１２ 低電位側領域
１３ ＨＶＪＴ
２０ ＨＶＩＣ
２１，２２ ＨＶＮＭＯＳ
３１ ｐ型バックゲート領域
３２ ｎ+型ソース領域
３３ ｐ+型コンタクト領域
３４ ｎ+型ドレイン領域
３５ ゲート電極
３６ ソースコンタクト領域
４１ ＣＯＭ電極パッド
５０ エピタキシャル基板
５１ ｐ--型支持基板
５２ ｎ-型エピタキシャル層
５３ ｐ-型エピタキシャル層
７１〜７３ ｐ-型スリット領域
１０１，１０２ ＨＶＮＭＯＳ
１０３，１０４ 負荷抵抗
１０５，１０６ 定電圧ダイオード
１０７，１０８ ＮＯＴ回路
１１０ 高電位側回路部
１１１，１１２ 電流帰還抵抗
１１３，１１４ 定電圧ダイオード
１２０ ブリッジ回路
１２１ 上アームのＩＧＢＴ
１２２ 下アームのＩＧＢＴ
１２３ 上アームのＩＧＢＴと下アームのＩＧＢＴとの接続点
１３１ オン信号
１３２ オフ信号
ＣＯＭ 共通電位
Ｅ１ 高電圧側の補助直流電源
Ｅ２ 低電圧側の補助直流電源
ＯＵＴ 交流出力端子
Ｖｃｃ１ 高電圧側の補助直流電源の正極ラインの電位（高電位側電源電位）
Ｖｃｃ２ 低電圧側の補助直流電源の正極ラインの電位（低電位側電源電位）
Ｖｄｃ ブリッジ回路の正極側の電位（電源電位）

Claims (13)

  1. 第１導電型の半導体基板と、
    前記半導体基板の一方の主面側に選択的に設けられた第２導電型の第１半導体領域と、
    前記半導体基板と前記第１半導体領域とのｐｎ接合で形成され、電位の異なる領域を分離する分離構造と、
    前記半導体基板の一方の主面側に、前記第１半導体領域と離して選択的に設けられ、第１抵抗体を介して最低電位の電極に電気的に接続された第２導電型の第２半導体領域と、前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板に沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に沿って設けられたゲート電極と、を有し、前記最低電位を基準とした信号を、前記最低電位と異なる電位を基準とした信号に変換する半導体素子と、
    前記半導体基板の一方の主面側に、所定距離で前記第２半導体領域と離して選択的に設けられ、前記最低電位の電極に電気的に接続された、前記半導体基板よりも不純物濃度の高い第１導電型の第４半導体領域と、
    を備え、
    前記第２半導体領域は、第２抵抗体を介して前記第４半導体領域と電気的に接続され、
    前記第２抵抗体は、前記半導体基板の、前記第２半導体領域と前記第４半導体領域との間の部分で構成されていることを特徴とする半導体装置。
  2. 前記半導体基板の一方の主面側に選択的に設けられ、前記第１半導体領域に接する、前記半導体基板よりも不純物濃度の高い第１導電型の第５半導体領域をさらに備え、
    前記分離構造は、前記第５半導体領域と前記第１半導体領域とのｐｎ接合で形成され、
    前記第２半導体領域および前記第４半導体領域は、前記第５半導体領域の内部に設けられ、
    前記ゲート絶縁膜は、前記第１半導体領域と前記第２半導体領域との間の前記第５半導体領域に沿って設けられ、
    前記第２抵抗体は、前記第５半導体領域の、前記第２半導体領域と前記第４半導体領域との間の部分で構成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１半導体領域の内部に選択的に設けられ、前記半導体基板の、前記第２半導体領域と前記第４半導体領域との間の部分に接する、前記半導体基板よりも不純物濃度の高い第１導電型の第６半導体領域をさらに備え、
    前記第２半導体領域は、前記第６半導体領域の内部に、前記半導体基板の、前記第２半導体領域と前記第４半導体領域との間の部分に接して設けられ、
    前記ゲート絶縁膜は、前記第１半導体領域と前記第２半導体領域との間の前記第６半導体領域に沿って設けられていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１半導体領域の内部に選択的に設けられ、前記第５半導体領域の、前記第２半導体領域と前記第４半導体領域との間の部分に接する、前記第５半導体領域よりも不純物濃度の高い第１導電型の第６半導体領域をさらに備え、
    前記第２半導体領域は、前記第６半導体領域の内部に、前記第５半導体領域の、前記第２半導体領域と前記第４半導体領域との間の部分に接して設けられ、
    前記ゲート絶縁膜は、前記第１半導体領域と前記第２半導体領域との間の前記第６半導体領域に沿って設けられていることを特徴とする請求項２に記載の半導体装置。
  5. 前記半導体基板の、前記第２半導体領域と前記第４半導体領域との間の部分に選択的に設けられた第２導電型の第７半導体領域をさらに備えることを特徴とする請求項１または３に記載の半導体装置。
  6. 前記半導体基板の、前記第２半導体領域と前記第４半導体領域との間の部分に選択的に設けられ、前記第６半導体領域に電気的に接続された第２導電型の第７半導体領域をさらに備えることを特徴とする請求項３に記載の半導体装置。
  7. 前記第５半導体領域の、前記第２半導体領域と前記第４半導体領域との間の部分に選択的に設けられた第２導電型の第７半導体領域をさらに備えることを特徴とする請求項２または４に記載の半導体装置。
  8. 前記第５半導体領域の、前記第２半導体領域と前記第４半導体領域との間の部分に選択的に設けられ、前記第６半導体領域に電気的に接続された第２導電型の第７半導体領域をさらに備えることを特徴とする請求項４に記載の半導体装置。
  9. 前記第７半導体領域の電位は、浮遊電位または電源電位であることを特徴とする請求項５または７に記載の半導体装置。
  10. 前記第１抵抗体は、前記第２抵抗体に並列に接続された抵抗素子であることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 前記第１抵抗体の抵抗値よりも前記第２抵抗体の抵抗値の方が高いことを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１抵抗体として、前記第２抵抗体を用いることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  13. 前記半導体素子は、前記分離構造を形成するｐｎ接合に沿って配置され、
    前記第４半導体領域は、前記半導体基板の一方の主面と平行な方向で、かつ前記分離構造を形成するｐｎ接合のうち、前記半導体素子が配置された部分のｐｎ接合面と直交する方向に、前記第２半導体領域と対向しないことを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置。
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