JP3900178B2 - レベルシフト回路 - Google Patents

Description

この発明は、例えばＰＷＭインバータ、スイッチング電源等における、電力逆変換用ブリッジ回路の上側アームの半導体スイッチング素子のような、入力する制御駆動信号の電位基準となる電極（エミツタ、ソース等）の電位がグランドなどの共通電位に対して変動する可制御半導体素子の制御電極へ、共通電位に接続された回路から、電位絶縁を行わずにオン／オフ信号を伝達する場合などに使用されるレベルシフト回路、さらに望ましくはＨＶＩＣ（高耐圧ＩＣ）の形で利用できるレベルシフト回路に関する。なお、以下各図において同一の符号は同一もしくは相当部分を示す。

ＰＷＭインバータ等の電力逆変換（直流→交流変換）用ブリッジ回路の上側アームを構成する半導体スイッチング素子をオン／オフ駆動する回路としては、最近はコスト低減のため、トランスやフォトカプラ等による電位絶縁を行わない、いわゆるレベルシフト回路が使用されている。
図７は、この種の従来のレベルシフト回路の構成例を示す。同図において、１７と１８は、例えば４００Ｖの高圧の主直流電源Ｖｄｃ（正極側）と、この電源の負極側である共通電位ＣＯＭとの間に、直列に接続されてＰＷＭインバータの電力逆変換用ブリッジ回路の例えば一相分を形成する出力用ＩＧＢＴである。
そしてＯＵＴは、ブリッジ回路の上側アームのＩＧＢＴ１７のエミツタと、同じく下側アームのＩＧＢＴ１８のコレクタとの接続点であり、ＩＧＢＴ１７と１８の交互のオン／オフによって生成される交流電力の出力端子である。

Ｅ２は負極が共通電位ＣＯＭに接続された、例えば１５Ｖの補助直流電源（ドライバ電源ともいう）、２０は下側アームのＩＧＢＴ１８をオン／オフ駆動するためのドライバで、この補助直流電源Ｅ２のもとで動作する。
その他の回路部分はブリッジ回路の上側アームのＩＧＢＴ１７を駆動するためのレベルシフト回路であり、１は図外の回路で作られたパルスのオン信号２５を入力して導通し、これによる負荷抵抗３の電圧降下を信号としてＩＧＢＴ１７をオンさせる高耐圧ＭＯＳＦＥＴ、２は同じく図外の回路で作られたパルスのオフ信号２６を入力して導通し、これによる負荷抵抗４の電圧降下を信号としてＩＧＢＴ１７をオフさせる高耐圧ＭＯＳＦＥＴである。
ここで、高耐圧ＭＯＳＦＥＴ１と２、及び負荷抵抗３と４は通常、それぞれ互いに等しく構成されている。なお、負荷抵抗３，４にそれぞれ並列接続された定電圧ダイオード５，６は、負荷抵抗３，４の過大な電圧降下を制限し、以下で述べるＮＯＴ回路８，９等を保護する役割を持つ。

レベルシフト回路のうち、２つのＭＯＳＦＥＴ１と２は静止した共通電位ＣＯＭを基準とした信号を入力する回路部分となる。一方、破線で囲まれた回路部分は出力ＩＧＢＴ１７，１８のオン／オフにより共通電位ＣＯＭと、高圧の主直流電源の電位Ｖdcとに交互に追従する交流出力端子ＯＵＴの電位を基準として動作する、電位変動する回路部分となる。
なお、破線で囲まれた回路内のＥ１は、正極がラインＶcc1に接続され、負極が交流出力端子ＯＵＴに接続された例えば１５Ｖの補助直流電源（ドライバ電源ともいう）であり、ＮＯＴ回路８，９及びその後段の回路〔ローパスフィルタ回路（ＬＰＦとも略記する）３０，３１、ＲＳフリップフロップ（ＲＳラッチ、ＲＳ−ＦＦとも略記する）１５、ドライバ１６等からなる〕は補助直流電源Ｅ１を電源として動作する。

しかし、負荷抵抗３，４の上端が補助直流電源Ｅ１の正極ラインＶcc1に接続されている高耐圧ＭＯＳＦＥＴ１と２の負荷抵抗回路の電源電圧は、出力端子ＯＵＴの電位が共通電位ＣＯＭと直流電源電位Ｖdcとの間で変化することから、最高は（Ｅ１＋Ｖｄｃ）、最低はＥ１の間で変化することになる（但し実際は、ＩＧＢＴ１７，１８にそれぞれ並列に、図外の還流ダイオードがカソードをコレクタ側として接続されている。これにより還流ダイオードの還流モードにおいて、出力端子ＯＵＴの電位が共通電位ＣＯＭに対し数Ｖ程度の負の値となる場合がある）。
次に、このレベルシフト回路の動作を述べる。ＭＯＳＦＥＴ１のゲートに印加されたオン信号２５によりＭＯＳＦＥＴ１に電流が流れ、負荷抵抗３に電圧降下が発生し、負荷抵抗３の下端の電位がＮＯＴ回路８のしきい値以下になると、ＮＯＴ回路８の出力はＨｉとなる。

このＨｉのレベルはＬＰＦ３０を介して、ＲＳラッチ１５のセット端子Ｓに加わり、ＲＳラッチ１５の出力ＱはＨｉとなり、出力ＩＧＢＴ１７はドライバ１６を介してオンされる。同時に（厳密にはアーム間短絡防止のため、このオン時点の僅か前の時点に）ＩＧＢＴ１８はドライバ２０を含む図外の回路を介してオフされる。
次に、ＭＯＳＦＥＴ２のゲートにオフ信号２６が印加されてＭＯＳＦＥＴ２に電流が流れ、負荷抵抗４に電圧降下が発生し、負荷抵抗４の下端の電位がＮＯＴ回路９のしきい値以下になると、ＮＯＴ回路９の出力はＨｉとなる。
このＨｉのレベルはＬＰＦ３１を介して、ＲＳラッチ１５のリセット端子Ｒに加わり、ＲＳラッチ１５の出力ＱはＬｏとなり、出力ＩＧＢＴ１７はドライバ１６を介してオフされる。同時に（厳密にはアーム間短絡防止のため、このオフ時点の僅か後の時点に）ＩＧＢＴ１８はドライバ２０を含む図外の回路を介してオンされる。

ところで、出力ＩＧＢＴ１８のオフ、あるいはＩＧＢＴ１７のオンの際には、このスイッチングを起因として、出力端子ＯＵＴに生ずる急峻な電位の上昇ｄＶ／ｄｔにより、ＭＯＳＦＥＴ１と２のソース・ドレイン間容量が充電される。
この時の充電電流により、負荷抵抗３と４に真のオン信号やオフ信号と異なる電圧降下が発生し、ＲＳラッチ１５を誤動作させ、ＩＧＢＴ１７を誤ってオンし、ブリッジ回路のアーム間短絡を惹起したり、あるいはＩＧＢＴ１７を不必要にオフしたりするおそれがある。
同様な負荷抵抗３，４の異常電圧降下は、ＩＧＢＴ１７，１８のスイッチング以外に外来ノイズによっても発生する可能性がある。
ローパスフィルタ回路（ＬＰＦ）３０と３１は、このようなＲＳラッチ１５の誤動作を防止するために挿入されており、スイッチングや外来ノイズに基づくパルス幅の小さい（高い周波数の）入力信号を異常信号として取り除く役割を持っている。

なお、図７の回路のように、オン／オフのパルス信号２５，２６を用いて出力ＩＧＢＴ１７をオン／オフ駆動する理由は以下の通りである。即ち、ＰＷＭインバータ等の交流出力中の高調波成分を低コストで低減するには出力用スイッチング素子をオン／オフするキャリア周波数を高めること、従ってレベルシフト回路を高速で動かすことが望ましい。
そこで、レベルシフト回路を高速で動かすためには、レベルシフト回路用高耐圧ＭＯＳＦＥＴ１，２に比較的大きな電流を流す必要がある。特に図７の破線部分のような電位変動する回路部分が高い電位にある場合、この電流による損失が増大する。
例えば高耐圧ＭＯＳＦＥＴに電流を１０ｍＡ流すとして、主直流電源Ｖdcの電圧を４００Ｖとし、仮に高耐圧ＭＯＳＦＥＴをオンする信号をパルスでない状態信号とした場合（この時、ＭＯＳＦＥＴは１個のみ使用することになる）、高耐圧ＭＯＳＦＥＴのオン／オフのデューティサイクルが平均５０％であるとすると、コレクタ電位が高い状態での高耐圧ＭＯＳＦＥＴの平均損失は約２Ｗと大きな値になる。

そこで、高耐圧ＭＯＳＦＥＴに流す電流を、それぞれ出力ＩＧＢＴをオンするパルスとオフするパルスとに分解し（この時、ＭＯＳＦＥＴはオン用とオフ用とで２個使用することになる）、且つこのパルスをできるだけ短くすることにより高耐圧ＭＯＳＦＥＴの平均損失を小さくしているのである。
なお、ＲＳラッチ１５の、もう１つのリセット入力（リセット端子２１が接続されている）Ｒは、初期状態でのＲＳラッチ１５のリセット、あるいは異常時にＩＧＢＴ１７をオフするためなどに使用される。

上述のようなレベルシフト回路ではレベルシフト回路用の高耐圧ＭＯＳＦＥＴ１，２の定電流性が良くないためオン／オフパルスにより流れる電流値を大きくする必要があるという問題があった。これを以下に説明する。
図８はレベルシフト回路用高耐圧ＭＯＳＦＥＴ１，２のソース・ドレイン間電圧ＶDS（横軸）とドレイン電流ＩD （縦軸）の特性（ＶDS−ＩD 特性という）を示したもので、高耐圧ＭＯＳＦＥＴではドリフト領域の抵抗により図に示すように一般的に定電流性が良くない（ＩD が増加して定電流ＩH を示すようになるまでのＶDSの値が大きい）。
このため電位変動する回路部分の電位が低い場合、即ち交流出力端子ＯＵＴの電位が共通電位ＣＯＭに近い場合〔本図は端子ＯＵＴの電位が共通電位ＣＯＭに等しい場合を示し、ＭＯＳＦＥＴ１，２の負荷抵抗回路の電源電圧（つまり負荷抵抗３，４が接続された電源ラインＶcc1 の電圧）を補助直流電源Ｅ１の電圧Ｅ１としている〕には、負荷抵抗３または４の負荷直線３２で決定されるドレイン電流ＩL が流れる。

負荷抵抗３または４はこの電流による電圧降下によってＮＯＴ回路８または９の出力が十分反転するような値に設定されている。
一方、電位変動する回路部分の電位が高い場合、即ち交流出力端子ＯＵＴの電位が主電源電圧Ｖdcに近い場合〔本図は端子ＯＵＴの電位が主電源電圧Ｖdcに等しい場合を示し、電源ラインＶcc1 の電圧を（Ｖdc＋Ｅ１）としている〕には、負荷抵抗３または４の負荷直線３３で決定されるドレイン電流ＩH が流れる。
このドレイン電流ＩH はＩL に比較して大きい値となり、レベルシフト回路での損失を増加させる原因となっていた。
そこで本発明の目的は、高耐圧ＭＯＳＦＥＴの定電流性が良くないために生ずるレベルシフト回路の損失の増加を防ぐことができるレベルシフト回路を提供することにある。

前記の課題を解決するために、電位の基準となる電極（ソース）が共通電位（ＣＯＭ）に接続され、この電位基準電極と制御電極（ゲート）との間に導通用信号を入力する期間、電位基準電極と主電極（ドレイン）との間が導通状態となる１または複数の可制御半導体素子（ＭＯＳＦＥＴ１，２）と、一極（負極）が共通電位と所定の高電位（主直流電源の電位Ｖdc）との間で変動する外部回路の所定の部位（交流出力端子ＯＵＴ）に接続され、この二電位間の電圧より低い電圧を持つ直流電源（補助直流電源Ｅ１）と、この直流電源の他極（正極のラインＶcc1 ）に一端を接続され、他端をそれぞれ１対１で前記可制御半導体素子の主電極に接続された１または複数の負荷抵抗（３，４）と、前記直流電源のもとで作動するロジック回路（ＲＳラッチ１５など）とを備え、前記可制御半導体素子の制御電極のそれぞれにタイミングを異にしてパルス状の導通用信号（オン信号２５，オフ信号２６）を入力し、このときの可制御半導体素子の前記導通によって前記負荷抵抗に生ずるパルス状の電圧降下を信号として前記ロジック回路に伝えるレベルシフト回路において、各可制御半導体素子の電位基準電極と共通電位との間にそれぞれ電流負帰還用の抵抗（４０，４１など）を挿入し、各可制御半導体素子の導通時における制御電極と共通電位との間の電圧を前記直流電源の電圧より小さい所定値とする（請求項１）。

各可制御半導体素子の制御電極と共通電位との間の電圧をそれぞれ前記所定値に制限する定電圧ダイオード（４２，４３など）を備えたものとする（請求項２）。
レベルシフト回路用高電圧ＭＯＳＦＥＴ１，２（又はバイポーラトランジスタ）のソース（又はエミツタ）に電流負帰還抵抗を挿入する、いわゆるソースフォロア（又はエミツタフォロア）の接続として、ドレイン（又はコレクタ）電流の定電流性を高めると共に、この電流を制限し、且つこの電流に基づく負荷抵抗３，４の電圧降下信号が充分得られるように、この高電圧トランジスタのゲート（又はベース）と共通電位間に印加する電圧を、高電圧トランジスタの負荷抵抗回路の電源電圧の最低値を与える補助電源電圧Ｅ１より低い値に設定する。

レベルシフト回路用高耐圧トランジスタのソース（又はエミツタ）に電流負帰還抵抗を挿入して、ソースフォロア（又はエミツタフォロア）接続とすると共に、この高耐圧トランジスタのゲート（又はベース）と共通電位ＣＯＭ間に印加する電圧を、高耐圧トランジスタの負荷抵抗側電源電圧の最低値を与える補助電源電圧Ｅ１より低い値に設定するようにしたので、高耐圧トランジスタの定電流性を改善すると共に、ソース（又はエミツタ）に接続された電流負帰還抵抗での電圧降下を小さく抑えることができるので、高耐圧トランジスタのドレイン・ソース（又はコレクタ・エミッタ）間電圧に無関係に、小さく且つ差の少ないドレイン（又はコレクタ）電流を流すことが可能となり、電位変動する回路部分の電位の高低に関わらず、負荷抵抗の電圧降下を適切に保って、安定な信号の伝達を行うことができ。また、レベルシフト回路の消費電力を削減することができる。

以下にこの発明を、図に示す実施例に基づいて説明する。
図５は実施例の構成を示す回路図である。図５と従来回路の図７との相違は、高耐圧ＭＯＳＦＥＴ１，２のソースと共通電位ＣＯＭ間に電流負帰還用の抵抗４０，４１がそれぞれ接続されて、いわゆるソースフォロア接続になっている点と、高耐圧ＭＯＳＦＥＴ１，２のゲートに定電圧ダイオード４２，４３、抵抗４４，４５、同じく抵抗４６，４７がそれぞれ接続されている点である。
なおこの例では、補助直流電源Ｅ１の電圧は１５Ｖ、定電圧ダイオード４２，４３のツェナー電圧は５〜７Ｖ程度とする。また、高耐圧ＭＯＳＦＥＴ１，２のゲートを駆動するオン信号２５，オフ信号２６を生成する回路の電源には、共通電位ＣＯＭを負極とする補助直流電源Ｅ２（１５Ｖ）を共用しており、オン信号２５，オフ信号２６の入力端子（抵抗４４，４５の上端）には約１５Ｖのパルス信号が入力されるものとする。

図６は図５の動作を説明するための特性図で、４８は高耐圧ＭＯＳＦＥＴ１，２の単独でのＶDS−ＩD 特性を示し、４９は帰還抵抗４０，４１を挿入した場合のＶDS−ＩD 特性を示している。
４８のＶDS−ＩD 特性は、図８に示した従来のＶDS−ＩD 特性３４に比較し、ドレイン電流ＩD の絶対値は大きく設計されているが定電流を示すＶDSの領域は図８とほぼ同じである。これは高耐圧ＭＯＳＦＥＴ１，２のチャネル長を大きくすることで実現できる。
図５のように高耐圧ＭＯＳＦＥＴ１，２のソースと共通電位ＣＯＭとの間にそれぞれ帰還抵抗４０，４１を挿入し、且つ高耐圧ＭＯＳＦＥＴ１，２のゲート電圧をそれぞれ定電圧ダイオード４２，４３でクランプすると、ＭＯＳＦＥＴ１，２がそれぞれ抵抗４４，４５へのオン信号２５，オフ信号２６の入力によって導通したとき、
帰還抵抗４０，４１のドレイン電流ＩD による電圧降下により高耐圧ＭＯＳＦＥＴ１，２のゲート・ソース間電圧が減少するため、帰還抵抗４０，４１の電圧降下はそれぞれゲート電圧（即ち定電圧ダイオード４２，４３のツェナー電圧）から高耐圧ＭＯＳＦＥＴ１，２のゲートしきい値（０．５〜２Ｖ程度）を差し引いた値を越えることはできず、
ドレイン電流ＩD には負帰還がかかり、図６の４９に示すような定電流領域が広い特性となり、従来のレベルシフト回路で問題となった交流出力端子ＯＵＴの電位の高，低の違いによるドレイン電流ＩH ，ＩL の差を小さくすることができ、 過剰な電流を流す必要がなくなる。

図５では高耐圧ＭＯＳＦＥＴ１，２のゲート電圧を定電圧ダイオード４２，４３でクランプしているが、 この定電圧ダイオードを省略し、代わりに高耐圧ＭＯＳＦＥＴ１，２のゲート駆動電源をドライバ電源Ｅ２とは別の、より電圧の低い５〜７Ｖ程度の電源としてもよい。
図５の実施例では高耐圧ＭＯＳＦＥＴとその負荷抵抗からなる組が２組の場合を示したが、この発明はインバータブリッジ回路の出力ＩＧＢＴに限らず、対グランド電位の変動する他の各種の回路への信号伝達にも適用することができ、高耐圧ＭＯＳＦＥＴと負荷抵抗の組は１ないし任意の複数組であってよい。
（参考例１）
図１は第１の参考例としての構成を示す回路図である。
同図において図７と異なるのは、ＮＯＴ回路８，９に追加してＮＯＴ回路７，１０，１１，１２及びＮＯＲ回路１３，１４が接続されており、ローパスフィルタが無い点である。

従来の回路では交流出力端子ＯＵＴのｄＶ／ｄｔなどによる誤動作の原因となる信号の周波数成分が高い場合には、ローパスフィルタ３０，３１で除去することが可能であるが、周波数成分が低い場合には除去することが困難になってくる。
このため、上記ｄＶ／ｄｔが大きい場合には、交流出力端子ＯＵＴが主直流電源の電圧Ｖdcに到達する時間が短くて誤動作しないが、逆にｄＶ／ｄｔが小さい場合にはこの到達時間が長くなり誤動作が発生するなどの問題があった。
これを防止するためにローパスフィルタのカットオフ周波数を下げることも可能であるが、その場合、レベルシフト回路での時間遅れが大きくなるとか、オン／オフパルスのパルス幅を大きくする必要が生じてレベルシフト回路での損失が増加する等の問題があった。参考例１と後述の参考例２は上記の課題に対して有効である。

なお、ＮＯＴ回路７，８，１１及びＮＯＲ回路１３の組と、ＮＯＴ回路９，１０，１２及びＮＯＲ回路１４の組とは、ＭＯＳＦＥＴ１（左側）とＭＯＳＦＥＴ２（右側）に対して左右対称の関係に構成されている。
ここで、 ＮＯＴ回路８，９のしきい値はＮＯＴ回路７，１０のしきい値より低い値に設定されている。
図２のＡ〜Ｌはそれぞれ図１に示すＡ〜Ｌ各点の信号のタイミングおよび波形を示している。次に図２の波形図により図１の回路の動作を説明する。
ＭＯＳＦＥＴ１のゲート（Ａ点）に入力されるオン信号２５−１により、ＭＯＳＦＥＴ１に電流が流れ、負荷抵抗３の下端（Ｃ点）の電位は補助直流電源Ｅ１の正極ラインＶcc1 に対して下降するが、このＣ点の信号波形はＡ点の波形を反転し、なまらせたような波形になっている。これはＮＯＴ回路８の入力容量などによる波形のなまりである。

一方、 このタイミングではＭＯＳＦＥＴ２のゲート（Ｂ点）へのオフ信号は入力されていないので、負荷抵抗４の下端（Ｄ点）には信号が入っていない。このためＮＯＴ回路７の出力（Ｅ点）はＬｏに固定されており、Ｃ点の信号（Ｌｏ）はＮＯＴ回路８からそのしきい値で決まるパルス幅で、Ｆ点に示すＨｉの波形で出力され、ＮＯＴ回路１１を経てＮＯＲ回路１３の出力（Ｇ点）にＨｉとして伝送され、ＲＳラッチ１５のセット信号となる。
これにより、ＲＳラッチ１５の出力（Ｌ点）はＨｉにセットされ、出力ＩＧＢＴ１７はオンする。
ＭＯＳＦＥＴ２のゲート（Ｂ点）へのオフ信号２６−１も、オン信号２５−１の場合と同様に、Ｄ点の信号（Ｌｏ）に変わり、この信号はＮＯＴ回路９からそのしきい値で決まるパルス幅で、Ｉ点に示すＨｉの波形で出力され、ＮＯＴ回路１２を経てＮＯＲ回路１４の出力（Ｊ点）に伝送され、ＲＳラッチ１５のリセット信号となる。

これにより、ＲＳラッチ１５の出力（Ｌ点）はＬｏにリセットされ、出力ＩＧＢＴ１７はオフする。
今、ＩＧＢＴ１８がオンしＩＧＢＴ１７がオフしていた状態から、ＩＧＢＴ１８がオフしＩＧＢＴ１７がオンした場合を考える。交流出力端子ＯＵＴには、このＩＧＢＴ１７のスイッチングにより正のｄＶ／ｄｔが印加される。このｄＶ／ｄｔにより高耐圧ＭＯＳＦＥＴ１及び２のソース・ ドレイン間容量を充電する電流が負荷抵抗３及び４に流れる。
この場合、高耐圧ＭＯＳＦＥＴ１及び２は同じ大きさの素子を使用することが一般的であるため、ＭＯＳＦＥＴ１と２のソース・ ドレイン間容量を充電する電流はほぼ等しく、 図２におけるＣ点及びＤ点に現れる波形は、ノイズ信号２７及び２８として示すように、タイミングも大きさもほぼ等しい。

従って、 このタイミングではＮＯＴ回路７〜１０の出力にはそれぞれの入力しきい値に応じたパルス幅の信号が出力される。
ところでＮＯＴ回路７の入力しきい値はＮＯＴ回路８の入力しきい値よりも高いため、 ＮＯＴ回路８の出力パルス（Ｆ点波形）はＮＯＴ回路７の出力パルス（Ｅ点波形）の幅の範囲にすべて含まれる。
従って、 ＮＯＲ回路１３を介し、ＮＯＴ回路８の反転出力（ＮＯＴ回路１１の出力）をＮＯＴ回路７の出力でマスクすることにより、ＲＳラッチ１５のセット入力（Ｇ点）にノイズ信号２７が伝送されることを防ぐことができる。
同様に、ＮＯＴ回路１０の入力しきい値はＮＯＴ回路９の入力しきい値よりも高いため、 ＮＯＲ回路１４を介し、ＮＯＴ回路９の出力（Ｉ点波形）の反転出力（ＮＯＴ回路１２の出力）をＮＯＴ回路１０の出力（Ｈ点波形）でマスクすることにより、ＲＳラッチ１５のリセット入力（Ｊ点）にノイズ信号２８が伝送されることを防ぐことができる。

このようにしてｄＶ／ｄｔによるノイズ等のように、ＭＯＳＦＥＴ１と２の負荷抵抗３と４に同時に出現するパルス信号をノイズとして無効化することにより、ＲＳラッチ１５、従って出力ＩＧＢＴ１７の誤動作を防止することができる。
なお、図１の２３は、レベルシフト回路などの遅れ時間によりＩＧＢＴ１７のスイッチングのタイミングが遅れることを、ＩＧＢＴ１８側で補正するために設けられたディレイ回路で、図外の回路からＩＧＢＴ１８をオン／オフ駆動するためにドライバ２０へ入力しようとする信号を遅延させる。
参考例１ではローパスフィルタを用いた従来のレベルシフト回路に比べて、レベルシフト回路の遅れ時間を短縮することが可能となり、 ディレイ回路２３に使用される容量を少なくすることが可能となり、ＩＣチップの面積を小さくすることが可能となる。
（参考例２）
図３は第２の参考例としての要部の構成を示し、図４は図３内の各部Ａ〜Ｄ、Ｆ，Ｍ，Ｇ，Ｉ，Ｎ，Ｊ，Ｌのタイミングと波形を示す。

図３においては、図１のＮＯＴ回路７，１０を省略して、同じしきい値を持つＮＯＴ回路８，９のみをそれぞれ負荷抵抗３，４の下端Ｃ点，Ｄ点に接続すると共に、新設したフロントエッジの遅延回路（ＤＬ１とも略記する）５１及び５２をＮＯＴ回路８と１１との間、及び９と１２との間にそれぞれ挿入し、さらに同じく新設したリヤエッジの遅延回路（ＤＬ２とも略記する）５３及び５４をＮＯＴ回路８の出力とＮＯＲ回路１４の空いた入力との間、及びＮＯＴ回路９の出力とＮＯＲ回路１３の空いた入力との間に挿入したものである。
図４に示すように、Ｃ点，Ｄ点に同時に現れたノイズ信号２７，２８により、ＮＯＴ回路８，９はそれぞれの出力点Ｆ，Ｉに同波形のＨｉのパルスを出力する。
Ｆ点の波形は一方ではフロントエッジ遅延回路５１により、前縁が削られてＭ点に示す波形となり、ＮＯＴ回路１１を経て反転され、ＮＯＲ回路１３の一方の入力となる。しかし、ＮＯＲ回路１３へはＩ点の波形の後縁をリヤエッジ遅延回路５４により延ばした、Ｎ点に示す波形がもう一方の入力となる。

こうして、ＮＯＴ回路１１の出力としてのＭ点の反転波形ＬｏはＮ点の波形Ｈｉにマスクされ、ＲＳラッチ１５のセット入力（Ｇ点）には現れない。
図示してないが同様に、Ｉ点からフロントエッジ遅延回路５２及びＮＯＴ回路１２を経てＮＯＲ回路１４に入力する信号も、Ｆ点からリヤエッジ遅延回路５３を経てＮＯＲ回路１４に入力する信号にマスクされ、ＲＳラッチ１５のリセット入力（Ｊ点）には現れない。
負荷抵抗３と４に同時に出現するパルス信号をマスクする方法としては、以上の実施例の他にも、図１のＮＯＴ回路７，１０と８，９をそれぞれ異なる参照電位を持つコンパレータに置き換えるとか、 ＮＯＴ回路７，８，９，１０のしきい値を同一とし、７と８の出力同士、及び９と１０の出力同士でそれぞれ互いをマスクし、マスクしきれない短いパルスをカットオフ周波数の十分高いローパスフィルタにより除去するとか、さらには図３の遅延回路５１〜５４を省略してこの遅延回路部分を短絡した結線とし、ＮＯＲ回路１３，１４からマスクしきれずに出力される短いパルスをカットオフ周波数の十分高いローパスフィルタにより除去するなど、種々の方法が考えられる。

参考例１，２によれば、交流出力端子ＯＵＴのｄＶ／ｄｔ等に基づき２つの負荷抵抗３，４から高耐圧トランジスタ１，２のソース・ドレイン間容量に流れる充電電流により、負荷抵抗３，４に同時に発生する電圧降下の信号を、この２つの抵抗３，４それぞれに作った２つの信号（正規の信号になり得る信号とマスク用信号）のうちのマスク用信号で、互いに相手側抵抗の正規の信号になり得る信号をマスクすることにより、ノイズとして無効とし、ロジック回路へ伝わることを防ぐようにしたので、ノイズパルスの時間幅の長短に関係なく、ロジック回路の誤動作を防止できると共に、従来用いたローパスフィルタが不要となるため、レベルシフト回路での遅れ時間を短縮することができ、さらに高耐圧トランジスタが入力するオン／オフ信号のパルス幅を長くしてノイズ信号と区別し易くする必要がないので消費電流を少なくすることができる。

第１の参考例としてのレベルシフト回路の要部の構成を示す回路図 図１のレベルシフト回路の各部の波形図 第２の参考例としてのレベルシフト回路の要部の構成を示す回路図 図３のレベルシフト回路の各部の波形図 実施例としてのレベルシフト回路の要部の構成を示す回路図 図５の動作説明用の特性図 従来のレベルシフト回路の構成例を示す回路図 従来のレベルシフト回路の問題点を説明するための特性図

符号の説明

１，２ 高耐圧ＭＯＳＦＥＴ
３，４ 負荷抵抗
５，６ 定電圧ダイオード
７〜１２ ＮＯＴ回路
１３，１４ ＮＯＲ回路
１５ ＲＳフリップフロップ（ＲＳ−ＦＦ，ＲＳラッチ）
１６ ドライバ
１７，１８ 出力ＩＧＢＴ
２０ ドライバ
２１ リセット端子
２３ ディレイ回路
２５（２５−１，２５−２） オン信号
２６（２６−１，２６−２） オフ信号
２７，２８ ノイズ信号
３２，３３ 負荷抵抗３，４の負荷直線
４０，４１ 電流負帰還抵抗
４２，４３ 定電圧ダイオード
４４〜４７ 抵抗
４８ 高耐圧ＭＯＳＦＥＴのＶDS−ＩD 特性
４９ 高耐圧ＭＯＳＦＥＴの電流負帰還時のＶDS−ＩD 特性
５１，５２ フロントエッジ遅延回路（ＤＬ１）
５３，５４ リヤエッジ遅延回路（ＤＬ２）
ＣＯＭ 共通電位
Ｖdc 主直流電源
ＯＵＴ 交流出力端子
Ｅ１，Ｅ２ 補助直流電源（ドライバ電源）
Ｖcc1 補助直流電源Ｅ１の正極ライン
Ｖcc2 補助直流電源Ｅ２の正極ライン

Claims (2)

1. 電位の基準となる電極が共通電位に接続され、この電位基準電極と制御電極との間に導通用信号を入力する期間、電位基準電極と主電極との間が導通状態となる１または複数の可制御半導体素子と、
   一極が共通電位と所定の高電位との間で変動する外部回路の所定の部位に接続され、この二電位間の電圧より低い電圧を持つ第１の直流電源と、
   該第１の直流電源の他極に一端を接続され、他端を１対１で前記可制御半導体素子の主電極に接続された１または複数の負荷抵抗と、
   前記第１の直流電源のもとで作動する第１のロジック回路と、
   一極が共通電位に接続され、前記所定の高電位と共通電位との間の電圧より低い電圧を持つ第２の直流電源と、を備え、
   前記の各可制御半導体素子の制御電極に、共通電位を基準としたそれぞれパルス状の導通用信号を入力し、このときの各当該の可制御半導体素子の前記導通によってこの可制御半導体素子に対応する前記負荷抵抗に生ずるパルス状の電圧降下を信号として前記ロジック回路に伝えるレベルシフト回路において、
   各可制御半導体素子の電位基準電極と共通電位との間にそれぞれ電流負帰還用の抵抗を挿入し、各可制御半導体素子の導通時における制御電極と共通電位との間の電圧を前記第１の直流電源の電圧より小さい所定値とするようにしたことを特徴とするレベルシフト回路。
2. 請求項１に記載のレベルシフト回路において、
   各可制御半導体素子の制御電極と共通電位との間の電圧をそれぞれ前記所定値に制限する定電圧ダイオードを備えたことを特徴とするレベルシフト回路。

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