JP4894009B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、パワー半導体素子を駆動する半導体装置に関する。

ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー半導体素子を駆動制御するＩＰＭ（Intelligent Power Module）等の半導体装置が開発されている。

たとえば、特許文献１には、以下のような半導体装置が開示されている。すなわち、電力半導体素子を駆動制御するための複数の電力制御用半導体モジュールが並列に接続されてなる電力用半導体装置において、一方の電力制御用半導体モジュールにおいて発生される所定の起動信号に基づいて、所定の通信信号を他方の電力制御用半導体モジュールに送信する送信手段と、他方の電力制御用半導体モジュールにおいて上記送信された通信信号を受信し、上記受信された通信信号に基づいて当該他方の電力制御用半導体モジュールの駆動制御動作を制御する受信手段とを備える。

また、特許文献２には、以下のような半導体装置が開示されている。すなわち、ＩＧＢＴ等の電力半導体ダイと、該電力半導体ダイ用の制御回路半導体デバイスと、該制御回路半導体デバイスに制御電力を供給する局部電力供給要素とを同一の絶縁ハウジングに収容する。

また、特許文献３には、以下のような半導体装置が開示されている。すなわち、所定の電力半導体素子に該半導体素子保護用の回路が組み込まれてなる電力制御用インテリジェントパワーモジュールにおいて、それぞれエミッタからコレクタへ順方向をなすように接続されるダイオードを有し、互いに並列に接続された少なくとも一対の電力半導体素子と、上記各半導体素子に対応して設けられ、該半導体素子のエミッタ側に接続されるシャント抵抗を含む半導体素子電流検出用の回路構成と、上記各電流検出用の回路構成により検出される電流値を合成した上で、モジュール外部の制御回路へ出力する合成部とを備える。

また、特許文献４には、以下のような半導体装置が開示されている。すなわち、上下アームにそれぞれ設けられた一対の電力用半導体素子と、これらの電力用半導体素子を駆動する駆動回路とを備えた電力用半導体モジュールにおいて、一方のアームの電力用半導体素子の出力電流がほぼ零になったことを検出する電流零検出手段と、電流零検出手段の出力信号と他方のアームの電力用半導体素子に対するオン指令とを用いて、他方のアームの電力用半導体素子に対する実際の駆動信号を生成する駆動信号生成手段とを備える。
特開２００６−２３８６３５号公報 特開平１０−１４４８６３号公報 特開２００３−９５０９号公報 特開２００２−２０４５８１号公報

ところで、ＩＰＭでは、たとえば２個のＩＧＢＴが直列接続されており、あるタイミングにおいて少なくともいずれか一方のＩＧＢＴがオフ状態に制御される。そして、これらのＩＧＢＴは、負バイアスレスで駆動される。すなわち、たとえば０〜１５Ｖの駆動電圧がＩＧＢＴのゲートに供給される。このため、ＩＧＢＴへ回生電流が流れるとき、ＩＧＢＴの帰還容量によってＩＧＢＴのゲート−エミッタ間に誘起電圧が発生することにより、本来オフ状態であるはずのＩＧＢＴが誤ってオン状態となる場合がある。これにより、２個のＩＧＢＴを通して瞬時電流が流れるため、電力ロスが増大してしまう。

また、ＩＧＢＴへ回生電流が流れる場合に、ＩＧＢＴのゲートへ不要なオン制御電圧が入力されると、ＩＧＢＴのコレクタ−エミッタ間電圧が大きくなるため、ＩＧＢＴの帰還容量が大きくなる。そうすると、ＩＧＢＴの容量に残留する電荷が多くなるため、ＩＧＢＴのゲート−エミッタ間に発生する誘起電圧がさらに大きくなる。そうすると、２個のＩＧＢＴを通して流れる瞬時電流がさらに大きくなるため、電力ロスがさらに増大してしまう。

しかしながら、特許文献１〜特許文献４記載の半導体装置では、このような問題点を解決するための構成を備えていない。

それゆえに、本発明の目的は、電力ロスを低減することが可能な半導体装置を提供することである。

上記課題を解決するために、この発明のある局面に係わる半導体装置は、直列接続され、第１のモードおよび第２のモードにおいて各々に対してオン指令およびオフ指令が排他的に出力され、かつ誘導性負荷に結合される第１パワー半導体素子および第２パワー半導体素子を備え、第１のモードにおいて第１パワー半導体素子がオン状態の場合には、第１パワー半導体素子と誘導性負荷とを通して電流を流すための電流経路が形成され、第２のモードにおいて第１パワー半導体素子がオン状態の場合には、第１パワー半導体素子と誘導性負荷とを通して電流を流すための電流経路が遮断され、さらに、第２のモードにおいては、第１パワー半導体素子に対するオン指令に関わらず第１パワー半導体素子をオフ状態とする制御を行なう駆動制御回路を備える。この駆動制御回路は、第１パワー半導体素子に対するオン指令を受けて、第１パワー半導体素子をオン状態とするための制御電圧を第１パワー半導体素子の制御電極に供給する制御電圧生成回路と、第１パワー半導体素子を通して流れる電流を検出する電流検出回路とを含む。制御電圧生成回路は、第１パワー半導体素子に対するオフ指令がオン指令に切り替わってから所定時間経過した後に第１パワー半導体素子を通して流れる電流が所定値未満である場合には、第１パワー半導体素子に対するオン指令に関わらず第１パワー半導体素子をオフ状態とするための制御電圧を第１パワー半導体素子の制御電極に供給する。

またこの発明のさらに別の局面に係わる半導体装置は、直列接続され、第１のモードおよび第２のモードにおいて各々に対してオン指令およびオフ指令が排他的に出力され、かつ誘導性負荷に結合される第１パワー半導体素子および第２パワー半導体素子を駆動する半導体装置であって、第１のモードにおいて第１パワー半導体素子がオン状態の場合には、第１パワー半導体素子と誘導性負荷とを通して電流を流すための電流経路が形成され、第２のモードにおいて第１パワー半導体素子がオン状態の場合には、第１パワー半導体素子と誘導性負荷とを通して電流を流すための電流経路が遮断され、第２のモードにおいては、第１パワー半導体素子に対するオン指令に関わらず第１パワー半導体素子をオフ状態とする制御を行なう駆動制御回路を備える。この駆動制御回路は、第１パワー半導体素子に対するオン指令を受けて、第１パワー半導体素子をオン状態とするための制御電圧を第１パワー半導体素子の制御電極に供給する制御電圧生成回路と、第１パワー半導体素子を通して流れる電流を検出する電流検出回路とを含む。制御電圧生成回路は、第１パワー半導体素子に対するオフ指令がオン指令に切り替わってから所定時間経過した後に第１パワー半導体素子を通して流れる電流が所定値未満である場合には、第１パワー半導体素子に対するオン指令に関わらず第１パワー半導体素子をオフ状態とするための制御電圧を第１パワー半導体素子の制御電極に供給する。

本発明によれば、電力ロスを低減することができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

［構成および基本動作］
図１は、本発明の実施の形態に係る半導体装置の構成を示す図である。

図１を参照して、半導体装置１０１は、コンバータ部１と、インバータ部２と、駆動制御部３と、ＰＷＭ（Pulse Width Modulation）信号生成部４と、コンデンサＣ１とを備える。

インバータ部２は、たとえばＩＧＢＴであるパワー半導体素子ＴＵＰ，ＴＵＮ，ＴＶＰ，ＴＶＮ，ＴＷＰ，ＴＷＮと、ダイオードＤＵＰ，ＤＵＮ，ＤＶＰ，ＤＶＮ，ＤＷＰ，ＤＷＮとを含む。駆動制御部３は、駆動制御回路ＧＵＰ，ＧＵＮ，ＧＶＰ，ＧＶＮ，ＧＷＰ，ＧＷＮを含む。パワー半導体素子ＴＵＰ，ＴＵＮはＵ相に対応し、パワー半導体素子ＴＶＰ，ＴＶＮはＶ相に対応し、パワー半導体素子ＴＷＰ，ＴＷＮはＷ相に対応する。また、パワー半導体素子ＴＵＰ，ＴＶＰ，ＴＷＰをそれぞれ上アーム半導体素子と称し、パワー半導体素子ＴＵＮ，ＴＶＮ，ＴＷＮをそれぞれ下アーム半導体素子と称する。

ダイオードＤＵＰ，ＤＵＮ，ＤＶＰ，ＤＶＮ，ＤＷＰ，ＤＷＮのカソードがパワー半導体素子ＴＵＰ，ＴＵＮ，ＴＶＰ，ＴＶＮ，ＴＷＰ，ＴＷＮのコレクタにそれぞれ接続される。また、ダイオードＤＵＰ，ＤＵＮ，ＤＶＰ，ＤＶＮ，ＤＷＰ，ＤＷＮのアノードがパワー半導体素子ＴＵＰ，ＴＵＮ，ＴＶＰ，ＴＶＮ，ＴＷＰ，ＴＷＮのエミッタにそれぞれ接続される。

コンバータ部１は、交流電源ＰＳから供給される交流電圧を直流電圧に変換してコンデンサＣ１へ出力する。

インバータ部２は、コンデンサＣ１に蓄えられた電荷に基づいて交流電圧を生成し、誘導モータ５１へ出力する。

誘導モータ５１はたとえば三相交流誘導モータであり、三相コイルであるコイルＬＵ，ＬＶ，ＬＷを含む。誘導モータ５１は、インバータ部２から受けた交流電圧に基づいて駆動される。なお、半導体装置１０１の負荷は、誘導モータに限定されるものではなく、誘導性負荷であればよい。

ＰＷＭ信号生成部４は、インバータ部２の生成する交流電圧の振幅および周波数を制御する。すなわち、ＰＷＭ信号生成部４は、パワー半導体素子ＴＵＰ，ＴＵＮ，ＴＶＰ，ＴＶＮ，ＴＷＰ，ＴＷＮに対するオン指令およびオフ指令、すなわち各トランジスタのオン状態およびオフ状態をそれぞれ制御するためのＰＷＭ制御信号ＵＰ１，ＵＮ１，ＶＰ１，ＶＮ１，ＷＰ１，ＷＮ１を駆動制御部３へ出力する。

駆動制御部３における駆動制御回路ＧＵＰ，ＧＵＮ，ＧＶＰ，ＧＶＮ，ＧＷＰ，ＧＷＮは、ＰＷＭ信号生成部４から受けたＰＷＭ制御信号に基づいて、パワー半導体素子ＴＵＰ，ＴＵＮ，ＴＶＰ，ＴＶＮ，ＴＷＰ，ＴＷＮの制御電極にそれぞれＰＷＭ制御電圧ＵＰ２，ＵＮ２，ＶＰ２，ＶＮ２，ＷＰ２，ＷＮ２を供給する。

図２は、本発明の実施の形態に係る半導体装置におけるＰＷＭ制御信号の一例を示すタイムチャートである。図２において、Ｕ−Ｖは図１に示す接続点Ｕおよび接続点Ｖ間の電圧であり、Ｖ−Ｗは図１に示す接続点Ｖおよび接続点Ｗ間の電圧であり、Ｗ−Ｕは図１に示す接続点Ｗおよび接続点Ｕ間の電圧である。

図２を参照して、半導体装置１０１は、１２０°ずつ位相のずれた交流電流をコイルＬＶ，ＬＵ，ＬＷにそれぞれ供給することにより、誘導モータ５１において回転磁界を発生する。すなわち、パワー半導体素子ＴＵＰ，ＴＵＮ，ＴＶＰ，ＴＶＮ，ＴＷＰ，ＴＷＮは、３６０°を１サイクルとして、１サイクル中の少なくとも１２０°のオン期間において論理Ｈレベルおよび論理Ｌレベルを繰り返すＰＷＭ制御電圧を受ける。ＰＷＭ信号生成部４は、ある相の上アーム半導体素子に対応する駆動制御回路へＰＷＭ制御信号を出力している場合には、他の相のいずれかの下アーム半導体素子に対応する駆動制御回路へＰＷＭ制御信号を出力する。

ここで、ＰＷＭ信号生成部４は、上記１２０°のオン期間において上アーム半導体素子に対応する駆動制御回路および下アーム半導体素子に対応する駆動制御回路へ相補なＰＷＭ制御信号を出力する、すなわち上アーム半導体素子および下アーム半導体素子に対してオン指令およびオフ指令を排他的に与える。このような構成により、インバータ部２における６個のパワー半導体素子に対するＰＷＭ制御信号をそれぞれ生成する必要がなくなり、回路構成の簡易化を図ることができる。たとえば、ＰＷＭ信号生成部４は、ＰＷＭ制御信号ＵＰ１，ＶＰ１，ＷＰ１を生成する回路と、ＰＷＭ制御信号ＵＰ１，ＶＰ１，ＷＰ１の論理レベルを反転させるＮＯＴ回路とを含み、これらのＮＯＴ回路の出力をＰＷＭ制御信号ＵＮ１，ＶＮ１，ＷＮ１として出力する。

半導体装置１０１における各パワー半導体素子は、それぞれ３つのモードを有する。すなわち、モードＭ１においては、パワー半導体素子は駆動制御回路からＰＷＭ制御電圧を受け、かつそのパワー半導体素子と誘導モータ５１とを通して電流を流すための電流経路が形成される。モードＭ２においては、パワー半導体素子は駆動制御回路からＰＷＭ制御電圧を受け、かつそのパワー半導体素子と誘導モータ５１とを通して電流を流すための電流経路が遮断される。モードＭ３においては、パワー半導体素子は駆動制御回路からＰＷＭ制御電圧を受けない。

したがって、モードＭ２における点線の丸印で囲んだＰＷＭ制御信号は、本来パワー半導体素子にとって不要なオン指令を含む信号である。

次に、パワー半導体素子に不要なオン指令が与えられた場合に生じる問題について説明する。ここでは、半導体装置１０１が駆動制御部３を備えず、パワー半導体素子がＰＷＭ信号生成部４からＰＷＭ制御信号を直接制御電圧として受けて駆動されると仮定した場合について説明する。

図３は、パワー半導体素子ＴＵＰおよびＴＵＮにおける電流および電圧を示す波形図である。図３は、パワー半導体素子ＴＵＰのモードがＭ２である場合について示している。

図３において、ＶＧＥＵＰはパワー半導体素子ＴＵＰのゲート−エミッタ間電圧の波形であり、ＶＧＥＵＮはパワー半導体素子ＴＵＮのゲート−エミッタ間電圧の波形である。また、ＩＣＵＮＡは、パワー半導体素子ＴＵＰのモードＭ２においてパワー半導体素子ＴＵＰに対して不要なオン指令が与えられた場合においてパワー半導体素子ＴＵＰおよびＴＵＮを通して流れる電流である。また、ＩＣＵＮＢは、パワー半導体素子ＴＵＰのモードＭ２においてパワー半導体素子ＴＵＰに対して不要なオン指令が与えられなかった場合においてパワー半導体素子ＴＵＰおよびＴＵＮを通して流れる電流である。また、ＩＣＵＰは誘導モータ５１からパワー半導体素子ＴＵＰへ流れる回生電流である。たとえば、パワー半導体素子ＴＵＮがオン状態からオフ状態に遷移すると、誘導モータ５１からパワー半導体素子ＴＵＰへ回生電流が流れる。この回生電流は、パワー半導体素子ＴＵＰに並列接続されるダイオードＤＵＰを通して流れる。

図３を参照して、パワー半導体素子ＴＵＰのモードＭ２においては、パワー半導体素子ＴＵＮはモードＭ１であるためＰＷＭ信号生成部４からＰＷＭ制御信号を受ける。一方、パワー半導体素子ＴＵＰは、ＰＷＭ信号生成部４からパワー半導体素子ＴＵＮに対するＰＷＭ制御信号の論理レベルが反転したＰＷＭ制御信号を受ける（波形ＶＧＥＵＰおよび波形ＶＧＥＵＮ）。

ここで、パワー半導体素子ＴＵＰおよびＴＵＮは、負バイアスレスで駆動される、たとえば０〜１５Ｖの駆動電圧がパワー半導体素子ＴＵＰおよびＴＵＮのゲートに供給される。このため、誘導モータ５１からパワー半導体素子ＴＵＰへ回生電流が流れるとき（波形ＩＣＵＰ）、パワー半導体素子ＴＵＰの帰還容量によってパワー半導体素子ＴＵＰのゲート−エミッタ間に誘起電圧が発生することにより、本来オフ状態であるタイミングにおいてパワー半導体素子ＴＵＰが誤ってオン状態となる場合がある。これにより、パワー半導体素子ＴＵＰおよびＴＵＮを通して瞬時電流が流れるため、電力ロスが増大してしまう。

そして、誘導モータ５１からパワー半導体素子ＴＵＰへ回生電流が流れる場合に（波形ＩＣＵＰ）、パワー半導体素子ＴＵＰのゲートへ不要なオン制御電圧が入力されると、パワー半導体素子ＴＵＰのコレクタ−エミッタ間電圧が大きくなるため、パワー半導体素子ＴＵＰの帰還容量が大きくなる。そうすると、パワー半導体素子ＴＵＰの容量に残留する電荷が多くなるため、パワー半導体素子ＴＵＰのゲート−エミッタ間に発生する誘起電圧がさらに大きくなる。そうすると、パワー半導体素子ＴＵＰおよびＴＵＮを通して流れる瞬時電流がさらに大きくなるため、電力ロスがさらに増大してしまう（波形ＩＣＵＮＡ）。

これに対して、誘導モータ５１からパワー半導体素子ＴＵＰへ回生電流が流れる場合に（波形ＩＣＵＰ）、パワー半導体素子ＴＵＰのゲートへ不要なオン制御電圧が出力されないときには、パワー半導体素子ＴＵＰの帰還容量に起因するパワー半導体素子ＴＵＰのゲート−エミッタ間における誘起電圧の増大が生じず、パワー半導体素子ＴＵＰおよびＴＵＮを通して流れる瞬時電流が大きくならないため、電力ロスが電流量Ａから電流量Ｂに低減される（波形ＩＣＵＮＢ）。

そこで、本発明の実施の形態に係る半導体装置では、駆動制御回路は、対応のパワー半導体素子のモードＭ２においては、ＰＷＭ信号生成部４からのオン指令に関わらず対応のパワー半導体素子をオフ状態とする制御を行なう。

図４は、本発明の実施の形態に係る駆動制御回路の構成を示す図である。図４では、駆動制御回路ＧＵＰ，ＧＵＮおよびこれらの対応回路を示す。駆動制御回路ＧＵＮの詳細な構成については駆動制御回路ＧＵＰと同様であるため、ここでは詳細な説明を繰り返さない。また、駆動制御回路ＧＶＰ，ＧＶＮ，ＧＷＰ，ＧＷＮについては駆動制御回路ＧＵＰ，ＧＵＮと同様であるため、ここでは詳細な説明を繰り返さない。

図４を参照して、駆動制御回路ＧＵＰは、制御電圧生成回路２１と、電流検出回路２２と、カプラＣＰＲとを含む。制御電圧生成回路２１は、駆動回路１１と、バッファ１２と、フィルタ回路１３と、ＡＮＤゲートＧ１と、ＥＸＮＯＲゲートＧ２と、ＮＯＴゲートＧ３とを含む。フィルタ回路１３は、抵抗Ｒ１１と、コンデンサＣ１１とを含む。電流検出回路２２は、電流検出用抵抗Ｒ１と、コンパレータ１４とを含む。

電流検出用抵抗Ｒ１の第１端がパワー半導体素子ＴＵＰの電流検出用エミッタに接続され、第２端が接地電圧の供給される接地電圧ノードに接続される。ダイオードＤＵＰのアノードがパワー半導体素子ＴＵＰの電流出力用エミッタに接続され、ダイオードＤＵＰのカソードがパワー半導体素子ＴＵＰのコレクタに接続される。パワー半導体素子の電流検出用エミッタには、パワー半導体素子の電流出力用エミッタから流れる電流に対応する電流が流れる。

コンパレータ１４の非反転入力端子に電流検出用抵抗Ｒ１の第１端が接続され、反転入力端子に基準電圧ＶＲＥＦが供給される。

電流検出回路２２は、パワー半導体素子ＴＵＰを通して流れる電流を検出する。より詳細には、コンパレータ１４は、パワー半導体素子ＴＵＰの電流検出用エミッタから出力される電流によって電流検出用抵抗Ｒ１の第１端に現われる電圧と基準電圧ＶＲＥＦとを比較し、比較結果に基づいて論理Ｈレベルまたは論理Ｌレベルの検出信号をＥＸＮＯＲゲートＧ２へ出力する。すなわち、電流検出回路２２は、パワー半導体素子ＴＵＰを通して流れる電流が所定値未満である場合には論理Ｌレベルの検出信号をＥＸＮＯＲゲートＧ２へ出力し、パワー半導体素子ＴＵＰを通して流れる電流が所定値より大きい場合には論理Ｈレベルの検出信号をＥＸＮＯＲゲートＧ２へ出力する。

制御電圧生成回路２１は、ＰＷＭ信号生成部４から受けたＰＷＭ制御信号および電流検出回路２２から受けた検出信号に基づいて、パワー半導体素子ＴＵＰをオン状態またはオフ状態とするためのＰＷＭ制御電圧ＵＰ２をパワー半導体素子ＴＵＰのゲートに供給する。より詳細には、ＮＯＴゲートＧ３は、ＰＷＭ信号生成部４から受けたＰＷＭ制御信号の論理レベルを反転して出力する。ＥＸＮＯＲゲートＧ２は、ＮＯＴゲートＧ３から受けた信号および電流検出回路２２から受けた検出信号に基づいて、ＰＷＭ信号生成部４からのオン指令をマスクするためのマスク信号を出力する。フィルタ回路１３は、ＥＸＮＯＲゲートＧ２から受けたマスク信号をなまらせる、すなわち、ＥＸＮＯＲゲートＧ２から受けたマスク信号のうち、所定周波数以上の周波数成分を減衰させる。ＡＮＤゲートＧ１は、ＮＯＴゲートＧ３から受けた信号とフィルタ回路１３およびバッファ１２を介して受けたマスク信号とに基づいて、論理Ｈレベルまたは論理Ｌレベルの信号を出力する。駆動回路１１は、ＡＮＤゲートＧ１から論理Ｈレベルの信号を受けた場合にはパワー半導体素子ＴＵＰのゲートへ駆動電圧を供給し、ＡＮＤゲートＧ１から論理Ｌレベルの信号を受けた場合にはパワー半導体素子ＴＵＰのゲートへの駆動電圧の供給を停止する。

カプラＣＰＲは、上アーム半導体素子のエミッタおよび下アーム半導体素子のエミッタの基準電位の相違による影響を排除するために設けられる。

図５は、本発明の実施の形態に係る駆動制御回路ＧＵＰのモードＭ１における動作を示すタイムチャートである。図５において、ａ〜ｇの各波形は、それぞれ図４に示すノードａ〜ｇにおける電圧波形である。

モードＭ１においては、パワー半導体素子ＴＵＰおよび誘導モータ５１を通して電流を流すための電流経路が形成されている。

このため、ＰＷＭ信号生成部４からのＰＷＭ制御信号ＵＰ１がオン指令を表わす論理Ｌレベルになると、パワー半導体素子ＴＵＰを通して電流が流れることから、電流検出用抵抗Ｒ１の第１端における電圧が徐々に上昇する（波形ｂ）。

ここで、ＰＷＭ制御信号ＵＰ１がオフ指令からオン指令すなわち論理Ｈレベルから論理Ｌレベルに切り替わってから時間Ｔ１を経過するまでは、パワー半導体素子ＴＵＰを通して流れる電流が所定値未満であるため、電流検出回路２２は論理Ｌレベルの検出信号を出力する（波形ｃ）。そうすると、ＥＸＮＯＲゲートＧ２は、パワー半導体素子ＴＵＰに対するオン指令をマスクするためのマスク信号を出力する（波形ｄ）。しかしながら、論理Ｌレベルであるマスク信号はフィルタ回路１３によって高周波成分が減衰されるため（波形ｅ）、フィルタ回路１３を通過した信号はバッファ１２によって論理Ｌレベルではなく論理Ｈレベルであると判定される（波形ｆ）。したがって、ＡＮＤゲートＧ１においてＰＷＭ制御信号のオン指令はマスクされることなくパワー半導体素子ＴＵＰに伝達され、パワー半導体素子ＴＵＰはオン状態となる（波形ｇ）。

そして、ＰＷＭ制御信号ＵＰ１がオフ指令からオン指令に切り替わってから時間Ｔ１を経過した後は、パワー半導体素子ＴＵＰを通して流れる電流が所定値より大きくなるため、電流検出回路２２は論理Ｈレベルの検出信号を出力する（波形ｃ）。そうすると、ＥＸＮＯＲゲートＧ２は、マスク信号を出力しない（波形ｄ）。したがって、モードＭ１においては、パワー半導体素子ＴＵＰに対するオン指令はそのままパワー半導体素子ＴＵＰに伝達されるため、パワー半導体素子ＴＵＰはＰＷＭ信号生成部４のオン指令どおりにオン状態となり、誘導モータ５１に電流を供給することができる。

図６は、本発明の実施の形態に係る駆動制御回路のモードＭ２における動作を示すタイムチャートである。図６において、ａ〜ｇの各波形は、それぞれ図４に示すノードａ〜ｇにおける電圧波形である。

モードＭ２においては、パワー半導体素子ＴＵＰおよび誘導モータ５１を通して電流を流すための電流経路が遮断されている。

このため、ＰＷＭ信号生成部４からのＰＷＭ制御信号ＵＰ１がオン指令を表わす論理Ｌレベルになっても、パワー半導体素子ＴＵＰを通して電流が流れないことから、電流検出用抵抗Ｒ１の第１端における電圧はＬレベルのままである（波形ｂ）。

ここで、パワー半導体素子ＴＵＰのモードＭ２において、パワー半導体素子ＴＵＰにオン指令が与えられているときには、図２で示したようにパワー半導体素子ＴＶＮにオン指令が与えられているが、パワー半導体素子ＴＵＰ、誘導モータ５１、およびパワー半導体素子ＴＶＮを通して電流は流れない。これは、パワー半導体素子ＴＵＮがオン状態からオフ状態に切り替わると、ダイオードＤＶＮ、誘導モータ５１およびダイオードＤＵＰを通して回生電流が流れるため、オン状態であるパワー半導体素子ＴＵＰおよびＴＶＮを通して電流が流れないからである。

パワー半導体素子ＴＵＰを通して流れる電流が所定値未満であるため、電流検出回路２２は論理Ｌレベルの検出信号を出力する（波形ｃ）。そうすると、ＥＸＮＯＲゲートＧ２は、パワー半導体素子ＴＵＰに対するオン指令をマスクするためのマスク信号を出力する（波形ｄ）。ここで、論理Ｌレベルであるマスク信号はフィルタ回路１３によって高周波成分が減衰されるため（波形ｅ）、フィルタ回路１３を通過した信号は緩やかに論理Ｈレベルから論理Ｌレベルへ遷移する。このため、ＰＷＭ制御信号ＵＰ１がオフ指令からオン指令に切り替わってから時間Ｔ２を経過するまでは、フィルタ回路１３を通過した信号はバッファ１２によって論理Ｌレベルではなく論理Ｈレベルであると判定される（波形ｆ）。したがって、ＡＮＤゲートＧ１においてＰＷＭ制御信号のオン指令はマスクされることなくパワー半導体素子ＴＵＰに伝達され、パワー半導体素子ＴＵＰはオン状態となる（波形ｇ）。そして、ＰＷＭ制御信号ＵＰ１がオフ指令からオン指令に切り替わってから時間Ｔ２を経過すると、フィルタ回路１３を通過した信号は論理Ｌレベルとなる。そうすると、バッファ１２から論理Ｌレベルの信号が出力されるため、ＡＮＤゲートＧ１においてオン指令がマスクされる。すなわち、本発明の実施の形態に係る駆動制御回路は、モードＭ２において、オン指令に関わらずパワー半導体素子ＴＵＰをオフ状態とすることができる。

したがって、本発明の実施の形態に係る半導体装置では、パワー半導体素子への不要なオン指令に起因する電力ロスを低減することができる。

なお、時間Ｔ２は、フィルタ回路１３がＥＸＮＯＲゲートＧ２の出力信号が論理Ｈレベルから論理Ｌレベルに切り替わった時から、フィルタ回路１３を通過した信号をバッファ１２が論理Ｌレベルであると判定するまでの時間である。この時間Ｔ２は、フィルタ回路１３の時定数に対応している。また、時間Ｔ１は、ＰＷＭ制御信号ＵＰ１がオフ指令からオン指令に切り替わってから、パワー半導体素子ＴＵＰを通して流れる電流が所定値より大きくなるまでの時間である。フィルタ回路１３は、Ｔ１よりも時間Ｔ２が長くなるような時定数を有する。

図７は、本発明の実施の形態に係る駆動制御回路の変形例の構成を示す図である。図７を参照して、半導体装置１０１は、パワー半導体素子としてＭＯＳ（Metal Oxide Semiconductor）−ＦＥＴ（Field Effect Transistor）を備える。

ここで、ＭＯＳ−ＦＥＴのオン状態におけるドレイン−ソース間電圧は、ＩＧＢＴのオン状態におけるコレクタ−エミッタ間電圧と比べて小さい。したがって、この変形例では、オン状態およびオフ状態の切り替えの際に発生する電力ロスをさらに低減することができる。

図８は、本発明の実施の形態に係る駆動制御回路の変形例の構成を示す図である。図８を参照して、駆動制御回路ＧＵＰは、電流検出回路２２の代わりに電流検出回路３２を備える。

電流検出回路３２は、コンパレータ１４と、電流検出トランスＣＴとを含む。電流検出トランスＣＴの第１端がコンパレータ１４の非反転入力端子に接続され、第２端が接地電圧の供給される接地電圧ノードに接続される。電流検出トランスＣＴは、パワー半導体素子ＴＵＰの電流出力用エミッタおよびダイオードＤＵＰのアノードの接続点と、誘導モータ５１との間の電流経路に沿って配置される。

コンパレータ１４は、パワー半導体素子ＴＵＰの電流出力用エミッタから出力される電流によって電流検出トランスＣＴの第１端に現われる電圧と基準電圧ＶＲＥＦとを比較し、比較結果に基づいて論理Ｈレベルまたは論理Ｌレベルの検出信号をＥＸＮＯＲゲートＧ２へ出力する。

図９は、本発明の実施の形態に係る駆動制御回路の変形例のモードＭ２における動作を示すタイムチャートである。図９において、ａ〜ｇの各波形は、それぞれ図８に示すノードａ〜ｇにおける電圧波形である。

図９を参照して、モードＭ２においては、前述のようにパワー半導体素子ＴＵＮがオン状態からオフ状態に切り替わると、ダイオードＤＶＮ、誘導モータ５１およびダイオードＤＵＰを通して電流ＩＮと逆方向の回生電流ＩＭが流れる。ここで、電流ＩＮはモードＭ１におけるパワー半導体素子ＴＵＰから出力される電流である。

モードＭ２においては、ＰＷＭ信号生成部４からのＰＷＭ制御信号ＵＰ１がオン指令を表わす論理Ｌレベルになっても、電流検出トランスＣＴを通して回生電流ＩＭが流れることから、電流検出トランスＣＴの第１端における電圧は負電圧レベルである（波形ｂ）。

パワー半導体素子ＴＵＰを通して流れる電流が負電圧すなわち所定値未満であるため、電流検出回路３２は論理Ｌレベルの検出信号を出力する（波形ｃ）。そうすると、ＥＸＮＯＲゲートＧ２は、パワー半導体素子ＴＵＰに対するオン指令をマスクするためのマスク信号を出力する（波形ｄ）。

その他の動作は図５および図６と同様であるため、ここでは詳細な説明を繰り返さない。このように、パワー半導体素子ＴＵＰの電流出力用エミッタからの出力電流を検出する構成により、電流検出精度の向上を図ることができる。

図１０は、本発明の実施の形態に係る駆動制御回路の変形例の構成を示す回路図である。図１０を参照して、駆動制御回路ＧＵＰは、電流検出回路２２の代わりに電流検出回路４２を備える。

電流検出回路４２は、コンパレータ１４と、電流検出トランスＣＴとを含む。電流検出トランスＣＴの第１端がコンパレータ１４の非反転入力端子に接続され、第２端が接地電圧の供給される接地電圧ノードに接続される。電流検出トランスＣＴは、パワー半導体素子ＴＵＰの電流出力用エミッタと、ダイオードＤＵＰのアノードとの間の電流経路に沿って配置される。

コンパレータ１４は、パワー半導体素子ＴＵＰの電流出力用エミッタから出力される電流によって電流検出トランスＣＴの第１端に現われる電圧と基準電圧ＶＲＥＦとを比較し、比較結果に基づいて論理Ｈレベルまたは論理Ｌレベルの検出信号をＥＸＮＯＲゲートＧ２へ出力する。

電流検出トランスＣＴの第１端に現われる電圧は、図４に示す電流検出用抵抗Ｒ１の第１端に現われる電圧と同様であるため、この変形例の動作を示すタイムチャートは図５および図６と同様である。このように、パワー半導体素子ＴＵＰの電流出力用エミッタからの出力電流を検出する構成により、電流検出精度の向上を図ることができる。

なお、その他の変形例として、半導体装置１０１は、パワー半導体素子およびダイオードの代わりにＲＣ（Reverse Conducting：逆導通）−ＩＧＢＴを備える構成であってもよい。ＲＣ−ＩＧＢＴは、ＩＧＢＴと、ダイオードとを１チップ化したものである。このような構成により、半導体装置１０１の製造コストを低減することができる。

また、駆動制御部３およびＰＷＭ信号生成部４は、１個の集積回路で形成される構成であってもよい。このような構成により、半導体装置１０１の製造不良率の低減を図ることができる。また、半導体装置１０１の加工時間の短縮を図ることができる。

さらに、駆動制御部３およびＰＷＭ信号生成部４は、１個のＨＶ−ＩＣ（High Voltage-IC：高耐圧集積回路）で形成される構成であってもよい。このような構成により、駆動制御回路におけるカプラが不要となるため、半導体装置１０１の低コスト化を図ることができる。

また、コンバータ部１と、インバータ部２と、駆動制御部３と、ＰＷＭ信号生成部４とが、１個のモジュールで形成される構成であってもよい。すなわち、コンバータ部１と、インバータ部２と、駆動制御部３と、ＰＷＭ信号生成部４とがプリント基板において形成され、互いに結線され、ケースに収められ、かつ外部との電気信号を入出力するための端子がこのケースに設けられる構成であってもよい。このような構成により、電流検出回路２２による電流検出精度の向上を図ることができる。また、半導体装置１０１の製造不良率の低減を図ることができる。また、半導体装置１０１の加工時間の短縮を図ることができる。また、半導体装置１０１の小型化を図ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に係る半導体装置の構成を示す図である。 本発明の実施の形態に係る半導体装置におけるＰＷＭ制御信号の一例を示すタイムチャートである。 パワー半導体素子ＴＵＰおよびＴＵＮにおける電流および電圧を示す波形図である。 本発明の実施の形態に係る駆動制御回路の構成を示す図である。 本発明の実施の形態に係る駆動制御回路ＧＵＰのモードＭ１における動作を示すタイムチャートである。 本発明の実施の形態に係る駆動制御回路のモードＭ２における動作を示すタイムチャートである。 本発明の実施の形態に係る駆動制御回路の変形例の構成を示す図である。 本発明の実施の形態に係る駆動制御回路の変形例の構成を示す図である。 本発明の実施の形態に係る駆動制御回路の変形例のモードＭ２における動作を示すタイムチャートである。 本発明の実施の形態に係る駆動制御回路の変形例の構成を示す回路図である。

符号の説明

１ コンバータ部、２ インバータ部、３ 駆動制御部、４ ＰＷＭ信号生成部、１０１ 半導体装置、１１ 駆動回路、１２ バッファ、１３ フィルタ回路、１４ コンパレータ、２１ 制御電圧生成回路、２２，３２，４２ 電流検出回路、Ｃ１，Ｃ１１ コンデンサ、ＴＵＰ，ＴＵＮ，ＴＶＰ，ＴＶＮ，ＴＷＰ，ＴＷＮ パワー半導体素子、ＤＵＰ，ＤＵＮ，ＤＶＰ，ＤＶＮ，ＤＷＰ，ＤＷＮ ダイオード、ＧＵＰ，ＧＵＮ，ＧＶＰ，ＧＶＮ，ＧＷＰ，ＧＷＮ 駆動制御回路、Ｇ１ ＡＮＤゲート、Ｇ２ ＥＸＮＯＲゲート、Ｇ３ ＮＯＴゲート、Ｒ１ 電流検出用抵抗、Ｒ１１ 抵抗、ＣＰＲ カプラ、ＣＴ 電流検出トランス。

Claims (10)

1. 直列接続され、第１のモードおよび第２のモードにおいて各々に対してオン指令およびオフ指令が排他的に出力され、かつ誘導性負荷に結合される第１パワー半導体素子および第２パワー半導体素子を備え、
   前記第１のモードにおいて前記第１パワー半導体素子がオン状態の場合には、前記第１パワー半導体素子と前記誘導性負荷とを通して電流を流すための電流経路が形成され、前記第２のモードにおいて前記第１パワー半導体素子がオン状態の場合には、前記第１パワー半導体素子と前記誘導性負荷とを通して電流を流すための電流経路が遮断され、
   さらに、
   前記第２のモードにおいては、前記第１パワー半導体素子に対するオン指令に関わらず前記第１パワー半導体素子をオフ状態とする制御を行なう駆動制御回路を備え、
   前記駆動制御回路は、
   前記第１パワー半導体素子に対するオン指令を受けて、前記第１パワー半導体素子をオン状態とするための制御電圧を前記第１パワー半導体素子の制御電極に供給する制御電圧生成回路と、
   前記第１パワー半導体素子を通して流れる電流を検出する電流検出回路とを含み、
   前記制御電圧生成回路は、前記第１パワー半導体素子に対するオフ指令がオン指令に切り替わってから所定時間経過した後に前記第１パワー半導体素子を通して流れる電流が所定値未満である場合には、前記第１パワー半導体素子に対するオン指令に関わらず前記第１パワー半導体素子をオフ状態とするための制御電圧を前記第１パワー半導体素子の制御電極に供給する半導体装置。
2. 前記電流検出回路は、電流検出トランスを含む請求項１記載の半導体装置。
3. 前記誘導性負荷は３個のコイルを含む三相交流モータであり、
   前記第１パワー半導体素子および前記第２パワー半導体素子の接続点が前記三相交流モータのコイルのいずれかに結合される請求項１記載の半導体装置。
4. 前記第１パワー半導体素子および前記第２パワー半導体素子はＩＧＢＴである請求項１記載の半導体装置。
5. 前記第１パワー半導体素子および前記第２パワー半導体素子はＲＣ−ＩＧＢＴである請求項１記載の半導体装置。
6. 前記第１パワー半導体素子および前記第２パワー半導体素子はＭＯＳ−ＦＥＴである請求項１記載の半導体装置。
7. 前記駆動制御回路は、１個の集積回路で形成される請求項１記載の半導体装置。
8. 前記駆動制御回路は、１個のＨＶ−ＩＣで形成される請求項７記載の半導体装置。
9. 前記駆動制御回路、前記第１パワー半導体素子および前記第２パワー半導体素子は１個のモジュールで形成される請求項１記載の半導体装置。
10. 直列接続され、第１のモードおよび第２のモードにおいて各々に対してオン指令およびオフ指令が排他的に出力され、かつ誘導性負荷に結合される第１パワー半導体素子および第２パワー半導体素子を駆動する半導体装置であって、
    前記第１のモードにおいて前記第１パワー半導体素子がオン状態の場合には、前記第１パワー半導体素子と前記誘導性負荷とを通して電流を流すための電流経路が形成され、前記第２のモードにおいて前記第１パワー半導体素子がオン状態の場合には、前記第１パワー半導体素子と前記誘導性負荷とを通して電流を流すための電流経路が遮断され、
    前記第２のモードにおいては、前記第１パワー半導体素子に対するオン指令に関わらず前記第１パワー半導体素子をオフ状態とする制御を行なう駆動制御回路を備え、
    前記駆動制御回路は、
    前記第１パワー半導体素子に対するオン指令を受けて、前記第１パワー半導体素子をオン状態とするための制御電圧を前記第１パワー半導体素子の制御電極に供給する制御電圧生成回路と、
    前記第１パワー半導体素子を通して流れる電流を検出する電流検出回路とを含み、
    前記制御電圧生成回路は、前記第１パワー半導体素子に対するオフ指令がオン指令に切り替わってから所定時間経過した後に前記第１パワー半導体素子を通して流れる電流が所定値未満である場合には、前記第１パワー半導体素子に対するオン指令に関わらず前記第１パワー半導体素子をオフ状態とするための制御電圧を前記第１パワー半導体素子の制御電極に供給する半導体装置。

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