ITMI20082297A1 - Dispositivo di filtraggio dei segnali di ingresso ad un circuito bistabile e circuito di controllo di transistor comprendente detto dispositivo di filtraggio ed il circuito bistabile. - Google Patents

Description

DESCRIZIONE

dell'invenzione industriale avente per titolo:

“Dispositivo di filtraggio dei segnali di ingresso ad un circuito bistabile e circuito di controllo di transistor comprendente detto dispositivo di filtraggio ed il circuito bistabile.”

La presente invenzione concerne un dispositivo di filtraggio dei segnali di ingresso ad un circuito bistabile ed un circuito di controllo di transistor comprendente detto dispositivo di filtraggio ed il circuito bistabile.

In diverse applicazioni tali come motori elettrici, caricatori di batterie lampada fluorescenti e i transistor MOSFET o IGBT sono utilizzati come interruttori. Circuiti di pilotaggio ad alte tensioni sono capaci di accendere e spegnere detti interruttori in risposta a due segnali in ingresso che, normalmente, sono costituiti da due livelli di tensione, una tensione di riferimento, ad esempio massa, ed una tensione di alimentazione che può andare da 3 Volt a 20 Volt. Per controllare gli interruttori connessi ad un alta tensione di alimentazione il livello dei segnali in ingresso viene variato mediante appositi circuiti variatori di livello o “level shifter”.

Un circuito di pilotaggio per transistor è descritto nel brevetto EP 0703666 ed è mostrato in figura 1. Il transistor di potenza MOS TI di figura 1 è connesso in serie con un carico LOAD fra la tensione di massa GND e la tensione di alimentazione VH. Il circuito di controllo comprende un circuito di logica LG capace di fornire un segnale di uscita con due livelli di tensione riferiti alla tensione di massa GND, un circuito level shifter LSI avente in ingresso il segnale in uscita al circuito LG e fornendo in uscita un segnale adatto al pilotaggio del transistor Tl; il segnale di uscita Q del circuito·LSI ha due livelli di tensione corrispondenti al segnale proveniente dal circuito LG riferito al livello di tensione del nodo di collegamento SI fra il transistor Tl ed il carico L. Il nodo di collegamento SI è un nodo flottante e la sua tensione può variare fra massa GND e Vh e pertanto per spegnere ed accendere il transistor Tl il suo terminale di gate deve essere pilotato con una tensione riferita al nodo SI. Il circuito LSI comprende un circuito bistabile SR avente gli ingressi set S e reset R impostati da un circuito level shifter comprendente due transistor MOS a canale n MI e M2 aventi i terminali di source connessi a massa GND, i terminali di gate connessi alle rispettive uscite logiche del circuito LG ed i terminali di drain connessi al terminale di alimentazione YB mediante il parallelo di resistenze RI, R2 e diodi Zener DI, D2. Il circuito level shifter comprende uno stadio di accoppiamento con due transistor MOS a canale P M9 e MIO aventi i terminali di source connessi ai terminali di drain dei transistor Mi e M2 ed i terminali di drain accoppiati al nodo Si tramite le resistenze R3 e R4; il terminale di gate del transistor M9 è connesso al terminale di source del transistor MIO ed il terminale di gate del transistor MIO è connesso al terminale di source del transistor M9. I rispettivi terminali di drain dei transistor MIO e M9 sono gli ingressi S e R del circuito bistabile SR. I transistor MI e M2 sono alternativamente portati in conduzione dai segnali generati dal circuito LG. La corrente che fluisce attraverso le resistenze RI o R2 consente la conduzione dei transistor M9 o MIO così che ai capi delle resistenze R3 e R4 si sviluppa una tensione per i segnali S o R. In accordo alla tabella di verità per il circuito bistabile se S=0 e R=0 il segnale di uscita Q sarà al livello logico precedente, se S=1 e R=0 il segnale Q=l, se S=0 e R=1 il segnale di uscita Q=0, se S=1 e R=1 il segnale Q avrà un valore indeterminato.

Il segnale Q in uscita dal blocco LSI è in ingresso al driver DR1 alimentato dalla tensione VB fornita da un capacitore di boostrap connesso fra il nodo S 1 ed un circuito di carica non mostrato nella figura 1 la cui funzione è quella di mantenere il capacitore C carico alla tensione VB-Vsl dove Ysl è la tensione sul nodo SI.

Il circuito in figura 1 viene realizzato come un circuito integrato mediante una tecnica nota ed in tal modo vengono realizzati anche due transistor bipolari parassiti pnp TP1 e TP2 che costituiscono generatori parassiti di corrente associati con i transistor MIO e M9. Essi hanno la regione di emettitore in comune con la regione di source del rispettivo MOS·MIO o M9, la regione di base connessa alla tensione VB e le regioni di collettore in comune con le regioni di drain dei transistor M9 e MIO i cui terminali sono connessi con gli ingressi S e R del circuito bistabile SR.

Se il circuito SR deve mantenere il suo stato quando nessun impulso viene generato dalla logica LG, ogni rumore in alta frequenza accoppiato con il nodo S 1 può generare segnali di commutazione spuri sugli ingressi S e R. Infatti quando la tensione Vsl passa rapidamente dalla tensione VH alla tensione GND, le capacità CI e C2 che sono la somma delle capacità fra i terminali di drain e source e fra i terminali di drain e bulk dei transistor Mi e M2 si scaricano lentamente rispetto alla tensione fra il nodo SI e massa GND; in tal caso i transistor parassiti Tpl e Tp2 fanno fluire una corrente sulle resistenze R3 e R4 ed il circuito entra in uno stato indeterminato, cioè con S=R=1.

Una volta che detta introduzione di corrente dei transistor parassiti è terminata, i livelli di tensione sui terminali S e R del flip-flop SR tende a scendere al livello del nodo SI gradualmente così che le capacità associate con i due terminali S e R si scaricano attraverso le resistenze R3 e R4 affinchè lo stato R=S=0 venga raggiunto. In questa condizione l’uscita Q verrà determinata da quale dei due livelli scende in modo più lento. Per esempio, se i valori nominali delle resistenze R3 e R4 sono uguali, a causa di problemi di accoppiamento o matching durante la realizzazione, la resistenza R3 può avere un valore inferiore alla resistenza R4; in tal modo un indesiderato comando di set S viene generato dopo il transitorio.

Anche considerando un circuito come in Figura 1 ma senza lo stadio di accoppiamento costituito dai transistor M9, MIO e le resistenze R3 e R4, in modo che i terminali S e R del flip-flop SR siano costituiti dai terminali di drain dei transistor Mi e M2, si potrà avere sempre una situazione in cui il rumore in alta frequenza accoppiato con il nodo SI generi segnali di commutazione spuri sugli ingressi S e R sempre nel caso in cui il circuito venega realizzato come un circuito integrato con tecniche di fabbricazione note. Infatti quando la tensione Vsl passa rapidamente dalla tensione GND alla tensione VH, le capacità CI e C2, che sono la somma delle capacità fra i terminali di drain e source e fra i terminali di drain e bulk dei transistor Mi e M2, si caricano lentamente rispetto alla tensione fra il nodo SI e massa GND; la carica avviene maggiormente tramite le resistenze RI e R2 e ciò può portare allo stato indeterminato del flip-flop SR.

In vista dello stato della tecnica, scopo della presente invenzione è quello di fornire un dispositivo di filtraggio dei segnali di ingresso ad un circuito bistabile che renda il circuito bistabile immune dai rumori in alta frequenza.

1. In accordo alla presente invenzione detto scopo viene raggiunto mediante un dispositivo di filtraggio dei segnali di ingresso ad un circuito bistabile, detto dispositivo avendo in ingresso un primo ed un secondo segnale aventi livelli di tensione riferiti ad una data tensione, detto circuito bistabile avendo due ingressi ed una sola uscita, caratterizzato dal fatto di comprendere mezzi atti a confrontare detto primo e detto secondo segnale con una prima ed una seconda tensione di riferimento maggiori di detta data tensione, con detta prima tensione di riferimento maggiore di detta seconda tensione di riferimento, detti mezzi essendo configurati in modo da portare ad un dato livello logico i segnali in ingresso a detto circuito bistabile quando detto primo e detto secondo segnale sono entrambi maggiori della prima tensione di riferimento oppure entrambi inferiori alla seconda tensione di riferimento oppure quando almeno uno fra detto primo e detto secondo segnale è compreso tra la prima e la seconda tensione di riferimento in modo tale che detto circuito bistabile non cambi il valore del segnale in uscita.

Sempre in accordo alla presente invenzione è possibile fornire un circuito integrato di controllo come definito nella rivendicazione 7.

Le caratteristiche ed i vantaggi della presente invenzione risulteranno evidenti dalla seguente descrizione dettagliata di una sua forma di realizzazione pratica, illustrata a titolo di esempio non limitativo negli uniti disegni, nei quali:

la figura 1 mostra lo schema di un circuito di controllo di un transistor in accordo all’ arte nota;

la figura 2 mostra lo schema di un circuito di controllo di un transistor comprendente un dispositivo di filtraggio dei segnali di ingresso ad un circuito bistabile in accordo ad una forma di realizzazione della presente invenzione;

la figura 3 è un’ implementazione circuitale del dispositivo di filtraggio in accordo alla presente invenzione;

la figura 4 mostra lo schema di un circuito di controllo di un transistor comprendente un dispositivo di filtraggio dei segnali di ingresso ad un circuito bistabile in accordo ad una variante della forma di realizzazione della presente invenzione.

Nella figura 2 è mostrato un dispositivo di filtraggio dei segnali di ingresso ad un circuito bistabile in accordo alla presente invenzione; in particolare detto dispositivo di filtraggio ed il circuito bistabile fanno parte di un circuito integrato di controllo di un transistor in accordo alla presente invenzione.

Il circuito di figura 2 comprende un circuito LS accoppiato con un circuito bistabile SR mediante il dispositivo di filtraggio 10 in accordo alla presente invenzione: L’uscita Q del circuito bistabile è preferibilmente atta a controllare un transistor TI connesso fra una tensione di alimentazione VH ed il carico LO AD. Il dispositivo di filtraggio riceve un primo Sf ed un secondo Rfi segnale aventi livelli di tensione riferiti ad una data tensione, o la tensione di massa GND o la tensione Vsl del nodo di connessione SI fra il transistor TI ed il carico LO AD. Il dispositivo di filtraggio produce due segnali di uscita S e R che sono in ingresso al circuito bistabile SR che ha la sola uscita Q.

Il dispositivo di filtraggio 10 comprende mezzi atti a confrontare detto primo Sf e detto secondo Rf segnale con una prima Vth2 ed ima seconda Vthl tensione di riferimento maggiori di detta data tensione, con detta prima tensione di riferimento Vth2 maggiore di detta seconda tensione di riferimento Vthl, detti mezzi essendo configurati in modo da portare ad un dato livello logico 0 i segnali in ingresso a detto circuito bistabile SR quando detto primo Sf e detto secondo Rf segnale sono entrambi maggiori alla prima Vth2 oppure entrambi minori alla seconda Vthl oppure almeno uno dei due segnali è compreso tra la prima Vth2 e la seconda Vthl in modo tale che detto circuito bistabile non cambi il valore del segnale in uscita Q.

Nella figura 2 è descritto più in dettaglio un circuito integrato di controllo atto a controllare un transistor di potenza MOS TI connesso in serie con un carico LOAD fra la tensione di massa GND e la tensione di alimentazione VH; il circuito integrato di controllo comprende, in modo similare al circuito di controllo di figura 1 , un circuito di logica LG capace di fornire un segnale di uscita con due livelli di tensione riferiti alla tensione di massa GND, preferibilmente la tensione di alimentazione del circuito LG VLL e la tensione di massa GND. Il circuito di figura 2 comprende un circuito bistabile SR avente gli ingressi set S e reset R impostati da un circuito comprendente il circuito logico LG e due transistor MOS a canale n MI e M2 aventi i terminali di source connessi a massa GND, i terminali di gate connessi alle rispettive uscite logiche del circuito LG ed i terminali di drain connessi al terminale di alimentazione VB mediante il parallelo di resistenze RI, R2 e diodi Zener DI, D2. Il segnale di uscita Q del circuito bistabile SR ha due livelli di tensione corrispondenti al segnale proveniente dal circuito LG riferito al livello di tensione del nodo di collegamento SI fra il transistor TI ed il carico LOAD. Il nodo di collegamento SI è un nodo flottante e la sua tensione può variare fra massa GND e VH; per tale motivo, per spegnere ed accendere il transistor TI il suo terminale di gate deve essere pilotato con una tensione riferita al nodo S 1.

In accordo alla tabella di verità per il circuito bistabile se S=0 e R=0 il segnale di uscita Q sarà al livello logico precedente, se S=1 e R=0 il segnale Q=l, se S=0 se R=1 il segnale di uscita Q=0, se S=1 e R=1 il segnale Q avrà un valore indeterminato.

Il segnale Q in uscita dal blocco LS è in ingresso al driver DR1 alimentato dalla tensione VB fornita da un capacitore di boostrap connesso fra il nodo SI ed un circuito di carica non mostrato nella figura 2 la cui funzione è quella di mantenere il capacitore C carico alla tensione YB-Vsl.

In accordo alla presente invenzione fra i terminali di drain dei transistor MOS MI e M2 e gli ingressi set S e reset R del circuito bistabile o flip-flop set-reset SR è presente il dispositivo di filtraggio 10 atto a filtrare dal rumore i segnali Rf e Sf presenti sui terminali di drain dei transistor Mi e M2 ed a fornire i segnali S e R in ingresso al flipflop SR; il dispositivo 10 è alimentato fra la tensione VB e la tensione sul nodo SI. Il dispositivo 10 presenta al suo interno due soglie logiche positive Vthl e Vth2 con Vth2>Vthl ed i segnali Rf e Sf vengono confrontati con dette soglie logiche in modo che se il segnale Rf<Vthl ed il segnale Sf>Vth2 i segnali R e S in uscita al dispositivo 10 ed in ingresso al dispositivo SR sono R=1 e S=0, se invece Sf<Vthl ed il segnale Rf>Vth2 i segnali R e S in uscita al dispositivo 10 ed in ingresso al dispositivo SR sono R=0 e S=l. In tutti gli altri casi possibili i segnali in uscita dal dispositivo 10 sono S=R=0. In tal modo viene evitata la possibilità che qualsiasi rapida variazione del nodo SI generi segnali di commutazione spuri sugli ingressi S e R anche in presenza di mismatch fra le resistenze RI e R2.

Preferibilmente le tensioni Vthl e Vth2 sono comprese fra la tensione Vsl, cioè la tensione del nodo SI e la tensione VB.

Un’ implementazione circuitale del dispositivo di filtraggio 10 di figura 2 è mostrato in figura 3. Il dispositivo comprende una porta NOT 11 avente in ingresso il segnale Rf ed una seconda porta NOT 12 avente in ingresso il segnale Sf. Il dispositivo·comprende una porta NOR 13 avente in ingresso il segnale in uscita dalla porta NOT 11 ed il segnale Sf ed una porta NOR 14 avente in ingresso il segnale in uscita dalla porta NOT 12 ed il segnale Rf. I segnali in uscita dalle porte NOR 13 e 14 sono i segnali set S e reset R. La tensione di soglia delle porte NOT 11 e 12 è la tensione Vth2 mentre la tensione di soglia delle porte NOR 13 e 14 è la tensione Vthl.

Preferibilmente, come mostrato in figura 4 in accordo ad una variante della forma di realizzazione dell’invenzione, il circuito LS comprende uno stadio di accoppiamento con due transistor MOS a canale P MIO e M9 aventi i terminali di source connessi ai terminali di drain dei transistor Mi e M2 ed i terminali di drain accoppiati al nodo SI tramite le resistenze R4 e R3; il terminale di gate del transistor M9 è connesso al terminale di source del transistor MIO ed il terminale di gate del transistor MIO è connesso al terminale di source del transistor M9. I rispettivi terminali di drain dei transistor MIO e M9 sono accoppiati agli ingressi S e R del circuito bistabile SR. I transistor Mi e M2 sono alternativamente portati in conduzione dai segnali generati dal circuito LG. La corrente che fluisce attraverso le resistenze RI o R2 consente la conduzione dei transistor M9 o MIO così che ai capi delle resistenze R3 o R4 si sviluppa una tensione per i segnali S o R. In accordo alla tabella di verità per il circuito bistabile se S=0 e R=0 il segnale di uscita Q sarà al livello logico precedente, se S=1 e R=0 il segnale Q=l, se S=0 e R=1 il segnale di uscita Q=0, se S=1 e R=1 il segnale Q avrà un valore indeterminato.

Il segnale Q in uscita dal blocco LSI è in ingresso al driver DR1 alimentato dalla tensione VB fornita da un capacitore di boostrap connesso fra il nodo SI ed un circuito di carica non mostrato nella figura 1 la cui funzione è quella di mantenere il capacitore C carico alla tensione VB-Vsl.

In accordo alla presente invenzione fra i terminali di drain dei transistor M9 e MIO e gli ingressi set S e reset R del circuito bistabile o flip-flop set-reset SR è presente un dispositivo di filtraggio 10 atto a filtrare dal rumore i segnali Rff e Sff presenti sui terminali di drain dei transistor M9 e MIO. Il dispositivo 10 presenta al suo interno due soglie logiche positive Vthl e Vth2 con Vth2>Vthl ed i segnali Rff e Sff vengono confrontati con dette soglie logiche in modo che se il segnale Rff<Vthl ed il segnale Sffi>Vth2 i segnali R e S in uscita al dispositivo 10 ed in ingresso al dispositivo SR sono R=0 e S=l, se invece Sff<Vthl ed il segnale Rff>Vth2 i segnali R e S in uscita al dispositivo 10 ed in ingresso al dispositivo SR sono R=1 e S=0. In tutti gli altri casi possibili i segnali in uscita dal dispositivo 10 sono S=R=0. In tal modo viene evitata la possibilità che qualsiasi rapida variazione del nodo SI generi segnali di commutazione spuri sugli ingressi S e R anche in presenza di mismatch fra le resistenze R3 e R4. Il dispositivo 10 della figura 4 può essere costituito dall’ implementazione di figura 3 in cui al posto dei segnali Rf e Sf sono presenti i rispettivi segnali Sff e Rff indicati tra parentesi in figura 3.

Preferibilmente le tensioni Vthl e Vth2 sono comprese fra la tensione Vsl, cioè la tensione del nodo SI e la tensione YB.

Con il dispositivo di filtraggio in accordo alla presente invenzione è possibile pilotare correttamente il transistor TI e detto transistor è in tal modo immune da ogni variazione di tensione sul nodo S 1.

L’ implementazione di figura 3 offre i tipici vantaggi dei circuiti digitali, cioè consumo statico e dinamico ridotto, maggiore velocità, etc.

Claims (9)

1. RIVENDICAZIONI 1. Dispositivo di filtraggio dei segnali (R, S) di ingresso ad un circuito bistabile (SR), detto dispositivo avendo in ingresso un primo (Sf, Rff) ed un secondo (Rf, Sff) segnale aventi livelli di tensione riferiti ad una data tensione (GND, Vsl), detto circuito bistabile avendo due ingressi ed una sola uscita (Q), caratterizzato dal fatto di comprendere mezzi (10) atti a confrontare detto primo (Sf, Rff) e detto secondo (Rf, Sff) segnale con una prima (Vth2) ed una seconda (Vthl) tensione di riferimento maggiori di detta data tensione, con detta prima tensione di riferimento (Vth2) maggiore di detta seconda tensione di riferimento (Vthl), detti mezzi (10) essendo configurati in modo da portare ad un dato livello logico (0) i segnali in ingresso a detto circuito bistabile (SR) quando detto primo (Sf, Rff) e detto secondo segnale (Rf, Sff) sono entrambi maggioii della prima tensione di riferimento (Vth2) oppure entrambi inferiori alla seconda tensione di riferimento (Vthl) oppure quando almeno uno fra detto primo e detto secondo segnale è compreso tra la prima (Vth2) e la seconda (Vthl) tensione di riferimento in modo tale che detto circuito bistabile non cambi il valore del segnale in uscita (Q).
2. 2. Dispositivo secondo la rivendicazione 1, caratterizzato dal fatto che detto segnale di uscita (Q) del circuito bistabile è un segnale di controllo di un transistor (Tl), detto transistor è connesso in serie con un carico (LOAD) e detta data tensione è il livello di tensione (Vsl) del nodo di connessione (SI) fra il transistor ed il carico.
3. 3. Dispositivo secondo la rivendicazione 1, caratterizzato dal fatto che detto segnale di uscita (Q) del circuito bistabile è un segnale di controllo di un transistor (Tl), detto transistor è connesso in serie con un carico (LOAD), detta data tensione è la tensione di massa (GND) e detto dispositivo di filtraggio è alimentato fr a una tensione di alimentazione (VB) maggiore della prima tensione di riferimento (Vth2) e la tensione (Vsl) del nodo di connessione (SI) fra il transistor ed il carico.
4. 4. Dispositivo secondo la rivendicazione 1, caratterizzato dal fatto che detto circuito bistabile è un flip-flop set-reset con segnali set (S) e reset (R) in ingresso atti a assumere un valore uguale ad un primo (1) o un secondo (0) livello logico, con detto primo livello logico maggiore di detto secondo livello logico, detto dato livello logico essendo il secondo livello logico (0).
5. 5. Dispositivo secondo la rivendicazione 4, caratterizzato dal fatto che detti mezzi (10) sono atti a portare il segnale set (S) al secondo livello logico (0) ed il segnale reset (R) al primo livello logico (1) se il primo segnale (Sf, Rff) è maggiore della prima tensione di riferimento (Vth2) e detto secondo segnale (Rf, Sff) è inferiore alla seconda tensione di riferimento (Vthl), detti mezzi (10) essendo atti a portare il segnale set (S) al primo livello logico (1) ed il segnale reset (R) al secondo livello logico (0) se il primo segnale (Sf, Rff) è inferiore alla seconda tensione di riferimento (Vthl) e detto secondo segnale (Rf, Sff) è maggiore della prima tensione di riferimento (Vth2).
6. 6. Dispositivo secondo la rivendicazione 4, caratterizzato dal fatto di comprendere una prima porta NOT (12) avente in ingresso il primo segnale (Sf, Rff) ed una seconda porta NOT (11) avente in ingresso il secondo segnale (Rf, Sff), una prima porta NOR (14) avente in ingresso il segnale in uscita dalla prima porta NOT (12) ed il secondo segnale (Rf, Sff) ed una seconda porta NOR (13) avente in ingresso il segnale in uscita dalla seconda porta NOT (11) ed il primo segnale (Sf, Rff), i segnali in uscita dalla prima e dalla seconda porta NOR essendo i segnali reset (R) e set (S) del flip-flop setreset, dette porte NOT avendo come tensione di soglia la prima tensione di soglia (Vth2) e dette porte NOR avendo come tensione di soglia detta seconda tensione di soglia (Vthl).
7. 7. Circuito integrato di controllo di un transistor di potenza (Tl) connesso in serie con un carico (LOAD) fra una prima (VH) ed una seconda (GND) tensione di alimentazione comprendente, un circuito logico di controllo (LG) adatto a fornire un segnale di uscita con due livelli di tensione riferiti al livello di tensione di un terminale di riferimento (GND), un circuito variatore di livello (LS) il cui ingresso è connesso all’uscita del circuito logico di controllo (LG) ed avendo un’uscita connessa con il terminale di controllo del transistor (Tl) ed atto a fornire un segnale di uscita con due livelli di tensione riferiti al livello di tensione del nodo di connessione fra il transistor ed il carico, detto circuito variatore di livello (LS) comprendendo un circuito bistabile avente due ingressi ed una sola uscita che è l’uscita del circuito variatore di livello (LS), caratterizzato dal fatto che detto circuito variatore di livello (LS) comprende un dispositivo di filtraggio dei segnali di ingresso al circuito bistabile come definito in una qualunque delle rivendicazioni precedenti.
8. 8. Circuito secondo la rivendicazione 7, caratterizzato dal fatto che il circuito variatore di livello (LS) comprende due rami circuitali sostanzialmente identici ognuno comprendente un transistor MOS (MI, M2) avente un terminale non pilotabile connesso con la prima tensione di alimentazione (GND), l’altro terminale non pilotabile connesso con una terza tensione di alimentazione (VB) mediante la connessione in parallelo di una resistenza (RI, R2) ed un diodo (DI, D2) ed il suo terminale pilotabile connesso con un uscita del circuito logico di controllo (LG), in modo tale che i segnali di controllo applicati ai terminali di gate sono complementari l’uno all’altro, detti altri terminali non pilotabili dei transistor di detti due rami circuitali essendo accoppiati con i terminali di ingresso di detto dispositivo di filtraggio.
9. 9. Circuito secondo la rivendicazione 7 o 8, caratterizzato dal fatto che il circuito variatore di livello (LS) comprende primi e secondi rami circuitali connessi fra detto nodo di connessione (SI) ed una terza tensione di alimentazione (VB), rispettivamente comprendendo un primo transistor (MIO) ed un secondo transistor (M9) connesso al circuito logico di controllo (LG) per essere commutati alternativamente, una prima resistenza (R4) ed una seconda resistenza (R3) connesse fra il nodo di connessione (SI) e rispettivamente il primo transistor (MIO) ed il secondo transistor (M9), la prima resistenza (R4) e la seconda resistenza (R3) essendo connesse ai due ingressi del dispositivo di filtraggio (10), detto circuito integrato comprendendo un primo ed un secondo generatore di corrente parassita (Tpl, Tp2) rispettivamente associati con il primo ed il secondo transistor (MIO, M9) ed adatti ad iniettare sostanzialmente la stessa conente nella prima resistenza (R4) e nella seconda resistenza (R3).