KR100933651B1 - 하프-브릿지 드라이버 및 그러한 드라이버를 갖는 파워 변환 시스템 - Google Patents

하프-브릿지 드라이버 및 그러한 드라이버를 갖는 파워 변환 시스템 Download PDF

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Abstract

본 발명은 각각의 전류 경로에 직렬로 연결되는 제 1 파워 스위치 및 제 2 파워 스위치; 상기 제 1 파워 스위치 (33) 을 구동하도록 배열된, 전압 펄스 파형을 생성하는 펄스 생성기; 상기 전압 펄스 파형의 각각의 음의 플랭크 (negative flank) 에 대해 전류 펄스를 생성하는 제 1 전류 생성기 (11); 상기 전압 펄스 파형의 각각의 양의 플랭크 (positive flank) 에 대해 전류 펄스를 생성하는 제 2 전류 생성기 (12); 및 상기 제 1 전류 생성기 및 제 2 전류 생성기에 연결되고, 상기 전류 생성기들 (11, 12) 을 통해 흐르는 전류들의 차이와 같은 출력 신호 (I래치) 를 생성도록 배열된, 차동 전류 수신기 회로 (27) 를 포함하며, 상기 출력 신호는 상기 제 2 파워 스위치 (31) 를 구동하도록 배열되는, 하프-브릿지 드라이버 관한 것이다.
하프-브릿지 드라이버, 파워 스위치, 전류 생성기, 전압 펄스 파형

Description

하프-브릿지 드라이버 및 그러한 드라이버를 갖는 파워 변환 시스템{HALF-BRIDGE DRIVER AND POWER CONVERSION SYSTEM WITH SUCH DRIVER}
기술 분야
본 발명은 각각의 전류 경로에 직렬로 연결된 제 1 파워 스위치 및 제 2 파워 스위치; 제 1 파워 스위치를 구동하도록 배열된, 전압 펄스 파형을 생성하는 펄스 생성기; 전압 펄스 파형의 각각의 하강 구간 (trailing edge) 에 대해 전류 펄스를 생성하는 제 1 전류 생성기; 및 전압 펄스의 각각의 상승 구간 (leading edge) 에 대해 전류를 생성하는 제 2 전류 생성기를 포함하는 하프-브릿지 파워 스테이지 드라이버 (half-bridge power stage driver) 에 관한 것이다.
유리하게는, 본 발명은 예를 들어, 모터 구동으로서 저전력 소비와 결합된 고속 동작이 요구되는 파워 변환 시스템에서 사용될 수 있고, 특히 오디오 용 파워 증폭에서 사용될 수 있다.
기술 배경
하프-브릿지는 2 개의 파워 스위치, 예를 들어 트랜지스터들, 로우 사이드 (low side) 트랜지스터로 불리는 하나와, 하이 사이드 (high side) 트랜지스터로 불리는 다른 하나를 포함한다. 각각의 트랜지스터는 별개의 구동 회로, 즉, 로우 사이드 드라이버 및 하이 사이드 드라이버에 의해 구동된다.
당해 기술 분야에서 잘 알려진 하이 사이드 드라이버 용 제어 시스템들은 펄스 기술을 포함하며, 내로우 (narrow) 세트 및 리셋 전류 펄스는 하이 사이드 드라이버로 전도되고, 이 하이사이드 드라이버에서 래치는 원 제어 신호를 복구하도록 위치한다. 이러한 시스템은 미국 특허 제 5,514,981 호 "Reset dominant level-shift circuit for noise immunity" 및 미국 특허 제 5,105,099 호 "Level shift circuit with common mode rejection"으로부터 알려져 있다.
펄스 제어에서, 주요 문제는 전류 펄스 생성기 내의 기생 커패시티로부터 발생하는, 세트 및 리셋 노드 (node) 들의 전류 경로에서의 공통 모드 (common mode) dv/dt 유도 전류이다. 출력 스테이지의 출력 단자 (오프셋 전압) 에서의 dv/dt는 매우 높은 레벨에 이를 수 있으며, 따라서 심지어 매우 작은 기생 커패시턴스도 dv/dt 공통 모드 유도 전류를 야기할 수 있다. 공통 모드 잡음은 출력 스위치의 오 동작을 초래하여, 결과적으로 파워 스테이지에서의 슛-스루 (shoot-through) 를 야기할 수 있다.
종래에, 전류 펄스는 2 개의 풀 업 (pull up) 저항에 의해 하이 사이드 드라이버에서 전압 펄스로 변환되었다. 이러한 접근 방법은 그 자체로 어떠한 공통 모드 제거 (common mode rejection) 를 제공하지 않으며, 부가적인 회로들이 필수가 아니었다.
공통 모드 잡음으로 인한 문제들을 해결하는 하나의 방법은 더욱 예측 가능한 동작을 이끌어 내는 리셋 도미넌트 (reset dominant) 함수를 획득하기 위해 세트/리셋 레벨의 문턱값을 조절하여 결합된 저역 통과 필터링을 부가하는 것이었다. 불행하게도, 이 접근 방법은 전류 펄스의 폭의 증가를 야기하는 저역 통과 필터링 때문에 속력 및 파워 효율을 손상시킨다.
다른 접근 방법은 공통 모드 신호를 억제하는 풀 업 저항 다음에 로직 회로 소자를 부가하는 것이지만, 이것은 실질적 양의 게이트 회로 소자를 포함한다.
이 시스템에서 높은 효율을 달성하기 위해 드라이버에서 전력 소비를 감소시키는 것은 게이트 구동 전압을, 바람직하게는 로직 레벨 (5 volt) 까지 감소시킴으로써 달성될 수 있다. 그렇게 함으로써, 이 시스템의 속력 성능 또한 증가된다. 또한, 게이트 구동 전압을 감소시키는 것은 풀 업 저항에 대한 전압 강하의 잡음 마진을 감소시킨다. 따라서, 부하 단자가 그라운드에 대해 음일 때 풀 업 저항에 기초한 레벨 시프트 회로가 챌린징된다. 이는 MOSFET의 오 동작을 코싱할 (course) 수 있는 풀 업 저항에 대한 전압 강하가 제한된다는 사실에 의해 야기된다. 음의 부하 단자 전압의 상황은 링잉 (ringing) 의 상황에서, 그리고 하프-브릿지의 로우 사이드에서의 보디-다이오드 (body-diode) 가 전도될 때 발생한다.
일반적으로, 하이 사이드 (high side) 세트/리셋 입력의 로직 레벨을 손상시킬 것으로 예상되는 음의 부하 단자 전압 때문에, 풀업 저항의 사용은 로직 레벨 드라이버 전압에 적합하지 않다.
발명의 목적
본 발명의 목적은 하이 사이드 드라이버에서 세트 및 리셋 전류 펄스를 수신하여 조절하는 새로운 시스템을 제공하고, 그렇게 함으로써 파워 스위칭 트랜지스터를 동작시키기 위한 신뢰할 만한 동작 조건을 획득하는 것이다.
본 발명의 두번째 목적은 공통 모드 전류를 상쇄하는 하프 브릿지 드라이버를 제공하는 것이다.
본 발명의 요약
이러한 목적들은, 제 1 전류 생성기 및 제 2 전류 생성기에 연결된 하나 이상의 낮은 임피던스 전류 버퍼를 갖는 차동 전류 수신기 회로를 더 포함하며, 차동 전류 수신기 회로는 전류 생성기를 통해 흐르는 전류의 차이와 같은 출력 신호를 생성하도록 배열되고, 출력 신호는 제 2 파워 스위치를 구동하도록 배열되는, 서두에서 언급된 그러한 종류의 하프-브릿지 드라이버에 의해 달성된다.
바람직한 실시형태에 따르면, 세트 및 리셋 전류 펄스는 낮은 임피던스 비-반전 (non-inverting) 및 반전 (inverting) 전류 버퍼에 의해 수신된다. 그 후, 이러한 버퍼들의 출력은 연결되어 합해진다. 세트 및 리셋 전류 경로에서의 dv/dt에 의해 유도된 공통 모드 잡음 전류를 합할 때, 하나의 전류는 그 전류가 상쇄되도록 반전될 것이며, 오 트리거링 (false triggering) 이 예방된다.
본 발명에 의하면, 펄스 생성 (pulse generated) 신호는 커패시턴스에 영향을 받지 않는 전류로서 머물며, 또한 드라이버는 음의 오프셋 전압에 영향을 받지 않는다. 또한, 요구되는 구동 전압을 감소시키는 것이 가능하며, 그렇게 함으로써, 하프-브릿지 드라이버의 파워 소비 및 동작 온도가 감소된다.
낮은 임피던스 입력은 입력 측에 전압 스윙 (voltage swing) 을 제거하며, 이 입력들의 dc 바이어스 점 (point) 은 하이 사이드 드라이버의 양의 파워 서플라이 (supply) 에 가능한 가까울 것이다. 이것은 결정 점이 더 이상 이전 풀 업 저항에서의 전압 강하에 기초하지 않기 때문에, 전압 레벨 시프트로 하여금 심지어 높은 음의 오프셋 전압에 대해서도 안전 (secure) 함수를 나타내게 할 수 있을 것이다. 이러한 특징은 파워 감소가 드라이버의 동작 전압을 감소시킬 수 있기 때문에 파워 감소의 관점에서 매우 이롭다. 이는 파워 손실의 감소, 다이 (die) 사이즈의 감소 및 속력 성능의 증가를 가능하게 한다.
이러한 가산점 (summing point) 의 출력에서, 피드백 저항을 갖는 로직 버퍼가 배열되어, 메모리 셀로서 작동할 수 있다. 그 후, 게이트 구동을 위해 복구된 제어 신호는 메모리 출력 상에서 발견된다. 저항 값 및 버퍼의 문턱값은 래치를 플립핑하기 (flipping) 위한 전류의 크기를 결정한다. 그렇게 함으로써, 공통 모드 전류는 상쇄되고 잡음의 공통 모드 제거가 달성된다.
도면의 간단한 설명
일반적으로 본 발명의 바람직한 실시형태는 첨부된 도면을 참조하여 다음에서 자세히 설명될 것이다.
도 1 은 하이 사이드 드라이버의 펄스 제어의 선행 기술 구현의 개략도이다.
도 2 는 도 1 에서의 시스템의 타이밍을 도시하는 공통 시간축 (time base) 을 가지는 다이어그램이다.
도 3 은 본 발명의 바람직한 실시형태에 따른 하프-브릿지 드라이버의 개략도이다.
도 4 는 도 3 의 시스템에서의 전류 펄스를 도시하는 다이어그램이다.
바람직한 실시형태의 상세한 설명
출력 스테이지에 대한 토폴로지 (topology) 가 도 1에 도시된다. 드라이버는 2 개의 풀-업 저항 (1, 2), 잡음 제거를 위한 필터 또는 게이트 블록 (4), 및 래치 (3) 를 가진다. 시스템은 펄스 생성기 (10) 에 의해 제어되는 전류 생성기 (11, 12) 를 더 포함한다.
출력 스테이지는 2 개의 N-채널 파워 스위치 (31 및 33) 를 포함한다. 부하 단자는 V오프셋 (41) 으로 불린다. 출력 단자 (41) 및 그라운드 또는 -Vd는 어떠한 타입의 부하도, 예를 들어 코일 또는 전동 트랜스듀서 (electro-dynamic transducer) 와 같은 유도성 (inductive) 부하도 구동할 수 있다. 또한, 오프셋 전압은 하이 사이드 드라이버에 대한 기준 전위 (reference potential) 이며, 정상 동작하에서 0V 또는 ±Vd (42) 일 것이다. 하이 사이드 드라이버는 서플라이 Vbs (40) 로부터 파워를 공급받으며 이 전압은 바람직하게는 서플라이 Vd (42) 와 같다.
도 1 에 도시된 알려진 선행 기술 펄스 제어 하이 사이드 드라이버 (pulse controlled high side driver) 의 기본적 기능이 시스템의 타이밍을 도시하는 도 2 에서 설명된다. 전류 생성기 (11, 12) 는 펄스 생성기 (10) 에 의해 생성된 전압 펄스 파형의 상승 및 하강 구간에서 내로우 전류 펄스를 생성한다. 이것은 드라이버 (26) 를 통해 플로팅 (floating) 스위치 장치에 게이트 제어 신호를 제공하는 래치 (3) 의 세팅 및 리셋팅 각각을 위해 저항 (1 및 2) 에 대한 내로우 전압 펄스를 생성한다.
본 발명의 제 1 바람직한 실시형태는 도 3에 도시되며, 도 2 에서의 콤포넌트와 유사한 콤포넌트에는 동일한 참조 부호가 주어졌다. 전류 생성기 (11, 12) 및 펄스 생성기 (10) 는 주어진 생성기 토폴로지대로 구현될 수 있다. 파워 스위치 (31 및 33) 는 임의 타입의 트랜지스터, 바람직하게는 전계 효과 트랜지스터 (field effect transistor) 와 같이 "온" 또는 "오프"에서 동작하는데 최적화된 타입의 트랜지스터일 수 있다. 도 3 에서 도시된 바와 같이 파워 서플라이 Vd (42) 는 단일 (+ 이며 그라운드를 기준으로 하는) 전압 파워 서플라이이다. 로우 사이드 드라이버가 기준으로서 음의 서플라이를 이용하도록, 그라운드에 고정된 회로 노드들은 음의 서플라이 회로에 의해 대체될 수 있으며, 듀얼 (±) Vd 서플라이 (42) 가 사용될 수 있다.
또한, 도 3 에서의 하프-브릿지 드라이버는 복수의 낮은 임피던스 입력 전류 버퍼들을 갖는 전류 수신기 회로 (27) 를 포함한다. 도시된 예에서, 이러한 낮은 임피던스 전류 버퍼들은 MOSFET 트랜지스터들에 기초한 전류 미러 (20, 21, 23) 로서 구현된다. 전류 버퍼들 (20, 21, 23) 은 도 3 에 따라 전압 서플라이 Vbs에 연결된다.
또한, 드라이버는 드라이버 (26) 에 연결된 로직 버퍼 (25) 및 양의 피드백 저항 (24) 을 포함하는 메모리 셀 (28) 을 포함한다. 전류 생성기 (11, 12) 는 각각 미러 (20 및 21) 에 연결되며, 반면 미러 (21 및 23) 는 메모리 셀 (28) 에 연결된다.
동작 시에, 전압 펄스 파형은 펄스 생성기 (10) 에 의해 생성되어 전류 생성기 (11 및 12) 에 의해 전류 펄스로 변환된다. 제 1 전류 생성기 (11) 는 전압 펄스의 각각의 하강 구간에 대해 펄스 I리셋을 생성하는 반면, 제 2 전류 생성기 (12) 는 전압 펄스의 각각의 상승 구간에 대해 펄스 I세트를 생성한다. 전류 수신기 회로 (27) 에서, 이 전류 펄스들은 전류 미러들 (20 및 21) 에 의해 각각 수신된다. 미러링된 (mirrored) 리셋 전류 펄스 I리셋은 전류 미러 (20) 로부터 전류 미러 (23) 로 공급되며, 그것은 다시 미러링된다. 마지막으로, 전류 미러들 (21 및 23) 로부터의 출력은 버퍼 (25) 의 입력 단자에서 합해진다.
이 토폴로지에 의해, 신호들은 전류로 머물러 있으며, 레벨 시프트가 그 기능을 루스하기 (loose) 전에 그 후 오프셋 전압은 대략 VBS-1V까지 상승한다. 전류 생성기가 필요 전류를 전달할 수 없는 레벨까지 오프셋 전압이 상승하는 경우, 레벨 시프트는 하이 사이드 스위치를 턴 온할 수 없고, 따라서 치명적 슛-스루를 막을 것이다. 다음으로, 그 후 바람직하게는 같은 전압 VBS 및 V구동을 5 volt 이하의 전압까지 감소시켜, 그렇게 함으로써 상당한 파워 절감을 얻을 수 있다. 이는 하프-브릿지 드라이버에 대한 동작 온도를 감소시키는데 기여한다.
도 4 의 다이어그램을 참조하면, 세트 전류 펄스 I세트는 도 3 에서 I래치로 불리는 점에서 같은 크기 및 방향의 전류 펄스를 야기한다. 전류는 메모리 셀 (28) 로 흐른다. 이 I래치 전류는 양의 피드백 저항 (24) 에 걸친 전압으로 변환되어 메모리 셀 (28) 로 하여금 높은 상태로 들어가도록 한다. 리셋 전류 펄스 I리셋이 수신될 때, 같은 크기이지만 방향이 반대인 전류가 양의 피드백 저항 (24) 에서 흘러, 결과적으로 메모리 셀의 리셋을 초래한다.
도 4 를 계속 참조하면, 공통 모드 잡음 상황의 예는 동시에 발생하는 세트 및 리셋 펄스로서 도시된다. 이 상황에서, 이러한 2 개의 전류는 공통 모드 전류 제거를 획득하며 서로를 상쇄한다. 이는 피드백 저항 (24) 을 통해 흐르는 전류가 0이기 때문에 획득되며, 따라서 이에 걸친 전압 강하는 없을 것이다.
하프-브릿지 드라이버는 DC-DC, AC-AC, DC-AC, AC-DC 파워 변환 시스템 또는 상술한 것의 조합과 같은 트랜지스터들의 하프-브릿지를 포함하는 임의의 주어진 파워 변환 시스템에서 구현될 수 있다. 특히, 하프-브릿지 드라이버는 하나 또는 복수의 하프-브릿지 및 하나 또는 복수의 하프-브릿지 드라이버를 포함하는 고정밀 DC-AC 파워 변환 시스템에서 구현될 수 있다.
하프-브릿지 드라이버는 실리콘 상에서 구현될 수 있으며, 따라서 하프-브릿지 드라이버의 속력 및 정밀도의 관점에서 사이즈를 감소시키고 성능을 증가시킬 수 있다.

Claims (14)

  1. 각각의 전류 경로에 직렬로 연결되는 제 1 파워 스위치 및 제 2 파워 스위치;
    상기 제 1 파워 스위치 (33) 를 구동하도록 배열된, 전압 펄스 파형을 생성하는 펄스 생성기;
    상기 전압 펄스 파형의 음의 플랭크 (negative flank) 각각에 대해 전류 펄스를 생성하는 제 1 전류 생성기 (11);
    상기 전압 펄스 파형의 양의 플랭크 (positive flank) 각각에 대해 전류 펄스를 생성하는 제 2 전류 생성기 (12); 및
    상기 제 1 전류 생성기 및 상기 제 2 전류 생성기에 연결되고, 상기 전류 생성기들 (11, 12) 을 통해 흐르는 전류들의 차이와 같은 출력 신호 (I래치) 를 생성하도록 배열된, 차동 전류 수신기 회로 (27) 를 포함하며,
    상기 출력 신호는 상기 제 2 파워 스위치 (31) 를 구동하도록 배열되는, 하프-브릿지 드라이버.
  2. 제 1 항에 있어서,
    상기 차동 전류 수신기 회로 (27) 는 하나 이상의 낮은 임피던스 전류 버퍼 (20, 21, 23) 를 포함하는, 하프-브릿지 드라이버.
  3. 제 1 항에 있어서,
    상기 차동 전류 수신기 회로 (27) 는 3 개의 낮은 임피던스 전류 버퍼들 (20, 21, 23) 을 포함하는, 하프-브릿지 드라이버.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 전류 버퍼들 중 하나 이상은 전류 미러 회로 (20, 21, 23) 인, 하프-브릿지 드라이버.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    버퍼 (25) 및 피드백 저항 (24) 을 갖는 메모리 셀 (28) 을 더 포함하며, 상기 메모리 셀의 입력은 상기 출력 신호 (I래치) 에 연결되는, 하프-브릿지 드라이버.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 파워 스위치들은 트랜지스터들 (31, 33) 인, 하프-브릿지 드라이버.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    같은 크기의 전압을 전달하는 2 개의 전압 소스들 (40, 42) 을 더 포함하는, 하프-브릿지 드라이버.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 하프-브릿지 드라이버는 0∼5 volt 의 로직 레벨 전압에 의해 동작하는, 하프-브릿지 드라이버.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 하프-브릿지 드라이버는 실리콘 기판들 상에 구현되는, 하프-브릿지 드라이버.
  10. 유도성 부하를 구동하는 파워 변환 시스템으로서,
    제 1 항 내지 제 3 항 중 어느 한 항에 기재된 하프-브릿지 드라이버를 포함하는, 파워 변환 시스템.
  11. 유도성 부하를 구동하는 파워 변환 시스템으로서,
    제 1 항 내지 제 3 항 중 어느 한 항에 기재된 복수의 하프-브릿지 드라이버들을 포함하는, 파워 변환 시스템.
  12. 제 10 항에 있어서,
    상기 파워 변환 시스템은 DC-AC 오디오 파워 변환에 이용되는, 파워 변환 시스템.
  13. 제 11 항에 있어서,
    상기 파워 변환 시스템은 DC-AC 오디오 파워 변환에 이용되는, 파워 변환 시스템.
  14. 제 6 항에 있어서,
    상기 트랜지스터들은 전계 효과 트랜지스터들인, 하프-브릿지 드라이버.
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