JP3505314B2 - 高耐圧回路及び電圧レベル変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高電圧電源を用い
る高耐圧回路における高耐圧回路の改良、及びこの高耐
圧回路を用いた電圧レベル変換回路に関する。

【０００２】

【従来の技術】一般に、高電圧電源を用いる高耐圧回路
においては、その高電圧でも破壊せずに良好に動作でき
る高耐圧回路が必要である。即ち、Ｎチャネル型ＭＯＳ
トランジスタの特性は、図２３に示すように、ゲート電
圧Ｖｇｎが０Ｖのときのオフ耐圧は１５ｖ以上である
が、ゲート電圧Ｖｇｎが０ｖよりも高くなると、オン耐
圧は９Ｖ程度に低くなる。一方、Ｐチャネル型ＭＯＳト
ランジスタの特性は、図２４に示すように、ゲート電圧
Ｖｇｐが１５ｖのときのオフ耐圧（オフ動作時での耐電
圧）も、ゲート電圧Ｖｇｐが１５ｖよりも低いオン耐圧
（オン動作時での耐電圧）も、共に１５ｖ以上である。
従って、Ｎチャネル型及びＰチャネル型の双方のＭＯＳ
トランジスタを持つ高耐圧回路では、Ｎチャネル型ＭＯ
Ｓトランジスタがオンした際、そのソースとドレインに
高電圧（例えば１２Ｖ）がかかる状況が長時間継続する
と、ホットキャリアが発生して、そのＮチャネル型ＭＯ
Ｓトランジスタが破壊することがある。

【０００３】そこで、従来、Ｎチャネル型ＭＯＳトラン
ジスタの破壊を防止する高耐圧回路として、特開平５−
２５９８９１号公報等に開示されたものが知られてい
る。この高耐圧回路は、概述すると、インバータをクロ
ックドインバータとすることにより、トランジスタに流
れる電流を抑制してホットキャリアの発生を防ぎ、高耐
圧を図ろうとするものである。以下、この回路を説明す
る。

【０００４】図２１は従来の高耐圧回路を示す図であ
る。同図において、ＶＰＰは高電圧電源、ＶＳＳは接地
電圧源であり、この両電源ＶＰＰ、ＶＳＳの間に２個の
Ｐチャネル型ＭＯＳトランジスタＱｐ２１１、Ｑｐ２１
２と、２個のＮチャネル型ＭＯＳトランジスタＱｎ２１
１、Ｑｎ２１２との４個のトランジスタが直列に配置さ
れる。

【０００５】Ｎ２１１は出力ノードであって、Ｐチャネ
ル型ＭＯＳトランジスタＱｐ２１２とＮチャネル型ＭＯ
ＳトランジスタＱｎ２１２との接続点である。Ｎ２１２
は２個のＰチャネル型ＭＯＳトランジスタＱｐ２１１、
Ｑｐ２１２の接続ノード、Ｎ２１３は２個のＮチャネル
型ＭＯＳトランジスタＱｎ２１１、Ｑｎ２１２の接続ノ
ードである。Ｐチャネル型ＭＯＳトランジスタＱｐ２１
１及びＮチャネル型ＭＯＳトランジスタＱｎ２１１の各
ゲートには制御信号Ｃ２１１が入力され、Ｐチャネル型
ＭＯＳトランジスタＱｐ２１２のゲートには制御信号Ｃ
２１２が、Ｎチャネル型ＭＯＳトランジスタＱｎ２１２
のゲートには制御信号Ｃ２１３が各々入力される。

【０００６】次に、前記従来の高耐圧回路の動作を図２
２に示すタイミング図に基いて説明する。

【０００７】当初、制御信号Ｃ２１１、Ｃ２１２、Ｃ２
１３は、各々、論理電圧“Ｌ”、“Ｌ”、“Ｈ”であっ
て、ノードＮ２１１〜Ｎ２１３は全て論理電圧“Ｈ”
（高電圧電源ＶＰＰの高電圧Ｖｈ）である。次に、時間
ｔ２０において、制御信号Ｃ２１２、Ｃ２１３を各々論
理電圧“Ｈ”、“Ｌ”として、Ｐチャネル型及びＮチャ
ネル型の２個のＭＯＳトランジスタＱｐ２１２、Ｑｎ２
１２をＯＦＦ動作させて、出力ノードＮ２１１をフロー
ティングにする。

【０００８】続いて、時間ｔ２１で制御信号Ｃ２１１を
論理電圧“Ｈ”とすると、Ｎチャネル型ＭＯＳトランジ
スタＱｎ２１１がＯＮ動作して、ノードＮ２１３は論理
電圧“Ｈ”から“Ｌ”に遷移し始める。その後、前記ノ
ードＮ２１３の電圧の低下がある程度進行した段階、例
えばノードＮ２１３の電圧が前記高電圧Ｖｈの１／２値
の電圧にまで低下した段階の時間ｔ２２で、制御信号Ｃ
２１２、Ｃ２１３を各々論理電圧“Ｌ”、“Ｈ”にす
る。これにより、Ｎチャネル型ＭＯＳトランジスタＱｎ
２１２がＯＮ動作して、出力ノードＮ２１１が接地電圧
源ＶＳＳに接続され、出力ノードＮ２１１の電圧は論理
電圧“Ｈ”から“Ｌ”に遷移し始める。この時、Ｎチャ
ネル型ＭＯＳトランジスタＱｎ２１２には、出力ノード
Ｎ２１１の電圧とノードＮ２１３の電圧との電位差、即
ち前記高電圧Ｖｈの半分値が印加され、Ｎチャネル型Ｍ
ＯＳトランジスタＱｎ２１１には、ノードＮ２１３の電
圧と接地電圧源ＶＳＳの接地電位との電位差、即ち前記
高電圧Ｖｈの半分値が印加されるので、この両Ｎチャネ
ル型ＭＯＳトランジスタＱｎ２１１、Ｑｎ２１２に流れ
る電流が少なく制限されて、この両トランジスタＱｎ２
１１、Ｑｎ２１２は破壊し難くなる。

【０００９】

【発明が解決しようとする課題】しかしながら、前記従
来の高耐圧回路では、２個のＮチャネル型ＭＯＳトラン
ジスタＱｎ２１１、Ｑｎ２１２が直列に接続され、従っ
て時間ｔ２２の設定については、一方のＮチャネル型Ｍ
ＯＳトランジスタＱｎ２１１の論理電圧“Ｈ”から
“Ｌ”への遷移過程と、他方のＮチャネル型ＭＯＳトラ
ンジスタＱｎ２１２の論理電圧“Ｈ”から“Ｌ”への遷
移過程との双方を考慮する必要があり、このため、時間
ｔ２２のクロックタイミングの設定が難しく、その結
果、時間ｔ２２の設定が適切でない場合には、Ｎチャネ
ル型ＭＯＳトランジスタＱｎ２１１、Ｑｎ２１２が破壊
することになる。

【００１０】また、２個のＮチャネル型ＭＯＳトランジ
スタＱｎ２１１、Ｑｎ２１２が直列に接続されているた
め、駆動能力が低く、動作速度が遅くなるという問題が
あった。

【００１１】特に、出力ノードＮ２１１の持つ容量値が
大きい場合には、時間ｔ２２のタイミングの設定がより
一層難しくなると共に、動作速度も遅くなる欠点があ
る。

【００１２】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、高耐圧回路において、クロックタイ
ミングの設定が容易であり且つ動作速度を速くすること
にある。

【００１３】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、所定のノードに２個のＭＯＳトランジ
スタを並列に接続することにより、この各ＭＯＳトラン
ジスタの論理電圧“Ｈ”から“Ｌ”への遷移過程の双方
を共に考慮する必要を無くして、クロックタイミングの
設定を容易にすると共に、論理電圧“Ｈ”から“Ｌ”へ
の遷移過程での電荷の放電経路を２系統として、動作速
度を高めることとする。

【００１４】即ち、請求項１記載の発明の高耐圧回路
は、高電圧電源を電圧源として動作する高耐圧回路であ
って、前記高電圧電源と所定のノードとの間に接続され
た第１のスイッチ回路と、前記所定のノードと接地電圧
源との間に接続された第２及び第３のスイッチ回路とを
備え、前記第３のスイッチ回路は、前記第２のスイッチ
回路に比して、オン動作状態での耐電圧が高く、前記所
定のノードの電圧が前記高電圧電源の高電圧にある場合
に、この所定のノードに蓄積された電荷を放電する際、
その当初で、前記第３のスイッチ回路を経て前記所定の
ノードの電荷を放電し、前記所定のノードと第３のスイ
ッチ回路との間には、抵抗が配置されることを特徴とす
る。

【００１５】請求項２記載の発明は、高電圧電源を電圧
源として動作する高耐圧回路であって、前記高電圧電源
と所定のノードとの間に接続された第１のスイッチ回路
と、前記所定のノードと接地電圧源との間に接続された
第２及び第３のスイッチ回路とを備え、前記第３のスイ
ッチ回路は、前記第２のスイッチ回路に比して、オン動
作状態での耐電圧が高く、前記所定のノードの電圧が前
記高電圧電源の高電圧にある場合に、この所定のノード
に蓄積された電荷を放電する際、その当初で、前記第３
のスイッチ回路を経て前記所定のノードの電荷を放電
し、前記所定のノードの電圧が前記高電圧電源の高電圧
にある場合に、この所定のノードに蓄積された電荷を放
電する際、その当初で、前記第３のスイッチ回路がオン
動作して、この第３のスイッチ回路を経て前記所定のノ
ードの電荷を放電し、前記第３のスイッチ回路のオン動
作時から設定期間経過後に第２のスイッチ回路がオン動
作して、第２及び第３のスイッチ回路を経て前記所定の
ノードの電荷を放電することを特徴とする。

【００１６】また、請求項３記載の発明は、高電圧電源
を電圧源として動作する高耐圧回路であって、前記高電
圧電源と所定のノードとの間に接続された第１のスイッ
チ回路と、前記所定のノードと接地電圧源との間に接続
された第２及び第３のスイッチ回路とを備え、前記第３
のスイッチ回路は、前記第２のスイッチ回路に比して、
オン動作状態での耐電圧が高く、前記所定のノードの電
圧が前記高電圧電源の高電圧にある場合に、この所定の
ノードに蓄積された電荷を放電する際、その当初で、前
記第３のスイッチ回路を経て前記所定のノードの電荷を
放電し、前記第２のスイッチ回路は、第３のスイッチ回
路に比して、駆動能力が大きいことを特徴とする。

【００１７】請求項４記載の発明は、高電圧電源を電圧
源として動作する高耐圧回路であって、前記高電圧電源
と所定のノードとの間に接続された第１のスイッチ回路
と、前記所定のノードと接地電圧源との間に接続された
第２及び第３のスイッチ回路とを備え、前記第３のスイ
ッチ回路は、前記第２のスイッチ回路に比して、オン動
作状態での耐電圧が高く、前記所定のノードの電圧が前
記高電圧電源の高電圧にある場合に、この所定のノード
に蓄積された電荷を放電する際、その当初で、前記第３
のスイッチ回路を経て前記所定のノードの電荷を放電
し、前記第３のスイッチ回路は、Ｎチャネル型のＭＯＳ
トランジスタにより構成されることを特徴とする。

【００１８】請求項５記載の発明は、前記請求項４記載
の高耐圧回路において、前記第２のスイッチ回路は、前
記第３のスイッチ回路に比して、駆動能力が大きいこと
を特徴とする。

【００１９】請求項６記載の発明は、前記請求項４記載
の高耐圧回路において、第３のスイッチ回路は、１個の
ＭＯＳトランジスタにより構成されることを特徴とす
る。

【００２０】請求項７記載の発明は、前記請求項４記載
の高耐圧回路において、第３のスイッチ回路は、ゲート
長の長いＭＯＳトランジスタが複数個並列接続されて成
ることを特徴とする。

【００２１】請求項８記載の発明は、前記請求項４記載
の高耐圧回路において、第３のスイッチ回路は、ゲート
幅の狭いＭＯＳトランジスタが複数個並列接続されて成
ることを特徴とする。

【００２２】請求項９記載の発明は、高電圧電源を電圧
源として動作する高耐圧回路であって、前記高電圧電源
と所定のノードとの間に接続された第１のスイッチ回路
と、前記所定のノードと接地電圧源との間に接続された
第２及び第３のスイッチ回路とを備え、前記第３のスイ
ッチ回路は、前記第２のスイッチ回路に比して、オン動
作状態での耐電圧が高く、前記所定のノードの電圧が前
記高電圧電源の高電圧にある場合に、この所定のノード
に蓄積された電荷を放電する際、その当初で、前記第３
のスイッチ回路を経て前記所定のノードの電荷を放電
し、前記第３のスイッチ回路は、１個のＮチャネル型Ｍ
ＯＳトランジスタにより構成され、前記Ｎチャネル型Ｍ
ＯＳトランジスタは、そのゲートに高電圧電源の電圧よ
りも低い電圧が印加されてＯＮ動作し、そのＯＮ動作時
に前記Ｎチャネル型ＭＯＳトランジスタを経る電流を流
れ難くすることを特徴とする。

【００２３】請求項１０記載の発明は、高電圧電源を電
圧源として動作する高耐圧回路であって、前記高電圧電
源と所定のノードとの間に接続された第１のスイッチ回
路と、前記所定のノードと接地電圧源との間に接続され
た第２及び第３のスイッチ回路とを備え、前記第３のス
イッチ回路は、前記第２のスイッチ回路に比して、オン
動作状態での耐電圧が高く、前記所定のノードの電圧が
前記高電圧電源の高電圧にある場合に、この所定のノー
ドに蓄積された電荷を放電する際、その当初で、前記第
３のスイッチ回路を経て前記所定のノードの電荷を放電
し、前記第３のスイッチ回路は、所定のノードと接地電
圧源との間に配置され且つ相互に直列接続された第１及
び第２のＮチャネル型ＭＯＳトランジスタと、ゲートが
高電圧電源に接続された第３のＮチャネル型ＭＯＳトラ
ンジスタとを有し、前記第２のＮチャネル型ＭＯＳトラ
ンジスタは制御信号を受けてＯＮ動作し、前記第１のＮ
チャネル型ＭＯＳトランジスタは前記制御信号を前記第
３のＮチャネル型ＭＯＳトランジスタを介して受けてＯ
Ｎ動作することを特徴とする。

【００２４】請求項１１記載の発明の電圧レベル変換回
路は、所定電圧と接地電圧とに変化する外部信号を入力
し、この入力信号が前記所定電圧のとき接地電圧の信号
を、前記入力信号が接地電圧のとき前記所定電圧よりも
高い高電圧の信号を各々出力する電圧レベル変換回路で
あって、前記高電圧を発生する高電圧電源と、前記高電
圧電源と出力ノードとの間に接続された第１のスイッチ
回路と、前記出力ノードと接地電圧源との間に接続され
た第２及び第３のスイッチ回路とを備え、前記第３のス
イッチ回路は、前記第２のスイッチ回路に比して、オン
動作状態での耐電圧が高く、前記外部信号が接地電圧で
あるとき前記第１のスイッチ回路をＯＮ動作させて、前
記高電圧電源を前記出力ノードに接続し、一方、前記外
部信号が前記接地電圧から所定電圧に遷移したとき、そ
の当初で、前記第３のスイッチ回路をＯＮ動作させ、そ
の後、設定期間経過時に前記第２のスイッチ回路をオン
動作させて、前記出力ノードを前記接地電圧源に接続す
ることを特徴とする。

【００２５】請求項１２記載の発明は、前記請求項１１
記載の電圧レベル変換回路において、入力信号を設定時
間遅延させる信号遅延回路を備え、前記入力信号が所定
電圧に変化したとき、前記信号遅延回路により遅延され
た信号を第２のスイッチ回路に入力して、前記第２のス
イッチ回路をＯＮ動作させることを特徴とする。

【００２６】請求項１３記載の発明は、前記請求項１１
記載の電圧レベル変換回路において、第２のスイッチ回
路は、第３のスイッチ回路に比して、駆動能力が大きい
ことを特徴とする。

【００２７】請求項１４記載の発明は、前記請求項１１
記載の電圧レベル変換回路において、第３のスイッチ回
路は、Ｎチャネル型のＭＯＳトランジスタにより構成さ
れることを特徴とする。

【００２８】請求項１５記載の発明は、前記請求項１４
記載の電圧レベル変換回路において、第３のスイッチ回
路を構成するＮチャネル型のＭＯＳトランジスタのゲー
トには、前記外部信号が入力されることを特徴とする。

【００２９】請求項１６記載の発明は、前記請求項１１
記載の電圧レベル変換回路において、第３のスイッチ回
路は、ゲート長の長いＭＯＳトランジスタが複数個並列
接続されて成ることを特徴とする。

【００３０】請求項１７記載の発明は、前記請求項１１
記載の電圧レベル変換回路において、第３のスイッチ回
路は、ゲート幅の狭いＭＯＳトランジスタが複数個並列
接続されて成ることを特徴とする。

【００３１】請求項１８記載の発明は、前記請求項１４
記載の電圧レベル変換回路において、別途、前記所定電
圧を発生する電圧源がゲートに接続された他のＮチャネ
ル型のＭＯＳトランジスタを備えると共に、第３のスイ
ッチ回路は、直列接続された２個のＮチャネル型のＭＯ
Ｓトランジスタにより構成され、前記第３のスイッチ回
路を構成する一方のＮチャネル型のＭＯＳトランジスタ
のゲートには前記外部信号が直接に入力され、他方のＮ
チャネル型のＭＯＳトランジスタのゲートには前記外部
信号が前記他のＮチャネル型のＭＯＳトランジスタを経
て入力されることを特徴とする。

【００３２】請求項１９記載の発明は、前記請求項１４
記載の電圧レベル変換回路において、別途、前記所定電
圧を発生する電圧源がゲートに接続された他のＮチャネ
ル型のＭＯＳトランジスタを備え、第３のスイッチ回路
は、１個のＮチャネル型のＭＯＳトランジスタにより構
成され、前記第３のスイッチ回路を構成するＮチャネル
型のＭＯＳトランジスタのゲートには前記外部信号が前
記他のＮチャネル型のＭＯＳトランジスタを経て入力さ
れることを特徴とする。

【００３３】以上の構成により、請求項１ないし請求項
１９記載の発明では、所定のノードを論理電圧“Ｈ”か
ら“Ｌ”にする際には、先ず高耐圧の第３のスイッチ回
路をオンさせ、これにより、前記所定のノードが接地電
圧源に接続されて、この所定ノードの電圧が低下し、そ
の後、設定時間が経過した時点で、第２のスイッチ回路
がオン制御される。従って、第２のスイッチ回路のオン
タイミングの設定は、第３のスイッチ回路の論理電圧
“Ｈ”から“Ｌ”への遷移過程のみを考慮すればよく、
容易なタイミング設定になる。また、第２のスイッチ回
路がオンした後は、所定のノードの電荷の放電経路が第
２及び第３の両スイッチ回路を並列に経る２系統となる
ので、動作速度の高速化が図られる。

【００３４】特に、請求項１記載の発明では、第３のス
イッチ回路と所定のノードとの間に抵抗が配置されるの
で、第３のスイッチ回路に高電圧がかかる時間が短縮さ
れて、第３のスイッチ回路の耐圧性能の向上が図られ
る。

【００３５】また、請求項３及び請求項１３記載の発明
では、第２のスイッチ回路の駆動能力が第３のスイッチ
回路の駆動能力よりも大きいので、この第２のスイッチ
回路がオンした後は、所定ノードの電荷の放電速度が速
くなり、所定ノードの論理電圧“Ｈ”から“Ｌ”への遷
移速度が速くなる。

【００３６】加えて、請求項７、請求項８、請求項１６
及び請求項１７記載の発明では、ゲート長の長い又はゲ
ート幅の狭いＭＯＳトランジスタが複数個並列に接続さ
れて第３のスイッチ回路が構成されるので、第３のスイ
ッチ回路の耐圧性能が高くなる。

【００３７】また、請求項９、請求項１０、請求項１８
及び請求項１９記載の発明では、第３のスイッチ回路に
電流が流れ難くなるので、その電流が少なく制限され
て、第３のスイッチ回路の耐圧性能が高くなる。

【００３８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基いて説明する。

【００３９】（第１の実施の形態） 図１は本発明の高耐圧回路の第１の実施の形態を示すブ
ロック回路図である。同図において、図１において、Ｖ
ＰＰは所定の高電圧（例えば１２ｖ）を発生する高電圧
電源、ＶＳＳは接地電圧源、Ｓ１１〜Ｓ１３は各々第
１、第２及び第３のスイッチ回路、Ｎ１１は出力ノード
（所定のノード）である。前記第１のスイッチ回路Ｓ１
１は、前記高電圧電源ＶＰＰと前記出力ノードＮ１１と
の間に配置されると共に、制御信号Ｃ１１を受けてＯＮ
動作する。また、前記第２のスイッチ回路Ｓ１２は、前
記出力ノードＮ１１と接地電圧源ＶＳＳとの間に配置さ
れ、前記第３のスイッチ回路Ｓ１３は前記第２のスイッ
チ回路Ｓ１２に並列に配置される。

【００４０】前記第２のスイッチ回路Ｓ１２は、耐圧は
低いが駆動能力が大きいスイッチ回路により構成される
と共に、制御信号Ｃ１２を受けてＯＮ動作する。前記第
３のスイッチ回路Ｓ１３は、駆動能力は小さいが高耐圧
であるスイッチ回路により構成されると共に、制御信号
Ｃ１２を受けてＯＮ動作する。

【００４１】次に、前記図１に示した高耐圧回路の動作
を図２に示したタイミング図に基いて説明する。

【００４２】当初、制御信号Ｃ１１、Ｃ１２及びＣ１３
は全て出力されず、従って３個のスイッチ回路Ｓ１１〜
Ｓ１３は全てＯＦＦしており、出力ノードＮ１１は論理
電圧“Ｌ”にある。

【００４３】次に、時間ｔ１１で制御信号Ｃ１１を出力
すると、第１のスイッチ回路Ｓ１１がＯＮ動作するの
で、高電圧電源ＶＰＰが出力ノードＮ１１に接続され、
従って、出力ノードＮ１１は論理電圧“Ｈ”となる。

【００４４】その後、時間ｔ１２で制御信号Ｃ１１の出
力を停止し、これにより、第１のスイッチ回路Ｓ１１を
ＯＦＦ動作させて、出力ノードＮ１１を論理電圧“Ｈ”
のままフローティングにする。

【００４５】次いで、時間ｔ１３で制御信号Ｃ１３を出
力すると、高耐圧の第３のスイッチ回路Ｓ１３がＯＮ動
作し、その結果、出力ノードＮ１１が接地電圧源ＶＳＳ
に接続されて、出力ノードＮ１１は論理電圧“Ｈ”から
論理電圧“Ｌ”に遷移し始める。

【００４６】その後、時間ｔ１４の時点、即ち、出力ノ
ードＮ１１の電圧が論理電圧“Ｈ”と論理電圧“Ｌ”と
の中間電位未満の電圧にまで低下した時点で、制御信号
Ｃ１２を出力する。その結果、駆動能力が大きい第２の
スイッチ回路Ｓ１２がＯＮ動作して、出力ノードＮ１１
は第２のスイッチ回路Ｓ１２をも介して接地電圧源ＶＳ
Ｓに接続され、この状態で出力ノードＮ１１の電圧は論
理電圧“Ｌ”に達することになる。

【００４７】ここに、第２のスイッチ回路Ｓ１２のＯＮ
動作のタイミング、即ち、制御信号Ｃ１２を出力する時
間ｔ１４の設定については、第３のスイッチ回路Ｓ１３
のＯＮからＯＦＦへの遷移過程（論理電圧“Ｈ”から
“Ｌ”への遷移過程）のみを考慮すればよいので、この
タイミング設定を容易に行うことができる。

【００４８】しかも、第２のスイッチ回路Ｓ１２がＯＮ
動作した後は、出力ノードＮ１１は、駆動能力が小さい
第３のスイッチ回路Ｓ１３と駆動能力が大きい第２のス
イッチ回路Ｓ１２との双方を介して接地電圧源ＶＳＳに
接続されるので、電荷の放電速度が速まって、出力ノー
ドＮ１１の電圧は前記中間電圧から論理電圧“Ｌ”に高
速に遷移する。

【００４９】（第１の実施の形態の第１の具体例） 図３は本発明の第１の実施の形態についての第１の具体
的回路を示す。

【００５０】同図において、第１のスイッチ回路Ｓ１１
はＰチャネル型ＭＯＳトランジスタ（第１のＭＯＳトラ
ンジスタ）Ｑｐ３１により構成される。このＰチャネル
型ＭＯＳトランジスタＱｐ３１は、そのソースが高電圧
電源ＶＰＰに接続され、そのドレインが出力ノードＮ１
１に接続され、そのゲートに制御信号Ｃ１１が入力され
る。

【００５１】また、第２のスイッチ回路Ｓ１２はＮチャ
ネル型ＭＯＳトランジスタ（第２のＭＯＳトランジス
タ）Ｑｎ３１により構成される。このＮチャネル型ＭＯ
ＳトランジスタＱｎ３１は、そのソースが接地電圧源Ｖ
ＳＳに、そのドレインが出力ノードＮ１１に各々接続さ
れ、そのゲートに制御信号Ｃ１２が入力される。更に、
第３のスイッチ回路Ｓ１３は、他のＮチャネル型ＭＯＳ
トランジスタ（第３のＭＯＳトランジスタ）Ｑｎ３２よ
り成る。このＮチャネル型ＭＯＳトランジスタＱｎ３２
は、そのソースが接地電圧ＶＳＳに、そのドレインが出
力ノードＮ１１に各々接続され、そのゲートに信号Ｃ１
３が入力される。

【００５２】前記Ｎチャネル型ＭＯＳトランジスタ（第
２のＭＯＳトランジスタ）Ｑｎ３１は、低耐圧であるが
駆動能力が大きい。一方、他のＮチャネル型ＭＯＳトラ
ンジスタ（第３のＭＯＳトランジスタ）Ｑｎ３２は、高
耐圧であるが駆動能力が小さい。

【００５３】従って、本具体的回路は、図４のタイミン
グチャートに示すように動作する。即ち、時間ｔ１１で
制御信号Ｃ１１が出力される（即ち、“Ｈ”（高電圧電
源ＶＰＰの電圧）から“Ｌ”（接地電圧源ＶＳＳの電
圧）に変化する）と、Ｐチャネル型ＭＯＳトランジスタ
Ｑｐ３１がＯＮ動作し、出力ノードＮ１１は論理電圧
“Ｈ”になる。次いで、時間ｔ１２で前記制御信号Ｃ１
１の出力を停止し、前記Ｐチャネル型ＭＯＳトランジス
タＱｐ３１をＯＦＦ動作させて、出力ノードＮ１１をフ
ローティングにする。その後、時間ｔ１３で制御信号Ｃ
１３が出力される（即ち、“Ｌ”から“Ｈ”に変化す
る）と、高耐圧のＮチャネル型ＭＯＳトランジスタＱｎ
３２がＯＮ動作し、出力ノードＮ１１が論理電圧“Ｈ”
から“Ｌ”に遷移し始める。そして、時間ｔ１４で制御
信号Ｃ１２が出力される（即ち、“Ｌ”から“Ｈ”に変
化する）と、駆動能力の大きいＮチャネル型ＭＯＳトラ
ンジスタＱｎ３２もＯＮ動作して、出力ノードＮ１１は
高速に論理電圧“Ｌ”にまで遷移する。

【００５４】本具体的回路では、確実に高電圧（１５
Ｖ）の耐圧を持ち、また、出力ノードＮ１１の電圧の論
理電圧“Ｈ”から“Ｌ”への遷移速度が、従来に比し
て、約５０％以上高速化される。

【００５５】（第１の実施の形態の第２の具体例） 図５は本発明の第１の実施の形態の第２の具体的回路を
示す。

【００５６】同図では、第３のスイッチ回路Ｓ１３は、
相互に並列接続された２個のＮチャネル型ＭＯＳトラン
ジスタＱｎ３２Ａ、Ｑｎ３２Ｂより成る。この２個のＮ
チャネル型ＭＯＳトランジスタＱｎ３２Ａ、Ｑｎ３２Ｂ
は、共に、制御信号Ｃ１３を受けてＯＮ動作する。この
両トランジスタＱｎ３２Ａ、Ｑｎ３２Ｂは、共に、ゲー
ト長Ｌが長く且つゲート幅Ｗが狭いＮチャネル型ＭＯＳ
トランジスタより成っている。

【００５７】その他の構成は前記第１の具体的回路と同
様であるので、同一部分に同一符号を付してその説明を
省略する。また、本具体的回路の動作は、前記第１の具
体的回路の動作を示す図４と同様であるので、その動作
説明も省略する。

【００５８】図６はＮチャネル型ＭＯＳトランジスタの
オン耐圧特性曲線を示す。同図から判るように、Ｎチャ
ネル型ＭＯＳトランジスタでは、ゲート長Ｌが長いほ
ど、またゲート幅Ｗが狭いほど、Ｎチャネル型ＭＯＳト
ランジスタのオン耐圧は高くなる。従って、本具体的回
路のように、ゲート長Ｌが長く且つゲート幅Ｗが狭いＮ
チャネル型ＭＯＳトランジスタを複数個並列に接続すれ
ば、Ｎチャネル型ＭＯＳトランジスタのオン耐圧を高く
できる。このようにオン耐圧が高くなる理由は、トラン
ジスタ部でのホットキャリアの発生が抑制されるからで
ある。

【００５９】例えば、ゲート長Ｌ＝１μｍ、ゲート幅Ｗ
＝１００μｍのＮチャネル型ＭＯＳトランジスタを使用
すれば、オン耐圧は４Ｖであるが、ゲート長Ｌ＝５μｍ
且つゲート幅Ｗ＝２５μｍのＮチャネル型ＭＯＳトラン
ジスタを並列に２０個接続した構成とすれば、Ｎチャネ
ル型ＭＯＳトランジスタの駆動能力を低下させることな
く、Ｎチャネル型ＭＯＳトランジスタのオン耐圧は１０
Ｖにまで高くなる。

【００６０】尚、２個のＮチャネル型ＭＯＳトランジス
タＱｎ３２Ａ、Ｑｎ３２Ｂは、ゲート長Ｌが長く且つゲ
ート幅Ｗが狭いもので構成することが最も好しいが、ゲ
ート長Ｌのみが長いもの、又はゲート幅Ｗのみが狭いも
のを使用しても、動揺の効果を奏するのは勿論である。
更に、ゲート長Ｌが短いＮチャネル型ＭＯＳトランジス
タを複数個直列に接続しても、同様の効果がある。

【００６１】本具体的回路では、前記第１の具体的回路
に比して、更に、信頼性が良く且つレイアウト面積の拡
大を招かずに高耐圧回路を構成できる。

【００６２】（第１の実施の形態の第３の具体例） 次に、本発明の第１の実施の形態の第３の具体的回路を
説明する。

【００６３】本具体的回路の構成は前記第１又は第２の
具体的回路の構成が採用される。本第３の具体例で異な
る点は、制御信号の電圧値である。

【００６４】即ち、図７は本具体的回路のタイミング図
を示す。同図において、２つの制御信号Ｃ１１、Ｃ１２
は、共に、高電圧電源ＶＰＰの電圧と接地電圧源ＶＳＳ
の電圧とに変化するように制御される。しかし、残る制
御信号Ｃ１３は、高電圧電源ＶＰＰの電圧よりも低い所
定電圧Ｖo と接地電圧源ＶＳＳの電圧とに変化するよう
に制御される。

【００６５】従って、本具体的回路では、図７に示すよ
うに、制御信号Ｃ１３は時間ｔ１３で接地電圧源ＶＳＳ
の電圧から、高電圧電源ＶＰＰの電圧よりも低い所定電
圧Ｖo に遷移する。この時、Ｎチャネル型ＭＯＳトラン
ジスタＱｎ３２（又はＱｎ３２Ａ及びＱｎ３２Ｂ）のゲ
ート電圧が、前記所定電圧Ｖo であって低いので、ホッ
トキャリアの発生が抑えられる。従って、このＮチャネ
ル型ＭＯＳトランジスタＱｎ３２（又はＱｎ３２Ａ及び
Ｑｎ３２Ｂ）の破壊が起り難くなり、より一層に信頼性
の良い高耐圧回路が構成される。

【００６６】（第１の実施の形態の第４の具体例） 図８は本発明の第１の実施の形態の第４の具体的回路を
示す。

【００６７】同図の具体的回路は、図３に示した第１の
具体的回路と第３のスイッチ回路Ｓ１３の構成のみが異
なる。即ち、図３では第３のスイッチ回路Ｓ１３はＮチ
ャネル型ＭＯＳトランジスタＱｎ３２で構成されるのに
代え、本具体的回路では第３のスイッチ回路Ｓ１３はＰ
チャネル型ＭＯＳトランジスタＱｐ８２で構成される。
従って、本具体的回路では、図９のタイミング図に示す
ように、Ｐチャネル型ＭＯＳトランジスタＱｐ８２のゲ
ートに入力する制御信号Ｃ１３は、時間ｔ１３で出力さ
れる（時間ｔ１３で“Ｈ”から“Ｌ”に変化する）。

【００６８】一般に、図２３及び図２４に示したトラン
ジスタの特性図から判るように、オン耐圧はＰチャネル
型ＭＯＳトランジスタの方がＰチャネル型ＭＯＳトラン
ジスタよりも高い。従って、本具体的回路では、出力ノ
ードＮ１１の電荷の放電に際して、先ず、高耐圧のＰチ
ャネル型ＭＯＳトランジスタＱｐ８２で電荷を放電し、
その後、駆動能力が大きいＮチャネル型ＭＯＳトランジ
スタＱｎ３１で高速に電荷を放電するものである。

【００６９】本具体的回路では、Ｐチャネル型ＭＯＳト
ランジスタＱｐ８２のゲート電圧が０ｖであると、電荷
を完全には放電できないので、このＭＯＳトランジスタ
Ｑｐ８２に並列に接続されたＮチャネル型ＭＯＳトラン
ジスタＱｎ３１が電荷を完全に放電する。 （本発明の第２の実施の形態） 図１０は本発明の第２の実施の形態のブロック回路図を
示す。

【００７０】同図の高耐圧回路は、前記第１の実施の形
態を示す図１の高耐圧回路に抵抗Ｒ１０１を付加した点
のみが異なる。この抵抗Ｒ１０１は、出力ノードＮ１１
と第３のスイッチ回路Ｓ１３の前記出力ノードＮ１１側
（即ち、同図に示すノードＮ１０２）との間に配置され
る。

【００７１】本実施の形態の高耐圧回路の動作は、前記
第１の実施の形態の高耐圧回路の動作と同様である。但
し、抵抗Ｒ１０１の存在により、図１１に示すタイミン
グ図から判るように、第３のスイッチ回路１３に高電圧
がかかる時間が短縮される。この高電圧がかかる時間は
出力ノードＮ１１の容量と抵抗Ｒ１０１の値とにより決
定される。従って、第３のスイッチ回路Ｓ１３に高電圧
がかかる時間が短い分、ホットキャリアの発生がより一
層に有効に抑制されるので、前記第１の実施の形態の高
耐圧回路に比して、一層の高耐圧化が可能である。

【００７２】（本発明の第２の実施の形態の具体例） 図１２は本発明の第２の実施の形態の具体的回路を示
す。

【００７３】本具体的回路は、前記第１の実施の形態の
第１の具体的回路を示す図３の構成に抵抗１０１を付加
した構成である。本具体的回路の動作タイミングをｚ図
１３に示す。

【００７４】尚、前記第２の実施の形態の高耐圧回路
は、本具体的回路に限定されず、その他、前記第１の実
施の形態の第２の具体的回路を示す図５の構成、第３の
具体的回路の制御信号を示す図７のタイミング、第４の
具体的回路を示す図８の構成により、構成することが可
能である。

【００７５】（本発明の第３の実施の形態） 図１４は本発明の第３の実施の形態の回路図を示す。

【００７６】本実施の形態では、第３のスイッチ回路Ｓ
１３の構成を変更している。即ち、第３のスイッチ回路
Ｓ１３は、３個のＮチャネル型ＭＯＳトランジスタＱｎ
１４２、Ｑｎ１４３、Ｑｎ１４４より成る。第１及び第
２のＮチャネル型ＭＯＳトランジスタＱｎ１４４、Ｑｎ
１４２はノードＮ１４２で直列に接続され、図中上側に
位置する第１のＮチャネル型ＭＯＳトランジスタＱｎ１
４４のドレインは出力ノードＮ１１に接続される。ま
た、図中下側に位置する第２のＮチャネル型ＭＯＳトラ
ンジスタＱｎ１４２は、そのソースが接地電圧源ＶＳＳ
に接続され、そのゲートに制御信号Ｃ１３が入力され
る。前記第３のＮチャネル型ＭＯＳトランジスタＱｎ１
４３は、そのソースに前記制御信号Ｃ１３が入力され、
そのドレインはＮチャネル型ＭＯＳトランジスタＱｎ１
４４のゲートに接続され、そのゲートは高電圧電源ＶＰ
Ｐに接続される。

【００７７】本実施の形態では、図１５のタイミング図
に示すように、時間ｔ１３で制御信号Ｃ１３が出力され
る（即ち、論理電圧“Ｌ”から“Ｈ”（高電圧電源ＶＰ
Ｐの電圧）に変化する）と、この制御信号Ｃ１３がその
まま第１のＮチャネル型ＭＯＳトランジスタＱｎ１４２
のゲートに入力され、一方、第２のＮチャネル型ＭＯＳ
トランジスタＱｎ１４４のゲートには、前記制御信号Ｃ
１３の電圧よりも第３のＮチャネル型ＭＯＳトランジス
タＱｎ１４３のしきい値電圧分低い電圧が入力される。
その結果、第１及び第２の両トランジスタＱｎ１４４、
Ｑｎ１４２が共にＯＮ動作して、出力ノードＮ１１の電
荷は接地電圧源ＶＳＳに放電され、出力ノードＮ１１の
電圧は論理電圧“Ｈ”から“Ｌ”に遷移するが、この遷
移時に、第１のＮチャネル型ＭＯＳトランジスタＱｎ１
４４には電流が流れ難いので、両トランジスタＱｎ１４
４、Ｑｎ１４２の破壊は起り難くなる。

【００７８】（本発明の第４の実施の形態） 図１６は本発明の第４の実施の形態の回路図を示す。本
実施の形態は、本発明の高耐圧回路を用いた電圧レベル
変換回路を提供する。

【００７９】図１６において、第１、第２及び第３のス
イッチ回路Ｓ１、Ｓ２及びＳ３は前記第１の実施の形態
の第１の具体的回路を示す図３の構成と同一である。

【００８０】以下、他の構成を説明する。制御信号（外
部信号）Ｃ１３は、論理電圧“Ｈ”と“Ｌ”とに変化す
る。この論理電圧“Ｈ”は、通常値の例えば３．３ｖ〜
５ｖの範囲内の所定電圧である。前記制御信号Ｃ１３
は、Ｎチャネル型ＭＯＳトランジスタ（第３のスイッチ
回路）Ｑｎ３２のゲートに入力されると共に、Ｎチャネ
ル型ＭＯＳトランジスタＱｎ１６３を経てこのトランジ
スタＱｎ１６３のしきい値電圧分だけ電圧低下し、制御
信号Ｃ１１となって、Ｐチャネル型ＭＯＳトランジスタ
（第１のスイッチ回路）Ｑｐ３１のゲートに入力され
る。前記Ｎチャネル型ＭＯＳトランジスタ（他のＮチャ
ネル型ＭＯＳトランジスタ）Ｑｎ１６３のゲートには、
前記制御信号Ｃ１３の論理電圧“Ｈ”と同電圧の電圧源
ＶＤＤが接続される。

【００８１】１６は信号遅延回路であって、この遅延回
路１６は前記制御信号Ｃ１３を設定時間だけ遅延し、こ
の遅延した信号が制御信号Ｃ１２としてＮチャネル型Ｍ
ＯＳトランジスタ（第２のスイッチ回路）Ｑｎ３１のゲ
ートに入力される。

【００８２】Ｑｐ１６２はＰチャネル型ＭＯＳトランジ
スタであって、そのゲートは出力ノードＮ１１に、その
ソースが高電圧電源ＶＰＰに、そのドレインは前記Ｐチ
ャネル型ＭＯＳトランジスタ（第１のスイッチ回路）Ｑ
ｐ３１のゲートに各々接続される。従って、このＰチャ
ネル型ＭＯＳトランジスタＱｐ１６２は、出力ノードＮ
１１の電圧が論理電圧“Ｈ”から“Ｌ”に向って遷移す
ると、ＯＮ動作して、高電圧電源ＶＰＰの高電圧（例え
ば１２ｖ）をＰチャネル型ＭＯＳトランジスタ（第１の
スイッチ回路）Ｑｐ３１のゲートに印加し、この第１の
スイッチ回路を完全にＯＦＦ動作させる。

【００８３】従って、本実施の形態の電圧レベル変換回
路は次の通り動作する。即ち、図１７のタイミング図に
示すように、当初、制御信号Ｃ１１、Ｃ１２、Ｃ１３は
各々論理電圧“Ｌ”、“Ｌ”、“Ｌ”にあり、出力ノー
ドＮ１１は論理電圧“Ｈ”にある。

【００８４】次に、時間ｔ１３で制御信号Ｃ１３を論理
電圧“Ｈ”とすると、高耐圧のＮチャネル型ＭＯＳトラ
ンジスタ（第３のスイッチ回路）Ｑｎ３２がＯＮ動作し
て、出力ノードＮ１１が接地電圧源ＶＳＳに接続され、
出力ノードＮ１１の電圧は論理電圧“Ｈ”から“Ｌ”に
遷移し始める。この際、制御信号Ｃ１１も論理電圧
“Ｈ”（＝例えば３．３ｖ）になり、Ｐチャネル型ＭＯ
Ｓトランジスタ（第１のスイッチ回路）Ｑｎ３２がＯＮ
動作し始め、高電圧電源ＶＰＰと出力ノードＮ１１との
接続が断たれ始める。

【００８５】次いで、設定時間が経過した時間ｔ１４
で、信号遅延回路１６から制御信号Ｃ１２が出力され
（論理電圧“Ｌ”から“Ｈ”に変化して）、駆動能力が
大きいＮチャネル型ＭＯＳトランジスタＱｎ３１（第２
のスイッチ回路Ｓ１２）がＯＮ動作して、出力ノードＮ
１１が完全に論理電圧“Ｌ”となる。

【００８６】その後、時間ｔ１５で、制御信号Ｃ１３を
論理電圧“Ｌ”にすると、制御信号Ｃ１２もほぼ同時に
論理電圧“Ｌ”になって、２個のＮチャネル型ＭＯＳト
ランジスタＱｎ３１、Ｑｎ３２（第２及び第３のスイッ
チ回路Ｓ１２、Ｓ１３）が共にＯＦＦ動作する。また、
この時には、制御信号Ｃ１１も論理電圧“Ｌ”になるの
で、Ｐチャネル型ＭＯＳトランジスタＱｐ３１（第１の
スイッチ回路Ｓ１１）がＯＮ動作して、出力ノードＮ１
１の電圧が論理電圧“Ｈ”になる。これに伴いＰチャネ
ル型ＭＯＳトランジスタＱｐ１６２はＯＦＦ動作する。

【００８７】従って、本実施の形態の電圧レベル変換回
路では、接地電圧と所定電圧（例えば３．３ｖ）とに変
化する制御信号Ｃ１３を、接地電圧と高電圧電源ＶＰＰ
の電圧（例えば１２ｖ）とに変化する信号に変換して、
この変換後の信号を出力ノードＮ１１から出力できる。

【００８８】（本発明の第５の実施の形態） 図１８は本発明の第５の実施の形態の電圧レベル変換回
路を示す。同図では、前記第１の実施の形態の高耐圧回
路の第２の具体的回路を示す図５の構成を用いて電圧レ
ベル変換回路を構成したものである。

【００８９】即ち、前記第４の実施の形態を示す図１６
の電圧レベル変換回路の第３のスイッチ回路Ｓ１３の構
成を変更し、この第３のスイッチ回路Ｓ１３を、並列接
続された２個のＮチャネル型ＭＯＳトランジスタＱｎ３
２Ａ、Ｑｎ３２Ｂにより構成し、その両トランジスタの
ゲート長Ｌを長く、そのゲート幅Ｗを短くして、第３の
スイッチ回路Ｓ１３のオン耐圧を高くしたものである。

【００９０】（本発明の第６の実施の形態） 図１９は本発明の第６の実施の形態の電圧レベル変換回
路を示す。同図と前記第４の実施の形態を示す図１６と
異なる点は、第３のスイッチ回路Ｓ１３として、Ｎチャ
ネル型ＭＯＳトランジスタＱｎ３２に加えて別のＮチャ
ネル型ＭＯＳトランジスタＱｎ３３を直列に設け、この
Ｎチャネル型ＭＯＳトランジスタＱｎ３３のゲートに制
御信号Ｃ１１、即ち制御信号１３の電圧よりもＮチャネ
ル型ＭＯＳトランジスタＱｎ１６３のしきい値電圧分低
い電圧が入力される点である。

【００９１】従って、本実施の形態では、制御信号Ｃ１
１の電圧が、制御信号１３の電圧よりもＮチャネル型Ｍ
ＯＳトランジスタＱｎ１６３のしきい値電圧分だけ低い
電圧であるので、その分、Ｎチャネル型ＭＯＳトランジ
スタＱｎ３３には電流は流れ難く、第３のスイッチ回路
Ｓ１３の破壊を生じ難くできる。

【００９２】（本発明の第７の実施の形態） 図２０は本発明の第７の実施の形態の電圧レベル変換回
路を示す。同図と前記第６の実施の形態を示す図１９と
異なる点は、第３のスイッチ回路Ｓ１３において、Ｎチ
ャネル型ＭＯＳトランジスタＱｎ３２を省略し、制御信
号Ｃ１１で制御されるＮチャネル型ＭＯＳトランジスタ
Ｑｎ３３のみを配置したものである。

【００９３】従って、本実施の形態では、Ｎチャネル型
ＭＯＳトランジスタＱｎ３２を省略した分、回路構成を
簡易にしつつ、第３のスイッチ回路Ｓ１３の破壊を生じ
難くできる。

【００９４】

【発明の効果】以上説明したように、請求項１ないし請
求項１９記載の発明の高耐圧回路及び電圧レベル変換回
路によれば、高耐圧のスイッチ回路と低耐圧のスイッチ
回路とを所定ノードに対して並列接続したので、一方の
スイッチ回路が論理電圧の遷移過程を考慮することな
く、他方のスイッチ回路の動作のタイミング設定を容易
にできると共に、所定のノードの電荷の放電経路を２系
統として、動作速度の高速化が可能である。

【００９５】特に、請求項１記載の発明の高耐圧回路に
よれば、高耐圧の第３のスイッチ回路と所定のノードと
の間に抵抗を配置したので、所定ノードの論理電圧の
“Ｈ”から“Ｌ”への遷移時に、この高耐圧の第３のス
イッチ回路に高電圧がかかる時間を短縮できて、その耐
圧性能の向上を図ることができる。

【００９６】また、請求項３及び請求項１３記載の発明
の高耐圧回路及び電圧レベル変換回路によれば、並列接
続された第２及び第３のスイッチ回路のうち、後に動作
する第２のスイッチ回路の駆動能力を大きくしたので、
所定ノードの電荷の放電速度を途中から速くできて、所
定ノードの論理電圧“Ｈ”から“Ｌ”への遷移速度の向
上を図ることができる。

【００９７】加えて、請求項７、請求項８、請求項１６
及び請求項１７記載の発明の高耐圧回路及び電圧レベル
変換回路によれば、高耐圧の第３のスイッチ回路を、ゲ
ート長の長い又はゲート幅の狭いＭＯＳトランジスタを
複数個並列に接続して構成したので、この高耐圧の第３
のスイッチ回路の耐圧を一層高耐圧にして、その耐圧性
能の向上を図ることができる。

【００９８】また、請求項９、請求項１０、請求項１８
及び請求項１９記載の発明の高耐圧回路及び電圧レベル
変換回路によれば、第３のスイッチ回路に電流が流れ難
くしたので、第３のスイッチ回路の耐圧を一層高耐圧に
して、その耐圧性能の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の高耐圧回路のブロ
ック構成を示す図である。

【図２】本発明の第１の実施の形態の高耐圧回路の動作
タイミングを示す図である。

【図３】本発明の第１の実施の形態の第１の具体的回路
を示す図である。

【図４】本発明の第１の実施の形態の第１の具体的回路
の動作タイミングを示す図である。

【図５】本発明の第１の実施の形態の第２の具体的回路
を示す図である。

【図６】トランジスタのゲート長及びゲート幅とトラン
ジスタのオン耐圧との関係を示す図である。

【図７】本発明の第１の実施の形態の第３の具体的回路
の動作タイミングを示す図である。

【図８】本発明の第１の実施の形態の第４の具体的回路
を示す図である。

【図９】本発明の第１の実施の形態の第４の具体的回路
の動作タイミングを示す図である。

【図１０】本発明の第２の実施の形態の高耐圧回路のブ
ロック構成を示す図である。

【図１１】本発明の第２の実施の形態の動作タイミング
を示す図である。

【図１２】本発明の第２の実施の形態の具体的回路を示
す図である。

【図１３】本発明の第２の実施の形態の動作タイミング
を示す図である。

【図１４】本発明の第３の実施の形態の高耐圧回路を示
す図である。

【図１５】本発明の第３の実施の形態の動作タイミング
を示す図である。

【図１６】本発明の第４の実施の形態の電圧レベル変換
回路を示す図である。

【図１７】本発明の第４の実施の形態の動作タイミング
を示す図である。

【図１８】本発明の第５の実施の形態の電圧レベル変換
回路を示す図である。

【図１９】本発明の第６の実施の形態の電圧レベル変換
回路を示す図である。

【図２０】本発明の第７の実施の形態の電圧レベル変換
回路を示す図である。

【図２１】従来の高耐圧回路の具体的回路を示す図であ
る。

【図２２】従来の高耐圧回路の動作タイミングを示す図
である。

【図２３】高耐圧回路に用いるＮチャネル型ＭＯＳトラ
ンジスタのオン耐圧特性を示す図である。

【図２４】高耐圧回路に用いるＰチャネル型ＭＯＳトラ
ンジスタのオン耐圧特性を示す図である。

【符号の説明】

ＶＰＰ 高電圧電源 Ｎ１１ 出力ノード（所定のノード） Ｓ１１ 第１のスイッチ回路 Ｓ１２ 第２のスイッチ回路 Ｓ１３ 第３のスイッチ回路 Ｒ１０１ 抵抗 ＶＳＳ 接地電圧源 Ｑｎ１４４ 第１のＮチャネル型ＭＯＳトランジスタ Ｑｎ１４２ 第２のＮチャネル型ＭＯＳトランジスタ Ｑｎ１４３ 第３のＮチャネル型ＭＯＳトランジスタ １６ 信号遅延回路 Ｃ１３ 制御信号（外部信号） ＶＤＤ 電圧源 Ｑｎ１６３ 他のＮチャネル型ＭＯＳトランジスタ

フロントページの続き (56)参考文献 特開 平５−268040（ＪＰ，Ａ) 特開 平７−135456（ＪＰ，Ａ) 特開 平２−181511（ＪＰ，Ａ) 特開 平５−259891（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 17/10 H03K 17/687

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】 高電圧電源を電圧源として動作する高耐
   圧回路であって、 前記高電圧電源と所定のノードとの間に接続された第１
   のスイッチ回路と、 前記所定のノードと接地電圧源との間に接続された第２
   及び第３のスイッチ回路とを備え、 前記第３のスイッチ回路は、前記第２のスイッチ回路に
   比して、オン動作状態での耐電圧が高く、 前記所定のノードの電圧が前記高電圧電源の高電圧にあ
   る場合に、この所定のノードに蓄積された電荷を放電す
   る際、その当初で、前記第３のスイッチ回路を経て前記
   所定のノードの電荷を放電し、 前記 所定のノードと第３のスイッチ回路との間には、抵
   抗が配置されることを特徴とする高耐圧回路。
2. 【請求項２】 高電圧電源を電圧源として動作する高耐
   圧回路であって、 前記高電圧電源と所定のノードとの間に接続された第１
   のスイッチ回路と、 前記所定のノードと接地電圧源との間に接続された第２
   及び第３のスイッチ回路とを備え、 前記第３のスイッチ回路は、前記第２のスイッチ回路に
   比して、オン動作状態での耐電圧が高く、 前記所定のノードの電圧が前記高電圧電源の高電圧にあ
   る場合に、この所定のノードに蓄積された電荷を放電す
   る際、その当初で、前記第３のスイッチ回路を経て前記
   所定のノードの電荷を放電し、 前記 所定のノードの電圧が前記高電圧電源の高電圧にあ
   る場合に、この所定のノードに蓄積された電荷を放電す
   る際、その当初で、前記第３のスイッチ回路がオン動作
   して、この第３のスイッチ回路を経て前記所定のノード
   の電荷を放電し、 前記第３のスイッチ回路のオン動作時から設定期間経過
   後に第２のスイッチ回路がオン動作して、第２及び第３
   のスイッチ回路を経て前記所定のノードの電荷を放電す
   ることを特徴とする高耐圧回路。
3. 【請求項３】 高電圧電源を電圧源として動作する高耐
   圧回路であって、 前記高電圧電源と所定のノードとの間に接続された第１
   のスイッチ回路と、 前記所定のノードと接地電圧源との間に接続された第２
   及び第３のスイッチ回路とを備え、 前記第３のスイッチ回路は、前記第２のスイッチ回路に
   比して、オン動作状態での耐電圧が高く、 前記所定のノードの電圧が前記高電圧電源の高電圧にあ
   る場合に、この所定のノードに蓄積された電荷を放電す
   る際、その当初で、前記第３のスイッチ回路を経て前記
   所定のノードの電荷を放電し、 前記 第２のスイッチ回路は、第３のスイッチ回路に比し
   て、駆動能力が大きいことを特徴とする高耐圧回路。
4. 【請求項４】 高電圧電源を電圧源として動作する高耐
   圧回路であって、 前記高電圧電源と所定のノードとの間に接続された第１
   のスイッチ回路と、 前記所定のノードと接地電圧源との間に接続された第２
   及び第３のスイッチ回路とを備え、 前記第３のスイッチ回路は、前記第２のスイッチ回路に
   比して、オン動作状態での耐電圧が高く、 前記所定のノードの電圧が前記高電圧電源の高電圧にあ
   る場合に、この所定のノードに蓄積された電荷を放電す
   る際、その当初で、前記第３のスイッチ回路を経て前記
   所定のノードの電荷を放電し、 前記 第３のスイッチ回路は、Ｎチャネル型のＭＯＳトラ
   ンジスタにより構成されることを特徴とする高耐圧回
   路。
5. 【請求項５】 前記第２のスイッチ回路は、前記第３の
   スイッチ回路に比して、駆動能力が大きいことを特徴と
   する請求項４記載の高耐圧回路。
6. 【請求項６】 第３のスイッチ回路は、１個のＭＯＳト
   ランジスタにより構成されることを特徴とする請求項４
   記載の高耐圧回路。
7. 【請求項７】 第３のスイッチ回路は、ゲート長の長い
   ＭＯＳトランジスタが複数個並列接続されて成ることを
   特徴とする請求項４記載の高耐圧回路。
8. 【請求項８】 第３のスイッチ回路は、ゲート幅の狭い
   ＭＯＳトランジスタが複数個並列接続されて成ることを
   特徴とする請求項項４記載の高耐圧回路。
9. 【請求項９】 高電圧電源を電圧源として動作する高耐
   圧回路であって、 前記高電圧電源と所定のノードとの間に接続された第１
   のスイッチ回路と、 前記所定のノードと接地電圧源との間に接続された第２
   及び第３のスイッチ回路とを備え、 前記第３のスイッチ回路は、前記第２のスイッチ回路に
   比して、オン動作状態での耐電圧が高く、 前記所定のノードの電圧が前記高電圧電源の高電圧にあ
   る場合に、この所定のノードに蓄積された電荷を放電す
   る際、その当初で、前記第３のスイッチ回路を経て前記
   所定のノードの電荷を放電し、 前記 第３のスイッチ回路は、１個のＮチャネル型ＭＯＳ
   トランジスタにより構成され、前記Ｎチャネル型ＭＯＳ
   トランジスタは、そのゲートに高電圧電源の電圧よりも
   低い電圧が印加されてＯＮ動作し、 そのＯＮ動作時に前記Ｎチャネル型ＭＯＳトランジスタ
   を経る電流を流れ難くすることを特徴とする高耐圧回
   路。
10. 【請求項１０】 高電圧電源を電圧源として動作する高
    耐圧回路であって、 前記高電圧電源と所定のノードとの間に接続された第１
    のスイッチ回路と、 前記所定のノードと接地電圧源との間に接続された第２
    及び第３のスイッチ回路とを備え、 前記第３のスイッチ回路は、前記第２のスイッチ回路に
    比して、オン動作状態での耐電圧が高く、 前記所定のノードの電圧が前記高電圧電源の高電圧にあ
    る場合に、この所定のノードに蓄積された電荷を放電す
    る際、その当初で、前記第３のスイッチ回路を経て前記
    所定のノードの電荷を放電し、 前記 第３のスイッチ回路は、 所定のノードと接地電圧源との間に配置され且つ相互に
    直列接続された第１及び第２のＮチャネル型ＭＯＳトラ
    ンジスタと、 ゲートが高電圧電源に接続された第３のＮチャネル型Ｍ
    ＯＳトランジスタとを有し、 前記第２のＮチャネル型ＭＯＳトランジスタは制御信号
    を受けてＯＮ動作し、前記第１のＮチャネル型ＭＯＳト
    ランジスタは前記制御信号を前記第３のＮチャネル型Ｍ
    ＯＳトランジスタを介して受けてＯＮ動作することを特
    徴とする高耐圧回路。
11. 【請求項１１】 所定電圧と接地電圧とに変化する外部
    信号を入力し、この入力信号が前記所定電圧のとき接地
    電圧の信号を、前記入力信号が接地電圧のとき前記所定
    電圧よりも高い高電圧の信号を各々出力する電圧レベル
    変換回路であって、 前記高電圧を発生する高電圧電源と、 前記高電圧電源と出力ノードとの間に接続された第１の
    スイッチ回路と、 前記出力ノードと接地電圧源との間に接続された第２及
    び第３のスイッチ回路とを備え、前記第３のスイッチ回
    路は、前記第２のスイッチ回路に比して、オン動作状態
    での耐電圧が高く、 前記外部信号が接地電圧であるとき前記第１のスイッチ
    回路をＯＮ動作させて、前記高電圧電源を前記出力ノー
    ドに接続し、一方、 前記外部信号が前記接地電圧から所定電圧に遷移したと
    き、その当初で、前記第３のスイッチ回路をＯＮ動作さ
    せ、その後、設定期間経過時に前記第２のスイッチ回路
    をオン動作させて、前記出力ノードを前記接地電圧源に
    接続することを特徴とする電圧レベル変換回路。
12. 【請求項１２】 入力信号を設定時間遅延させる信号遅
    延回路を備え、 前記入力信号が所定電圧に変化したとき、前記信号遅延
    回路により遅延された信号を第２のスイッチ回路に入力
    して、前記第２のスイッチ回路をＯＮ動作させることを
    特徴とする請求項１１記載の電圧レベル変換回路。
13. 【請求項１３】 第２のスイッチ回路は、第３のスイッ
    チ回路に比して、駆動能力が大きいことを特徴とする請
    求項１１記載の電圧レベル変換回路。
14. 【請求項１４】 第３のスイッチ回路は、Ｎチャネル型
    のＭＯＳトランジスタにより構成されることを特徴とす
    る請求項１１記載の電圧レベル変換回路。
15. 【請求項１５】 第３のスイッチ回路を構成するＮチャ
    ネル型のＭＯＳトランジスタのゲートには、前記外部信
    号が入力されることを特徴とする請求項１４記載の電圧
    レベル変換回路。
16. 【請求項１６】 第３のスイッチ回路は、ゲート長の長
    いＭＯＳトランジスタが複数個並列接続されて成ること
    を特徴とする請求項１１記載の電圧レベル変換回路。
17. 【請求項１７】 第３のスイッチ回路は、ゲート幅の狭
    いＭＯＳトランジスタが複数個並列接続されて成ること
    を特徴とする請求項１１記載の電圧レベル変換回路。
18. 【請求項１８】 別途、前記所定電圧を発生する電圧源
    がゲートに接続された他のＮチャネル型のＭＯＳトラン
    ジスタを備えると共に、 第３のスイッチ回路は、直列接続された２個のＮチャネ
    ル型のＭＯＳトランジスタにより構成され、 前記第３のスイッチ回路を構成する一方のＮチャネル型
    のＭＯＳトランジスタのゲートには前記外部信号が直接
    に入力され、他方のＮチャネル型のＭＯＳトランジスタ
    のゲートには前記外部信号が前記他のＮチャネル型のＭ
    ＯＳトランジスタを経て入力されることを特徴とする請
    求項１４記載の電圧レベル変換回路。
19. 【請求項１９】 別途、前記所定電圧を発生する電圧源
    がゲートに接続された他のＮチャネル型のＭＯＳトラン
    ジスタを備え、 第３のスイッチ回路は、１個のＮチャネル型のＭＯＳト
    ランジスタにより構成され、 前記第３のスイッチ回路を構成するＮチャネル型のＭＯ
    Ｓトランジスタのゲートには前記外部信号が前記他のＮ
    チャネル型のＭＯＳトランジスタを経て入力されること
    を特徴とする請求項１４記載の電圧レベル変換回路。