JP2003179482A - レベルシフト回路 - Google Patents

Abstract

(57)【要約】 【課題】誤動作がなく、高速動作に適したレベルシフト
回路を提供する。 【解決手段】低電圧電源用の電源端子ＢＢＬ及び接地端
子Ｇ１と、ハイサイドドライブ回路の動作電源の高電位
側及び低電位側用の高電位側端子ＢＨ及び低電位側端子
ＢＬとを備え、N型MOSFETＱ１はＤ（ドレイン）が抵抗
Ｒ１を介してＢＨに接続され、Ｓ（ソース）がＧ１に接
続され、Ｇ（ゲート）がハイサイド制御信号入力端子Ｈ
Ｔに接続され、N型MOSFETＱ２はＤが抵抗Ｒ２を介して
ＢＨに接続され、ＳがＧ１に接続され、Ｇがノットゲー
トＮＴを介してＨＴに接続され、P型MOSFETＱ３はＳが
ＢＨに接続され、ＧがN型MOSFETＱ１のＤに接続され、P
型MOSFETＱ４はＳがＢＨに接続され、ＧがN型MOSFETＱ
２のＤに接続され、N型MOSFETＱ５はＤがP型MOSFETＱ３
のＤに接続され、ＳがＢＬに接続され、ＧがP型MOSFET
Ｑ４のＤに接続され、N型MOSFETＱ６はＤがP型MOSFETＱ
４のＤとハイサイドドライブ信号出力端子ＯＵＴ１とに
接続され、ＳがＢＬに接続され、ＧがP型MOSFETＱ３の
Ｄに接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号の信号レ
ベルを他のレベルにシフトして出力するレベルシフト回
路に関し、特に、電圧出力のレベルシフト回路及び定電
流出力のレベルシフト回路に関する。

【０００２】

【従来の技術】インバータ装置等に用いられるハーフブ
リッジ回路、フルブリッジ回路、三相ブリッジ回路は、
既に知られているように、アーム構成（直列接続）した
２つのスイッチング素子（MOSFET、IGBT、バイポーラト
ランジスタなど）を有し、この２つのスイッチング素子
の内、電源側をハイサイド（上アーム）などと呼び、接
地側をローサイド（下アーム）などと呼ぶ。一般に、こ
の２つのスイッチング素子をオン／オフさせるドライブ
回路は２つのスイッチング素子に対応して２個必要であ
り、ドライブ回路の動作電源も絶縁された電源が用いら
れている。しかし、絶縁された電源を用いると、コス
ト、効率、スペースの面で不利になる。そこで、ドライ
ブ回路の動作電源を簡単に構成することができるブート
ストラップ方式のブリッジ回路が知られている。

【０００３】図１３に従来のこの種のブートストラップ
方式のブリッジ回路（ブリッジ回路の１アームのみ図
示）を示す。図１３において、高電圧電源の電源端子Ｂ
ＢＨと高電圧電源の接地端子Ｇ２との間には、直列に接
続されたハイサイド出力用スイッチング素子ＨＳＷ及び
ローサイド出力用スイッチング素子ＬＳＷが設けられて
いる。ハイサイド出力用スイッチング素子ＨＳＷは、N
型MOSFETＱ５１のドレイン−ソース間にバックゲート−
ドレインのボディ−ダイオードが等価的に接続されて構
成され、ローサイド出力用スイッチング素子ＬＳＷは、
N型MOSFETＱ５２のドレイン−ソース間にバックゲート
−ドレインのボディ−ダイオードが等価的に接続されて
構成されている。

【０００４】また、ブリッジ回路は、ハイサイド出力用
スイッチング素子ＨＳＷをオン/オフさせるハイサイド
ドライブ回路ＨＤと、低電圧電源の電源端子ＢＢＬから
の低電圧電源とローサイド制御信号入力端子ＬＴからの
ローサイド制御信号とによりローサイド出力用スイッチ
ング素子ＬＳＷをオン/オフさせるローサイドドライブ
回路ＬＤと、ハイサイド制御信号入力端子ＨＴからのハ
イサイド制御信号の信号レベルをより大きい信号レベル
にシフトしてハイサイドドライブ回路ＨＤに出力するレ
ベルシフト回路１０と、低電圧電源の電源端子ＢＢＬと
ハイサイドドライブ回路ＨＤの動作電源端子ＨＶＴとの
間に接続されたブートストラップ用ダイオードＤ１と、
ハイサイドドライブ回路ＨＤの動作電源端子ＨＶＴと出
力端子ＯＵＴとの間に接続されたブートストラップ用コ
ンデンサＣ１とを有している。ハイサイドドライブ回路
ＨＤは、ブートストラップ用コンデンサＣ１の充電電流
の供給とレベルシフト回路１０からの所定の信号レベル
とによりハイサイド出力用スイッチング素子ＨＳＷをオ
ン/オフさせる。

【０００５】次にこのように構成されたブリッジ回路の
動作を説明する。まず、ローサイドドライブ回路ＬＤに
よりローサイド出力用スイッチング素子ＬＳＷがオンす
ると、出力端子ＯＵＴが接地されて、電源端子ＢＢＬか
ら低電圧電源の電圧がブートストラップ用ダイオードＤ
１を介してブートストラップ用コンデンサＣ１に印加さ
れる。このため、低電圧電源の電圧（例えば、１５Ｖ）
とほぼ等しい電圧でブートストラップ用コンデンサＣ１
が充電される。そして、所定の時間が経過すると、ロー
サイドドライブ回路ＬＤによりローサイド出力用スイッ
チング素子ＬＳＷがオフする。

【０００６】ブートストラップ用コンデンサＣ１（出力
端子ＯＵＴはフローティング電位である）は、既に低電
圧電源の電圧（例えば、１５Ｖ）とほぼ等しい電圧で充
電されているので、ハイサイドドライブ回路ＨＤの動作
電源となる。さらに、ハイサイド制御信号の動作電源
は、低電圧電源である。このため、レベルシフト回路１
０は、ハイサイド制御信号レベルをレベルシフトしてハ
イサイドドライブ回路ＨＤの制御信号レベルにさせるた
め、ハイサイドドライブ回路ＨＤをオン／オフでき、ハ
イサイド出力用スイッチング素子ＨＳＷをオン／オフす
ることができる。

【０００７】次に、図１３及び図１４に示すレベルシフ
ト回路１０の構成を説明する。図１４において、１ショ
ットパルス回路ＳＰ１は、単安定マルチバイブレータで
あり、ハイサイド制御信号入力端子ＨＴからのハイサイ
ド制御信号（入力信号）の立ち上がりエッジを検出して
一定幅の１ショットパルスを生成する。ノットゲートＮ
Ｔは、入力信号を反転して反転された入力信号を１ショ
ットパルス回路ＳＰ２に出力する。１ショットパルス回
路ＳＰ２は、単安定マルチバイブレータであり、ノット
ゲートＮＴからの反転された入力信号の立ち上がりエッ
ジを検出して一定幅の１ショットパルスを生成する。

【０００８】N型MOSFETＱ１は、ゲートが１ショットパ
ルス回路ＳＰ１の出力に接続され、ドレインが抵抗Ｒ１
の一端及びフリップフロップ回路ＦＦのセット端子Ｓに
接続され、ソースが接地されている。N型MOSFETＱ２
は、ゲートが１ショットパルス回路ＳＰ２の出力に接続
され、ドレインが抵抗Ｒ２の一端及びフリップフロップ
回路ＦＦのリセット端子Ｒに接続され、ソースが接地さ
れている。抵抗Ｒ１の他の端子、抵抗Ｒ２の他の端子及
びフリップフロップＦＦは高電位が供給される高電位側
端子ＨＶＴに接続されている。

【０００９】次に、このように構成されたレベルシフト
回路の動作を図１５に示すタイミングチャートを参照し
ながら説明する。まず、一定周期Ｔを持つパルス信号で
ある入力信号が１ショットパルス回路ＳＰ１に入力され
ると、１ショットパルス回路ＳＰ１は、時刻ｔ１１にお
いて入力信号の立ち上がりエッジを検出し一定幅の１シ
ョットパルスＰ１を生成してN型MOSFETＱ１のゲートに
供給する（図１５中ではＱ１／Ｇで示す。）。このた
め、N型MOSFETＱ１がオンして、ドレインがほぼ接地電
位になるため、フリップフロップＦＦがセットされて、
ＦＦの出力Ｑ（図１５中ではＦＦ／Ｑで示す。）は、Ｈ
レベルとなる。

【００１０】次に、１ショットパルス回路ＳＰ２は、時
刻ｔ１３においてノットゲートＮＴで反転された入力信
号の立ち下がりエッジを検出して一定幅の１ショットパ
ルスＰ２を生成してN型MOSFETＱ２のゲートに供給する
（図１５中ではＱ２／Ｇで示す。）。このため、N型MOS
FETＱ２がオンして、ドレインがほぼ接地電位になるた
め、フリップフロップＦＦがリセットされて、ＦＦの出
力Ｑは、Ｌレベルとなる。

【００１１】このようにして、ＦＦの出力Ｑは、入力信
号に同期した信号で且つ入力信号の信号レベルをより大
きい信号レベルにシフトすることができる。

【００１２】

【発明が解決しようとする課題】しかしながら、通常、
使用されているレベルシフト回路１０は、図１５に示す
ように、１ショットパルスＰ１，Ｐ２で動作させるた
め、時刻ｔ１２から時刻ｔ１３までの時間Ｔ１において
は、両方のMOSFETＱ１，Ｑ２がオフ状態となる。また、
フリップフロップＦＦの動作電源の基準電位（図１３で
は出力端子ＯＵＴの電位に相当する）が接地端子Ｇ２の
接地電位に対してフローティングのため、ハイサイド出
力用スイッチング素子ＨＳＷがスイッチングする毎に、
フリップフロップＦＦは、急激な電圧変動（ｄｖ／ｄ
ｔ）を受ける。即ち、前記オフ状態において、フリップ
フロップＦＦが急激な電圧変動（ｄｖ／ｄｔ）を受ける
と、フリップフロップＦＦが誤動作を起こすことがあ
る。この誤動作を防止する対策として、ノイズフィルタ
ＮＦをフリップフロップＦＦの入力側に設置する必要が
ある。このため、図１４に示すレベルシフト回路１０は
高速動作には不適であった。

【００１３】また、MOSFETＱ１，Ｑ２にはドレイン−ソ
ース間に寄生容量Ｃ１１，Ｃ１２があるため、フリップ
フロップＦＦの誤動作は、この寄生容量Ｃ１１と抵抗Ｒ
１との時定数及び寄生容量Ｃ１２と抵抗Ｒ２との時定数
に依存する。

【００１４】本発明は、誤動作がなく、高速動作に適し
たレベルシフト回路を提供することにある。

【００１５】

【課題を解決するための手段】本発明は上記課題を解決
し、上記目的を達成するために以下の手段を採用した。
請求項１の発明のレベルシフト回路は、低電圧電源に接
続するための電源端子及び接地端子と、前記低電圧電源
を動作電源とし、ハイサイド制御信号を入力するための
ハイサイド制御信号入力端子と、ハイサイドドライブ回
路の動作電源の高電位側及び低電位側にそれぞれ接続す
るための高電位側端子及び低電位側端子と、前記ハイサ
イドドライブ回路に信号を出力するハイサイドドライブ
信号出力端子と、を備えたレベルシフト回路であって、
ドレインが第１の抵抗を介して前記高電位側端子に接続
され、ソースが前記接地端子に接続され、ゲートが前記
ハイサイド制御信号入力端子に接続された第１のN型MOS
FETと、ドレインが第２の抵抗を介して前記高電位側端
子に接続され、ソースが前記接地端子に接続され、ゲー
トがノットゲートを介して前記ハイサイド制御信号入力
端子に接続された第２のN型MOSFETと、ソースが前記高
電位側端子に接続され、ゲートが前記第１のN型MOSFET
のドレインに接続された第１のP型MOSFETと、ソースが
前記高電位側端子に接続され、ゲートが前記第２のN型M
OSFETのドレインに接続された第２のP型MOSFETと、ドレ
インが前記第１のP型MOSFETのドレインに接続され、ソ
ースが低電位側端子に接続され、ゲートが前記第２のP
型MOSFETのドレインに接続された第３のN型MOSFETと、
ドレインが前記第２のP型MOSFETのドレインと前記ハイ
サイドドライブ信号出力端子とに接続され、ソースが前
記低電位側端子に接続され、ゲートが前記第１のP型MOS
FETのドレインに接続された第４のN型MOSFETと、を備え
たことを特徴とする。

【００１６】請求項１の発明によれば、ハイサイド制御
信号がＨレベルのときには、第１のN型MOSFET、第１のP
型MOSFET及び第４のN型MOSFETがオンし、第２のN型MOSF
ET、第２のP型MOSFET及び第３のN型MOSFETがオフする。
このため、出力信号はＬレベルとなる。また、ハイサイ
ド制御信号がＬレベルのときには、第１のN型MOSFET、
第１のP型MOSFET及び第４のN型MOSFETがオフし、第２の
N型MOSFET、第２のP型MOSFET及び第３のN型MOSFETがオ
ンする。このため、出力信号はＨレベルとなる。従っ
て、パルス変換を行うことなくしかもフリップフロップ
も用いることなく、どちらかのMOSFETが必ずオンしてい
るため、両方のMOSFETが共にオフ状態となることがな
い。このため、各MOSFETが、急激な電圧変動（ｄｖ／ｄ
ｔ）を受けても、各MOSFETが誤動作を起こすことがなく
なる。従って、ｄｖ／ｄｔによる耐量が向上し、高速動
作に適したレベルシフト回路を提供することができる。

【００１７】請求項２の発明のレベルシフト回路は、低
電圧電源に接続するための電源端子及び接地端子と、前
記低電圧電源を動作電源とし、ハイサイド制御信号を入
力するためのハイサイド制御信号入力端子と、ハイサイ
ドドライブ回路の動作電源の高電位側及び低電位側にそ
れぞれ接続するための高電位側端子及び低電位側端子
と、前記ハイサイドドライブ回路に信号を出力するハイ
サイドドライブ信号出力端子と、を備えたレベルシフト
回路であって、ソースが前記接地端子に接続され、ゲー
トが前記ハイサイド制御信号入力端子に接続された第１
のN型MOSFETと、ソースが前記接地端子に接続され、ゲ
ートがノットゲートを介して前記ハイサイド制御信号入
力端子に接続された第２のN型MOSFETと、一対のP型MOSF
ETからなり、各ゲート及び一方のP型MOSFETのドレイン
が前記第１のN型MOSFETのドレインに接続され、各ソー
スが前記高電位側端子に接続され、他方のP型MOSFETの
ドレインが前記ハイサイドドライブ信号出力端子に接続
された第１のカレントミラー回路と、一対のP型MOSFET
からなり、各ゲート及び一方のP型MOSFETのドレインが
前記第２のN型MOSFETのドレインに接続され、各ソース
が前記高電位側端子に接続された第２のカレントミラー
回路と、一対のN型MOSFETからなり、各ゲート及び一方
のN型MOSFETのドレインが前記第２のカレントミラー回
路内の他方のP型MOSFETのドレインに接続され、各ソー
スが前記低電位側端子に接続され、他方のN型MOSFETの
ドレインが前記ハイサイドドライブ信号出力端子に接続
された第３のカレントミラー回路と、を備えたことを特
徴とする。

【００１８】請求項２の発明によれば、ハイサイド制御
信号がＨレベルのときには、第１のN型MOSFET及び第１
のカレントミラー回路がオンし、第２のN型MOSFET、第
２のカレントミラー回路及び第３のカレントミラー回路
がオフする。このため、出力信号はＨレベルとなる。ま
た、ハイサイド制御信号がＬレベルのときには、第１の
N型MOSFET及び第１のカレントミラー回路がオフし、第
２のN型MOSFET、第２のカレントミラー回路及び第３の
カレントミラー回路がオンする。このため、出力信号は
Ｌレベルとなる。即ち、どちらかのカレントミラー回路
が必ずオンしているため、両方のカレントミラー回路が
共にオフ状態となることがない。従って、請求項１の効
果と同様な効果が得られる。

【００１９】請求項３の発明のレベルシフト回路は、ロ
ジック電源に接続するための電源端子及び接地端子と、
前記ロジック電源を動作電源とし、ローサイド制御信号
を入力するためのローサイド制御信号入力端子と、ロー
サイドドライブ回路の動作電源の高電位側及び低電位側
にそれぞれ接続するための高電位側端子及び低電位側端
子と、ローサイドドライブ回路に信号を出力するローサ
イドドライブ信号出力端子とを備えたレベルシフト回路
であって、ソースが前記電源端子に接続され、ゲートが
前記ローサイド制御信号入力端子に接続され、ドレイン
が第１の抵抗を介して前記低電位側端子に接続された第
１のP型MOSFETと、ソースが前記電源端子に接続され、
ゲートがノットゲートを介して前記ローサイド制御信号
入力端子に接続され、ドレインが第２の抵抗を介して前
記低電位側端子に接続された第２のP型MOSFETと、ソー
スが前記低電位側端子に接続され、ゲートが前記第１の
P型MOSFETのドレインに接続された第１のN型MOSFETと、
ソースが前記低電位側端子に接続され、ゲートが前記第
２のP型MOSFETのドレインに接続され、ドレインが前記
ローサイドドライブ信号出力端子に接続された第２のN
型MOSFETと、ソースが前記高電位側端子に接続され、ゲ
ートが前記ローサイドドライブ信号出力端子に接続さ
れ、ドレインが前記第１のN型MOSFETのドレインに接続
された第３のP型MOSFETと、ソースが前記高電位側端子
に接続され、ゲートが前記第３のP型MOSFETのドレイン
に接続され、ドレインが前記ローサイドドライブ信号出
力端子に接続された第４のP型MOSFETと、を備えたこと
を特徴とする。

【００２０】請求項３の発明によれば、ローサイド制御
信号がＬレベルのときには、第１のP型MOSFET、第１のN
型MOSFET及び第４のP型MOSFETがオンし、第２のP型MOSF
ET、第２のN型MOSFET及び第３のP型MOSFETがオフする。
このため、出力信号はＨレベルとなる。また、ローサイ
ド制御信号がＨレベルのときには、第１のP型MOSFET、
第１のN型MOSFET及び第４のP型MOSFETがオフし、第２の
P型MOSFET、第２のN型MOSFET及び第３のP型MOSFETがオ
ンする。このため、出力信号はＬレベルとなる。従っ
て、請求項１の効果と同様な効果が得られる。

【００２１】請求項４の発明は、ロジック電源に接続す
るための電源端子及び接地端子と、前記ロジック電源を
動作電源とし、ローサイド制御信号を入力するためのロ
ーサイド制御信号入力端子と、ローサイドドライブ回路
の動作電源の高電位側及び低電位側にそれぞれ接続する
ための高電位側端子及び低電位側端子と、ローサイドド
ライブ回路に信号を出力するローサイドドライブ信号出
力端子とを備えたレベルシフト回路であって、ソースが
前記電源端子に接続され、ゲートが前記ローサイド制御
信号入力端子に接続された第１のP型MOSFETと、ソース
が前記電源端子に接続され、ゲートがノットゲートを介
して前記ハイサイド制御信号入力端子に接続された第２
のP型MOSFETと、一対のN型MOSFETからなり、各ゲート及
び一方のN型MOSFETのドレインが前記第１のP型MOSFETの
ドレインに接続され、各ソースが前記低電位側端子に接
続された第１のカレントミラー回路と、一対のN型MOSFE
Tからなり、各ゲート及び一方のN型MOSFETのドレインが
前記第２のP型MOSFETのドレインに接続され、各ソース
が前記低電位側端子に接続され、他方のN型MOSFETのド
レインが前記ローサイドドライブ出力端子に接続された
第２のカレントミラー回路と、一対のP型MOSFETからな
り、各ゲート及び一方のP型MOSFETのドレインが前記第
１のカレントミラー回路内の他方のN型MOSFETのドレイ
ンに接続され、各ソースが前記高電位側端子に接続さ
れ、他方のP型MOSFETのドレインが前記ローサイドドラ
イブ信号出力端子に接続された第３のカレントミラー回
路と、を備えたことを特徴とする。

【００２２】請求項４の発明によれば、ローサイド制御
信号がＨレベルのときには、第２のP型MOSFET及び第２
のカレントミラー回路がオンし、第１のP型MOSFET、第
１のカレントミラー回路及び第３のカレントミラー回路
がオフする。このため、出力信号はＬレベルとなる。ま
た、ローサイド制御信号がＬレベルのときには、第２の
P型MOSFET及び第２のカレントミラー回路がオフし、第
１のP型MOSFET、第１のカレントミラー回路及び第３の
カレントミラー回路がオンする。このため、出力信号は
Ｈレベルとなる。従って、請求項２の効果と同様な効果
が得られる。

【００２３】請求項５の発明は、請求項１又は請求項２
記載のレベルシフト回路において、前記第１のN型MOSFE
Tのソースと前記接地端子との間に第１の定電流回路を
設け、前記第２のN型MOSFETのソースと前記接地端子と
の間に第２の定電流回路を設けたことを特徴とする。請
求項６の発明は、請求項３又は請求項４記載のレベルシ
フト回路において、前記第１のP型MOSFETのソースと前
記電源端子との間に第１の定電流回路を設け、前記第２
のP型MOSFETのソースと前記電源端子との間に第２の定
電流回路を設けたことを特徴とする。請求項７の発明
は、請求項１乃至請求項６のいずれか１項記載のレベル
シフト回路において、半導体集積回路としてモノリシッ
ク形成されていることを特徴とする。

【００２４】

【発明の実施の形態】以下、本発明のレベルシフト回路
の実施の形態を図面を参照して詳細に説明する。

【００２５】（第１の実施の形態）図１は第１の実施の
形態に係るレベルシフト回路を示す構成図である。この
レベルシフト回路１は、入力信号の信号レベルをより大
きいレベルにシフトして電圧で出力することを特徴と
し、低電圧電源に接続される電源端子ＢＢＬ及び接地端
子Ｇ１と、低電圧電源を動作電源とし、ハイサイド制御
信号を入力するハイサイド制御信号入力端子ＨＴと、ハ
イサイドドライブ回路の動作電源の高電位側及び低電位
側にそれぞれ接続する高電位側端子ＢＨ及び低電位側端
子ＢＬと、ハイサイドドライブ回路に信号を出力するハ
イサイドドライブ信号出力端子ＯＵＴ１とを備えてい
る。低電圧電源は、例えば、１５Ｖである。

【００２６】また、N型MOSFETＱ１は、ドレインが抵抗
Ｒ１を介して高電位側端子ＢＨに接続され、ソースが定
電流回路ＣＣ１を介して接地端子Ｇ１に接続され、ゲー
トがハイサイド制御信号入力端子ＨＴに接続されてい
る。定電流回路ＣＣ１は、N型MOSFETＱ１に定電流を流
す。

【００２７】N型MOSFETＱ２は、ドレインが抵抗Ｒ２を
介して高電位側端子ＢＨに接続され、ソースが定電流回
路ＣＣ２を介して接地端子Ｇ１に接続され、ゲートがノ
ットゲートＮＴを介してハイサイド制御信号入力端子Ｈ
Ｔに接続されている。ノットゲートＮＴは、ハイサイド
制御信号入力端子ＨＴからのハイサイド制御信号を反転
させる。定電流回路ＣＣ２は、N型MOSFETＱ２に定電流
を流す。

【００２８】P型MOSFETＱ３は、ソースが高電位側端子
ＢＨに接続され、ゲートがN型MOSFETＱ１のドレイン及
び抵抗Ｒ１の一端に接続されている。P型MOSFETＱ４
は、ソースが高電位側端子ＢＨに接続され、ゲートがN
型MOSFETＱ２のドレイン及び抵抗Ｒ２の一端に接続され
ている。

【００２９】N型MOSFETＱ５は、ドレインがP型MOSFETＱ
３のドレインに接続され、ソースが低電位側端子ＢＬに
接続され、ゲートがP型MOSFETＱ４のドレインに接続さ
れている。N型MOSFETＱ６は、ドレインがP型MOSFETＱ４
のドレインとハイサイドドライブ信号出力端子ＯＵＴ１
とに接続され、ソースが低電位側端子ＢＬに接続され、
ゲートがP型MOSFETＱ３のドレインに接続されている。

【００３０】次にこのように構成された第１の実施の形
態のレベルシフト回路の動作を図２のタイミングチャー
トを参照しながら説明する。図２中のＱ１／Ｄ，Ｑ２／
Ｄ，Ｑ３／Ｄ，Ｑ４／Ｄ，Ｑ５／Ｄ，Ｑ６／Ｄは、MOSF
ETのドレイン電圧を示している。

【００３１】まず、ハイサイド制御信号である入力信号
が時刻ｔ０でＨレベルとなると、N型MOSFETＱ１がオン
し、高電位側端子ＢＨ→抵抗Ｒ１→N型MOSFETＱ１→定
電流回路ＣＣ１→接地に電流が流れる。このため、N型M
OSFETＱ１のドレインがほぼＬレベルとなる。すると、P
型MOSFETＱ３がオンするため、P型MOSFETＱ３のドレイ
ンはＨレベルとなる。このＨレベルがN型MOSFETＱ６の
ゲートに印加されるため、N型MOSFETＱ６がオンする。
このため、N型MOSFETＱ６のドレインはＬレベルとな
る。従って、出力端子ＯＵＴ１からの出力信号はＬレベ
ルとなる。

【００３２】一方、入力信号が時刻ｔ０でＨレベルとな
ると、N型MOSFETＱ２は、ノットゲートＮＴからのＬレ
ベルによりオフするため、N型MOSFETＱ２には電流が流
れず、N型MOSFETＱ２のドレインはＨレベルとなる。こ
のため、P型MOSFETＱ４のゲートはＨレベルのため、P型
MOSFETＱ４はオフとなり、また、P型MOSFETＱ４のドレ
インがＬレベルのため、N型MOSFETＱ５のゲートがＬレ
ベルとなり、N型MOSFETＱ５はオフとなる。

【００３３】次に、入力信号が時刻ｔ１でＬレベルとな
ると、N型MOSFETＱ２がオンし、高電位側端子ＢＨ→抵
抗Ｒ２→N型MOSFETＱ２→定電流回路ＣＣ２→接地に電
流が流れる。このため、N型MOSFETＱ２のドレインがほ
ぼＬレベルとなる。すると、P型MOSFETＱ４がオンする
ため、P型MOSFETＱ４のドレインはＨレベルとなる。従
って、出力端子ＯＵＴ１からの出力信号ＯＵＴはＨレベ
ルとなる。このＨレベルがN型MOSFETＱ５のゲートに印
加されるため、N型MOSFETＱ５がオンする。

【００３４】一方、入力信号が時刻ｔ１でＬレベルとな
ると、N型MOSFETＱ１は、オフするため、N型MOSFETＱ１
には電流が流れず、N型MOSFETＱ１のドレインはＨレベ
ルとなる。このため、P型MOSFETＱ３のゲートはＨレベ
ルのため、P型MOSFETＱ３はオフとなり、また、P型MOSF
ETＱ３のドレインがＬレベルのため、N型MOSFETＱ６の
ゲートがＬレベルとなり、N型MOSFETＱ６はオフとな
る。

【００３５】このように第１の実施の形態によれば、入
力信号の信号レベルをより大きいレベルにシフトして電
圧で出力することができる。また、従来のようなパルス
変換を行うことなくしかもフリップフロップも用いるこ
となく、どちらかのMOSFETが必ずオンしているため、両
方のMOSFETが共にオフ状態となることがない。このた
め、各MOSFETが、急激な電圧変動（ｄｖ／ｄｔ）を受け
ても、各MOSFETが誤動作を起こすことがなくなる。従っ
て、ｄｖ／ｄｔによる耐量が向上し、高速動作に適した
レベルシフト回路を提供することができる。

【００３６】図３は第１の実施の形態に係るレベルシフ
ト回路を用いたブリッジ回路を示す構成図である。図３
に示すブリッジ回路は、図１に示すレベルシフト回路１
と、直列に接続されたハイサイド出力用スイッチング素
子ＨＳＷ及びローサイド出力用スイッチング素子ＬＳＷ
と、ハイサイドドライブ回路ＨＤと、ローサイドドライ
ブ回路ＬＤと、ブートストラップ用ダイオードＤ１、ブ
ートストラップ用コンデンサＣ１とを有している。即
ち、図３に示すブリッジ回路は、図１３に示すブリッジ
回路に類似しており、図１３に示すレベルシフト回路１
０に代えて図３に示すレベルシフト回路１を用いた点が
異なるのみで、その他の構成は同一構成であるので、同
一部分には同一符号を付しその詳細な説明は省略する。

【００３７】このような図３に示す構成のブリッジ回路
によれば、ローサイドドライブ回路ＬＤによりローサイ
ド出力用スイッチング素子ＬＳＷがオンすると、出力端
子ＯＵＴが接地されて、電源端子ＢＢＬから低電圧電源
の電圧がブートストラップ用ダイオードＤ１を介してブ
ートストラップ用コンデンサＣ１に印加される。このた
め、低電圧電源の電圧（例えば、１５Ｖ）とほぼ等しい
電圧でブートストラップ用コンデンサＣ１が充電され
る。そして、所定の時間が経過すると、ローサイドドラ
イブ回路ＬＤによりローサイド出力用スイッチング素子
ＬＳＷがオフする。

【００３８】次に、レベルシフト回路１は、ハイサイド
制御信号をレベルシフトしてハイサイドドライブ回路Ｈ
Ｄをオンさせるので、ハイサイド出力用スイッチング素
子ＨＳＷのゲート・ソース間電圧が順バイアスされて、
ハイサイド出力用スイッチング素子ＨＳＷをオンするこ
とができる。

【００３９】このようにブリッジ回路にレベルシフト回
路１を用いているので、誤動作がなく、高速動作に適し
たブリッジ回路を提供することができる。

【００４０】（第２の実施の形態）図４は第２の実施の
形態に係るレベルシフト回路を示す構成図である。この
レベルシフト回路１ａは、入力信号の信号レベルをより
大きいレベルにシフトして定電流で出力することを特徴
とし、低電圧電源に接続される電源端子ＢＢＬ及び接地
端子Ｇ１と、低電圧電源を動作電源とし、ハイサイド制
御信号を入力するハイサイド制御信号入力端子ＨＴと、
ハイサイドドライブ回路の動作電源の高電位側及び低電
位側にそれぞれ接続する高電位側端子ＢＨ及び低電位側
端子ＢＬと、ハイサイドドライブ回路に信号を出力する
ハイサイドドライブ信号出力端子ＯＵＴ１とを備えてい
る。

【００４１】また、N型MOSFETＱ１は、ソースが定電流
回路ＣＣ１を介して接地端子Ｇ１に接続され、ゲートが
ハイサイド制御信号入力端子ＨＴに接続されている。N
型MOSFETＱ２は、ソースが定電流回路ＣＣ２を介して接
地端子Ｇ１に接続され、ゲートがノットゲートＮＴを介
してハイサイド制御信号入力端子ＨＴに接続されてい
る。

【００４２】P型MOSFETＱ７は、ソースが高電位側端子
ＢＨに接続され、ゲートとドレインとを短絡してN型MOS
FETＱ１のドレインに接続されている。P型MOSFETＱ８
は、ソースがP型MOSFETＱ７のソースに接続され、ゲー
トがP型MOSFETＱ７のゲートに接続されている。P型MOSF
ETＱ７とP型MOSFETＱ８とは、カレントミラー回路を構
成している。

【００４３】P型MOSFETＱ９は、ソースが高電位側端子
ＢＨに接続され、ゲートとドレインとを短絡してN型MOS
FETＱ２のドレインに接続されている。P型MOSFETＱ１０
は、ソースが高電位側端子ＢＨに接続され、ゲートがP
型MOSFETＱ９のゲートに接続されている。P型MOSFETＱ
９とP型MOSFETＱ１０とは、カレントミラー回路を構成
している。

【００４４】N型MOSFETＱ１１は、ソースが低電位側端
子ＢＬに接続され、ゲートとドレインとを短絡してP型M
OSFETＱ１０のドレインに接続されている。N型MOSFETＱ
１２は、ソースがN型MOSFETＱ１１のソースに接続さ
れ、ゲートがN型MOSFETＱ１１のゲートに接続され、ド
レインがP型MOSFETＱ８のドレインとハイサイドドライ
ブ信号出力端子ＯＵＴ１とに接続されている。N型MOSFE
TＱ１１とN型MOSFETＱ１２とは、カレントミラー回路を
構成している。

【００４５】次にこのように構成された第２の実施の形
態のレベルシフト回路の動作を図５のタイミングチャー
トを参照しながら説明する。図５中のＱ１／Ｄ，Ｑ２／
Ｄ，Ｑ８／Ｄ，Ｑ１０／Ｄ，Ｑ１２／Ｄは、MOSFETのド
レイン電圧を示している。

【００４６】まず、ハイサイド制御信号である入力信号
が時刻ｔ０でＨレベルとなると、N型MOSFETＱ１がオン
するため、N型MOSFETＱ１のドレインがＬレベルとな
り、このＬレベルがP型MOSFETＱ７，P型MOSFETＱ８の各
ゲートに印加される。このため、P型MOSFETＱ７，P型MO
SFETＱ８で構成するカレントミラー回路がオンし、P型M
OSFETＱ８のドレインはＨレベルとなる。従って、出力
端子ＯＵＴ１からの出力信号はＨレベルとなる。この場
合には、定電流を供給（ソース電流）する出力信号とな
る。

【００４７】一方、入力信号が時刻ｔ０でＨレベルとな
ると、N型MOSFETＱ２は、ノットゲートＮＴからのＬレ
ベルによりオフするため、N型MOSFETＱ２には電流が流
れず、N型MOSFETＱ２のドレインはＨレベルとなる。こ
のため、P型MOSFETＱ９，P型MOSFETＱ１０のゲートはＨ
レベルのため、P型MOSFETＱ９，P型MOSFETＱ１０で構成
するカレントミラー回路はオフとなる。このため、N型M
OSFETＱ１１，N型MOSFETＱ１２で構成するカレントミラ
ー回路がオフである。

【００４８】次に、入力信号が時刻ｔ１でＬレベルとな
ると、N型MOSFETＱ２がオンするため、N型MOSFETＱ２の
ドレインがほぼＬレベルとなり、このＬレベルがP型MOS
FETＱ９，P型MOSFETＱ１０の各ゲートに印加される。こ
のため、P型MOSFETＱ９，P型MOSFETＱ１０で構成するカ
レントミラー回路がオンし、P型MOSFETＱ１０のドレイ
ンはＨレベルとなる。このＨレベルがN型MOSFETＱ１
１，N型MOSFETＱ１２のゲートに印加されると、N型MOSF
ETＱ１１，N型MOSFETＱ１２で構成するカレントミラー
回路がオンする。このため、出力端子ＯＵＴ１は低電位
側端子ＢＬに接続されるため、出力端子ＯＵＴ１からの
出力信号はＬレベルとなる。この場合には、定電流を受
給（シンク電流）する出力信号となる。

【００４９】一方、入力信号が時刻ｔ１でＬレベルとな
ると、N型MOSFETＱ１は、オフするため、N型MOSFETＱ１
には電流が流れず、N型MOSFETＱ１のドレインはＨレベ
ルとなる。このため、P型MOSFETＱ７，P型MOSFETＱ８の
ゲートはＨレベルのため、P型MOSFETＱ７，P型MOSFETＱ
８で構成するカレントミラー回路はオフとなる。

【００５０】このように第２の実施の形態によれば、入
力信号の信号レベルをより大きいレベルにシフトして定
電流で出力することができる。また、従来のようなパル
ス変換を行うことなくしかもフリップフロップも用いる
ことなく、P型MOSFETＱ７及びP型MOSFETＱ８からなるカ
レントミラー回路と、P型MOSFETＱ９及びP型MOSFETＱ１
０からなるカレントミラー回路とのどちらかのカレント
ミラー回路が必ずオンしているため、両方のカレントミ
ラー回路が共にオフ状態となることがない。このため、
各カレントミラー回路が、急激な電圧変動（ｄｖ／ｄ
ｔ）を受けても、各カレントミラー回路が誤動作を起こ
すことがなくなる。従って、ｄｖ／ｄｔによる耐量が向
上し、高速動作に適したレベルシフト回路を提供するこ
とができる。

【００５１】図６は第２の実施の形態に係るレベルシフ
ト回路を用いたブリッジ回路を示す構成図である。図６
に示すブリッジ回路は、図４に示すレベルシフト回路１
ａと、直列に接続されたハイサイド出力用スイッチング
素子ＨＳＷ及びローサイド出力用スイッチング素子ＬＳ
Ｗと、ハイサイドドライブ回路ＨＤと、ローサイドドラ
イブ回路ＬＤと、ブートストラップ用ダイオードＤ１、
ブートストラップ用コンデンサＣ１とを有している。即
ち、図６に示すブリッジ回路は、図１３に示すブリッジ
回路に類似しており、図１３に示すレベルシフト回路１
０に代えて図４に示すレベルシフト回路１ａを用いた点
が異なるのみで、その他の構成は同一構成であるので、
同一部分には同一符号を付しその詳細な説明は省略す
る。

【００５２】このような図６に示す構成のブリッジ回路
によれば、図３に示すブリッジ回路の動作と同様な動作
が行われ、また、ブリッジ回路にレベルシフト回路１ａ
を用いているので、誤動作がなく、高速動作に適したブ
リッジ回路を提供することができる。

【００５３】（第３の実施の形態）図７は第３の実施の
形態に係るレベルシフト回路を示す構成図である。この
レベルシフト回路３は、入力信号の信号レベルをより小
さいレベルにシフトして電圧で出力することを特徴と
し、ロジック電源に接続するための電源端子ＬＯＢと接
地端子Ｇ１と、ロジック電源を動作電源とし、ローサイ
ド制御信号を入力するためのローサイド制御信号入力端
子ＬＴと、ローサイドドライブ回路の動作電源の高電位
側及び低電位側にそれぞれ接続するための高電位側端子
ＣＢ及び低電位側端子−Ｂと、ローサイドドライブ回路
に信号を出力するローサイドドライブ信号出力端子ＯＵ
Ｔ２とを備えている。

【００５４】また、P型MOSFETＱ２１は、ソースが定電
流回路ＣＣ１を介して電源端子ＬＯＢに接続され、ゲー
トがローサイド制御信号入力端子ＬＴに接続され、ドレ
インが抵抗Ｒ１を介して低電位側端子−Ｂに接続されて
いる。P型MOSFETＱ２２は、ソースが定電流回路ＣＣ２
を介して電源端子ＬＯＢに接続され、ゲートがノットゲ
ートＮＴを介してローサイド制御信号入力端子ＬＴに接
続され、ドレインが抵抗Ｒ２を介して低電位側端子−Ｂ
に接続されている。

【００５５】N型MOSFETＱ２３は、ソースが低電位側端
子−Ｂに接続され、ゲートがP型MOSFETＱ２１のドレイ
ンに接続されている。N型MOSFETＱ２４は、ソースが低
電位側端子−Ｂに接続され、ゲートがP型MOSFETＱ２２
のドレインに接続され、ドレインがローサイドドライブ
信号出力端子ＯＵＴ２に接続されている。

【００５６】P型MOSFETＱ２５は、ソースが高電位側端
子ＣＢに接続され、ゲートがローサイドドライブ信号出
力端子ＯＵＴ２に接続され、ドレインがN型MOSFETＱ２
３のドレインに接続されている。P型MOSFETＱ２６は、
ソースが高電位側端子ＣＢに接続され、ゲートがP型MOS
FETＱ２５のドレインに接続され、ドレインがローサイ
ドドライブ信号出力端子ＯＵＴ２に接続されている。

【００５７】次にこのように構成された第３の実施の形
態のレベルシフト回路の動作を図８のタイミングチャー
トを参照しながら説明する。図８中のＱ２１／Ｄ，Ｑ２
２／Ｄ，Ｑ２３／Ｄ，Ｑ２４／Ｄ，Ｑ２５／Ｄ，Ｑ２６
／Ｄは、MOSFETのドレイン電圧を示している。

【００５８】まず、ローサイド制御信号である入力信号
が時刻ｔ０でＨレベルとなると、ノットゲートＮＴから
のＬレベルにより、P型MOSFETＱ２２がオンし、電源端
子ＬＯＢ→定電流回路ＣＣ２→P型MOSFETＱ２２→抵抗
Ｒ２→低電位側端子−Ｂに電流が流れる。このため、P
型MOSFETＱ２２のドレインがＨレベルとなる。このＨレ
ベルがN型MOSFETＱ２４のゲートに印加されて、N型MOSF
ETＱ２４がオンする。このため、N型MOSFETＱ２４のド
レインはＬレベルとなる。従って、出力端子ＯＵＴ２か
らの出力信号はＬレベルとなる。このとき、P型MOSFET
Ｑ２５のベースにはＬレベルが印加されるため、P型MOS
FETＱ２５はオンする。

【００５９】一方、入力信号が時刻ｔ０でＨレベルとな
ると、P型MOSFETＱ２１は、オフするため、P型MOSFETＱ
２１には電流が流れず、P型MOSFETＱ２１のドレインは
Ｌレベルとなる。このため、N型MOSFETＱ２３のゲート
はＬレベルとなり、N型MOSFETＱ２３がオフし、N型MOSF
ETＱ２３のドレインはＨレベルとなる。このＨレベルが
P型MOSFETＱ２６のゲートに印加されるため、P型MOSFET
Ｑ２６もオフする。

【００６０】次に、入力信号が時刻ｔ１でＬレベルとな
ると、P型MOSFETＱ２１がオンし、電源端子ＬＯＢ→定
電流回路ＣＣ１→P型MOSFETＱ２１→抵抗Ｒ１→低電位
側端子−Ｂに電流が流れる。このため、P型MOSFETＱ２
１のドレインがＨレベルとなる。このＨレベルがN型MOS
FETＱ２３のゲートに印加されて、N型MOSFETＱ２３がオ
ンする。このため、P型MOSFETＱ２６のゲートはＬレベ
ルとなり、P型MOSFETＱ２６がオンする。このため、出
力端子ＯＵＴ２からの出力信号はＨレベルとなる。この
ＨレベルがP型MOSFETＱ２５のゲートに印加されるた
め、P型MOSFETＱ２５はオフとなる。

【００６１】一方、入力信号が時刻ｔ１でＬレベルとな
ると、P型MOSFETＱ２２は、オフするため、P型MOSFETＱ
２２には電流が流れず、P型MOSFETＱ２２のドレインは
Ｌレベルとなる。このため、N型MOSFETＱ２４のゲート
がＬレベルとなり、N型MOSFETＱ２４はオフとなり、N型
MOSFETＱ２４のドレインはＨレベルとなる。

【００６２】このように第３の実施の形態によれば、入
力信号の信号レベルをより小さいレベルにシフトして電
圧で出力することができる。また、従来のようなパルス
変換を行うことなくしかもフリップフロップも用いるこ
となく、どちらかのMOSFETが必ずオンしているため、両
方のMOSFETが共にオフ状態となることがない。このた
め、各MOSFETが、急激な電圧変動（ｄｖ／ｄｔ）を受け
ても、各MOSFETが誤動作を起こすことがなくなる。従っ
て、ｄｖ／ｄｔによる耐量が向上し、高速動作に適した
レベルシフト回路を提供することができる。

【００６３】図９は第３の実施の形態に係るレベルシフ
ト回路を用いたブリッジ回路を示す構成図である。図９
に示すブリッジ回路は、２電源を用いて２つのスイッチ
ング素子をオン／オフするもので、正電源（例えば＋１
００Ｖ）が供給される正電源端子ＢＢと、負電源（例え
ば−１００Ｖ）が供給される負電源端子−ＢＢと、図７
に示すレベルシフト回路３とを有している。ハイサイド
出力用スイッチング素子ＨＳＷは、正電源端子ＢＢと出
力端子ＯＵＴとに接続され、ローサイド出力用スイッチ
ング素子ＬＳＷは、出力端子ＯＵＴと負電源端子−ＢＢ
とに接続されている。

【００６４】ローサイドドライブ回路ＬＤは、高電位側
端子ＣＢから電源を受け且つレベルシフト回路３の出力
端子ＯＵＴ２からの出力信号の入力によりローサイド出
力用スイッチング素子ＬＳＷをオン／オフさせる。レベ
ルシフト回路１は、レベルシフト回路３からの出力信号
の信号レベルをより大きいレベルにシフトしてその信号
をハイサイドドライブ回路ＨＤに出力する。出力端子Ｏ
ＵＴとハイサイドドライブ回路ＨＤの動作電源端子との
間にはブートストラップ用コンデンサＣ１が接続され、
高電位側端子ＣＢとハイサイドドライブ回路ＨＤの動作
電源端子との間にはブートストラップ用ダイオードＤ１
が接続されている。

【００６５】このような図９に示す構成のブリッジ回路
によれば、まず、レベルシフト回路３からの出力信号が
ローサイドドライブ回路ＬＤに供給されると、ローサイ
ドドライブ回路ＬＤが作動してローサイド出力用スイッ
チング素子ＬＳＷがオンする。すると、出力端子ＯＵＴ
が負電源端子−ＢＢに接続されて、ブートストラップ用
コンデンサＣ１の出力端子ＯＵＴ側が負電源の電圧（例
えば−１００Ｖ）となる。

【００６６】次に、高電位側端子ＣＢから低電圧電源の
電圧（例えば１０Ｖ）がブートストラップ用ダイオード
Ｄ１を介してブートストラップ用コンデンサＣ１に印加
される。このため、高電位側端子ＣＢと負電源端子−Ｂ
Ｂとの間に印加された電圧（例えば１０Ｖ）とほぼ等し
い電圧でブートストラップ用コンデンサＣ１が充電され
る。そして、所定の時間が経過すると、ローサイドドラ
イブ回路ＬＤによりローサイド出力用スイッチング素子
ＬＳＷがオフする。

【００６７】次に、レベルシフト回路１は、レベルシフ
ト回路３からの出力信号レベルを高いレベルにシフトし
てハイサイドドライブ回路ＨＤをオンさせるので、ハイ
サイド出力用スイッチング素子ＨＳＷのゲート・ソース
間電圧が順バイアスされて、ハイサイド出力用スイッチ
ング素子ＨＳＷをオンすることができる。

【００６８】このように、レベルシフト回路３が、入力
信号のレベルを低いレベルにシフトして出力しローサイ
ドドライブ回路ＬＤを動作させ、レベルシフト回路１
が、入力信号のレベルを高いレベルにシフトして出力し
ハイサイドドライブ回路ＨＤを動作させることができ
る。即ち、ブリッジ回路に、ローサイドドライブ回路用
のレベルシフト回路３とハイサイドドライブ回路用のレ
ベルシフト回路１とを用いているので、誤動作がなく、
しかも高速動作に適した２電源方式のブリッジ回路を提
供することができる。

【００６９】（第４の実施の形態）図１０は第４の実施
の形態に係るレベルシフト回路を示す構成図である。こ
のレベルシフト回路３ａは、入力信号の信号レベルをよ
り小さいレベルにシフトして定電流で出力することを特
徴とし、ロジック電源に接続するための電源端子ＬＯＢ
と接地端子Ｇ１と、ロジック電源を動作電源とし、ロー
サイド制御信号を入力するためのローサイド制御信号入
力端子ＬＴと、ローサイドドライブ回路の動作電源の高
電位側及び低電位側にそれぞれ接続するための高電位側
端子ＣＢ及び低電位側端子−Ｂと、ローサイドドライブ
回路に信号を出力するローサイドドライブ信号出力端子
ＯＵＴ２とを備えている。

【００７０】また、P型MOSFETＱ２１は、ソースが定電
流回路ＣＣ１を介して電源端子ＬＯＢに接続され、ゲー
トがローサイド制御信号入力端子ＬＴに接続されてい
る。P型MOSFETＱ２２は、ソースが定電流回路ＣＣ２を
介して電源端子ＬＯＢに接続され、ゲートがノットゲー
トＮＴを介してローサイド制御信号入力端子ＬＴに接続
されている。

【００７１】N型MOSFETＱ２７は、ソースが低電位側端
子−Ｂに接続され、ゲートとドレインとを短絡してP型M
OSFETＱ２１のドレインに接続されている。N型MOSFETＱ
２８は、ソースが低電位側端子−Ｂに接続され、ゲート
がN型MOSFETＱ２７のゲートに接続されている。N型MOSF
ETＱ２７とN型MOSFETＱ２８とは、カレントミラー回路
を構成している。

【００７２】N型MOSFETＱ２９は、ソースが低電位側端
子−Ｂに接続され、ゲートとドレインとを短絡してP型M
OSFETＱ２２のドレインに接続されている。N型MOSFETＱ
３０は、ソースが低電位側端子−Ｂに接続され、ゲート
がN型MOSFETＱ２９のゲートに接続され、ドレインがロ
ーサイドドライブ信号出力端子ＯＵＴ２に接続されてい
る。N型MOSFETＱ２９とN型MOSFETＱ３０とは、カレント
ミラー回路を構成している。

【００７３】P型MOSFETＱ３１は、ソースが高電位側端
子ＣＢに接続され、ゲートとドレインとを短絡してN型M
OSFETＱ２８のドレインに接続されている。P型MOSFETＱ
３２は、ソースが高電位側端子ＣＢに接続され、ゲート
がP型MOSFETＱ３１のゲートに接続され、ドレインがロ
ーサイドドライブ信号出力端子ＯＵＴ２に接続されてい
る。P型MOSFETＱ３１とP型MOSFETＱ３２とは、カレント
ミラー回路を構成している。

【００７４】次にこのように構成された第４の実施の形
態のレベルシフト回路の動作を図１１のタイミングチャ
ートを参照しながら説明する。図１１中のＱ２１／Ｄ，
Ｑ２２／Ｄ，Ｑ２８／Ｄ，Ｑ３０／Ｄ，Ｑ３２／Ｄは、
MOSFETのドレイン電圧を示している。

【００７５】まず、ローサイド制御信号である入力信号
が時刻ｔ０でＨレベルとなると、ノットゲートＮＴから
のＬレベルによりP型MOSFETＱ２２がオンするため、P型
MOSFETＱ２２のドレインがＨレベルとなり、このＨレベ
ルがN型MOSFETＱ２９，N型MOSFETＱ３０の各ゲートに印
加される。このため、N型MOSFETＱ２９，N型MOSFETＱ３
０で構成するカレントミラー回路がオンし、N型MOSFET
Ｑ３０のドレインはＬレベルとなる。従って、出力端子
ＯＵＴ２からの出力信号はＬレベルとなる。

【００７６】一方、入力信号が時刻ｔ０でＨレベルとな
ると、P型MOSFETＱ２１は、オフするため、N型MOSFETＱ
２７，N型MOSFETＱ２８のゲートはＬレベルとなり、N型
MOSFETＱ２７，N型MOSFETＱ２８で構成するカレントミ
ラー回路はオフとなる。このため、P型MOSFETＱ３１，P
型MOSFETＱ３２で構成するカレントミラー回路がオフで
ある。

【００７７】次に、入力信号が時刻ｔ１でＬレベルとな
ると、P型MOSFETＱ２１がオンするため、P型MOSFETＱ２
１のドレインがＨレベルとなり、このＨレベルがN型MOS
FETＱ２７，N型MOSFETＱ２８の各ゲートに印加される。
このため、N型MOSFETＱ２７，N型MOSFETＱ２８で構成す
るカレントミラー回路がオンし、N型MOSFETＱ２８のド
レインはＬレベルとなる。このＬレベルがP型MOSFETＱ
３１，P型MOSFETＱ３２のゲートに印加されると、P型MO
SFETＱ３１，P型MOSFETＱ３２で構成するカレントミラ
ー回路がオンする。このため、出力端子ＯＵＴ２からの
出力信号はＨレベルとなる。

【００７８】一方、入力信号が時刻ｔ１でＬレベルとな
ると、P型MOSFETＱ２２は、ノットゲートＮＴからのＨ
レベルによりオフするため、P型MOSFETＱ２２には電流
が流れず、P型MOSFETＱ２２のドレインはＬレベルとな
る。このため、N型MOSFETＱ２９，N型MOSFETＱ３０のゲ
ートはＬレベルのため、N型MOSFETＱ２９，N型MOSFETＱ
３０で構成するカレントミラー回路はオフとなる。

【００７９】このように第４の実施の形態によれば、入
力信号の信号レベルをより小さいレベルにシフトして出
力することができる。また、従来のようなパルス変換を
行うことなくしかもフリップフロップも用いることな
く、どちらかのカレントミラー回路が必ずオンしている
ため、両方のカレントミラー回路が共にオフ状態となる
ことがない。このため、各カレントカラー回路が、急激
な電圧変動（ｄｖ／ｄｔ）を受けても、各カレントミラ
ー回路が誤動作を起こすことがなくなる。従って、ｄｖ
／ｄｔによる耐量が向上し、高速動作に適したレベルシ
フト回路を提供することができる。

【００８０】図１２は第４の実施の形態に係るレベルシ
フト回路を用いたブリッジ回路を示す構成図である。図
１２に示すブリッジ回路は、２電源を用いて２つのスイ
ッチング素子をオン／オフするもので、正電源端子ＢＢ
と、負電源端子−ＢＢと、図１０に示すレベルシフト回
路３ａと、直列に接続されたハイサイド出力用スイッチ
ング素子ＨＳＷ及びローサイド出力用スイッチング素子
ＬＳＷと、ハイサイドドライブ回路ＨＤと、ローサイド
ドライブ回路ＬＤと、ブートストラップ用ダイオードＤ
１、ブートストラップ用コンデンサＣ１、レベルシフト
回路１ａとを有している。

【００８１】即ち、図１２に示すブリッジ回路は、図９
に示すブリッジ回路に類似しており、図１に示すレベル
シフト回路１に代えて図４に示すレベルシフト回路１ａ
を用いるとともに、図７に示すレベルシフト回路３に代
えて図１０に示すレベルシフト回路３ａを用いた点が異
なるのみで、その他の構成は同一構成であるので、同一
部分には同一符号を付しその詳細な説明は省略する。

【００８２】このような図１２に示す構成のブリッジ回
路によれば、図９に示すブリッジ回路の動作と同様な動
作が行われ、レベルシフト回路３ａが、入力信号のレベ
ルを低いレベルにシフトして出力しローサイドドライブ
回路ＬＤを動作させ、レベルシフト回路１ａが、入力信
号のレベルを高いレベルにシフトして出力しハイサイド
ドライブ回路ＨＤを動作させることができる。即ち、ブ
リッジ回路に、ローサイドドライブ回路用のレベルシフ
ト回路３ａとハイサイドドライブ回路用のレベルシフト
回路１ａとを用いているので、誤動作がなく、しかも高
速動作に適した２電源方式のブリッジ回路を提供するこ
とができる。

【００８３】なお、第１の実施の形態のレベルシフト回
路乃至第４の実施の形態のレベルシフト回路の各回路
は、シリコンチップ上に一体構造として回路を構成した
モノリシック集積回路により形成することもできる。即
ち、回路の集積化を図るため、回路を小型化及び軽量化
することができる。

【００８４】

【発明の効果】請求項１及び請求項３の発明によれば、
従来のようなパルス変換を行うことなくしかもフリップ
フロップも用いることなく、どちらかのMOSFETが必ずオ
ンしているため、両方のMOSFETが共にオフ状態となるこ
とがない。このため、各MOSFETが、急激な電圧変動（ｄ
ｖ／ｄｔ）を受けても、各MOSFETが誤動作を起こすこと
がなくなる。従って、ｄｖ／ｄｔによる耐量が向上し、
高速動作に適したレベルシフト回路を提供することがで
きる。

【００８５】請求項２及び請求項４の発明によれば、従
来のようなパルス変換を行うことなくしかもフリップフ
ロップも用いることなく、どちらかのカレントミラー回
路が必ずオンしているため、両方のカレントミラー回路
が共にオフ状態となることがない。このため、各カレン
トミラー回路が、急激な電圧変動（ｄｖ／ｄｔ）を受け
ても、各カレントミラー回路が誤動作を起こすことがな
くなる。従って、ｄｖ／ｄｔによる耐量が向上し、高速
動作に適したレベルシフト回路を提供することができ
る。

【００８６】請求項５及び請求項６の発明によれば、N
型MOSFETやP型MOSFETに定電流を流すことができる。請
求項７の発明によれば、レベルシフト回路をモノリシッ
ク集積回路で形成することができる。

【図面の簡単な説明】

【図１】第１の実施の形態に係るレベルシフト回路を示
す構成図である。

【図２】第１の実施の形態に係るレベルシフト回路の各
部における信号のタイミングチャートである。

【図３】第１の実施の形態に係るレベルシフト回路を用
いたブリッジ回路を示す構成図である。

【図４】第２の実施の形態に係るレベルシフト回路を示
す構成図である。

【図５】第２の実施の形態に係るレベルシフト回路の各
部における信号のタイミングチャートである。

【図６】第２の実施の形態に係るレベルシフト回路を用
いたブリッジ回路を示す構成図である。

【図７】第３の実施の形態に係るレベルシフト回路を示
す構成図である。

【図８】第３の実施の形態に係るレベルシフト回路の各
部における信号のタイミングチャートである。

【図９】第３の実施の形態に係るレベルシフト回路を用
いたブリッジ回路を示す構成図である。

【図１０】第４の実施の形態に係るレベルシフト回路を
示す構成図である。

【図１１】第４の実施の形態に係るレベルシフト回路の
各部における信号のタイミングチャートである。

【図１２】第４の実施の形態に係るレベルシフト回路を
用いたブリッジ回路を示す構成図である。

【図１３】従来のブリッジ回路を示す構成図である。

【図１４】従来のブリッジ回路に設けられたレベルシフ
ト回路を示す構成図である。

【図１５】従来のレベルシフト回路における各部の信号
のタイミングチャートである。

【符号の説明】 １，１ａ，３，３ａ レベルシフト回路 Ｑ１，Ｑ２，Ｑ５，Ｑ６，Ｑ１１，Ｑ１２，Ｑ２３，Ｑ
２４，Ｑ２７，Ｑ２８，Ｑ２９，Ｑ３０ N型MOSFET Ｑ３，Ｑ４，Ｑ７，Ｑ８，Ｑ９，Ｑ１０，Ｑ２１，Ｑ２
２，Ｑ２５，Ｑ２６，Ｑ３１，Ｑ３２ P型MOSFET ＮＴ ノットゲート ＣＣ１，ＣＣ２ 定電流回路 Ｒ１，Ｒ２ 抵抗 ＢＢＬ 低電圧電源の電源端子 ＢＢＨ 高電圧電源の電源端子 ＨＴ ハイサイド制御信号入力端子 ＢＨ 高電位側端子 ＯＵＴ１ ハイサイドドライブ信号出力端子 ＯＵＴ２ ローサイドドライブ信号出力端子 ＢＬ 低電位側端子 Ｇ１ 低電圧電源の接地端子 Ｇ２ 高電圧電源の接地端子 ＨＤ ハイサイドドライブ回路 ＬＤ ローサイドドライブ回路 ＨＳＷ ハイサイド出力用スイッチング素子 ＬＳＷ ローサイド出力用スイッチング素子 Ｃ１ ブートストラップ用コンデンサ Ｄ１ ブートストラップ用ダイオード ＢＢ 正電源端子 −ＢＢ 負電源端子

Claims (7)

【特許請求の範囲】
1. 【請求項１】 低電圧電源に接続するための電源端子及
   び接地端子と、前記低電圧電源を動作電源とし、ハイサ
   イド制御信号を入力するためのハイサイド制御信号入力
   端子と、ハイサイドドライブ回路の動作電源の高電位側
   及び低電位側にそれぞれ接続するための高電位側端子及
   び低電位側端子と、前記ハイサイドドライブ回路に信号
   を出力するハイサイドドライブ信号出力端子と、を備え
   たレベルシフト回路であって、 ドレインが第１の抵抗を介して前記高電位側端子に接続
   され、ソースが前記接地端子に接続され、ゲートが前記
   ハイサイド制御信号入力端子に接続された第１のN型MOS
   FETと、 ドレインが第２の抵抗を介して前記高電位側端子に接続
   され、ソースが前記接地端子に接続され、ゲートがノッ
   トゲートを介して前記ハイサイド制御信号入力端子に接
   続された第２のN型MOSFETと、 ソースが前記高電位側端子に接続され、ゲートが前記第
   １のN型MOSFETのドレインに接続された第１のP型MOSFET
   と、 ソースが前記高電位側端子に接続され、ゲートが前記第
   ２のN型MOSFETのドレインに接続された第２のP型MOSFET
   と、 ドレインが前記第１のP型MOSFETのドレインに接続さ
   れ、ソースが低電位側端子に接続され、ゲートが前記第
   ２のP型MOSFETのドレインに接続された第３のN型MOSFET
   と、 ドレインが前記第２のP型MOSFETのドレインと前記ハイ
   サイドドライブ信号出力端子とに接続され、ソースが前
   記低電位側端子に接続され、ゲートが前記第１のP型MOS
   FETのドレインに接続された第４のN型MOSFETと、を備え
   たことを特徴とするレベルシフト回路。
2. 【請求項２】 低電圧電源に接続するための電源端子及
   び接地端子と、前記低電圧電源を動作電源とし、ハイサ
   イド制御信号を入力するためのハイサイド制御信号入力
   端子と、ハイサイドドライブ回路の動作電源の高電位側
   及び低電位側にそれぞれ接続するための高電位側端子及
   び低電位側端子と、前記ハイサイドドライブ回路に信号
   を出力するハイサイドドライブ信号出力端子と、を備え
   たレベルシフト回路であって、 ソースが前記接地端子に接続され、ゲートが前記ハイサ
   イド制御信号入力端子に接続された第１のN型MOSFET
   と、 ソースが前記接地端子に接続され、ゲートがノットゲー
   トを介して前記ハイサイド制御信号入力端子に接続され
   た第２のN型MOSFETと、 一対のP型MOSFETからなり、各ゲート及び一方のP型MOSF
   ETのドレインが前記第１のN型MOSFETのドレインに接続
   され、各ソースが前記高電位側端子に接続され、他方の
   P型MOSFETのドレインが前記ハイサイドドライブ信号出
   力端子に接続された第１のカレントミラー回路と、 一対のP型MOSFETからなり、各ゲート及び一方のP型MOSF
   ETのドレインが前記第２のN型MOSFETのドレインに接続
   され、各ソースが前記高電位側端子に接続された第２の
   カレントミラー回路と、 一対のN型MOSFETからなり、各ゲート及び一方のN型MOSF
   ETのドレインが前記第２のカレントミラー回路内の他方
   のP型MOSFETのドレインに接続され、各ソースが前記低
   電位側端子に接続され、他方のN型MOSFETのドレインが
   前記ハイサイドドライブ信号出力端子に接続された第３
   のカレントミラー回路と、を備えたことを特徴とするレ
   ベルシフト回路。
3. 【請求項３】 ロジック電源に接続するための電源端子
   及び接地端子と、前記ロジック電源を動作電源とし、ロ
   ーサイド制御信号を入力するためのローサイド制御信号
   入力端子と、ローサイドドライブ回路の動作電源の高電
   位側及び低電位側にそれぞれ接続するための高電位側端
   子及び低電位側端子と、ローサイドドライブ回路に信号
   を出力するローサイドドライブ信号出力端子とを備えた
   レベルシフト回路であって、 ソースが前記電源端子に接続され、ゲートが前記ローサ
   イド制御信号入力端子に接続され、ドレインが第１の抵
   抗を介して前記低電位側端子に接続された第１のP型MOS
   FETと、 ソースが前記電源端子に接続され、ゲートがノットゲー
   トを介して前記ローサイド制御信号入力端子に接続さ
   れ、ドレインが第２の抵抗を介して前記低電位側端子に
   接続された第２のP型MOSFETと、 ソースが前記低電位側端子に接続され、ゲートが前記第
   １のP型MOSFETのドレインに接続された第１のN型MOSFET
   と、 ソースが前記低電位側端子に接続され、ゲートが前記第
   ２のP型MOSFETのドレインに接続され、ドレインが前記
   ローサイドドライブ信号出力端子に接続された第２のN
   型MOSFETと、 ソースが前記高電位側端子に接続され、ゲートが前記ロ
   ーサイドドライブ信号出力端子に接続され、ドレインが
   前記第１のN型MOSFETのドレインに接続された第３のP型
   MOSFETと、 ソースが前記高電位側端子に接続され、ゲートが前記第
   ３のP型MOSFETのドレインに接続され、ドレインが前記
   ローサイドドライブ信号出力端子に接続された第４のP
   型MOSFETと、を備えたことを特徴とするレベルシフト回
   路。
4. 【請求項４】 ロジック電源に接続するための電源端子
   及び接地端子と、前記ロジック電源を動作電源とし、ロ
   ーサイド制御信号を入力するためのローサイド制御信号
   入力端子と、ローサイドドライブ回路の動作電源の高電
   位側及び低電位側にそれぞれ接続するための高電位側端
   子及び低電位側端子と、ローサイドドライブ回路に信号
   を出力するローサイドドライブ信号出力端子とを備えた
   レベルシフト回路であって、 ソースが前記電源端子に接続され、ゲートが前記ローサ
   イド制御信号入力端子に接続された第１のP型MOSFET
   と、 ソースが前記電源端子に接続され、ゲートがノットゲー
   トを介して前記ローサイド制御信号入力端子に接続され
   た第２のP型MOSFETと、 一対のN型MOSFETからなり、各ゲート及び一方のN型MOSF
   ETのドレインが前記第１のP型MOSFETのドレインに接続
   され、各ソースが前記低電位側端子に接続された第１の
   カレントミラー回路と、 一対のN型MOSFETからなり、各ゲート及び一方のN型MOSF
   ETのドレインが前記第２のP型MOSFETのドレインに接続
   され、各ソースが前記低電位側端子に接続され、他方の
   N型MOSFETのドレインが前記ローサイドドライブ出力端
   子に接続された第２のカレントミラー回路と、 一対のP型MOSFETからなり、各ゲート及び一方のP型MOSF
   ETのドレインが前記第１のカレントミラー回路内の他方
   のN型MOSFETのドレインに接続され、各ソースが前記高
   電位側端子に接続され、他方のP型MOSFETのドレインが
   前記ローサイドドライブ信号出力端子に接続された第３
   のカレントミラー回路と、を備えたことを特徴とするレ
   ベルシフト回路。
5. 【請求項５】 前記第１のN型MOSFETのソースと前記接
   地端子との間に第１の定電流回路を設け、前記第２のN
   型MOSFETのソースと前記接地端子との間に第２の定電流
   回路を設けたことを特徴とする請求項１又は請求項２記
   載のレベルシフト回路。
6. 【請求項６】 前記第１のP型MOSFETのソースと前記電
   源端子との間に第１の定電流回路を設け、前記第２のP
   型MOSFETのソースと前記電源端子との間に第２の定電流
   回路を設けたことを特徴とする請求項３又は請求項４記
   載のレベルシフト回路。
7. 【請求項７】 半導体集積回路としてモノリシック形成
   されていることを特徴とする請求項１乃至請求項６のい
   ずれか１項記載のレベルシフト回路。