KR102158459B1 - 레벨 시프트 회로 - Google Patents

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KR102158459B1
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에이블릭 가부시키가이샤
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Abstract

(과제) 레벨 시프트 동작에 의한 내압 파괴를 회피할 수 있는 레벨 시프트 회로를 제공한다.
(해결 수단) 일단이 출력 단자에 접속된 플로팅 전원과, 플로팅 전원의 타단에 접속된 제 1 및 제 2 저항과, 제 1 및 제 2 저항의 각각의 타단에 각각 드레인이 접속되고, 게이트에 저레벨 전원의 전압을 받는 제 1 및 제 2 NMOS 트랜지스터와, 펄스 발생 회로로부터의 제 1 및 제 2 펄스 신호를 게이트에 받는 제 3 및 제 4 NMOS 트랜지스터와, 제 1 및 제 2 NMOS 트랜지스터의 소스와 제 3 및 제 4 NMOS 트랜지스터의 드레인 사이에 각각 접속된 제 3 및 제 4 저항과, 제 1 및 제 2 저항의 각각의 타단에 생성되는 신호를 받아, 펄스 발생 회로에 입력되는 신호를 플로팅 전원의 일단의 전압과 타단의 전압 사이에서 변동하는 신호로 변환시켜 출력하는 로직 회로를 구비한다.

Description

레벨 시프트 회로{LEVEL SHIFT CIRCUIT}
본 발명은 레벨 시프트 회로에 관한 것이다.
도 3 에 종래의 레벨 시프트 회로 (300) 의 회로도를 나타낸다.
종래의 레벨 시프트 회로 (300) 는, 고레벨 전원 단자 (301) 와, 출력 단자 (302) 와, 접지 단자 (303) 와, 플로팅 전원 (304) 과, 저레벨 전원 (305) 과, PWM 단자 (306) 와, 펄스 발생 회로 (311) 와, 저항 (316, 317) 과, 고내압 NMOS 트랜지스터 (314, 315, 323, 324) 와, 인버터 회로 (318, 319) 및 RS 플립 플롭 회로 (320) 로 이루어지는 로직 회로 (310) 와, 드라이버 회로 (321, 322) 와, 로우사이드 구동 신호 입력 단자 (307) 를 구비하고 있다.
도 3 을 참조하여, 종래의 레벨 시프트 회로 (300) 의 접속에 대해서 설명한다.
펄스 발생 회로 (311) 는 입력이 PWM 단자 (306) 에 접속되어 있다. 고내압 NMOS 트랜지스터 (314) 는, 게이트가 펄스 발생 회로 (311) 의 제 1 출력에 접속되고, 소스가 접지 단자 (303) 에 접속되고, 드레인이 저항 (316) 의 일단과 인버터 회로 (318) 의 입력에 접속되어 있다. 고내압 NMOS 트랜지스터 (315) 는, 게이트가 펄스 발생 회로 (311) 의 제 2 출력에 접속되고, 소스가 접지 단자 (303) 에 접속되고, 드레인이 저항 (317) 의 일단과 인버터 회로 (319) 의 입력에 접속되어 있다.
RS 플립 플롭 회로 (320) 는, 세트 단자 (S) 가 인버터 회로 (318) 의 출력에 접속되고, 리세트 단자 (R) 가 인버터 회로 (319) 의 출력에 접속되고, 출력 단자 (Q) 가 드라이버 회로 (321) 의 입력에 접속되어 있다.
드라이버 회로 (321) 는, 출력이 고내압 NMOS 트랜지스터 (323) 의 게이트에 접속되어 있다. 고내압 NMOS 트랜지스터 (323) 는, 소스가 출력 단자 (302) 에 접속되고, 드레인이 고레벨 전원 단자 (301) 에 접속되어 있다.
플로팅 전원 (304) 은, 일단이 저항 (316) 의 타단과 저항 (317) 의 타단과 드라이버 회로 (321) 의 전원 입력에 접속되고, 타단이 출력 단자 (302) 와 드라이버 회로 (321) 의 저레벨 전원 입력에 접속되어 있다. 드라이버 회로 (322) 는, 입력이 로우사이드 구동 신호 입력 단자 (307) 에 접속되고, 전원 입력이 저레벨 전원 (305) 의 일단에 접속되고, 저레벨 전원 입력이 접지 단자 (303) 에 접속되어 있다. 고내압 NMOS 트랜지스터 (324) 는, 게이트가 드라이버 회로 (322) 의 출력에 접속되고, 소스가 접지 단자 (303) 에 접속되고, 드레인이 출력 단자 (302) 에 접속되어 있다. 저레벨 전원 (305) 은, 타단이 접지 단자 (303) 에 접속되어 있다.
종래의 레벨 시프트 회로 (300) 의 동작에 대해서 설명한다.
먼저, PWM 신호에 상승 에지가 발생한 경우의 동작에 대해서 서술한다. 여기서, PWM 신호는, 저레벨 전원 (305) 의 전압과 동등한 진폭을 갖는 신호이다.
펄스 발생 회로 (311) 는, 입력된 PWM 신호의 상승 에지의 타이밍에 제 1 출력 신호 (S1) 에 원 숏 펄스를 출력하고, 고내압 NMOS 트랜지스터 (314) 의 게이트에 입력한다. 고내압 NMOS 트랜지스터 (314) 는, 신호 (S1) 의 원 숏 펄스를 전류로 변환시키고, 그 전류를 저항 (316) 에 공급함으로써 저항 (316) 의 일단에 전압 (HV1) 을 발생시킨다.
인버터 회로 (318) 는, 전압 (HV1) 의 반전 신호 (S2) 를 RS 플립 플롭 회로 (320) 의 세트 단자 (S) 에 공급한다. RS 플립 플롭 회로 (320) 는, 이 동작에 의해 세트되어 출력 단자 (Q) 로부터 출력 신호 (Q0) 로서 HIGH 레벨을 출력한다. 또, 로직 회로 (310) 는, 도시한 바와 같이 플로팅 전원 (304) 으로 동작한다.
드라이버 회로 (321) 는, 입력된 HIGH 레벨의 신호 (Q0) 를 버퍼하여, 출력 신호 (DRV) 에서 고내압 NMOS 트랜지스터 (323) 를 구동시킨다. 이로써, 고내압 NMOS 트랜지스터 (323) 가 온되어, 출력 단자 (302) 의 출력 전압 (OUT) 이 상승된다. 로우사이드 구동 신호 입력 단자 (307) 에는, 고내압 NMOS 트랜지스터 (323 와 324) 가 교대로 온 오프되는 신호가 입력되어 있고, 신호 (Q0) 가 HIGH 레벨인 본 상태에서는, LOW 레벨이 입력되어 있다. 요컨대, 고내압 NMOS 트랜지스터 (324) 는 오프되어 있다.
다음으로, 상기 동작에 계속해서 PWM 신호에 하강 에지가 발생한 경우의 동작에 대해서 서술한다.
펄스 발생 회로 (311) 는, 입력된 PWM 신호의 하강 에지의 타이밍에 제 2 출력 신호 (R1) 로서 원 숏 펄스를 출력하고, 고내압 NMOS 트랜지스터 (315) 의 게이트에 입력한다. 고내압 NMOS 트랜지스터 (315) 는, 신호 (R1) 의 원 숏 펄스를 전류로 변환시키고, 그 전류를 저항 (317) 에 공급함으로써 저항 (317) 의 일단에 전압 (HV2) 을 발생시킨다.
인버터 회로 (319) 는, 전압 (HV2) 의 반전 신호 (R2) 를 RS 플립 플롭 회로 (320) 의 리세트 단자 (R) 에 출력한다. RS 플립 플롭 회로 (320) 는, 이 동작에 의해 리세트되어 출력 단자 (Q) 로부터 출력 신호 (Q0) 로서 LOW 레벨을 출력한다.
드라이버 회로 (321) 는, 입력된 LOW 레벨을 버퍼하여 고내압 NMOS 트랜지스터 (323) 를 오프시킨다. 로우사이드 구동 신호 입력 단자 (307) 에는, 고내압 NMOS 트랜지스터 (323) 가 오프된 후에 HIGH 레벨이 입력된다. 요컨대, 고내압 NMOS 트랜지스터 (324) 는, 고내압 NMOS 트랜지스터 (323) 가 오프된 후에 온된다. 이러한 동작에 의해 출력 단자 (302) 의 전압 (OUT) 이 저하된다.
이와 같이 저레벨 전원 (305) 의 전압과 동등한 진폭을 갖는 PWM 신호는, 플로팅 전원 (304) 의 전압과 동등한 진폭을 갖는 신호로 변환 (레벨 시프트) 되어, 로직 회로 (310) 의 출력 단자 (Q) 로부터 출력 신호 (Q0) 로서 출력된다.
이러한 출력 신호 (Q0) 에 의해 고내압 NMOS 트랜지스터 (323) 를 구동시킴으로써, 고레벨 전원 단자 (301) 와 접지 단자 (303) 사이의 진폭을 갖는 출력 전압 (OUT) 이 얻어진다.
이와 같은 레벨 시프트 회로 (300) 와 동일한 구성을 갖는 레벨 시프트 회로는, 예를 들어 특허문헌 1 에 개시되어 있다.
일본 공개특허공보 2011-109843호
그러나, 종래의 레벨 시프트 회로에서는, 전압 (OUT) 의 전압 변동이 플로팅 전원 (304), 저항 (316), 고내압 NMOS 트랜지스터 (314) 의 게이트―드레인 사이 용량을 경유하여 펄스 발생 회로 (311) 에 전파되고, 펄스 발생 회로 (311) 에 내압을 초과하는 전압이 인가되어, 펄스 발생 회로 (311) 가 파괴될 가능성이 있었다. 또한, 전압 (OUT) 의 전압 변동은, 플로팅 전원 (304), 저항 (317), 고내압 NMOS 트랜지스터 (315) 의 게이트―드레인 사이 용량의 경로에서도 동일하게 전파된다. 구체적인 설명을 도 4 의 타이밍 차트를 사용하여 실시한다.
도 4 는, 종래의 레벨 시프트 회로 (300) 에 있어서 발생하는 문제를 설명하기 위한 도면으로, 종래의 레벨 시프트 회로 (300) 의 각 노드의 전압에 대응하는 전압 파형이 도시되어 있다.
도 4 에 나타내는 바와 같이, PWM 신호가 시각 t0 에 LOW 레벨에서 HIGH 레벨이 되면, 출력 전압 (OUT) 은 시각 t0 에서 시각 t1 에 걸쳐 상승된다. 이 출력 전압 (OUT) 이 상승하는 기간 (T) 에 있어서, 출력 전압 (OUT) 의 상승이 상기 서술한 바와 같이 전파되어, 펄스 발생 회로 (311) 의 제 1 및 제 2 출력 신호 (S1 및 R1) 에 각각 휘스커 형상의 노이즈 (N) 가 발생하여, 전압이 변동되어 버리는 것을 알 수 있다. 특히, 출력 신호 (S1) 의 원 숏 펄스에 노이즈 (N) 가 가해짐으로써, 원 숏 펄스의 최고 전압보다 높은 전압이 펄스 발생 회로 (311) 에 전파되어 버리게 되어, 펄스 발생 회로 (311) 가 파괴될 우려가 있다.
본 발명은, 이상과 같은 과제를 해결하기 위해서 고안된 것으로, 레벨 시프트 동작에 의한 내압 파괴를 회피할 수 있는 레벨 시프트 회로를 제공하는 것이다.
본 발명의 레벨 시프트 회로는, 기준 전압과 제 1 전압 사이에서 변동하는 입력 신호가 공급되는 입력 단자와, 상기 입력 신호에 따른 출력 전압을 출력하는 출력 단자와, 일단이 상기 출력 단자에 접속된 플로팅 전원과, 일단이 상기 기준 전압에 접속되고, 타단에 제 2 전압을 생성하는 고정 전원과, 일단이 상기 플로팅 전원의 타단에 접속된 제 1 및 제 2 저항과, 상기 제 1 및 제 2 저항의 각각의 타단에 각각 드레인이 접속된 제 1 및 제 2 NMOS 트랜지스터와, 상기 제 1 및 제 2 NMOS 트랜지스터의 각각의 소스에 각각 일단이 접속된 제 3 및 제 4 저항과, 상기 제 3 및 제 4 저항의 각각의 타단에 각각 드레인이 접속되고, 소스가 상기 기준 전압에 접속된 제 3 및 제 4 NMOS 트랜지스터와, 상기 입력 신호에 기초하여 상기 제 3 및 제 4 NMOS 트랜지스터의 온/오프를 제어하는 제 1 및 제 2 펄스 신호를 출력하는 펄스 발생 회로와, 상기 플로팅 전원으로 동작하여, 상기 제 1 및 제 2 저항의 각각의 타단에 생성되는 제 1 및 제 2 신호를 받고, 상기 입력 신호를 상기 플로팅 전원의 일단의 전압과 타단의 전압 사이에서 변동하는 신호로 변환시켜 출력하는 로직 회로를 구비하고, 상기 제 1 및 제 2 NMOS 트랜지스터는, 게이트가 상기 제 2 전압에 접속되고, 상기 제 3 및 제 4 NMOS 트랜지스터가 각각 온되었을 때, 상기 제 3 및 제 4 NMOS 트랜지스터의 드레인 전압이 해당 제 3 및 제 4 NMOS 트랜지스터의 내압을 초과하지 않도록 동작하는 것을 특징으로 한다.
본 발명의 레벨 시프트 회로에 따르면, 출력 전압이 상승될 때, 그 변동이 플로팅 전원 및 제 1 및 제 2 저항을 경유하여 전파되어 와도, 그 변동은, 제 1 및 제 2 NMOS 트랜지스터의 게이트―드레인 사이 용량을 경유하여 고정 전원에 바이패스된다. 따라서, 출력 전압의 변동이 펄스 발생 회로에 전파되는 것이 방지되어, 펄스 발생 회로의 내압 파괴를 회피할 수 있게 된다.
도 1 은 본 발명의 제 1 실시 형태의 레벨 시프트 회로를 나타내는 회로도이다.
도 2 는 본 발명의 제 2 실시 형태의 레벨 시프트 회로를 나타내는 회로도이다.
도 3 은 종래의 레벨 시프트 회로의 회로도이다.
도 4 는 종래의 레벨 시프트 회로에 있어서 발생하는 문제점을 설명하기 위한 도면이다.
도 1 은, 본 발명의 제 1 실시 형태의 레벨 시프트 회로 (100) 의 회로도이다.
도 1 에 나타내는 바와 같이, 본 실시 형태의 레벨 시프트 회로 (100) 는, 고레벨 전원 단자 (101) 와, 출력 단자 (102) 와, 접지 단자 (103) 와, 플로팅 전원 (104) 과, 저레벨 전원 (105) 과, PWM 단자 (106) 와, 펄스 발생 회로 (111) 와, 저항 (128, 129, 116, 117) 과, 고내압 NMOS 트랜지스터 (130, 131, 123, 124) 와, 인버터 회로 (118, 119) 및 RS 플립 플롭 회로 (120) 로 이루어지는 로직 회로 (110) 와, 드라이버 회로 (121, 122) 와, 로우사이드 구동 신호 입력 단자 (107) 와, 저내압 NMOS 트랜지스터 (126, 127) 를 구비하고 있다.
펄스 발생 회로 (111) 는 입력이 PWM 단자 (106) 에 접속되어 있다. 저내압 NMOS 트랜지스터 (126) 는, 게이트가 펄스 발생 회로 (111) 의 제 1 출력에 접속되고, 소스가 접지 단자 (103) 에 접속되고, 드레인이 저항 (128) 의 일단에 접속되어 있다. 저내압 NMOS 트랜지스터 (127) 는, 게이트가 펄스 발생 회로 (111) 의 제 2 출력에 접속되고, 소스가 접지 단자 (103) 에 접속되고, 드레인이 저항 (129) 의 일단에 접속되어 있다.
고내압 NMOS 트랜지스터 (130) 는, 게이트가 저레벨 전원 (105) 의 일단에 접속되고, 소스가 저항 (128) 의 타단에 접속되고, 드레인이 저항 (116) 의 일단과 인버터 회로 (118) 의 입력에 접속되어 있다. 고내압 NMOS 트랜지스터 (131) 는, 게이트가 저레벨 전원 (105) 의 일단에 접속되고, 소스가 저항 (129) 의 타단에 접속되고, 드레인이 저항 (117) 의 일단과 인버터 회로 (119) 의 입력에 접속되어 있다.
RS 플립 플롭 회로 (120) 는, 세트 단자 (S) 가 인버터 회로 (118) 의 출력에 접속되고, 리세트 단자 (R) 가 인버터 회로 (119) 의 출력에 접속되고, 출력 단자 (Q) 가 드라이버 회로 (121) 의 입력에 접속되어 있다. 드라이버 회로 (121) 는, 출력이 고내압 NMOS 트랜지스터 (123) 의 게이트에 접속되어 있다. 고내압 NMOS 트랜지스터 (123) 는, 소스가 출력 단자 (102) 에 접속되고, 드레인이 고레벨 전원 단자 (101) 에 접속되어 있다.
플로팅 전원 (104) 은, 일단이 저항 (116) 의 타단과 저항 (117) 의 타단에 접속되고, 타단이 출력 단자 (102) 에 접속되어 있다. 드라이버 회로 (122) 는, 입력이 로우사이드 구동 신호 입력 단자 (107) 에 접속되어 있다. 고내압 NMOS 트랜지스터 (124) 는, 게이트가 드라이버 회로 (122) 의 출력에 접속되고, 소스가 접지 단자 (103) 에 접속되고, 드레인이 출력 단자 (102) 에 접속되어 있다. 저레벨 전원 (105) 은, 타단이 접지 단자 (103) 에 접속되어 있다.
로직 회로 (110) 및 드라이버 회로 (121) 는, 전원 입력이 플로팅 전원 (104) 의 일단에 접속되고, 저레벨 전원 입력이 플로팅 전원 (104) 의 타단에 접속되어 있다. 즉, 로직 회로 (110) 및 드라이버 회로 (121) 는 플로팅 전원 (104) 으로 동작한다. 한편, 드라이버 회로 (122) 는, 전원 입력이 저레벨 전원 (105) 의 일단에 접속되고, 저레벨 전원 입력이 접지 단자 (103) 에 접속되어 있다. 즉, 드라이버 회로 (122) 는 저레벨 전원 (105) 으로 동작한다.
또, 본 실시 형태에 있어서, PWM 단자 (106) 에 입력되는 PWM 신호는, 저레벨 전원 (105) 의 전압과 동등한 진폭을 갖는 신호이다.
이하, 본 실시 형태의 레벨 시프트 회로 (100) 의 동작에 대해서 상세히 서술한다.
먼저, PWM 신호에 상승 에지가 발생한 경우의 동작에 대해서 서술한다.
펄스 발생 회로 (111) 는, 입력된 PWM 신호의 상승 에지의 타이밍에 제 1 출력 신호 (S1) 에 원 숏 펄스를 출력하여, 저내압 NMOS 트랜지스터 (126) 의 게이트에 입력한다. 이로써, 저내압 NMOS 트랜지스터 (126) 가 온되어 드레인 전압을 0 V 로 인하하고, 또한 저내압 NMOS 트랜지스터 (126) 의 드레인에 직렬로 접속된 저항 (128) 과 고내압 NMOS 트랜지스터 (130) 에 의해 신호 (S1) 의 원 숏 펄스를 전류로 변환시키고, 그 전류를 저항 (116) 에 공급함으로써 저항 (116) 의 일단에 전압 (HV1) 을 발생시킨다. 이 때, 고내압 NMOS 트랜지스터 (130) 는, 소스 전압을 저레벨 전원 (105) 의 전압보다 고내압 NMOS 트랜지스터 (130) 의 임계값만큼 낮은 값으로 클램프하도록 동작한다. 이 클램프 동작에 의해, 저내압 NMOS 트랜지스터 (126) 의 드레인 전압이 해당 저내압 NMOS 트랜지스터 (126) 의 내압을 초과하는 것이 방지된다.
인버터 회로 (118) 는, 전압 (HV1) 의 반전 신호 (S2) 를 RS 플립 플롭 회로 (120) 의 세트 단자 (S) 에 공급한다. RS 플립 플롭 회로 (120) 는, 이 동작에 의해 세트되어 출력 단자 (Q) 로부터 출력 신호 (Q0) 로서 HIGH 레벨을 출력한다.
드라이버 회로 (121) 는, 입력된 HIGH 레벨의 신호 (Q0) 를 버퍼하여, 출력 신호 (DRV) 에서 고내압 NMOS 트랜지스터 (123) 를 구동시킨다. 이로써, 고내압 NMOS 트랜지스터 (123) 가 온되어, 출력 단자 (102) 의 출력 전압 (OUT) 이 상승된다. 로우사이드 구동 신호 입력 단자 (107) 에는, 고내압 NMOS 트랜지스터 (123 와 124) 가 교대로 온 오프되는 신호가 입력되어 있고, 신호 (Q0) 가 HIGH 레벨인 본 상태에서는, LOW 레벨이 입력되어 있다. 요컨대, 고내압 NMOS 트랜지스터 (124) 는 오프되어 있다.
다음으로, 상기 동작에 계속해서 PWM 신호에 하강 에지가 발생한 경우의 동작에 대해서 서술한다.
펄스 발생 회로 (111) 는, 입력된 PWM 신호의 하강 에지의 타이밍에 제 2 출력 신호 (R1) 에 원 숏 펄스를 출력하여, 저내압 NMOS 트랜지스터 (127) 의 게이트에 입력한다. 이로써, 저내압 NMOS 트랜지스터 (127) 가 온되어 드레인 전압을 0 V 로 인하하고, 또한 저내압 NMOS 트랜지스터 (127) 의 드레인에 직렬로 접속된 저항 (129) 과 고내압 NMOS 트랜지스터 (131) 에 의해 신호 (R1) 의 원 숏 펄스를 전류로 변환시키고, 그 전류를 저항 (117) 에 공급함으로써 저항 (117) 의 일단에 전압 (HV2) 을 발생시킨다. 이 때, 고내압 NMOS 트랜지스터 (131) 는, 소스 전압을 저레벨 전원 (105) 의 전압보다 고내압 NMOS 트랜지스터 (131) 의 임계값만큼 낮은 값으로 클램프하도록 동작한다. 이 클램프 동작에 의해, 저내압 NMOS 트랜지스터 (127) 의 드레인 전압이 해당 저내압 NMOS 트랜지스터 (127) 의 내압을 초과하는 것이 방지된다.
인버터 회로 (119) 는, 전압 (HV2) 의 반전 신호 (R2) 를 RS 플립 플롭 회로 (120) 의 리세트 단자 (R) 에 공급한다. RS 플립 플롭 회로 (120) 는, 이 동작에 의해 리세트되어 출력 단자 (Q) 로부터 출력 신호 (Q0) 로서 LOW 레벨을 출력한다.
드라이버 회로 (121) 는, 입력된 LOW 레벨의 신호 (Q0) 를 버퍼하여 고내압 NMOS 트랜지스터 (123) 를 오프시킨다. 한편, 로우사이드 구동 신호 입력 단자 (107) 에는, 고내압 NMOS 트랜지스터 (123) 가 오프된 후에 HIGH 레벨이 입력된다. 요컨대, 고내압 NMOS 트랜지스터 (124) 는, 고내압 NMOS 트랜지스터 (123) 가 오프된 후에 온된다. 이러한 동작에 의해, 출력 단자 (102) 의 전압 (OUT) 이 저하된다.
이와 같이 저레벨 전원 (105) 의 전압과 동등한 진폭을 갖는 PWM 신호, 즉, 접지 전압 (「기준 전압」이라고도 한다) 과 저레벨 전원 (105) 의 일단의 전압 사이에서 변동하는 신호는, 플로팅 전원 (104) 의 전압과 동등한 진폭을 갖는 신호, 즉, 플로팅 전원 (104) 의 일단의 전압과 타단의 전압 사이에서 변동하는 신호로 변환 (레벨 시프트) 되어, 로직 회로 (110) 의 출력 단자 (Q) 로부터 출력 신호 (Q0) 로서 출력된다.
이러한 출력 신호 (Q0) 에 의해 고내압 NMOS 트랜지스터 (123) 를 구동시킴으로써, 고레벨 전원 단자 (101) 와 접지 단자 (103) 사이의 진폭을 갖는 출력 전압 (OUT) 이 얻어진다.
이상과 같이 본 실시 형태의 레벨 시프트 회로 (100) 는, 고내압 NMOS 트랜지스터 (130, 131) 의 게이트를 저레벨 전원 (105) 에 접속시키는 구성으로 하였기 때문에, 고내압 NMOS 트랜지스터 (130, 131) 의 드레인에 전파된 출력 전압 (OUT) 의 전압 변동은, 각각의 게이트―드레인 사이 용량을 경유하여 저레벨 전원 (105) 에 바이패스된다. 따라서, 종래의 레벨 시프트 회로 (300) 에서 발생하였던 출력 전압 (OUT) 이 상승하는 기간에 펄스 발생 회로의 제 1 및 제 2 출력 신호 (S1 및 R1) 에 발생하는 전압 변동이 억제되어, 펄스 발생 회로 (111) 의 내압 파괴를 방지할 수 있게 된다.
도 2 는, 본 발명의 제 2 실시 형태의 레벨 시프트 회로 (200) 를 나타내는 회로도이다.
도 2 의 레벨 시프트 회로 (200) 는, 도 1 의 레벨 시프트 회로 (100) 에 있어서의 저항 (128, 129) 의 각각에 병렬로 접속된 용량 (201, 202) 을 구비한 구성으로 되어 있다. 그 밖의 구성에 대해서는, 도 1 에 나타내는 레벨 시프트 회로 (100) 와 동일하기 때문에, 동일한 구성 요소에는 동일한 부호를 붙여 중복되는 설명은 생략한다.
용량 (201) 은, 저내압 NMOS 트랜지스터 (126) 가 온으로 전환되었을 때, 저항 (128) 보다 큰 전류를 발생시킬 수 있어, 저항 (116) 의 일단의 노드의 전하를 고속으로 방전할 수 있다. 또한, 용량 (202) 도 저항 (117) 의 일측의 노드에 대하여 동일한 효과를 가져올 수 있다.
따라서, 본 실시 형태에 따르면, 상기 제 1 실시 형태에 있어서 얻어지는 효과와 동일한 효과가 얻어지는 것에 더하여 용량 (201, 202) 을 구비함으로써, 레벨 시프트 동작을 고속화시킬 수 있다.
이상, 본 발명의 실시 형태에 대해서 설명했는데, 본 발명은 상기 실시 형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 변경이 가능한 것은 말할 필요도 없다.
예를 들어, 상기 실시 형태에 있어서는, PWM 단자 (106) 에 입력되는 PWM 신호가 저레벨 전원 (105) 의 전압과 동등한 진폭을 갖는 신호인 예를 나타냈는데, 상이한 진폭을 갖는 신호여도 상관없다.
100, 200 : 레벨 시프트 회로
101 : 고레벨 전원 단자
102 : 출력 단자
103 : 접지 단자
104 : 플로팅 전원
105 : 저레벨 전원
106 : PWM 단자
107 : 로우사이드 구동 신호 입력 단자
110 : 로직 회로
111 : 펄스 발생 회로
116, 117, 128, 129 : 저항
114, 115, 123, 124, 130, 131 : 고내압 NMOS 트랜지스터
118, 119 : 인버터 회로
120 : RS 플립 플롭 회로
121, 122 : 드라이버 회로
126, 127 : 저내압 NMOS 트랜지스터
201, 202 : 용량

Claims (2)

  1. 기준 전압과 제 1 전압 사이에서 변동하는 입력 신호가 공급되는 입력 단자와,
    상기 입력 신호에 따른 출력 전압을 출력하는 출력 단자와,
    일단이 상기 출력 단자에 접속된 플로팅 전원과,
    일단이 상기 기준 전압에 접속되고, 타단에 제 2 전압을 생성하는 고정 전원과,
    일단이 상기 플로팅 전원의 타단에 접속된 제 1 및 제 2 저항과,
    상기 제 1 및 제 2 저항의 각각의 타단에 각각 드레인이 접속된 제 1 및 제 2 NMOS 트랜지스터와,
    상기 제 1 및 제 2 NMOS 트랜지스터의 각각의 소스에 각각 일단이 접속된 제 3 및 제 4 저항과,
    상기 제 3 및 제 4 저항의 각각의 타단에 각각 드레인이 접속되고, 소스가 상기 기준 전압에 접속된 제 3 및 제 4 NMOS 트랜지스터와,
    상기 입력 신호에 기초하여 상기 제 3 및 제 4 NMOS 트랜지스터의 온/오프를 제어하는 제 1 및 제 2 펄스 신호를 출력하는 펄스 발생 회로와,
    상기 플로팅 전원으로 동작하여, 상기 제 1 및 제 2 저항의 각각의 타단에 생성되는 제 1 및 제 2 신호를 받고, 상기 입력 신호를 상기 플로팅 전원의 일단의 전압과 타단의 전압 사이에서 변동하는 신호로 변환시켜 출력하는 로직 회로를 구비하고,
    상기 제 1 및 제 2 NMOS 트랜지스터는, 게이트가 상기 제 2 전압에 접속되고, 상기 제 3 및 제 4 NMOS 트랜지스터가 각각 온되었을 때, 상기 제 3 및 제 4 NMOS 트랜지스터의 드레인 전압이 해당 제 3 및 제 4 NMOS 트랜지스터의 내압을 초과하지 않도록 동작하는 것을 특징으로 하는 레벨 시프트 회로.
  2. 제 1 항에 있어서,
    상기 제 3 및 제 4 저항의 각각에 병렬로 접속되는 제 1 및 제 2 용량을 추가로 구비하는 것을 특징으로 하는 레벨 시프트 회로.
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