JP5842223B2

JP5842223B2 - ドライバ回路

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Publication number: JP5842223B2
Application number: JP2012029447A
Authority: JP
Inventors: 菅原　聡; 聡菅原
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2012-02-14
Filing date: 2012-02-14
Publication date: 2016-01-13
Anticipated expiration: 2032-02-14
Also published as: US8884661B2; US20140055171A1; JP2013168714A

Description

本発明は、パワー半導体デバイスをオン／オフするためのドライバ回路に関する。

パワー半導体デバイスをオン／オフ動作させるためには、ドライバ回路が必要である。このドライバ回路は、パルス信号を入力とし、パワー半導体デバイスをオン／オフするために必要な電力まで増輻する。
特許文献１には、このドライバ回路の一例が示されている。この特許文献１のドライバ回路は、相補的にオン、オフするハイサイド出力用トランジスタ（Ｐチャネル電界効果トランジスタ）とローサイド出力用トランジスタ（Ｎチャネル電界効果トランジスタ）からなる出力バッファと、このハイサイド出力用トランジスタとローサイド出力用トランジスタが同時にオンするのを防止するためのデッドタイム生成回路とを備えている。

このドライバ回路のように、デッドタイムを予め設定しておく構成では、該ドライバ回路の出力電圧が上記ハイサイド出力用トランジスタとローサイド出力用トランジスタのゲート耐圧よりも高く設定されている揚合、ハイサイド出力用トランジスタにゲート信号を送るためのレベルシフト回路が必要となり、このレベルシフト回路の動作に起因してハイサイド出力用トランジスタの駆動信号とローサイド出力用トランジスタの駆動信号の伝達遅延時間にばらつきを生じる。これに対応するためには、このばらつく遅延時間の最長時間よりも長いデッドタイムを確保する必要があり、その結果、高速スイッチングが困難になる。また、デッドタイム生成回路の後段の回路構成や動作条件によって回路遅延が変化するため、デッドタイムの設定が難しいという問題も生じる。

そこで、ハイサイド出力用トランジスタ及びローサイド出力用トランジスタがオフしたことをそれらのゲート電圧を監視することによって検出し、ローサイド出力用トランジスタのゲート電圧の立下り変化に基づいて、ハイサイド出力用トランジスタのゲート電圧を立上げるとともに、ハイサイド出力用トランジスタのゲート電圧の立下り変化に基づいて、ローサイド出力用トランジスタのゲート電圧を立上げるようにした構成を有する回路が提案されている（例えば、特許文献２参照）。
この構成によれば、例えばハイサイド出力用トランジスタのオフ後に、速やかにローサイド出力用トランジスタをオンさせること、つまり、デッドタイムの短縮化を図ることが可能である。

ところで、上記のようにハイサイド出力用トランジスタ及びローサイド出力用トランジスタがオフしたことをそれらのゲート電圧を監視することによって検出する場合、それらのトランジスタのゲート電圧をレベルシフトする必要がある。
すなわち、例えば、ハイサイド出力用トランジスタがオフしたことを検出する場合、ハイサイド出力用トランジスタ及びローサイド出力用トランジスタのゲート耐圧が５Ｖ、それらのトランジスタの直列接続点（この部分の電位がハイサイド側の基準電位となる。）から出力される電圧の振幅が１０Ｖであるとすると、ハイサイド出力用トランジスタのゲート電圧をローサイド側の回路に適したレベルにシフトして該ローサイド側の回路に伝達する必要がある。

図４に、レベルシフト回路の従来例を示す（例えば、特許文献３参照）。このレベルシフト回路は、シフトダウン（レベルダウン）回路部と、シフトアップ（レベルアップ）回路部とを含んでいる。シフトダウン回路部のＳＯＵＴ１端子には、図示していないドライバ回路から出力されるハイサイド出力用トランジスタのゲート電圧が入力される。
このゲート電圧は、抵抗Ｒ_p３を介してツェナーダイオード（として使われるＰチャネル電界効果トランジスタ）Ｚ_Ｐ１に加えられ、ツェナーダイオードＺ_Ｐ１によりクランプされて、高耐圧ＰチャネルトランジスタＨＶＰのゲートに加えられる。トランジスタＨＶＰのソース、ドレインにはそれぞれ抵抗Ｒ_Ｐ１、Ｒ_Ｐ２が直列接続され、抵抗Ｒ_Ｐ２にはツェナーダイオードＺ_Ｐ２が並列接続されている。したがって、上記ＳＯＵＴ１端子に入力されたゲート電圧に基づいてトランジスタＨＶＰがオンすると、抵抗Ｒ_Ｐ２とツェナーダイオードＺ_Ｐ２のカソードとの接続点からシフトダウンされた信号が出力される。この信号はツェナーダイオードＺ_Ｐ２によりクランプされたものになる。
シフトアップ回路部は、シフトダウン回路部と対称な構成を有するので、構成要素に対応する符号を付してその説明を省略する。

特開２００８−０９８９２０号公報特開２００７−０９７３４８号公報特許第３３８４３９９号公報（図５）

ドライバ回路に特許文献３のレベルシフト回路をそのまま適用すると、以下のような問題が生じる。
（ａ）ドライバ回路のハイサイド出力用トランジスタがオンしている期間中、ＶＤＤＨＩ端子からＶＤＤＬＣ端子に向かう大電流がトランジスタＨＶＰに流れ続けるので、それによる電力ロスが問題となる。
（ｂ）本来、上記ハイサイド出力用トランジスタがオンしていなければならない期間に、ノイズ等によりＳＯＵＴ１端子のゲート電圧が一瞬Ｈレベルになって高耐圧ＰチャネルトランジスタＨＶＰがオフすると、シフトダウン回路部の出力が直ちにＬレベルになる。この場合、シフトダウン回路部の出力信号を受け入れるドライバ回路の制御回路がハイサイド出力用トランジスタのオン期間が終了したものと誤って判断することになるので、例えば、ローサイド出力用トランジスタがオンされて貫通電流が流れてしまうなどの誤動作を生じるおそれがある。

したがって、本発明の課題は、電力ロスの低減を図れ、かつ、ノイズ等による誤動作を防止することが可能なドライバ回路を提供することにある。

本発明は、それぞれが制御用入力パルス信号に基づきオンオフ駆動される直列接続されたハイサイド出力用トランジスタとローサイド出力用トランジスタを備え、これらのトランジスタの直列接続点からパワー半導体デバイスを駆動する信号を出力するドライバ回路であって、第１のオンオフ信号を入力して前記ハイサイド出力用トランジスタをオンオフ駆動する第１の制御信号を出力するハイサイド前段ドライブ回路と、第２のオンオフ信号を入力して前記ローサイド出力用トランジスタをオンオフ駆動する第２の制御信号を出力するローサイド前段ドライブ回路と、前記ハイサイド出力用トランジスタと前記ローサイド出力用トランジスタの直列回路に並列接続した検出回路であって、直列接続したハイサイド検出用トランジスタ、抵抗、及びローサイド検出用トランジスタを含む検出回路と、前記検出回路における前記ハイサイド検出用トランジスタと前記抵抗との接続点に表れる高電圧振幅変化信号をローサイドで適用される電圧範囲でクランプした信号に変換するクランプ回路と、前記第２の制御信号が前記ローサイド出力用トランジスタをオフさせる信号であるときに前記制御用入力パルス信号を通過させる第１の論理回路と、前記第１の論理回路の出力信号をレベルシフトして、前記第１のオンオフ信号として出力するレベルシフト回路と、前記クランプ回路の出力信号がＬレベルのときに前記制御用入力パルス信号を通過させて前記第２のオンオフ信号として出力する第２の論理回路と、を備え、前記ハイサイド検出用トランジスタを前記第１の制御信号によって前記ハイサイド出力用トランジスタと同時にオンオフ駆動するとともに、前記制御用入力パルス信号が前記ローサイド出力用トランジスタのオンを指示する信号もしくは前記ハイサイド出力用トランジスタのオフを指示する信号のとき前記ローサイド検出用トランジスタをオンさせ、前記制御用入力パルス信号が前記ローサイド出力用トランジスタのオフを指示する信号もしくは前記ハイサイド出力用トランジスタのオンを指示する信号のとき前記ローサイド検出用トランジスタをオフさせるよう駆動する。

前記ハイサイド出力用トランジスタ及び前記ハイサイド検出用トランジスタとしてＰチャネルＭＯＳＦＥＴを使用し、前記ローサイド出力用トランジスタ及び前記ローサイド検出用トランジスタとしてＮチャネルＭＯＳＦＥＴを使用することができる。
前記第１の論理回路としては、例えば前記制御用入力パルス信号の反転信号と前記第２の制御信号の論理和信号を出力する論理和回路が使用され、また、前記第２の論理回路としては、例えば前記制御用入力パルス信号と前記クランプ回路の出力信号の論理和の反転信号を出力する論理和回路が使用される。更に、前記制御用入力パルス信号としては、例えばＰＷＭ信号が使用される。

本発明によれば、ハイサイド検出用トランジスタとローサイド検出用トランジスタが同時にオンする期間がハイサイド検出用トランジスタのオン期間の最後の短い時間であるとともに、ハイサイド検出用トランジスタとローサイド検出用トランジスタの電流経路に抵抗を有しているので、上記ハイサイド検出用トランジスタのオン期間中における電力ロスが少なくて済む。
また、ハイサイド出力用トランジスタのオン期間において、ノイズ等によって該ハイサイド出力用トランジスタのゲート電圧が一瞬変化しても、ローサイド出力用トランジスタがオンするなどの誤動作を生じるおそれがない。

本発明に係るドライバ回路の一実施形態を示す回路図である。クランプ回路の構成の一例を示す回路図である。本発明に係るドライバ回路の動作を説明するための波形図である。レベルシフト回路の従来例を示す回路図である。

図１は、パワー半導体デバイス（図示せず）をオン／オフするために用いられる本発明に係るドライバ回路の一実施形態を示す。
このドライバ回路は、主電源ＥＭ、ハイサイド用電源ＥＨ、ローサイド用電源ＥＬ、ハイサイド出力用トランジスタＭ１、ハイサイド前段ドライブ回路ＤＲＨ、レベルシフト回路ＬＳ、ローサイド出力用トランジスタＭ２、ローサイド前段ドライブ回路ＤＲＬ、ハイサイド出力用トランジスタＭ１のターンオフを検出するために設けられたハイサイド検出用トランジスタＭ１１、同じくハイサイド出力用トランジスタＭ１のターンオフを検出するために設けられたローサイド検出用トランジスタＭ１２、抵抗Ｒ、クランプ回路ＣＬ等を備えている。

図示のように、通常おいては、ハイサイド出力用トランジスタＭ１としてＰチャネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化膜半導体電界効果トランジスタ）が使用され、ローサイド出力用トランジスタＭ２としてＮチャネルのＭＯＳＦＥＴが使用される。
そして、本実施形態では、ハイサイド検出用トランジスタＭ１１としてＰチャネルのＭＯＳＦＥＴを使用するとともに、ローサイド検出用トランジスタＭ１２としてＮチャネルのＭＯＳＦＥＴを使用している。なお、検出用トランジスタＭ１１，Ｍ１２には、出力用トランジスタＭ１，Ｍ２よりも小容量のものが使用される。

ハイサイド出力用トランジスタＭ１とローサイド出力用トランジスタＭ２は、主電源ＥＭの正極と負極間に直列接続され、相補的にオン、オフするよう駆動される。すなわち、ハイサイド出力用トランジスタＭ１は、ゲートがハイサイド前段ドライブ回路ＤＲＨの出力端子に、ソースが主電源ＥＭの正極に、ドレインがローサイド出力用トランジスタＭ２のドレインにそれぞれ接続されている。一方、ローサイド出力用トランジスタＭ２は、ゲートがローサイド前段ドライブ回路ＤＲＬの出力端子に接続され、ソースが主電源ＥＭの負極に接続されている。そして、ハイサイド出力用トランジスタＭ１とローサイド出力用トランジスタＭ２の直列接続点は、出力端子Ｔに接続されている。

ハイサイド検出用トランジスタＭ１１は、ゲート及びソースがハイサイド出力用トランジスタＭ１のゲート及びソースにそれぞれ接続され、ドレインが抵抗Ｒを介してローサイド検出用トランジスタＭ１２のドレインに接続されている。ローサイド検出用トランジスタＭ１２は、ゲートがインバータＩＮＶの出力端子に接続され、ソースが主電源ＥＭの負極に接続されている。

レベルシフト回路ＬＳは、入力端子がオア回路ＯＲ１の出力端子に接続され、出力端子がハイサイド前段ドライブ回路ＤＲＨの入力端子に接続されている。このレベルシフト回路ＬＳは、ローサイド用電源ＥＬの負極の電位を基準とする信号レベルをハイサイド用電源ＥＨの負極の電位（Ｖ１−Ｖ２）を基準とする信号レベルにシフトするように動作する。このレベルシフト回路ＬＳの構成は従来公知であるので、その説明を省略する。

クランプ回路ＣＬは、入力端子がハイサイド検出用トランジスタＭ１１と抵抗Ｒの直列接続点に接続され、出力端子がオア回路ＯＲ２の一方の入力端子に接続されている。このクランプ回路ＣＬの構成及び動作については後述する。
オア回路ＯＲ１は、一方の入力端子がＯＲ２の他方の入力端子とインバータＩＮＶの入力端子に接続され、他方の入力端子がローサイド出力用トランジスタＭ２のゲートに接続されている。オア回路ＯＲ１の一方の入力端子には、制御用入力パルス信号として外部からＰＷＭ（Pulse Width Modulation：パルス幅変調）信号ＶＩが入力される。なお、オア回路ＯＲ１の一方の入力端子およびオア回路ＯＲ２の出力端子は負論理となっている。すなわち、オア回路ＯＲ１は一方の入力信号の反転信号と他方の入力信号の論理和信号を出力する回路であり、オア回路ＯＲ２は２つの入力信号の論理和の反転信号を出力する回路である。

ハイサイド用電源ＥＨの出力電圧Ｖ２は、ハイサイド前段ドライブ回路ＤＲＨ及びレベルシフト回路ＬＳに印加され、ローサイド用電源ＥＬの出力電圧Ｖ３は、レベルシフト回路ＬＳ、オア回路ＯＲ１、オア回路ＯＲ２、ローサイド前段ドライブ回路ＤＲＬ、クランプ回路ＣＬ及びインバータＩＮＶに印加される。なお、ハイサイド用電源ＥＨの正極は主電源ＥＭの正極に接続され、ローサイド用電源ＥＬの負極は主電源ＥＭの負極に接続されている。また、主電源ＥＭの出力電圧Ｖ１は、ハイサイド用電源ＥＨの出力電圧Ｖ２及びローサイド用電源ＥＬの出力電圧Ｖ３よりも高く設定されている。

図２にクランプ回路ＣＬの構成の一例を示す。このクランプ回路ＣＬは、ＮチャネルトランジスタＭ３と、バッファ回路（またはインバータ）ＢＵＦとを備えている。ＭＯＳＦＥＴからなるＮチャネルトランジスタＭ３は、ゲートに図１に示したローサイド用電源ＥＬの出力電圧Ｖ３が印加され、入力端子となるドレインに図１に示したハイサイド検出用トランジスタＭ１１と抵抗Ｒの接続点の電圧（この電圧の振幅範囲は電圧Ｖ３よりも高い）が入力される。
ＮチャネルトランジスタＭ３がゲートに印加される電圧Ｖ３に対するソースフォロワ回路となっていることから、トランジスタＭ３のソースからはＶ３にクランプされた電圧が出力され、この電圧は、次段のバッファ回路ＢＵＦを介して出力端子から出力される。
このように、クランプ回路ＣＬは、ハイサイド検出用トランジスタＭ１１のドレイン電圧の高電圧振幅変化を低電位側の電圧範囲Ｖ３でクランプした信号に変換する作用をなす。

次に、本実施形態に係るドライバ回路の動作をその動作波形の概略を示す図３を参照して説明する。
ＰＷＭ信号ＶＩのレベルがＨレベル（High level）→Ｌレベル（Low level）になると、オア回路ＯＲ１がＨレベルの信号（ターンオフ信号）ＶＨ１を出力するとともに、ローサイド検出用トランジスタＭ１２がオンする。ローサイド検出用トランジスタＭ１２がターンオンするタイミングでは、上記オア回路ＯＲ１の出力信号は、レベルシフト回路ＬＳ及びハイサイド前段ドライブ回路ＤＲＨ等による信号遅延のためにハイサイド出力用トランジスタＭ１とハイサイド検出用トランジスタＭ１１に伝えられず、従って、該両トランジスタＭ１，Ｍ１１はまだオン状態を保持している。

この結果、ハイサイド検出用トランジスタＭ１１とローサイド検出用トランジスタＭ１２が共にオンした状態となるが、それらのドレイン間に抵抗Ｒが介在しているため、ハイサイド検出用トランジスタＭ１１のドレインは高電位が保たれる。また、抵抗Ｒは貫通電流を抑制する。
ハイサイド検出用トランジスタＭ１１のドレインが高電位に保たれている状態では、クランプ回路ＣＬが低電位回路の許容電圧Ｖ３にクランプされたＨレベルの信号を出力している。従って、ローサイド出力用トランジスタＭ２はオフ状態を保持している。

次に、オア回路ＯＲ１から出力された上記Ｈレベルの信号がレベルシフト回路ＬＳ及びハイサイド前段ドライブ回路ＤＲＨを介してハイサイド出力用トランジスタＭ１及びハイサイド検出用トランジスタＭ１１に伝わると、つまり、ハイサイド前段ドライブ回路ＤＲＨにレベルシフト回路ＬＳからのオフを指示する出力信号ＶＨ２が入力されて、該ハイサイド前段ドライブ回路ＤＲＨからオフを指示する制御信号（ゲート信号）ＶＧＨが出力されると、これらのトランジスタＭ１，Ｍ１１が共にオフする。このとき、出力端子Ｔに容量性負荷が接続されていると、ハイサイド出力用トランジスタＭ１のドレイン電位は急には低下しないことになる。しかし、ハイサイド検出用トランジスタＭ１１のドレインの電圧ＶＳＩは、ローサイド検出用トランジスタＭ１２がオン状態であるため即座に低下する。したがい、トランジスタＭ１１，Ｍ１２が両方ともオン状態となっているのはレベルシフト回路ＬＳ及びハイサイド前段ドライブ回路ＤＲＨ等により信号が遅延している期間なので、貫通状態となっているのはごく短時間である。

ハイサイド検出用トランジスタＭ１１のドレイン電圧ＶＳＩが低下すると、クランプ回路ＣＬがＬレベルの信号を出力するのでオア回路ＯＲ２はＰＷＭ信号ＶＩを通過させ、回路ＯＲ２からＨレベルの信号ＶＬ（ターンオン信号）が出力されてローサイド前段ドライブ回路ＤＲＬに入力される。この結果、ローサイド前段ドライブ回路ＤＲＬ等による遅延時間の後、該ローサイド前段ドライブ回路ＤＲＬからＨレベルの制御信号（ゲート信号）ＶＧＬが出力されてローサイド出力用トランジスタＭ２がターンオンされる。上記制御信号ＶＧＬは、オア回路ＯＲ１にも入力されるが、この信号は該オア回路ＯＲ１の出力に影響しない。
ハイサイド出力用トランジスタＭ１及びハイサイド検出用トランジスタＭ１１がターンオフされてからローサイド出力用トランジスタＭ２がターンオンされるまでの時間がデッドタイムであり、本実施形態ではこのデッドタイムが自動設定されることになる。

その後、ＰＷＭ信号ＶＩのレベルがＬレベル（Low level）→Ｈレベル（High level）になると、ローサイド検出用トランジスタＭ１２がオフするとともに、オア回路ＯＲ２からＬレベルの信号（ターンオフ信号）ＶＬが出力される。オア回路ＯＲ２から出力された信号ＶＬは、ローサイド前段ドライブ回路ＤＲＬ等による遅延のためにすぐにはローサイド出力用トランジスタＭ２に伝達されず、従って、該ローサイド出力用トランジスタＭ２はまだオン状態を保持することになる。
一方、オア回路ＯＲ１は、ローサイド出力用トランジスタＭ２がオン状態を保持している間、つまり、制御信号（ゲート信号）ＶＧＬがＨレベルを維持している間、Ｈレベルの信号ＶＨ１を継続して出力している。したがって、ハイサイド出力用トランジスタＭ１とハイサイド検出用トランジスタＭ１１もまだオフ状態を保持することになる。

次に、オア回路ＯＲ２から出力されたＬレベルの信号（ターンオフ信号）ＶＬに基づいてローサイド前段ドライブ回路ＤＲＬからＬレベルの制御信号ＶＧＬが出力されると、ローサイド出力用トランジスタＭ２がオフする。
一方、上記Ｌレベルの制御信号ＶＧＬは、オア回路ＯＲ１にフィードバックされ、この結果、該オア回路ＯＲ１からＬレベルの信号（ターンオン信号）ＶＨ１が出力される。すなわち、ローサイド前段ドライブ回路ＤＲＬからローサイド出力用トランジスタＭ２がオフさせる信号が出力されると、オア回路ＯＲ１はＰＷＭ信号ＶＩを通過させるのである。
信号ＶＨ１に基づいて、レベルシフト回路ＬＳがＬレベルの信号ＶＨ２を出力し、ついで、ハイサイド前段ドライブ回路ＤＲＨがＬレベルの制御信号（ゲート信号）ＶＧＨを出力し、これによってハイサイド出力用トランジスタＭ１及びハイサイド検出用トランジスタＭ１１が共にオンする。
ハイサイド出力用トランジスタＭ１及びハイサイド検出用トランジスタＭ１１がオンする時点は、レベルシフト回路ＬＳ及びハイサイド前段ドライブ回路ＤＲＨ等による信号遅延のため、ローサイド出力用トランジスタＭ２がオフする時点よりも遅れ、その遅れ時間がデッドタイムとなる。本実施形態では、このデッドタイムも自動設定されることになる。

かくして、ハイサイド出力用トランジスタＭ１とローサイド出力用トランジスタＭ２は、ＰＷＭ信号ＶＩに基づいて相補的にオン、オフ動作し、これによって、出力端子Ｔからは図示していないパワー半導体デバイスをオン／オフするための駆動信号が出力される。

以上の説明から明らかなように、ハイサイド出力用トランジスタＭ１のゲートに入力されるＨレベルの制御信号ＶＧＨは、ハイサイド検出用トランジスタＭ１１及びクランプ回路ＣＬを介してローサイド出力用トランジスタＭ２をターンオンさせるための信号としてフィードバックされ、また、ローサイド出力用トランジスタＭ２のゲートに入力されるＬレベルの制御信号ＶＧＬは、オア回路ＯＲ１、レベルシフト回路ＬＳ及びハイサイド前段ドライブ回路ＤＲＨを介してハイサイド出力用トランジスタＭ１及びハイサイド検出用トランジスタＭ１１をターンオンさせるための信号としてフィードバックされる。

この結果、前述したように、デッドタイムが動作状態に応じて自動的に最適に設定されることになるので、ハイサイド前段ドライブ回路ＤＲＨ及びローサイド前段ドライブ回路ＤＲＬの前段にデッドタイム回路を設ける必要がない。また、ハイサイド出力用トランジスタＭ１のターンオフを検出するために、該ハイサイド出力用トランジスタＭ１のゲート電圧をローサイド側に適するレベルにシフトするような複雑な回路構成を採用する必要が無いので、構成の簡素化を図ることが可能である。

また、出力端子Ｔに接続される負荷が容量性負荷の場合には、出力端子Ｔの電圧をモニタしても、ハイサイド出力用トランジスタＭ１のオン／オフ状態を判定できないおそれがあるが、本実施形態では上記容量性負荷の影響を受けないハイサイド検出用トランジスタＭ１１を設けてあるので、このハイサイド検出用トランジスタＭ１１のドレイン電圧からハイサイド出力用トランジスタＭ１のオン／オフ状態が確実に判定される。

本実施形態に係るドライバ回路は、上記の利点に加えて次のような利点も有する。
（ａ）ハイサイド出力用トランジスタＭ１のオン期間においては、上述の説明および図３から明らかなように、該期間よりもはるかに短い期間だけローサイド検出用トランジスタＭ１２がオンすることになる。
これは、ハイサイド検出用トランジスタＭ１１、抵抗Ｒ及びローサイド検出用トランジスタＭ１２を含む直列回路における電流（主電源ＥＭの高出力電圧Ｖ１に基づく電流）の流通時間が短いことを意味し、さらに抵抗Ｒにより貫通電流が抑制される。これによって、ハイサイド出力用トランジスタＭ１のオン期間における電力ロスが低減される。
（ｂ）ハイサイド出力用トランジスタＭ１のオン期間において、ノイズ等により制御電圧ＶＧＨが一瞬Ｈレベルになったとしても、ローサイド出力用トランジスタＭ２が誤動作（オンする）ことはない。なぜなら、上記オン期間にはＨレベルのＰＷＭ信号ＶＩがオア回路ＯＲ２に入力されて、制御信号ＶＧＬがＬレベルになっているからである。

本発明は上記実施形態に限定されず、種々の変型態様を含むものである。例えば、図２に示すクランプ回路ＣＬは、ＮチャネルトランジスタＭ３に代えてＮＰＮ型のバイポーラトランジスタを使用することも可能である。
また、ハイサイド出力用トランジスタＭ１およびハイサイド検出用トランジスタＭ１１をＮチャネルＭＯＳＦＥＴとしてもよい。この場合、各論理回路の正負を見直すとともに、ハイサイド前段ドライブ回路ＤＲＨに別電源を供給するようにすればよい。

ＥＭ主電源
ＥＨハイサイド用電源
ＥＬローサイド用電源
Ｍ１ハイサイド出力用トランジスタ
ＤＲＨハイサイド前段ドライブ回路
ＬＳレベルシフト回路
Ｍ２ローサイド出力用トランジスタ
ＤＲＬローサイド前段ドライブ回路
Ｍ１１ハイサイド検出用トランジスタ
Ｍ１２ローサイド検出用トランジスタ
ＣＬクランプ回路
ＯＲ１オア回路
ＯＲ２オア回路
Ｒ抵抗
Ｍ３Ｎチャネルトランジスタ
ＢＵＦバッファ

Claims

それぞれが制御用入力パルス信号に基づきオンオフ駆動される直列接続されたハイサイド出力用トランジスタとローサイド出力用トランジスタを備え、これらのトランジスタの直列接続点からパワー半導体デバイスを駆動する信号を出力するドライバ回路であって、
第１のオンオフ信号を入力して前記ハイサイド出力用トランジスタをオンオフ駆動する第１の制御信号を出力するハイサイド前段ドライブ回路と、
第２のオンオフ信号を入力して前記ローサイド出力用トランジスタをオンオフ駆動する第２の制御信号を出力するローサイド前段ドライブ回路と、
前記ハイサイド出力用トランジスタと前記ローサイド出力用トランジスタの直列回路に並列接続した検出回路であって、直列接続したハイサイド検出用トランジスタ、抵抗、及びローサイド検出用トランジスタを含む検出回路と、
前記検出回路における前記ハイサイド検出用トランジスタと前記抵抗との接続点に表れる高電圧振幅変化信号をローサイドで適用される電圧範囲でクランプした信号に変換するクランプ回路と、
前記第２の制御信号が前記ローサイド出力用トランジスタをオフさせる信号であるときに前記制御用入力パルス信号を通過させる第１の論理回路と、
前記第１の論理回路の出力信号をレベルシフトして、前記第１のオンオフ信号として出力するレベルシフト回路と、
前記クランプ回路の出力信号がＬレベルのときに前記制御用入力パルス信号を通過させて前記第２のオンオフ信号として出力する第２の論理回路と、を備え、
前記ハイサイド検出用トランジスタを前記第１の制御信号によって前記ハイサイド出力用トランジスタと同時にオンオフ駆動するとともに、
前記制御用入力パルス信号が前記ローサイド出力用トランジスタのオンを指示する信号もしくは前記ハイサイド出力用トランジスタのオフを指示する信号のとき前記ローサイド検出用トランジスタをオンさせ、前記制御用入力パルス信号が前記ローサイド出力用トランジスタのオフを指示する信号もしくは前記ハイサイド出力用トランジスタのオンを指示する信号のとき前記ローサイド検出用トランジスタをオフさせるよう駆動することを特徴とするドライバ回路。
前記ハイサイド出力用トランジスタ及び前記ハイサイド検出用トランジスタとしてＰチャネルＭＯＳＦＥＴを使用し、前記ローサイド出力用トランジスタ及び前記ローサイド検出用トランジスタとしてＮチャネルＭＯＳＦＥＴを使用したことを特徴とする請求項１に記載のドライバ回路。
前記第１の論理回路は前記制御用入力パルス信号の反転信号と前記第２の制御信号の論理和信号を出力する論理和回路であり、
前記第２の論理回路は前記制御用入力パルス信号と前記クランプ回路の出力信号の論理和の反転信号を出力する論理和回路であることを特徴とする請求項２に記載のドライバ回路。
前記制御用入力パルス信号がＰＷＭ信号であることを特徴とする請求項１ないし３のいずれか１項に記載のドライバ回路。