JP6314823B2 - 開閉用スイッチング素子の駆動回路及び開閉用スイッチング素子の駆動装置 - Google Patents

Description

本発明は、電源から負荷駆動回路に至る電源供給経路に配置される開閉用スイッチング素子の導通制御端子に駆動制御信号を出力する駆動回路，及び前記駆動回路と制御回路とを備えてなる駆動装置に関する。

例えばインバータ回路に電源を供給する経路を断続するためのスイッチング素子；例えばＭＯＳＦＥＴを駆動する回路には、駆動回路の信号出力端子とＭＯＳＦＥＴのゲートとの接続が断線していないか否かをチェックする機能を備えているものがある。例えば図１３に示すように、インバータ回路１（負荷駆動回路）は、６個のＮチャネルＭＯＳＦＥＴ２を３相ブリッジ接続して構成されており、インバータ回路１の各相出力端子は、モータ３の図示しない各相固定子巻線に接続されている。また、インバータ回路１の正側電源線４とグランド（負側電源線）との間には、アルミ電解コンデンサである平滑コンデンサ５が接続されている。

インバータ回路１の正側電源線４（ＰＶＳ）には、１２Ｖのバッテリ６からの直流電源がインダクタ７並びにＮチャネルＭＯＳＦＥＴ８及び９を介して供給される。バッテリ６には並列に、同様にアルミ電解コンデンサである平滑コンデンサ１０が接続されている。バッテリ６の正側端子から、インバータ回路１の正側電源線４までの間は電源供給経路１１となっている。ＮチャネルＭＯＳＦＥＴ８及び９は、互いのソースが共通に接続されており、駆動回路１２によって同時にオンオフ制御される。ＮチャネルＭＯＳＦＥＴ９は、誤ってバッテリ６の極性を逆にして接続した際に、ＮチャネルＭＯＳＦＥＴ８の図示しない寄生ダイオードを介して流れる電流を阻止するために配置されている。

駆動回路１２は、それぞれＮチャネルＭＯＳＦＥＴ８，９のゲートを駆動する第１，第２駆動部１３，１４を備えている。第１駆動部１３は、ＰチャネルＭＯＳＦＥＴ１５及びＮチャネルＭＯＳＦＥＴ１６の直列回路で構成され、第２駆動部１４は、ＰチャネルＭＯＳＦＥＴ１７及びＮチャネルＭＯＳＦＥＴ１８の直列回路で構成されている。ＰチャネルＭＯＳＦＥＴ１５及び１７のソースは電源端子ＶＲＧに接続されている。電源端子ＶＲＧには、例えば２７Ｖの駆動用電源が供給される。

ＰチャネルＭＯＳＦＥＴ１５のドレインは、信号出力端子ＲＯ１を介してＮチャネルＭＯＳＦＥＴ８のゲートに接続され、ＰチャネルＭＯＳＦＥＴ１７のドレインは、信号出力端子ＲＯ２を介してＮチャネルＭＯＳＦＥＴ９のゲートに接続されている。

駆動回路１２は、端子ＲＳを備えており、その端子ＲＳはＦＥＴ８及び９の共通接続点（ソース）に接続されている。端子ＲＯ１と端子ＲＳとの間には、互いのアノードが共通に接続された２つのツェナーダイオードからなる電圧クランプ回路１９が接続され、端子ＲＳと端子ＲＯ２との間には、同様に互いのアノードが共通に接続された２つのツェナーダイオードからなる電圧クランプ回路２０が接続されている。端子ＲＳとグランドとの間には、抵抗素子Ｒ４が接続されている。

そして、駆動回路１２の外部において、電源ＰＶＳとグランドとの間に抵抗素子２１及び２２の直列回路が接続されており、それらの共通接続点は端子ＲＳに接続されている。これら外付けの抵抗素子２１及び２２は、端子ＲＯ１に接続されているＮチャネルＭＯＳＦＥＴ８のゲートが断線した際に、端子ＲＳの電位をローレベルに確定させるために配置されている。断線の検出は、駆動回路１２の他の機能ブロック（制御回路など）が端子ＲＳの電位を参照することで行う。

抵抗素子２１及び２２が無い場合を想定すると、電流は端子ＲＳから抵抗素子Ｒ４を介して流れる。例えば、ＶＲＧ＝２７Ｖ，電圧クランプ回路１９の端子電圧Ｖｚ＝２０Ｖとすると、ＦＥＴ１５に対して抵抗素子Ｒ４の抵抗値が十分高く設定されているため、端子ＲＳの電位は、期待値が０Ｖ付近のローレベルであるのに対して７Ｖ程度の電圧になる。したがって、判定電圧次第では、断線検出時に誤検出する可能性がある。尚、図１３に示す構成とは直接的な関連性はないが、断線検出に関する従来技術として例えば特許文献１がある。

特開２０１３−１７３３８５号公報

しかしながら、図１３に示す構成のように、駆動回路２１について外付けの抵抗素子２０及び２１が必要になると、作業工程が増加すると共に部品実装面積の増加による基板サイズ増大などのコストアップを招来することになる。

本発明は上記事情に鑑みてなされたものであり、その目的は、外付けの抵抗素子を必要とすることなく、導通制御端子の断線を確実に検出できる機能を備えた開閉用スイッチング素子の駆動回路，及び前記駆動回路と制御回路とを備えてなる開閉用スイッチング素子の駆動装置を提供することにある。

請求項１記載の開閉用スイッチング素子の駆動回路によれば、信号出力端子と開閉用スイッチング素子の導通制御端子との接続状態をチェックする期間に、電源と信号出力端子との間のインピーダンスを上昇させるように切替え可能に構成される電源側インピーダンス切替手段と、クランプ回路及びプルダウン抵抗の共通接続点とグランドとの間のインピーダンスを低下させるように切替え可能に構成されるグランド側インピーダンス切替手段とを備える。

このように構成すれば、接続状態をチェックする期間に電源側及びグランド側インピーダンス切替手段を機能させて、電源側のインピーダンスを上昇させると共にグランド側のインピーダンスを低下させることができる。したがって、信号出力端子とグランドとの間にクランプ回路及びプルダウン抵抗の直列回路が接続されていても、それらの共通接続点の電位をローレベルに設定できるようになり、開閉用スイッチング素子の導通制御端子の断線を確実に検出できる。

請求項２記載の開閉用スイッチング素子の駆動回路によれば、電源側インピーダンス切替手段は、高電位側スイッチング素子を含む主通電経路に並列に接続され、サブスイッチング素子を含んでなるサブ通電経路を有している。そして、サブスイッチング素子がオンした際のサブ通電経路の抵抗値は、高電位側スイッチング素子がオンした際の主通電経路の抵抗値よりも大きくなるように設定されている。したがって、接続状態をチェックする期間にサブスイッチング素子のみをオンさせれば、電源側のインピーダンスを上昇させることができる。

請求項４記載の開閉用スイッチング素子の駆動回路によれば、グランド側インピーダンス切替手段は、プルダウン抵抗と並列に接続され、抵抗値がプルダウン抵抗よりも低く設定される抵抗素子と、前記接続状態をチェックする期間にオンされるチェック用スイッチング素子との直列回路を有している。したがって、接続状態をチェックする期間にチェック用スイッチング素子をオンさせれば、グランド側のインピーダンスを低下させることができる。

請求項６記載の開閉用スイッチング素子の駆動装置によれば、請求項２又は請求項２を引用する請求項４若しくは５記載の開閉用スイッチング素子の駆動回路と、各スイッチング素子のオンオフを制御する制御回路とを備える。そして、制御回路は、起動後に電源側インピーダンス切替手段によりインピーダンスを上昇させると共に、前記グランド側インピーダンス切替手段によりインピーダンスを低下させるチェックシーケンスを実行する。

電源側インピーダンスを上昇させる際には、高電位側スイッチング素子とサブスイッチング素子とを何れもオンさせ、その後、高電位側スイッチング素子を先にオフさせてからサブスイッチング素子をオフさせる。
このように制御すれば、開閉用スイッチング素子の導通制御端子が信号出力端子に接続されている場合に、クランプ回路及びプルダウン抵抗の共通接続点の電位をより速く立ち上げることができる。したがって、正常判定をより迅速に行うことが可能になる。

第１実施形態であり、駆動回路の電気的構成を示す図 プリドライバ部分を制御する信号のロジックを示す図 第１駆動部側の動作を真理値表で示す図 第２駆動部側の動作を真理値表で示す図 正常時の動作タイミングチャート 断線時の動作タイミングチャート 第２実施形態を示す正常時の動作タイミングチャート 断線時の動作タイミングチャート 平滑コンデンサをプリチャージするための構成を示す図 第３実施形態であり、駆動回路の電気的構成を示す図 第４実施形態であり、駆動回路の電気的構成を示す図 第５実施形態であり、駆動回路の電気的構成を示す図 従来の駆動回路の電気的構成を示す図

（第１実施形態）
以下、図１３と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図１に示すように、本実施形態の駆動回路３１では、ＰチャネルＭＯＳＦＥＴ１５（高電位側スイッチング素子）に対して並列に、ＰチャネルＭＯＳＦＥＴ３２（サブスイッチング素子）及び抵抗素子Ｒ２の直列回路（電源側インピーダンス切替手段）が接続されており、第１駆動部３３を構成している。また、ＰチャネルＭＯＳＦＥＴ１７（高電位側スイッチング素子）に対しても並列に、ＰチャネルＭＯＳＦＥＴ３４（サブスイッチング素子）及び抵抗素子Ｒ８の直列回路が接続されており、第２駆動部３５を構成している。尚、ＰチャネルＭＯＳＦＥＴ１５，１７が配置されているのが「主通電経路」であり、ＰチャネルＭＯＳＦＥＴ３２及び抵抗素子Ｒ２，並びにＰチャネルＭＯＳＦＥＴ３４及び抵抗素子Ｒ８が配置されているのが「サブ通電経路」である。

抵抗素子Ｒ４（プルダウン抵抗）には、抵抗素子Ｒ３及びＮチャネルＭＯＳＦＥＴ３６（チェック用スイッチング素子）の直列回路（グランド側インピーダンス切替手段）が並列に接続されている。また、信号出力端子ＲＯ１とグランドとの間には、抵抗素子Ｒ５及びＮチャネルＭＯＳＦＥＴ３７の直列回路が接続されており、信号出力端子ＲＯ２とグランドとの間には、抵抗素子Ｒ６及びＮチャネルＭＯＳＦＥＴ３８の直列回路が接続されている。

ここで、抵抗素子Ｒ２及びＲ８の抵抗値は、抵抗素子Ｒ４〜Ｒ６の抵抗値よりも小さく設定されている。また、抵抗素子Ｒ３の抵抗値は、抵抗素子Ｒ２の抵抗値よりも小さく設定されている。

図２に示すように、各ＦＥＴ１５，３２，１６，１７，３４，１８（図２では、Ｍ１〜Ｍ３，Ｍ８〜Ｍ１０）は、制御信号ｆ＿ｒ１１〜ｒ１３，ｆ＿ｒ２１〜ｒ２３によって図３及び図４に示すように制御される。制御信号ｆ＿ｒ１１は、ＮＯＴゲート３９を介してＦＥＴ１６のゲートに入力されており、また、ＡＮＤゲート４０及び４１の入力端子の一方に入力されている。ＡＮＤゲート４０，４１の入力端子の他方には、制御信号ｆ＿ｒ１２，ｒ１３がそれぞれＮＯＴゲート４２，４３を介して入力されている。ＡＮＤゲート４０，４１の出力端子は、それぞれＦＥＴ１５，３２のゲートに接続されている。

同様に、制御信号ｆ＿ｒ２１は、ＮＯＴゲート４４を介してＦＥＴ１８のゲートに入力されており、また、ＡＮＤゲート４５及び４６の入力端子の一方に入力されている。ＡＮＤゲート４５，４６の入力端子の他方には、制御信号ｆ＿ｒ２２，ｒ２３がそれぞれＮＯＴゲート４７，４８を介して入力されている。ＡＮＤゲート４５，４６の出力端子は、それぞれＦＥＴ１７，３４のゲートに接続されている。

図３に示すように、制御信号ｆ＿ｒ１２のみがローレベルになればＦＥＴ３２のみがオンになる（断線チェック時）。制御信号ｆ＿ｒ１３のみがローレベルになるとＦＥＴ１５のみがオンになり、制御信号ｆ＿ｒ１１がローレベルになるとＦＥＴ１６のみがオンになる（通常制御時）。同様に図４に示すように、制御信号ｆ＿ｒ２２のみがローレベルになればＦＥＴ３４のみがオンになる。制御信号ｆ＿ｒ２３のみがローレベルになるとＦＥＴ１７のみがオンになり、制御信号ｆ＿ｒ２１がローレベルになるとＦＥＴ１８のみがオンになる。

次に、本実施形態の作用について説明する。駆動回路３１は、電源が投入されて起動すると、ＦＥＴ３２及び３６をオンにすることでＦＥＴ８（開閉用スイッチング素子）の断線チェックを行い（チェックシーケンス）、ＦＥＴ３４及び３６をオンにすることでＦＥＴ９（逆接電流阻止用スイッチング素子）の断線チェックを行う。この時、ＦＥＴ３７（及び３８）はオフにして、抵抗素子Ｒ５の抵抗値による影響を排除する。

例えば図５に示すように、ＦＥＴ８のゲート（導通制御端子）が断線していない正常時には、ＦＥＴ３２及び３６をオンにすると、ＦＥＴ８のゲート容量は抵抗素子Ｒ２を介して充電されてＦＥＴ８がターンオンする。すると、端子ＲＳの電位は、上記のゲート容量及び抵抗素子Ｒ２の抵抗値で決まる時定数に応じて上昇し、バッテリ６の電圧＋Ｂ（ハイレベル）になる。したがって、端子ＲＳのレベル判定は、ＦＥＴ３２及び３６がオンして当該端子の電圧が安定してから行うのが望ましい。

一方、図６に示すように、ＦＥＴ８のゲートが断線している異常時には、ＦＥＴ３２及び３６をオンにすると、電流は抵抗素子Ｒ２，電圧クランプ回路１９，抵抗素子Ｒ３及びＦＥＴ３６を介してグランドに流れる。すると、端子ＲＳの電位は、主に抵抗素子Ｒ２及びＲ３の抵抗値と、電圧クランプ回路１９のクランプ電圧とで決まる。

一例として、ＶＲＧ＝５０Ｖ，クランプ電圧を２０Ｖ，Ｒ２＝１６０ｋΩ，Ｒ３＝１０ｋΩ，Ｒ４＝Ｒ５＝Ｒ６＝５００ｋΩに設定すると、端子ＲＳの電位は１．７６Ｖ（ローレベル）になる。また、ＦＥＴ９側の断線チェックを行う際には、ＦＥＴ３２に替えてＦＥＴ３４をオンして行う。このように断線チェックを行った後、通常動作に移行する。この時、ＦＥＴ３７及び３８はオンにしておき、ＦＥＴ１５及び１６によりＦＥＴ８のゲートを駆動し、ＦＥＴ１７及び１８によりＦＥＴ９のゲートを駆動する。

以上のように本実施形態によれば、信号出力端子ＲＯ１とＦＥＴ８のゲートとの接続状態をチェックする期間に、駆動用電源ＶＲＧと信号出力端子ＲＯ１との間のインピーダンスを上昇させるように切替え可能に構成し、電圧クランプ回路１９及び抵抗素子Ｒ４の共通接続点とグランドとの間のインピーダンスを低下させるように切替え可能に構成した。

このように構成すれば、接続状態をチェックする期間に、電源側のインピーダンスを上昇させると共にグランド側のインピーダンスを低下させることができる。したがって、信号出力端子ＲＯ１とグランドとの間に電圧クランプ回路１９及び抵抗素子Ｒ４の直列回路が接続されていても、それらの共通接続点の電位をローレベルに設定できるようになり、ＦＥＴ８のゲートの断線を確実に検出できる。

具体的には、ＦＥＴ１５を含む主通電経路に対して、ＦＥＴ３２及び抵抗素子Ｒ２を含んでなるサブ通電経路を並列に接続して、ＦＥＴ３２のみがオンした際のサブ通電経路の抵抗値が、ＦＥＴ１５がオンした際の主通電経路の抵抗値よりも大きくなるように設定した。したがって、接続状態をチェックする期間にＦＥＴ３２をオンさせれば、電源側のインピーダンスを上昇させることができる。

また、抵抗素子Ｒ４と並列に、抵抗値が抵抗素子Ｒ４よりも低く設定される抵抗素子Ｒ３と、接続状態をチェックする期間にオンされるＦＥＴ３６との直列回路を接続した。したがって、ＦＥＴ３６をオンにすることでグランド側のインピーダンスを低下させることができる。

更に、電源供給経路１１において、ＦＥＴ８と直列に、互いの寄生ダイオードが逆方向となるように接続されるＦＥＴ９を接続した。そして、ＦＥＴ９に対応してＦＥＴ１７，１８及び３４並びに抵抗素子Ｒ８を備え、ＦＥＴ９のソースとゲートとの間に印加される電圧をクランプする電圧クランプ回路２０を備えた。したがって、バッテリ６を逆極性で接続した際に流れる電流を阻止するためにＦＥＴ９を設けた場合に、ＦＥＴ９のゲートの断線についてもＦＥＴ８と同様にチェックすることができる。

尚、ＦＥＴ３２，３４に流れる電流は、抵抗素子Ｒ２，Ｒ８の抵抗値を大きく設定するので小さい値となるから、ＦＥＴ３２，３４のサイズはＦＥＴ１５，１７に比較して小さいもので良い。したがって、駆動回路３１をＩＣとして構成する場合にチップ面積の増加を抑制できる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。第２実施形態の構成は第１実施形態と同じであり、ＦＥＴ８の断線チェックを行う際の制御形態が第１実施形態とは相違している。すなわち、図７に示すように、制御回路によりＦＥＴ３２をオンする際にはＦＥＴ１５も同時にオンさせる（図中の区間（１））。これにより、ＦＥＴ８が断線していなければ、ＦＥＴ８のゲート容量を、ＦＥＴ１５を介して供給される電流も併せて充電できるので、端子ＲＳの電位がより速く上昇する。その後、ＦＥＴ３２のオンを維持している間に、ＦＥＴ１５を先にターンオフする（図中の区間（２））。

一方、図８に示すように、ＦＥＴ８が断線している場合、ＦＥＴ１５及び３２を双方ともオンした際の端子ＲＳの電位は、ＦＥＴ１５を含む主通電経路の抵抗値で決まる。例えば、ＦＥＴ１５のドレインと抵抗素子Ｒ２との間に、抵抗値がより小さい（例えば１３ｋΩ）抵抗素子Ｒ１を挿入すると、電流は専ら抵抗素子Ｒ１を介して流れる。その他については第１実施形態と同じ具体数値例を用いると、端子ＲＳの電位は約１３Ｖになる。その後、ＦＥＴ１５を先にターンオフすれば、端子ＲＳの電位は第１実施形態の図６のケースと同じくローレベルになる。尚、ＦＥＴ９側についても同様に制御する。

以上のように第２実施形態によれば、制御回路が、起動後に電源側のインピーダンスを上昇させると共にグランド側のインピーダンスを低下させるチェックシーケンスを実行する際に、最初はＦＥＴ１５及び３２を何れもオンさせ、ＦＥＴ１５を先にオフさせてからＦＥＴ３２をオフさせるようにした。したがって、端子ＲＳの電位をより速く上昇させて
チェックシーケンスを迅速に完了させることができる。

尚、ＦＥＴ９側についてチェックシーケンスを実行する場合、平滑コンデンサ５が充電されている状態であればＦＥＴ８をオフしままでもチェックシーケンスを実行できる。一方、平滑コンデンサ５が全く充電されていない状態であれば、一度ＦＥＴ８をオンして平滑コンデンサ５を充電するか、又は図９に示す構成によって平滑コンデンサ５をプリチャージしてから行えば良い。すなわち、インバータ回路１の電源ＰＶＳと正側電源線４との間に電流源４９及びダイオード５０の直列回路を接続し、電流源４９により平滑コンデンサ５をプリチャージする。

（第３実施形態）
図１０に示すように、第３実施形態の駆動回路５１は、制御回路が通常動作時において各端子ＲＯ１，ＲＯ２及びＲＳの電位を分圧して読み込み監視するため、各分圧比の比精度を向上させた構成である。すなわち、抵抗素子Ｒ４，Ｒ５，Ｒ６を、夫々２つの抵抗素子Ｒ４ａ及びＲ４ｂ，Ｒ５ａ及びＲ５ｂ，Ｒ６ａ及びＲ６ｂの直列回路に置き換えて、制御回路は、これらの直列回路の各共通接続点の電位を読み込むようにする。

また、抵抗素子Ｒ４ｂとグランドとの間にＮチャネルＭＯＳＦＥＴ５２（Ｍ５）を接続し、ＦＥＴ５２のゲートを自身のドレインに接続する。ＦＥＴ５２のサイズは、他のＦＥＴ３６〜３８と同じサイズにする。これにより、各直列回路の共通接続点における分圧電位の精度が向上する。

（第４実施形態）
図１１に示すように、第４実施形態の駆動回路６１は、第１実施形態の駆動回路３１より抵抗素子Ｒ５及びＦＥＴ３７の直列回路と、抵抗素子Ｒ６及びＦＥＴ３８の直列回路とを削除したものである。通常動作時に信号出力端子ＲＯ１，ＲＯ２をプルダウンしておく必要が無ければ、このように構成しても良い。

（第５実施形態）
図１２に示すように、第５実施形態の駆動回路７１は、第４実施形態の駆動回路５１において、ＦＥＴ３２をＦＥＴ１５と直列に接続し、抵抗素子Ｒ２をＦＥＴ３２と並列に接続している（電源側インピーダンス切替手段）。これらが、第１駆動部７２を構成している。また、ＦＥＴ３４をＦＥＴ１７と直列に接続し、抵抗素子Ｒ８をＦＥＴ３４と並列に接続している（グランド側インピーダンス切替手段）。これらが、第２駆動部７３を構成している。

このように構成した場合、通常動作時には、ＦＥＴ１５及び３２を同時にオンして、抵抗素子Ｒ２をバイパスする。そして、チェックシーケンスを実行する場合にはＦＥＴ１５をオフし、ＦＥＴ３２だけをオンにして、抵抗素子Ｒ２により通電経路の抵抗値を上昇させる。但し、この場合、ＦＥＴ３２，３４のサイズは、ＦＥＴ１５，１７と同じにする必要がある。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
逆接電流阻止用のＦＥＴ９は、必要に応じて設ければ良い。
ＦＥＴ３２のオン抵抗値がＦＥＴ１５のオン抵抗値よりも十分大きければ、抵抗素子Ｒ２を削除しても良い。ＦＥＴ３４及び抵抗素子Ｒ８についても同様である。
負荷駆動回路は、インバータ回路１に限ることなく、ハーフブリッジ回路やＨブリッジ回路などでも良い。

図面中、１はインバータ回路（負荷駆動回路）、３はモータ（負荷）、６はバッテリ（電源）、１５はＰチャネルＭＯＳＦＥＴ（高電位側スイッチング素子）、１７はＰチャネルＭＯＳＦＥＴ１７（高電位側スイッチング素子）、３１は駆動回路、３２はＰチャネルＭＯＳＦＥＴ（サブスイッチング素子，電源側インピーダンス切替手段）、３４はＰチャネルＭＯＳＦＥＴ（サブスイッチング素子，グランド側インピーダンス切替手段）、３６はＮチャネルＭＯＳＦＥＴ（チェック用スイッチング素子）、Ｒ２は抵抗素子（電源側インピーダンス切替手段）、Ｒ４は抵抗素子（プルダウン抵抗）、Ｒ８は抵抗素子（グランド側インピーダンス切替手段，サブ通電経路）、ＶＲＧは駆動用電源を示す。

Claims (6)

1. 電源（６）から、負荷（３）に駆動電力を供給する負荷駆動回路（１）に至る電源供給経路（１１）に配置される開閉用スイッチング素子（８）の導通制御端子に、駆動制御信号を出力するための信号出力端子（ＲＯ１）と、
   前記駆動制御信号をハイレベルにする際にオンされる高電位側スイッチング素子（１５）と、
   前記開閉用スイッチング素子の低電位側導通端子と前記導通制御端子との間に印加される電圧をクランプするクランプ回路（１９）と、
   このクランプ回路とグランドとの間に接続されるプルダウン抵抗（Ｒ４）と、
   前記信号出力端子と前記開閉用スイッチング素子の導通制御端子との接続状態をチェックする期間に、駆動用電源（ＶＲＧ）と前記信号出力端子との間のインピーダンスを上昇させるように切替え可能に構成される電源側インピーダンス切替手段（３２，Ｒ２）と、
   前記接続状態をチェックする期間に、前記クランプ回路及び前記プルダウン抵抗の共通接続点（ＲＳ）とグランドとの間のインピーダンスを低下させるように切替え可能に構成されるグランド側インピーダンス切替手段（３６，Ｒ３）とを備えることを特徴とする開閉用スイッチング素子の駆動回路。
2. 前記電源側インピーダンス切替手段は、前記高電位側スイッチング素子を含む主通電経路に並列に接続され、サブスイッチング素子（３２）を含んでなるサブ通電経路を有し、
   前記サブスイッチング素子のみがオンした際の前記サブ通電経路の抵抗値は、前記高電位側スイッチング素子がオンした際の前記主通電経路の抵抗値よりも大きくなるように設定されていることを特徴とする請求項１記載の開閉用スイッチング素子の駆動回路。
3. 前記電源側インピーダンス切替手段は、前記高電位側スイッチング素子に直列に接続されるサブスイッチング素子（３２）と、
   このサブスイッチング素子に並列に接続される抵抗素子（Ｒ２）とを備えることを特徴とする請求項１記載の開閉用スイッチング素子の駆動回路。
4. 前記グランド側インピーダンス切替手段は、前記プルダウン抵抗と並列に接続され、抵抗値が前記プルダウン抵抗よりも低く設定される抵抗素子（Ｒ３）と、前記接続状態をチェックする期間にオンされるチェック用スイッチング素子（３６）との直列回路を有してなることを特徴とする請求項１から３の何れか一項に記載の開閉用スイッチング素子の駆動回路。
5. 前記電源供給経路において、前記開閉用スイッチング素子と直列に接続される逆接電流阻止用スイッチング素子（９）を備え、
   前記開閉用スイッチング素子及び前記逆接電流阻止用スイッチング素子は何れもＭＯＳＦＥＴで構成され、互いの寄生ダイオードが逆方向となるように接続されており、
   前記逆接電流阻止用スイッチング素子に対応して、前記高電位側スイッチング素子及び前記電源側インピーダンス切替手段と対称な構成（１７，１８，３４，Ｒ８）を備え、
   前記逆接電流阻止用スイッチング素子の高電位側導通端子と導通制御端子との間に印加される電圧をクランプするクランプ回路（２０）を備えたことを特徴とする請求項１から４の何れか一項に記載の開閉用スイッチング素子の駆動回路。
6. 請求項２又は請求項２を引用する請求項４若しくは５記載の開閉用スイッチング素子の駆動回路（３１，５１，６１）と、
   前記各スイッチング素子のオンオフを制御する制御回路とを備え、
   前記制御回路は、起動後に前記電源側インピーダンス切替手段によりインピーダンスを上昇させると共に、前記グランド側インピーダンス切替手段によりインピーダンスを低下させるチェックシーケンスを実行し、
   前記電源側インピーダンス切替手段によりインピーダンスを上昇させる際に、前記高電位側スイッチング素子と前記サブスイッチング素子とを何れもオンさせ、
   前記高電位側スイッチング素子を先にオフさせてから、前記サブスイッチング素子をオフさせることを特徴とする開閉用スイッチング素子の駆動装置。

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