JP6060746B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

パワーＭＯＳＦＥＴなどの電圧制御素子においては、非動作時に制御端子の電位を所定電位に保持するために、制御端子にプルダウン抵抗あるいはプルアップ抵抗などを接続している。一方、このような電圧制御素子のリーク検査をする場合には、制御端子にプルダウン抵抗あるいはプルアップ抵抗が接続されていると測定できないので、一時的に切離す必要がある。

このため、ノーマリオンのタイプの素子を設けて、検査時にオフ動作させることでプルダウン抵抗あるいはプルアップ抵抗を切断する構成のものがあった。しかし、この場合には、ノーマリオンタイプの素子をオフ状態に制御するために電源電圧とは異なる電圧を発生させるための回路を別途設ける必要があった。

すなわち、ノーマリオンタイプの素子であるＭＯＳＦＥＴはディプレッション型のものなので、ゲート電圧が印加されない状態でオンしているが、オフさせるのに負電圧もしくは電源電圧以上のゲート電圧を印加する必要がある。つまり、ディプレッション型のＭＯＳＦＥＴをオフさせるために、通常の電源以外に、外部電源を用いるか、昇圧あるいは負電源を生成する電源回路が必要となり、素子の中に別途電源回路が必要となるものであった。

特開２００８−１４７７８５号公報

本発明は、上記事情を考慮してなされたもので、その目的は、通常の電源を用いる構成で検査時にプルダウン抵抗あるいはプルアップ抵抗を切離すことができるようにした半導体装置を提供することを目的とする。

請求項１に記載の半導体装置は、ゲート制御型半導体素子と、前記ゲート制御型半導体素子のゲート端子と第１端子との間に接続されるゲート電位固定用の抵抗素子と、前記抵抗素子に直列に接続され、前記ゲート制御型半導体素子の閾値電圧よりも低い動作電圧を有し、前記ゲート制御型半導体素子のゲート端子に印加される電圧が上昇したときに前記閾値電圧に達する前にオンする第１半導体素子と、前記第１半導体素子の動作を禁止する第２半導体素子（８、１８、２３）とを備えたことを特徴とする。

この構成によれば、ゲート制御型半導体素子を通常駆動する場合には、第２半導体素子により第１半導体素子の動作を禁止しない状態とする。ゲート制御型半導体素子のゲート端子に電圧が印加されていない状態では、第１半導体素子が動作していないのでゲート電位固定用の抵抗素子は接続されず、ゲート端子は開放状態である。この状態で、ドレイン容量カップリングなどによってゲート端子の電位が上昇すると、先に第１半導体素子が動作してゲート電位固定用の抵抗素子がゲート端子と第１端子との間に接続された状態となる。これによりいわゆるプルダウン抵抗が接続された状態となる。これにより、ゲート端子の電位が上昇するのを抑制してゲート制御型半導体素子がオン状態になる誤動作を防止できる。

また、ゲートリーク検査時には、第２半導体素子により第１半導体素子の動作を禁止する。これにより、ゲート端子に電圧が印加されてもゲート電位固定用の抵抗素子は有効化されないので、ゲート端子は開放状態が保持される。この状態で、ゲート制御型半導体素子をオンさせた後、ゲート端子への電圧印加を停止して、ゲート端子を開放状態にすると、ゲートリーク経路が発生していない場合には、オン状態が保持されるので、所定時間オン状態であることをもって正常であることを判定できる。また、ゲートリーク経路が発生している場合には、ゲート端子の電位が維持できず低下していくので所定時間オン状態に保持できないことをもってゲートリーク不良を判定できる。

請求項２に記載の半導体装置では、第１半導体素子としてバイポーラトランジスタを用い、動作用抵抗素子をベース端子と第１端子との間に接続する構成としているので、第２半導体素子により動作用抵抗素子に電位を付与することで第１半導体素子をオフ状態に保持することができる。この結果、高圧電源や負電源を用いることなくゲート電位固定用の抵抗素子の機能を有効化および無効化することができる。

第１実施形態の電気的構成図 通常動作時の各部の状態を示すタイムチャート リーク検査時の各部の状態を示すタイムチャート 動作制御時の各部の状態を示すタイムチャート 第２実施形態の電気的構成図 第３実施形態の電気的構成図 第４実施形態の電気的構成図 第５実施形態の電気的構成図

（第１実施形態）
以下、本発明の第１実施形態について、図１〜図４を参照して説明する。
図１において、複合ＩＣとして形成される半導体装置１は、半導体チップ内にゲート制御型半導体素子としてのｎチャンネル型のパワーＭＯＳＦＥＴ２を中心としてこれに回路が付加された構成である。

パワーＭＯＳＦＥＴ２のドレイン端子Ｄは半導体チップに形成されるボンディングパッドＰ１に接続され、ソース端子（第１端子）ＳはボンディングパッドＰ２に接続されている。ボンディングパッドＰ１、Ｐ２は、それぞれボンディングワイヤＷ１、Ｗ２により半導体装置１のリード端子Ｌ１、Ｌ２に接続されている。使用時には、例えばリード端子Ｌ１側は負荷を介して電源端子に接続され、リード端子Ｌ２側はグランド端子あるいは他の回路に接続される。

パワーＭＯＳＦＥＴ２のゲート端子Ｇは、ゲート電位固定用の抵抗素子３および第１半導体素子としてのｐｎｐ型トランジスタ４（ＰＮＰスイッチ１）のエミッタ−コレクタ間を直列に介した状態でソース端子Ｓに接続されている。抵抗素子３はプルダウン抵抗として機能するものである。ｐｎｐ型トランジスタ４のベース−コレクタ間には動作用抵抗素子としての抵抗素子５が接続されている。

パワーＭＯＳＦＥＴ２を駆動制御するための回路として、電源端子ＶＤとソース端子Ｓ間にｎｐｎ型トランジスタ６、７（プリドライバＨ、Ｌ）の直列回路が接続されている。パワーＭＯＳＦＥＴ２のゲート端子Ｇは、トランジスタ６のエミッタとトランジスタ７のコレクタとの共通接続点に接続されている。電源端子ＶＤとｐｎｐ型トランジスタ４のベースとの間に第２半導体素子としてのｐｎｐ型トランジスタ８（ＰＮＰスイッチ２）が接続されている。

プリドライバ回路９は、電源端子ＶＤから給電されるように構成され、トランジスタ６、７に対していずれか一方を駆動させるベース駆動信号を出力する。制御回路としてのテスト制御回路１０はプリドライバ回路９を介して給電され、ｐｎｐ型トランジスタ８をオン／オフさせるためのベース信号を出力する。

次に、図２から図４を参照して上記半導体装置１の（１）通常時の使用における動作、（２）リーク検査時における動作、（３）高速化対応時の動作について説明する。なお、動作説明においては、上記した構成のｎｐｎ型トランジスタ６、７をそれぞれプリドライバＨ、プリドライバＬと称す。また、ｐｎｐ型トランジスタ４をＰＮＰスイッチ１、ｐｎｐ型トランジスタ８をＰＮＰスイッチ２と称す。

（１）通常時の使用における動作
図２（ａ）は通常の使用状態でのプリドライバ回路９の動作時の状態に対応して、プリドライバＨ、Ｌ、ＰＮＰスイッチ１、２およびパワーＭＯＳＦＥＴ２のオンオフ状態を示している。この場合には、パワーＭＯＳＦＥＴ２をオンオフ制御するために、プリドライバ回路９により、プリドライバＨ（トランジスタ６）またはＬ（トランジスタ７）のいずれかを駆動して動作させる。なお、リード端子Ｌ１、Ｌ２には負荷および所定の動作用電圧が接続される。

この動作では、テスト制御回路１０からＰＮＰスイッチ２（トランジスタ８）に対してハイレベルのベース信号を与えることでＰＮＰスイッチ２をオフ状態に保持している。また、初期状態では、プリドライバ回路９は、プリドライバＨをオフ、プリドライバＬをオンさせた状態としている。この状態では、パワーＭＯＳＦＥＴ２は、ゲートにロウレベルの信号が与えられることからオフ状態である。

次に、プリドライバ回路９により、プリドライバＬをオフさせ、プリドライバＨをオンさせると、電源端子ＶＤからプリドライバＨを通じてパワーＭＯＳＦＥＴ２のゲート端子Ｇに電圧が印加される。これにより、パワーＭＯＳＦＥＴ２は閾値電圧Ｖｔ以上のゲート電圧が印加されてオン状態に移行し、リード端子Ｌ１、Ｌ２に接続された負荷に通電される。このとき、パワーＭＯＳＦＥＴ２がオンする前に、ＰＮＰスイッチ１が先にオン状態に移行する。すなわち、ＰＮＰスイッチ２（トランジスタ８）はオフ状態であるので、ＰＮＰスイッチ１（トランジスタ４）は、抵抗素子３を通じて電圧が与えられ、この電圧がエミッタ−ベース間に順方向電圧Ｖｆ以上になるとオン状態に移行する。これにより、ゲート端子Ｇにゲート電位固定用の抵抗素子３（プルダウン抵抗）が接続された状態となる。

続いて、プリドライバ回路９により、プリドライバＨがオフされ、プリドライバＬがオンされると、パワーＭＯＳＦＥＴ２のゲート端子ＧがプリドライバＬを通じてソース端子Ｓに接続される。これにより、パワーＭＯＳＦＥＴ２は、ゲート電極の電荷が放電されてゲート電位が閾値電圧Ｖｔ以下になるためオフ状態に移行し、負荷への通電は遮断される。また、このとき、パワーＭＯＳＦＥＴ２のゲート電位がＰＮＰスイッチ１（トランジスタ４）のエミッタ−ベースの順方向電圧Ｖｆ以下に低下することから、ＰＮＰスイッチ１もオフ状態に移行し、抵抗素子３は切り離された状態となる。

以下、上記の動作を繰り返すことで、プリドライバ回路９によるプリドライバＨ、Ｌのオンオフ制御によってパワーＭＯＳＦＥＴ２のオンオフ制御が行われ、負荷への通電制御が行われる。

さて、上記のようにしてパワーＭＯＳＦＥＴ２が動作されている状態において、ゲート電位固定用の抵抗素子３（プルダウン抵抗）の機能について図２（ｂ）を参照して説明する。パワーＭＯＳＦＥＴ２がオン状態のときには、ＰＮＰスイッチ１（トランジスタ４）がオン状態となるので、抵抗素子３が接続されて有効な状態となっている。一方、電源がオフ状態（時刻ｔ０）でパワーＭＯＳＦＥＴ２がオフ状態のときには、プリドライバＨ、ＬおよびＰＮＰスイッチ１はオフ状態となっているので、ゲート電位固定用の抵抗素子３はゲート端子Ｇとソース端子Ｓとの間に接続されていないハイインピーダンス状態となる。

しかし、プリドライバＨおよびＬがいずれもオフ状態でパワーＭＯＳＦＥＴ２がオフ状態にあるとき、すなわちゲート端子Ｇがハイインピーダンスとなっているに状態おいて、ドレイン容量カップリングなどの原因によりゲート端子Ｇの電位が上昇することがある。この場合には、上記説明したように、パワーＭＯＳＦＥＴ２のオフ状態では抵抗素子３はプルダウン抵抗として機能しないハイインピーダンス状態であるから、パワーＭＯＳＦＥＴ２のゲート端子Ｇの電位が上昇していく（時刻ｔ１）。これにより、ＰＮＰスイッチ１のエミッタ−ベース間に係る電圧も上昇する。

そして、ゲート端子Ｇの電位が上昇してＰＮＰスイッチ１のエミッタ−ベース間の電圧が動作電圧である順方向電圧Ｖｆ以上になると（時刻ｔ２）、ＰＮＰスイッチ１にベース電流Ｉｂが流れ始めるのでＰＮＰスイッチ１がオン状態に移行し、ベース電流をｈＦＥ倍したコレクタ電流Ｉｃが流れるようになる。抵抗素子３にはベース電流Ｉｂとコレクタ電流Ｉｃを加算した電流が流れるようになる。この場合、ＰＮＰスイッチ１のエミッタ−ベース間の順方向電圧Ｖｆは、パワーＭＯＳＦＥＴ２の閾値電圧ＶＴよりも小さいので、ＰＮＰスイッチ１が動作するまでにパワーＭＯＳＦＥＴ２がオン状態に移行することがなくなる。

これにより、パワーＭＯＳＦＥＴ２ゲート端子Ｇの電位が上昇した場合でも、パワーＭＯＳＦＥＴ２がオン動作する前に、ＰＮＰスイッチ１がオン動作してゲート端子Ｇを抵抗素子３を介してソース端子Ｓに接続した状態つまりプルダウン抵抗が接続された状態に移行される。これにより、パワーＭＯＳＦＥＴ２のゲート端子Ｇの電位が閾値電圧Ｖｔ以上に上昇するのを防止することができ、誤動作を防止することができる。

（２）リーク検査時における動作
次に、図３を参照してパワーＭＯＳＦＥＴ２のリーク検査時の動作について説明する。これは、ゲートスクリーニング試験などを実施した後にゲート絶縁膜にゲート不良などのリーク経路がないかどうかを検査するものである。リーク検査時には、リード端子Ｌ１、Ｌ２間に所定のテスト電圧が印加される。

この場合には、テスト制御回路１０により、まずＰＮＰスイッチ２（トランジスタ８）のベースにロウレベルの信号を与えてオン状態とする。これにより、ＰＮＰスイッチ２のコレクタ電位が電源端子ＶＤの電位近傍まで引き上げられ、ＰＮＰスイッチ１（トランジスタ４）はオフ状態が保持される。この状態では、パワーＭＯＳＦＥＴ２のゲート端子Ｇは、抵抗素子３が切り離された状態すなわちハイインピーダンス状態である。

また、プリドライバ回路９は、プリドライバＬをオフさせるとともにプリドライバＨをオンさせる。これにより、パワーＭＯＳＦＥＴ２は、ゲート端子Ｇの電位が上昇して閾値電圧Ｖｔに達するとオン状態に移行する。このとき、ゲート端子Ｇの電位が前述の順方向電圧Ｖｆに達した後も、ＰＮＰスイッチ１は、ベース電位が高い電位に保持されていることから、オフ状態が保持されている。

パワーＭＯＳＦＥＴ２がオンした後、所定時間後にプリドライバ回路９により、プリドライバＨをオフ状態に移行させる。この状態では、プリドライバＬもオフ状態にあるので、パワーＭＯＳＦＥＴ２のゲート端子Ｇはハイインピーダンス（オープン）状態に保持された状態のままである。

したがって、パワーＭＯＳＦＥＴ２がゲートリーク不良を発生していない場合には、ゲート端子Ｇがハイインピーダンス状態にある間は、ゲート電荷が保持されるので、ゲート端子Ｇの電位はそのまま保持されている。この結果、パワーＭＯＳＦＥＴ２は、オン状態が保持される。ゲート端子Ｇの電荷は、時間の経過と共に自然放電するが、その時間は比較的長時間であるので、このオン状態が保持される時間が所定時間継続すればゲートリーク不良が発生していないことを確認することができる。

一方、図３（ｂ）は、パワーＭＯＳＦＥＴ２がゲートリーク不良を発生している場合を示している。上述同様にして検査を実施すると、プリドライバＨがオフに移行してパワーＭＯＳＦＥＴ２のゲート端子Ｇがハイインピーダンス状態となると、ゲート電極に蓄積された電荷がリーク経路を介して放電していく。これにより、ゲートリーク不良が発生していない場合に比べて短時間でゲート端子Ｇの電位が低下していき、閾値電圧Ｖｔ以下になるとパワーＭＯＳＦＥＴ２はオフ状態に移行する。したがって、所定時間が経過する前にパワーＭＯＳＦＥＴ２がオフすることをもって、ゲートリーク不良が発生していることを確認することができる。なお、ゲートリーク不良が発生している場合にパワーＭＯＳＦＥＴ２がオフするまでの時間は、ゲート容量とリーク電流の大きさにより決まるのでこれを考慮して検査に要する時間を設定することができる。

（３）高速化対応時の動作
次に、上記のようにテスト制御回路１０による抵抗素子３の接続および切断の状態に切り換える機能を利用して、動作時に動作速度の制御を行う機能について図４を参照して説明する。これは、テスト制御回路１０を、リーク検査時に使用することに加えて、通常の動作時においてもＰＮＰスイッチ２の駆動制御をすることで、パワーＭＯＳＦＥＴ２の動作速度を向上させようとするものである。

前述した通常の動作の説明では、図２（ａ）に示したように、テスト制御回路１０によるＰＮＰスイッチ２をオフ状態としてＰＮＰスイッチ１が動作可能な状態としていた。プリドライバ回路９の制御によりプリドライバＬをオフさせてプリドライバＨをオンさせることでパワーＭＯＳＦＥＴ２をオン動作させている。

この場合、パワーＭＯＳＦＥＴ２がオン動作に移行する際に、前述のようにＰＮＰスイッチ１が先に動作して抵抗素子３がゲート−ソース間に接続された状態つまりプルダウン抵抗が接続された状態となるように制御していた。したがって、ＰＮＰスイッチ１がオンした後は、電源端子ＶＤからプリドライバＨを経由してパワーＭＯＳＦＥＴ２のゲート端子Ｇに係る電圧は、抵抗素子３およびＰＮＰスイッチ１にも印加される。パワーＭＯＳＦＥＴ２のゲート端子Ｇの電位は、素子のゲート容量と充電速度により上昇の仕方が決まるので、抵抗素子３が接続された状態では、若干充電速度が低下することになる。この結果、図４（ａ）に誇張して示しているように、パワーＭＯＳＦＥＴ２がオン動作するまでの時間が長くなり、オン状態に移行する時間が長くなる。

これに対して、図４（ｂ）に示すように、プリドライバ回路９によりプリドライバＬをオフ、プリドライバＨをオンさせるタイミングで、高速動作のためにテスト制御回路１０によりＰＮＰスイッチ２をオンさせるように制御する。これにより、パワーＭＯＳＦＥＴ２をオン動作させるときには、前述したようにＰＮＰスイッチ１はオフ状態に保持されるようになり、抵抗素子３つまりプルダウン抵抗が接続されない状態となる。パワーＭＯＳＦＥＴ２のゲート端子Ｇは、電源端子ＶＤからプリドライバＨを介して充電される電荷が抵抗素子３を介してソース端子側に流れることがないので、急速に電位が上昇してパワーＭＯＳＦＥＴ２をオンさせることができる。

また、プリドライバ回路９によりプリドライバＨをオフ、プリドライバＬをオンさせるタイミングでは、テスト制御回路１０によりＰＮＰスイッチ２をオフさせるように制御する。これにより、パワーＭＯＳＦＥＴ２をオフ動作させるときには、ＰＮＰスイッチ１はオン状態に保持されるようになり、抵抗素子３つまりプルダウン抵抗はＰＮＰスイッチ１のオンにより接続される状態となる。パワーＭＯＳＦＥＴ２のゲート端子Ｇの電荷は、プリドライバＬを介してソース端子Ｓ側に放電されるとともに、ゲート電位が高い状態ではＰＮＰスイッチ１がオン状態となることで抵抗素子３を介しても放電される。これにより、パワーＭＯＳＦＥＴ２のゲート端子Ｇの電位は急速に低下してパワーＭＯＳＦＥＴ２を短時間でオフさせることができる。

以上のようにパワーＭＯＳＦＥＴ２の動作制御時においてもテスト制御回路１０によりＰＮＰスイッチ２のオンオフ制御を行うことができる。これにより、パワーＭＯＳＦＥＴ２のオン動作時に抵抗素子３によるプルダウン抵抗の機能を無効化し、オフ動作時にプルダウン機能を有効化することができ、パワーＭＯＳＦＥＴ２の動作速度の向上を図ることができるようになる。

このような第１実施形態によれば、パワーＭＯＳＦＥＴ２に対して、抵抗素子３、８およびＰＮＰスイッチ１（ｐｎｐ型トランジスタ４）、ＰＮＰスイッチ２（ｐｎｐ型トランジスタ８）を設けた。テスト制御回路１０によりＰＮＰスイッチ２を制御して抵抗素子３をプルダウン抵抗として有効化する機能と、ゲート端子Ｇをハイインピーダンス状態にする機能とを切り替え可能に構成した。

これにより、通常動作時においては、抵抗素子３を有効化する制御を行なって、プルダウン抵抗としての機能により誤動作が発生するのを防止できる。また、リーク検査時には、抵抗素子３を無効化する制御を行なって、ゲート端子Ｇをハイインピーダンス状態に保持でき、これにより別途にボンディングパッドなどを設けることなく電気的な制御で検査を実施することができる。また、この場合において、抵抗素子３を無効化させるために高圧電源あるいは負電源を別途に設ける必要がないので、回路構成を簡単にでき、低コストで実現できる。

また、このような構成を利用して、パワーＭＯＳＦＥＴ２の通常動作時においても、テスト制御回路１０により抵抗素子３を有効化／無効化の切り替え制御をすることでスイッチング速度の高速化を図ることができる。

なお、上記実施形態において、抵抗素子３、５の抵抗値は、パワーＭＯＳＦＥＴ２、ＰＮＰスイッチ１、２（ｐｎｐトランジスタ４、８）の特性などに応じてプルダウン抵抗として適切な値に適宜設定することができる。

プリドライバ回路９、およびトランジスタ６、７は、この構成に限らず、パワーＭＯＳＦＥＴ２のゲート駆動をする回路であれば適宜構成することができる。また、トランジスタをｐｎｐ型のトランジスタを用いても良いし、ＭＯＳＦＥＴなどの半導体素子を用いることもできる。

パワーＭＯＳＦＥＴ２を高速動作させる場合の制御において、パワーＭＯＳＦＥＴ２をオン動作させるタイミングでＰＮＰスイッチ２をオンさせてＰＮＰスイッチ１をオフさせるようにした。そして、実施形態では、パワーＭＯＳＦＥＴ２をオフさせる時点までこの状態を継続させるようにした。しかし、パワーＭＯＳＦＥＴ２がオン状態に移行した時点でＰＮＰスイッチ２をオフさせ、ＰＮＰスイッチ１をオンさせるように制御することもできる。この場合には、パワーＭＯＳＦＥＴ２がオン状態にあるときに、抵抗素子３つまりプルダウン抵抗が接続された状態に移行させることになる。なお、このように制御する場合には、パワーＭＯＳＦＥＴ２のオフ制御時には、すでにＰＮＰスイッチ１がオン状態となっているので、プリドライバ回路９によるオフ動作の制御のみとなる。

（第２実施形態）
図５は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。第２実施形態では、半導体装置１１に用いるゲート駆動型半導体素子として、ｎチャンネル型のパワーＭＯＳＦＥＴ２に代えてｐチャンネル型のパワーＭＯＳＦＥＴ１２を用いた場合の構成を示している。

この実施形態では、ｐチャンネル型のパワーＭＯＳＦＥＴ１２を駆動制御する構成が、第１実施形態の構成に対して極性を入れ替えたコンプリメンタリな構成を基本としている。ｐチャンネル型のパワーＭＯＳＦＥＴ１２のドレイン端子ＤはボンディングパッドＰ１に接続され、ソース端子（第１端子）ＳはボンディングパッドＰ２に接続されている。ボンディングパッドＰ１、Ｐ２は、それぞれボンディングワイヤＷ１、Ｗ２により半導体装置１のリード端子Ｌ１、Ｌ２に接続されている。パワーＭＯＳＦＥＴ１２のゲート端子Ｇは、ゲート電位固定用の抵抗素子１３および第１半導体素子としてのｎｐｎ型トランジスタ１４のエミッタ−コレクタ間を直列に介した状態でソース端子Ｓに接続されている。抵抗素子１３はプルアップ抵抗として機能するものである。ｎｐｎ型トランジスタ１４のベース−コレクタ間には動作用抵抗素子としての抵抗素子１５が接続されている。

パワーＭＯＳＦＥＴ１２を駆動制御するための回路として、電源端子ＶＤとグランド端子との間にｎｐｎ型トランジスタ１６、１７（プリドライバＨ、Ｌ）の直列回路が接続されている。パワーＭＯＳＦＥＴ１２のゲート端子Ｇは、トランジスタ１６のエミッタとトランジスタ１７のコレクタとの共通接続点に接続されている。ｎｐｎ型トランジスタ１４のベースとグランド端子との間に第２半導体素子としてのｎｐｎ型トランジスタ１８が接続されている。

プリドライバ回路１９は、電源端子ＶＤから給電されるように構成され、トランジスタ１６、１７に対していずれか一方を駆動させるベース駆動信号を出力する。テスト制御回路２０はプリドライバ回路１９を介して給電され、ｎｐｎ型トランジスタ１８をオン／オフさせるためのベース信号を出力する。

上記構成の動作については、ｐチャンネル型のパワーＭＯＳＦＥＴ１２の動作に合わせて、第１実施形態とはコンプリメンタリな関係となるので、極性を異ならせるように動作させることで第１実施形態の動作と同様に動作させることができる。
そして、このような第２実施形態の構成においても、第１実施形態とほぼ同様の作用効果を得ることができる。

（第３実施形態）
図６は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。第３実施形態では、半導体装置２１として、ＰＮＰスイッチ１およびＰＮＰスイッチ２にＭＯＳＦＥＴを用いた構成としている。

すなわち、ｐｎｐ型トランジスタ４に代えて、第１半導体素子としてｐチャンネル型ＭＯＳＦＥＴ２２を設け、第１実施形態におけるＰＮＰスイッチ１として機能させる。また、ｐｎｐ型トランジスタ８に代えて、第２半導体素子としてｐチャンネル型ＭＯＳＦＥＴ２３を設け、第１実施形態におけるＰＮＰスイッチ２として機能させる構成である。

上記構成では、第１半導体素子としてＭＯＳＦＥＴ２２、第２半導体素子としてＭＯＳＦＥＴ２３を設けるので、第１実施形態と異なり、電圧駆動型となるが、制御動作としては第１実施形態とほぼ同じように動作させることができる。
したがって、このような第３実施形態によっても第１実施形態とほぼ同様の作用効果を得ることができる。

（第４実施形態）
図７は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。第４実施形態では、半導体装置２４において、ゲート制御型半導体素子としてＩＧＢＴ（insulated gate bipolar transistor）２５を設ける構成としたものである。

すなわち、ＩＧＢＴ２５のコレクタ端子ＣはボンディングパッドＰ１に接続され、エミッタ端子Ｅ（第１端子）はボンディングパッドＰ２に接続されている。ＩＧＢＴ２５のゲート端子Ｇは第１実施形態と同様に接続されている。

したがって、このような第４実施形態によっても、パワーＭＯＳＦＥＴ２に代えてゲート制御型半導体素子としてＩＧＢＴ２５を制御対象としたことを除いて、第１実施形態とほぼ同様の作用効果を得ることができる。

（第５実施形態）
図８は第５実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この第５実施形態では、半導体装置２６として、ｐｎｐ型トランジスタ４に代えて、第１半導体素子となるダイオード２７を設ける構成としている。すなわち、第１実施形態で設けているｐｎｐ型トランジスタ４のエミッタ−ベース間の部分にダイオード２７を順方向に接続した構成である。

この構成では、第１実施形態と異なり、ダイオード２７に増幅機能は無いが、順方向に電圧Ｖｆ以上が印加されると導通状態となる。テスト制御回路１０により、ＰＮＰスイッチ２（トランジスタ８）をオフにした状態では、抵抗素子３と抵抗素子５との間にＶｆ以上の電圧が印加されると導通状態となる。これにより、抵抗素子３および５がプルダウン抵抗として機能するようになる。

また、テスト制御回路１０によりＰＮＰスイッチ２（トランジスタ８）をオンにした状態では、抵抗素子５の端子電圧が電源端子ＶＤの電位に近い電位となる。この状態では、ゲート端子Ｇの電位が電源端子ＶＤの電位に達してもダイオード２７に順方向電圧Ｖｆ以上の電圧が印加されないので、オフ状態となる。したがって、リーク検査時には抵抗素子３をプルダウン抵抗として機能させないようにすることができる。
このような第５実施形態によっても第１実施形態とほぼ同様の作用効果を得ることができる。

（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

第１実施形態に対して、コンプリメンタリな回路となる第２実施形態を提示したが、同様にして第３実施形態および第４実施形態についてもコンプリメンタリな回路となる実施形態を採用することができる。なお、第５実施形態についても、コンプリメンタリな回路ではダイオード２７の接続極性を反対にすれば実現できる。

ゲート制御型半導体素子を１個設ける構成の実施形態を示したが、複数個のゲート制御型半導体素子を設ける構成の半導体装置にも適用できる。

図面中、２、１２はパワーＭＯＳＦＥＴ（ゲート制御型半導体素子）、３、１３は抵抗素子（ゲート電位固定用の抵抗素子）、４はｐｎｐ型トランジスタ（ＰＮＰスイッチ１、第１半導体素子）、５、１５は抵抗素子（動作用抵抗素子）、８はｐｎｐ型トランジスタ（ＰＮＰスイッチ２、第２半導体素子）、１０、２０はテスト制御回路（制御回路）、１４はｎｐｎ型トランジスタ（第１半導体素子）、１８はｎｐｎ型トランジスタ（第２半導体素子）、２２はｐチャンネル型ＭＯＳＦＥＴ（第１半導体素子）、２３はｐチャンネル型ＭＯＳＦＥＴ（第２半導体素子）、２５はＩＧＢＴ（ゲート制御型半導体素子）、２７はダイオード（第１半導体素子）である。

Claims (7)

1. ゲート制御型半導体素子（２、１２、２５）と、
   前記ゲート制御型半導体素子のゲート端子（Ｇ）と第１端子（Ｓ）との間に接続されるゲート電位固定用の抵抗素子（３、１３）と、
   前記抵抗素子に直列に接続され、前記ゲート制御型半導体素子の閾値電圧よりも低い動作電圧を有し、前記ゲート制御型半導体素子のゲート端子に印加される電圧が上昇したときに前記閾値電圧に達する前にオンする第１半導体素子（４、１４、２２、２７）と、
   前記第１半導体素子の動作を禁止する第２半導体素子（８、１８、２３）と、
   を備えたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１半導体素子は、バイポーラトランジスタ（４、１４）により構成され、ベース端子は動作用抵抗素子（５、１５）を介して前記ゲート制御型半導体素子の第１端子に接続されていることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記第２半導体素子を駆動する制御回路（１０）を備えたことを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記制御回路は、前記ゲート制御型半導体素子のゲートリーク試験時および前記ゲート制御型半導体素子のオン駆動制御時に前記第２半導体素子を駆動することを特徴とする半導体装置。
5. 請求項１ないし４のいずれか一項に記載の半導体装置において、
   前記ゲート制御型半導体素子は、ＭＯＳＦＥＴ（２、１２）であることを特徴とする半導体装置。
6. 請求項１ないし４のいずれか一項に記載の半導体装置において、
   前記ゲート制御型半導体素子は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：insulated gate bipolar transistor）（２５）であることを特徴とする半導体装置。
7. 請求項１ないし６のいずれか一項に記載の半導体装置において、
   前記第１半導体素子は、ＭＯＳＦＥＴ（２２）もしくはダイオード（２７）であることを特徴とする半導体装置。

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