JP2007088599A - 絶縁ゲート型半導体素子のゲート回路 - Google Patents

Abstract

【課題】 負側電源の故障が発生しても、絶縁ゲート型半導体素子が誤オン動作しないような安全な絶縁ゲート型半導体素子のゲート回路を得る。
【解決手段】 正側電源２Ａと負側電源２Ｂで動作し、絶縁ゲート型半導体素子３のゲート駆動を行うＦＥＴ１２Ａ及びＦＥＴ１２Ｂから成るトーテムポール回路と、ゲート制御ＩＣ１１と、ゲート制御ＩＣの出力とＦＥＴ１２Ａのゲート間に設けたツェナーダイオード１５Ａ及び抵抗１４Ａから成る直列回路と、ゲート制御ＩＣの出力とＦＥＴ１２Ｂのゲート間に設けたツェナーダイオード１５Ｂ及び抵抗１４Ｂから成る直列回路とで構成し、ツェナーダイオード１５Ａの降伏電圧は、正側電源の電圧からＦＥＴ１２Ａのゲートしきい値電圧を減算した値より大きく、ツェナーダイオード１５Ｂの降伏電圧は、負側電源の電圧からＦＥＴ１２Ｂのゲートしきい値電圧を減算した値より小さく選定する。
【選択図】 図１

Description

本発明は、絶縁ゲート型半導体素子の改良されたゲート回路に関する。

ＭＯＳ型ゲート構造を有する絶縁ゲート型半導体素子には、たとえばＭＯＳＦＥＴ、ＩＧＢＴ、ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）などがある。

これら絶縁ゲート型半導体素子は、電圧駆動型であり、ゲート・エミッタ間の容量を充電、放電する電流がオン・オフ切り替え時に短時間流れるだけで、定常時にはゲート電流が流れない。したがって、絶縁ゲート型半導体素子のゲートパワーはパイポーラ素子に比べ非常に小さくできる利点がある。また、絶縁ゲート型半導体素子は、ＭＯＳ型ゲート構造特有の高速動作が可能である。

このような絶縁ゲート型半導体素子のゲート回路にとって重要なことは、絶縁ゲート型半導体素子を確実にオン・オフ動作させ、誤動作による短絡などを防止することである。この確実なオン・オフ動作は、制御用の直流電源が必要なだけ供給されてはじめて成り立つのが通常であるが、制御電源電圧が低下したときにも絶縁ゲート型半導体素子の誤動作、特に誤オン動作を防止するニーズは従来からあった。

例えば、制御電源電圧が所定値以下となったとき、ゲート回路を駆動するシンク用トランジスタのコレクタ・ベース間を短絡し、絶縁ゲート型半導体素子がオンしようとしてもシンク用トランジスタの動作によって誤オンすることを阻止するゲート回路が提案されている（例えば特許文献１参照。）。
特開平５−２２６９９４号公報（第４−５頁、図１）

特許文献１で示された方法は、制御電源が単一電源の場合であり、絶縁ゲート型半導体素子のバイアスは順（正）バイアスのみを印加している。しかるに大容量の絶縁ゲート型半導体素子を使用する場合は、逆バイアスの印加も必要になる場合がある。

順バイアス、逆バイアスの両電源をもったゲート駆動回路の逆バイアス電源のみが単一故障を引き起こすと、順バイアス電源のみが供給される。そのときにゲート制御用ＩＣが動作可能範囲内であれば絶縁ゲート型半導体素子へのゲート信号は出力可能であるが、本来設計していた逆バイアス電圧とゲート抵抗によるゲートキャリアの引き抜き時間が遅くなり、結果として絶縁ゲート型半導体素子のターンオフ損失の増加、過熱、破損等の要因となる。また、本来意図していた逆バイアスの目的となるノイズによる誤オン防止の役目を果たせず、誤オンしてアーム短絡を発生させ破損させる原因にもなる。

本発明は以上のような問題点を解消するためになされたもので、逆バイアス制御電源の故障が発生した場合でも、絶縁ゲート型半導体素子が誤オン動作しないような安全な絶縁ゲート型半導体素子のゲート回路を提供することを目的とする。

上記目的を達成するため、本発明の第１の発明である絶縁ゲート型半導体素子のゲート回路は、ソース電極が正側電源の正極に接続され、ドレイン電極が絶縁ゲート型半導体素子のゲート電極に接続されたＰチャネルＦＥＴと、ソース電極が前記正側電源と直列に接続された負側電源の負極に接続され、ドレイン電極が絶縁ゲート型半導体素子のゲート電極に接続されたＮチャネルＦＥＴと、前記正側電源の正極と前記負側電源の負極から制御電圧の供給を受け、指令に従って前記制御電圧の振幅を持つゲート制御パルスを出力するゲート制御パルス発生手段と、前記ゲート制御パルス発生手段の出力と前記ＰチャネルＦＥＴのゲート電極間に設けられた第１のツェナーダイオードと第１の抵抗から成る第１の直列回路と、前記ゲート制御パルス発生手段の出力と前記ＮチャネルＦＥＴのゲート電極間に設けられた第２のツェナーダイオードと第２の抵抗から成る第２の直列回路とを具備し、前記第１のツェナーダイオードの降伏電圧は、前記正側電源の電圧から前記ＰチャネルＦＥＴのゲートしきい値電圧を減算した値より大きく選定し、前記第２のツェナーダイオードの降伏電圧は、前記負正電源の電圧から前記ＮチャネルＦＥＴのゲートしきい値電圧を減算した値より小さく選定するようにしたことを特徴としている。

また、本発明の第２の発明である絶縁ゲート型半導体素子のゲート回路は、ソース電極が正側電源の正極に接続され、ドレイン電極が絶縁ゲート型半導体素子のゲート電極に接続されたＰチャネルＦＥＴと、ソース電極が前記正側電源と直列に接続された負側電源の負極に接続され、ドレイン電極が絶縁ゲート型半導体素子のゲート電極に接続されたＮチャネルＦＥＴと、入力端と前記ＰチャネルＦＥＴのゲート電極間に設けられた第１のツェナーダイオードと第１の抵抗から成る第１の直列回路と、前記入力端と前記ＮチャネルＦＥＴのゲート電極間に設けられた第２のツェナーダイオードと第２の抵抗から成る第２の直列回路とから成るトーテムポール型増幅回路複数個と、前記正側電源の正極と前記負側電源の負極から制御電圧の供給を受け、指令に従って前記制御電圧の振幅を持つゲート制御パルスを出力して各々の前記トーテムポール型増幅回路の入力端に供給するゲート制御パルス発生手段とを具備し、前記複数個のトーテムポール型増幅回路の少なくとも１つに当該トーテムポール型増幅回路を構成する前記ＮチャネルＦＥＴのゲート電極にカソードを、ソース電極にアノードを接続した第３のツェナーダイオードと、当該ＮチャネルＦＥＴのゲート電極と前記正側電源の正極間に接続された第３の抵抗とを設けたことを特徴としている。

本発明によれば、逆バイアス制御電源の故障が発生した場合でも、絶縁ゲート型半導体素子が誤オン動作しないような安全な絶縁ゲート型半導体素子のゲート回路を提供することが可能となる。

以下、図面を参照して本発明の実施例を説明する。

図１は本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図である。図１において、ゲート回路１には正側の制御電源２Ａ及びこれと直列に接続された負側の制御電源２Ｂから正及び負の制御電圧が夫々供給されている。ゲート回路１はその出力によってフライホイールダイオード４を逆並列に接続した絶縁ゲート型半導体素子であるＩＧＢＴ３のゲートを駆動している。ＩＧＢＴ３のエミッタは制御電源２Ａと制御電源２Ｂの中点に接続されている。ここでＩＧＢＴ３は、例えばブリッジ接続して構成されたインバータ回路の１アームを形成している。以下にゲート回路１の内部構成について説明する。

制御用ＩＣ１１のＶＣＣ端子には制御電源２Ａの正極が、またＧＮＤ端子には制御電源２Ｂの負極が夫々接続されている。この制御用ＩＣ１１のＩＮ端子に所定周波数のパルス信号が指令として入力されると、ＤＲ端子から所定の出力信号が出力される。

そのソース端子が制御電源２Ａの正極に接続されているＰチャネルＦＥＴ１２Ａのドレイン端子は、抵抗１３Ａを介してＩＧＢＴ３のゲートに接続されている。同様に、そのソース端子が制御電源２Ｂの負極に接続されているＮチャネルＦＥＴ１２Ｂのドレイン端子は、抵抗１３Ｂを介してＩＧＢＴ３のゲートに接続されている。従って、ＰチャネルＦＥＴ１２Ａ、抵抗１３Ａ、抵抗１３Ｂ及びＮチャネルＦＥＴ１２Ｂで構成される直列回路は所謂トーテムポール接続されている。

制御用ＩＣ１１のＤＲ端子は、抵抗１４Ａとツェナーダイオード１５Ａの直列接続体を介してＰチャネルＦＥＴ１２Ａのゲート端子に接続されている。同様に、制御用ＩＣ１１のＤＲ端子は、抵抗１４Ｂとツェナーダイオード１５Ｂの直列接続体を介してＮチャネルＦＥＴ１２Ｂのゲート端子に接続されている。ＰチャネルＦＥＴ１２Ａ及びＮチャネルＦＥＴ１２Ｂに逆並列接続されている破線で示したダイオードはＦＥＴの寄生ダイオードを示している。また、破線で示したツェナーダイオード１６がＮチャネルＦＥＴ１２Ｂのゲート端子とソース端子間に接続されている。

次に以上の構成におけるゲート回路１の動作について説明する。

制御用ＩＣ１１はそのＩＮ端子に与えられた入力信号に応答してＤＲ端子から、ＶＣＣ端子とＧＮＤ端子間の電圧振幅を有するパルスを出力する。ＰチャネルＦＥＴ１２Ａ及びＮチャネルＦＥＴ１２Ｂから成るトーテムポール回路は制御用ＩＣ１１のＤＲ端子からのゲート制御出力信号を増幅し、抵抗１３Ａ、１３Ｂを介してＩＧＢＴ３のゲートを充放電する。抵抗１３Ａ及び１３Ｂを設けているのは、ＩＧＢＴ３のゲートの充電と放電を独立に制御するためであるが、充電時間と放電時間が同等で良い場合は抵抗１３Ａ及び１３Ｂを省略可能である。

抵抗１４ＡはＰチャネルＦＥＴ１２Ａのゲート抵抗となり、抵抗１４ＢはＮチャネルＦＥＴ１２Ｂのゲート抵抗となる。またツェナーダイオード１５Ａ及び１５Ｂがない場合、制御電源２Ａ及び２Ｂの直列回路の電圧が、たとえば１５Ｖ＋１５Ｖ＝３０Ｖとすると、ＰチャネルＦＥＴ１２ＡとＮチャネルＦＥＴ１２Ｂのゲート電圧は３０Ｖまで上昇する。通常ＦＥＴのゲート−ソース間電圧定格は±２０Ｖ程度が適切であるので、ツェナーダイオード１５Ａ及び１５Ｂによって電圧制限を行う。このとき（ツェナーダイオード１５Ａの降伏電圧）＞（順バイアス電圧−ＰチャネルＦＥＴ１２Ａのゲートしきい値電圧）となるようにツェナーダイオード１５Ａの降伏電圧を選定する。

例えば、制御電源２Ａが１５Ｖ、制御電源２Ｂも１５Ｖで、ＰチャネルＦＥＴ１２Ａのゲートしきい値電圧が２Ｖとすると、ツェナーダイオード１５Ａの降伏電圧の選定は１５Ｖ−２Ｖ＝１３Ｖ以上となる。これを例えば１４Ｖに選定したとき、制御電源２Ａ及び２Ｂの両方が正常の場合はＰチャネルＦＥＴ１２Ａを駆動する電圧は３０Ｖ−１４Ｖ＝１６Ｖとなる。

制御電源２Ｂが喪失した場合、ＰチャネルＦＥＴ１２Ａを駆動する電圧は１５Ｖ−１４Ｖ＝１Ｖとなり、これはＰチャネルＦＥＴ１２Ａのゲートしきい値電圧２Ｖより小さくなるため、ＰチャネルＦＥＴ１２Ａは駆動できなくなる。

このようにツェナーダイオード１５Ａの降伏電圧を適切に選定すると、制御電源２Ｂによる逆バイアス電圧が喪失したとき、制御用ＩＣ１１の出力は制御電源２Ａによる順バイアス電圧の範囲となるため、ＰチャネルＦＥＴ１２Ａの出力を停止させることができる。

また同様に、（ツェナーダイオード１５Ｂの降伏電圧）＜（順バイアス電圧−ＮチャネルＦＥＴ１２Ｂのゲートしきい値電圧）となるようにツェナーダイオード１５Ｂの降伏電圧を選定する。

制御電源２Ａが１５Ｖ、制御電源２Ｂが１５Ｖで、ＮチャネルＦＥＴ１２Ｂのゲートしきい値電圧が２Ｖとすると、ツェナーダイオード１５Ｂの降伏電圧の選定は１５Ｖ−２Ｖ＝１３Ｖ以下となる。これを例えば１２Ｖに選定したとき、制御電源２Ａ及び２Ｂの両方が正常の場合はＮチャネルＦＥＴ１２Ａを駆動する電圧は３０Ｖ−１２Ｖ＝１８Ｖとなる。

制御電源２Ｂが喪失した場合、ＮチャネルＦＥＴ１２Ｂを駆動する電圧は１５Ｖ−１２Ｖ＝３Ｖとなり、これはＮチャネルＦＥＴ１２Ｂのゲートしきい値電圧２Ｖ以上となるため、ＮチャネルＦＥＴ１２Ｂは駆動可能となる。

このようにツェナーダイオード１５Ｂの降伏電圧を適切に選定することにより、制御電源２Ｂによる逆バイアス電圧が喪失したとき、制御用ＩＣ１１の出力は制御電源２Ａによる順バイアス電圧の範囲となるが、上記理由によりＮチャネルＦＥＴ１２Ｂの出力は可能な状態に保たれる。

以上述べたように、制御電源２Ｂによる逆バイアス電圧が喪失しても、ＩＧＢＴ３に対して順バイアス電圧を印加することを阻止し、逆バイアス電圧なしではあるがＮチャネルＦＥＴ１２ＢによりＩＧＢＴ３のゲート−エミッタ間はパルス状に低インピーダンスに保つことが可能となる。

また、前述の説明で、制御電源２Ａと２Ｂが正常である場合に、ＰチャネルＦＥＴ１２Ａのゲート駆動電圧が定格に対してマージンが少なくなると考えられる場合は、ツェナーダイオード１５Ａの降伏電圧を更に高く選定する。同様にＮチャネルＦＥＴ１２Ｂのゲート駆動電圧が定格に対してマージンが少なくなる場合は、図１に破線で示したツェナーダイオード１６によってＮチャネルＦＥＴ１２Ｂのゲート電圧をクランプさせるようにすれば、抵抗１４Ｂに発生するロスは若干増加するが、ＦＥＴ駆動の定格電圧に対するマージンを確保することが可能となる。

また、ＮチャネルＦＥＴ１２Ｂのゲート駆動電圧をクランプするツェナーダイオード１６を設けない別の方法としては、ＩＧＢＴ３に対する逆バイアス電圧を順バイアス電圧に対して小さめに設定するようにすれば良い。例えば制御電源２Ａの電圧が１５Ｖ、制御電源２Ｂの電圧が１０Ｖであれば、ＮチャネルＦＥＴ１２Ｂを駆動する電圧は２５Ｖ−１２Ｖ＝１３Ｖとなるので、ゲート駆動定格電圧に対してマージンが生まれる。

尚、ＰチャネルＦＥＴ１２Ａはツェナーダイオード１５Ａの降伏電圧の選定によって動作電圧範囲が決定されるので、従来のように制御電圧２Ａ及び２Ｂの電圧が異常に低くなった場合を考慮して制御用ＩＣ１１の低電圧動作保証を行なう必要はない。従って、制御用ＩＣ１１は、ＩＮ端子に与えられた入力信号に応答してそのＤＲ端子をＶＣＣ端子とＧＮＤ端子との電圧の間でスイッチングすることができるような構成の、例えばＮＰＮトランジスタとＰＮＰトランジスタを組み合わせたトーテムポール回路などが適用できる。

図２は本発明の実施例２に係る絶縁ゲート型半導体素子のゲート回路の回路構成図である。この実施例２の各部について、図１の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例２が実施例１と異なる点は、制御電源２Ｂの電圧を検出する電圧検出器１７、この電圧検出器１７で検出された電圧が基準値以下であれば、制御用ＩＣ１１の出力が常時オフとなるようなＯＦＦ指令を出力する比較回路１８を設けた点である。

このように制御電源２Ｂの電圧監視を行い、電圧が基準値以下になったとき、制御用ＩＣ１１のＤＲ端子の出力を常時オフ状態に保持すれば、前述のパルス状の低インピーダンス状態は連続的な低インピーダンス状態となるので、より信頼性高くＩＧＢＴ３をオフに保つことが可能となる。

図３は本発明の実施例３に係る絶縁ゲート型半導体素子のゲート回路の回路構成図である。この実施例３の各部について、図１の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例３が実施例１と異なる点は、ＮチャネルＦＥＴ１２Ｂのゲート端子と制御電源２Ａの正極間に抵抗１９を設けるようにした点、またＮチャネルＦＥＴ１２Ｂのゲート−ソース間に接続されたツェナーダイオード１６は本実施例では必要となるので実線記載とした点である。

次に動作について説明する。実施例１の場合と同様に制御用ＩＣ１１はそのＩＮ端子に与えられた入力信号に応答してそのＤＲ端子をＶＣＣ端子とＧＮＤ端子との電圧の間でスイッチングする。ＰチャネルＦＥＴ１２ＡとＮチャネルＦＥＴ１２Ｂからなるトーテムポール型回路は制御用ＩＣ１１のＤＲ端子からの出力信号を増幅し、抵抗１３Ａ及び１３Ｂを介してＩＧＢＴ３のゲートを充放電する。実施例１の場合と同様に抵抗１４ＡはＰチャネルＦＥＴ１２Ａのゲート抵抗となり、抵抗１４ＢはＮチャネルＦＥＴ１２Ｂのゲート抵抗となる。またツェナーダイオード１５Ａ及び１５ＢはＦＥＴのゲート−ソース間電圧を制限する。この実施例２においても（ツェナーダイオード１５Ａの降伏電圧）＞（順バイアス電圧−ＰチャネルＦＥＴ１２Ａのゲートしきい値電圧）と設定する。

制御電源２Ａが１５Ｖ、制御電源２Ｂが１５Ｖで、ＰチャネルＦＥＴ１２Ａのゲートしきい値電圧が２Ｖとすると、ツェナーダイオード１５Ａの選定は１５Ｖ−２Ｖ＝１３Ｖ以上となる。これを１４Ｖとすれば、制御電源２Ａ及び２Ｂの両方が正常の場合はＰチャネルＦＥＴ１２Ａを駆動する電圧は３０Ｖ−１４Ｖ＝１６Ｖとなり、この電圧で駆動可能となる。

制御電源２Ｂが喪失した場合、ＰチャネルＦＥＴ１２Ａを駆動する電圧は１５Ｖ−１４Ｖ＝１Ｖ＜ＰチャネルＦＥＴ１２Ａのゲートしきい値電圧となるために、ＰチャネルＦＥＴ１２Ａは駆動できなくなる。

このようにツェナーダイオード１５Ａを選定することにより、実施例１の場合と同様に制御電源２Ｂによる逆バイアス電圧が喪失したとき、制御用ＩＣ１１の出力は制御電源２Ａによる順バイアス電圧の範囲となり、ＰチャネルＦＥＴ１２Ａの出力を停止させることができる。

本実施例においてもツェナーダイオード１４Ｂの降伏電圧の設定は実施例１ほど厳密でなくてよく、例えばツェナーダイオード１４Ｂの降伏電圧をツェナーダイオード１４Ａのそれと合わせ１４Ｖとしておく。

制御電源２Ａが１５Ｖ、制御電源２Ｂが１５Ｖで、ＮチャネルＦＥＴ１２Ｂのゲートしきい値電圧が２Ｖとすると、制御電源２Ａと２Ｂの両方が正常の場合はＮチャネルＦＥＴ１２Ｂの駆動電圧は３０Ｖ−１４Ｖ＝１６Ｖとなり、この電圧で駆動可能となる。

抵抗１９は抵抗１４Ｂに比べて十分に高抵抗（例えば抵抗１４Ａ及び１４Ｂは数十Ω〜数百Ωに対し、抵抗１９は数ｋΩ〜数十ｋΩとする。）に選定しておくと、制御ＩＣ１１のＤＲ端子でのスイッチングがＧＮＤ出力を出している場合でも十分にＮチャネルＦＥＴ１２Ｂのオフ動作が可能となる。また制御電源２Ａの正極の電位までＮチャネルＦＥＴ１２Ｂのゲートが上昇するので、ＮチャネルＦＥＴ１２Ｂのゲート電圧をツェナーダイオード１６でクランプする。これによりＮチャネルＦＥＴ１２Ｂのゲート駆動電圧の最終値はツェナーダイオード１６の降伏電圧となる。従って、例えばツェーダイオード１６の降伏電圧をツェーダイオード１５Ａ、１５Ｂと同じとすることによって部品の共通化を図ることが可能になる。

制御電源２Ｂが喪失した場合、ツェナーダイオード１５Ｂの降伏電圧とツェナーダイオード１５Ａの降伏電圧が等しければ、ＮチャネルＦＥＴ１２Ｂを駆動する電圧は、１５Ｖ−１４Ｖ＝１Ｖ＜ＮチャネルＦＥＴ１２Ｂのゲートしきい値電圧となるために、制御用ＩＣ１１より供給される電圧ではＮチャネルＦＥＴ１２Ｂは駆動できなくなるが、抵抗１９によって制御電源２Ａ側の正電圧が供給されるため、ＮチャネルＦＥＴ１２Ｂは駆動可能となる。

よって、制御電源２Ｂによる逆バイアス電圧が喪失しても、制御用ＩＣ１１の出力に拘わらずＮチャネルＦＥＴ１２Ｂの出力が可能であるため、ＩＧＢＴ３に対して順バイアスを印加することを阻止し、逆バイアス電圧なしではあるがＮチャネルＦＥＴ１２ＢによりＩＧＢＴ３のゲート−エミッタ間を連続的に低インピーダンスに保つことが可能となる。

更に、制御電源２Ａと２Ｂの両者が喪失したとき、ＩＧＢＴ３の主電源が生きていれば、ＩＧＢＴ３のコレクタ−ゲート間の寄生容量によりゲート電圧が上昇するようになるが、抵抗１３Ａ−ＰチャネルＦＥＴ１２Ａのドレイン−ソース間の寄生ダイオード−抵抗１９のルートでＮチャネルＦＥＴ１２Ｂのゲートにも電圧が印加されるようになるため、ＩＧＢＴ３のゲート−エミッタ間電圧はＮチャネルＦＥＴ１２Ｂのゲートしきい値電圧（２Ｖ）＋ＰチャネルＦＥＴ１２Ａの寄生ダイオードのＶＦ（０．６Ｖ）＝２．６Ｖ程度でクランプされる。

また、制御用ＩＣ１１のＶＣＣ端子−ＧＮＤ端子間にＩＧＢＴ３のゲート−エミッタ間電圧が印加され、ＤＲ端子からの出力がオン信号に切り換わっても、ＰチャネルＦＥＴ１２Ａはツェナーダイオード１５Ａで切り離されているために、誤オンを出力することはない。更に、ＮチャネルＦＥＴ１２Ｂの駆動電圧を供給するルートを形成するためにＰチャネルＦＥＴ１２Ａの寄生ダイオードを使用するが、通常ＦＥＴの寄生ダイオードの順電流はＦＥＴの順方向オン電流と同等の電流耐量を保持しているため、パルス電流を出力するＰチャネルＦＥＴ１２Ｂ用に新たなダイオードを付加する必要はなく、低コストでＩＧＢＴ３の誤点弧防止が達成できる。

また制御ＩＣ１１は、ＩＮ端子に与えられた入力信号に応答してそのＤＲ端子をＶＣＣ端子とＧＮＤ端子との電圧の間でスイッチングすることができるような構成の例えばＮＰＮトランジスタとＰＮＰトランジスタを組み合わせたトーテムポール回路などが適用できることは実施例１の場合と同様である。

図４は本発明の実施例４に係る絶縁ゲート型半導体素子のゲート回路の回路構成図である。この実施例４の各部について、図３の実施例３に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例４が実施例３と異なる点は、ゲート回路１の出力側にトーテムポール型増幅回路１Ａを設け、ゲート回路１はこのトーテムポール型増幅回路１Ａと並列にＩＧＢＴ３を駆動するように構成した点である。

トーテムポール型増幅回路１Ａの内部構成は次の通りである。

ＰチャネルＦＥＴ１２Ｃのソース端子は制御電源２Ａの正極に接続され、ドレイン端子は、抵抗１３Ｃを介してＩＧＢＴ３のゲートに接続されている。同様に、ＮチャネルＦＥＴ１２Ｄのソース端子は制御電源２Ｂの負極に接続され、ドレイン端子は、抵抗１３Ｄを介してＩＧＢＴ３のゲートに接続されている。従って、ＰチャネルＦＥＴ１２Ｃ、抵抗１３Ｃ、抵抗１３Ｄ及びＮチャネルＦＥＴ１２Ｄで構成される直列回路はトーテムポール接続されている。

制御用ＩＣ１１のＤＲ端子は、抵抗１４Ｃとツェナーダイオード１５Ｃの直列接続体を介してＰチャネルＦＥＴ１２Ｃのゲート端子に接続されている。この直列接続体に並列に、ＰチャネルＦＥＴ１２Ｃのゲート端子に電流を流す方向にダイオード２０Ａが接続されている。同様に、制御用ＩＣ１１のＤＲ端子は、抵抗１４Ｄとツェナーダイオード１５Ｄの直列接続体を介してＮチャネルＦＥＴ１２Ｄのゲート端子に接続されている。この直列接続体に並列に、ＮチャネルＦＥＴ１２Ｄのゲート端子から電流が流れ出す方向にダイオード２０Ｂが接続されている。ＰチャネルＦＥＴ１２ＣＡ及びＮチャネルＦＥＴ１２Ｄに逆並列接続されている破線で示したダイオードはＦＥＴの寄生ダイオードである。また、破線で示したツェナーダイオード１６ＡがＮチャネルＦＥＴ１２Ｂのゲート端子とソース端子間に、抵抗１９ＡがＮチャネルＦＥＴ１２Ｂのゲート端子と制御電源２Ａの正極間に夫々接続されている。

次に動作について説明する。実施例３の場合と同様、制御用ＩＣ１１はそのＩＮ端子に与えられた入力信号に応答してＤＲ端子から、ＶＣＣ端子とＧＮＤ端子間の電圧振幅を有するパルスを出力する。ＰチャネルＦＥＴ１２Ｃ及びＮチャネルＦＥＴ１２Ｄから成るトーテムポール回路は制御用ＩＣ１１のＤＲ端子からの出力信号を増幅し、抵抗１３Ｃ及び１３Ｄを介してＩＧＢＴ３のゲートを充放電する。

トーテムポール型増幅回路１Ａの動作において、抵抗１４Ｃ＞抵抗１４Ａとなるように選定すれば、ＰチャネルＦＥＴ１２Ｃの動作タイミングをＰチャネルＦＥＴ１２Ａの動作より遅らせ、抵抗１３Ａ＞抵抗１３Ｃと選定することによりＩＧＢＴ３のターンオンタイミングにおいて、ＩＧＢＴ３のしきい値電圧を超えてターンオンするまでは緩やかなゲート充電を行いターンオン時ＩＧＢＴ３の主電流変化率（ｄｉ／ｄｔ）を緩やかにして、その後は低インピーダンスで順方向電圧にゲート−エミッタ間電圧を固定するような動作を行わせることができる。

ターンオフ時には、抵抗１４Ｃ＞抵抗１４ＡであるためＰチャネルＦＥＴ１２Ｃのゲート放電が遅くなるのを防ぐ目的でダイオード２０Ａが挿入されている。また抵抗１４Ｄ＞抵抗１４Ｂと選定すれば、ＮチャネルＦＥＴ１２Ｄの動作タイミングをＮチャネルＦＥＴ１２Ｂの動作より遅らせ、抵抗１３Ｂ＞抵抗１３ＤとすることでＩＧＢＴ３のターンオフタイミングでのＩＧＢＴ３Ａのしきい値電圧を超えてターンオフするまでは緩やかなゲート放電を行いターンオフ時ＩＧＢＴ３の主電圧変化率（ｄｖ／ｄｔ）を緩やかにして、その後は低インピーダンスで逆方向電圧にゲート−エミッタ間電圧を固定するような動作を行わせることができる。またターンオン時には抵抗Ｒ１４Ｄ＞Ｒ１４ＢであるためＮチャネルＦＥＴ１２Ｄのゲート放電が遅くなるのを防ぐ目的でダイオード２０Ｂが挿入されている。

尚、図４においては、ゲート回路１の出力で直接ＩＧＢＴ３のゲートを駆動するようにしているが、抵抗１３Ａと１３Ｂのバランスによって充放電時間を決定しにくい場合があるので、その場合はゲート抵抗を介してＩＧＢＴ３を駆動するようにすれば良い。

ここで、トーテムポール型増幅回路１Ａにおけるツェナーダイオードの降伏電圧の設定は、実施例１の場合と同様に（ツェナーダイオード１５Ｃの降伏電圧）＞（順バイアス電圧−ＰチャネルＦＥＴ１２Ｃのゲートしきい値電圧）、（ツェナーダイオード１５Ｄの降伏電圧）＞（順バイアス電圧−ＰチャネルＦＥＴ１２Ｃのゲートしきい値電圧）とする。

また、実施例３の場合と同様に抵抗１９は抵抗１４Ｂより十分に高抵抗（抵抗１４Ａと１４Ｂは数十Ω〜数百Ωに対して抵抗１９は数ｋΩ〜数十ｋΩ）を選定しておけば、制御ＩＣ１１のＤＲ端子でのスイッチングがＧＮＤ出力を出している場合でも十分にＮチャネルＦＥＴ１２Ｂのオフ動作が可能となる。また制御電源２Ａの正極の電位までＮチャネルＦＥＴ１２Ｂのゲート電位が上昇するので、ＮチャネルＦＥＴ１２Ｂのゲート電圧をツェナーダイオード１６でクランプする。よってＮチャネルＦＥＴ１２Ｂのゲート駆動電圧の最終値はツェナーダイオード１６の降伏電圧となる。

上記の構成において、制御電源２Ｂが喪失した場合、実施例３で説明したとおり、制御用ＩＣ１１より供給される電圧ではＮチャネルＦＥＴ１２Ｂは駆動できなくなるが、抵抗１９より制御電圧２Ａ側の電圧が供給されるため、ＮチャネルＦＥＴ１２Ｂは駆動可能となる。

更に制御電源２Ａ及び２Ｂの両方が喪失した場合においても、ＩＧＢＴ３の主電源が生きている場合には、抵抗１３Ａ−ＰチャネルＦＥＴ１２Ａのドレイン−ソース間の寄生ダイオード−抵抗１９のルートでＮチャネルＦＥＴ１２Ｂのゲートにも電圧が印加されるようになるために、ＩＧＢＴ３のゲート−エミッタ間電圧を２．６Ｖ程度でクランプ可能となることは実施例３の場合と同様である。

トーテムポール型増幅回路１Ａにおける抵抗１９Ａとツェナーダイオード１６Ａは破線で記載しているが、これを併用する場合は抵抗１９Ａの抵抗値と抵抗１９の抵抗値を等しくし、ツェナーダイオード１６Ａの降伏電圧とツェナーダイオード１６の降伏電圧を等しくしておけば、連続的に更に信頼性高くＩＧＢＴ３のゲート−エミッタ間を低インピーダンスに保つ効果が得られる。

尚、ゲート回路１における抵抗１９とツェナーダイオード１６による効果はトーテムポール型増幅回路１Ａにおける抵抗１９Ａとツェナーダイオード１６Ａの効果と同等であるので、図４の回路構成において、抵抗１９とツェナーダイオード１６を省き、抵抗１９Ａとツェナーダイオード１６Ａによって上述したようにＩＧＢＴ３のゲート−エミッタ間を低インピーダンスに保つようにしても良い。

図４は所謂２段ゲートのゲート回路を示しているが、ゲートの段数が３段になっても、何れかの段のＮチャネルＦＥＴのゲートをツェナーダイオードで電圧クランプし、また、正側電源の正極に抵抗を介して接続するようにすれば、同様にＩＧＢＴ３のゲート−エミッタ間を低インピーダンスに保つことが可能になる。

以上説明した実施例１乃至実施例４においては、ＩＧＢＴ３の主回路構成をブリッジ接続と例示したが、ハーフブリッジ型でインバータを構成しても、３相ブリッジ構成でも同様に適用することができ同等の効果を得ることができる。また、直列接続などを行うブリッジ構成でもまったく同様に適用することができ同等の効果を得ることができる。また、上記実施例では制御対象をＩＧＢＴとしたが、同様なＭＯＳゲート入力のパワーデバイスに対しても同様に適用することができ同等の効果を奏する。従って、本願明細書におけるＩＧＢＴは、これと同様に動作する絶縁ゲート型半導体素子を全て含むものとする。

本発明の実施例１に係るゲート駆動回路の回路構成図。 本発明の実施例２に係るゲート駆動回路の回路構成図。 本発明の実施例３に係るゲート駆動回路の回路構成図。 本発明の実施例４に係るゲート駆動回路の回路構成図。

符号の説明

１ ゲート回路
１Ａ トーテムポール型増幅回路
２Ａ、２Ｂ 制御電源
３ ＩＧＢＴ
４ フライホイールダイオード
１１ 制御用ＩＣ
１２Ａ、１２Ｃ ＰチャネルＦＥＴ
１２Ｂ、１２Ｄ ＮチャネルＦＥＴ
１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ 抵抗
１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ 抵抗
１５Ａ、１５Ｂ、１５Ｃ、１５Ｄ ツェナーダイオード
１６、１６Ａ ツェナーダイオード
１７ 電圧検出器
１８ 比較回路
１９、１９Ａ 抵抗

Claims (5)

1. ソース電極が正側電源の正極に接続され、ドレイン電極が絶縁ゲート型半導体素子のゲート電極に接続されたＰチャネルＦＥＴと、
   ソース電極が前記正側電源と直列に接続された負側電源の負極に接続され、ドレイン電極が絶縁ゲート型半導体素子のゲート電極に接続されたＮチャネルＦＥＴと、
   前記正側電源の正極と前記負側電源の負極から制御電圧の供給を受け、指令に従って前記制御電圧の振幅を持つゲート制御パルスを出力するゲート制御パルス発生手段と、
   前記ゲート制御パルス発生手段の出力と前記ＰチャネルＦＥＴのゲート電極間に設けられた第１のツェナーダイオードと第１の抵抗から成る第１の直列回路と、
   前記ゲート制御パルス発生手段の出力と前記ＮチャネルＦＥＴのゲート電極間に設けられた第２のツェナーダイオードと第２の抵抗から成る第２の直列回路と
   を具備し、
   前記第１のツェナーダイオードの降伏電圧は、前記正側電源の電圧から前記ＰチャネルＦＥＴのゲートしきい値電圧を減算した値より大きく選定し、
   前記第２のツェナーダイオードの降伏電圧は、前記負正電源の電圧から前記ＮチャネルＦＥＴのゲートしきい値電圧を減算した値より小さく選定するようにしたことを特徴とする絶縁ゲート型半導体素子のゲート回路。
2. 前記負側電源の電圧が所定値以下となったとき、前記ゲート制御パルス発生手段の出力をオフ状態にホールドするようにしたことを特徴とする請求項１に記載の絶縁ゲート型半導体素子のゲート回路。
3. 前記ＮチャネルＦＥＴのゲート電極にカソードを、ソース電極にアノードを接続した第３のツェナーダイオードと、
   前記ＮチャネルＦＥＴのゲート電極と前記正側電源の正極間に接続された第３の抵抗と
   を備えたことを特徴とする請求項１に記載の絶縁ゲート型半導体素子のゲート回路。
4. 前記負側電源の電圧喪失時に、前記絶縁ゲート型半導体素子のゲート−エミッタ間を連続的に低インピーダンスとし、
   且つ前記正側及び負側電源の喪失時に、前記絶縁ゲート型半導体素子のゲート−エミッタ間をゲートしきい値電圧以下にクランプ可能となるように前記第３の抵抗の値及び前記第３のツェナーダイオードの降伏電圧を選定したことを特徴とする請求項３に記載の絶縁ゲート型半導体素子のゲート回路。
5. ソース電極が正側電源の正極に接続され、ドレイン電極が絶縁ゲート型半導体素子のゲート電極に接続されたＰチャネルＦＥＴと、
   ソース電極が前記正側電源と直列に接続された負側電源の負極に接続され、ドレイン電極が絶縁ゲート型半導体素子のゲート電極に接続されたＮチャネルＦＥＴと、
   入力端と前記ＰチャネルＦＥＴのゲート電極間に設けられた第１のツェナーダイオードと第１の抵抗から成る第１の直列回路と、
   前記入力端と前記ＮチャネルＦＥＴのゲート電極間に設けられた第２のツェナーダイオードと第２の抵抗から成る第２の直列回路と
   から成るトーテムポール型増幅回路複数個と、
   前記正側電源の正極と前記負側電源の負極から制御電圧の供給を受け、指令に従って前記制御電圧の振幅を持つゲート制御パルスを出力して各々の前記トーテムポール型増幅回路の入力端に供給するゲート制御パルス発生手段と
   を具備し、
   前記複数個のトーテムポール型増幅回路の少なくとも１つに
   当該トーテムポール型増幅回路を構成する前記ＮチャネルＦＥＴのゲート電極にカソードを、ソース電極にアノードを接続した第３のツェナーダイオードと、
   当該ＮチャネルＦＥＴのゲート電極と前記正側電源の正極間に接続された第３の抵抗と
   を設けたことを特徴とする絶縁ゲート型半導体素子のゲート回路。

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