JP7395831B2

JP7395831B2 - 駆動回路

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Publication number: JP7395831B2
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Inventors: 正志赤羽
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Description

本発明は、パワーデバイスを駆動する駆動回路に関する。

特許文献１及び２に開示されているように、ハーフブリッジ回路は、電源の高電位端子と低電位端子との間において直列接続された第１及び第２のパワースイッチング素子を有しており、第１パワースイッチング素子と第２パワースイッチング素子との間のノードがモータ等の負荷に接続されている。第１パワースイッチング素子がオン・オフし、第２パワースイッチング素子が第１パワースイッチング素子に対して相補的にオン・オフすることによって、負荷が駆動される。第２パワースイッチング素子は、電源の低電位端子の電位を基準電位として動作するローサイド制御回路によって駆動されることにより、オン・オフする。第１パワースイッチング素子は、第１パワースイッチング素子と第２パワースイッチング素子との間のノードの電位を基準電位として動作するハイサイド制御回路によって駆動されることにより、オン・オフする。

ハイサイド制御回路の前段にはレベルシフト回路が接続され、レベルシフト回路の前段には前段回路が接続されている。ハイサイド制御回路及びレベルシフト回路は高電圧で動作するものであり、前段回路は低電圧で動作するものである。前段回路は、外部からの論理入力信号に基づいてパルス型のセット信号及びリセット信号を生成し、レベルシフト回路は、セット信号及びリセット信号をレベルシフトする。ハイサイド制御回路は、レベルシフト済みのセット信号及びリセット信号に基づいて駆動信号を生成して、その駆動信号に従って第１パワースイッチング素子をオン・オフさせる。

国際公開第２０１６／１６３１４２号国際公開第２０１６／００９７１９号

ところで、第１及び第２のパワースイッチング素子のオン・オフが切り替わると、第１パワースイッチング素子と第２パワースイッチング素子との間のノードの電位が負荷のインダクタンスの影響によって電源の低電位端子の電位よりも低下して、そのノードの電圧が負電圧となることがある。そのような負電圧が発生すると、前段回路の動作が安定せず、セット信号及びリセット信号が前段回路から安定して出力されない。そのノードの電圧が負電圧状態から正常状態に復帰する際も、セット信号及びリセット信号のレベルが誤ったものとなる虞もあり、ハイサイド制御回路が誤動作する虞がある。
本発明は、上記のような従来の問題に鑑みてなされたものであって、パワーデバイスに接続されるノードに負電圧が発生した後でも、そのパワーデバイスを駆動する制御回路を正常に動作させることを目的とする。

上記目的を達成するための主たる発明は、外部から入力される論理入力信号が第１論理レベルから第２論理レベルに変化した時に内部電源によりセット信号を生成するセット側パルス生成回路と、前記論理入力信号が前記第２論理レベルから前記第１論理レベルに変化した時に前記内部電源によりリセット信号を生成するリセット側パルス生成回路と、前記セット信号をレベルシフトすることによって、レベルシフト済みセット信号を生成するセット側レベルシフト回路と、前記リセット信号をレベルシフトすることによって、レベルシフト済みリセット信号を生成するリセット側レベルシフト回路と、前記レベルシフト済みセット信号に基づいてパワーデバイスをオンさせ、前記レベルシフト済みリセット信号に基づいて前記パワーデバイスをオフさせる制御回路と、前記論理入力信号が前記第１論理レベルである時に前記パワーデバイスをオフさせ且つ前記論理入力信号が前記第２論理レベルである時に前記パワーデバイスをオンさせる状態を、前記論理入力信号に基づいて保証する保証回路と、を備える駆動回路である。

本発明の実施態様によれば、パワースイッチング素子を駆動する制御回路を正常に動作させることができる。

駆動回路、出力回路、負荷及び外部電源を示す図である。ハイサイドの入力信号、ローサイドの入力信号、セット信号、レベルシフト済みセット信号、リセット信号、レベルシフト済みリセット信号、ラッチ回路の出力及び出力信号の関係を時間軸で表したタイミングチャートである。外部電源及び駆動回路の前段回路を示す図である。ハイサイドの入力信号と各スイッチング素子の状態との関係を時間軸で表したタイミングチャートである。ハイサイドのパワースイッチング素子がオンからオフに切り替わった後の各ノードの電圧、入力信号、出力信号、各パルス生成回路の出力信号の関係を時間軸で表したタイイングチャートである。ハイサイドのパワースイッチング素子がオフからオンに切り替わった後の各ノードの電圧、入力信号、出力信号、各パルス生成回路の出力信号の関係を時間軸で表したタイイングチャートである。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝＝＝本実施形態＝＝＝＝＝
以下、図面を参照して、本発明の実施形態について説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているので、本発明の範囲を以下の実施形態及び図示例に限定するものではない。

＜＜＜１．駆動回路及び出力回路の概要＞＞＞
図１は、駆動回路１、出力回路５、負荷９及び外部電源４を示す図である。図２は、入力信号HIN、入力信号LIN、セット信号set、レベルシフト済みセット信号setdrn、リセット信号res、レベルシフト済みリセット信号resdrn、ラッチ回路２２２の出力及び出力信号HOの関係を表したタイミングチャートである。

外部電源４は、一定の直流電圧を生成して、その直流電圧を駆動回路１に供給する。
外部電源４には、容量の大きなコンデンサ４ａが接続されている。そのため、駆動回路１及び出力回路５等で発生するノイズがコンデンサ４ａによって除去され、外部電源４はそのノイズの影響を受けない。従って、外部電源４の出力電圧は安定している。

ハイサイド側の入力信号HIN及びローサイド側の入力信号LINがマイコン（不図示）から駆動回路１に入力されることによって、駆動回路１が動作する。入力信号HIN及び入力信号LINは、第１論理レベルと第２論理レベルに繰り返し切り替わる論理入力信号である。ここで、第１論理レベルとはローレベルのことをいい、第２論理レベルとはハイレベルのことをいう。

入力信号HINと入力信号LINは一般的に相補的な関係にある。つまり、入力信号HINがハイレベルである時には、入力信号LINがローレベルであり、入力信号HINがローレベルである時には、入力信号LINがハイレベルである。
なお、マイコンは駆動回路１及び出力回路５等で発生するノイズの影響を受けない。そのため、マイコンは安定して入力信号HIN及び入力信号LINを出力する。

駆動回路１がハイサイド側の入力信号HIN及びローサイド側の入力信号LINに基づいて出力回路５を駆動すると、その出力回路５が負荷９を高圧直流電源８の電圧を印加する電圧印加状態と接地電圧を印加する接地電圧印加状態とに交互に繰り返し切り替わる。

出力回路５は、ハーフブリッジを構成するパワースイッチング素子５１，５２を含んで構成される。パワースイッチング素子５１，５２はＮチャネル型のパワーＭＯＳＦＥＴであるが、ＩＧＴＢ又はバイポーラトランジスタ等といったパワーデバイスであってもよい。パワースイッチング素子５１，５２が高圧直流電源８の高電位出力端子と低電位出力端子との間に直列接続されている。パワースイッチング素子５２と高圧直流電源８の低電位出力端子との間のノードＮ１が接地されて、そのノードＮ１が基準電位とされている。パワースイッチング素子５１とパワースイッチング素子５２との間のノードＮ２が負荷９の一端に接続されている。負荷９の他端が接地されている。ノードＮ２はハイサイド直流電源６の低電位出力端子に接続されている。

駆動回路１は、ハイサイド側の入力信号HINに基づいて、パワースイッチング素子５１をオン・オフさせる。更に、駆動回路１は、ローサイド側の入力信号LINに基づいて、パワースイッチング素子５１に対して相補的にパワースイッチング素子５２をオン・オフさせる。パワースイッチング素子５１がオンし且つパワースイッチング素子５２がオフすると、ノードＮ２の電位が高圧直流電源８の出力電圧となり、負荷９が電圧印加状態となる。パワースイッチング素子５１がオフし且つパワースイッチング素子５２がオンすると、ノードＮ２の電位が基準電位になり、負荷９が接地電圧印加状態となる。従って、ノードＮ２の電位は基準電位から高圧直流電源８の出力電圧までの間で変動し得る。ここで、負荷９が電圧印加状態からデッドタイムを経て接地電圧印加状態に切り替わるが、そのデッドタイムではパワースイッチング素子５１，５２が共にオフすることによって、高圧直流電源８のショート及び貫流電流が防止される。同様に、負荷９が接地電圧印加状態からデッドタイムを経て電圧印加状態に切り替わる。

＜＜＜２．駆動回路の構成＞＞＞
駆動回路１は前段回路１０、後段回路２０及びローサイド制御回路４０を含んで構成される。
駆動回路１は１つのチップに内蔵されている。但し、前段回路１０及び後段回路２０が共通のチップに内蔵され、ローサイド制御回路４０が別のチップに内蔵されていてもよい。或いは、前段回路１０及びローサイド制御回路４０が共通のチップに内蔵され、後段回路２０が別のチップに内蔵されていてもよい。後段回路２０及びローサイド制御回路４０が共通のチップに内蔵され、前段回路１０が別のチップに内蔵されていてもよい。或いは、前段回路１０、後段回路２０及びローサイド制御回路４０が別々のチップに内蔵されていてもよい。

前段回路１０は低電圧で動作し、後段回路２０は高電圧で動作する。
前段回路１０は内部電源１１、入力回路１２、パルス生成回路１３、バッファー回路１４を含んで構成される。後段回路２０はレベルシフト回路２１、ハイサイド制御回路２２及びダイオード２８，２９を含んで構成される。

＜＜＜２－１．ローサイド制御回路＞＞＞
ローサイド制御回路４０には、ローサイドの直流電源７から電力が供給されるとともに、マイコンから入力信号LINが入力される。ローサイド制御回路４０は、入力信号LINに基づいて、パワースイッチング素子５１に対して相補的にパワースイッチング素子５２をオン・オフさせる。

＜＜＜２－２．内部電源＞＞＞
内部電源１１は、外部電源４から電力の供給を受けるとともに、外部電源４の出力電圧よりも低い一定の直流電圧を外部電源４の電力から生成する。内部電源１１は、その直流電圧を入力回路１２及びパルス生成回路１３に供給する。

＜＜＜２－３．入力回路＞＞＞
図３は、入力回路１２、パルス生成回路１３、バッファー回路１４及び入力制御状態保証回路１５を示す図である。図４は、パルス生成回路１３の各スイッチング素子１３３ａ，１３４ａ，１３３ｂ，１３４ｂの状態と入力制御状態保証回路１５の各スイッチング素子１５１ａ，１５２ａ，１５１ｂ，１５２ｂの状態と入力信号HINとの関係を示したタイミングチャートである。

入力回路１２はコンパレータ１２１及びノイズフィルタ１２２を含んで構成される。コンパレータ１２１は、内部電源１１により生成された参照電圧Refと入力信号HINのレベルとを比較する。入力信号HINのレベルが参照電圧Refよりも高ければ、コンパレータ１２１の出力信号がハイレベルである。入力信号HINのレベルが参照電圧Refよりも低ければ、コンパレータ１２１の出力信号がローレベルである。

ノイズフィルタ１２２は例えばローパスフィルタである。ノイズフィルタ１２２はコンパレータ１２１の出力信号のノイズを除去する。ノイズフィルタ１２２によるノイズ除去後の信号が入力回路１２の出力信号であり、その出力信号がパルス生成回路１３に入力される。入力回路１２の遅延を考慮しなければ、入力回路１２の出力信号は入力信号HINに同期する。

＜＜＜２－４．パルス生成回路＞＞＞
パルス生成回路１３は、セット側パルス生成回路１３ａとリセット側パルス生成回路１３ｂとを含んで構成される。セット側パルス生成回路１３ａは、入力回路１２の出力信号がローレベルからハイレベルに立ち上がる時においてパルスを発生させるとともに、そのパルス発生時にハイレベルであるとともにそのパルス消失時にローレベルであるセット信号set（図２参照）を出力する。また、リセット側パルス生成回路１３ｂは、入力回路１２の出力信号がハイレベルからローレベルに立ち下がる時においてパルスを発生させて、そのパルス発生時にハイレベルであるとともにそのパルス消失時においてローレベルであるリセット信号res（図２参照）を出力する。セット信号setがハイレベルであるタイミングとリセット信号resがハイレベルであるタイミングは時間的にずれている。セット信号set及びリセット信号resは後段回路２０のレベルシフト回路２１に入力される。

セット側パルス生成回路１３ａはセット側エッジ検出回路１３１ａ、インバータ１３２ａ，スイッチング素子（第３スイッチング素子）１３３ａ、スイッチング素子（第４スイッチング素子）１３４ａ及びセット側ツェナーダイオード（セット側クランプ素子）１３５ａを含んで構成される。リセット側パルス生成回路１３ｂはリセット側エッジ検出回路１３１ｂ、インバータ１３２ｂ，スイッチング素子（第７スイッチング素子）１３３ｂ、スイッチング素子（第８スイッチング素子）１３４ｂ及びリセット側ツェナーダイオード（リセット側クランプ素子）１３５ｂを含んで構成される。

セット側エッジ検出回路１３１ａは、入力回路１２の出力信号がローレベルからハイレベルに変化する立ち上がりエッジを検出すると、パルスを発生させる。セット側エッジ検出回路１３１ａは、パルス発生時にハイレベルであるとともにそのパルス消失時にローレベルである信号をインバータ１３２ａに出力する。インバータ１３２ａは、セット側エッジ検出回路１３１ａの出力信号を反転させて、反転後の信号をスイッチング素子１３３ａ及びスイッチング素子１３４ａのゲートに出力する。

スイッチング素子１３３ａはＰチャネル型のＭＯＳＦＥＴであり、スイッチング素子１３４ａがＮチャネル型のＭＯＳＦＥＴである。スイッチング素子１３３ａのソースが内部電源１１に接続され、スイッチング素子１３３ａのドレインがスイッチング素子１３４ａのドレインに接続され、スイッチング素子１３４ａのソースが接地されて基準電位とされている。

セット側ツェナーダイオード１３５ａがノードＮ３と接地との間に逆バイアス的に接続されている。つまり、セット側ツェナーダイオード１３５ａのカソードがノードＮ３に接続され、セット側ツェナーダイオード１３５ａのアノードが接地に接続されて基準電位とされている。なお、セット側ツェナーダイオード１３５ａの降伏電圧（例えば５．５Ｖ）は、内部電源１１の出力電圧（例えば、５Ｖ）より高く、外部電源４の出力電圧（例えば、３０Ｖ）より低い。したがって、セット側ツェナーダイオード１３５ａは、後述するセット側レベルシフトスイッチング素子２１１ａのゲートが接続されるノードＮ３の電圧が必要以上に高くならないよう、ノードＮ３の電圧を降伏電圧にクランプする。

インバータ１３２ａの出力信号がローレベルである時、つまり入力信号HINが立ち上がる時、スイッチング素子１３３ａがオンするとともにスイッチング素子１３４ａがオフする（図４参照）。そのため、ノードＮ３には内部電源１１の電圧が印加され、ノードＮ３がハイレベルとなる。インバータ１３２ａの出力信号がハイレベルである時、スイッチング素子１３３ａがオフするとともにスイッチング素子１３４ａがオンする。そのため、ノードＮ３がローレベルの基準電位になる。ノードＮ３の電圧がセット信号setとして出力される。

リセット側エッジ検出回路１３１ｂは、入力回路１２の出力信号がハイレベルからローレベルに変化する立ち下がりエッジを検出すると、パルスを発生させる。リセット側エッジ検出回路１３１ｂは、パルス発生時にハイレベルであるとともにそのパルス消失時にローレベルである信号をインバータ１３２ｂに出力する。インバータ１３２ｂは、リセット側エッジ検出回路１３１ｂの出力信号を反転させて、反転後の信号をスイッチング素子１３３ｂ及びスイッチング素子１３４ｂのゲートに出力する。

スイッチング素子１３３ｂはＰチャネル型のＭＯＳＦＥＴであり、スイッチング素子１３４ｂがＮチャネル型のＭＯＳＦＥＴである。スイッチング素子１３３ｂのソースが内部電源１１に接続され、スイッチング素子１３３ｂのドレインがスイッチング素子１３４ｂのドレインに接続され、スイッチング素子１３４ｂのソースが接地されて基準電位とされている。

リセット側ツェナーダイオード１３５ｂがノードＮ４と接地との間に逆バイアス的に接続されている。つまり、リセット側ツェナーダイオード１３５ｂのカソードがノードＮ４に接続され、リセット側ツェナーダイオード１３５ｂのアノードが接地に接続されて基準電位とされている。なお、リセット側ツェナーダイオード１３５ｂの降伏電圧（例えば５．５Ｖ）も、セット側ツェナーダイオード１３５ａと同様である。このため、リセット側ツェナーダイオード１３５ｂは、後述するリセット側レベルシフトスイッチング素子２１１ｂのゲートが接続されるノードＮ４の電圧が必要以上に高くならないよう、ノードＮ４の電圧を降伏電圧にクランプする。

インバータ１３２ｂの出力信号がローレベルである時、つまり入力信号HINが立ち下がる時、スイッチング素子１３３ｂがオンするとともにスイッチング素子１３４ｂがオフする（図４参照）。そのため、ノードＮ４には内部電源１１の電圧が印加され、ノードＮ４がハイレベルとなる。インバータ１３２ｂの出力信号がハイレベルである時、スイッチング素子１３３ｂがオフするとともにスイッチング素子１３４ｂがオンする。そのため、ノードＮ４がローレベルの基準電位になる。

＜＜＜２－５．レベルシフト回路及びクランプダイオード＞＞＞
図１に示すように、レベルシフト回路２１は、セット側レベルシフト回路２１ａとリセット側レベルシフト回路２１ｂとを含んで構成される。セット側レベルシフト回路２１ａは、セット側パルス生成回路１３ａにより出力されたセット信号setを反転しつつ直流レベルをシフトし、レベルシフト済みセット信号setdrn（図２参照）としてハイサイド制御回路２２に出力する。更に、リセット側レベルシフト回路２１ｂは、リセット側パルス生成回路１３ｂにより出力されたリセット信号resを反転しつつ直流レベルをシフトし、レベルシフト済みリセット信号resdrn（図２参照）としてハイサイド制御回路２２に出力する。

セット側レベルシフト回路２１ａは、セット側レベルシフトスイッチング素子２１１ａ及び抵抗器２１２ａを含んで構成される。リセット側レベルシフト回路２１ｂは、リセット側レベルシフトスイッチング素子２１１ｂ及び抵抗器２１２ｂを含んで構成される。

レベルシフトスイッチング素子２１１ａ，２１１ｂは高耐圧のＮチャネル型ＭＯＳＦＥＴであるが、バイポーラトランジスタであってもよい。セット側レベルシフトスイッチング素子２１１ａの閾値電圧（例えば、１．５Ｖ）はセット側ツェナーダイオード１３５ａの降伏電圧（例えば、５．５Ｖ）よりも低く設定され、リセット側レベルシフトスイッチング素子２１１ｂの閾値電圧はリセット側ツェナーダイオード１３５ｂの降伏電圧よりも低く設定されている。閾値電圧とは、レベルシフトスイッチング素子２１１ａ，２１１ｂがオンする時のゲート―ソース間の電圧である。なお、レベルシフトスイッチング素子２１１ａ，２１１ｂがバイポーラトランジスタである場合、閾値電圧は、バイポーラトランジスタがオンするときの電圧（例えば、０．７Ｖ）である。

抵抗器２１２ａとセット側レベルシフトスイッチング素子２１１ａとはハイサイド直流電源６の高電位出力端子と接地との間において直列接続されている。つまり、セット側レベルシフトスイッチング素子２１１ａのドレインが抵抗器２１２ａを介してハイサイド直流電源６の高電位出力端子に接続され、セット側レベルシフトスイッチング素子２１１ａのソースが接地に接続されている。

抵抗器２１２ｂとリセット側レベルシフトスイッチング素子２１１ｂがハイサイド直流電源６の高電位出力端子と接地との間で直列接続されている。つまり、リセット側レベルシフトスイッチング素子２１１ｂのドレインが抵抗器２１２ｂを介してハイサイド直流電源６の高電位出力端子に接続され、リセット側レベルシフトスイッチング素子２１１ｂのソースが接地に接続されている。

ダイオード２８のアノードがノードＮ２に接続され、ダイオード２８のカソードが抵抗器２１２ａとセット側レベルシフトスイッチング素子２１１ａとの間のノードＮ５に接続されている。ダイオード２８がノードＮ５の電位をノードＮ２の電位にクランプするので、ノードＮ５の電圧がノードＮ２の電位を基準とする。そのため、過電圧がハイサイド制御回路２２に入力されないようになっている。

ダイオード２９のアノードがノードＮ２に接続され、ダイオード２９のカソードが抵抗器２１２ｂとリセット側レベルシフトスイッチング素子２１１ｂとの間のノードＮ６に接続されている。ダイオード２９がノードＮ６の電位をノードＮ２の電位にクランプするので、ノードＮ６の電圧がノードＮ２の電位を基準とする。そのため、過電圧がハイサイド制御回路２２に入力されないようになっている。

セット側レベルシフトスイッチング素子２１１ａのゲートがセット側パルス生成回路１３ａの出力端子に、つまりスイッチング素子１３３ａとスイッチング素子１３４ａとの間のノードＮ３に接続されている。セット側パルス生成回路１３ａによって出力されたセット信号setがセット側レベルシフトスイッチング素子２１１ａのゲートに入力される。セット側レベルシフトスイッチング素子２１１ａはセット信号setに基づいてオン・オフする。セット側レベルシフトスイッチング素子２１１ａがオフすると、ドレイン電圧（ノードＮ５の電圧）がハイサイド直流電源６によって引き上げられてハイレベルとなる。セット側レベルシフトスイッチング素子２１１ａがオンすると、ノードＮ５の電圧が接地によって引き下げられてローレベルとなる。ノードＮ５の電圧がレベルシフト済みセット信号setdrnとしてハイサイド制御回路２２に入力される。

リセット側レベルシフトスイッチング素子２１１ｂのゲートがリセット側パルス生成回路１３ｂの出力端子に、スイッチング素子１３３ｂとスイッチング素子１３４ｂとの間のノードＮ４に接続されている。リセット側パルス生成回路１３ｂによって出力されたリセット信号resがリセット側レベルシフトスイッチング素子２１１ｂのゲートに入力される。リセット側レベルシフトスイッチング素子２１１ｂはリセット信号resに基づいてオン・オフする。リセット側レベルシフトスイッチング素子２１１ｂがオフすると、ノードＮ６の電圧がハイサイド直流電源６によって引き上げられてハイレベルとなる。リセット側レベルシフトスイッチング素子２１１ｂがオンすると、ノードＮ６の電圧が接地によって引き下げられてローレベルとなる。ノードＮ６の電圧がレベルシフト済みリセット信号resdrnとしてハイサイド制御回路２２に入力される。

レベルシフト済みセット信号setdrnがローレベルであるタイミングとレベルシフト済みリセット信号resdrnがローレベルであるタイミングは時間的にずれている。

＜＜＜２－６．ハイサイド制御回路＞＞＞
ハイサイド制御回路２２は、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrmに基づいて出力信号HOを生成して、その出力信号HOをパワースイッチング素子５１のゲートに出力する。これにより、ハイサイド制御回路２２がパワースイッチング素子５１をオン・オフさせる。レベルシフト済みセット信号setdrnがローレベルであり且つレベルシフト済みリセット信号resdrmがハイレベルである場合、ハイサイド制御回路２２が出力信号HOをハイレベルにする。レベルシフト済みセット信号setdrnとレベルシフト済みリセット信号resdrmが共にローレベル又はハイレベルである場合、ハイサイド制御回路２２が出力信号HOのレベルを維持する。レベルシフト済みセット信号setdrnがハイレベルであり且つレベルシフト済みリセット信号resdrmがローレベルである場合、ハイサイド制御回路２２が出力信号HOをローレベルにする。

ハイサイド制御回路２２は保護回路２２１、ラッチ回路２２２及びハイサイドドライバ２２３を含んで構成される。

保護回路２２１には、ノードＮ２の電位を基準としたハイサイド直流電源６の電圧が与えられる。また、保護回路２２１には、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrmが入力される。保護回路２２１は、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrmに基づいて、ラッチ回路２２２を制御する。図２に示すように、レベルシフト済みセット信号setdrnがローレベルであり且つレベルシフト済みリセット信号resdrmがハイレベルである場合、保護回路２２１がハイレベルの信号をラッチ回路２２２に出力する。レベルシフト済みセット信号setdrnがハイレベルであり且つレベルシフト済みリセット信号resdrmがローレベルである場合、保護回路２２１がローレベルの信号をラッチ回路２２２に出力する。レベルシフト済みセット信号setdrnとレベルシフト済みリセット信号resdrmが共にローレベル又はハイレベルである場合、保護回路２２１が出力をハイインピーダンスにする。

ラッチ回路２２２には、ノードＮ２の電位を基準としたハイサイド直流電源６の出力電圧が供給される。ラッチ回路２２２は保護回路２２１の出力に応じて制御される。ラッチ回路２２２は、保護回路２２１の出力（ラッチ回路２２２の入力）がハイレベル又はローレベルであればその値を記憶して出力する。また、ラッチ回路２２２は、保護回路２２１の出力が高インピーダンスになると、保護回路２２１の出力が高インピーダンスになる直前に記憶した値を保持・出力する。

ここで、駆動回路１が正常の場合、レベルシフト済みセット信号setdrnがローレベルであり且つレベルシフト済みリセット信号resdrmがハイレベルである時には、ラッチ回路２２２の出力がハイレベルとなる。その後、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrmが共にローレベルである時には、ラッチ回路２２２の出力がハイレベルに保持される。レベルシフト済みセット信号setdrnがハイレベルであり且つレベルシフト済みリセット信号resdrmがローレベルである時には、ラッチ回路２２２の出力がローレベルである。その後、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrmが共にローレベルである時には、ラッチ回路２２２の出力がローレベルに保持される。

一方、ノードＮ５，Ｎ６の電位が変動すると、レベルシフトスイッチング素子２１１ａ，２１１ｂの寄生容量等に起因したｄｖ／ｄｔノイズが発生して、電流がレベルシフトスイッチング素子２１１ａ，２１１ｂに同時に流れてしまう。そうすると、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrmが共に誤ってローレベルになる。そのため、保護回路２２１の出力がハイインピーダンスになり、ラッチ回路２２２の出力のレベルが保持される。

ハイサイドドライバ２２３には、ノードＮ２の電位を基準としたハイサイド直流電源６の出力電圧が供給される。また、ハイサイドドライバ２２３には、ラッチ回路２２２の出力が入力される。ハイサイドドライバ２２３は、ラッチ回路２２２の出力に応じた出力信号HOを生成して、その出力信号HOをパワースイッチング素子５１のゲートに出力する。つまり、ハイサイドドライバ２２３は、ラッチ回路２２２の出力がローレベルであれば、出力信号HOをローレベルにし、ラッチ回路２２２の出力がハイレベルであれば、出力信号HOをハイレベルにする。

なお、ハイサイド制御回路２２の構成要素が特許第３４２９９３７号公報に開示されたものであってもよい。

＜＜＜２－７．バッファー回路＞＞＞
図１及び図３に示すように、バッファー回路１４には、外部電源４の出力電圧が供給される。
バッファー回路１４は、入力信号HINに対して同相の信号及び逆相の信号を入力制御状態保証回路１５に出力する。

バッファー回路１４は、インバータ１４１，１４２を含んで構成される。
インバータ１４１には、入力信号HINが入力される。インバータ１４１は、入力信号HINを反転することによって、入力信号HINに対して逆相の信号をインバータ１４２及び入力制御状態保証回路１５に出力する。インバータ１４２は、インバータ１４１の出力信号を反転することによって、入力信号HINに対して同相の信号を入力制御状態保証回路１５に出力する。

なお、入力信号HINの代わりに入力回路１２の出力信号がバッファー回路１４に入力されてもよい。

＜＜＜２－８．入力制御状態保証回路＞＞＞
入力制御状態保証回路１５には、外部電源４の出力電圧が供給される。
入力制御状態保証回路１５は、セット側入力制御状態保証回路１５ａとリセット側入力制御状態保証回路１５ｂとを含んで構成される。

セット側入力制御状態保証回路１５ａは、バッファー回路１４のインバータ１４１の出力信号に基づいて、入力信号HINがハイレベルである時に、セット側パルス生成回路１３ａの出力端子の電圧、つまりスイッチング素子１３３ａとスイッチング素子１３４ａとの間のノードＮ３の電圧を外部電源４によってプルアップする。更に、セット側入力制御状態保証回路１５ａは、バッファー回路１４のインバータ１４１の出力信号に基づいて、入力信号HINがローレベルである時に、ノードＮ３の電圧を接地によってプルダウンする。ここで、ノードＮ３の電圧のプルアップ及びプルダウンは、セット側パルス生成回路１３ａによるセット側レベルシフトスイッチング素子２１１ａのオン・オフ動作に影響を及ぼすものではない。

リセット側入力制御状態保証回路１５ｂは、バッファー回路１４のインバータ１４２の出力信号に基づいて、入力信号HINがローレベルである時に、リセット側パルス生成回路１３ｂの出力端子の電圧、つまりスイッチング素子１３３ｂとスイッチング素子１３４ｂとの間のノードＮ４の電圧を外部電源４によってプルアップする。更に、リセット側入力制御状態保証回路１５ｂは、バッファー回路１４のインバータ１４２の出力信号に基づいて、入力信号HINがハイレベルである時に、ノードＮ４の電圧を接地によってプルダウンする。ノードＮ４の電圧のプルアップ及びプルダウンは、リセット側パルス生成回路１３ｂによるリセット側レベルシフトスイッチング素子２１１ｂのオン・オフ動作に影響を及ぼすものではない。

セット側入力制御状態保証回路１５ａはスイッチング素子（第１スイッチング素子）１５１ａ、スイッチング素子（第２スイッチング素子）１５２ａ及びセット側抵抗器１５３ａを含んで構成される。リセット側入力制御状態保証回路１５ｂはスイッチング素子（第５スイッチング素子）１５１ｂ、スイッチング素子（第６スイッチング素子）１５２ｂ及びリセット側抵抗器１５３ｂを含んで構成される。スイッチング素子１５１ａ，１５１ｂはＰチャネル型のＭＯＳＦＥＴであり、スイッチング素子１５２ａ，１５２ｂがＮチャネル型のＭＯＳＦＥＴである。

スイッチング素子１５１ａのソースが外部電源４に接続されている。セット側抵抗器１５３ａがスイッチング素子１５１ａのドレインとスイッチング素子１５２ａのドレインとの間に接続されている。スイッチング素子１５２ａのソースが接地されて基準電位とされている。スイッチング素子１５１ａ及びスイッチング素子１５２ａのゲートがバッファー回路１４のインバータ１４１の出力端子に接続されている。セット側抵抗器１５３ａとスイッチング素子１５２ａの間のノードが、セット側パルス生成回路１３ａの出力端子に、つまりスイッチング素子１３３ａとスイッチング素子１３４ａとの間のノードＮ３に接続されている。

スイッチング素子１５１ｂのソースが外部電源４に接続されている。リセット側抵抗器１５３ｂがスイッチング素子１５１ｂのドレインとスイッチング素子１５２ｂのドレインとの間に接続されている。スイッチング素子１５２ｂのソースが接地されて基準電位とされている。スイッチング素子１５１ｂ及びスイッチング素子１５２ｂのゲートがバッファー回路１４のインバータ１４２の出力端子に接続されている。リセット側抵抗器１５３ｂとスイッチング素子１５２ｂの間のノードが、リセット側パルス生成回路１３ｂの出力端子に、つまりスイッチング素子１３３ｂとスイッチング素子１３４ｂとの間のノードＮ４に接続されている。

インバータ１４１の出力信号がスイッチング素子１５１ａ，１５２ａのゲートに入力され、これによりスイッチング素子１５１ａが入力信号HINと同相的にオン・オフし、スイッチング素子１５２ａがスイッチング素子１５１ａに対して相補的にオン・オフする。入力信号HINがハイレベルである時、つまりインバータ１４１の出力信号がローレベルである時、スイッチング素子１５１ａがオンするとともにスイッチング素子１５２ａがオフする。そのため、セット側パルス生成回路１３ａの出力端子（つまり、ノードＮ３）の電圧が外部電源４によってプルアップされる。一方、入力信号HINがローレベルである時、つまりインバータ１４１の出力信号がハイレベルである時、スイッチング素子１５１ａがオフするとともにスイッチング素子１５１ｂがオンする。そのため、セット側パルス生成回路１３ａの出力端子の電圧が接地によってプルダウンされる。

ここで、スイッチング素子１３３ａのオン時の抵抗値をR_133a [Ω] とし、セット側抵抗器１５３ａの抵抗値をR_153a [Ω] とし、スイッチング素子１５１ａのオン時の抵抗値をR_151a [Ω] とした場合、次式（１）が成立する。

そのため、スイッチング素子１３３ａ，１５１ａがオンし且つスイッチング素子１３４ａ，１５２ａがオフした時には、ノードＮ３の電圧は外部電源４の影響を殆ど受けず、内部電源１１の電圧、スイッチング素子１３３ａのオン時の抵抗によって決まる。つまり、ハイレベルであるセット信号setのレベルは外部電源４によって僅かにしかプルアップされない。それゆえ、セット側スイッチング素子２１１ａのゲートが過電圧となることはない。

また、スイッチング素子１３４ａのオン時の抵抗値をR_134a [Ω] とし、外部電源４の出力電圧の値をV_CC [Ｖ] とし、セット側レベルシフトスイッチング素子２１１ａの閾値電圧の値をV_THa[Ｖ] とした場合、次式（２）が成立する。

そのため、スイッチング素子１３４ａ，１５１ａがオンし且つスイッチング素子１３３ａ，１５２ａがオフした時には、たとえノードＮ３の電圧が外部電源４によってプルアップされたものとしても、ノードＮ３の電圧がセット側レベルシフトスイッチング素子２１１ａの閾値電圧よりも低い。そのため、セット側レベルシフトスイッチング素子２１１ａがオフする。なお、スイッチング素子１５１ａのオン時の抵抗値が十分に大きければ、セット側抵抗器１５３ａが無くてもよく、その場合、上述の２つの式においてR_153a＝０である。

インバータ１４２の出力信号がスイッチング素子１５１ｂ，１５２ｂのゲートに入力され、これによりスイッチング素子１５１ｂが入力信号HINの反転信号と同相的にオン・オフし、スイッチング素子１５２ｂがスイッチング素子１５１ｂに対して相補的にオン・オフする。入力信号HINがハイレベルである時、つまりインバータ１４２の出力信号がハイレベルである時、スイッチング素子１５２ｂがオンするとともにスイッチング素子１５１ｂがオフする。そのため、リセット側パルス生成回路１３ｂの出力端子（つまり、ノードＮ４）の電圧が接地によってプルダウンされる。一方、入力信号HINがローレベルである時、つまりインバータ１４２の出力信号がローレベルである時、スイッチング素子１５２ｂがオフするとともにスイッチング素子１５１ｂがオンする。そのため、リセット側パルス生成回路１３ｂの出力端子の電圧が外部電源４によってプルアップされる。

ここで、スイッチング素子１３３ｂのオン時の抵抗値をR_133b [Ω] とし、リセット側抵抗器１５３ｂの抵抗値をR_153b [Ω] とし、スイッチング素子１５１ｂのオン時の抵抗値をR_151b [Ω] とし、スイッチング素子１３４ｂのオン時の抵抗値をR_134b [Ω] とし、外部電源４の出力電圧の値をV_CC [Ｖ] とし、リセット側レベルシフトスイッチング素子２１１ｂの閾値電圧の値をV_THb[Ｖ] とした場合、次式（３），（４）が成立する。

式（３）が成立することによって、スイッチング素子１３３ｂ，１５１ｂがオンし且つスイッチング素子１３４ｂ，１５２ｂがオフした時には、ハイレベルであるリセット信号resのレベルは外部電源４によって僅かにしかプルアップされない。そのため、リセット側スイッチング素子２１１ｂのゲートが過電圧となることはない。
また、式（４）が成立することによって、スイッチング素子１３４ｂ，１５１ｂがオンし且つスイッチング素子１３３ｂ，１５２ｂがオフした時には、たとえノードＮ４の電圧が外部電源４によってプルアップされたものとしても、ノードＮ４の電圧がリセット側レベルシフトスイッチング素子２１１ｂの閾値電圧よりも低い。そのため、リセット側レベルシフトスイッチング素子２１１ｂがオフする。なお、スイッチング素子１５１ｂのオン時の抵抗値が十分に大きければ、リセット側抵抗器１５３ｂが無くてもよく、その場合、上述の式においてR_153b＝０である。

上記のバッファー回路１４とセット側入力制御状態保証回路１５ａの組合せの動作遅延時間は、入力回路１２とセット側パルス生成回路１３ａの組合せの動作遅延時間よりも小さい。これは、入力回路１２のノイズフィルタ１２２がローパスフィルタであり、ノイズフィルタ１２２の出力信号が入力信号に対して遅延するためである。
同様に、バッファー回路１４とリセット側入力制御状態保証回路１５ｂの組合せの動作遅延時間は、入力回路１２とリセット側パルス生成回路１３ｂの組合せの動作遅延時間よりも小さい。

＜＜＜３．負電圧の発生時＞＞＞
入力信号HIN及び出力信号HOの立ち上がり又は立ち下がりの後、つまりパワースイッチング素子５１，５２のオン・オフ切り替わり後、負荷９のインダクタンスとｄｖ／ｄｔの影響によって、図５及び図６のチャートに示すようにノードＮ２が負電圧になる虞がある。また、三相電流、雷サージ、ＥＳＤサージ等といった外来ノイズの発生時にも、ノードＮ２が負電圧になる虞がある。

ノードＮ２が負電圧になった場合、前段回路１０が後段回路２０の影響を受けて、前段回路１０の動作が不安定になる。特に、内部電源１１が正常に動作せず、入力回路１２及びパルス生成回路１３も正常に動作しない。具体的には、内部電源１１からの出力電圧が低下し、パルス生成回路１３の出力がハイインピーダンス状態となることがある。そうした場合、セット側パルス生成回路１３ａ及びリセット側パルス生成回路１３ｂの出力信号（セット信号set、リセット信号res）が安定しない。そのため、ノードＮ２が負電圧状態から正常状態に復帰した時には、セット側パルス生成回路１３ａ及びリセット側パルス生成回路１３ｂの出力信号が不定となってしまう。

ところが、入力信号HINを出力するマイコン及び外部電源４は後段回路２０の影響を受けないため、たとえノードＮ２が負電圧になっても、マイコン及び外部電源４が正常に動作する。そのため、外部電源４が供給されるバッファー回路１４、セット側入力制御状態保証回路１５ａとリセット側入力制御状態保証回路１５ｂは正常に動作する。そうすると、ノードＮ２が負電圧状態から正常状態に復帰した時にセット側パルス生成回路１３ａ及びリセット側パルス生成回路１３ｂの出力信号が不定であっても、ハイサイド制御回路２２が誤動作しない。そのため、ハイサイド制御回路２２の出力信号HOは、復帰後も、ノードＮ２が負電圧になる前の状態を維持する。このことについて、より具体的に以下に説明する。

＜＜＜３－１．出力信号HOがローレベルである場合＞＞＞
入力信号HINが立ち下がると、リセット側パルス生成回路１３ｂの出力信号（リセット信号res）が一旦ハイレベルになった後に、リセット側パルス生成回路１３ｂの出力信号とセット側パルス生成回路１３ａの出力信号（セット信号set）が共にローレベルになる（図２参照）。そのため、ハイサイド制御回路２２の出力信号HOがローレベルになる。

そして、パワースイッチング素子５１，５２のオン・オフの切替後、負荷９のインダクタンスとｄｖ／ｄｔの影響によって又は外来ノイズ等の影響によって図５に示すようにノードＮ２が負電圧になると、セット側パルス生成回路１３ａの出力信号が不安定であるものの、スイッチング素子１５２ａがオンするため、セット側パルス生成回路１３ａの出力端子（つまり、ノードＮ３）の電圧が接地によってプルダウンされる。それゆえ、セット側レベルシフトスイッチング素子２１１ａがオンせず、ハイサイド制御回路２２の出力信号HOがローレベルに維持される。一方、スイッチング素子１５１ｂがオンするため、リセット側パルス生成回路１３ｂの出力端子（つまり、ノードＮ４）の電圧が外部電源４によってプルアップされる。それゆえ、リセット側パルス生成回路１３ｂの出力信号が不安定であり、リセット側レベルシフトスイッチング素子２１１ｂがオンしようがしまいが、ハイサイド制御回路２２の出力信号HOがローレベルに維持される。

その後、ノードＮ２が負電圧状態から正常状態に復帰し、内部電源１１、入力回路１２及びパルス生成回路１３が復帰する。その際、スイッチング素子１５２ａがオンするため、セット側パルス生成回路１３ａの出力端子の電圧が接地によってプルダウンされている。そのため、復帰時にセット側パルス生成回路１３ａの出力信号が不定であっても、セット側レベルシフトスイッチング素子２１１ａがオンせず、ハイサイド制御回路２２の出力信号HOがローレベルに維持される。一方、スイッチング素子１５１ｂがオンするため、リセット側パルス生成回路１３ｂの出力端子の電圧が外部電源４によってプルアップされる。それゆえ、リセット側パルス生成回路１３ｂの出力信号が不定であっても、リセット側レベルシフトスイッチング素子２１１ｂがオンしようがしまいが、ハイサイド制御回路２２の出力信号HOがローレベルに維持される。なお、ここで、リセット側レベルシフトスイッチング素子２１１ｂがオンする場合とは、例えば、スイッチング素子１３４ｂがオフし、ノードＮ４がプルアップされ、ノードＮ４の電圧がリセット側ツェナーダイオード１３５ｂの降伏電圧となっている場合である。一方、リセット側レベルシフトスイッチング素子２１１ｂがオフする場合とは、例えば、スイッチング素子１３４ｂがオンし、ノードＮ４の電圧が閾値電圧より低い場合である。

ここで、上述のように、バッファー回路１４とセット側入力制御状態保証回路１５ａの組合せの動作遅延時間は、入力回路１２とセット側パルス生成回路１３ａの組合せの動作遅延時間よりも小さい。そのため、ノードＮ３の電圧は、セット側パルス生成回路１３ａの出力信号が不安定又は不定になる前に、セット側入力制御状態保証回路１５ａの出力の影響を受ける。それゆえ、セット側レベルシフトスイッチング素子２１１ａの誤動作を防止できる。

＜＜＜３－２．出力信号HOがハイレベルである場合＞＞＞
入力信号HINが立ち上がった後にリセット側パルス生成回路１３ｂの出力信号とセット側パルス生成回路１３ａの出力信号（セット信号set）が共にローレベルである時には、ハイサイド制御回路２２の出力信号HOがハイレベルである。その際、図６に示すようにノードＮ２が外来ノイズ等の影響によって負電圧になると、リセット側パルス生成回路１３ｂの出力信号が不安定であるものの、スイッチング素子１５２ｂがオンするため、リセット側パルス生成回路１３ｂの出力端子の電圧が接地によってプルダウンされる。それゆえ、リセット側レベルシフトスイッチング素子２１１ｂがオンせず、ハイサイド制御回路２２の出力信号HOがハイレベルに維持される。その後、ノードＮ２が負電圧状態から正常状態に復帰する時も、スイッチング素子１５２ａがオンするため、リセット側パルス生成回路１３ｂの出力端子の電圧が接地によってプルダウンされている。そのため、復帰時にリセット側パルス生成回路１３ｂの出力信号が不定であっても、リセット側レベルシフトスイッチング素子２１１ｂがオンせず、ハイサイド制御回路２２の出力信号HOがハイレベルに維持される。また、スイッチング素子１５１ａがオンするため、セット側パルス生成回路１３ａの出力端子が外部電源４によってプルアップされる。そのため、ノードＮ２が負電圧状態である時やその後正常状態に復帰する時、セット側レベルシフトスイッチング素子２１１ａがオンしようがしまいが、ハイサイド制御回路２２の出力信号HOがハイレベルに維持される。なお、セット側レベルシフトスイッチング素子２１１ａがオンするか否かは、リセット側レベルシフトスイッチング素子２１１ｂがオンするか否かと同様に、スイッチング素子１３４ａの状態に応じて変化する。

＜＜＜４．まとめ＞＞＞
（１）ノードＮ２が負電圧になった場合、内部電源１１、入力回路１２及びパルス生成回路１３が正常に動作しない虞があるが、バッファー回路１４及び入力制御状態保証回路１５は外部電源４及び入力信号HINによって正常に動作する。それゆえ、以下の（２）～（５）のような有利な効果が生じる。

（２）入力信号HINがローレベルである時、セット側パルス生成回路１３ａの出力端子（つまり、ノードＮ３）の電圧が接地によってプルダウンされる。そのため、ノードＮ２が負電圧になったものとしても、セット側レベルシフトスイッチング素子２１１ａがオンしない。それゆえ、ハイサイド制御回路２２の出力信号HOがローレベルに維持される。

（３）入力信号HINがハイレベルである時、リセット側パルス生成回路１３ｂの出力端子（つまり、ノードＮ４）の電圧が接地によってプルダウンされる。そのため、ノードＮ２が負電圧になったものとしても、リセット側レベルシフトスイッチング素子２１１ｂがオンしない。それゆえ、ハイサイド制御回路２２の出力信号HOがハイレベルに維持される。

（４）入力信号HINがローレベルである時、リセット側パルス生成回路１３ｂの出力端子の電圧が外部電源４によってプルアップされる。それゆえ、ノードＮ２が負電圧になったものとしても、リセット側レベルシフトスイッチング素子２１１ｂがオンしやすい。それゆえ、ハイサイド制御回路２２の出力信号HOがローレベルに維持される。

（５）入力信号HINがハイレベルである時、セット側パルス生成回路１３ａの出力端子の電圧が接地によってプルアップされる。それゆえ、ノードＮ２が負電圧になったものとしても、セット側レベルシフトスイッチング素子２１１ａがオンしやすい。それゆえ、ハイサイド制御回路２２の出力信号HOがハイレベルに維持される。

（６）内部電源１１、入力回路１２及びパルス生成回路１３が正常に動作している際に、セット側パルス生成回路１３ａの出力端子の電圧が外部電源４によってプルアップされたものとしても、セット信号setがハイレベルである時に、セット側パルス生成回路１３ａの出力端子の電圧がセット側スイッチング素子２１１ａの耐圧を超えることがない。これは、上記式（１）を満たしているためである。同様に、上記（３）を満たしているため、リセット信号resがハイレベルである時に、リセット側パルス生成回路１３ｂの出力端子の電圧がリセット側スイッチング素子２１１ｂの耐圧を超えることがない。

（７）内部電源１１、入力回路１２及びパルス生成回路１３が正常に動作している際に、セット側パルス生成回路１３ａの出力端子の電圧が外部電源４によってプルアップされたものとしても、セット信号setがローレベルである時に、セット側パルス生成回路１３ａの出力端子の電圧がセット側スイッチング素子２１１ａの閾値電圧を超えず、セット側スイッチング素子２１１ａがオフする。これは、上記式（２）を満たしているためである。同様に、上記（４）を満たしているため、リセット信号resがローレベルである時に、リセット側スイッチング素子２１１ｂがオフする。

（８）ノードＮ２が負電圧になることによって、内部電源１１、入力回路１２及びパルス生成回路１３が正常に動作しない場合、スイッチング素子１３３ａ，１３４ａが共にオフすることがある。そうした場合、入力信号HINによってスイッチング素子１５１ａがオンし且つスイッチング素子１５２ａがオフした時、セット側パルス生成回路１３ａの出力端子の電圧がセット側ツェナーダイオード１３５ａの降伏電圧を超えないように、その出力端子の電圧がセット側ツェナーダイオード１３５ａによってクランプされる。よって、スイッチング素子２１１ａのゲートに過電圧が印加されず、スイッチング素子２１１ａの破壊防止できる。内部電源１１、入力回路１２及びパルス生成回路１３が正常に動作しない場合にスイッチング素子１５１ｂがオンし且つスイッチング素子１５２ｂがオフした時にも同様にして、スイッチング素子２１１ｂのゲートに過電圧が印加されず、スイッチング素子２１１ｂの破壊防止できる。

（９）バッファー回路１４と入力制御状態保証回路１５の組合せの動作遅延時間は、入力回路１２とパルス生成回路１３の組合せの動作遅延時間よりも小さい。そのため、ノードＮ２が負電圧になることによってパルス生成回路１３の出力信号が不安定又は不定になる前に、ノードＮ３，Ｎ４の電圧は入力制御状態保証回路１５の出力の影響を受ける。それゆえ、レベルシフトスイッチング素子２１１ａ，２１１ｂの誤動作を防止できる。

＜＜＜５．変形例＞＞＞
なお、上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。

例えば、入力回路１２とパルス生成回路１３の遅延時間を、バッファー回路１４と入力制御状態保証回路１５の遅延時間より長くするため、入力回路１２に遅延回路を設けても良い。

１…駆動回路
４…外部電源
６…ハイサイド直流電源（ハイサイド電源）
１１…内部電源
１３ａ…セット側パルス生成回路
１３ｂ…リセット側パルス生成回路
１５ａ…セット側入力制御状態保証回路
１５ｂ…リセット側入力制御状態保証回路
２１ａ…セット側レベルシフト回路
２１ｂ…リセット側レベルシフト回路
２２…ハイサイド制御回路（制御回路）
５１…パワースイッチング素子（パワーデバイス）
１３１ａ…セット側エッジ検出回路
１３１ｂ…リセット側エッジ検出回路
１３３ａ…スイッチング素子（第３スイッチング素子）
１３３ｂ…スイッチング素子（第７スイッチング素子）
１３４ａ…スイッチング素子（第４スイッチング素子）
１３４ｂ…スイッチング素子（第８スイッチング素子）
１３５ａ…セット側ツェナーダイオード（セット側クランプ素子）
１３５ｂ…リセット側ツェナーダイオード（リセット側クランプ素子）
１５１ａ…スイッチング素子（第１スイッチング素子）
１５１ｂ…スイッチング素子（第５スイッチング素子）
１５２ａ…スイッチング素子（第２スイッチング素子）
１５２ｂ…スイッチング素子（第６スイッチング素子）
１５３ａ…セット側抵抗器
１５３ｂ…リセット側抵抗器
２１１ａ…セット側レベルシフトスイッチング素子
２１１ｂ…リセット側レベルシフトスイッチング素子
Ｎ３…ノード（第３スイッチング素子と第４スイッチング素子との間のノード）
Ｎ４…ノード（第７スイッチング素子と第８スイッチング素子との間のノード）

Claims

外部から入力される論理入力信号が第１論理レベルから第２論理レベルに変化した時に内部電源によりセット信号を生成するセット側パルス生成回路と、
前記論理入力信号が前記第２論理レベルから前記第１論理レベルに変化した時に前記内部電源によりリセット信号を生成するリセット側パルス生成回路と、
前記セット信号をレベルシフトすることによって、レベルシフト済みセット信号を生成するセット側レベルシフト回路と、
前記リセット信号をレベルシフトすることによって、レベルシフト済みリセット信号を生成するリセット側レベルシフト回路と、
前記レベルシフト済みセット信号に基づいてパワーデバイスをオンさせ、前記レベルシフト済みリセット信号に基づいて前記パワーデバイスをオフさせる制御回路と、
前記論理入力信号が前記第１論理レベルである時に前記パワーデバイスをオフさせ且つ前記論理入力信号が前記第２論理レベルである時に前記パワーデバイスをオンさせる状態が維持されるよう、前記論理入力信号に基づいて前記セット側パルス生成回路の出力端子が接続された第１ノード及び前記リセット側パルス生成回路の出力端子が接続された第２ノードのそれぞれをプルアップ又はプルダウンする保証回路と、
を備える駆動回路。
前記保証回路は、
前記論理入力信号が前記第１論理レベルである時に前記セット側パルス生成回路の出力の電圧を基準電位によってプルダウンするセット側保証回路と、
前記論理入力信号が前記第２論理レベルである時に前記リセット側パルス生成回路の出力の電圧を前記基準電位によってプルダウンするリセット側保証回路と、
を備える請求項１に記載の駆動回路。
前記セット側保証回路は、前記論理入力信号が前記第２論理レベルである時に前記セット側パルス生成回路の出力の電圧を外部電源によってプルアップし、
前記リセット側保証回路は、前記論理入力信号が前記第１論理レベルである時に前記リセット側パルス生成回路の出力の電圧を前記外部電源によってプルアップする
請求項２に記載の駆動回路。
前記セット側保証回路が、
前記外部電源に接続され、前記論理入力信号が前記第２論理レベルである時にオンするとともに前記論理入力信号が前記第１論理レベルである時にオフする第１スイッチング素子と、
前記基準電位と前記外部電源との間においてセット側抵抗器を介して前記第１スイッチング素子に直列接続され、前記論理入力信号に基づいて前記第１スイッチング素子に対して相補的にオン・オフする第２スイッチング素子と、を有し、
前記セット側抵抗器と前記第２スイッチング素子との間のノードが前記セット側パルス生成回路の出力に接続されている
請求項３に記載の駆動回路。
前記セット側パルス生成回路が、
前記論理入力信号が前記第１論理レベルから前記第２論理レベルに変化することを検出するセット側エッジ検出回路と、
前記内部電源に接続され、前記セット側エッジ検出回路の出力信号に基づいてオン・オフする第３スイッチング素子と、
前記基準電位と前記内部電源との間において前記第３スイッチング素子に直列接続され、前記セット側エッジ検出回路の出力信号に基づき前記第３スイッチング素子に対して相補的にオン・オフする第４スイッチング素子と、を有し、
前記第３スイッチング素子と前記第４スイッチング素子との間のノードが前記セット側抵抗器と前記第２スイッチング素子との間のノードに接続され、前記セット側パルス生成回路が、前記第３スイッチング素子と前記第４スイッチング素子との間のノードの電圧を前記セット信号として前記セット側レベルシフト回路に出力する
請求項４に記載の駆動回路。
前記第３スイッチング素子のオン時の抵抗値が前記第１スイッチング素子のオン時の抵抗値と前記セット側抵抗器の抵抗値との和よりも小さい
請求項５に記載の駆動回路。
前記セット側レベルシフト回路が、
ハイサイド電源と前記基準電位との間に接続され、前記セット信号に基づいてオン・オフするセット側レベルシフトスイッチング素子を有し、
前記セット側レベルシフト回路が、前記セット側レベルシフトスイッチング素子の前記ハイサイド電源の側の端子の電圧を前記レベルシフト済みセット信号として前記制御回路に出力する
請求項５又は６に記載の駆動回路。
前記第１スイッチング素子及び前記第４スイッチング素子がオンし且つ前記第２スイッチング素子及び前記第３スイッチング素子がオフした時の前記セット側パルス生成回路の出力の電圧が前記セット側レベルシフトスイッチング素子の閾値電圧よりも低い
請求項７に記載の駆動回路。
前記セット側レベルシフトスイッチング素子の閾値電圧が、前記第４スイッチング素子のオン時の抵抗値を前記第４スイッチング素子のオン時の抵抗値と前記セット側抵抗器の抵抗値と前記第１スイッチング素子のオン時の抵抗値との和によって除して得られた商に、前記外部電源の電圧を乗じて得られた積よりも大きい
請求項７又は８に記載の駆動回路。
前記セット側パルス生成回路が、
前記第３スイッチング素子と前記第４スイッチング素子との間のノードの電圧を所定電圧よりも低くクランプするセット側クランプ素子を更に有する
請求項７から９の何れか一項に記載の駆動回路。
前記セット側クランプ素子が、前記第３スイッチング素子と前記第４スイッチング素子との間のノードに逆バイアスで接続されたセット側ツェナーダイオードであり、
前記所定電圧が前記セット側ツェナーダイオードの降伏電圧であり、
前記セット側レベルシフトスイッチング素子の閾値電圧が前記セット側ツェナーダイオードの降伏電圧よりも低い
請求項１０に記載の駆動回路。
前記リセット側保証回路が、
前記外部電源に接続され、前記論理入力信号が前記第１論理レベルである時にオンするとともに前記論理入力信号が前記第２論理レベルである時にオフする第５スイッチング素子と、
前記基準電位と前記外部電源との間においてリセット側抵抗器を介して前記第５スイッチング素子に直列接続され、前記論理入力信号に基づいて前記第５スイッチング素子に対して相補的にオン・オフする第６スイッチング素子と、
を有し、
前記リセット側抵抗器と前記第６スイッチング素子との間のノードが前記リセット側パルス生成回路の出力に接続されている
請求項３から１１の何れか一項に記載の駆動回路。
前記リセット側パルス生成回路が、
前記論理入力信号が前記第２論理レベルから前記第１論理レベルに変化することを検出するリセット側エッジ検出回路と、
前記内部電源に接続され、前記リセット側エッジ検出回路の出力信号に基づいてオン・オフする第７スイッチング素子と、
前記基準電位と前記内部電源との間において前記第７スイッチング素子に直列接続され、前記リセット側エッジ検出回路の出力信号に基づき前記第７スイッチング素子に対して相補的にオン・オフする第８スイッチング素子と、を有し、
前記第７スイッチング素子と前記第８スイッチング素子との間のノードが前記リセット側抵抗器と前記第６スイッチング素子との間のノードに接続され、前記リセット側パルス生成回路が、前記第７スイッチング素子と前記第８スイッチング素子との間のノードの電圧を前記リセット信号として前記リセット側レベルシフト回路に出力する
請求項１２に記載の駆動回路。
前記第７スイッチング素子のオン時の抵抗値が前記第５スイッチング素子のオン時の抵抗値と前記リセット側抵抗器の抵抗値との和よりも小さい
請求項１３に記載の駆動回路。
前記リセット側レベルシフト回路が、
ハイサイド電源と前記基準電位との間に接続され、前記リセット信号に基づいてオン・オフするリセット側レベルシフトスイッチング素子を有し、
前記リセット側レベルシフト回路が、前記リセット側レベルシフトスイッチング素子の前記ハイサイド電源の側の端子の電圧を前記レベルシフト済みリセット信号として前記制御回路に出力する
請求項１３又は１４に記載の駆動回路。
前記第５スイッチング素子及び前記第８スイッチング素子がオンし且つ前記第６スイッチング素子及び前記第７スイッチング素子がオフした時の前記リセット側パルス生成回路の出力の電圧が前記リセット側レベルシフトスイッチング素子の閾値電圧よりも低い
請求項１５に記載の駆動回路。
前記リセット側レベルシフトスイッチング素子の閾値電圧が、前記第８スイッチング素子のオン時の抵抗値を前記第８スイッチング素子のオン時の抵抗値と前記リセット側抵抗器の抵抗値と前記第５スイッチング素子のオン時の抵抗値との和によって除して得られた商に、前記外部電源の電圧を乗じて得られた積よりも大きい
請求項１５又は１６に記載の駆動回路。
前記リセット側パルス生成回路が、
前記第７スイッチング素子と前記第８スイッチング素子との間のノードの電圧を所定電圧よりも低くクランプするリセット側クランプ素子を更に有する
請求項１５から１７の何れか一項に記載の駆動回路。
前記リセット側クランプ素子が、前記第７スイッチング素子と前記第８スイッチング素子との間のノードに逆バイアスで接続されたリセット側ツェナーダイオードを更に有し、
前記所定電圧が前記リセット側ツェナーダイオードの降伏電圧であり、
前記リセット側レベルシフトスイッチング素子の閾値電圧が前記リセット側ツェナーダイオードの降伏電圧よりも低い
請求項１８に記載の駆動回路。
前記セット信号がローレベルからハイレベルに変化したとき、前記保証回路は前記セット側レベルシフト回路の入力がハイレベルであることを維持し、
前記リセット信号がローレベルからハイレベルに変化したとき、前記保証回路は前記リセット側レベルシフト回路の入力がハイレベルであることを維持する請求項１または２に記載の駆動回路。
前記セット信号がローレベルからハイレベルに変化してからハイレベルからローレベルに戻った後、前記保証回路は前記セット側レベルシフト回路の入力がローレベルであることを維持し、
前記リセット信号がローレベルからハイレベルに変化してからハイレベルからローレベルに戻った後も、前記保証回路は前記リセット側レベルシフト回路の入力がローレベルであることを維持する請求項２０に記載の駆動回路。
前記セット信号がローレベルからハイレベルに変化したとき、前記保証回路は前記リセット側レベルシフト回路の入力がローレベルであることを維持し、
前記リセット信号がローレベルからハイレベルに変化したとき、前記保証回路は前記セット側レベルシフト回路の入力がローレベルであることを維持する請求項２１に記載の駆動回路。