JP6436230B2 - 駆動回路 - Google Patents

Description

本発明は、駆動回路に関する。

従来、スイッチ素子等の後段回路を駆動する駆動回路が知られている（例えば特許文献１参照）。駆動回路は、入力信号に応じた論理値の制御信号を出力して、後段回路を駆動する。駆動回路は、低電圧で動作する前段回路からの入力信号のレベルをシフトするレベルシフト回路、および、レベルシフト回路の出力に応じて制御信号を生成する制御回路を有する。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１１−１３９４２３号公報

駆動回路には、サージ電圧が発生する場合がある。例えば後段のスイッチ素子がスイッチングした場合に、大きなサージ電圧が発生する場合がある。サージ電圧がレベルシフト回路側に伝達すると、サージ電圧に応じた信号が制御回路に入力されてしまい、制御回路が誤った論理値の制御信号を出力してしまうという課題が知られている。

本発明の態様においては、入力されるセット信号およびリセット信号に応じて後段回路を駆動する駆動回路は、セット側レベルシフト回路と、リセット側レベルシフト回路と、制御回路とを備えてよい。セット側レベルシフト回路は、セット信号に応じて動作し、セット電位を生成してよい。リセット側レベルシフト回路は、リセット信号に応じて動作し、リセット電位を生成してよい。制御回路は、セット電位およびリセット電位に応じた制御信号を生成して後段回路を駆動してよい。セット側レベルシフト回路およびリセット側レベルシフト回路のそれぞれは、入力トランジスタと、直列トランジスタ部とを有してよい。入力トランジスタは、高電位と基準電位との間に設けられてよい。入力トランジスタは、セット信号またはリセット信号に応じて動作して、ドレイン電圧をセット電位またはリセット電位として出力してよい。直列トランジスタ部は、第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタを含んでよい。第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタは、入力トランジスタのドレイン端子と高電位との間において直列に接続されてよい。セット側レベルシフト回路およびリセット側レベルシフト回路における第１ＭＯＳトランジスタは、制御回路が出力する制御信号の論理値に対応して互いに相補動作してよい。セット側レベルシフト回路は、セット側バッファを更に有してよい。セット側バッファは、セット電位のレベルを基準電位に応じた閾値と比較して、比較結果に基づいてリセット側レベルシフト回路の第２ＭＯＳトランジスタを制御してよい。リセット側レベルシフト回路は、リセット側バッファを更に有してよい。リセット側バッファは、リセット電位のレベルを高電位に応じた閾値と比較して、比較結果に基づいてセット側レベルシフト回路の第２ＭＯＳトランジスタを制御してよい。

後段回路は、２つのトランジスタを直列接続された回路からなってよい。セット側バッファおよびリセット側バッファは、２つのトランジスタの接続点の電位であるハイサイド基準電位に負電圧のサージ電圧が印加された場合に、対応する第２ＭＯＳトランジスタをオフ状態に制御してよい。セット側バッファおよびリセット側バッファは、ハイサイド基準電位に正電圧のサージ電圧が印加された場合に、対応する第２ＭＯＳトランジスタをオン状態に制御してよい。

セット側バッファは、セット電位のパルス幅よりも長い期間、対応する第２ＭＯＳトランジスタをオン状態に維持してよい。リセット側バッファは、リセット電位のパルス幅よりも長い期間、対応する第２ＭＯＳトランジスタをオン状態に維持してよい。セット側バッファが、セット電位のパルスが終了してから第２ＭＯＳトランジスタをオン状態に維持し続ける維持期間と、リセット側バッファが、リセット電位のパルスが終了してから第２ＭＯＳトランジスタをオン状態に維持し続ける維持期間とは等しくてよい。

セット側バッファおよびリセット側バッファにおける維持期間が変更可能であってよい。セット側レベルシフト回路およびリセット側レベルシフト回路のそれぞれは、入力トランジスタのドレイン端子と高電位との間において直列トランジスタ部と並列に設けられた抵抗を更に有してよい。

セット側レベルシフト回路およびリセット側レベルシフト回路におけるそれぞれの第１ＭＯＳトランジスタの特性は等しくてよい。セット側レベルシフト回路およびリセット側レベルシフト回路におけるそれぞれの第２ＭＯＳトランジスタの特性は等しくてよい。セット側バッファおよびリセット側バッファのそれぞれは、ＭＯＳトランジスタと、抵抗と、出力部とを有してよい。ＭＯＳトランジスタは、ソースが高電位に接続されてよい。抵抗は、ＭＯＳトランジスタのドレインに接続されてよい。出力部は、ＭＯＳトランジスタのドレイン電圧に応じて動作してよい。

出力部は、ＭＯＳトランジスタのドレイン電圧に応じて動作するインバータを有してよい。制御回路は、ラッチ回路と、ドライバ部とを有してよい。ラッチ回路は、入力されるセット電位およびリセット電位に応じた制御信号を出力してよい。ドライバ部は、制御信号に応じて後段回路を駆動してよい。駆動回路は、フィードバック部を更に備えてよい。フィードバック部は、制御信号に基づいてセット側レベルシフト回路およびリセット側レベルシフト回路の第１ＭＯＳトランジスタを相補動作させてよい。フィードバック部は、制御信号がＬ論理の場合にセット側レベルシフト回路の第１ＭＯＳトランジスタをオン状態に制御してよい。フィードバック部は、制御信号がＨ論理の場合にリセット側レベルシフト回路の第１ＭＯＳトランジスタをオフ状態に制御してよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

参考例としての駆動回路を示す図である。 図１に示した駆動回路の動作例を示す図である。 本発明の実施形態に係る駆動回路１００の一例を示す図である。 駆動回路１００の動作例を示す図である。 駆動回路１００の他の動作例を示す図である。 バッファ１８の構成例を示す図である。 ローサイド制御回路１１０の構成例を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

［参考例］
図１は、参考例としての駆動回路を示す図である。図１に示した駆動回路は、特許文献１の図１５に開示された回路と同等である。駆動回路は、低電圧で動作する前段回路から入力される入力信号ＰｏｎおよびＰｏｆｆに応じて動作して、スイッチ素子ＳＷＨの動作を制御する制御信号を生成する。

トランジスタＭＮ１は、入力信号Ｐｏｎに応じて動作する。入力信号Ｐｏｎは、ハイサイドのスイッチ素子ＳＷＨをオン状態にすべき場合にＨ論理を示す信号である。入力信号ＰｏｎがＨ論理の場合に、トランジスタＭＮ１はオン状態となる。この場合、セット電位ＶｓｅｔｂはダイオードＤ１により電源Ｅ１の低電位側であるＶｓｗ電位にクランプされる。また、トランジスタＭＮ１がオフ状態になると、セット電位Ｖｓｅｔｂは電源Ｅ１の高電位側である高電位Ｖｂとほぼ等しくなる。

トランジスタＭＮ２は、入力信号Ｐｏｆｆに応じて動作する。入力信号Ｐｏｆｆは、ハイサイドのスイッチ素子ＳＷＨをオフ状態にすべき場合にＨ論理を示す信号である。入力信号ＰｏｆｆがＨ論理の場合に、トランジスタＭＮ２はオン状態となる。この場合、リセット電位ＶｒｓｔｂはダイオードＤ２によりＶｓｗ電位にクランプされる。また、トランジスタＭＮ２がオフ状態になると、リセット電位Ｖｒｓｔｂは所定の高電位Ｖｂとほぼ等しくなる。このような動作により、低電圧の入力信号ＰｏｎおよびＰｏｆｆのレベルをシフトする。

伝達回路は、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂに基づいて、後段のラッチ回路を制御する。例えばセット電位ＶｓｅｔｂがＬレベルであり、リセット電位ＶｒｓｔｂがＨレベルの場合には、伝達回路はラッチ回路の出力を所定の高電位にセットする。また、セット電位ＶｓｅｔｂがＨレベルであり、リセット電位ＶｒｓｔｂがＬレベルの場合には、伝達回路はラッチ回路の出力を所定の低電位にリセットする。セット電位Ｖｓｅｔｂおよびリセット電位ＶｒｓｔｂがともにＨレベル、または、ともにＬレベルの場合、伝達回路はラッチ回路の出力を維持させる。

ハイサイドドライバ部ＤＲＶＨは、ラッチ回路の出力に応じた制御信号をハイサイドのスイッチ素子ＳＷＨのゲート端子に入力する。これにより、入力信号ＰｏｎおよびＰｏｆｆに応じてスイッチ素子ＳＷＨを制御できる。なお、ローサイドドライバ部ＤＲＶＬは、入力信号ＰｏｎおよびＰｏｆｆを生成する回路と同一の電位系で動作する。このためローサイドの駆動回路はレベルシフト機能を有さない。

また、当該駆動回路はいわゆるｄＶ／ｄｔノイズによる誤動作を防止するべく、インバータＩＮＶ５〜ＩＮＶ６、抵抗Ｒ８〜Ｒ１１およびトランジスタＭＰ３〜ＭＰ４を備えている。トランジスタＭＰ３およびＭＰ４は、いずれもＰチャネルのＭＯＳトランジスタである。インバータＩＮＶ５〜ＩＮＶ６は、入力される信号に応じて、高電位Ｖｂまたはハイサイドの基準電位Ｖｓｗのいずれかを出力する。

ラッチ回路がＨ論理の信号ＳＨを出力している場合、インバータＩＮＶ５は基準電位Ｖｓｗを出力し、インバータＩＮＶ６は高電位Ｖｂを出力する。この場合、リセット側のトランジスタＭＰ４のゲートには、高電位Ｖｂおよび基準電位Ｖｓｗの差分を、抵抗Ｒ８と抵抗Ｒ９および抵抗Ｒ１とで分圧した電位が印加される。また、直列接続された抵抗Ｒ１０、Ｒ１１およびＲ２の両端には、ともに高電位Ｖｂが印加されるので、抵抗Ｒ１０およびＲ１１の接続点の電位も高電位Ｖｂになる。従って、セット側のトランジスタＭＰ３のゲートには、高電位Ｖｂが印加される。

つまり、ラッチ回路がＨ論理の信号ＳＨを出力している場合、リセット側のトランジスタＭＰ４のゲート電圧は、セット側のトランジスタＭＰ３のゲート電圧よりも低くなる。従って、トランジスタＭＰ３はオフ状態となるのに対して、トランジスタＭＰ４はオン状態に近い状態になる。つまり、トランジスタＭＰ４のインピーダンスが、トランジスタＭＰ３のインピーダンスよりも低くなる。

このような状態で、基準電位ＶｓｗにｄＶ／ｄｔノイズが発生した場合を検討する。スイッチ素子ＳＷＨおよびＳＷＬがスイッチングすると、ハイサイドの基準電位Ｖｓｗは、非常に大きい高電圧Ｅｉｎの範囲で変動する。ハイサイドの高電位Ｖｂは、基準電位Ｖｓｗに定電圧Ｅ１を加算した電位なので、例えば基準電位Ｖｓｗが立ち上がると高電位Ｖｂも同様に立ち上がる。

すなわち、抵抗Ｒ１とトランジスタＭＮ１の直列回路、および、抵抗Ｒ２とトランジスタＭＮ２の直列回路の電位Ｖｂが増加することになる。一方、トランジスタＭＮ１およびＭＮ２のソース・ドレイン間には寄生容量Ｃｄｓ１，Ｃｄｓ２が存在する。このため、高電位Ｖｂの変化が急であると、寄生容量Ｃｄｓ１，Ｃｄｓ２に対する充放電動作により、セット電位Ｖｓｅｔｂとリセット電位Ｖｒｓｔｂが追従できなくなる。

伝達回路は、高電位Ｖｂおよび基準電位Ｖｓｗ間に接続された電源Ｅ１を電源としている。伝達回路は、これらの電位に応じた閾値と、セット電位Ｖｓｅｔｂとリセット電位Ｖｒｓｔｂとを比較することで、セット電位Ｖｓｅｔｂとリセット電位Ｖｒｓｔｂの論理値を検出する。このため、ｄＶ／ｄｔノイズにより、セット電位Ｖｓｅｔｂとリセット電位Ｖｒｓｔｂが相反して変動すると、誤動作する可能性がある。

一方で、図１の駆動回路は、ラッチ回路の出力に応じてセット側のトランジスタＭＰ３およびリセット側のトランジスタＭＰ４のインピーダンスに差を付けている。このため、ｄＶ／ｄｔノイズにより、セット電位Ｖｓｅｔｂとリセット電位Ｖｒｓｔｂが変動した場合であっても、ラッチ回路の出力に応じて、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂの変動の仕方に差を付けることができる。

つまり、ｄＶ／ｄｔノイズにより、セット電位Ｖｓｅｔｂとリセット電位Ｖｒｓｔｂが変動した場合であっても、セット電位Ｖｓｅｔｂとリセット電位Ｖｒｓｔｂが本来有するべき大小関係を維持できるように、セット側のトランジスタＭＰ３およびリセット側のトランジスタＭＰ４のインピーダンスに差を付けている。このような構成により、図１に示した駆動回路はｄＶ／ｄｔノイズによる誤動作を防止している。しかし、基準電位Ｖｓｗに印加されるサージ電圧によっては、誤動作する余地が残されている。

図２は、図１に示した駆動回路の動作例を示す図である。図２では、トランジスタＭＰ３のゲート電圧、トランジスタＭＰ４のゲート電圧、基準電位Ｖｓｗ、セット電位Ｖｓｅｔｂ、リセット電位Ｖｒｓｔｂおよびドライバ回路ＤＲＶＨの出力電圧について、時間波形を示している。図２において縦軸は電圧［Ｖ］を示している。なお、基準電位Ｖｓｗ以外の電圧は、基準電位Ｖｓｗに対する電圧値を示している。つまり、基準電位Ｖｓｗ以外の電圧波形における縦軸の０Ｖは、基準電位Ｖｓｗに対応する。

図２の例では、ドライバ回路ＤＲＶＨがＬ論理の制御信号を出力している状態で、基準電位Ｖｓｗにサージ電圧が印加された場合を示している。本例では、基準電位Ｖｓｗに所定の負電圧が印加された後、ｄＶ／ｄｔノイズが印加される。サージ電圧は、スイッチ素子ＳＷＨおよびＳＷＬの動作により生じる場合があり、また、外部から印加される場合もある。印加される負電圧によって、ハイサイドの基準電位Ｖｓｗおよび高電位Ｖｂは、ローサイドの基準電位（本例では接地電位）を下回る場合がある。

基準電位Ｖｓｗに負電圧が印加されると、トランジスタＭＰ３，ＭＰ４に含まれる図示しない寄生ダイオードに順方向電流が流れ、トランジスタＭＮ１およびＭＮ２のドレイン端子の電位は、一時的に基準電位Ｖｓｗおよび高電位Ｖｂよりも高い電位になる。つまり、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂが、一時的に基準電位Ｖｓｗおよび高電位Ｖｂよりも高い電位になる。

セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂが高くなると、トランジスタＭＮ１およびＭＮ２の寄生容量Ｃｄｓ１およびＣｄｓ２から放電電流が流れる。なお、トランジスタＭＰ３およびＭＰ４のインピーダンスは、ラッチ回路の出力状態に応じて差が付けられているにもかかわらず、トランジスタＭＰ３，ＭＰ４の寄生ダイオードの順方向電流により、セット側およびリセット側に流れる放電電流の差が小さくなっている。

放電電流を流した後に、正電圧のｄＶ／ｄｔノイズを印加すると、寄生容量Ｃｄｓ１およびＣｄｓ２、ならびにその他の寄生容量が充電される。しかし、レイアウトのバラツキ等により、セット側の寄生容量とリセット側の寄生容量は差異を有していると同時に、負電圧の印加状態においてトランジスタＭＰ３，ＭＰ４のインピーダンスの差が寄生ダイオードの順方向バイアスにより小さくなっている。このため、セット側とリセット側とで寄生容量の充電時間に差が生じることになり、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂの間で、ｄＶ／ｄｔノイズに対する変動の仕方に差が生じてしまう。これにより、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂの論理値が、本来有するべき値とは異なってしまう場合がある。

例えば図２に示す例では、ドライバ部ＤＲＶＨがＬ論理を出力している。この場合、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂが、共にＨ論理または共にＬ論理の場合には、ドライバ部ＤＲＶＨの出力は維持されるので誤動作は生じない。また、セット電位ＶｓｅｔｂがＨ論理であり、リセット電位ＶｒｓｔｂがＬ論理の場合にも、ドライバ部ＤＲＶＨの出力はＬ論理にリセットされるので誤動作は生じない。

一方、負電圧印加後の正のｄＶ／ｄｔノイズにより、セット電位ＶｓｅｔｂがＬ論理になり、リセット電位ＶｒｓｔｂがＨ論理になると、ドライバ部ＤＲＶＨの出力はＨ論理にセットされてしまい、誤動作が生じてしまう。トランジスタＭＰ３およびＭＰ４等を設けることで、ドライバ部ＤＲＶＨの誤動作を低減することはできるが、負電圧印加後に正のｄＶ／ｄｔが印加されるサージ電圧等の条件によっては、誤動作が生じる余地がある。

［実施例］
図３は、本発明の実施形態に係る駆動回路１００の一例を示す図である。駆動回路１００は、入力されるセット信号ｓｅｔおよびリセット信号ｒｅｓｅｔに応じて後段回路を駆動する。後段回路は、例えば２つのトランジスタ２１０およびトランジスタ２２０が直列接続された回路であり、負荷２００の一端を高圧電源２４０に接続するか、接地電位等の共通基準電位に接続するかを切り替える。

トランジスタ２１０およびトランジスタ２２０は、例えば直列に接続されたＩＧＢＴまたは高耐圧ＭＯＳＦＥＴ等である。ハイサイドのＮ型のトランジスタ２１０のソース端子およびドレイン端子は、ローサイドのＮ型のトランジスタ２２０および高圧電源２４０に接続される。ローサイドのトランジスタ２２０のソース端子およびドレイン端子は、接地電位およびハイサイドのトランジスタ２１０に接続される。また、トランジスタ２１０とトランジスタ２２０の接続ノードには負荷２００が接続される。

ハイサイドのトランジスタ２１０をオン状態に制御し、ローサイドのトランジスタ２２０をオフ状態に制御することで、負荷２００に高圧電源２４０を接続する。また、ハイサイドのトランジスタ２１０をオフ状態に制御し、ローサイドのトランジスタ２２０をオン状態に制御することで、負荷２００に共通基準電位を接続する。

駆動回路１００は、セット側レベルシフト回路１０−Ｓ、リセット側レベルシフト回路１０−Ｒ、ハイサイド制御回路４０、ローサイド制御回路１１０、セット側ダイオード１２−Ｓおよびリセット側ダイオード１２−Ｒを備える。また、駆動回路１００は、ハイサイド基準電位Ｖｓを基準とした高電位Ｖｂを生成するハイサイド電源２３０と接続されている。また、ハイサイド電源２３０は駆動回路１００の内部に設けられてもよい。ハイサイド電源２３０の電源電圧は１５Ｖでよい。また、ハイサイド基準電位Ｖｓは、トランジスタ２１０とトランジスタ２２０の接続点の電位である。

ハイサイド制御回路４０は、ハイサイド基準電位Ｖｓおよび高電位Ｖｂの間に接続されたハイサイド電源２３０を電源として動作する。ハイサイド制御回路４０は、トランジスタ２１０のゲート端子に高電位Ｖｂ、ハイサイド基準電位Ｖｓ、または、高電位Ｖｂとハイサイド基準電位Ｖｓとの間の所定の中間電位を選択的に印加することで、トランジスタ２１０を制御する。

ローサイド制御回路１１０は、ローサイドの共通基準電位（例えば接地電位）を基準とする電源（図示せず）で動作する。本例では、この電源の電源電圧は１５Ｖである。

セット側レベルシフト回路１０−Ｓは、セット信号ｓｅｔに応じて動作して、ハイサイド制御回路４０に入力するセット電位Ｖｓｅｔｂを生成する。セット側レベルシフト回路１０−Ｓは、セット信号ｓｅｔのレベルを、ハイサイドの電位系に応じたレベルにシフトしたセット電位Ｖｓｅｔｂを生成する。

本例のセット側レベルシフト回路１０−Ｓは、抵抗１３−Ｓ、入力トランジスタ１４−Ｓ、セット側バッファ１８−Ｓおよび直列トランジスタ部２０−Ｓを有する。また、入力トランジスタ１４−Ｓのソース・ドレイン間には寄生容量１６−Ｓが存在する。

入力トランジスタ１４−Ｓは、ハイサイドの高電位Ｖｂと共通基準電位ＧＮＤとの間に設けられ、セット信号ｓｅｔに応じて動作して、ドレイン電位をセット電位Ｖｓｅｔｂとして出力する。本例の入力トランジスタ１４−Ｓは、ＮＭＯＳトランジスタである。

セット信号ｓｅｔは、後述するラッチ回路４４の出力を高電位Ｖｂにセットすべきタイミングで正パルスを有する。入力トランジスタ１４−Ｓは、セット信号ｓｅｔがＨ論理を示すとオン状態に制御され、ダイオード１２−Ｓのクランプによりセット電位Ｖｓｅｔｂとしてハイサイド基準電位Ｖｓを出力する。また、セット信号ｓｅｔがＬ論理を示すとオフ状態に制御され、セット電位Ｖｓｅｔｂとして高電位Ｖｂを出力する。

リセット側レベルシフト回路１０−Ｒは、リセット信号ｒｅｓｅｔに応じて動作して、ハイサイド制御回路４０に入力するリセット電位Ｖｒｓｔｂを生成する。リセット側レベルシフト回路１０−Ｒは、リセット信号ｒｅｓｅｔのレベルを、ハイサイドの電位系に応じたレベルにシフトしたリセット電位Ｖｒｓｔｂを生成する。

本例のリセット側レベルシフト回路１０−Ｒは、抵抗１３−Ｒ、入力トランジスタ１４−Ｒ、リセット側バッファ１８−Ｒおよび直列トランジスタ部２０−Ｒを有する。また、入力トランジスタ１４−Ｒのソース・ドレイン間には寄生容量１６−Ｒが存在する。

入力トランジスタ１４−Ｒは、ハイサイドの高電位Ｖｂと共通基準電位ＧＮＤとの間に設けられ、リセット信号ｒｅｓｅｔに応じて動作して、ドレイン電位をリセット電位Ｖｒｓｔｂとして出力する。本例の入力トランジスタ１４−Ｒは、ＮＭＯＳトランジスタである。

リセット信号ｒｅｓｅｔは、後述するラッチ回路４４の出力をハイサイド基準電位Ｖｓにリセットすべきタイミングで正パルスを有する。入力トランジスタ１４−Ｒは、リセット信号ｒｅｓｅｔがＨ論理を示すとオン状態に制御され、ダイオード１２−Ｒのクランプによりリセット電位Ｖｒｓｔｂとしてハイサイド基準電位Ｖｓを出力する。また、リセット信号ｒｅｓｅｔがＬ論理を示すとオフ状態に制御され、リセット電位Ｖｒｓｔｂとして高電位Ｖｂを出力する。

ハイサイド制御回路４０は、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂに基づいて、トランジスタ２１０を制御する制御信号ＨＯを生成する。本例のハイサイド制御回路４０は、保護回路４２、ラッチ回路４４、ハイサイドドライバ部４６およびフィードバック部４８を有する。

保護回路４２は、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂに基づいて、ラッチ回路４４を制御する信号を生成する。保護回路４２は、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂのそれぞれを所定の閾値電位と比較して、それぞれの論理値を検出する。例えば閾値電位は、高電位Ｖｂおよびハイサイド基準電位Ｖｓの中間電位である。

保護回路４２は、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂの論理値の組み合わせに応じて、ラッチ回路４４を制御する。本例の保護回路４２は、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂの論理値が同一（つまり、共にＨ論理または共にＬ論理）の場合には、ラッチ回路４４の出力を維持させる。また、セット電位ＶｓｅｔｂがＬ論理であり、リセット電位ＶｒｓｔｂがＨ論理の場合には、ラッチ回路４４の出力を高電位Ｖｂにセットする。また、セット電位ＶｓｅｔｂがＨ論理であり、リセット電位ＶｒｓｔｂがＬ論理の場合には、ラッチ回路４４の出力をハイサイド基準電位Ｖｓにリセットする。

ラッチ回路４４は、保護回路４２からの信号に応じた電位を出力する。ハイサイドドライバ部４６は、ラッチ回路４４が出力する電位に応じて、高電位Ｖｂおよびハイサイド基準電位Ｖｓのいずれかを示す制御信号ＨＯを出力する。ハイサイドドライバ部４６は、制御信号ＨＯをトランジスタ２１０のゲート端子に入力する。このような動作により、駆動回路１００は、入力されるセット信号ｓｅｔおよびリセット信号ｒｅｓｅｔのレベルをシフトした制御信号ＨＯを生成し、トランジスタ２１０を制御する。

なお、セット側ダイオード１２−Ｓは、アノード端子がハイサイド基準電位Ｖｓに接続され、カソード端子が入力トランジスタ１４−Ｓのドレイン端子に接続される。これによりセット側ダイオード１２−Ｓは、ハイサイド基準電位Ｖｓを基準としてセット電位Ｖｓｅｔｂをクランプする。

また、リセット側ダイオード１２−Ｒは、アノード端子がハイサイド基準電位Ｖｓに接続され、カソード端子が入力トランジスタ１４−Ｒのドレイン端子に接続される。これによりリセット側ダイオード１２−Ｒは、ハイサイド基準電位Ｖｓを基準としてリセット電位Ｖｒｓｔｂをクランプする。

なお、駆動回路１００は、ｄＶ／ｄｔノイズ等による誤動作を防止するべく、フィードバック部４８、直列トランジスタ部２０−Ｓ、２０−Ｒ、セット側バッファ１８−Ｓおよびリセット側バッファ１８−Ｒを有する。フィードバック部４８は、ラッチ回路４４の出力電位に応じた電位を、それぞれのレベルシフト回路１０の直列トランジスタ部２０にフィードバックする。

本例のフィードバック部４８は、ラッチ回路４４の出力電位を直列トランジスタ部２０−Ｓに伝搬させ、ラッチ回路４４の出力電位を反転させた電位を直列トランジスタ部２０−Ｒに伝搬させる。なお、出力電位を反転させた電位とは、出力電位が高電位Ｖｂの場合にはハイサイド基準電位Ｖｓであり、出力電位がハイサイド基準電位Ｖｓの場合には高電位Ｖｂである。フィードバック部４８は、ラッチ回路４４の出力電位を反転させるインバータ４９を有する。

それぞれの直列トランジスタ部２０は、第１ＭＯＳトランジスタ２２および第２ＭＯＳトランジスタ２４を有する。第１ＭＯＳトランジスタ２２および第２ＭＯＳトランジスタ２４は、入力トランジスタ１４のドレイン端子と、高電位Ｖｂとの間において直列に接続される。本例において第１ＭＯＳトランジスタ２２および第２ＭＯＳトランジスタ２４はＰＭＯＳトランジスタである。第１ＭＯＳトランジスタ２２および第２ＭＯＳトランジスタ２４は、どちらが高電位Ｖｂ側に接続されてもよい。

セット側レベルシフト回路１０−Ｓおよびリセット側レベルシフト回路１０−Ｒにおける２つの第１ＭＯＳトランジスタ２２は、ハイサイド制御回路４０が出力する制御信号ＨＯの論理値（本例では、ラッチ回路４４が出力する電位の論理値と同一）に対応して互いに相補動作する。本例では、セット側の第１ＭＯＳトランジスタ２２−Ｓのゲート端子には、ラッチ回路４４の出力電位が印加される。また、リセット側の第１ＭＯＳトランジスタ２２−Ｒのゲート端子には、ラッチ回路４４の出力電位を反転したインバータ４９の出力電位が印加される。

また、セット側バッファ１８−Ｓは、セット電位Ｖｓｅｔｂのレベルを閾値と比較して、比較結果に基づいてリセット側の第２ＭＯＳトランジスタ２４−Ｒを制御する。当該閾値は、高電位Ｖｂにより定まる。セット側バッファ１８−Ｓは、セット電位Ｖｓｅｔｂが閾値以上の場合に高電位Ｖｂを出力し、閾値より小さい場合にハイサイド基準電位Ｖｓを出力する。セット側バッファ１８−Ｓの出力は、リセット側の第２ＭＯＳトランジスタ２４−Ｒのゲート端子に印加される。

リセット側バッファ１８−Ｒは、リセット電位Ｖｒｓｔｂのレベルを閾値と比較して、比較結果に基づいてセット側の第２ＭＯＳトランジスタ２４−Ｓを制御する。当該閾値は、セット側バッファ１８−Ｓにおける閾値と同一である。リセット側バッファ１８−Ｒは、リセット電位Ｖｒｓｔｂが閾値以上の場合に高電位Ｖｂを出力し、閾値より小さい場合にハイサイド基準電位Ｖｓを出力する。リセット側バッファ１８−Ｒの出力は、セット側の第２ＭＯＳトランジスタ２４−Ｓのゲート端子に印加される。

第２ＭＯＳトランジスタ２４がオン状態になると、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂのうち、第１ＭＯＳトランジスタ２２がオン状態に制御されている直列トランジスタ部２０に対応する電位が高電位Ｖｂに接続される。例えばラッチ回路４４がＬ論理を出力している場合、セット側の第１ＭＯＳトランジスタ２２−Ｓがオン状態になっているので、セット電位Ｖｓｅｔｂが高電位Ｖｂに接続される。

一方、リセット側の第１ＭＯＳトランジスタ２２−Ｒはオフ状態なので、第１ＭＯＳトランジスタ２２−Ｒと第２ＭＯＳトランジスタ２４−Ｒ間（ＶｂとＶｒｓｔｂ間）の直列抵抗値は高抵抗となる。このため、リセット電位Ｖｒｓｔｂは、並列接続された抵抗１３−Ｒを介して高電位Ｖｂに接続される電位と同等となる。なお、抵抗１３−Ｒ（抵抗１３−Ｓも同様）の抵抗値は、第１ＭＯＳトランジスタ２２および第２ＭＯＳトランジスタ２４の各オン抵抗の合成抵抗よりも大きく、一方または両方がオフ状態となった場合の各抵抗の合成抵抗よりも小さい。このため、セット電位Ｖｓｅｔｂは、リセット電位Ｖｒｓｔｂよりも早く高電位Ｖｂになる。従って、セット電位ＶｓｅｔｂがＬ論理で、リセット電位ＶｒｓｔｂがＨ論理になることを防ぎ、ハイサイド制御回路４０の誤動作を防ぐことができる。

なお、セット電位Ｖｓｅｔｂが高電位Ｖｂになり、セット側バッファ１８−Ｓの出力が高電位Ｖｂになると、第２ＭＯＳトランジスタ２４−Ｒはオフ状態に制御される。しかし、ｄＶ／ｄｔノイズが印加されている間に第２ＭＯＳトランジスタ２４―Ｒがオフ状態になるとハイサイド制御回路４０が誤動作する可能性がある。これは、第２ＭＯＳトランジスタ２４−Ｓについても同様である。

このため、それぞれのバッファ１８は、ｄＶ／ｄｔノイズが印加されている間は、それぞれの第２ＭＯＳトランジスタ２４をオン状態に維持することが好ましい。本例のそれぞれのバッファ１８は、第２ＭＯＳトランジスタ２４をオン状態に制御した後に、入力端子の電位と閾値との大小関係が逆転した場合であっても、大小関係の逆転後、所定の期間が経過するまでは、第２ＭＯＳトランジスタ２４をオン状態に維持する。

図４は、駆動回路１００の動作例を示す図である。図４では、セット側の第２ＭＯＳトランジスタ２４−Ｓのゲート電圧、リセット側の第２ＭＯＳトランジスタ２４−Ｒのゲート電圧、ハイサイド基準電位Ｖｓ、セット電位Ｖｓｅｔｂ、リセット電位Ｖｒｓｔｂおよびハイサイドドライバ部４６が出力する制御信号ＨＯについて、時間波形を示している。図４において縦軸は電圧［Ｖ］を示している。なお、ハイサイド基準電位Ｖｓ以外の電圧は、ハイサイド基準電位Ｖｓに対する電圧値を示している。つまり、ハイサイド基準電位Ｖｓ以外の電圧波形における縦軸の０Ｖは、ハイサイド基準電位Ｖｓに対応する。

図４の例では、ハイサイドドライバ部４６がＬ論理の制御信号ＨＯを出力している状態で、ハイサイド基準電位Ｖｓにサージ電圧が印加された場合を示している。サージ電圧は、図２の例と同様である。

図２の例と同様に、ハイサイド基準電位Ｖｓに負電圧が印加されると、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂが、負電圧と直列トランジスタ部２０−Ｓ，２０−Ｒの図示しない寄生ダイオードの影響により、一時的にハイサイド基準電位Ｖｓおよび高電位Ｖｂよりも高い電位になる。本例の高電位Ｖｂとハイサイド基準電位Ｖｓの差（すなわちハイサイド電源２３０が生成する電圧）は１５Ｖである。

図３において説明したように、駆動回路１００のハイサイド基準電位Ｖｓに負電圧のサージ電圧が印加された場合、それぞれのバッファ１８は、対応する第２ＭＯＳトランジスタ２４をオフ状態に制御する。図４の例では、第２ＭＯＳトランジスタ２４は既にオフ状態なので、それぞれのバッファ１８は、対応する第２ＭＯＳトランジスタ２４をオフ状態に維持する。

次に、ハイサイド基準電位ＶｓにｄＶ／ｄｔノイズを印加すると、高電位Ｖｂが上昇するが、セット電位Ｖｓｅｔｂおよびリセット電位Ｖｒｓｔｂは寄生容量１６−Ｓ，１６−Ｒに対する充放電動作により電位変動に追従できず高電位Ｖｂに対して相対的に低下する。このため、それぞれのバッファ１８は、対応する第２ＭＯＳトランジスタ２４をオン状態に制御する。この場合、セット側の第１ＭＯＳトランジスタ２２−Ｓおよび第２ＭＯＳトランジスタ２４−Ｓがともにオン状態に制御される。従って、これらのトランジスタを介して、セット電位Ｖｓｅｔｂが高電位Ｖｂに高速にプルアップされる。

一方、リセット側の第１ＭＯＳトランジスタ２２−Ｒはオフ状態なので、第１ＭＯＳトランジスタ２２−Ｒと第２ＭＯＳトランジスタ２４−Ｒの直列抵抗は大きく、リセット電位Ｖｒｓｔｂは、並列接続している抵抗１３−Ｒを介して高電位Ｖｂにプルアップされる。抵抗１３−Ｒの抵抗値は、第１ＭＯＳトランジスタ２２および第２ＭＯＳトランジスタ２４の各オフ抵抗の合成抵抗よりも十分小さい。但し、抵抗１３−Ｒの抵抗値はセット側の第１ＭＯＳトランジスタ２２−Ｓ及び第２ＭＯＳトランジスタ２４−Ｓの直列接続したオン抵抗よりも大きいため、リセット電位Ｖｒｓｔｂは、セット電位Ｖｓｅｔｂに比べて緩やかに変動する。

本例では、セット電位Ｖｓｅｔｂが、セット側バッファ１８−Ｓの閾値を下回ってから当該閾値を上回るまでの期間を、セット電位Ｖｓｅｔｂのパルス幅Ｗｓとする。また、リセット電位Ｖｒｓｔｂが、リセット側バッファ１８−Ｒの閾値を下回ってから当該閾値を上回るまでの期間を、リセット電位Ｖｒｓｔｂのパルス幅Ｗｒとする。

図４に示すように、ラッチ回路４４がＬ論理（ハイサイド基準電位Ｖｓ）を出力している場合、セット電位Ｖｓｅｔｂのパルス幅Ｗｓは、リセット電位Ｖｒｓｔｂのパルス幅Ｗｒよりも十分小さい。このため、セット電位ＶｓｅｔｂがＬ論理で、リセット電位ＶｒｓｔｂがＨ論理になってしまうことを防ぐことができ、ハイサイド制御回路４０の誤動作を防ぐことができる。

また、セット側バッファ１８―Ｓは、セット電位Ｖｓｅｔｂのパルス幅Ｗｓよりも維持期間Ｄｓだけ長い期間、対応する第２ＭＯＳトランジスタ２４−Ｒをオン状態に維持する。また、リセット側バッファ１８―Ｒは、リセット電位Ｖｒｓｔｂのパルス幅Ｗｒよりも維持期間Ｄｒだけ長い期間、対応する第２ＭＯＳトランジスタ２４−Ｓをオン状態に維持する。

セット側バッファ１８−Ｓが、セット電位Ｖｓｅｔｂのパルスが終了してから第２ＭＯＳトランジスタ２４−Ｒをオン状態に維持し続ける維持期間Ｄｓと、リセット側バッファ１８−Ｒが、リセット電位Ｖｒｓｔｂのパルスが終了してから第２ＭＯＳトランジスタ２４−Ｓをオン状態に維持し続ける維持期間Ｄｒとは等しくてよい。

このように、それぞれのバッファ１８が第２ＭＯＳトランジスタ２４をオフ状態に維持することで、ｄＶ／ｄｔノイズが長期間に渡って印加された場合でも、ハイサイド制御回路４０の誤動作を防ぐことができる。なお、セット側バッファ１８−Ｓおよびリセット側バッファ１８−Ｒにおける維持期間ＤｓおよびＤｒは変更可能であってよい。

図５は、駆動回路１００の他の動作例を示す図である。図５の例では、ハイサイドドライバ部４６がＨ論理の制御信号ＨＯを出力している状態で、ハイサイド基準電位Ｖｓにサージ電圧が印加された場合を示している。サージ電圧は、図２の例と同様である。

本例では、フィードバック部４８により、セット側の第１ＭＯＳトランジスタ２２−Ｓがオフ状態に制御され、リセット側の第１ＭＯＳトランジスタ２２−Ｒがオン状態に制御される。このため、セット電位Ｖｓｅｔｂは、図４の例におけるリセット電位Ｖｒｓｔｂと同一になる。また、リセット電位Ｖｒｓｔｂは、図４の例におけるセット電位Ｖｓｅｔｂと同一になる。

また、セット側の第２ＭＯＳトランジスタ２４−Ｓのゲート電圧は、図４の例におけるリセット側の第２ＭＯＳトランジスタ２４−Ｒのゲート電圧と同一となる。また、リセット側の第２ＭＯＳトランジスタ２４−Ｒのゲート電圧は、図４の例におけるセット側の第２ＭＯＳトランジスタ２４−Ｓのゲート電圧と同一となる。このように、ラッチ回路４４がＨ論理を出力している場合も、ハイサイド制御回路４０の誤動作を防ぐことができる。

なお、セット側およびリセット側の第１ＭＯＳトランジスタ２２の特性は互いに等しいことが好ましい。また、セット側およびリセット側の第２ＭＯＳトランジスタ２４の特性は互いに等しいことが好ましい。また、抵抗１３−Ｓおよび抵抗１３−Ｒの特性も互いに等しいことが好ましい。つまり、セット側レベルシフト回路１０−Ｓおよびリセット側レベルシフト回路１０−Ｒの各構成要素は、互いに等しい特性を有することが好ましい。これにより、素子のバラツキに起因する誤動作を低減することができる。

図６は、バッファ１８の構成例を示す図である。セット側バッファ１８―Ｓおよびリセット側バッファ１８−Ｒは同一の構成を有してよい。本例のバッファ１８は、ソース接地増幅回路５０および出力部６０を有する。

ソース接地増幅回路５０は、ソースが高電位Ｖｂに接続されたＭＯＳトランジスタ５２と、ＭＯＳトランジスタ５２のドレインとハイサイド基準電位Ｖｓとの間に接続された抵抗５４とを有する。本例のＭＯＳトランジスタ５２はＰＭＯＳトランジスタであり、ゲート端子にセット電位Ｖｓｅｔｂまたはリセット電位Ｖｒｓｔｂが入力される。

出力部６０は、ＭＯＳトランジスタ５２のドレイン電圧に応じて動作する。本例の出力部６０は、ＭＯＳトランジスタ５２のドレイン電圧に応じて動作するインバータである。インバータは、直列に接続されたＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６４を有する。

バッファ１８において、ｄＶ／ｄｔノイズにより入力電位ＩＮが相対的に低下すると、ＭＯＳトランジスタ５２がオン状態になり、Ｈ論理（高電位Ｖｂ）がインバータに入力される。従って、インバータからはＬ論理（ハイサイド基準電位Ｖｓ）が出力される。

入力電位ＩＮが高電位Ｖｂにプルアップされると、ＭＯＳトランジスタ５２がオフ状態となり、Ｌ論理がインバータに入力される。従って、インバータからはＨ論理が出力される。ただし、ＭＯＳトランジスタ５２がオフ状態となった後、ＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６４のゲート容量とプルダウン抵抗５４から構成されるＲＣ時定数回路により、ＭＯＳトランジスタ５２のドレイン電位の遷移時間が遅れるため、一定時間インバータの出力はＨ論理に遷移しない。

このＲＣ時定数は、抵抗５４により調整できる。抵抗５４の抵抗値を調整することで、図４および図５に示した維持期間ＤｓおよびＤｒを適切に設定することができる。維持期間ＤｓおよびＤｒは、０．１μｓから１μｓ程度であってよい。維持期間ＤｓおよびＤｒの下限は、０．２μｓ程度であってよく、０．５μｓ程度であってもよい。なお、抵抗５４を可変抵抗にすることで、維持期間ＤｓおよびＤｒを適宜変更することもできる。駆動回路１００は、ハイサイド制御回路４０において誤動作が生じた場合に、維持期間ＤｓおよびＤｒを現状よりも長く設定してよい。

図７は、ローサイド制御回路１１０の構成例を示す図である。本例のローサイド制御回路１１０は、ローサイドのトランジスタ２２０を制御するとともに、入力トランジスタ１４−Ｓおよび入力トランジスタ１４−Ｒに入力するセット信号ｓｅｔおよびリセット信号ｒｅｓｅｔを生成する。

ローサイド制御回路１１０は、ローサイドドライバ部１１２、バッファ回路１１４およびパルスジェネレーター１１６を有する。また、ローサイド制御回路１１０は、電源１１８を有してよく、外部の電源１１８に接続されてもよい。ローサイド制御回路１１０は、ローサイドの高電位および共通基準電位を電源電位として動作する。本例において共通基準電位は接地電位である。また、高電位は、共通基準電位に対して電源１１８の電圧を加算した電位である。

バッファ回路１１４は、外部のマイコン等から、負荷２００に高電位を印加するか、低電位を印加するかを指示する信号を受け取る。バッファ回路１１４は、当該信号に基づいて、ハイサイドドライバ部４６がＨ論理を出力するタイミングを示すセットタイミング、および、Ｌ論理を出力するタイミングを示すリセットタイミングを生成する。

パルスジェネレーター１１６は、セットタイミングに応じてパルス状のセット信号ｓｅｔを生成する。また、リセットタイミングに応じてパルス状のリセット信号ｒｅｓｅｔを生成する。また、バッファ回路１１４は、マイコン等から受け取った信号に基づいて、ローサイドドライバ部１１２を制御する信号を出力する。ローサイドドライバ部１１２は、バッファ回路１１４からの信号に基づいて、トランジスタ２２０を制御する制御信号ＬＯを出力する。

駆動回路１００は、１つのチップで形成されてよい。また、ローサイド制御回路１１０が、他の回路要素とは別のチップに形成されてもよい。また、ローサイドドライバ部１１２は、バッファ回路１１４およびパルスジェネレーター１１６とは別チップに形成されてもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・・レベルシフト回路、１２・・・ダイオード、１３・・・抵抗、１４・・・入力トランジスタ、１６・・・寄生容量、１８・・・バッファ、２０・・・直列トランジスタ部、２２・・・第１ＭＯＳトランジスタ、２４・・・第２ＭＯＳトランジスタ、４０・・・ハイサイド制御回路、４２・・・保護回路、４４・・・ラッチ回路、４６・・・ハイサイドドライバ部、４８・・・フィードバック部、４９・・・インバータ、５０・・・ソース接地増幅回路、５２・・・ＭＯＳトランジスタ、５４・・・抵抗、６０・・・出力部、６２・・・ＰＭＯＳトランジスタ、６４・・・ＮＭＯＳトランジスタ、１００・・・駆動回路、１１０・・・ローサイド制御回路、１１２・・・ローサイドドライバ部、１１４・・・バッファ回路、１１６・・・パルスジェネレーター、１１８・・・電源、２００・・・負荷、２１０・・・トランジスタ、２２０・・・トランジスタ、２３０・・・電源、２４０・・・電源

Claims (12)

1. 入力されるセット信号およびリセット信号に応じて後段回路を駆動する駆動回路であって、
   前記セット信号に応じて動作し、セット電位を生成するセット側レベルシフト回路と、
   前記リセット信号に応じて動作し、リセット電位を生成するリセット側レベルシフト回路と、
   前記セット電位および前記リセット電位に応じた制御信号を生成して前記後段回路を駆動する制御回路と
   を備え、
   前記セット側レベルシフト回路および前記リセット側レベルシフト回路のそれぞれは、
   高電位と基準電位との間に設けられ、前記セット信号または前記リセット信号に応じて動作して、ドレイン電位を前記セット電位または前記リセット電位として出力する入力トランジスタと、
   前記入力トランジスタのドレイン端子と前記高電位との間において直列に接続された第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタを含む直列トランジスタ部と
   を有し、
   前記セット側レベルシフト回路および前記リセット側レベルシフト回路における前記第１ＭＯＳトランジスタは、前記制御回路が出力する前記制御信号の論理値に対応して互いに相補動作し、
   前記セット側レベルシフト回路は、前記セット電位のレベルを前記高電位に応じた閾値と比較して、比較結果に基づいて前記リセット側レベルシフト回路の前記第２ＭＯＳトランジスタを制御するセット側バッファを更に有し、
   前記リセット側レベルシフト回路は、前記リセット電位のレベルを前記高電位に応じた閾値と比較して、比較結果に基づいて前記セット側レベルシフト回路の前記第２ＭＯＳトランジスタを制御するリセット側バッファを更に有する駆動回路。
2. 前記後段回路は、２つのトランジスタを直列接続された回路からなり、
   前記セット側バッファおよび前記リセット側バッファは、前記２つのトランジスタの接続点の電位であるハイサイド基準電位に負電圧のサージ電圧が印加された場合に、対応する前記第２ＭＯＳトランジスタをオフ状態に制御する
   請求項１に記載の駆動回路。
3. 前記セット側バッファおよび前記リセット側バッファは、前記ハイサイド基準電位に正電圧のサージ電圧が印加された場合に、対応する前記第２ＭＯＳトランジスタをオン状態に制御する
   請求項２に記載の駆動回路。
4. 前記セット側バッファは、前記セット電位のパルス幅よりも長い期間、対応する前記第２ＭＯＳトランジスタをオン状態に維持し、
   前記リセット側バッファは、前記リセット電位のパルス幅よりも長い期間、対応する前記第２ＭＯＳトランジスタをオン状態に維持する
   請求項３に記載の駆動回路。
5. 前記セット側バッファが、前記セット電位のパルスが終了してから前記第２ＭＯＳトランジスタをオン状態に維持し続ける維持期間と、前記リセット側バッファが、前記リセット電位のパルスが終了してから前記第２ＭＯＳトランジスタをオン状態に維持し続ける維持期間とは等しい
   請求項４に記載の駆動回路。
6. 前記セット側バッファおよび前記リセット側バッファが前記第２ＭＯＳトランジスタをオン状態に維持する期間が変更可能である
   請求項４に記載の駆動回路。
7. 前記セット側レベルシフト回路および前記リセット側レベルシフト回路のそれぞれは、前記入力トランジスタのドレイン端子と前記高電位との間において前記直列トランジスタ部と並列に設けられた抵抗を更に有する
   請求項１から６のいずれか一項に記載の駆動回路。
8. 前記セット側レベルシフト回路および前記リセット側レベルシフト回路におけるそれぞれの前記第１ＭＯＳトランジスタの特性は等しく、
   前記セット側レベルシフト回路および前記リセット側レベルシフト回路におけるそれぞれの前記第２ＭＯＳトランジスタの特性は等しい
   請求項１から６のいずれか一項に記載の駆動回路。
9. 前記セット側バッファおよび前記リセット側バッファのそれぞれは、
   ソースが前記高電位に接続されたＭＯＳトランジスタと、
   前記ＭＯＳトランジスタのドレインに接続された抵抗と、
   前記ＭＯＳトランジスタのドレイン電圧に応じて動作する出力部と
   を有する請求項１から６のいずれか一項に記載の駆動回路。
10. 前記出力部は、前記ＭＯＳトランジスタのドレイン電圧に応じて動作するインバータを有する
    請求項９に記載の駆動回路。
11. 前記制御回路は、
    入力される前記セット電位および前記リセット電位に応じた制御信号を出力するラッチ回路と、
    前記制御信号に応じて前記後段回路を駆動するドライバ部と
    を有し、
    前記制御信号に基づいて前記セット側レベルシフト回路および前記リセット側レベルシフト回路の前記第１ＭＯＳトランジスタを相補動作させるフィードバック部を更に備える
    請求項１から６のいずれか一項に記載の駆動回路。
12. 前記フィードバック部は、
    前記制御信号がＬ論理の場合に前記セット側レベルシフト回路の前記第１ＭＯＳトランジスタをオン状態に制御し、
    前記制御信号がＨ論理の場合に前記リセット側レベルシフト回路の前記第１ＭＯＳトランジスタをオフ状態に制御する
    請求項１１に記載の駆動回路。

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