JP7379834B2 - 駆動回路 - Google Patents

Description

本発明は、パワーデバイスを駆動する駆動回路に関する。

特許文献１及び２に開示されているように、ハーフブリッジ回路は、電源の高電位端子と低電位端子との間において直列接続された第１及び第２のパワースイッチング素子を有しており、第１パワースイッチング素子と第２パワースイッチング素子との間のノードがモータ等の負荷に接続されている。第１パワースイッチング素子がオン・オフし、第２パワースイッチング素子が第１パワースイッチング素子に対して相補的にオン・オフすることによって、負荷が駆動される。第２パワースイッチング素子は、電源の低電位端子の電位を基準電位として動作するローサイド制御回路によって駆動されることによって、オン・オフする。第１パワースイッチング素子は、第１パワースイッチング素子と第２パワースイッチング素子との間のノードの電位を基準電位として動作するハイサイド制御回路によって駆動されることによって、オン・オフする。

ハイサイド制御回路の前段にはレベルシフト回路が接続され、レベルシフト回路の前段には前段回路が接続されている。ハイサイド制御回路及びレベルシフト回路は高電圧で動作するものであり、前段回路は低電圧で動作するものである。前段回路は、外部からの論理入力信号に基づいてパルス型のセット信号及びリセット信号を生成し、レベルシフト回路は、セット信号及びリセット信号をレベルシフトする。ハイサイド制御回路は、レベルシフト済みのセット信号及びリセット信号に基づいて駆動信号を生成して、その駆動信号に従って第１パワースイッチング素子をオン・オフさせる。

国際公開第２０１６／１６３１４２号 国際公開第２０１６／００９７１９号

ところで、第１及び第２のパワースイッチング素子のオン・オフが切り替わると、第１パワースイッチング素子と第２パワースイッチング素子との間のノードの電位が負荷のインダクタンスの影響によって電源の低電位端子の電位よりも低下して、そのノードの電圧が負電圧となることがある。そのような負電圧が発生すると、レベルシフト回路のセット出力端子及びリセット出力端子の電圧が上昇する。その後、そのような負電圧が解消されると、後に、レベルシフト回路のセット出力端子及びリセット出力端子の電圧がリンギングにより降下する。ハイサイド制御回路がセットされている場合に、リセット出力端子の電圧がリンギングによって閾値電圧を超えると、ハイサイド制御回路が誤ってリセットされて、誤動作してしまう。一方、ハイサイド制御回路がリセットされている場合に、セット出力端子の電圧がリンギングによって閾値電圧を超えると、ハイサイド制御回路が誤ってセットされて、誤動作してしまう。
本発明は、上記のような従来の問題に鑑みてなされたものであって、パワーデバイスに接続されるノードに負電圧が発生した後でも、そのパワーデバイスを駆動する制御回路を正常に動作させることを目的とする。

上記目的を達成するための主たる発明は、セット信号をレベルシフトすることによって、レベルシフト済みセット信号を生成するセット側レベルシフト回路と、リセット信号をレベルシフトすることによって、レベルシフト済みリセット信号を生成するリセット側レベルシフト回路と、前記レベルシフト済みリセット信号に基づいてパワーデバイスをオフさせる第１論理レベルと、前記レベルシフト済みセット信号に基づいて前記パワーデバイスをオンさせる第２論理レベルとの間で変化する駆動信号を出力する制御回路と、前記制御回路が前記レベルシフト済みセット信号に基づいて前記パワーデバイスをオンさせ且つ前記レベルシフト済みリセット信号に基づいて前記パワーデバイスをオフさせる状態を、前記駆動信号に基づいて保証する保証回路と、を備える駆動回路である。

本発明の実施態様によれば、パワースイッチング素子を駆動する制御回路を正常に動作させることができる。

駆動回路の構成を出力回路、負荷及び電源とともに示す図である。 ハイサイドの入力信号、ローサイドの入力信号、セット信号、レベルシフト済みセット信号、リセット信号、レベルシフト済みリセット信号、ラッチ回路の出力、出力信号及び各スイッチング素子の状態の関係を示すタイミングチャートである。 ハイサイドのパワースイッチング素子がオンからオフに切り替わった後のノードの電圧、入力信号、出力信号、レベルシフト済みセット信号及びレベルシフト済みセット信号の波形を示したタイミングチャートである。 図３に示すレベルシフト済みセット信号及びレベルシフト済みセット信号の波形を重ね合わせたものである。 ハイサイドのパワースイッチング素子がオフからオンに切り替わった後のノードの電圧、入力信号、出力信号、レベルシフト済みセット信号及びレベルシフト済みセット信号の波形を示したタイミングチャートである。 図５に示すレベルシフト済みセット信号及びレベルシフト済みセット信号のチャートを重ね合わせたものである。 別の実施形態の駆動回路の構成を出力回路、負荷及び電源とともにを示す図である。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝＝＝本実施形態＝＝＝＝＝
以下、図面を参照して、本発明の実施形態について説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているので、本発明の範囲を以下の実施形態及び図示例に限定するものではない。

＜＜＜１． 駆動回路及び出力回路の概要＞＞＞
図１は、駆動回路１、出力回路５及び負荷９等を示す図である。図２は、入力信号HIN、入力信号LIN、セット信号set、レベルシフト済みセット信号setdrn、リセット信号res、レベルシフト済みリセット信号resdrn、ラッチ回路２２２の出力、駆動信号HO及びスイッチング素子２３２ａ，２３２ｂ，２４１ａ，２４１ｂの状態の関係を表したタイミングチャートである。

ハイサイド側の入力信号HIN及びローサイド側の入力信号LINがマイコンから駆動回路１に入力されることによって、駆動回路１が動作する。詳細は後述するが、入力信号HINは、入力回路１１に入力され、入力信号LINは、ローサイド制御回路４０に入力される。入力信号HIN及び入力信号LINは、第１論理レベルと第２論理レベルに繰り返し切り替わる論理入力信号である。ここで、第１論理レベルとはローレベルのことをいい、第２論理レベルとはハイレベルのことをいう。

入力信号HINと入力信号LINは相補的な関係にある。つまり、入力信号HINがハイレベルである際には、入力信号LINがローレベルであり、入力信号HINがローレベルである際には、入力信号LINがハイレベルである。

駆動回路１は、ハイサイド側の入力信号HIN及びローサイド側の入力信号LINに基づいて、出力回路５を制御し、出力回路５は、負荷９の状態を、高圧直流電源８の電圧を印加する電圧印加状態と、接地電圧を印加する接地電圧印加状態とに交互に繰り返し切り替える。駆動信号HOはローレベル（第１論理レベル）とハイレベル（第２論理レベル）に繰り返し切り替わる論理信号である。なお、駆動回路１における信号遅延を考慮しなければ、ハイサイド側のパワーデバイスを駆動する駆動信号HOは、入力信号HINに対して同期して変化する。

出力回路５は、ハーフブリッジを構成するパワースイッチング素子５１，５２を含んで構成される。パワースイッチング素子５１，５２はＮチャネル型のパワーＭＯＳＦＥＴであるが、ＩＧＴＢ又はバイポーラトランジスタ等といったパワーデバイスであってもよい。パワースイッチング素子５１，５２が高圧直流電源８の高電位出力端子と低電位出力端子との間に直列接続されている。パワースイッチング素子５２と高圧直流電源８の低電位出力端子との間のノードＮ１が基準電位配線Ｌ１に接続されて、その基準電位配線Ｌ１が接地されている。このため、基準電位配線Ｌ１及びノードＮ１は、駆動回路１の基準電位（接地電位）となる。パワースイッチング素子５１とパワースイッチング素子５２との間のノードＮ２が負荷９の一端に接続されている。負荷９の他端が基準電位配線Ｌ１によって接地されていて、基準電位とされている。ノードＮ２はハイサイド直流電源６の低電位出力端子に接続されている。ハイサイド直流電源６の高電位出力端子が高電位配線Ｌ７に接続されており、ノードＮ２の電位を基準としたハイサイド直流電源６の出力電圧が高電位配線Ｌ７に印加される。

駆動回路１は、ハイサイド側の入力信号HINに基づいて、ハイサイド側のパワースイッチング素子５１をオン・オフさせる。更に、駆動回路１は、ローサイド側の入力信号LINに基づいて、パワースイッチング素子５１に対して相補的にローサイド側のパワースイッチング素子５２をオン・オフさせる。パワースイッチング素子５１がオンし且つパワースイッチング素子５２がオフすると、ノードＮ２の電位が高圧直流電源８の出力電圧となり、負荷９が電圧印加状態となる。パワースイッチング素子５２がオフし且つパワースイッチング素子５２がオンすると、ノードＮ２の電位が基準電位になり、負荷９が接地電圧印加状態となる。従って、ノードＮ２の電位は基準電位から高圧直流電源８の出力電圧までの間で変動し得る。ここで、負荷９が電圧印加状態からデッドタイムを経て接地電圧印加状態に切り替わるが、そのデッドタイムではパワースイッチング素子５１，５２が共にオフすることによって、高圧直流電源８のショート及び貫流電流が防止される。同様に、負荷９が接地電圧印加状態からデッドタイムを経て電圧印加状態に切り替わる。

＜＜＜２． 駆動回路の構成＞＞＞
駆動回路１は前段回路１０、後段回路２０及びローサイド制御回路４０を含んで構成される。
駆動回路１は１つのチップに内蔵されている。但し、前段回路１０及び後段回路２０が共通のチップに内蔵され、ローサイド制御回路４０が別のチップに内蔵されていてもよい。或いは、前段回路１０及びローサイド制御回路４０が共通のチップに内蔵され、後段回路２０が別のチップに内蔵されていてもよい。或いは、後段回路２０及びローサイド制御回路４０が共通のチップに内蔵され、前段回路１０が別のチップに内蔵されていてもよい。或いは、前段回路１０、後段回路２０及びローサイド制御回路４０が別々のチップに内蔵されていてもよい。

前段回路１０は低電圧で動作し、後段回路２０は低電圧と高電圧で動作する。
前段回路１０は入力回路１１及びパルス生成回路１２を含んで構成される。後段回路２０はレベルシフト回路２１、ハイサイド制御回路２２、調整回路２３、保証回路２４及びダイオード２８，２９を含んで構成される。

＜＜＜２－１． ローサイド制御回路＞＞＞
ローサイド制御回路４０には、ローサイドの直流電源７から電力が供給されるとともに、マイコンから入力信号LINが入力される。ローサイド制御回路４０は、入力信号LINに基づいて、パワースイッチング素子５１に対して相補的にパワースイッチング素子５２をオン・オフさせる。

＜＜＜２－２． 入力回路＞＞＞
入力回路１１は、入力信号HINを参照電圧と比較することによって入力信号HINがハイレベルとローレベルのどちらかであるかを判定するコンパレータ（不図示）と、そのコンパレータの出力信号のノイズを除去した上で出力するノイズフィルタ（不図示）と、を有する。入力回路１１の遅延を考慮しなければ、入力回路１１の出力信号、つまりノイズフィルタの出力信号は入力信号HINに同期する。

＜＜＜２－３． パルス生成回路＞＞＞
パルス生成回路１２は、入力回路１１の出力信号がローレベルからハイレベルに立ち上がる時においてパルスを発生させるとともに、そのパルス発生時にハイレベルであるとともにそのパルス消失時にローレベルであるセット信号set（図２参照）を出力する。また、パルス生成回路１２は、入力回路１１の出力信号がハイレベルからローレベルに立ち下がる時においてパルスを発生させて、そのパルス発生時にハイレベルであるとともにそのパルス消失時においてローレベルであるリセット信号res（図２参照）を出力する。セット信号setがハイレベルであるタイミングとリセット信号resがハイレベルであるタイミングは時間的にずれている。セット信号set及びリセット信号resは後段回路２０のレベルシフト回路２１に入力される。

＜＜＜２－４． レベルシフト回路及びクランプダイオード＞＞＞
図１に示すように、レベルシフト回路２１は、セット側レベルシフト回路２１ａとリセット側レベルシフト回路２１ｂとを含んで構成される。セット側レベルシフト回路２１ａは、パルス生成回路１２により出力されたセット信号setを反転しつつ直流レベルをシフトして、レベルシフト済みセット信号setdrn（図２参照）としてハイサイド制御回路２２に出力する。リセット側レベルシフト回路２１ｂは、パルス生成回路１２により出力されたリセット信号resを反転しつつ直流レベルをシフトして、レベルシフト済みリセット信号resdrn（図２参照）としてハイサイド制御回路２２に出力する。

セット側レベルシフト回路２１ａは、セット側レベルシフトスイッチング素子２１１ａ及びセット側抵抗器２１２ａを含んで構成される。リセット側レベルシフト回路２１ｂは、リセット側レベルシフトスイッチング素子２１１ｂ及びリセット側抵抗器２１２ｂを含んで構成される。

レベルシフトスイッチング素子２１１ａ，２１１ｂは高耐圧のＮチャネル型ＭＯＳＦＥＴであるが、ＩＧＴＢ又はバイポーラトランジスタ等であってもよい。

セット側抵抗器２１２ａとセット側レベルシフトスイッチング素子２１１ａとは高電位配線Ｌ７と基準電位配線Ｌ１との間において直列接続されている。つまり、セット側レベルシフトスイッチング素子２１１ａのドレインがセット側抵抗器２１２ａを介して高電位配線Ｌ７に接続され、セット側レベルシフトスイッチング素子２１１ａのソースが基準電位配線Ｌ１に接続されている。

リセット側抵抗器２１２ｂとリセット側レベルシフトスイッチング素子２１１ｂが高電位配線Ｌ７と基準電位配線Ｌ１との間で直列接続されている。つまり、リセット側レベルシフトスイッチング素子２１１ｂのドレインがリセット側抵抗器２１２ｂを介して高電位配線Ｌ７に接続され、リセット側レベルシフトスイッチング素子２１１ｂのソースが基準電位配線Ｌ１に接続されている。

ダイオード２８のアノードがノードＮ２に接続され、ダイオード２８のカソードがセット側抵抗器２１２ａとセット側レベルシフトスイッチング素子２１１ａとの間のノードＮ５に接続されている。ダイオード２８がノードＮ５の電位をノードＮ２の電位にクランプするので、ノードＮ５の電圧がノードＮ２の電位を基準とする。そのため、過電圧がハイサイド制御回路２２に入力されないようになっている。

ダイオード２９のアノードがノードＮ２に接続され、ダイオード２９のカソードがリセット側抵抗器２１２ｂとリセット側レベルシフトスイッチング素子２１１ｂとの間のノードＮ６に接続されている。ダイオード２９がノードＮ６の電位をノードＮ２の電位にクランプするので、ノードＮ６の電圧がノードＮ２の電位を基準とする。そのため、過電圧がハイサイド制御回路２２に入力されないようになっている。

セット側レベルシフトスイッチング素子２１１ａのゲートがパルス生成回路１２のセット側出力端子に接続され、パルス生成回路１２によって出力されたセット信号setがセット側レベルシフトスイッチング素子２１１ａのゲートに入力される。セット側レベルシフトスイッチング素子２１１ａはセット信号setに基づいてオン・オフする。セット側レベルシフトスイッチング素子２１１ａがオフすると、ドレイン電圧（ノードＮ５の電圧）がハイサイド直流電源６によって引き上げられてハイレベルとなる。セット側レベルシフトスイッチング素子２１１ａがオンすると、ノードＮ５の電圧が接地によって引き下げられてローレベルとなる。ノードＮ５の電圧がレベルシフト済みセット信号setdrnとしてハイサイド制御回路２２に入力される。従って、ノードＮ５がセット側レベルシフト回路２１ａの出力ノード且つハイサイド制御回路２２のセット側入力ノードである。

リセット側レベルシフトスイッチング素子２１１ｂのゲートがパルス生成回路１２のリセット側出力端子に接続され、パルス生成回路１２によって出力されたリセット信号resがリセット側レベルシフトスイッチング素子２１１ｂのゲートに入力される。リセット側レベルシフトスイッチング素子２１１ｂはリセット信号resに基づいてオン・オフする。リセット側レベルシフトスイッチング素子２１１ｂがオフすると、ノードＮ６の電圧がハイサイド直流電源６によって引き上げられてハイレベルとなる。リセット側レベルシフトスイッチング素子２１１ｂがオンすると、ノードＮ６の電圧が接地によって引き下げられてローレベルとなる。ノードＮ６の電圧がレベルシフト済みリセット信号resdrnとしてハイサイド制御回路２２に入力される。従って、ノードＮ６がリセット側レベルシフト回路２１ｂの出力ノード且つハイサイド制御回路２２のリセット側入力ノードである。

なお、セット信号setがハイレベルになるタイミングと、リセット信号resがハイレベルになるタイミングは異なる。このため、レベルシフト済みセット信号setdrnがローレベルであるタイミングと、レベルシフト済みリセット信号resdrnがローレベルであるタイミングも異なる。

＜＜＜２－４． ハイサイド制御回路＞＞＞
ハイサイド制御回路２２は、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrmに基づいて駆動信号HOを生成して、その駆動信号HOをパワースイッチング素子５１のゲートに出力する。これにより、ハイサイド制御回路２２は、パワースイッチング素子５１をオン・オフさせる。レベルシフト済みセット信号setdrnがローレベルであり且つレベルシフト済みリセット信号resdrmがハイレベルである際に、ハイサイド制御回路２２が駆動信号HOをハイレベルにする。一方、レベルシフト済みセット信号setdrnがハイレベルであり且つレベルシフト済みリセット信号resdrmがローレベルである際に、ハイサイド制御回路２２が駆動信号HOをローレベルにする。なお、レベルシフト済みセット信号setdrnとレベルシフト済みリセット信号resdrmが共にローレベル又はハイレベルである際に、ハイサイド制御回路２２は駆動信号HOのレベルを維持する。

ここで、ハイサイド制御回路２２がレベルシフト済みセット信号setdrnのローレベルを検知するための基準電圧をセット用閾値電圧といい、ハイサイド制御回路２２がレベルシフト済みリセット信号resdrmのローレベルを検知するための基準電圧をリセット用閾値電圧という。

ハイサイド制御回路２２は保護回路２２１、ラッチ回路２２２及びハイサイドドライバ２２３を含んで構成される。

保護回路２２１には、ノードＮ２の電位を基準としたハイサイド直流電源６の出力電圧が供給される。また、保護回路２２１には、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrmが入力される。保護回路２２１は、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrmに基づいて、ラッチ回路２２２を制御する。図２に示すように、レベルシフト済みセット信号setdrnがローレベルであり且つレベルシフト済みリセット信号resdrmがハイレベルである際に、保護回路２２１がハイレベルの信号をラッチ回路２２２に出力する。レベルシフト済みセット信号setdrnがハイレベルであり且つレベルシフト済みリセット信号resdrmがローレベルである際に、保護回路２２１がローレベルの信号をラッチ回路２２２に出力する。レベルシフト済みセット信号setdrnとレベルシフト済みリセット信号resdrmが共にローレベル又はハイレベルである際に、保護回路２２１が出力をハイインピーダンスにする。なお、セット用閾値電圧及びリセット用閾値電圧は保護回路２２１の構成によって定まる。

ラッチ回路２２２には、ノードＮ２の電位を基準としたハイサイド直流電源６の出力電圧が供給される。ラッチ回路２２２は保護回路２２１の出力に応じて制御される。ラッチ回路２２２は、保護回路２２１の出力（ラッチ回路２２２の入力）がハイレベル又はローレベルであればその値を記憶して出力する。また、ラッチ回路２２２は、保護回路２２１の出力が高インピーダンスになると、保護回路２２１の出力が高インピーダンスになる直前に記憶した値を保持・出力する。

ここで、駆動回路１が正常の場合、レベルシフト済みセット信号setdrnがローレベルであり且つレベルシフト済みリセット信号resdrmがハイレベルである際には、ラッチ回路２２２の出力がハイレベルとなる。その後、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrmが共にローレベル又はハイレベルである際には、ラッチ回路２２２の出力がハイレベルに保持される。レベルシフト済みセット信号setdrnがハイレベルであり且つレベルシフト済みリセット信号resdrmがローレベルである際には、ラッチ回路２２２の出力がローレベルである。その後、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrmが共にローレベル又はハイレベルである際には、ラッチ回路２２２の出力がローレベルに保持される。

ハイサイドドライバ２２３には、ノードＮ２の電位を基準としたハイサイド直流電源６の出力電圧が供給される。また、ハイサイドドライバ２２３には、ラッチ回路２２２の出力が入力される。ハイサイドドライバ２２３は、ラッチ回路２２２の出力に応じた駆動信号HOを生成して、その駆動信号HOをパワースイッチング素子５２のゲートに出力する。つまり、ハイサイドドライバ２２３は、ラッチ回路２２２の出力がローレベルであれば、駆動信号HOをローレベルにし、ラッチ回路２２２の出力がハイレベルであれば、駆動信号HOをハイレベルにする。

＜＜＜２－５． 調整回路＞＞＞
調整回路２３は、ハイサイド制御回路２２の駆動信号HOに基づいて、セット側レベルシフト回路２１ａのノードＮ５と高電位配線Ｌ７との間のインピーダンスと、リセット側レベルシフト回路２１ｂのノードＮ６と高電位配線Ｌ７との間のインピーダンスとを制御する。これにより、調整回路２３は、ハイサイド制御回路２２の駆動信号HOに同期して、これらインピーダンスの大小関係を制御する。

具体的には、ハイサイド制御回路２２の駆動信号HOがハイレベルである際に、調整回路２３は、セット側レベルシフト回路２１ａのノードＮ５と高電位配線Ｌ７との間のインピーダンスを増加させる。更に、ハイサイド制御回路２２の駆動信号HOがハイレベルである際に、調整回路２３は、リセット側レベルシフト回路２１ｂのノードＮ６と高電位配線Ｌ７とのインピーダンスを低下させる。従って、ハイサイド制御回路２２の駆動信号HOがハイレベルである際には、セット側レベルシフト回路２１ａのノードＮ５と高電位配線Ｌ７との間のインピーダンスが、リセット側レベルシフト回路２１ｂのノードＮ６と高電位配線Ｌ７との間のインピーダンスよりも高い。

一方、ハイサイド制御回路２２の駆動信号HOがローレベルである際には、調整回路２３は、セット側レベルシフト回路２１ａのノードＮ５と高電位配線Ｌ７との間のインピーダンスを低下させる。更に、ハイサイド制御回路２２の駆動信号HOがローレベルである際には、調整回路２３は、リセット側レベルシフト回路２１ｂのノードＮ６と高電位配線Ｌ７とのインピーダンスを増加させる。従って、ハイサイド制御回路２２の駆動信号HOがローレベルである際には、セット側レベルシフト回路２１ａのノードＮ５と高電位配線Ｌ７との間のインピーダンスが、リセット側レベルシフト回路２１ｂのノードＮ６と高電位配線Ｌ７との間のインピーダンスよりも低い。

調整回路２３は、インバータ２３１、第２のセット側スイッチング素子２３２ａ、第２のリセット側スイッチング素子２３２ｂ、第２のセット側抵抗器２３３ａ及び第２のリセット側抵抗器２３３ｂを含んで構成される。
スイッチング素子２３２ａ，２３２ｂはＰチャネル型のＭＯＳＦＥＴである。
第２のセット側スイッチング素子２３２ａと第２のセット側抵抗器２３３ａとは高電位配線Ｌ７とセット側レベルシフト回路２１ａのノードＮ５との間において直列接続されている。第２のリセット側スイッチング素子２３２ｂと第２のリセット側抵抗器２３３ｂとは高電位配線Ｌ７とリセット側レベルシフト回路２１ｂのノードＮ６との間において直列接続されている。なお、第２のセット側スイッチング素子２３２ａと第２のセット側抵抗器２３３ａを入れ換えて、第２のセット側スイッチング素子２３２ａと第２のセット側抵抗器２３３ａとを高電位配線Ｌ７とノードＮ５との間において直列接続してもよい。第２のリセット側スイッチング素子２３２ｂと第２のリセット側抵抗器２３３ｂについても同様である。

第２のセット側スイッチング素子２３２ａのゲートがハイサイドドライバ２２３の出力端子に接続されている。第２のリセット側スイッチング素子２３２ｂのゲートがインバータ２３１の出力端子に接続され、インバータ２３１の入力端子がハイサイドドライバ２２３の出力端子に接続されている。

ハイサイドドライバ２２３によって出力された駆動信号HOが第２のセット側スイッチング素子２３２ａのゲートに入力される。駆動信号HOがインバータ２３１によって反転され、その反転信号が第２のリセット側スイッチング素子２３２ｂのゲートに入力される。そのため、第２のセット側スイッチング素子２３２ａがその駆動信号HOに基づいてオン・オフするとともに、第２のリセット側スイッチング素子２３２ｂが第２のセット側スイッチング素子２３２ａに対して相補的にオン・オフする。

駆動信号HOがハイレベルである際に、第２のリセット側スイッチング素子２３２ｂがオンするとともに、第２のセット側スイッチング素子２３２ａがオフする。そのため、第２のリセット側抵抗器２３３ｂとリセット側抵抗器２１２ｂがノードＮ６と高電位配線Ｌ７との間で並列接続され、ノードＮ６と高電位配線Ｌ７との間のインピーダンスが低いのに対して、セット側抵抗器２１２ａがノードＮ５と高電位配線Ｌ７との間で接続されるため、ノードＮ５と高電位配線Ｌ７との間のインピーダンスは高くなる。従って、ノードＮ５と高電位配線Ｌ７との間のインピーダンスが、ノードＮ６と高電位配線Ｌ７との間のインピーダンスよりも高い。そのため、レベルシフトスイッチング素子２１１ａ，２１１ｂの寄生容量等に起因したｄｖ／ｄｔノイズが発生した場合、ノードＮ５の電圧がノードＮ６の電圧よりも遅く立ち上がるため、ｄｖ／ｄｔノイズが発生した場合でも、ハイサイド制御回路２２が必ずセットされるので、ハイサイドドライバ２２３の駆動信号HOがハイレベルに維持される。よって、ｄｖ／ｄｔノイズに起因したハイサイド制御回路２２の誤動作を防止できる。

駆動信号HOがローレベルである際に、第２のセット側スイッチング素子２３２ａがオンするとともに、第２のリセット側スイッチング素子２３２ｂがオフする。そのため、第２のセット側抵抗器２３３ａとセット側抵抗器２１２ａがノードＮ５と高電位配線Ｌ７との間で並列接続され、ノードＮ５と高電位配線Ｌ７との間のインピーダンスが低いのに対して、リセット側抵抗器２１２ｂがノードＮ６と高電位配線Ｌ７との間で接続され、ノードＮ６と高電位配線Ｌ７との間のインピーダンスは高くなる。従って、ノードＮ６と高電位配線Ｌ７との間のインピーダンスが、ノードＮ５と高電位配線Ｌ７との間のインピーダンスよりも高い。そのため、レベルシフトスイッチング素子２１１ａ，２１１ｂの寄生容量等に起因したｄｖ／ｄｔノイズが発生した場合、ノードＮ６の電圧がノードＮ５の電圧よりも遅く立ち上がるため、ｄｖ／ｄｔノイズが発生した場合でも、ハイサイド制御回路２２が必ずリセットされるので、ハイサイドドライバ２２３の駆動信号HOがローレベルに維持される。よって、ｄｖ／ｄｔノイズに起因したハイサイド制御回路２２の誤動作を防止できる。

＜＜＜２－６． 保証回路＞＞＞
保証回路２４は、インバータ２３１、セット側スイッチング素子２４１ａ、リセット側スイッチング素子２４１ｂ、セット側ダイオード２４２ａ及びリセット側ダイオード２４２ｂを含んで構成される。インバータ２３１は保証回路２４と調整回路２３に共有された構成要素であるが、保証回路２４と調整回路２３が個別にインバータを有していてもよい。

スイッチング素子２４１ａ，２４１ｂはＰチャネル型のＭＯＳＦＥＴである。
セット側ダイオード２４２ａのアノードがノードＮ５に接続されている。セット側ダイオード２４２ａのカソードがセット側スイッチング素子２４１ａを介して高電位配線Ｌ７に接続されている。つまり、セット側ダイオード２４２ａのカソードがセット側スイッチング素子２４１ａのドレインに接続され、セット側スイッチング素子２４１ａのソースが高電位配線Ｌ７に接続されている。

リセット側ダイオード２４２ｂのアノードがノードＮ６に接続されている。リセット側ダイオード２４２ｂのカソードがリセット側スイッチング素子２４１ｂを介して高電位配線Ｌ７に接続されている。つまり、リセット側ダイオード２４２ｂのカソードがリセット側スイッチング素子２４１ｂのドレインに接続され、リセット側スイッチング素子２４１ｂのソースが高電位配線Ｌ７に接続されている。

セット側スイッチング素子２４１ａのゲートがインバータ２３１の出力端子に接続されている。リセット側スイッチング素子２４１ｂのゲートがハイサイドドライバ２２３の出力端子に接続されている。

ハイサイドドライバ２２３の駆動信号HOがリセット側スイッチング素子２４１ｂのゲートに入力される。ハイサイドドライバ２２３の駆動信号HOがインバータ２３１によって反転され、その反転信号がセット側スイッチング素子２４１ａのゲートに入力される。そのため、リセット側スイッチング素子２４１ｂが駆動信号HOに基づいてオン・オフするとともに、セット側スイッチング素子２４１ａがリセット側スイッチング素子２４１ｂに対して相補的にオン・オフする。

保証回路２４は、駆動信号HOに基づいてセット側スイッチング素子２４１ａをオン・オフすることによって、ノードＮ５と高電位配線Ｌ７との間におけるセット側ダイオード２４２ａの接続の確立と解除を実行する。なお、接続の確立とは、ノードＮ５と高電位配線Ｌ７との間が、セット側ダイオード２４２ａを介して接続される状態をいい、接続の解除とは、ノードＮ５と高電位配線Ｌ７との間が開放状態となることをいう。また、保証回路２４は、駆動信号HOに基づいてリセット側スイッチング素子２４１ｂをオン・オフすることによって、ノードＮ６と高電位配線Ｌ７との間におけるリセット側ダイオード２４２ｂの接続の確立と解除を、セット側ダイオード２４２ａの接続の確立と解除に対して相補的に実行する。具体的には、以下の通りである。

ハイサイドドライバ２２３の駆動信号HOがハイレベルである際に、セット側スイッチング素子２４１ａがオンする。そのため、セット側ダイオード２４２ａのカソードと高電位配線Ｌ７との接続が確立されて、ノードＮ５と高電位配線Ｌ７との間におけるセット側ダイオード２４２ａの接続が確立される。また、ハイサイドドライバ２２３の駆動信号HOがハイレベルである際に、リセット側スイッチング素子２４１ｂがオフする。そのため、リセット側ダイオード２４２ｂのカソードと高電位配線Ｌ７との接続が解除されて、ノードＮ６と高電位配線Ｌ７との間におけるリセット側ダイオード２４２ｂの接続が解除（開放）される。

ハイサイドドライバ２２３の駆動信号HOがローレベルである際に、リセット側スイッチング素子２４１ｂがオンする。そのため、リセット側ダイオード２４２ｂのカソードと高電位配線Ｌ７との接続が確立されて、ノードＮ６と高電位配線Ｌ７との間におけるリセット側ダイオード２４２ｂの接続が確立される。ハイサイドドライバ２２３の駆動信号HOがローレベルである際に、セット側スイッチング素子２４１ａがオフする。そのため、セット側ダイオード２４２ａのカソードと高電位配線Ｌ７との接続が解除されて、ノードＮ５と高電位配線Ｌ７との間におけるセット側ダイオード２４２ａの接続が解除される。

ここで、正常時、ノードＮ５が高電位配線Ｌ７よりも低電位であるので、セット側ダイオード２４２ａには逆バイアスが掛かった状態である。同様に、ノードＮ６が高電位配線Ｌ７よりも低電位であるので、リセット側ダイオード２４２ｂには逆バイアスが掛かった状態である。

なお、セット側スイッチング素子２４１ａとセット側ダイオード２４２ａを入れ換えてもよい。つまり、セット側スイッチング素子２４１ａは、高電位配線Ｌ７からセット側ダイオード２４２ａを経由してノードＮ５までの電路を開閉するように接続すればよい。リセット側スイッチング素子２４１ｂとリセット側ダイオード２４２ｂについても同様である。

＜＜＜３． 負電圧の発生時＞＞＞
パワースイッチング素子５１，５２のオン・オフ切り替わり後、負荷９のインダクタンスとｄｖ／ｄｔの影響によって、図３～図５のチャートに示すようにノードＮ２が負電圧になる虞がある。ノードＮ２が負電圧になった場合、ノードＮ２を基準としたノードＮ５，Ｎ６の電圧が上昇する。その後、ノードＮ２の負電圧が解消すると、ノードＮ５，Ｎ６の電圧（レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrn）にリンギングが生じる。本実施形態では、このリンギングによるハイサイド制御回路２２の誤動作が保証回路２４によって防止されて、ハイサイド制御回路２２の駆動信号HOは、ノードＮ２の負電圧の解消後も、ノードＮ２が負電圧になる前の状態に維持される。このことについて、より具体的に以下に説明する。

なお、図３は、ハイサイドのパワースイッチング素子５１がオンからオフに切り替わった後のノードＮ２の電圧、入力信号HIN、駆動信号HO、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnの波形を示したタイミングチャートである。図４は、図３に示すレベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnのチャートを重ね合わせたものである。図５は、ハイサイドのパワースイッチング素子がオフからオンに切り替わった後のノードＮ２の電圧、入力信号HIN、駆動信号HO、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnの波形を示したタイミングチャートである。図６は、図５に示すレベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnのチャートを重ね合わせたものである。

＜＜＜３－１． 駆動信号HOがローレベルである場合＞＞＞
入力信号HINが立ち下がると、レベルシフト済みリセット信号resdrnが一旦ローレベルになった後に、レベルシフト済みリセット信号resdrn及びレベルシフト済みセット信号setdrnが共にハイレベルになる（図２参照）。そのため、ハイサイド制御回路２２の駆動信号HOがローレベルになる。

そして、パワースイッチング素子５１，５２のオン・オフの切替後、図３及び図４に示すようにノードＮ２が負電圧になることで、ノードＮ５，Ｎ６の電圧が上昇する。具体的には、ノードＮ５，Ｎ６は、セット側レベルシフトスイッチング素子２１１ａ、リセット側レベルシフトスイッチング素子２１１ｂの寄生容量を介して、接地（０Ｖ）されているため、負電圧より高い電圧になる。この際、ノードＮ６と高電位配線Ｌ７との間におけるリセット側ダイオード２４２ｂの接続が確立されている。そうすると、ノードＮ６の電圧上昇によりリセット側ダイオード２４２ｂがオンすることによって、順方向電流がリセット側ダイオード２４２ｂに流れて、ノードＮ６の電圧は高電位配線Ｌ７の電圧でクランプされる。それに対して、ノードＮ５と高電位配線Ｌ７との間におけるセット側ダイオード２４２ａの接続が解除されているため、ノードＮ５の電圧は高電位配線Ｌ７でクランプされていない。よって、ノードＮ６の電圧がノードＮ５の電圧よりも遅く上昇する。

その後、ノードＮ５，Ｎ６の電圧がリンギングにより降下して、ノードＮ６の電圧が高電位配線Ｌ７の電圧以下になる。そうすると、リセット側ダイオード２４２ｂがすぐにオフすることなく、逆回復現象がリセット側ダイオード２４２ｂに生じて、逆方向電流がリセット側ダイオード２４２ｂに流れる。そのため、ノードＮ６の電圧がノードＮ５の電圧よりも大きく降下する。

以上のようなリセット側ダイオード２４２ｂのクランプと逆回復現象は、ノードＮ６の電圧をノードＮ５の電圧よりも低くすることに寄与する。更にそのクランプ及び逆回復現象は、ノードＮ６の電圧をリセット用閾値電圧よりも低くし易くすることに寄与する。従って、ノードＮ２の負電圧の解消後もハイサイド制御回路２２がセットされることなく、ハイサイド制御回路２２の駆動信号HOはノードＮ２が負電圧になる前の状態を維持する。つまり、ノードＮ２の負電圧が解消した後も、ハイサイド制御回路２２の駆動信号HOはローレベルに維持される。

従って、保証回路２４は、ハイサイド制御回路２２がレベルシフト済みリセット信号resdrnに基づいてパワースイッチング素子５１をオフさせる状態を、駆動信号HOに基づいて保証する。また、本実施形態では、ノードＮ６と高電位配線Ｌ７との間のインピーダンスが、ノードＮ５と高電位配線Ｌ７との間のインピーダンスよりも高いため、ノードＮ６の電圧がノードＮ５の電圧よりも遅く立ち上がる傾向にある。したがって、調整回路２３は、よりパワースイッチング素子５１をオフした状態を維持することができる。

＜＜＜３－２． 駆動信号HOがハイレベルである場合＞＞＞
入力信号HINが立ち上がった後にレベルシフト済みリセット信号resdrn及びレベルシフト済みセット信号setdrnが共にハイレベルである時には、駆動信号HOがハイレベルである（図２参照）。その際、図５及び図６に示すようにノードＮ２が負電圧になると、ノードＮ５，Ｎ６の電圧が上昇する。この際、ノードＮ５と高電位配線Ｌ７との間におけるセット側ダイオード２４２ａの接続が確立されている。そのため、セット側ダイオード２４２ａがオンすることで、順方向電流がセット側ダイオード２４２ａに流れて、ノードＮ５の電圧は高電位配線Ｌ７の電圧でクランプされる。それに対して、ノードＮ６と高電位配線Ｌ７との間におけるリセット側ダイオード２４２ｂの接続が解除されているため、ノードＮ６の電圧は高電位配線Ｌ７の電圧でクランプされていない。よって、ノードＮ５の電圧がノードＮ６の電圧よりも遅く上昇する。

その後、ノードＮ５，Ｎ６の電圧がリンギングにより降下して、ノードＮ５の電圧が高電位配線Ｌ７の電圧以下になる。そうすると、セット側ダイオード２４２ａがすぐにオフすることなく、逆回復現象がセット側ダイオード２４２ａに生じて、逆方向電流がセット側ダイオード２４２ａに流れる。そのため、ノードＮ５の電圧がノードＮ６の電圧よりも大きく降下する。

以上のようなセット側ダイオード２４２ａのクランプと逆回復現象は、ノードＮ５の電圧をノードＮ６の電圧よりも低くすることに寄与する。更にそのクランプ及び逆回復現象は、ノードＮ５の電圧をセット用閾値電圧よりも低くし易くすることに寄与する。従って、ノードＮ２の負電圧の解消後もハイサイド制御回路２２がリセットされることなく、ハイサイド制御回路２２の駆動信号HOはノードＮ２が負電圧になる前の状態を維持する。つまり、ノードＮ２の負電圧が解消した後も、ハイサイド制御回路２２の駆動信号HOはハイレベルに維持される。

従って、保証回路２４は、ハイサイド制御回路２２がレベルシフト済みセット信号setdrnに基づいてパワースイッチング素子５１をオンさせる状態を、駆動信号HOに基づいて保証する。また、本実施形態では、ノードＮ５と高電位配線Ｌ７との間のインピーダンスが、ノードＮ６と高電位配線Ｌ７との間のインピーダンスよりも高いため、ノードＮ５の電圧がノードＮ６の電圧よりも遅く立ち上がる傾向にある。したがって、調整回路２３は、よりパワースイッチング素子５１をオンした状態を維持することができる。

＜＜＜４． 変形例＞＞＞
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。例えば、以下の（１）、（２）に示すような変形が可能である。以下の（１）、（２）の変形を組み合わせて適用してもよい。

（１） 図７に示す駆動回路１Ａは、図１に示した駆動回路１の各構成要素に加えて、更に保証ダイオード２７ａ，２７ｂを備える。
セット側保証ダイオード２７ａとセット側抵抗器２１２ａが高電位配線Ｌ７とノードＮ５との間で並列接続されている。セット側保証ダイオード２７ａのアノードがノードＮ５に接続され、セット側保証ダイオード２７ａのカソードが高電位配線Ｌ７に接続されている。リセット側保証ダイオード２７ｂとリセット側抵抗器２１２ｂが高電位配線Ｌ７とノードＮ６との間で並列接続されている。リセット側保証ダイオード２７ｂのアノードがノードＮ６に接続され、リセット側保証ダイオード２７ｂのカソードが高電位配線Ｌ７に接続されている。

ハイサイド制御回路２２の駆動信号HOがローレベルである際に、ノードＮ２が負電圧になると、ノードＮ５，Ｎ６の電圧が上昇するため（図３及び図５の参照）、保証ダイオード２７ａ，２７ｂがオンする。そのため、順方向電流が保証ダイオード２７ａ，２７ｂに流れて、ノードＮ５，Ｎ６が高電位配線Ｌ７にクランプされる。ここで、保証ダイオード２７ａ，２７ｂの順方向電流は、リセット側ダイオード２４２ｂの順方向電流よりも小さい。

その後、ノードＮ５，Ｎ６の電圧がリンギングにより降下して、ノードＮ５，Ｎ６の電圧が高電位配線Ｌ７の電圧以下になると、保証ダイオード２７ａ，２７ｂがすぐにオフすることなく、逆回復現象が保証ダイオード２７ａ，２７ｂに生じて、逆方向電流が保証ダイオード２７ａ，２７ｂに流れる。保証ダイオード２７ａ，２７ｂの逆方向電流は、リセット側ダイオード２４２ｂの逆方向電流よりも小さい。

ハイサイド制御回路２２の駆動信号HOがハイレベルである際に、ノードＮ２が負電圧になると、ノードＮ５，Ｎ６の電圧が上昇するため（図３及び図５参照）、保証ダイオード２７ａ，２７ｂがオンする。そのため、順方向電流が保証ダイオード２７ａ，２７ｂに流れて、ノードＮ５，Ｎ６が高電位配線Ｌ７にクランプされる。ここで、保証ダイオード２７ａ，２７ｂの順方向電流は、セット側ダイオード２４２ａの順方向電流よりも小さい。

その後、ノードＮ５，Ｎ６の電圧がリンギングにより降下して、ノードＮ５，Ｎ６の電圧が高電位配線Ｌ７の電圧以下になると、保証ダイオード２７ａ，２７ｂがすぐにオフすることなく、逆回復現象が保証ダイオード２７ａ，２７ｂに生じて、逆方向電流が保証ダイオード２７ａ，２７ｂに流れる。保証ダイオード２７ａ，２７ｂの逆方向電流は、セット側ダイオード２４２ａの逆方向電流よりも小さい。

なお、保証ダイオード２７ａ，２７ｂをダイオード接続ＭＯＳに変更してもよい。

（２） ダイオード２４２ａ，２４２ｂをダイオード接続ＭＯＳに変更してもよい。

＜＜＜５． まとめ＞＞＞

（１） 駆動信号HOがローレベルである際に、ノードＮ２が負電圧になると、リセット側ダイオード２４２ｂのクランプと逆回復現象が生じるが、セット側ダイオード２４２ａのクランプと逆回復現象は生じない。そのため、ノードＮ６の電圧がノードＮ５の電圧よりも低くなるとともに、ノードＮ６の電圧がリセット用閾値電圧よりも低くなり易い。従って、ノードＮ２の負電圧の解消後もハイサイド制御回路２２がセットされることなく、ハイサイド制御回路２２の駆動信号HOはローレベルに維持される。

（２） 駆動信号HOがハイレベルである際に、ノードＮ２が負電圧になると、セット側ダイオード２４２ａのクランプと逆回復現象が生じるが、リセット側ダイオード２４２ｂのクランプと逆回復現象は生じない。そのため、ノードＮ５の電圧がノードＮ６の電圧よりも低くなるとともに、ノードＮ５の電圧がセット用閾値電圧よりも低くなり易い。従って、ノードＮ２の負電圧の解消後もハイサイド制御回路２２がリセットされることなく、ハイサイド制御回路２２の駆動信号HOはハイレベルに維持される。

６…ハイサイド直流電源
２１ａ…セット側レベルシフト回路
２１ｂ…リセット側レベルシフト回路
２２…ハイサイド制御回路
２３…調整回路
２４…保証回路
２７ａ…セット側保証ダイオード
２７ｂ…リセット側保証ダイオード
５１…パワースイッチング素子（パワーデバイス）
２１１ａ…セット側レベルシフトスイッチング素子
２１１ｂ…リセット側レベルシフトスイッチング素子
２１２ａ…セット側抵抗器
２１２ｂ…リセット側抵抗器
２３２ａ…第２のセット側スイッチング素子
２３２ｂ…第２のリセット側スイッチング素子
２３３ａ…第２のセット側抵抗器
２３３ｂ…第２のリセット側抵抗器
２４１ａ…セット側スイッチング素子
２４１ｂ…リセット側スイッチング素子
２４２ａ…セット側ダイオード
２４２ｂ…リセット側ダイオード
Ｌ１…基準電位配線
Ｌ７…高電位配線
Ｎ５…セット側レベルシフト回路の出力ノード
Ｎ６…リセット側レベルシフト回路の出力ノード

Claims (14)

1. セット信号をレベルシフトすることによって、レベルシフト済みセット信号を生成するセット側レベルシフト回路と、
   リセット信号をレベルシフトすることによって、レベルシフト済みリセット信号を生成するリセット側レベルシフト回路と、
   前記レベルシフト済みリセット信号に基づいてパワーデバイスをオフさせる第１論理レベルと、前記レベルシフト済みセット信号に基づいて前記パワーデバイスをオンさせる第２論理レベルとの間で変化する駆動信号を出力する制御回路と、
   前記制御回路が前記レベルシフト済みセット信号に基づいて前記パワーデバイスをオンさせ且つ前記レベルシフト済みリセット信号に基づいて前記パワーデバイスをオフさせる状態を維持するよう、前記駆動信号に基づいて前記セット側レベルシフト回路の出力及び前記リセット側レベルシフト回路の出力の一方を保証する保証回路と、
   を備え、
   前記セット側レベルシフト回路は、基準電位と、前記基準電位よりも高い高電位との間で変化する前記レベルシフト済みセット信号を生成し、
   前記リセット側レベルシフト回路は、前記基準電位と、前記高電位との間で変化する前記レベルシフト済みリセット信号を生成し、
   前記保証回路は、
   前記駆動信号が前記第２論理レベルの際に、カソードが前記高電位の配線に接続されるとともに、アノードが前記セット側レベルシフト回路の出力ノードに接続されるセット側ダイオードと、
   前記駆動信号が前記第１論理レベルの際に、カソードが前記高電位の配線に接続されるとともに、アノードが前記リセット側レベルシフト回路の出力ノードに接続されるリセット側ダイオードと、
   を有し、
   前記セット側ダイオードは、前記駆動信号が前記第１論理レベルの際に、そのカソードが前記高電位の配線に接続されるとともにそのアノードが前記セット側レベルシフト回路の出力ノードに接続される状態が解除され、
   前記リセット側ダイオードは、前記駆動信号が前記第２論理レベルの際に、そのカソードが前記高電位の配線に接続されるとともにそのアノードが前記リセット側レベルシフト回路の出力ノードに接続される状態が解除される
   駆動回路。
2. 前記保証回路は、
   前記高電位の配線と前記セット側レベルシフト回路の出力ノードとの間において前記セット側ダイオードに直列に接続され、前記駆動信号が前記第２論理レベルの際にオンし、前記駆動信号が前記第１論理レベルの際にオフするセット側スイッチング素子と、
   前記高電位の配線と前記セット側レベルシフト回路の出力ノードとの間において前記リセット側ダイオードに直列に接続され、前記駆動信号が前記第１論理レベルの際にオンし、前記駆動信号が前記第２論理レベルの際にオフするリセット側スイッチング素子と、
   を有する
   請求項１に記載の駆動回路。
3. 前記駆動信号が前記第１論理レベルの際に、前記高電位の配線と前記セット側レベルシフト回路の出力ノードとの間のインピーダンスを低下させるとともに前記高電位の配線と前記リセット側レベルシフト回路の出力ノードとの間のインピーダンスを増加させ、前記駆動信号が前記第２論理レベルの際に、前記セット側レベルシフト回路の出力ノードのインピーダンスを増加させるとともに前記リセット側レベルシフト回路の出力ノードのインピーダンスを低下させる調整回路、
   を備える
   請求項１又は２に記載の駆動回路。
4. 前記セット側レベルシフト回路は、
   前記高電位の配線に接続されたセット側抵抗器と、
   前記高電位の配線と前記基準電位の配線との間において前記セット側抵抗器に直列に接続され、前記セット信号に基づいてオン・オフするセット側レベルシフトスイッチング素子と、
   を有し、
   前記セット側レベルシフトスイッチング素子と前記セット側抵抗器との間のノードが前記セット側レベルシフト回路の出力ノードであり、
   前記リセット側レベルシフト回路は、
   前記高電位の配線に接続されたリセット側抵抗器と、
   前記高電位の配線と前記基準電位の配線との間において前記リセット側抵抗器に直列に接続され、前記リセット信号に基づいてオン・オフするリセット側レベルシフトスイッチング素子と、
   を有し、
   前記リセット側レベルシフトスイッチング素子と前記リセット側抵抗器との間のノードが前記リセット側レベルシフト回路の出力ノードであり、
   前記調整回路は、
   前記駆動信号が前記第１論理レベルの際に、一端が前記高電位の配線に接続されるとともに、他端が前記セット側レベルシフト回路の出力ノードに接続される第２のセット側抵抗器と、
   前記駆動信号が前記第２論理レベルの際に、一端が前記高電位の配線に接続されるとともに、他端が前記リセット側レベルシフト回路の出力ノードに接続される第２のリセット側抵抗器と、
   を有する
   請求項３に記載の駆動回路。
5. 前記第２のセット側抵抗器は、前記駆動信号が前記第２論理レベルの際に、その一端が前記高電位の配線に接続されるとともにその他端が前記セット側レベルシフト回路の出力ノードに接続される状態が解除され、
   前記第２のリセット側抵抗器は、前記駆動信号が前記第１論理レベルの際に、その一端が前記高電位の配線に接続されるとともにその他端が前記リセット側レベルシフト回路の出力ノードに接続される状態が解除される
   請求項４に記載の駆動回路。
6. 前記調整回路は、
   前記高電位の配線と前記セット側レベルシフト回路の出力ノードとの間において前記第２のセット側抵抗器に直列に接続され、前記駆動信号が前記第２論理レベルの際にオフし、前記駆動信号が前記第１論理レベルの際にオンする第２のセット側スイッチング素子と、
   前記高電位の配線と前記セット側レベルシフト回路の出力ノードとの間において前記第２のリセット側抵抗器に直列に接続され、前記駆動信号が前記第２論理レベルの際にオンし、前記駆動信号が前記第１論理レベルの際にオフする第２のリセット側スイッチング素子と、
   を有する
   請求項４又は５に記載の駆動回路。
7. アノードが前記セット側レベルシフト回路の出力ノードに接続され、カソードが前記高電位の配線に接続されたセット側保証ダイオードと、
   アノードが前記リセット側レベルシフト回路の出力ノードに接続され、カソードが前記高電位の配線に接続されたリセット側保証ダイオードと、
   を備える請求項１から６の何れか一項に記載の駆動回路。
8. セット信号をレベルシフトすることによって、レベルシフト済みセット信号を生成するセット側レベルシフト回路と、
   リセット信号をレベルシフトすることによって、レベルシフト済みリセット信号を生成するリセット側レベルシフト回路と、
   前記レベルシフト済みリセット信号に基づいてパワーデバイスをオフさせる第１論理レベルと、前記レベルシフト済みセット信号に基づいて前記パワーデバイスをオンさせる第２論理レベルとの間で変化する駆動信号を出力する制御回路と、
   前記制御回路が前記レベルシフト済みセット信号に基づいて前記パワーデバイスをオンさせ且つ前記レベルシフト済みリセット信号に基づいて前記パワーデバイスをオフさせる状態が維持されるよう、前記駆動信号に基づいて前記セット側レベルシフト回路の出力及び前記リセット側レベルシフト回路の出力の一方を保証する保証回路と、
   を備え、
   前記セット側レベルシフト回路は、基準電位と、前記基準電位よりも高い高電位との間で変化する前記レベルシフト済みセット信号を生成し、
   前記リセット側レベルシフト回路は、前記基準電位と、前記高電位との間で変化する前記レベルシフト済みリセット信号を生成し、
   前記保証回路は、
   アノードが前記セット側レベルシフト回路の出力ノードに接続され、カソードが第１スイッチを介して前記高電位の配線に接続されたセット側ダイオードと、
   アノードが前記リセット側レベルシフト回路の出力ノードに接続され、カソードが第２スイッチを介して前記高電位の配線に接続されたリセット側ダイオードと、
   を備え、
   前記駆動信号が前記第１論理レベルである場合、前記第１スイッチはオフされ、前記第２スイッチはオンされ、前記駆動信号が前記第２論理レベルである場合、前記第１スイッチはオンされ、前記第２スイッチは、オフされる、
   駆動回路。
   
9. 前記セット側ダイオードは、前記駆動信号が前記第１論理レベルの際に、そのカソードが前記高電位の配線に接続されるとともにそのアノードが前記セット側レベルシフト回路の出力ノードに接続される状態が解除され、
   前記リセット側ダイオードは、前記駆動信号が前記第２論理レベルの際に、そのカソードが前記高電位の配線に接続されるとともにそのアノードが前記リセット側レベルシフト回路の出力ノードに接続される状態が解除される
   請求項８に記載の駆動回路。
10. 前記駆動信号が前記第１論理レベルの際に、前記高電位の配線と前記セット側レベルシフト回路の出力ノードとの間のインピーダンスを低下させるとともに前記高電位の配線と前記リセット側レベルシフト回路の出力ノードとの間のインピーダンスを増加させ、前記駆動信号が前記第２論理レベルの際に、前記セット側レベルシフト回路の出力ノードのインピーダンスを増加させるとともに前記リセット側レベルシフト回路の出力ノードのインピーダンスを低下させる調整回路、
    を備える
    請求項８に記載の駆動回路。
11. 前記セット側レベルシフト回路は、
    前記高電位の配線に接続されたセット側抵抗器と、
    前記高電位の配線と前記基準電位の配線との間において前記セット側抵抗器に直列に接続され、前記セット信号に基づいてオン・オフするセット側レベルシフトスイッチング素子と、
    を有し、
    前記セット側レベルシフトスイッチング素子と前記セット側抵抗器との間のノードが前記セット側レベルシフト回路の出力ノードであり、
    前記リセット側レベルシフト回路は、
    前記高電位の配線に接続されたリセット側抵抗器と、
    前記高電位の配線と前記基準電位の配線との間において前記リセット側抵抗器に直列に接続され、前記リセット信号に基づいてオン・オフするリセット側レベルシフトスイッチング素子と、
    を有し、
    前記リセット側レベルシフトスイッチング素子と前記リセット側抵抗器との間のノードが前記リセット側レベルシフト回路の出力ノードであり、
    前記調整回路は、
    前記駆動信号が前記第１論理レベルの際に、一端が前記高電位の配線に接続されるとともに、他端が前記セット側レベルシフト回路の出力ノードに接続される第２のセット側抵抗器と、
    前記駆動信号が前記第２論理レベルの際に、一端が前記高電位の配線に接続されるとともに、他端が前記セット側レベルシフト回路の出力ノードに接続される第２のリセット側抵抗器と、
    を有する
    請求項１０に記載の駆動回路。
12. 前記第２のセット側抵抗器は、前記駆動信号が前記第２論理レベルの際に、その一端が前記高電位の配線に接続されるとともにその他端が前記セット側レベルシフト回路の出力ノードに接続される状態が解除され、
    前記第２のリセット側抵抗器は、前記駆動信号が前記第１論理レベルの際に、その一端が前記高電位の配線に接続されるとともにその他端が前記リセット側レベルシフト回路の出力ノードに接続される状態が解除される
    請求項１１に記載の駆動回路。
13. 前記調整回路は、
    前記高電位の配線と前記セット側レベルシフト回路の出力ノードとの間において前記第２のセット側抵抗器に直列に接続され、前記駆動信号が前記第２論理レベルの際にオフし、前記駆動信号が前記第１論理レベルの際にオンする第２のセット側スイッチング素子と、
    前記高電位の配線と前記セット側レベルシフト回路の出力ノードとの間において前記第２のリセット側抵抗器に直列に接続され、前記駆動信号が前記第２論理レベルの際にオンし、前記駆動信号が前記第１論理レベルの際にオフする第２のリセット側スイッチング素子と、
    を有する
    請求項１１又は１２に記載の駆動回路。
14. アノードが前記セット側レベルシフト回路の出力ノードに接続され、カソードが前記高電位の配線に接続されたセット側保証ダイオードと、
    アノードが前記リセット側レベルシフト回路の出力ノードに接続され、カソードが前記高電位の配線に接続されたリセット側保証ダイオードと、を備える請求項８から１３の何れか一項に記載の駆動回路。

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