JP2012175816A - 減電圧保護回路及びこれを用いたスイッチ駆動装置 - Google Patents

Abstract

【課題】電源電圧に急峻で大幅な低下が生じた場合であっても、確実に減電圧保護を行うことが可能な減電圧保護回路、及びこれを用いたスイッチ駆動装置を提供する。
【解決手段】減電圧保護回路３２は、電源電圧ＶＣＣが第１閾値電圧Ｖｔｈ１を下回っているか否かを監視して第１減電圧保護信号Ｓ１を生成する第１電圧監視部３２１と、電源電圧ＶＣＣが第１閾値電圧Ｖｔｈ１よりも低い第２閾値電圧Ｖｔｈ２を下回っているか否かを監視して第２減電圧保護信号Ｓ２を生成する第２電圧監視部３２２と、電源電圧ＶＣＣが第１閾値電圧Ｖｔｈ１を下回っている状態が所定のマスク期間Ｔｍだけ継続したときに第１減電圧保護信号Ｓ１を正常時の論理レベルから異常時の論理レベルに切り替えるフィルタ部３２３と、第１減電圧保護信号Ｓ１と第２減電圧保護信号Ｓ２から第３減電圧保護信号Ｓ３を生成する論理ゲート３２４と、を有する。
【選択図】図３

Description

本発明は、減電圧保護回路及びこれを用いたスイッチ駆動装置に関するものである。

図８は、減電圧保護回路を備えたスイッチ駆動装置の一従来例を示す図である。本従来例のスイッチ駆動装置１００は、スイッチＳＷのオン／オフ制御を行うことにより、負荷の駆動電流Ｉを制御する半導体集積回路装置であり、電源電圧ＶＣＣの入力を受けて動作する低電位ブロック１０１と、電源電圧ＶＣＣよりも高いブースト電圧ＶＢの入力を受けて動作する高電位ブロック１０２と、低電位ブロック１０１から高電位ブロック１０２に信号をレベルシフトさせて伝達するレベルシフタ１０３と、電源電圧ＶＣＣを監視して減電圧保護信号Ｓ１を生成する減電圧保護回路１０４と、を有している。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１１−１８８９２号公報（図１１）

ところで、従来構成の減電圧保護回路１０４には、電源電圧ＶＣＣが所定の閾値電圧Ｖｔｈを下回っているか否かを監視して減電圧保護信号Ｓ１を生成する電圧監視部１０４ａと、電源電圧ＶＣＣが所定の閾値電圧Ｖｔｈを下回っている状態が所定のマスク時間Ｔｍ（例えば１０μｓ）だけ継続したときに減電圧保護信号Ｓ１を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替えるフィルタ部１０４ｂと、が含まれていた。

減電圧保護信号Ｓ１が正常時の論理レベルから異常時の論理レベルに切り替えられたとき、低電位ブロック１０１は、レベルシフタ１０３を駆動して高電位ブロック１０２にリセット信号Ｖ２を伝達する。レベルシフタ１０３からリセット信号Ｖ２の伝達を受けた高電位ブロック１０２は、出力信号ＯＵＴをローレベルとしてスイッチＳＷをオフさせる。

ここで問題となるのは、レベルシフタ１０３が高耐圧トランジスタＴｒ１及びＴｒ２で形成されている場合である。高耐圧トランジスタＴｒ１及びＴｒ２は、そのオンスレッショルド電圧Ｖｔｈ（ＤＭＯＳ）が低電位ブロック１０１を形成する低耐圧トランジスタのオンスレッショルド電圧Ｖｔｈ（ＭＯＳ）よりも大幅に高い。例えば、一般的な低耐圧トランジスタ（１５Ｖ耐圧）のオンスレッショルドＶｔｈ（ＭＯＳ）が０．６Ｖであるのに対して、高耐圧トランジスタＴｒ１及びＴｒ２（６００Ｖ耐圧）のオンスレッショルド電圧Ｖｔｈ（ＤＭＯＳ）は５Ｖである。

そのため、従来構成の減電圧保護回路１０４では、電源電圧ＶＣＣがフィルタ部１０４ｂのマスク時間Ｔｍよりも短い時間に高耐圧トランジスタＴｒ１及びＴｒ２のオンスレッショルド電圧Ｖｔｈ（ＤＭＯＳ）を下回った場合、マスク時間Ｔｍの経過後に減電圧保護信号Ｓ１をローレベルからハイレベルに立ち上げても、レベルシフタ１０３で高耐圧トランジスタＴｒ２をオンさせることができず、高電位ブロック１０２にリセット信号Ｖ２を伝達することができなくなる、という問題があった（図９の時刻ｔ６〜ｔ７を参照）。

高電位ブロック１０２は、電源電圧ＶＣＣとは別系統のブースト電圧ＶＢを受けて動作しているので、電源電圧ＶＣＣが減電圧状態に陥った後もしばらくは出力信号ＯＵＴの生成動作を継続してしまう。そのため、電源電圧ＶＣＣに急峻で大幅な低下が生じて高電位ブロック１０２にリセット信号Ｖ２を伝達することができなかった場合には、スイッチＳＷをオンしたままの状態が継続されるおそれがあり、スイッチＳＷや負荷に流れる駆動電流Ｉが過電流状態となって、スイッチＳＷや負荷の破壊を招くおそれがあった。

本発明は、本願の発明者により見出された上記の問題点に鑑み、電源電圧に急峻で大幅な低下が生じた場合であっても、確実に減電圧保護を行うことが可能な減電圧保護回路、及び、これを用いたスイッチ駆動装置を提供することを目的とする。

上記目的を達成するために、本発明に係る減電圧保護回路は、電源電圧が第１閾値電圧を下回っているか否かを監視して第１減電圧保護信号を生成する第１電圧監視部と、前記電源電圧が前記第１閾値電圧よりも低い第２閾値電圧を下回っているか否かを監視して第２減電圧保護信号を生成する第２電圧監視部と、前記電源電圧が前記第１閾値電圧を下回っている状態が所定のマスク期間だけ継続したときに前記第１減電圧保護信号を正常時の論理レベルから異常時の論理レベルに切り替えるフィルタ部と、前記第１減電圧保護信号と前記第２減電圧保護信号から第３減電圧保護信号を生成する論理ゲートと、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る減電圧保護回路において、前記論理ゲートは、前記第１減電圧保護信号と前記第２減電圧保護信号の両方が正常時の論理レベルであるときに前記第３減電圧保護信号を正常時の論理レベルとし、前記第１減電圧保護信号と前記第２減電圧保護信号の少なくとも一方が異常時の論理レベルであるときに前記第３減電圧保護信号を異常時の論理レベルとする構成（第２の構成）にするとよい。

また、本発明に係るスイッチ駆動装置は、前記電源電圧の入力を受けて動作する低電位ブロックと、前記電源電圧よりも高い第２電源電圧の入力を受けてスイッチのオン／オフ制御を行う高電位ブロックと、前記低電位ブロックから前記高電位ブロックに信号をレベルシフトさせて伝達するレベルシフタと、前記電源電圧を監視して前記第３減電圧保護信号を前記低電位ブロックに出力する上記第１または第２の構成から成る減電圧保護回路とを有する構成（第３の構成）とされている。

なお、上記第３の構成から成るスイッチ駆動装置において、前記低電位ブロックは、前記第３減電圧保護信号が正常時の論理レベルから異常時の論理レベルに切り替えられたときに前記レベルシフタを駆動して前記高電位ブロックにリセット信号を伝達し、前記高電位ブロックは、前記レベルシフタから前記リセット信号の伝達を受けたときに前記スイッチをオフさせる構成（第４の構成）にするとよい。

また、上記第４の構成から成るスイッチ駆動装置において、前記第２閾値電圧は、前記レベルシフタを形成するトランジスタのオンスレッショルド電圧よりも高い構成（第５の構成）にするとよい。

また、上記第５の構成から成るスイッチ駆動装置において、前記レベルシフタを形成するトランジスタは、前記低電位ブロックを形成するトランジスタよりも高耐圧である構成（第６の構成）にするとよい。

また、上記第３〜第６いずれかの構成から成るスイッチ駆動装置は、前記スイッチを駆動してモータ電流を制御する構成（第７の構成）にするとよい。

また、上記第３〜第６いずれかの構成から成るスイッチ駆動装置は、前記スイッチを駆動して入力電圧から所望の出力電圧を生成する構成（第８の構成）にするとよい。

本発明によれば、電源電圧に急峻で大幅な低下が生じた場合であっても、確実に減電圧保護を行うことが可能な減電圧保護回路、及び、これを用いたスイッチ駆動装置を提供することが可能となる。

本発明に係るスイッチ駆動装置の全体構成を示すブロック図 上側スイッチ駆動動作を説明するためのタイムチャート 減電圧保護回路３２の一構成例を示すブロック図 減電圧保護動作を説明するためのタイムチャート スイッチ駆動装置１の第１適用例を示す図 スイッチ駆動装置１の第２適用例を示す図 スイッチ駆動装置１の第３適用例を示す図 減電圧保護回路を備えたスイッチ駆動装置の一従来例を示す図 従来の減電圧保護動作を説明するためのタイムチャート

＜全体構成＞
図１は、本発明に係るスイッチ駆動装置の全体構成を示すブロック図である。本構成のスイッチ駆動装置１は、上側スイッチ駆動部１０と、下側スイッチ駆動部２０と、異常保護部３０と、を有するモノリシック半導体集積回路装置である。スイッチ駆動装置１は、外部に接続されるＮチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＮ１及びＮ２のオン／オフ制御を行うことにより、負荷（不図示）の駆動電流Ｉを制御する。

スイッチ駆動装置１は、装置外部との電気的な接続を確立するために外部端子Ｔ０〜Ｔ８を有する。スイッチ駆動装置１の外部には、オン／オフ制御対象であるトランジスタＮ１及びＮ２のほかに、抵抗Ｒ１及びＲ２、キャパシタＣ１及びＣ２、並びに、ダイオードＤ１が接続されている。

スイッチ駆動装置１の外部において、トランジスタＮ１のドレインは、高電圧ＨＶ（数百ボルト）の印加端に接続されている。トランジスタＮ１のソース及びバックゲートは、外部端子Ｔ３（スイッチ端子）に接続されている。トランジスタＮ１のゲートは、外部端子Ｔ２（上側ゲート端子）に接続されている。トランジスタＮ２のドレインは、外部端子Ｔ３に接続されている。トランジスタＮ２のソース及びバックゲートは、抵抗Ｒ１を介して接地端に接続される一方、抵抗Ｒ２の第１端にも接続されている。抵抗Ｒ２の第２端は外部端子Ｔ８（天絡検出端子）に接続される一方、キャパシタＣ２を介して接地端にも接続されている。トランジスタＮ２のゲートは、外部端子Ｔ４（下側ゲート端子）に接続されている。キャパシタＣ１の第１端は外部端子Ｔ１（ブースト端子）に接続されている。キャパシタＣ１の第２端は、外部端子Ｔ３に接続されている。ダイオードＤ１のアノードは、電源電圧ＶＣＣの印加端に接続される一方、外部端子Ｔ０（電源端子）にも接続されている。ダイオードＤ１のカソードは、外部端子Ｔ１に接続されている。

上側スイッチ駆動部１０は、ドライバ１１と、ＲＳフリップフロップ１２と、減電圧保護回路（ＶＢ監視用ＵＶＬＯ［Under Voltage Lock Out］回路）１３と、レベルシフタ１４と、パルスジェネレータ１５と、コントローラ１６と、レベルシフタ１７と、シュミットトリガ１８と、抵抗１９と、を有する。

ドライバ１１は、ＲＳフリップフロップ１２の出力信号に基づいて、外部端子Ｔ２に上側出力信号ＨＯを出力する。なお、上側出力信号ＨＯのハイレベルはブースト電圧ＶＢとなり、ローレベルはスイッチ電圧ＶＳとなる。

ＲＳフリップフロップ１２は、レベルシフタ１４からセット端（Ｓ）に入力されるセット信号Ｖ１の立下りエッジをトリガとして出力信号をハイレベルにセットし、レベルシフタ１４から第１リセット端（Ｒ）に入力されるリセット信号Ｖ２の立下りエッジ（若しくは、減電圧保護回路１３から第２リセット端（Ｒ）に入力される減電圧保護信号の立下りエッジ）をトリガとして出力信号をローレベルにリセットする。

減電圧保護回路１３は、ブースト電圧ＶＢが所定の閾値電圧を下回ったときに、減電圧保護信号を正常時の論理レベル（例えばハイレベル）から異常時の論理レベル（例えばローレベル）に切り替える。

なお、ドライバ１１、ＲＳフリップフロップ１２、及び、減電圧保護回路１３は、外部端子Ｔ１に印加されるブースト電圧ＶＢと、外部端子Ｔ３に印加されるスイッチ電圧ＶＳとの間で動作する高電位ブロック（図１中の角丸四角枠を参照）に属しており、その余の回路ブロックはいずれも低電位ブロックに属している。

レベルシフタ１４は、上記の低電位ブロックから高電位ブロックに信号をレベルシフトさせて伝達する回路ブロックであり、Ｎチャネル型ＤＭＯＳ［Double-Diffused MOS］電界効果トランジスタ１４１及び１４２と、抵抗１４３及び１４４と、を有する。トランジスタ１４１及び１４２のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタ１４１のドレインは、ＲＳフリップフロップ１２のセット端（Ｓ）に接続される一方、抵抗１４３を介して外部端子Ｔ１にも接続されている。トランジスタ１４２のドレインは、ＲＳフリップフロップ１２のリセット端（Ｒ）に接続される一方、抵抗１４４を介して外部端子Ｔ１にも接続されている。トランジスタ１４１及び１４２のゲートはそれぞれパルスジェネレータ１５に接続されている。なお、レベルシフタ１４を形成するトランジスタ１４１及び１４２は、いずれも、低電位ブロックを形成するトランジスタよりも高耐圧（例えば６００Ｖ耐圧）に設計されている。

パルスジェネレータ１５は、コントローラ１６の出力信号に基づいてトランジスタ１４１及び１４２のゲート信号を生成する。より具体的に述べると、パルスジェネレータ１５は、コントローラ１６の出力信号の立上がりエッジをトリガとして、トランジスタ１４１のゲート信号を所定のオン期間だけハイレベルとし、コントローラ１６の出力信号の立下がりエッジをトリガとして、トランジスタ１４２のゲート信号を所定のオン期間だけハイレベルとする。

コントローラ１６は、異常信号生成回路３４から入力される異常信号に基づいて、レベルシフタ１７の出力信号をパルスジェネレータ１５に伝達するか否か（延いてはトランジスタＮ１の駆動可否）を制御する。

レベルシフタ１７は、シュミットトリガ１８の出力信号をコントローラ１６への入力に適した電圧レベル（ＶＣＣ−ＧＮＤ）にレベルシフトして出力する。

シュミットトリガ１８は、外部端子Ｔ６に入力される上側入力信号ＨＩＮをレベルシフタ１７に伝達する。なお、シュミットトリガ１８の閾値電圧には、所定のヒステリシスが与えられている。このような構成とすることにより、ノイズに対する耐性を高めることが可能となる。

抵抗１９は、外部端子Ｔ６を接地端にプルダウンする。従って、外部端子Ｔ６がオープン状態である場合には、上側入力信号ＨＩＮがローレベル（トランジスタＮ１をオフするための論理レベル）となるので、トランジスタＮ１が意図せずにオンされることはない。

下側スイッチ駆動部２０は、ドライバ２１と、コントローラ２２と、遅延部２３と、レベルシフタ２４と、シュミットトリガ２５と、抵抗２６と、を有する。

ドライバ２１は、コントローラ２２の出力信号に基づいて、外部端子Ｔ４に下側出力信号ＬＯを出力する。なお、下側出力信号ＬＯのハイレベルは電源電圧ＶＣＣとなり、ローレベルは接地電圧ＧＮＤとなる。

コントローラ２２は、異常信号生成回路３４から入力される異常信号に基づいて、遅延部２３の出力信号をドライバ２１に伝達するか否か（延いてはトランジスタＮ２の駆動可否）を制御する。

遅延部２３は、レベルシフタ２４の出力信号に所定の遅延（上側スイッチ駆動部１０のパルスジェネレータ１５、レベルシフタ１４、及び、ＲＳフリップフロップ１２で生じる回路遅延に相当）を与えてコントローラ２２に伝達する。

レベルシフタ２４は、シュミットトリガ２５の出力信号をコントローラ２２への入力に適した電圧レベル（ＶＣＣ−ＧＮＤ）にレベルシフトして出力する。

シュミットトリガ２５は、外部端子Ｔ７に入力される下側入力信号ＬＩＮをレベルシフタ２４に伝達する。なお、シュミットトリガ２５の閾値電圧には、所定のヒステリシスが与えられている。このような構成とすることにより、ノイズに対する耐性を高めることが可能となる。

抵抗２６は、外部端子Ｔ７を接地端にプルダウンする。従って、外部端子Ｔ７がオープン状態である場合には、下側入力信号ＬＩＮがローレベル（トランジスタＮ２をオフするための論理レベル）となるので、トランジスタＮ２が意図せずにオンされることはない。

異常保護部３０は、温度保護回路（ＴＳＤ［Thermal Shut Down］回路）３１と、減電圧保護回路（ＶＣＣ監視用ＵＶＬＯ回路）３２と、天絡保護回路３３と、異常信号生成回路３４と、Ｎチャネル型ＭＯＳ電界効果トランジスタ３５と、を有する。

温度保護回路３１は、スイッチ駆動装置１のジャンクション温度が所定の閾値温度を上回ったときに、温度保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。

減電圧保護回路３２は、電源電圧ＶＣＣが所定の閾値電圧を下回ったときに、減電圧保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。なお、減電圧保護回路３２の構成及び動作については、後ほど詳細な説明を行う。

天絡保護回路３３は、外部端子Ｔ８に入力される天絡検出電圧ＣＩＮ（抵抗Ｒ２とキャパシタＣ２によって平滑化されたスイッチ電圧ＶＳに相当）が所定の閾値電圧を上回ったときに、天絡保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。なお、「天絡」とは、外部端子Ｔ３が高電圧ＨＶの印加端（またはこれに準ずる高電位端）にショートした状態を言う。

異常信号生成回路３４は、温度保護回路３１から入力される温度保護信号、減電圧保護回路３２から入力される減電圧保護信号、及び、天絡保護回路３３から入力される天絡保護信号をそれぞれ監視し、いずれか一つでも異常が生じていた場合には、異常信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。

トランジスタ３５は、外部端子Ｔ５から外部異常信号を出力するためのオープンドレイン出力段を形成する。スイッチ駆動装置１に異常が生じていない場合には、トランジスタ３５が異常信号生成回路３４によってオフとされ、外部異常信号がハイレベルとされる。一方、スイッチ駆動装置１に何らかの異常が生じている場合には、トランジスタ３５が異常信号生成回路３４によってオンとされ、外部異常信号がローレベルとされる。

＜ブートストラップ回路＞
上記構成から成るスイッチ駆動装置１は、ブースト電圧ＶＢ（ドライバ１１などを含む高電位ブロックの駆動電圧）を生成する手段としてブートストラップ回路を有する。このブートストラップ回路は、アノードが電源電圧ＶＣＣの印加端に接続されたダイオードＤ１と、ダイオードＤ１のカソードとトランジスタＮ１のソースとの間に接続されたキャパシタＣ１と、を有し、ダイオードＤ１とキャパシタＣ１との接続ノード（外部端子Ｔ１）からブースト電圧ＶＢを出力する。

トランジスタＮ１がオフとされてトランジスタＮ２がオンとされることにより、外部端子Ｔ３に現れるスイッチ電圧ＶＳがローレベル（ＧＮＤ）とされているときには、電源電圧ＶＣＣの印加端からダイオードＤ１、キャパシタＣ１、及び、トランジスタＮ２を介する経路で電流ＩＢが流れるので、外部端子Ｔ１と外部端子Ｔ２との間に接続されたキャパシタＣ１が充電される。このとき、外部端子Ｔ１に現れるブースト電圧ＶＢ（すなわち、キャパシタＣ１の充電電圧）は、電源電圧ＶＣＣからダイオードＤ１の順方向降下電圧Ｖｆを差し引いた電圧値（＝ＶＣＣ−Ｖｆ）となる。

一方、キャパシタＣ１が充電されている状態で、トランジスタＮ１がオンとされてトランジスタＮ２がオフとされることにより、スイッチ電圧ＶＳがローレベル（ＧＮＤ）からハイレベル（ＨＶ）に立ち上げられると、ブースト電圧ＶＢは、スイッチ電圧ＶＳのハイレベル（ＨＶ）よりもさらにキャパシタＣ１の充電電圧分（ＶＣＣ−Ｖｆ）だけ高い電圧値（＝ＨＶ＋（ＶＣＣ−Ｖｆ））まで引き上げられる。従って、このようなブースト電圧ＶＢを高電位ブロック（ドライバ１１、ＲＳフリップフロップ１２、及び、減電圧保護回路１３）やレベルシフタ１４の駆動電圧として供給することにより、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１のオン／オフ制御（特にオン制御）を行うことが可能となる。

＜上側スイッチ駆動動作＞
図２は、上側スイッチ駆動動作を説明するためのタイムチャートであり、上から順に、上側入力信号ＨＩＮ、セット信号Ｖ１（Ｓ）、リセット信号Ｖ２（Ｒ）、及び、上側出力信号ＨＯが描写されている。なお、図２では、説明を簡単とすべく、ブートストラップ動作に伴ってセット信号Ｖ１（Ｓ）やリセット信号Ｖ２（Ｒ）のハイレベル電位が変動する様子の描写を省略している。

上側入力信号ＨＩＮがローレベルからハイレベルに立ち上げられると、その立上がりエッジをトリガとしてトランジスタ１４１のゲート信号が所定のオン期間だけハイレベルとされる。トランジスタ１４１がオンとされてセット信号Ｖ１がハイレベルからローレベルに立ち下げられると、その立下りエッジをトリガとして上側出力信号ＨＯがハイレベルにセットされる。

一方、上側入力信号ＨＩＮがハイレベルからローレベルに立ち下げられると、その立下がりエッジをトリガとしてトランジスタ１４２のゲート信号が所定のオン期間だけハイレベルとされる。トランジスタ１４２がオンとされてリセット信号Ｖ２がハイレベルからローレベルに立ち下げられると、その立下りエッジをトリガとして上側出力信号ＨＯがローレベルにリセットされる。

上記の動作により、上側スイッチ駆動部１０では、上側入力信号ＨＩＮと同一論理レベルの上側出力信号ＨＯが生成されて、トランジスタＮ１のオン／オフ制御が行われる。なお、トランジスタ１４１及び１４２のオン期間を短縮することにより、レベルシフタ１４の消費電力を抑えることが可能となる。

＜減電圧保護回路＞
図３は、減電圧保護回路３２の一構成例を示すブロック図である。減電圧保護回路３２は、第１電圧監視部３２１と、第２電圧監視部３２２と、フィルタ部３２３と、ＯＲゲート３２４と、を有する。

第１電圧監視部３２１は、電源電圧ＶＣＣ（例えば目標値１５Ｖ）が第１閾値電圧Ｖｔｈ１（例えば１０Ｖ）を下回っているか否かを監視して第１減電圧保護信号Ｓ１を生成する。なお、第１減電圧保護信号Ｓ１は、基本的に、電源電圧ＶＣＣが第１閾値電圧Ｖｔｈ１を下回っていなければローレベル（正常時の論理レベル）となり、電源電圧ＶＣＣが第１閾値電圧Ｖｔｈ１を下回っていればハイレベル（異常時の論理レベル）となる。第１閾値電圧Ｖｔｈ１は、低電位ブロックでの信号伝達に必要な電圧レベルを考慮して適宜設定すればよい。

第２電圧監視部３２２は、電源電圧ＶＣＣが第１閾値電圧Ｖｔｈ１よりも低い第２閾値電圧Ｖｔｈ２（例えば６Ｖ）を下回っているか否かを監視して第２減電圧保護信号Ｓ２を生成する。なお、第２減電圧保護信号Ｓ２は、電源電圧ＶＣＣが第２閾値電圧Ｖｔｈ２を下回っていなければローレベル（正常時の論理レベル）となり、電源電圧ＶＣＣが第２閾値電圧Ｖｔｈ２を下回っていればハイレベル（異常時の論理レベル）となる。第２閾値電圧Ｖｔｈ２は、レベルシフタ１４を形成するトランジスタ１４１及び１４２のオンスレッショルド電圧Ｖｔｈ（ＤＭＯＳ）（例えば５Ｖ）よりも高い電圧値に設定されている。

フィルタ部３２３は、第１電圧監視部３２１で生成された第１減電圧保護信号Ｓ１の入力を受け、電源電圧ＶＣＣが第１閾値電圧Ｖｔｈ１を下回っている状態が所定のマスク期間Ｔｍ（例えば１０μｓ）だけ継続したときに第１減電圧保護信号Ｓ１をローレベル（正常時の論理レベル）からハイレベル（異常時の論理レベル）に切り替える。

ＯＲゲート３２４は、第１電圧監視部３２１からフィルタ部３２３を介して入力される第１減電圧保護信号Ｓ１と、第２電圧監視部３２２から直接入力される第２減電圧保護信号Ｓ２との論理和信号を生成し、これを第３減電圧保護信号Ｓ３として出力する論理ゲートである。すなわち、ＯＲゲート３２４は、第１減電圧保護信号Ｓ１と第２減電圧保護信号Ｓ２の両方がローレベル（正常時の論理レベル）であるときに第３減電圧保護信号Ｓ３をローレベル（正常時の論理レベル）とし、第１減電圧保護信号Ｓ１と第２減電圧保護信号Ｓ２の少なくとも一方がハイレベル（異常時の論理レベル）であるときに第３減電圧保護信号Ｓ３をハイレベル（異常時の論理レベル）とする。第３減電圧保護信号Ｓ３は、異常信号生成回路３４を介して、或いは、異常信号生成回路３４を介することなく、コントローラ１６やコントローラ２２に伝達される。

第３減電圧保護信号Ｓ３がローレベル（正常時の論理レベル）からハイレベル（異常時の論理レベル）に切り替えられたとき、コントローラ１６は、パルスジェネレータ１５を介して、レベルシフタ１４を形成するトランジスタ１４２のゲート信号をハイレベルとする。その結果、トランジスタ１４２がオンとされ、リセット信号Ｖ２がハイレベルからローレベルに立ち下げられる。ＲＳフリップフロップ１２は、このリセット信号Ｖ２の立下りエッジをトリガとして、自身の出力信号をローレベルとする。ドライバ１１は、ＲＳフリップフロップ１２の出力信号がローレベルに立ち下げられたことを受けて、上側出力信号ＨＯをローレベルとし、トランジスタＮ１をオフとする。

また、本構成例の減電圧保護回路３２は、レベルシフタ１４を形成する高耐圧トランジスタ１４１及び１４２のオンスレッショルド電圧Ｖｔｈ（ＤＭＯＳ）が高いことを考慮して、電源電圧ＶＣＣに急峻で大幅な低下が生じた場合であっても、確実に減電圧保護を行うことが可能な構成とされている。

図４は、減電圧保護動作を説明するためのタイムチャートであり、上から順番に、電源電圧ＶＣＣ、第１減電圧保護信号Ｓ１、第２減電圧保護信号Ｓ２、第３減電圧保護信号Ｓ３、及び、リセット信号Ｖ２が描写されている。

時刻ｔ１では、過渡的なノイズの重畳に起因して電源電圧ＶＣＣが第１閾値電圧Ｖｔｈ１を下回っているが、そのような状態はマスク時間Ｔｍが経過する前に解消されている。従って、第１減電圧保護信号Ｓ１はローレベルに維持されている。また、上記の過渡的なノイズに起因して電源電圧ＶＣＣが第２閾値電圧Ｖｔｈ２を下回ることはなく、第２減電圧保護信号Ｓ２もローレベルに維持されている。従って、第３減電圧保護信号Ｓ３もローレベルに維持されるので、リセット信号Ｖ２がローレベルに立ち下げられることはない。

時刻ｔ２では、電源電圧ＶＣＣが第１閾値電圧Ｖｔｈ１を下回る電圧値まで急峻に低下しており、さらに、時刻ｔ２からマスク時間Ｔｍが経過した時刻ｔ３においても、電源電圧ＶＣＣの減電圧状態が継続している。従って、時刻ｔ３では、第１減電圧保護信号Ｓ１がハイレベルに立ち上げられ、さらには、第３減電圧保護信号Ｓ３がハイレベルに立ち上げられる。第３減電圧保護信号Ｓ３がハイレベルに立ち上げられると、レベルシフタ１４を形成するトランジスタ１４２がオンされて、リセット信号Ｖ２がローレベルに立ち下げられるので、上側出力信号ＨＯがローレベルとされて、トランジスタＮ１が強制的にオフとされる。なお、時刻ｔ３の時点では、電源電圧ＶＣＣがトランジスタ１４１及び１４２のオンスレッショルド電圧Ｖｔｈ（ＤＭＯＳ）を下回っていないので、トランジスタ１４２を問題なくオンさせることが可能である。また、時刻ｔ２〜ｔ３では、電源電圧ＶＣＣが第２閾値電圧Ｖｔｈ２を下回る電圧値まで低下していないので、第２減電圧保護信号Ｓ２はローレベルに維持されている。すなわち、電源電圧ＶＣＣに上記挙動の減電圧状態が生じた場合には、実質的に第１減電圧保護信号Ｓ１に応じた減電圧保護動作が行われる。

時刻ｔ４では、電源電圧ＶＣＣが第１閾値電圧Ｖｔｈ１を下回る電圧値まで緩やかに低下しており、さらに、時刻ｔ４からマスク時間Ｔｍが経過した時刻ｔ５においても、電源電圧ＶＣＣの減電圧状態が継続している。従って、時刻ｔ５では、第１減電圧保護信号Ｓ１がハイレベルに立ち上げられ、さらには、第３減電圧保護信号Ｓ３がハイレベルに立ち上げられる。第３減電圧保護信号Ｓ３がハイレベルに立ち上げられると、レベルシフタ１４を形成するトランジスタ１４２がオンされて、リセット信号Ｖ２がローレベルに立ち下げられるので、上側出力信号ＨＯがローレベルとされて、トランジスタＮ１が強制的にオフとされる。なお、時刻ｔ５の時点では、電源電圧ＶＣＣがトランジスタ１４１及び１４２のオンスレッショルド電圧Ｖｔｈ（ＤＭＯＳ）を下回っていないので、トランジスタ１４２を問題なくオンさせることが可能である。また、電源電圧ＶＣＣは時刻ｔ５以降も緩やかに低下し続けており、電源電圧ＶＣＣが第２閾値電圧Ｖｔｈ２を下回る時刻ｔ６において、第２減電圧保護信号Ｓ２がハイレベルに立ち上げられる。ただし、第２減電圧保護信号Ｓ２よりも先に第１減電圧保護信号Ｓ１がハイレベルに立ち上げられており、トランジスタＮ１の強制オフは既に完了されている。すなわち、電源電圧ＶＣＣに上記挙動の減電圧状態が生じた場合には、実質的に第１減電圧保護信号Ｓ１に応じた減電圧保護動作が行われる。また、電源電圧ＶＣＣは時刻ｔ６以降も緩やかに低下し続けており、電源電圧ＶＣＣがトランジスタ１４１及び１４２のオンスレッショルド電圧Ｖｔｈ（ＤＭＯＳ）を下回った時点で、レベルシフタ１４を介した信号伝達が不能となる。ただし、トランジスタＮ１の強制オフは時刻ｔ５で既に完了されているので、その後にレベルシフタ１４を介した信号伝達が不能となっても、トランジスタＮ１が意図せずにオンされることはない。

時刻ｔ７では、電源電圧ＶＣＣが第１閾値電圧Ｖｔｈ１を下回る電圧値まで急峻に低下しており、さらに、時刻ｔ７からマスク時間Ｔｍが経過した時刻ｔ９では、電源電圧ＶＣＣがトランジスタ１４１及び１４２のオンスレッショルド電圧Ｖｔｈ（ＤＭＯＳ）を下回る電圧値まで低下してしまっている。そのため、第１減電圧保護信号Ｓ１がハイレベルに立ち上がるのを待っていては、トランジスタ１４２をオンさせることができなくなり、延いては、トランジスタＮ１を強制オフすることができなくなる。一方、時刻ｔ７からマスク時間Ｔｍが経過するよりも先に、時刻ｔ８で電源電圧ＶＣＣが第２閾値電圧Ｖｔｈ２を下回った場合には、その時点で第２減電圧保護信号Ｓ２がハイレベルに立ち上げられ、さらには、第３減電圧保護信号Ｓ３がハイレベルに立ち上げられる。第３減電圧保護信号Ｓ３がハイレベルに立ち上げられると、レベルシフタ１４を形成するトランジスタ１４２がオンされて、リセット信号Ｖ２がローレベルに立ち下げられるので、上側出力信号ＨＯがローレベルとされて、トランジスタＮ１が強制的にオフとされる。なお、時刻ｔ８の時点では、電源電圧ＶＣＣがトランジスタ１４１及び１４２のオンスレッショルド電圧Ｖｔｈ（ＤＭＯＳ）を下回っていないので、トランジスタ１４２を問題なくオンさせることが可能である。すなわち、電源電圧ＶＣＣに上記挙動の減電圧状態が生じた場合には、実質的に第２減電圧保護信号Ｓ２に応じた減電圧保護動作が行われる。なお、電源電圧ＶＣＣは時刻ｔ８以降も急峻に低下し続けており、電源電圧ＶＣＣがトランジスタ１４１及び１４２のオンスレッショルド電圧Ｖｔｈ（ＤＭＯＳ）を下回った時点で、レベルシフタ１４を介した信号伝達が不能となる。ただし、トランジスタＮ１の強制オフは時刻ｔ８で既に完了されているので、その後にレベルシフタ１４を介した信号伝達が不能となっても、トランジスタＮ１が意図せずにオンされることはない。

上記したように、本構成例の減電圧保護回路３２であれば、電源電圧ＶＣＣに急峻で大幅な低下が生じた場合であっても、確実に減電圧保護を行うことができるので、セットの信頼性を向上させることが可能となる。

＜スイッチ駆動装置の適用例＞
図５は、スイッチ駆動装置１の第１適用例を示す図である。図５に示すように、スイッチ駆動装置１は、トランジスタＮ１及びＮ２を駆動してモータ２（例えば、白物家電用のコンプレッサモータやファンモータ）の駆動電流Ｉｍを制御するモータ駆動装置として適用することが可能である。なお、図５では、モータ２として三相交流モータが例示されているが、スイッチ駆動装置１の駆動対象はこれに限定されるものではなく、二相交流モータや直流モータなども駆動対象とすることが可能である。

図６は、スイッチ駆動装置１の第２適用例を示す図である。図６に示すように、スイッチ駆動装置１は、トランジスタＮ１及びＮ２を相補的（排他的）に駆動して入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する同期整流型のスイッチング電源装置として適用することも可能である。なお、上記の「相補的（排他的）」という文言は、トランジスタＮ１及びＮ２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタＮ１及びＮ２の同時オフ期間が設けられている場合も含む。

図７は、スイッチ駆動装置１の第３適用例を示す図である。図７に示すように、スイッチ駆動装置１は、トランジスタＮ１を駆動して入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する非同期整流型のスイッチング電源装置として適用することも可能である。

＜その他の変形例＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明に係る減電圧保護回路は、例えば、白物家電用モータドライバの減電圧保護手段として好適に利用することが可能である。

１ スイッチ駆動装置
２ モータ
１０ 上側スイッチ駆動部
１１ ドライバ
１２ ＲＳフリップフロップ
１３ 減電圧保護回路（ＶＢ監視用ＵＶＬＯ）
１４ レベルシフタ
１４１、１４２ Ｎチャネル型ＤＭＯＳ電界効果トランジスタ
１４３、１４４ 抵抗
１５ パルスジェネレータ
１６ コントローラ
１７ レベルシフタ
１８ シュミットトリガ
１９ 抵抗
２０ 下側スイッチ駆動部
２１ ドライバ
２２ コントローラ
２３ 遅延部
２４ レベルシフタ
２５ シュミットトリガ
２６ 抵抗
３０ 異常保護部
３１ 温度保護回路（ＴＳＤ）
３２ 減電圧保護回路（ＶＣＣ監視用ＵＶＬＯ）
３２１ 第１電圧監視部
３２２ 第２電圧監視部
３２３ フィルタ部
３２４ ＯＲゲート
３３ 天絡保護回路
３４ 異常信号生成回路
３５ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１、Ｎ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１、Ｒ２ 抵抗
Ｃ１、Ｃ２ キャパシタ
Ｄ１ ダイオード
Ｔ０〜Ｔ８ 外部端子

Claims (8)

1. 電源電圧が第１閾値電圧を下回っているか否かを監視して第１減電圧保護信号を生成する第１電圧監視部と、
   前記電源電圧が前記第１閾値電圧よりも低い第２閾値電圧を下回っているか否かを監視して第２減電圧保護信号を生成する第２電圧監視部と、
   前記電源電圧が前記第１閾値電圧を下回っている状態が所定のマスク期間だけ継続したときに前記第１減電圧保護信号を正常時の論理レベルから異常時の論理レベルに切り替えるフィルタ部と、
   前記第１減電圧保護信号と前記第２減電圧保護信号から第３減電圧保護信号を生成する論理ゲートと、
   を有することを特徴とする減電圧保護回路。
2. 前記論理ゲートは、前記第１減電圧保護信号と前記第２減電圧保護信号の両方が正常時の論理レベルであるときに前記第３減電圧保護信号を正常時の論理レベルとし、前記第１減電圧保護信号と前記第２減電圧保護信号の少なくとも一方が異常時の論理レベルであるときに前記第３減電圧保護信号を異常時の論理レベルとすることを特徴とする請求項１に記載の減電圧保護回路。
3. 前記電源電圧の入力を受けて動作する低電位ブロックと、
   前記電源電圧よりも高い第２電源電圧の入力を受けてスイッチのオン／オフ制御を行う高電位ブロックと、
   前記低電位ブロックから前記高電位ブロックに信号をレベルシフトさせて伝達するレベルシフタと、
   前記電源電圧を監視して前記第３減電圧保護信号を前記低電位ブロックに出力する請求項１または請求項２に記載の減電圧保護回路と、
   を有することを特徴とするスイッチ駆動装置。
4. 前記低電位ブロックは、前記第３減電圧保護信号が正常時の論理レベルから異常時の論理レベルに切り替えられたときに前記レベルシフタを駆動して前記高電位ブロックにリセット信号を伝達し、
   前記高電位ブロックは、前記レベルシフタから前記リセット信号の伝達を受けたときに前記スイッチをオフさせることを特徴とする請求項３に記載のスイッチ駆動装置。
5. 前記第２閾値電圧は、前記レベルシフタを形成するトランジスタのオンスレッショルド電圧よりも高いことを特徴とする請求項４に記載のスイッチ駆動装置。
6. 前記レベルシフタを形成するトランジスタは、前記低電位ブロックを形成するトランジスタよりも高耐圧であることを特徴とする請求項５に記載のスイッチ駆動装置。
7. 前記スイッチを駆動してモータ電流を制御することを特徴とする請求項３〜請求項６のいずれか一項に記載のスイッチ駆動装置。
8. 前記スイッチを駆動して入力電圧から所望の出力電圧を生成することを特徴とする請求項３〜請求項６のいずれか一項に記載のスイッチ駆動装置。

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