JP2011030392A - Ｄｃ−ｄｃコンバータ及びその駆動方法 - Google Patents

Abstract

【課題】ＤＣ−ＤＣコンバータの動作スタートから昇圧動作に入るまでの回路動作をスムーズに行うこと。
【解決手段】ＤＣ−ＤＣコンバータ１００は、入力電圧源１１０と、入力電圧源１１０に一端が接続されるインダクタＬ１と、インダクタＬ１の他端と接地端子１７０との間に接続される第１のトランジスタＱ１と、入力端子１２０と出力端子１６０との間に接続される第２のトランジスタＱ２を備える。昇圧動作は、第２のトランジスタＱ２の基板電極Ｑ２ｂと第２のトランジスタＱ２の入力端子１２０側の第１の主電極Ｑ２ｄとをショートさせる第１の昇圧動作と、第１の昇圧動作後に第２のトランジスタＱ２の基板電極Ｑ２ｂと第２のトランジスタＱ２の出力端子１６０側の第２の電極Ｑ２ｓとをショートさせる第２の昇圧動作で行う。
【選択図】図１

Description

本発明は、ＤＣ−ＤＣコンバータ及びその駆動方法に関し、特に半導体集積回路化に好適なものに関する。

ＤＣ−ＤＣコンバータは、ある直流入力電圧をそれよりも高い直流出力電圧又は低い電圧に変換する電源回路装置の１つである。なお、ＤＣ−ＤＣコンバータはスイッチングレギュレータとも呼ばれている。ＤＣ−ＤＣコンバータの中のいわゆる同期整流型は、インダクタに流れる電流をオン／オフさせるいわゆるスイッチングトランジスタと、このスイッチングトランジスタのオン期間にオフし、オフ期間にオンとなる、いわゆる相補的な動作を行う同期整流用トランジスタとを備える。

ＤＣ−ＤＣコンバータの主回路部は半導体集積回路で構成されるのが一般的である。しかし、半導体集積回路には、いわゆる寄生素子が形成され、その寄生素子がＤＣ−ＤＣコンバータの本来の動作や電気的特性に影響を与えることもよく知られている。そうした寄生素子による影響を排除するために従来いくつかの改善案が提案されている。

特許文献１（特開平８−２５１９１３号公報）は、スイッチングレギュレータを半導体集積回路で構成したときに、ＭＯＳトランジスタ特有の寄生ダイオードによって昇圧動作停止時に出力端子に出力電圧が生じるという不具合を排除するための同期整流型のスイッチングレギュレータを提案する。

特許文献１は、こうした不具合を排除するために、スイッチングレギュレータの昇圧動作時と昇圧停止時にＭＯＳトランジスタの基板電位を２つのＭＯＳトランジスタを用いて切り替えることを提案する。具体的には、昇圧時には同期整流用トランジスタに形成される寄生ダイオードによる出力端子側から入力端子側への電流リークを抑制し、昇圧時は同期整流用トランジスタ側に形成される寄生ダイオードによる入力端子側から出力端子側への電流リークを抑制させるというものである。こうした目的を達成するために、同期整流用トランジスタ側に形成される寄生ダイオードの向きを昇圧動作時と昇圧停止時に切り替えるとしている。

特許文献２（特開２００８−７９３６０号公報）は、昇圧型ＤＣ−ＤＣコンバータ及び半導体集積回路にかかる。特許文献２は、昇圧停止時から昇圧動作を開始するとき、同期整流用トランジスタの基板バイアス状態も一緒に切り替えてしまうと、その瞬間、同期整流用トランジスタに形成される寄生トランジスタを介して入力端子側から出力端子側に向けてラッシュ電流が流れ、同期整流用トランジスタが破壊される虞があることを示唆する。

特許文献２はこうした不具合を排除するために、昇圧停止時から昇圧動作を開始するとき、同期整流用トランジスタの出力端子側の電極を充電してラッシュ電流の流れを防止し、同期整流用トランジスタが破壊される虞を未然に防止するとしている。

図６は特許文献２、図１に示された昇圧型ＤＣ−ＤＣコンバータの一部を示す。特許文献２に開示された昇圧型ＤＣ−ＤＣコンバータＢＳＴは、インダクタＬ１を介して入力端子Ｖｉｎに電力が供給され、出力端子Ｖｏｕｔに昇圧電圧を得る。入力端子Ｖｉｎに供給される電力はたとえば、バッテリ電源ＢＡＴから与えられる。昇圧を行う基本構成はスイッチングレギュレータの構成を成している。すなわち、入力端子Ｖｉｎに一端が結合され、他端が回路のグランドＧＮＤに接続されたＮチャネル型の第１ＭＯＳトランジスタＭ１と、入力端子Ｖｉｎに一端が結合され、他端が出力端子Ｖｏｕｔに接続されたＰチャネル型の第２ＭＯＳトランジスタＭ２とを備え、第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２は昇圧制御回路ＢＳＴＣＮＴによってスイッチ制御される。

第２ＭＯＳトランジスタＭ２の基板Ｍ２ｂと電極Ｍ２ｄとの間には第３ＭＯＳトランジスタＭ３を接続し、第２ＭＯＳトランジスタＭ２の基板Ｍ２ｂと電極Ｍ２ｓとの間には第４ＭＯＳトランジスタＭ４を接続する。さらに昇圧動作において、第３ＭＯＳトランジスタＭ３をオフとし、第４ＭＯＳトランジスタＭ４をオンするものである。

第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２が共にオフにされる昇圧停止時においては、第３ＭＯＳトランジスタＭ３をオンとし、第４ＭＯＳトランジスタＭ４をオフとする。昇圧停止時から昇圧動作を開始するときは、その前に第２ＭＯＳトランジスタＭ２の出力端子Ｖｏｕｔ側の電極Ｍ２ｓを充電するための基板バイアススイッチ制御回路ＢＧＣＮＴ及び昇圧制御回路ＢＳＴＣＮＴを備える。なお説明の便宜上、本書においては、昇圧制御回路ＢＳＴＣＮＴ及び基板バイアススイッチ制御回路ＢＧＣＮＴはそれぞれドライバＤＲＶ１及びＤＲＶ２のみを抜き出して表示した。

昇圧動作時は第３ＭＯＳトランジスタＭ３をオフとし、第４ＭＯＳトランジスタＭ４をオンとすることにより、第２ＭＯＳトランジスタＭ２に形成される寄生ダイオードによる出力端子Ｖｏｕｔ側から入力端子Ｖｉｎ側への電流リークを抑制している。

昇圧停止時は、第３ＭＯＳトランジスタＭ３をオンとし、第４ＭＯＳトランジスタＭ４をオフとすることにより、第２ＭＯＳトランジスタＭ２に形成される寄生ダイオードによる入力端子Ｖｉｎ側から出力端子Ｖｏｕｔ側への電流リークを抑制している。

昇圧停止時から昇圧動作を開始するときには、第２ＭＯＳトランジスタＭ２の基板Ｍ２ｂのバイアス状態を切り替える前に、第２ＭＯＳトランジスタＭ２の出力端子Ｖｏｕｔ側の電極Ｍ２ｓを充電する。これによって、第２ＭＯＳトランジスタＭ２に形成される寄生ダイオードを介して、入力端子Ｖｉｎ側から出力端子Ｖｏｕｔに向けてラッシュ電流が流れるという不具合を排除し、そのようなラッシュ電流によって第２ＭＯＳトランジスタＭ２が破壊される虞を未然に防止することができるとしている。

特許文献３（特開２００５−２９５６２９号公報）は電源装置に関し、具体的には同期整流型の昇圧型ＤＣ−ＤＣコンバータを開示する。昇圧停止時にスイッチングトランジスタ及び同期整流用トランジスタを確実にオフさせ、リーク電流を低減させるとしている。

図７は特許文献３、図１に示された従来の電源装置を示す。なお、図７に用いた参照符号は特許文献３のものから替えている。又、一部の参照符号は本書で付け加えている。

図７において電源装置５００は、いわゆる昇圧型スイッチングレギュレータを構成している。電源装置５００は、インダクタＬ５０、ＭＯＳトランジスタＱ５１，Ｑ５２，Ｑ６１，Ｑ６２、抵抗Ｒ５１，Ｒ５２，Ｒ６１，Ｒ６２、キャパシタＣ５１、制御回路５１２、インバータ５１３から構成されている。なお、ダイオードＤ５１，Ｄ５２は、ＭＯＳトランジスタＱ５２の基板Ｂ５２と第１の主電極Ｑ５２ｄとの間、及び基板Ｂ５２と第２の主電極Ｑ５２ｓとの間にそれぞれ形成される寄生ダイオードである。なお、ＭＯＳトランジスタＱ５１及びＱ５２はスイッチングトランジスタ及び同期整流用トランジスタにそれぞれ相当する。ダイオードＤ６３はＭＯＳトランジスタＱ６２の基板Ｂ６２とその第１の主電極Ｑ６２ｄとの間に形成される寄生ダイオードである。

制御回路５１２はコントロール端子Ｔｃｎｔに供給されるコントロール信号がハイレベルであり、インバータ５１３の出力信号がローレベルのときには、ＭＯＳトランジスタＱ５１のゲート電位をローレベルとし、ＭＯＳトランジスタＱ５２のゲート電位をハイレベルとする。これにより、ＭＯＳトランジスタＱ５１，Ｑ５２を共にオンとし、出力端子Ｔｏｕｔからの出力電圧Ｖｏｕｔの出力が停止されるよう電源装置５００が作動する。

インバータ５１３の出力信号がローレベルのときには、ＭＯＳトランジスタＱ６１のゲート電位がローレベルになるのでオフとなる。ＭＯＳトランジスタＱ６１がオフすると、ＭＯＳトランジスタＱ６２はＭＯＳトランジスタＱ６１に追随してオフする。

図８Ａ、図８Ｂは図７に示した昇圧型ＤＣ−ＤＣコンバータの同期整流用トランジスタ、すなわちＭＯＳトランジスタＱ５２の周辺の等価回路を表す。ＭＯＳトランジスタＱ５２は、第１の主電極Ｑ５２ｄ及び第２の主電極Ｑ５２ｓ、制御電極Ｑ５２ｇ及び基板電極Ｂ５２を備える。ＭＯＳトランジスタＱ５２は入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に設けられている。入力端子Ｔｉｎには電源電圧ＶＤＤが供給されている。なお、図８Ａ、図８Ｂは特許文献３、図２に示された等価回路に相当するが参照符号は替えている。図８Ａは昇圧型ＤＣ−ＤＣコンバータの昇圧時を、図８Ｂは昇圧停止時の等価回路をそれぞれ表す。

図８Ａに示す昇圧動作時には、コントロール端子Ｔｃｎｔに供給されるコントロール信号がローレベルとされる。ローレベルのコントロール信号はインバータ５１３により反転されてハイレベルとされ、制御回路５１２及びＭＯＳトランジスタＱ６１の制御（ゲート）に供給される。

制御回路５１２はＭＯＳトランジスタＱ５１とＭＯＳトランジスタＱ５２とを交互にオンさせる。ＭＯＳトランジスタＱ６１はゲート電極がハイレベルとなるのでオン状態を維持する。ＭＯＳトランジスタＱ６１がオンすると、ＭＯＳトランジスタＱ６２のゲート電位がローレベルとなるのでＭＯＳトランジスタＱ６２はＭＯＳトランジスタＱ６１に追随してオンする。

ＭＯＳトランジスタＱ６１，Ｑ６２の両者がオンすると、これらのトランジスタの第１の主電極と第２の主電極との間の導電路は、小さな抵抗でショートされた状態とほぼ等価となり、ショート時の抵抗成分を無視すれば図８Ａの等価回路で表すことができる。すなわち、ＭＯＳトランジスタＱ５２の基板Ｂ５２と出力端子Ｔｏｕｔとがショートされた状態に等しくなる。又、ＭＯＳトランジスタＱ６１がオンしているので基板Ｂ５２と接地端子Ｔｇｎｄとの間には抵抗Ｒ６２が接続され、基板Ｂ５２は接地電位に維持される状態と等価となる。

図８Ｂに示す昇圧停止時には、コントロール端子Ｔｃｏｎに供給されるコントロール信号はハイレベルとされる。このとき、インバータ５１３の出力はローレベルとなり、制御回路５１２は、ＭＯＳトランジスタＱ５１，Ｑ５２を共にオフに維持する。又、インバータ５１３の出力がローレベルとなることにより、ＭＯＳトランジスタＱ６１，Ｑ６２は共にオフとなる。このときＭＯＳトランジスタＱ５２の基板Ｂ５２には抵抗Ｒ６１を介して入力端子Ｔｉｎより電源電圧ＶＤＤが供給されることになる。このため、昇圧停止時には図８Ｂに示す等価回路で表すことができる。

すなわち、昇圧停止時にはＭＯＳトランジスタＱ５１，Ｑ５２，Ｑ６１，Ｑ６２がすべてオフすることによって、抵抗Ｒ６１とダイオードＤ５１，Ｄ５２，Ｄ６３が等価回路上に現れる。

特許文献３によれば出力端子Ｔｏｕｔからの出力を停止したときに、ＭＯＳトランジスタＱ５２及びＱ６１を確実にオフさせることができ、また、このときダイオードＤ５２，Ｄ６３も逆方向とすることができるため、電源６１から出力端子Ｔｏｕｔにリーク電流が流れるという不具合を防止することができるとしている。又、抵抗Ｒ６１，Ｒ６２によりＭＯＳトランジスタＱ５２の基板Ｂ５２の電位及びＭＯＳトランジスタＱ６２の制御（ゲート）電極の電圧を調整できるため設計を容易に行えるとしている。

特許文献１〜３は昇圧動作時と昇圧停止時に同期整流用トランジスタに形成される寄生ダイオードの電気的な接続を切り替えるという点では共通する。又、昇圧時における同期整流用トランジスタの周辺の等価回路は特許文献１〜３において同じであることが分かる。

図９は、特許文献１〜３に開示された昇圧型ＤＣ−ＤＣコンバータの昇圧動作時における同期整流用トランジスタの周辺の等価回路を表す。本書でいう同期整流用トランジスタは、たとえば特許文献２での第２ＭＯＳトランジスタＭ２が、特許文献３においては、ＭＯＳトランジスタＱ５２がそれぞれ相当する。

図９において、同期整流用トランジスタＴＲ２の入力端子ＳＩ側の電極ＴＲ２Ｄと基板電極ＴＲ２Ｂとの間に寄生ダイオードＤｉが接続され、基板電極ＴＲ２Ｂと同期整流用トランジスタＴＲ２の出力端子Ｓｏ側の電極ＴＲ２Ｓとは電気的にショートされる。したがって、寄生ダイオードＤｉは入力端子ＳＩと出力端子Ｓｏとの間に接続される。なお、図９には入力電圧源ＶＩ、インダクタＬ、スイッチングトランジスタＴＲ１及びキャパシタＣを示すが、これらの電気的な動作の説明については割愛する。

図１０は、図９に示した昇圧型ＤＣ−ＤＣコンバータの出力端子Ｓｏに出力される出力電圧Ｖｏの出力電圧特性を示す。縦軸は出力端子Ｓｏに出力される出力電圧Ｖｏを、横軸は時間ｔをそれぞれ表す。なお、作図及び説明の便宜上、縦軸、横軸の目盛りは適宜縮小したりあるいは拡大したりして必ずしも実体を表していない。

時刻Ｔ１で入力電圧源ＶＩが入力端子ＳＩに印加されると、時刻Ｔ２で出力端子Ｓｏには出力電圧（ＶＩ−Ｖｄｉ）が表れる。ここで、参照符号Ｖｄｉは寄生ダイオードＤｉの順方向の立ち上がり電圧である。すなわち、出力端子Ｓｏには寄生ダイオードＤｉによって入力端子ＳＩに印加された入力電圧源ＶＩよりも寄生ダイオードＤｉの順方向立ち上がり電圧分だけ降下した電圧が表れる。時刻Ｔ３に達すると、スイッチングトランジスタＴＲ１及び同期整流用トランジスタＴＲ２がオンする。すなわち、時刻Ｔ３に達して初めて本来の昇圧動作が開始されることになる。

昇圧型ＤＣ−ＤＣコンバータの昇圧動作が開始される時刻Ｔ３は、出力端子Ｓｏに出力電圧（ＶＩ−Ｖｄｉ）が表れる時刻Ｔ２よりも遅く現れる。なぜならば、スイッチングトランジスタＴＲ１及び同期整流用トランジスタＴＲ２のゲート電極側には両者のトランジスタのオン／オフ動作を制御する図示しない制御回路から、パルス幅変調されたいわゆるＰＷＭ駆動信号が印加されるが、このＰＷＭ駆動信号はいわゆるソフトスタート信号によって制御され時間の経過とともに徐々に信号が増加されるために、両者のトランジスタが定常的に作動するまでに時間を要するからである。これに対して寄生ダイオードＤｉの動作は電気的に何ら制御されていないために、入力電圧源ＶＩの印加と同時に時刻Ｔ２のタイミングで出力電圧（ＶＩ−Ｖｄｉ）が表れるからである。

時刻Ｔ４に達すると、出力端子Ｓｏには出力電圧Ｖｏが出力される。出力電圧Ｖｏは昇圧しようとする最終的な電源電圧に相当する。たとえば、入力電圧源ＶＩが５Ｖであるとき、出力電圧Ｖｏは１５Ｖという具合である。

時刻Ｔ１−Ｔ２−Ｔ３−Ｔ４は昇圧動作期間ではあるが、実体的な昇圧動作は時刻Ｔ３−Ｔ４の期間である。時刻Ｔ４に達すると昇圧動作は完了し、時刻Ｔ４以降は昇圧動作がすべて完了し、昇圧動作に入っている期間である。

本発明者はＤＣ−ＤＣコンバータにおける各種の問題点を克服するために、特許文献１〜３に開示された技術的思想も勘案し、種々吟味した結果、昇圧動作中に同期整流用トランジスタに形成される寄生ダイオードが、ＤＣ−ＤＣコンバータの電気的特性に影響を与えていることを知見した。すなわち、図１０に参照符号Ｘ１で示すように、時刻Ｔ１−Ｔ２−Ｔ３の昇圧動作中において、出力電圧Ｖｏがステップ状に遷移するために、出力端子Ｓｏに接続されるキャパシタＣにラッシュ電流が流れるという不具合が生じることを知見した。このようにステップ状に出力電圧Ｖｏが遷移するのはダイオードＤｉの影響によるものであり、理想的な特性は参照符号Ｙ１で示すように時間の経過とともに出力電圧Ｖｏが徐々に増加する特性である。

特開平８−２５１９１３号公報 特開２００８−７９３６０号公報 特開２００５−２９５６２９号公報

本発明は上記の不具合を克服したＤＣ−ＤＣコンバータ及びその駆動方法を提供することを目的とする。

本発明のＤＣ−ＤＣコンバータ（１００）は、
（ａ）入力電圧源(１１０)と、
（ｂ）入力電圧源(１１０)に接続された入力端子（１２０）と、
（ｃ）入力電圧源を所定の電圧に変換した出力電圧（ＶＯＵＴ）を出力する出力端子（１６０）と、
（ｄ）第１の主電極（Ｑ２ｄ）、第２の主電極（Ｑ２ｓ）、制御電極及び基板電極（Ｑ２ｂ）を有し入力端子（１２０）に第１の主電極（Ｑ２ｄ）が、出力端子（１６０）に第２の主電極（Ｑ２ｓ）が各別に接続されたトランジスタ（Ｑ２）と、
（ｅ）第１の主電極（Ｑ２ｄ）と基板電極（Ｑ２ｂ）との間の導電路を電気的にショートさせる第１のショート手段（Ｑ５，Ｑ３）と、
（ｆ）第１のショート手段と相補的に作動し、第２の主電極（Ｑ２ｄ）と基板電極（Ｑ２ｂ）との間の導電路を電気的にショートさせ、かつ、前記第１のショート手段（Ｑ５，Ｑ３）が作動した後に作動する第２のショート手段（Ｑ６，Ｑ４）を備えたＤＣ−ＤＣコンバータである。

こうした構成によれば第１のショート手段（Ｑ５,Ｑ３）によって、第１の主電極（Ｑ２ｄ）と基板電極（Ｑ２ｂ）との間に介在される寄生ダイオード（Ｄ１）によって入力電圧（ＶＩＮ）が出力端子（１６０）に伝達されるという不具合を排除することができる。

本発明の別のＤＣ−ＤＣコンバータ（１００）は、
（ａ）入力電圧源(１１０)と、
（ｂ）入力電圧源(１１０)に一端が接続されるインダクタ（Ｌ１）と、
（ｃ）インダクタ（Ｌ１）の他端に接続される入力端子（１２０）と、
（ｄ）入力端子（１２０）と接地端子（１７０）との間に接続される第１のトランジスタ（Ｑ１）と、
（ｅ）入力端子（１２０）と出力端子（１６０）との間に接続され、第１の主電極、第２の主電極、制御電極及び基板電極を有する第２のトランジスタ（Ｑ２）とを備え、
（ｆ）第１の主電極は入力端子に、第２の主電極は出力端子に各別に接続され、
（ｇ）第１のトランジスタ及び第２のトランジスタをオン／オフさせる制御信号を生成する第１の制御回路と、
（ｈ）第１の主電極と基板電極との間の導電路を電気的にショートさせる第１のショート手段と、
（ｉ）第１のショート手段と相補的に作動し、第２の主電極と基板電極との間の導電路を電気的にショートさせ、かつ、第１のショート手段が作動した後に作動する第２のショート手段を備えたＤＣ−ＤＣコンバータである。

こうした構成によれば第１の制御回路によって、実質的な昇圧動作に入る前に第１のショート手段によって、第２のトランジスタの第１の主電極と基板電極とに介在される寄生ダイオードによっての回路接続を電気的にショートさせるので、入力電圧（ＶＩＮ）が出力端子（１６０）に伝達されるという不具合を排除することができる。

さらに本発明のさらに別のＤＣ−ＤＣコンバータは、
（ａ）入力電圧源(１１０)と、
（ｂ）前記入力電圧源(１１０)に一端が接続されるインダクタ（Ｌ１）と、
（ｃ）前記インダクタ（Ｌ１）の他端が接続される入力端子と、
（ｄ）前記入力端子と接地端子（１７０）との間に接続される第１のトランジスタ（Ｑ１）と、
（ｅ）前記入力端子(１２０)と出力端子（１６０）との間に接続される第２のトランジスタ（Ｑ２）と、
（ｆ）前記第２のトランジスタの基板電極（Ｑ２ｂ）と前記第２のトランジスタ（Ｑ２）の前記入力端子（１２０）側の第１の主電極（Ｑ２ｄ）との間に接続される第３のトランジスタ（Ｑ３）と、
（ｇ）前記第２のトランジスタ（Ｑ２）の基板電極（Ｑ２ｂ）と前記第２のトランジスタ（Ｑ２）の前記出力端子（１６０）側の第２の電極（Ｑ２ｓ）との間に接続される第４のトランジスタ（Ｑ４）と、
（ｈ）前記第３のトランジスタ（Ｑ３）の制御電極（Ｑ３ｇ）と基板電極（Ｑ３ｂ）との間に接続される第１の抵抗（Ｒ１）と、
（ｉ）前記第４のトランジスタ（Ｑ４）の制御電極（Ｑ４ｇ）と基板電極（Ｑ４ｂ）との間に接続される第２の抵抗（Ｒ２）と、
（ｊ）前記第２のトランジスタ（Ｑ２）の前記基板電極（Ｑ２ｂ）と前記第３及び第４のトランジスタ（Ｑ３，Ｑ４）の前記基板電極（Ｑ３ｂ，Ｑ４ｂ）を共通接続する共通接続体（１８０）と、
（ｋ）前記第３のトランジスタ（Ｑ３）の制御電極（Ｑ３ｇ）に接続される第５のトランジスタ（Ｑ５）と、
（ｌ）前記第４のトランジスタ（Ｑ４）の制御電極（Ｑ４ｇ）に接続される第６のトランジスタ（Ｑ６）と、
（ｍ）前記第１及び第２のトランジスタ（Ｑ１，Ｑ２）を駆動する駆動信号を生成する第１の制御回路（１３０）と、
（ｎ）前記第５及び第６のトランジスタを制御する制御信号を生成する第２の制御回路（１４０）を備えるＤＣ−ＤＣコンバータである。

こうした構成によれば同期整流用の第２のトランジスタＱ２の第１の主電極とその基板電極との間、及び第２の主電極と基板電極との間に印加される電圧を第３及び第４のトランジスタＱ３，Ｑ４で各別に制御することができる。これによって、昇圧動作時における同期整流用である第２のトランジスタＱ２に与えるバイアスを所望する条件に設定することができる。又、第３及び第４のトランジスタの制御電極であるゲート電極には第１及び第２の抵抗を接続するも、これらの抵抗値を合わせるならば、第３のトランジスタＱ３がオンしているときも、第４のトランジスタがオンしているときでも同じバイアス条件下でこれらのトランジスタを作動させることができる。これによって、オン／オフするトランジスタの動作が切り替えられたときにバイアス状態が不安定になるという不具合を排除することができる。

本発明のＤＣ−ＤＣコンバータの駆動方法は、
（ａ）入力電圧源と、
（ｂ）入力電圧源に接続された入力端子と、
（ｃ）入力電圧源を所定の電圧に変換した出力電圧を出力する出力端子と、
（ｄ）第１の主電極、第２の主電極、制御電極及び基板電極を有し入力端子に第１の主電極が、出力端子に第２の主電極が各別に接続されたトランジスタと、
（ｅ）第１の主電極と基板電極との間の導電路を電気的にショートさせる第１のショート手段と、
（ｆ）第２の主電極と基板電極との間の導電路を電気的にショートさせる第２のショート手段を備えたＤＣ−ＤＣコンバータの駆動方法であって、
（ｇ）第１のショート手段を作動させる第１のステップと、
（ｈ）第１のステップに続いて第２のショート手段を作動させる第２のステップを備えたＤＣ−ＤＣコンバータの駆動方法である。

こうした構成によれば、実質的な昇圧動作を始める前にトランジスタの主電極と基板電極との間に介在する寄生ダイオードによって生じる入力電圧源側から出力端子側に電圧が伝達されるという不具合を排除し、ＤＣ−ＤＣコンバータの動作スタートから昇圧動作に入るまでの回路動作をスムーズに行うことができる。

本発明の別のＤＣ−ＤＣコンバータの駆動方法は、
（ａ）入力電圧源と、
（ｂ）入力電圧源に一端が接続されるインダクタと、
（ｃ）インダクタの他端が接続される入力端子と、
（ｄ）入力端子と接地端子との間に接続される第１のトランジスタと、
（ｅ）入力端子と出力端子との間に接続され、第１の主電極、第２の主電極、制御電極及び基板電極を有する第２のトランジスタとを備え、
（ｆ）第１の主電極は入力端子に、第２の主電極は出力端子側に各別に接続され、
（ｇ）第１のトランジスタ及び第２のトランジスタをオン／オフさせる制御信号を生成する第１の制御回路と、
（ｈ）第１の主電極と基板電極との間の導電路を電気的にショートさせる第１のショート手段と
（ｉ）第２の主電極と基板電極との間の導電路を電気的にショートさせる第２のショート手段を有する第２の制御回路を備えたＤＣ−ＤＣコンバータの駆動方法であって、
（ｊ）第１の制御回路の作動に先行して第１のショート手段を作動させて、第１の主電極と基板電極のとの間の導電路を電気的にショートさせる第１のステップと、
（ｋ）第１のステップの後に、第２のショート手段によって、第２の主電極と基板電極との間の導電路を電気的にショートさせる第２のステップと、
（ｌ）第２のステップの後に、第１の制御回路を作動させる第３のステップを備えたＤＣ−ＤＣコンバータの駆動方法である。

こうした構成によれば、実質的な昇圧動作を始める前にトランジスタの主電極と基板電極との間に介在する寄生ダイオードによって生じる入力電圧源側から出力端子側に電圧が伝達されるという不具合を排除し、ＤＣ−ＤＣコンバータの動作スタートから昇圧動作に入るまでの回路動作をスムーズに行うことができる。

本発明のＤＣ−ＤＣコンバータ及びその駆動方法によれば、昇圧動作を第１昇圧動作及び第２の昇圧動作を組み合わせることで昇圧動作全体を滑らかに行うことができる。これによって出力端子側に接続されるキャパシタに流れるラッシュ電流を抑制し、ラッシュ電流による同期整流用トランジスタの劣化や不具合を未然に防止することができる。

本発明の一実施の形態にかかるＤＣ−ＤＣコンバータを示す回路図である。 本発明の一実施の形態にかかるＤＣ−ＤＣコンバータの第１の昇圧動作時の同期整流用トランジスタ周辺の等価回路図である。 本発明の一実施の形態にかかるＤＣ−ＤＣコンバータの第２の昇圧動作時の同期整流用トランジスタ周辺の等価回路図である。 本発明の一実施の形態にかかるＤＣ−ＤＣコンバータの昇圧停止時の同期整流用トランジスタ周辺の等価回路図である。 本発明の一実施の形態にかかるＤＣ−ＤＣコンバータのタイミングチャートである。 本発明の一実施の形態にかかるＤＣ−ＤＣコンバータの出力電圧特性を示す図である。 本発明にかかる第１の制御回路及び第２の制御回路の具体的な一実施例である。 特許文献１に紹介された従来のＤＣ−ＤＣコンバータの回路図である。 特許文献２に紹介された従来のＤＣ−ＤＣコンバータの回路図である。 特許文献３に紹介された従来のＤＣ−ＤＣコンバータの同期整流用トランジスタ周辺の昇圧動作時の等価回路図である。 特許文献３に紹介された従来のＤＣ−ＤＣコンバータの同期整流用トランジスタ周辺の昇圧停止時の等価回路図である。 特許文献１〜３に紹介された従来のＤＣ−ＤＣコンバータの同期整流用トランジスタ周辺の昇圧動作時の等価回路図である。 従来のＤＣ−ＤＣコンバータの出力電圧特性を示す図である。

図１は本発明にかかるＤＣ−ＤＣコンバータ１００を示す。ＤＣ−ＤＣコンバータ１００は正の電源電圧ＶＤＤを供給する入力電圧源１１０を有する。インダクタＬ１の一端を入力電圧源１１０の正極端子に接続し、その他端を入力端子１２０に接続する。入力端子１２０にはトランジスタＱ１の第１の主電極Ｑ１ｄ及びトランジスタＱ２の第１の主電極Ｑ２ｄが接続される。トランジスタＱ１及びＱ２の導電形式は互いに相補的に選ばれ、たとえばトランジスタＱ１はＮチャネル型ＭＯＳトランジスタ、トランジスタＱ２はＰチャネル型のＭＯＳトランジスタにそれぞれ選ばれている。トランジスタＱ１はスイッチング動作を、トランジスタＱ２はトランジスタＱ１に同期して整流動作をそれぞれ行う。したがって、トランジスタＱ１及びＱ２をそれぞれスイッチングトランジスタ及び同期整流用トランジスタと称することができる。

トランジスタＱ１の第２の主電極Ｑ１ｓは接地端子１７０に接続され、トランジスタＱ２の第２の主電極Ｑ２ｓは出力端子１６０に接続されている。接地端子１７０は接地電位ＧＮＤに維持されている。出力端子１６０と接地端子１７０の間にはリプルを除去するためのキャパシタＣ１が接続されている。

ダイオードＤ１のアノード及びカソードは、トランジスタＱ２の第１の主電極Ｑ２ｄ及び基板電極Ｑ２ｂに各別に接続されている。ダイオードＤ２のアノード及びカソードは、トランジスタＱ２の第２の主電極Ｑ２ｓ及び基板電極Ｑ２にそれぞれ接続されている。なお、ダイオードＤ１,Ｄ２の実体はトランジスタＱ２に形成される寄生ダイオードである。ここで、トランジスタＱ２とダイオードＤ１，Ｄ２の回路接続に注目すれば次のことが言える。すなわち、ダイオードＤ１及びＤ２は互いに逆方向に接続された直列接続体を成し、この直列接続体は、トランジスタＱ２の第１の主電極Ｑ２ｄと第２の主電極Ｑ２ｓとの間に並列に接続されている。

第１の制御回路１３０は、トランジスタＱ１及びＱ２を、断続的にオン／オフさせるいわゆるスイチングレギュレータとしての機能を有する。第１の制御回路１３０の詳細な回路構成は後述で明らかにされるが、端的に言えば従前よく用いられているものとほぼ同じである。第２の制御回路１４０は、トランジスタＱ２をリニア的に制御するいわゆるリニアレギュレータとしての機能を有する。

第２の制御回路１４０には２つの信号が供給され、３つの信号が出力される。供給される１つの信号は出力端子１６０に出力された出力電圧ＶＯＵＴを分圧抵抗ＲＢ１，ＲＢ２で分圧した分圧電圧ＶＦであり、信号導出線１４１を介して供給される。供給される２つの信号は信号導出線１４２を介してソフトスタート回路１５０から供給される、いわゆるソフトスタート信号ＳＳである。ソフトスタート機能はインダクタやスイッチング素子の破壊や劣化を未然に防止するためにこれらの素子に流れる電流を徐々に増加させ、キャパシタＣ１を徐々に充電させるために用意されている。こうしたソフトスタート機能を有するソフトスタート回路１５０は、この種のＤＣ−ＤＣコンバータではよく用いられている。ソフトスタート回路１５０は、図１には示していないトランジスタ，キャパシタ，定電流源及びスイッチ等の組み合わせで構成することができる。

第２の制御回路１４０から出力される３つの信号の１つは、同期整流用トランジスタ、すなわちトランジスタＱ２の制御（ゲート）電極に供給される第１の制御信号である。この制御信号は、信号導出線１４３を介して第１の制御回路１３０から出力される駆動信号と合成され、この合成された駆動信号はトランジスタＱ１の制御（ゲート）電極に供給される。

第２の制御回路１４０から出力される２つの信号は、信号導出線１４４を介してトランジスタＱ５の制御電極すなわちゲート電極に供給される第２の制御信号である。トランジスタＱ５のゲート電極はノードＮ６で表示している。トランジスタＱ５をたとえばＮチャネル型のＭＯＳトランジスタで構成したときには、そのゲート電極がハイレベルのときにオンとなり、ローレベルのときにオフとなる。トランジスタＱ５をＮ型のバイポーラトランジスタで構成することも可能である。いずれにしてもトランジスタＱ５のオン／オフ動作が急峻ではなく緩やかに行われるように緩やかな勾配を有するソフトスタート信号ＳＳをそのゲート電極に供給する。

トランジスタＱ５の第１の主電極Ｑ５ｄにはトランジスタＱ３の制御（ゲート）電極Ｑ３ｇが接続されている。トランジスタＱ５の第２の主電極Ｑ５ｓは接地端子１７０に接続されている。トランジスタＱ３としてトランジスタＱ５の導電型とは相補的なＰチャネル型ＭＯＳトランジスタを用いたときには、トランジスタＱ３はトランジスタＱ５の動作に追随する。すなわち、トランジスタＱ５がオンのときにトランジスタＱ３もオンする。又、トランジスタＱ５がオフのときにはトランジスタＱ３もオフとなる。トランジスタＱ５をＮ型のバイポーラトランジスタで構成した場合、トランジスタＱ３はＰ型のバイポーラトランジスタで構成することもできる。

トランジスタＱ５及びＱ３がオンのとき、ＤＣ−ＤＣコンバータ１００は、第１の昇圧動作を行う。本発明の特徴の１つは昇圧動作を２つのステップで行うことである。１つのステップは第１の昇圧動作であり、もう１つのステップは後述の第２の昇圧動作である。第１の昇圧動作時は、後述の第２の昇圧動作はオフである。

第２の制御回路１４０から出力される３つの信号は、信号導出線１４５を介してトランジスタＱ６の制御電極すなわちゲート電極に供給される第３の制御信号である。トランジスタＱ６の制御電極は、ノードＮ８で表示している。トランジスタＱ６をたとえばＮチャネル型のＭＯＳトランジスタで構成したときには、そのゲート電極がハイレベルのときにオンとなり、ローレベルのときにオフとされる。トランジスタＱ６をＮ型のバイポーラトランジスタで構成することも可能である。第３の制御信号のハイレベル及びローレベルのタイミングは前述の第２の制御信号、すなわち、トランジスタＱ５のゲート電極に供給するものとは異なる。端的に言えば、第３の制御信号がハイレベルに置かれたときは、第２の制御信号はローレベルになるよう設定されている。したがって、トランジスタＱ５とＱ６を同じ導電型のたとえばＮチャネル型のＭＯＳトランジスタで構成すれば、トランジスタＱ５及びＱ６は互いに相補的な動作を行う。すなわち、トランジスタＱ５がたとえばオンのときには、トランジスタＱ６はオフに置かれる。トランジスタＱ６をＮ型のバイポーラトランジスタで構成した場合、トランジスタＱ４はＰ型のバイポーラトランジスタで構成することもできる。

トランジスタＱ６の第１の主電極Ｑ６ｄには、トランジスタＱ４の制御電極Ｑ４ｇが接続されている。トランジスタＱ６の第２の主電極Ｑ６ｓは、接地端子１７０に接続されている。トランジスタＱ４はトランジスタＱ６の導電型とは相補的なＰチャネル型ＭＯＳトランジスタであるときには、トランジスタＱ４はトランジスタＱ６の動作に追随する。すなわち、トランジスタＱ６がオンのときにトランジスタＱ４もオンする。又、トランジスタＱ６がオフのときにはトランジスタＱ４もオフとなる。

トランジスタＱ４の第１の主電極は、ダイオードＤ２のカソード側に接続され、第２の主電極はダイオードＤ２のアノード側に接続されている。したがって、トランジスタＱ４がオンしたときには、ダイオードＤ２は電気的にショートされた状態に等しくなる。

トランジスタＱ３の制御電極Ｑ３ｇと基板電極Ｑ３ｂとの間には抵抗Ｒ１が接続されている。トランジスタＱ２，Ｑ３及びＱ４の各基板電極Ｑ２ｂ，Ｑ３ｂ及びＱ４ｂは、共通接続体１８０で共通接続されている。共通接続体１８０には、ダイオードＤ１及びＤ２の各カソードが共通接続されている。又、共通接続体１８０には、抵抗Ｒ１及び抵抗Ｒ２の一端同士は共通接続されている。抵抗Ｒ１の他端は、トランジスタＱ３の制御電極Ｑ３ｇと共通接続され、その共通接続点はノードＮ７で示され、ノードＮ７はトランジスタＱ５の第１の主電極Ｑ５ｄ（たとえばドレイン電極）に接続される。

トランジスタＱ４の制御電極Ｑ４ｇと基板電極Ｑ４ｂとの間には、抵抗Ｒ２が接続されている。抵抗Ｒ２の一端は共通接続体１８０に接続され、その他端はトランジスタＱ４の制御電極Ｑ４ｇと共通接続され、その共通接続点はノードＮ９で示され、ノードＮ９はトランジスタＱ６の第１の主電極Ｑ６ｄ（たとえばドレイン電極）に接続される。抵抗Ｒ１及びＲ２はトランジスタＱ３及びＱ４のゲート電位を所定の電位に維持する機能を有する。抵抗Ｒ１はトランジスタＱ５がオンしたときに、トランジスタＱ３のゲート電極をローレベルに維持し、トランジスタＱ３を確実にオンさせる。又、抵抗Ｒ２はトランジスタＱ６がオンしたときにトランジスタＱ４のゲート電極をローレベルに維持してトランジスタＱ４を確実にオンさせる。抵抗Ｒ１及びＲ２は、半導体集積回路で構成する場合、ポリシリコン又は拡散抵抗で形成することができる。又、これらの抵抗値を同じにすればトランジスタＱ５及びＱ６を同じ回路動作点で作動させることができる。これによって、第１の昇圧動作と第２の昇圧動作でのトランジスタの回路動作点を合致させることができるので安定した昇圧動作が得られる。

トランジスタＱ６，Ｑ４がオンのとき、ＤＣ−ＤＣコンバータ１００は、第２の昇圧動作に置かれる。第２の昇圧動作時には、第１の昇圧動作はオフの状態に置かれている。すなわち、トランジスタＱ５，Ｑ３はオフ状態である。

第１及び第２の昇圧動作が共にオフのとき、すなわち、トランジスタＱ５，Ｑ３及びトランジスタＱ６，Ｑ４はオフとなり、ダイオードＤ１及びＤ２が等価回路上に現れる。

第１の制御回路１３０には、出力端子１６０の出力電圧ＶＯＵＴが分圧抵抗ＲＢ１，ＲＢ２で分圧された分圧電圧ＶＦが供給される。第１の制御回路１３０は分圧電圧ＶＦに応じたパルス幅を有する駆動信号を生成し、その駆動信号をトランジスタＱ１及びＱ２の制御（ゲート）電極に供給する。トランジスタＱ１がオンのときトランジスタＱ２はオフであり、トランジスタＱ１がオフのときトランジスタＱ２はオンであるという具合に、両者のトランジスタは相補的な動作を行う。第１の制御回路１３０はトランジスタＱ１，Ｑ２の制御電極に供給する駆動信号のパルス幅を出力端子１６０から出力される出力電圧ＶＯＵＴが一定の電圧となるよう制御する。

第１の制御回路１３０からトランジスタＱ１，Ｑ２に供給される駆動信号は、パルス幅変調されたいわゆるＰＷＭ信号である。第１の制御回路１３０は、トランジスタＱ２をオン又はオフさせるいわゆるスイッチング制御を行う。第１の制御回路１３０には、ソフトスタート回路１５０から、いわゆるソフトスタート信号ＳＳが供給されている。一般的にＤＣ−ＤＣコンバータではソフトスタート回路を設けること、又、同期整流用トランジスタをソフトスタート動作させることはよく知られたことである。

本発明にかかるＤＣ−ＤＣコンバータ１００は、従来のものに比べると、第２の制御回路１４０を設けなければならない。又、第１及び第２のショート手段を構成するトランジスタＱ３,Ｑ４,Ｑ５及びＱ６も設けなければならない。したがって本発明にかかるＤＣ−ＤＣコンバータは従前のＤＣ−ＤＣコンバータのものに比べて素子数が増大する。しかし、半導体集積回路のチップサイズを大きく増大させるほどでもないので半導体集積回路で構成するのに好適である。

図２Ａ、図２Ｂ、及び図２Ｃは図１に示した本発明にかかるＤＣ−ＤＣコンバータ１００の昇圧動作時及び昇圧停止時の同期整流用トランジスタ、すなわちトランジスタＱ２の周辺の等価回路を示す。

図２Ａは第１の昇圧動作時の等価回路を表す。第１の昇圧動作時は、第２の制御回路１４０が作動状態であり、第１のショート手段を構成するトランジスタＱ５，Ｑ３が共にオンである。すなわち、第１の昇圧動作時は、第１のショート手段が作動しているときに相当する。トランジスタＱ３がオンのとき、トランジスタＱ３の第１の主電極Ｑ２ｄと基板電極Ｑ２ｂとの間の導電路は電気的にショートされる。すなわち、この導電路にはダイオードＤ１が介在されているが、ダイオードＤ１のアノード−カソード間は電気的にショートされることになる。

ダイオードＤ１が電気的にショートされると、トランジスタＱ２の第１の主電極Ｑ２ｄとその基板電極Ｑ２ｂとが電気的にショートされた状態と等価となるので、図２Ａで表すことができる。このとき、図２Ａから明らかなように、ダイオードＤ１の電気的な機能が排除されていることが分かる。又、抵抗Ｒ１の一端はトランジスタＱ２の基板電極Ｑ２ｂに接続され、その他端は接地電位ＧＮＤに接続される状態となる。

第１のショート手段、すなわち、トランジスタＱ５，Ｑ３が作動している間、第２のショート手段を構成するトランジスタＱ６，Ｑ４はオフであるので、ダイオードＤ２の電気的な機能はそのまま存在していることになる。ダイオードＤ２は入力端子１２０と出力端子１６０との間に逆方向に接続されるも、入力電圧源１１０から出力端子１６０側に電流が流れるという不具合を排除することができる。

図２Ｂは、本発明にかかるＤＣ−ＤＣコンバータ１００の第２の昇圧動作時の等価回路を表す。第２の昇圧動作時は、第１の制御回路１３０が作動するとともに第２の制御回路１４０も作動状態に置かれている。このとき、第１のショート手段を構成するトランジスタＱ５及びＱ３はオフであるが、第２のショート手段を構成するトランジスタＱ６，Ｑ４がオンとなる。すなわち、第２の昇圧動作時は、第１のショート手段はオフであり、第２のショート手段が作動している状態である。第２のショート手段が作動すると、トランジスタＱ２の第２の主電極Ｑ２ｓと基板電極Ｑ２ｂとの間の導電路は電気的にショートされる。すなわち、この導電路には、ダイオードＤ２が介在されているので、ダイオードＤ２のアノード−カソード間はショートされた状態となる。又、抵抗Ｒ２の一端は、トランジスタＱ２の基板電極Ｑ２ｂに一端が接続され、その他端は接地電位ＧＮＤに接続される状態となる。第２のショート手段が作動している間は、第１のショート手段を構成するトランジスタＱ５，Ｑ３はオフであるので、ダイオードＤ１はそのまま等価回路上に現れることになる。したがって図２Ｂで表すことができる。ダイオードＤ１は、出力端子１６０と入力端子１２０との間に逆接続される状態であるから出力端子１６０から入力端子１２０側に電流が流れるという不具合を排除することができる。

図２Ｃは本発明にかかるＤＣ−ＤＣコンバータ１００の昇圧停止時の等価回路を表す。第１の制御回路１３０及び第２の制御回路１４０が共にオフであるからダイオードＤ１及びＤ２は共に等価回路上に現れる。

図３（ａ）〜（ｊ）は図１のＤＣ−ＤＣコンバータ１００が作動したときのタイミングチャートを示す。

タイミングチャートの縦軸は電圧又は信号を、その横軸には時間ｔをそれぞれ表す。時間ｔには特定の時刻Ｔ１，Ｔ２，Ｔ３及びＴ４を設けている。

時刻Ｔ１は入力電圧源１１０がオンされるタイミングを表す。時刻Ｔ２は、ソフトスタート信号ＳＳが生じ始めＤＣ−ＤＣコンバータ１００がオンし始めるタイミングであり、かつ、第１の昇圧動作のスタート点にも相当する。時刻Ｔ３は第２の昇圧動作がスタートするタイミングであり、時刻Ｔ３から本発明にかかるＰＷＭ信号が生じ始める。時刻Ｔ４は第２の昇圧動作が完了するタイミングである。時刻Ｔ４以降は昇圧動作が定常的に作動している期間である。

図３（ａ）は、ノードＮ１、すなわち入力電圧源１１０の電源電圧ＶＤＤの遷移を示す。時刻Ｔ１で入力電圧源１１０がオンされると、時刻Ｔ４の経過後も電源電圧ＶＤＤが持続して供給されている状態を示す。

図３（ｂ）は、ノードＮ２、すなわち第１の制御回路１３０及び第２の制御回路１４０に供給されるソフトスタート信号ＳＳを示す。ソフトスタート信号ＳＳはソフトスタート回路１５０から供給される。ソフトスタート信号ＳＳは、この種のＤＣ−ＤＣコンバータによく用いられているものを採用することができる。ソフトスタート信号ＳＳのレベルは時刻Ｔ１から少し遅れた時刻Ｔ２から徐々に上昇し始める。ＤＣ−ＤＣコンバータ１００が作動し始めるタイミングはソフトスタート信号ＳＳのレベルによって一義的に決定され、そのレベルが閾値ＳＳｔｈに達した時刻、すなわち時刻Ｔ３であるとして示している。

図３（ｃ）は、ノードＮ３、すなわちトランジスタＱ１の制御電極に供給されるＰＷＭ信号を示す。トランジスタＱ１がＮチャネル型のＭＯＳトランジスタであれば、ＰＷＭ信号がハイレベルのときにオンし、ローレベルのときにオフする。ＰＷＭ信号は時刻Ｔ３で出力し始める。すなわち、ＰＷＭ信号は、ソフトスタート信号ＳＳが閾値ＳＳｔｈを超えて初めて生成されることになる。

図３（ｄ）は、ノードＮ４、すなわちトランジスタＱ２のゲート電極に供給される駆動信号を示す。この駆動信号は第１の制御回路１３０及び第２の制御回路１４０で生成されるものである。時刻Ｔ２からＴ３に向かって、ノードＮ４の電位は電源電圧ＶＤＤの大きさから徐々に低下する。これはソフトスタート信号ＳＳのレベルが第２の制御回路１４０が作動する閾値ＳＳｔｈに達したためである。ノードＮ４の電位が低下するにつれて、第２のトランジスタＱ２は徐々にオンしていく。トランジスタＱ２がＰチャネル型のＭＯＳトランジスタであれば、ＰＷＭ信号がローレベルのときにオンし、ハイレベルのときにオフする。トランジスタＱ２に供給されるＰＷＭ信号はトランジスタＱ１に供給されるものと同じように時刻Ｔ３で出力し始め、徐々にＰＷＭ信号の振幅が大きくなり、時刻Ｔ４に達するとその振幅値は一定となる。

図３（ｅ）はインダクタＬ１の他端側であるノードＮ５、すなわち入力端子１２０に表れるスイッチング信号を表す。時刻Ｔ１からＴ３までの間、ノードＮ５には電源電圧ＶＤＤと同じ大きさが生じる。この期間においては、スイッチング動作を行う第１の制御回路１３０は作動していないので、インダクタＬ１の他端に昇圧電圧は生じない。昇圧される電圧は、時刻Ｔ３から出力し始め時刻Ｔ４までに徐々に振幅値が大きくなり、時刻Ｔ４に達すると昇圧動作が安定し、ほぼ一定のＰＷＭ信号が表れる。ノードＮ５に表れるＰＷＭスイッチング信号はトランジスタＱ１の制御電極、すなわちノードＮ３に供給されるＰＷＭ駆動信号に応動する。

時刻Ｔ３に達すると、ソフトスタート信号ＳＳは閾値レベルＳＳｔｈに達し、第１の制御回路１３０に内蔵されているＰＷＭ回路が作動し始めるとともに、ＰＷＭ駆動信号が出力され、トランジスタＱ１が作動し始める。

図３（ｆ）はノードＮ６、すなわち第２の制御回路１４０からトランジスタＱ５のゲート電極に供給される制御信号を示す。時刻Ｔ１からＴ３までの期間はハイレベル（ＶＤＤ）に維持され、時刻Ｔ３、すなわち、第１の制御回路１３０が作動し始めタイミングでノードＮ６の制御信号はハイレベルからローレベルに遷移する。

第２の制御回路１４０には、入力端子１２０の電源電圧ＶＤＤと出力端子１６０に生じる出力電圧ＶＯＵＴの大きさを比較するコンパレータが内蔵されている。ここで、ノードＮ６の電圧は、電源電圧ＶＤＤ＞出力電圧ＶＯＵＴの状態においては、電源電圧ＶＤＤとほぼ等しく、ＶＤＤ＜ＶＯＵＴの状態においてはローレベルが生じるように設定されている。なお、第２の制御回路１４０に内蔵されるコンパレータについては後述する。

図３（ｇ）はノードＮ７、すなわちトランジスタＱ３の制御電極Ｑ３ｇに生じる信号を示す。図３（ｇ）に示す信号は、時刻Ｔ１〜Ｔ３の期間は、図３（ｆ）に示す信号の極性が反転された信号となる。時刻Ｔ３に達すると、電源電圧ＶＤＤまで上昇し、時刻Ｔ３から時刻Ｔ４までの間は、出力端子１６０の出力電圧ＶＯＵＴに向かって徐々に上昇する。

図３（ｈ）はノードＮ８、すなわち第２の制御回路１４０からトランジスタＱ６の制御電極に供給される制御信号を示す。図３（ｈ）に示す制御信号は、時刻Ｔ３に到達して初めてローレベルからハイレベルに遷移する。これはトランジスタＱ５のゲート電極に供給される図３（ｆ）に示す制御信号が、ハイレベルからローレベルに遷移するタイミングに一致させているからである。こうした設定によって、トランジスタＱ６の動作は、トランジスタＱ５と相補的に切り替えられる。図３（ｈ）に示す制御信号は、図３（ｆ）に示した制御信号、すなわち、ノードＮ６に供給される制御信号を反転させることによって容易に生成することができる。

図３（ｉ）はノードＮ９、すなわちトランジスタＱ４の制御電極Ｑ４ｇに生じる信号を示す。図３（ｉ）に示す信号は、図３（ｈ）に示す信号の極性が反転された信号となる。すなわち、時刻Ｔ３に達すると電源電圧ＶＤＤからローレベルに遷移するのでトランジスタＱ４はオフからオンに遷移する。

図３（ｊ）はノードＮ１０、すなわち出力端子１６０に出力される最終的な出力電圧を示す。本発明にかかる特性は、参照符号Ｙ１で示すように、時刻Ｔ２から時刻Ｔ３の間、すなわち第１の昇圧時であっても出力電圧は徐々に増加する特性を示す。従来は、参照符号Ｘ１で示すように、時刻Ｔ１で電源電圧ＶＤＤが印加されると、時刻Ｔ２では出力電圧（ＶＤＤ−Ｖｄｉ）が出力され、時刻Ｔ２からＴ３まではほぼ一定となり、時刻Ｔ３から時刻Ｔ４に向かって出力電圧ＶＯＵＴが上昇する特性であった。なお、参照符号Ｖｄｉは図１、図２Ｂ、及び図２ＣにおいてのダイオードＤ１の立ち上がり順方向電圧である。これに対して、本発明での出力電圧ＶＯＵＴは、時刻Ｔ２、すなわち、ＤＣ−ＤＣコンバータのオンに追随して緩やかに上昇する特性を示すので、入力端子１２０から出力端子１６０に向かって流れるラッシュ電流を抑制することができる。

図４は、図３（ｊ）に示す出力電圧特性を拡大した図面である。図４の縦軸は、出力端子１６０に出力される出力電圧Ｖｏを、横軸は時間ｔをそれぞれ表す。なお、作図及び説明の便宜上、縦軸，横軸の大きさは適宜縮小したりあるいは拡大したりして必ずしも実体を表していない。なお、本発明にかかる出力電圧特性は参照符号Ｙ１で示す。従前の出力電圧特性は参照符号Ｘ１で示している。なお、参照符号Ｘ１で示す出力電圧特性は図１０に示したものと同じである。

図４において、時刻Ｔ１で電源電圧ＶＤＤが入力端子１２０に印加されると、時刻Ｔ２，Ｔ３を経て時刻Ｔ４に向かって出力端子１６０に表れる出力電圧Ｖｏは、徐々に増加していく。参照符号Ｘ１で示したように、従来の出力電圧特性は、時刻Ｔ１からＴ２の期間で瞬時に出力電圧Ｖｏが（ＶＤＤ−Ｖｄｉ）まで増加するものであった。しかし、本発明においては、時刻Ｔ２では出力端子１６０に表れる出力電圧Ｖｏは電圧Ｖ２で示すように、出力電圧が（ＶＤＤ−Ｖｄ）よりは小さく抑えることができる。なぜならば、時刻Ｔ１からＴ３までの期間はダイオードＤ１を電気的にショートさせ、ダイオードＤ１の電気的な作用を排除しているからである。ダイオードＤ１の電気的なショートは解除され、実質的な昇圧動作がスタートされる時刻Ｔ３に向かって徐々に出力電圧Ｖｏが徐々に増加する特性を示すことになる。

図４において、時刻Ｔ１からＴ３までの期間は実質的な昇圧動作を実行するまでには至ってはいない。しかし、本発明においてはこれらの期間で行われる回路動作を実質的な昇圧動作に移行するまでの予備動作として位置づけ、参照符号Ｙ１−１で示す期間を「第１の昇圧動作」として定義する。

第１の昇圧動作が完了し、時刻Ｔ３に達するとトランジスタＱ１及びＱ２が交互にオン／オフし昇圧動作が開始される。このため出力端子１６０に出力される出力電圧Ｖｏは、時刻Ｔ４に向かって徐々に増加していく。時刻Ｔ３からＴ４までは昇圧動作によって出力端子１６０に昇圧電圧が出力される。本発明において参照符号Ｙ１−２で示す期間を「第２の昇圧動作」として定義する。

図４に示す出力電圧特性は、言い換えれば昇圧電源電圧特性でもある。参照符号Ｙ１で示すように本発明にかかる昇圧電圧特性は、電源電圧ＶＤＤが印加される時刻Ｔ１から昇圧動作が完了する時刻Ｔ４まで緩やかな傾きもって出力電圧Ｖｏを増加させることができるので、出力端子１６０と接地端子１７０との間に接続されるキャパシタＣ１に流れるラッシュ電流を抑制することができる。ラッシュ電流を抑制することによって、同期整流用トランジスタ、すなわち、トランジスタＱ２が、劣化又は破壊されるという不具合を未然に防止することができる。

図５は、第１の制御回路１３０及び第２の制御回路１４０の具体的な回路構成を示す。第１の制御回路１３０は、端的に言えば本発明のＤＣ−ＤＣコンバータのスイッチング制御を行う。すなわち、第１の制御回路１３０は、昇圧型のＤＣ−ＤＣコンバータとしての役割を有する。これに対して第２の制御回路はリニア制御、すなわち降圧動作を行う。第１の制御回路１３０及び第２の制御回路１４０を組み合わせることによって本発明のＤＣ−ＤＣコンバータはいわゆる昇降圧型のＤＣ−ＤＣコンバータの回路機能を有する。

図５において、第１の制御回路１３０は、誤差増幅器１３２，ＰＷＭ回路１３４及びドライバー１３６を備える。誤差増幅器１３２は、１つの非反転入力端子＋（Ｆ）を備える。さらに２つの反転入力端子−（Ｒ）,−（Ｓ）を備える。非反転入力端子＋（Ｆ）には分圧抵抗Ｒ１ＢとＲＢ２で生成された分圧電圧ＶＦが供給される。分圧電圧ＶＦは出力端子１６０に出力された電源電圧を分圧抵抗ＲＢ１とＲＢ２で分圧された大きさである。

誤差増幅器１３２の１つの反転入力端子＋（Ｓ）には、ソフトスタート回路１５０からソフトスタート信号ＳＳが供給される。ソフトスタート回路１５０は所定の勾配をもった信号を生成するもので、基本的な回路構成は、定電流源ＣＣ、キャパシタＣ３及びトランジスタＱ６からなり、トランジスタＱ６の制御電極に制御パルスＶＰを供給してトランジスタＱ６をオン／オフさせ、直線性に優れた勾配をもったソフトスタート信号ＳＳを生成する。ソフトスタート信号ＳＳの勾配の時間幅や振幅の大きさは、定電流源ＣＣ、キャパシタＣ３及び制御パルスＶＰのデューティ比などで決めることができる。

誤差増幅器１３２のもう１つの反転入力端子−（Ｒ）には、一定の直流電圧である基準電圧Ｖｒｅｆ１が供給される。基準電圧Ｖｒｅｆ１は、たとえばバンドギャップ型の基準電圧源で生成することができる。

誤差増幅器１３２は、反転入力端子−（Ｓ）及び反転入力端子−（Ｒ）のうち、より高レベルの入力信号と非反転入力端子＋（Ｆ）に供給された分圧電圧ＶＦとの電位差に基づく出力信号Ｐｅ１を出力する。すなわち、分圧電圧ＶＦが反転入力端子−（Ｓ）に供給されるソフトスタート信号ＳＳ及び第１の基準電圧Ｖｒｅｆ１よりも高くなれば、出力信号Ｐｅ１は上昇し、いずれかの反転入力端子の入力電圧よりも低くなれば出力信号Ｐｅ１は低下する。

なお、誤差増幅器１３２は２つの反転入力端子と、１つの非反転入力端子を有するものとしたが、この組み合わせを変えてもよい。たとえば２つの非反転入力端子と１つの反転入力端子で構成してもよい。この場合、反転入力端子に分圧電圧ＶＦを供給し、２つの非反転入力端子にソフトスタート信号ＳＳ及び基準電圧Ｖｒｅｆ１を各別に供給すればよい。

誤差増幅器１３２から取り出された出力信号Ｐｅ１は、ＰＷＭ回路１３４の反転入力端子（−）に供給される。ＰＷＭ回路１３４の非反転入力端子（＋）には三角波信号Ｐｓが供給される。ＰＷＭ回路１３４でパルス幅変調されたいわゆるＰＷＭ信号は、ドライバー１３６に供給され、ドライバー１３６はスイッチングトランジスタＱ２を駆動する。

第２の制御回路１４０は、誤差増幅器１４８を備える。誤差増幅器１４８の回路構成は第１の制御回路１３０に用いた誤差増幅器１３２とほぼ同じである。すなわち、誤差増幅器１４８は、１つの非反転入力端子＋（Ｆ）を備える。さらに２つの反転入力端子−（Ｓ）及び−（Ｒ）を備える。非反転入力端子＋（Ｆ）には誤差増幅器１３２に供給された分圧電圧ＶＦと同じ電圧が供給されている。

誤差増幅器１４８の１つの反転入力端子−（Ｓ）には、ソフトスタート信号回路１５０からソフトスタート信号ＳＳが供給される。ソフトスタート信号ＳＳは、誤差増幅器１３２に供給したものを共用している。これによって、誤差増幅器１４８は誤差増幅器１３２の動作に同期させることができる。

誤差増幅器１４８のもう１つの反転入力端子−（Ｒ）には、一定の直流電圧である基準電圧Ｖｒｅｆ２が供給される。基準電圧Ｖｒｅｆ２は、基準電圧Ｖｒｅｆ１と同じ大きさに設定することができる。第２の基準電圧Ｖｒｅｆ２は、よく知られたバンドギャップ型の基準電圧源で生成することができる。

誤差増幅器１４８は、反転入力端子−（Ｓ）及び反転入力端子−（Ｒ）のうち、より高レベルの入力信号と非反転入力端子＋（Ｆ）に供給される分圧電圧ＶＦとの電位差に基づく出力信号Ｐｅ２を出力する。すなわち、分圧電圧ＶＦが反転入力端子側に供給されるソフトスタート信号ＳＳ及び基準電圧Ｖｒｅｆ２よりも高くなれば出力信号Ｐｅ２は上昇し、いずれかの反転入力端子の入力電圧よりも低くなれば出力信号Ｐｅ２は低下する。

なお、誤差増幅器１４８は２つの反転入力端子と、１つの非反転入力端子を有するものとしたが、２つの非反転入力端子と１つの反転入力端子で構成してもよい。この場合、反転入力端子に分圧電圧ＶＦを供給し、２つの非反転入力端子にソフトスタート信号ＳＳ及び基準電圧Ｖｒｅｆ２を各別に供給すればよい。

誤差増幅器１４８から取り出された出力信号Ｐｅ２は、制御トランジスタＱ２を駆動する。誤差増幅器１４８は前に述べたように誤差増幅器１３２とは異なり、スイッチングレギュレータの降圧動作の制御のために用意されている。すなわち、本発明のＤＣコンバータ１００は、昇圧動作を制御する第１の制御回路１３０と、降圧動作を制御する第２の制御回路１４０を備えるので、昇降圧型のＤＣ−ＤＣコンバータの回路機能を有する。

本発明の第２の制御回路１４０は、誤差増幅器１４８の他にコンパレータ１４６，インバータ１４７及び貫通電流防止回路１４９を備える。コンパレータ１４６は、ノードＮ５、すなわち、入力端子１２０に生じる入力電圧ＶＩＮと、ノードＮ１０、すなわち、出力端子１６０に生じる出力電圧ＶＯＵＴとを比較する。コンパレータ１４６の出力１４６ａには、ＶＩＮ＞ＶＯＵＴの状態ではローレベルの制御信号が、ＶＩＮ＜ＶＯＵＴの状態ではハイレベルの制御信号、すなわち、電源電圧ＶＤＤと同じレベルが出力される。

出力１４６ａに出力された制御信号の１つは、インバータ１４７及び貫通電流防止回路１４９を介してノードＮ６に、制御信号のもう１つはインバータ１４７を介さずに直接、貫通電流防止回路１４９を介してノードＮ８に各別に供給される。

ノードＮ６及びＮ８は、第１のショート手段及び第２のショート手段のそれぞれ入力に相当し、これらの制御信号は相補的な極性を有するよう設定されている。すなわち、ノードＮ６に出力される制御信号がハイレベル及びローレベルのとき、ノードＮ８に出力される制御信号はそれぞれローレベル及びハイレベルになるよう設定される。なお、正確にはこれらの制御信号は完全に相補的な関係を有するものではなく、両者の制御信号の立ち上がり及び立下りにおいて一部重なる期間を設けている。こうした回路機能を有するのが貫通電流防止回路１４９である。貫通電流防止回路１４９を設けることによって、第１のショート手段を構成するトランジスタＱ５,Ｑ３と、第２のショート手段を構成するトランジスタＱ６,Ｑ４が同時にオンする状態を排除している。

ここでコンパレータ１４６の回路動作を、図５に加えて図１,図３を用いて説明する。コンパレータ１４６は図３（ｆ）に示したノードＮ６に生じる制御信号及び図３（ｈ）に示したノードＮ８に生じる制御信号を生成する。ノードＮ６に生じる制御信号は時刻Ｔ１からＴ３までの間ハイレベルを維持する。このため、図１に示すトランジスタＱ５をＮチャネルＭＯＳトランジスタ、トランジスタＱ３をＰチャネルＭＯＳトランジスタで構成すれば、時刻Ｔ１からＴ３までの間、これらのトランジスタは共にオンするので、第１のショート手段が作動し、トランジスタＱ２の第１の主電極Ｑ２ｄと基板電極Ｑ２ｂの間の導電路、すなわち、ダイオードＤ１のアノード−カソードの導電路をショートさせる。

一方、ノードＮ８の制御信号に注目すると、時刻Ｔ１からＴ３までの間、ローレベルを維持していることが分か。このとき、トランジスタＱ６及びＱ４はオフであるから第２のショート手段はオフに置かれている。

時刻Ｔ３を過ぎるとノードＮ６及びノードＮ８のレベルは、それぞれローレベル及びハイレベルに遷移する。したがって、時刻Ｔ３以降は第１のショート手段と第２のショート手段の動作は逆転し、第１のショート手段がオフとなり、第２のショート手段が作動する。

時刻Ｔ１において、電源電圧ＶＤＤがオンされると、トランジスタＱ５,Ｑ３で構成された第１のショート手段が作動する。又、時刻Ｔ１では、トランジスタＱ６,Ｑ４で構成される第２のショート手段はオフである。すなわち、本発明において、電源電圧ＶＤＤが投入された時点からみると、第１のショート手段は第２のショート手段に先行して作動し、第２のショート手段は第１のショート手段が作動した後に作動するよう設定されている。又、第１のショート手段が作動している間、第２のショート手段はオフに置かれている。又、第２のショート手段が作動している間は、第１のショート手段はオフに置かれる。すなわち、第１のショート手段と第２のショート手段は相補的に作動する。

コンパレータ１４６の主な回路機能は、前述のように第１の昇圧動作を制御する第１のショート手段と、第２の昇圧動作を制御する第２のショート手段を制御する制御信号を生成することである。しかし、副次的には、過電圧保護としての回路機能も備える。詳細は後述する。

図５、コンパレータ１４６を参照すると、その反転入力端子（−）及び非反転入力端子（＋）には、ノードＮ５の電圧及びノードＮ１０の電圧がそれぞれ供給されている。すなわち、コンパレータ１４６の反転入力端子（−）及び非反転入力端子（＋）には、入力電電圧ＶＩＮ及び出力電圧ＶＯＵＴが各別に供給される。

ここで、再度、図２Ｂ及び図３（ｅ），（ｊ）を参照する。図２Ｂは、第２ステップの昇圧動作時、すなわち、昇圧動作が実質的に実行されているときのトランジスタｑ２の周辺の等価回路を表す。このとき、第１の制御回路１３０は作動し、又、第２の制御回路１４０の第２のショート手段、すなわち、トランジスタＱ４，Ｑ６がオンしている状態である。しかし、第１のショート手段を構成するトランジスタＱ３，Ｑ５はオフ状態に置かれている。すなわち、実質的な昇圧動作を実行している期間は、第２の制御回路１４０に注目すれば、第１のショート手段はオフであり、第２のショート手段はオンである。

次に、図３（ｅ）を参照する。図３（ｅ）は、ノードＮ５、すなわち、入力電圧ＶＩＮの遷移を示す。これまでの説明から明らかになるように、第２ステップの昇圧動作時とは、時刻Ｔ３以降に相当する。時刻Ｔ３以降の入力電圧ＶＩＮは、電源電圧ＶＤＤから次第に上昇し始め時刻Ｔ４で出力電圧ＶＯＵＴと等しい大きさに到達する。

次に、図３（ｊ）を参照する。図３（ｊ）は、ノードＮ１０、すなわち、出力電圧ＶＯＵＴの遷移を示す。これまでの説明から明らかになるように、第２ステップの昇圧動作時は、時刻Ｔ３以降に相当する。時刻Ｔ３以降のノードＮ１０の電圧は電圧（ＶＤＤ−Ｖｄｉ）から徐々に出力電圧ＶＯＵＴに向かって上昇していく。

すなわち、第２の昇圧動作時での、ノードＮ５とＮ１０の電圧は、一方がパルス状のスイッチング電圧、他方が直流電圧という違いはあるが、その大きさは同じであることが分かる。したがって、入力電圧ＶＩＮが出力電圧ＶＯＵＴを超えるという事態は排除することができる。

しかし、いま、何らかの不具合によって、ノードＮ５の入力電圧ＶＩＮがノードＮ１０の出力電圧ＶＯＵＴを大きく超えた場合を仮定する。ノードＮ５の電圧ＶＩＮが出力電圧ＶＯＵＴよりも高くなると、高く上昇した入力電圧は、ノードＮ１０にそのまま伝達される。このため、出力端子１６０に接続される図示しない回路部が劣化し、又は破壊するという不具合が生じ得る。

第２の制御回路１４０に内蔵されるコンパレータ１４６は、こうした不具合を防止する、いわゆる過電圧保護の回路機能も有する。図５から明らかなように、ノードＮ５（ＶＩＮ）の電圧がノードＮ１０（ＶＯＵＴ）の電圧より大きくなると、コンパレータ１４６の出力１４６ａには、ローレベルが出力される。このローレベルは、インバータ１４７でハイレベルに変換されて、貫通電流防止回路１４９に供給され、ノードＮ６、すなわち、トランジスタＱ５の制御（ゲート）電極に供給される。トランジスタＱ５は、第１の昇圧動作を制御する第１のショート手段の入力である。トランジスタＱ５の制御電極がハイレベルになると、トランジスタＱ５，Ｑ３はオンする。すなわち、第１のショート手段はオンする。このため、第１の昇圧動作時と同じになり、ダイオードＤ１は、オープン状態からショート状態に遷移する。このとき、トランジスタＱ２の第１の主電極Ｑ２ｄと基板電極Ｑ２ｂとは電気的にショートされた状態となる。

又、コンパレータ１４６の出力１４６ａがローレベルとなると、このローレベルは、貫通電流防止回路１４９を介して、ノードＮ８、すなわち、トランジスタＱ６の制御（ゲート）電極に供給される。トランジスタＱ６は、第２の昇圧動作を制御する第２のショート手段の入力である。トランジスタＱ６の制御電極がローレベルになると、トランジスタＱ６及びトランジスタＱ４はオフする。すなわち、第２のショート手段はオフする。このため、第２の昇圧動作時では、電気的にショートされていたダイオードＤ２は、ショート状態から解除され、本来のダイオード動作を呈するようになる。

すなわち、入力電圧ＶＩＮが、出力電圧ＶＯＵＴを超えるという不具合が生じた場合、コンパレータ１４６の作動によって、図２Ａに示すような等価回路を呈する。これによって、入力端子１２０側の高電圧が出力端子側１６０に伝達されるという不具合をダイオードＤ２がブロックする。又、入力端子１２０側に生じた高電圧は、抵抗Ｒ１を介して接地電位ＧＮＤ側にバイパスされるので出力端子１６０側に電圧が伝達されるという不具合を排除することができる。これによって、出力端子１６０に接続される図示しない回路部が、劣化又は破壊するという不具合を排除することができる。

以上に述べたように、第２の制御回路１４０は第１の昇圧動作及び第２の昇圧動作を制御すると共に過電圧保護としての回路機能も有する。

本発明のＤＣ−ＤＣコンバータは、昇圧動作を滑らかに行えるので入力側から出力側に流れるラッシュ電流を抑制することができると共に過電圧保護の回路機能その駆動方法を提供することができるのでその産業上の利用可能性は高い。

１００ ＤＣ−ＤＣコンバータ
１１０ 入力電圧源
１２０ 入力端子
１３０ 第１の制御回路
１３２，１４８ 誤差増幅器
１３４ ＰＷＭ回路
１３６ ドライバー
１４０ 第２の制御回路
１４１，１４２，１４３，１４４，１４５ 信号導出線
１４６ コンパレータ
１４７ インバータ
１４９ 貫通電流防止回路
１５０ ソフトスタート回路
１６０ 出力端子
１７０ 接地端子
１８０ 共通接続体
５１２ 制御回路
５１３ インバータ
Ｃ，Ｃ１，Ｃ５１ キャパシタ
Ｄ１，Ｄ２，Ｄ５１，Ｄ５２，Ｄ６３ ダイオード
Ｌ，Ｌ１，Ｌ５０ インダクタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ９，Ｎ１０ ノード
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ５１，Ｑ５２，Ｑ６１ トランジスタ
Ｑ１ｄ,Ｑ２ｄ 第１の主電極
Ｑ１ｓ,Ｑ２ｓ 第２の主電極
Ｑ２ｂ,Ｑ３ｂ,Ｑ４ｂ 基板電極
Ｑ３ｇ,Ｑ４ｇ 制御電極
Ｒ１，Ｒ２，Ｒ５１，Ｒ５２，Ｒ６１，Ｒ６２ 抵抗
ＲＢ１，ＲＢ２， 分圧抵抗
ＶＤＤ 電源電圧
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧

Claims (26)

1. 入力電圧源と、前記入力電圧源に接続された入力端子と、前記入力電圧源を所定の電圧に変換した出力電圧を出力する出力端子と、第１の主電極、第２の主電極、制御電極及び基板電極を有し前記入力端子に前記第１の主電極が、前記出力端子に前記第２の主電極が各別に接続されたトランジスタと、前記第１の主電極と前記基板電極との間の導電路を電気的にショートさせる第１のショート手段と、前記第１のショート手段と相補的に作動し、前記第２の主電極と前記基板電極との間の導電路を電気的にショートさせ、かつ、前記第１のショート手段が作動した後に作動する第２のショート手段を備えたＤＣ−ＤＣコンバータ。
2. 前記出力端子に出力された前記出力電圧を分圧する分圧回路と、前記分圧回路から分圧電圧が供給されスイッチング制御を行う第１の制御回路と、前記第１の制御回路に供給された分圧電圧と同じ電圧が供給されリニア制御を行う第２の制御回路を備え、前記第１の制御回路の出力信号と前記第２の制御回路の出力信号が合成されて前記トランジスタの前記制御電極に供給される請求項１に記載のＤＣ−ＤＣコンバータ。
3. 入力電圧源と、前記入力電圧源に一端が接続されるインダクタと、前記インダクタの他端に接続される入力端子と、前記入力端子と接地端子との間に接続される第１のトランジスタと、前記入力端子と出力端子との間に接続され、第１の主電極、第２の主電極、制御電極及び基板電極を有する第２のトランジスタとを備え、前記第１の主電極は前記入力端子に、前記第２の主電極は前記出力端子に各別に接続され、前記第１のトランジスタ及び前記第２のトランジスタをオン／オフさせる制御信号を生成する第１の制御回路と、前記第１の主電極と前記基板電極との間の導電路を電気的にショートさせる第１のショート手段と、前記第１のショート手段と相補的に作動し、前記第２の主電極と前記基板電極との間の導電路を電気的にショートさせ、かつ、前記第１のショート手段が作動した後に作動する第２のショート手段を備えたＤＣ−ＤＣコンバータ。
4. 前記第１の制御回路及び前記第２の制御回路は各別に誤差増幅器を備え、前記各誤差増幅器には、前記出力端子と前記接地端子の間に設けた分圧回路から同じ分圧電圧が供給される請求項３に記載のＤＣ−ＤＣコンバータ。
5. 前記第２の制御回路は前記誤差増幅器の他に、前記入力端子に生じた入力電圧と前記出力端子に生じた出力電圧を比較するコンパレータを備え、前記コンパレータの出力によって前記第１のショート手段及び第２のショート手段が制御される請求項３に記載のＤＣ−ＤＣコンバータ。
6. 前記入力端子に生じた入力電圧が前記出力端子に生じた出力電圧よりも大きくなったとき、前記コンパレータは、前記第２のショート手段がオフする制御信号を生成する請求項５に記載のＤＣ−ＤＣコンバータ。
7. 前記第１のトランジスタ、第２のトランジスタ、第１のショート手段及び第２のショート手段は、同一の半導体集積回路に内蔵される請求項３に記載のＤＣ−ＤＣコンバータ。
8. 前記第１の主電極にアノードが、前記基板電極にカソードが各別に接続された第１のダイオードを有する請求項１又は３に記載のＤＣ−ＤＣコンバータ。
9. 前記第１のダイオードのカソードにカソードが接続され、前記第２の主電極にアノードが接続された第２のダイオードを含む請求項８に記載のＤＣ−ＤＣコンバータ。
10. 前記第１のダイオードと前記第２のダイオードは逆方向に直列接続されたダイオード直列接続体を成し、前記ダイオード直列接続体は前記第２のトランジスタの第１の主電極と第２の主電極との間の導電路と並列に接続される請求項９に記載のＤＣ−ＤＣコンバータ。
11. 前記第１のショート手段は前記第１のダイオードに並列に接続された第３のトランジスタを備え、前記第２のショート手段は前記第２のダイオードに並列に接続された第４のトランジスタを備える請求項１０に記載のＤＣ−ＤＣコンバータ。
12. 前記第１のショート手段は、前記第３のトランジスタを制御する第５のトランジスタを備え、前記第２のショート手段は前記第４のトランジスタを制御する第６のトランジスタを備え、前記第５及び第６のトランジスタは前記第１及び第２のトランジスタの動作を制御する制御信号とは別の制御信号によって制御され、前記第５及び第６のトランジスタの動作は前記別の制御信号によって制御され、前記第３及び第４のトランジスタの動作はそれぞれ前記第５及び第６のトランジスタによって制御され、前記第１及び第２のダイオードはそれぞれ前記第３及び第４のトランジスタの動作によって制御される請求項１１に記載のＤＣ−ＤＣコンバータ。
13. 前記第３のトランジスタの第１の主電極とその基板電極との間に接続される第１の抵抗と、前記第４のトランジスタの第１の主電極とその基板電極との間に接続される第２の抵抗を備える請求項１１に記載のＤＣ−ＤＣコンバータ。
14. 前記第１の抵抗と前記第２の抵抗の抵抗値は等しく設定される請求項１２に記載のＤＣ−ＤＣコンバータ。
15. 前記第１，第５及び第６のトランジスタは第１の導電型であり、前記第２，第３及び第４のトランジスタは第２の導電型であり、前記第1及び第２の導電型は互いに相補型である請求項１２に記載のＤＣ−ＤＣコンバータ。
16. 前記第１の導電型のトランジスタはＮチャネル型ＭＯＳトランジスタであり、前記第２の導電型のトランジスタはＰチャネル型ＭＯＳトランジスタである請求項１５に記載のＤＣ−ＤＣコンバータ。
17. 前記第１の導電型のトランジスタはＮ型のバイポーラトランジスタであり、前記第２の導電型のトランジスタはＰ型のバイポーラトランジスタである請求項１５に記載のＤＣ−ＤＣコンバータ。
18. 入力電圧源と、前記入力電圧源に一端が接続されるインダクタと、前記インダクタの他端が接続される入力端子と、前記入力端子と接地端子との間に接続される第１のトランジスタと、前記入力端子と出力端子との間に接続される第２のトランジスタと、前記第２のトランジスタの基板電極と前記第２のトランジスタの前記入力端子側の第１の主電極との間に接続される第３のトランジスタと、前記第２のトランジスタ）の基板電極と前記第２のトランジスタの前記出力端子側の第２の電極との間に接続される第４のトランジスタと、前記第３のトランジスタの制御電極と基板電極との間に接続される第１の抵抗と、前記第４のトランジスタの制御電極と基板電極との間に接続される第２の抵抗と、前記第２のトランジスタの前記基板電極と前記第３及び第４のトランジスタの前記基板電極を共通接続する共通接続体と、前記第３のトランジスタの制御電極に接続される第５のトランジスタと、前記第４のトランジスタの制御電極に接続される第６のトランジスタと、前記第１及び第２のトランジスタを駆動する駆動信号を生成する第１の制御回路と、前記第５及び第６のトランジスタを制御する制御信号を生成する第２の制御回路を備えるＤＣ−ＤＣコンバータ。
19. 前記第２の制御回路から前記第５のトランジスタ及び第６のトランジスタには極性が反転された互いに相補的な制御信号が供給され、前記第５のトランジスタがオンであるとき前記第６のトランジスタはオフであり、前記第５のトランジスタがオンしたときに前記第３のトランジスタがオンし、前記第２のトランジスタの前記入力電圧源)側の電極と前記第２のトランジスタの前記基板電極を電気的にショートさせる請求項１８に記載のＤＣ−ＤＣコンバータ。
20. 前記第２の制御回路から前記第５のトランジスタに供給される前記制御信号がオンからオフするよう切り替えられたとき、前記第６のトランジスタがオンするよう制御信号が前記第６のトランジスタの制御電極に供給される請求項１８に記載のＤＣ−ＤＣコンバータ。
21. 前記第１の制御回路から前記第１及び第２のトランジスタをオン／オフ動作させるための前記駆動信号が供給されたとき、前記第３，第４，第５及び第６のトランジスタはすべてオフ状態である請求項１９に記載のＤＣ−ＤＣコンバータ。
22. 入力電圧源と、前記入力電圧源に接続された入力端子と、前記入力電圧源を所定の電圧に変換した出力電圧を出力する出力端子と、第１の主電極、第２の主電極、制御電極及び基板電極を有し前記入力端子に前記第１の主電極が、前記出力端子に前記第２の主電極が各別に接続されたトランジスタと、前記第１の主電極と前記基板電極との間の導電路を電気的にショートさせる第１のショート手段と、前記第２の主電極と前記基板電極との間の導電路を電気的にショートさせる第２のショート手段を備えたＤＣ−ＤＣコンバータの駆動方法であって、前記第１のショート手段を作動させる第１のステップと、前記第１のステップに続いて前記第２のショート手段を作動させる第２のステップを備えたＤＣ−ＤＣコンバータの駆動方法。
23. 入力電圧源と、前記入力電圧源に一端が接続されるインダクタと、前記インダクタの他端が接続される入力端子と、前記入力端子と接地端子との間に接続される第１のトランジスタと、前記入力端子と出力端子との間に接続され、第１の主電極、第２の主電極、制御電極及び基板電極を有する第２のトランジスタとを備え、前記第１の主電極は前記入力端子に、前記第２の主電極は前記出力端子側に各別に接続され、前記第１のトランジスタ及び前記第２のトランジスタをオン／オフさせる制御信号を生成する第１の制御回路と、前記第１の主電極と前記基板電極との間の導電路を電気的にショートさせる第１のショート手段と前記第２の主電極と前記基板電極との間の導電路を電気的にショートさせる第２のショート手段を有する第２の制御回路を備えたＤＣ−ＤＣコンバータの駆動方法であって、前記第１の制御回路の作動に先行して前記第１のショート手段を作動させて、前記第１の主電極と前記基板電極のとの間の導電路を電気的にショートさせる第１のステップと、前記第１のステップの後に、前記第２のショート手段によって、前記第２の主電極と前記基板電極との間の導電路を電気的にショートさせる第２のステップと、前記第２のステップの後に、前記第１の制御回路を作動させる第３のステップを備えたＤＣ−ＤＣコンバータの駆動方法。
24. 前記第１のショート手段が作動している間、前記第２のショート手段はオフである請求項２２又は２３に記載のＤＣ−ＤＣコンバータの駆動方法。
25. 前記第２のショート手段が作動している間、前記第１のショート手段はオフである請求項２２又は２３に記載のＤＣ−ＤＣコンバータの駆動方法。
26. 前記入力端子に生じる入力電圧が前記出力端子に生じる出力電圧よりも大きくなった場合、前記第１のショート手段はオンであり、前記第２のショート手段はオフである請求項２２又は２３に記載のＤＣ−ＤＣコンバータの駆動方法。